JP2024061590A - フラッシュメモリおよびその製造方法 - Google Patents
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Abstract
【目的】浮遊ゲートを基板内に配置して、誘電体層で包み、隣接するメモリセルの間のソース領域にソース線コンタクトを配置することのできるフラッシュメモリおよびその製造方法を提供する。
【解決手段】フラッシュメモリは、基板内に配置された浮遊ゲート、第１、第２、および第３誘電体層、ソース領域、ドレイン領域、第２誘電体層上の消去ゲート、および選択ゲートを含む。第１誘電体層は、浮遊ゲートと基板の間に配置される。第２誘電体層は、浮遊ゲートの表面を覆う。ソース領域は、浮遊ゲートの一方の側の基板内に配置され、第１誘電体層と接触する。ドレイン領域は、浮遊ゲートの別の側の基板内に配置され、第１誘電体層から分離される。選択ゲートは、浮遊ゲートとドレイン領域の間の基板上に配置される。第３誘電体層は、選択ゲートと基板の間に配置される。
【選択図】図１Ｈ
【解決手段】フラッシュメモリは、基板内に配置された浮遊ゲート、第１、第２、および第３誘電体層、ソース領域、ドレイン領域、第２誘電体層上の消去ゲート、および選択ゲートを含む。第１誘電体層は、浮遊ゲートと基板の間に配置される。第２誘電体層は、浮遊ゲートの表面を覆う。ソース領域は、浮遊ゲートの一方の側の基板内に配置され、第１誘電体層と接触する。ドレイン領域は、浮遊ゲートの別の側の基板内に配置され、第１誘電体層から分離される。選択ゲートは、浮遊ゲートとドレイン領域の間の基板上に配置される。第３誘電体層は、選択ゲートと基板の間に配置される。
【選択図】図１Ｈ
Description
本発明は、半導体装置およびその製造方法に関するものであり、特に、フラッシュメモリ（flash memory）およびその製造方法に関するものである。
フラッシュメモリは、データの保存、読み出し、または消去を何度も行うことができ、電源をオフにした後も保存したデータが消去されないため、パソコンやその他の電子機器に幅広く使用されるメモリである。
特許文献１は、半導体基板、素子分離層、トンネル絶縁層、浮遊ゲート（floating gate）、埋め込み型浮遊ゲート、および制御ゲート（control gate）を含む不揮発性メモリ装置を提供している。トレンチは、基板内に配置され、トレンチに隣接する基板の動作領域を定義する。素子分離層は、トレンチに沿って基板上に配置される。トンネル絶縁層は、基板の動作領域に配置される。浮遊ゲートは、基板の動作領域に対向するトンネル絶縁層上に配置される。埋め込み型浮遊ゲートは、トレンチ内の素子分離層上に配置される。ゲート間誘電体は、浮遊ゲートおよび埋め込み型浮遊ゲート上に配置され、それらを横切って延伸する。制御ゲートは、ゲート間誘電体上に配置され、浮遊ゲートおよび埋め込み型浮遊ゲートを横切って延伸する。
特許文献２は、浮遊ゲートメモリセルのアレイを形成する方法およびそれにより形成されたアレイを提供しており、トレンチは、半導体基板の表面の中に形成される。ソース領域は、トレンチの下に形成され、ドレイン領域は、基板の表面に沿って形成され、それらの間にあるチャネル領域は、トレンチ側壁に沿って垂直に延伸する第１部分および基板表面に沿って水平に延伸する第２部分を含む。浮遊ゲートは、チャネル領域の第１部分に隣接するトレンチ内に配置され、チャネル領域の第１部分から隔離される。制御ゲートは、チャネル領域の第２部分の上に配置され、チャネル領域の第２部分から隔離される。トレンチ側壁は、基板表面に鋭角で接触し、鋭いエッジを形成する。チャネル領域の第２部分は、鋭いエッジおよび浮遊ゲートに向かう方向において第２領域から延伸し、ホットエレクトロン注入により電子を用いて浮遊ゲートをプログラミングするための経路を定義する。
スプリットゲート（split-gate）型フラッシュメモリの製造プロセスの間、通常、ソース領域の上に消去ゲート（erase gate）として使用されるポリシリコン層が形成される。そのため、続いてソース線コンタクト（source line contact）を形成する時、ポリシリコン層の一部を除去して、ソース線コンタクト開口を形成しなければならない。その結果、処理工程がより複雑になる。また、ソース線コンタクトは、通常、メモリセルアレイ領域の辺縁に位置するため、ソース線コンタクトとこれらのメモリセルの間の距離差が大きくなりすぎて、ローディング効果（loading effect）が生じる。
さらに、一般的なスプリットゲート型フラッシュメモリは、スペーサ（spacer）を介して浮遊ゲートを他のゲート（例えば、制御ゲート、選択ゲート（select gate）、消去ゲート等）から隔離する。しかしながら、スペーサは、後述するエッチングプロセスにおいて損傷することがよくあるため、浮遊ゲートが他のゲートと接触して、短絡（short）の問題が発生し、それにより、フラッシュメモリの性能に影響を与える可能性がある。
スプリットゲート型フラッシュメモリの製造プロセスの間、通常、ソース領域の上に消去ゲートとして使用されるポリシリコン層が形成される。そのため、続いてソース線コンタクトを形成する時、ポリシリコン層の一部を除去して、ソース線コンタクト開口を形成しなければならない。その結果、処理工程がより複雑になる。また、ソース線コンタクトは、通常、メモリセルアレイ領域の辺縁に位置するため、ソース線コンタクトとこれらのメモリセルの間の距離差が大きくなりすぎて、ローディング効果が生じる。
さらに、一般的なスプリットゲート型フラッシュメモリは、スペーサを介して浮遊ゲートを他のゲート（例えば、制御ゲート、選択ゲート、消去ゲート等）から隔離する。しかしながら、スペーサは、後述するエッチングプロセスにおいて損傷することがよくあるため、浮遊ゲートが他のゲートと接触して、短絡の問題が発生し、それにより、フラッシュメモリの性能に影響を与える可能性がある。
本発明は、浮遊ゲートを基板内に配置して、誘電体層で包み、隣接するメモリセルの間のソース領域にソース線コンタクトを配置することのできるフラッシュメモリを提供する。
本発明は、浮遊ゲートを基板内に配置して、誘電体層で包み、隣接するメモリセルの間のソース領域にソース線コンタクトを配置することのできるフラッシュメモリの製造方法を提供する。
本発明は、浮遊ゲート、第１誘電体層、第２誘電体層、ソース領域、ドレイン領域、消去ゲート、選択ゲート、および第３誘電体層を含むフラッシュメモリを提供する。浮遊ゲートは、基板内に配置される。第１誘電体層は、浮遊ゲートと基板の間に配置される。第２誘電体層は、基板によって露出した浮遊ゲートの表面を覆う。ソース領域は、浮遊ゲートの一方の側の基板内に配置され、第１誘電体層と接触する。ドレイン領域は、浮遊ゲートの別の側の基板内に配置され、第１誘電体層から分離される。消去ゲートは、第２誘電体層上に配置される。選択ゲートは、浮遊ゲートとドレイン領域の間の基板上に配置される。第３誘電体層は、選択ゲートと基板の間に配置される。
本発明のフラッシュメモリの１つの実施形態において、浮遊ゲートの上表面は、基板の上表面より高い。
本発明のフラッシュメモリの１つの実施形態において、ソース領域は、浮遊ゲートの下方に延伸する。
本発明のフラッシュメモリの１つの実施形態において、消去ゲートの１つの側壁は、第１誘電体層とソース領域の間の境界面の上方に位置する。
本発明のフラッシュメモリの１つの実施形態において、第３誘電体層は、さらに、ソース領域上に位置する。
本発明のフラッシュメモリの１つの実施形態において、消去ゲートの１つの側壁は、ソース領域の上方の第３誘電体層上に位置する。
本発明のフラッシュメモリの１つの実施形態において、消去ゲートの１つの側壁は、浮遊ゲートとソース領域の間の第１誘電体層上に位置する。
本発明のフラッシュメモリの１つの実施形態において、消去ゲートの両方の側壁は、浮遊ゲートの上方に位置する。
本発明のフラッシュメモリの１つの実施形態において、選択ゲートの１つの側壁は、第２誘電体層上に位置する。
本発明のフラッシュメモリの１つの実施形態において、選択ゲートの両方の側壁は、第３誘電体層の上方に位置する。
本発明のフラッシュメモリの１つの実施形態において、消去ゲートの材料および選択ゲートの材料は、それぞれポリシリコンまたは金属を含む。
本発明のフラッシュメモリの１つの実施形態において、基板内に配置された隔離構造をさらに含み、ドレイン領域は、隔離構造と選択ゲートの間に位置する。
本発明は、基板内に凹部を形成することと、凹部内に浮遊ゲートを形成することと、浮遊ゲートと基板の間に第１誘電体層を形成することと、基板によって露出された浮遊ゲートの表面に第２誘電体層を形成することと、浮遊ゲートの一方の側の基板内にソース領域を形成し、ソース領域が第１誘電体層と接触していることと、浮遊ゲートの別の側の基板上に第３誘電体層を形成することと、第２誘電体層上に消去ゲートを形成することと、第３誘電体層上に選択ゲートを形成することと、選択ゲートの浮遊ゲートから離れた側の基板内にドレイン領域を形成することと、を含むフラッシュメモリの製造方法を提供する。
本発明の製造方法の１つの実施形態において、浮遊ゲートおよび第１誘電体層を形成することは、基板上に誘電材料層を形成することと、誘電材料層上に導電材料層を形成し、導電材料層が凹部を充填することと、化学機械研磨（chemical mechanical polishing, CMP）プロセスを行って、誘電材料層が露出するまで導電材料層の一部を除去することと、を含む。
本発明の製造方法の１つの実施形態において、ソース領域を形成することは、基板上にマスク層を形成し、マスク層が凹部のそばの領域を露出することと、マスク層をマスクとして使用することにより、エッチングプロセスを行って、凹部のそばの基板の表面を露出することと、マスク層をマスクとして使用することにより、イオン注入プロセスを行うことと、マスク層を除去することと、を含む。
本発明の製造方法の１つの実施形態において、第３誘電体層を形成することは、基板上にマスク層を形成し、マスク層が凹部のそばの領域を露出することと、マスク層をマスクとして使用することにより、エッチングプロセスを行って、凹部のそばの基板の表面を露出することと、マスク層を除去することと、熱酸化プロセスを行うことと、を含む。
本発明の製造方法の１つの実施形態において、消去ゲートおよび選択ゲートを形成することは、第２誘電体層および第３誘電体層上に導電材料層を形成することと、導電材料層に対してパターニングプロセスを行うことと、を含む。
本発明の製造方法の１つの実施形態において、パターニングプロセスを行った後、この製造方法は、さらに、ゲート置換（gate replacement）プロセスを行うことを含む。
本発明の製造方法の１つの実施形態において、ドレイン領域を形成することは、基板上にマスク層を形成し、マスク層が選択ゲートのそばの領域を露出することと、マスク層をマスクとして使用することにより、イオン注入プロセスを行うことと、マスク層を除去することと、を含む。
本発明の製造方法の１つの実施形態において、第２誘電体層を形成した後、且つソース領域を形成する前に、この製造方法は、さらに、基板内に隔離構造を形成することを含む。
以上のように、本発明は、基板内に浮遊ゲートを配置して、誘電体層で包む。そのため、浮遊ゲートが消去ゲートおよび選択ゲートと接触することによって生じる短絡の問題を有効に回避することができる。また、本発明は、ソース領域の上方の領域を消去ゲートで完全に覆わないため、製造プロセスにおいて追加のエッチングプロセスを行ってソース線コンタクト開口を形成する必要がなく、ソース線コンタクトを直接ソース領域の上方の領域に配置して、ソース領域に接続することができる。
本発明の上記および他の特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
以下、添付の図面を参照しながら、実施形態を詳細に説明するが、これらの実施形態は、本発明の範囲を限定する意図はない。また、図面は、単に例示を目的としたものであり、元の大きさで描かれたものではない。容易に理解できるよう、下記の説明では、同一の素子を同一の参照番号で示す。
また、文中に使用する「含む」、「含有する」、および「有する」等の用語は、いずれも開放性の用語であり、「含むが、これに限定されない」ことを意味する。
「第１」、「第２」等の用語を用いて素子を説明する時、これらの素子を互いに区分するものに過ぎず、これらの素子の順序または重要性を限定するものではない。したがって、いくつかの状況において、第１素子を第２素子と称してもよく、第２素子を第１素子と称してもよく、これは、本発明の範囲を逸脱しないものとする。
また、文中に使用する「上」および「下」等の方向を示す用語は、単に図面の方向を参照するためのものであり、本発明を限定するためのものではない。そのため、「上」は、「下」と互換的に使用され、層やフィルム等の素子が別の素子の「上にある」時、当該素子は、直接別の素子の上にあってもよく、あるいは中間素子が存在してもよいことを理解すべきである。一方、素子が別の素子の「真上にある」と表現されている場合、２つの素子間に中間素子は存在しない。
図１Ａ～図１Ｈは、本発明の第１実施形態に係るフラッシュメモリの製造方法を示す概略的断面図である。
図１Ａを参照すると、まず、基板１００を提供する。本実施形態において、基板１００は、例えば、シリコン基板であるが、本発明はこれに限定されない。別の実施形態において、基板１００は、シリコン・オン・インシュレーター（silicon-on-insulator, SOI）基板であってもよい。次に、基板１００内に凹部１０２を形成する。本実施形態において、凹部１０２は、浮遊ゲートとして後に形成される領域である。そして、基板１００上に誘電材料層をコンフォーマルに（conformally）形成し、第１誘電体層１０４として使用する。第１誘電体層１０４は、本実施形態のフラッシュメモリのトンネリング誘電体層（tunneling dielectric layer）を形成するために使用される。本実施形態において、第１誘電体層１０４は、酸化物層である。また、本実施形態において、第１誘電体層１０４を形成する方法は、例えば、基板１００に対して熱酸化プロセスを行うことを含む。その後、第１誘電体層１０４上に導電材料層１０６を形成する。導電材料層１０６は、本実施形態のフラッシュメモリの浮遊ゲートを形成するために使用される。本実施形態において、導電材料層１０６は、ポリシリコン層である。また、本実施形態において、導電材料層１０６を形成する方法は、例えば、化学蒸着（chemical vapor deposition, CVD）プロセスを行うことを含む。本実施形態において、導電材料層１０６は、凹部１０２を充填する。
次に、図１Ｂを参照すると、化学機械研磨（ＣＭＰ）プロセスを行って、第１誘電体層１０４が露出するまで導電材料層１０６の一部を除去する。このようにして、凹部１０２内に浮遊ゲート１０６ａを形成し、浮遊ゲート１０６ａと基板１００の間に第１誘電体層１０４を配置する。本実施形態において、第１誘電体層１０４は、ＣＭＰプロセスにおいて研磨停止層として使用されるため、形成される浮遊ゲート１０６ａの上表面は、基板１００の上表面より高い。その後、基板１００上に第２誘電体層１０８を形成する。第２誘電体層１０８は、基板１００によって露出された浮遊ゲート１０６ａの表面を覆う。そのため、本実施形態は、基板１００内に浮遊ゲート１０６ａを配置して、誘電体層で包むことにより、浮遊ゲート１０６ａが後に形成される他のゲートと接触するのを有効に防ぐことができる。つまり、本実施形態において、追加のスペーサを形成して浮遊ゲート１０６ａが後に形成される他のゲートと接触しないようにする必要がないため、それにより、フラッシュメモリの処理工程を簡易化することができる。
その後、図１Ｃを参照すると、基板１００上にマスク層１１０を形成する。マスク層１１０は、基板１００内に形成される隔離構造に対応する領域を露出する。本実施形態において、マスク層１１０は、窒化物層であるが、本発明はこれに限定されない。次に、マスク層１１０をエッチングマスクとして使用することにより、エッチングプロセスを行って、第２誘電体層１０８の一部、第１誘電体層１０４の一部、および基板１００の一部を除去し、トレンチ（図示せず）を形成する。そして、形成されたトレンチに絶縁材料を充填して、隔離構造１１２を形成する。本実施形態において、隔離構造１１２は、シャロートレンチアイソレーション（shallow trench isolation, STI）構造であるが、本発明はこれに限定されない。
次に、図１Ｄを参照すると、マスク１１０を除去する。そして、基板１００上にマスク層１１４を形成する。マスク層１１４は、凹部１０２のそばの領域を露出する。本実施形態において、マスク層１１４は、フォトレジスト層であるが、本発明はこれに限定されない。詳しく説明すると、本実施形態において、マスク層１１４は、凹部１０２のそばのフラッシュメモリのソース領域が形成される領域を露出し、その領域の外側の他の領域を覆うが、本発明はこれに限定されない。別の実施形態において、実際の要求に応じて、マスク層１１４は、ドープされた領域が形成される他の領域を同時に露出してもよい。次に、マスク層１１４をエッチングマスクとして使用することにより、エッチングプロセスを行って、第２誘電体層１０８の一部および第１誘電体層１０４の一部を除去し、凹部１０２のそばの基板１００の表面を露出する。そして、マスク層１１４をイオン注入マスクとして使用することにより、イオン注入プロセスを行って、凹部１０２のそばの基板１００にドーパントを注入する。その結果、浮遊ゲート１０６ａの一方の側の基板１００内にソース領域１１６が形成される。
本実施形態において、マスク層１１４の側壁は、凹部１０２の側壁と一直線に並んでいるため、凹部１０２内の第１誘電体層１０４および浮遊ゲート１０６ａの上方の第２誘電体層１０８は、エッチングプロセスの間に損傷することがない。その結果、浮遊ゲート１０６ａが後に形成される他のゲートと接触しないようにすることができる。また、マスク層１１４の側壁は、凹部１０２の側壁と一直線に並んでいるため、形成されたソース領域１１６を凹部１０２の側壁に形成された第１誘電体層１０４と接触させることができる。別の実施形態において、マスク層１１４の側壁は、凹部１０２の側壁と一直線に並んでいなくてもよく、さらに、凹部１０２の周囲の第２誘電体層１０８を覆う。この場合、ドーパントを注入した後、熱処理を行ってドーパントを拡散させ、第１誘電体層１０４と接触するソース領域１１６を形成してもよい。
そして、図１Ｅを参照すると、マスク層１１０を除去する。次に、基板１００上にマスク層１１８を形成する。マスク層１１８は、凹部１０２の別の側の領域を露出する。本実施形態において、マスク層１１８は、フォトレジスト層であるが、本発明はこれに限定されない。詳しく説明すると、本実施形態において、マスク層１１８は、凹部１０２およびソース領域１１６の上方の領域を覆い、凹部１０２と隔離構造１１２の間の領域を露出する。その後、マスク層１１８をエッチングマスクとして使用することにより、エッチングプロセスを行って、第２誘電体層１０８の一部および第１誘電体層１０４の一部を除去し、凹部１０２のそばの基板１００の表面を露出する。本実施形態において、マスク層１１８の側壁は、凹部１０２の側壁と一直線に並んでいるため、凹部１０２内の第１誘電体層１０４および浮遊ゲート１０６ａの上方の第２誘電体層１０８は、エッチングプロセスの間に損傷することがない。その結果、浮遊ゲート１０６ａが後に形成される他のゲートと接触しないようにすることができる。他の実施形態において、マスク層１１８の側壁は、凹部１０２の側壁と一直線に並んでいなくてもよく、さらに、凹部１０２の周囲の第２誘電体層１０８を覆う。
次に、図１Ｆを参照すると、マスク層１１８を除去する。そして、熱酸化プロセスを行って、基板１００の露出した表面に第３誘電体層１２０を形成する。このようにして、第３誘電体層１２０は、凹部１０２の外側の基板１００の表面に形成され、第３誘電体層１２０は、ソース領域１１６を覆う。その後、基板１００上に導電材料層１２２を形成する。導電材料層１２２は、隔離構造１１２、第２誘電体層１０８、および第３誘電体層１２０を覆う。導電材料層１２２は、本実施形態のフラッシュメモリの消去ゲートおよび選択ゲートを形成するために使用される。本実施形態において、導電材料層１２２は、ポリシリコン層である。また、本実施形態において、導電材料層１２２を形成する方法は、例えば、化学蒸着プロセスである。
そして、図１Ｇを参照すると、導電材料層１２２に対してパターニングプロセスを行って、消去ゲート１２４および選択ゲート１２６を形成する。具体的に説明すると、導電材料層１２２に対してパターニングプロセスを行った後、第２誘電体層１０８上に消去ゲート１２４を形成し、浮遊ゲート１０６ａと隔離構造１１２の間の第３誘電体層１２０上に選択ゲート１２６を形成する。そのため、消去ゲート１２４と浮遊ゲート１０６ａの間の第２誘電体層１０８は、ゲート間誘電体層（inter-gate dielectric layer）として使用することができ、選択ゲート１２６と基板１００の間の第３誘電体層１２０は、ゲート誘電体層（gate dielectric layer）として使用することができる。
本実施形態において、消去ゲート１２４および選択ゲート１２６は、導電材料層１２２に使用されるポリシリコン層により形成されるが、本発明はこれに限定されない。別の実施形態において、導電材料層１２２に対してパターニングプロセスを行った後、本分野において周知のゲート置換プロセスを行って、金属材料で作られた消去ゲート１２４および選択ゲート１２６を形成してもよい。
次に、基板１００上にマスク層１２８を形成する。マスク層１２８は、選択ゲート１２６のそばの領域を露出する。本実施形態において、マスク層１２８は、フォトレジスト層であるが、本発明はこれに限定されない。詳しく説明すると、本実施形態において、マスク層１２８は、第２誘電体層１０８、ソース領域１１６上の第３誘電体層１２０、消去ゲート１２４、および選択ゲート１２６を覆い、同時に、隔離構造１１２および選択ゲート１２６と隔離構造１１２の間の領域を露出する。つまり、マスク層１２８は、隔離構造１１２およびフラッシュメモリのドレイン領域が形成される領域を露出するが、本発明はこれに限定されない。別の実施形態において、実際の要求に応じて、マスク層１２８は、ドープされた領域が形成される他の領域を同時に露出してもよい。
その後、図１Ｈを参照すると、マスク層１２８をイオン注入マスクとして使用することにより、イオン注入プロセスを行って、選択ゲート１２６と隔離構造１１２の間の基板１００にドーパントを注入し、それにより、ドレイン領域１３０を形成する。そして、マスク層１２８を除去する。その結果、本実施形態のフラッシュメモリ１０が形成される。
本実施形態のフラッシュメモリ１０において、浮遊ゲート１０６ａは、基板１００内に配置され、第１誘電体層１０４は、浮遊ゲート１０６ａと基板１００の間に配置され、第２誘電体層１０８は、基板１００によって露出された浮遊ゲート１０６ａの表面を覆う。つまり、本実施形態において、浮遊ゲート１０６ａは、第１誘電体層１０４および第２誘電体層１０８によって包まれる。そのため、浮遊ゲート１０６ａが消去ゲート１２４および選択ゲート１２６と接触することによって生じる短絡の問題を有効に回避することができる。
また、本実施形態のフラッシュメモリ１０において、ソース領域１１６は、浮遊ゲート１０６ａの一方の側の基板１００内に配置され、第１誘電体層１０４と接触し、ドレイン領域１３０は、浮遊ゲート１０６ａの別の側の基板１００内に配置され、第１誘電体層１０４から分離される。消去ゲート１２４は、第２誘電体層１０８上に配置され、選択ゲート１２６は、浮遊ゲート１０６ａとドレイン領域１３０の間の基板１００上に配置され、第３誘電体層１２０は、選択ゲート１２６と基板１００の間に配置される。ソース領域１１６の上方の領域は、消去ゲート１２４によって完全に覆われていないため、後続のプロセスにおいてソース領域１１６に接続されるソース領域１１６の上方の領域にソース線コンタクトを直接形成することができる。つまり、追加のエッチングプロセスを行うことにより消去ゲート１２４の一部を除去してソース線コンタクト開口を形成する必要がないため、それにより、処理工程を簡易化する効果を達成することができる。
さらに、上述したソース線コンタクトは、ソース領域１１６の上方の領域に形成される。つまり、ソース線コンタクトは、隣接する２つの浮遊ゲート１０６ａの間に形成されるため、隣接する２つのメモリセルとソース線コンタクトの間の距離を実質的に同じ距離にして、操作中のローディング効果を防ぐことができる。
本実施形態のフラッシュメモリ１０において、ソース領域１１６の境界は、凹部１０２の側壁と一直線に並び、消去ゲート１２４全体は、第２誘電体層１０８上に位置し、且つ消去ゲート１２４の１つの側壁は、第１誘電体層１０４とソース領域１１６の間の境界面の上方に位置し（すなわち、側壁は、凹部１０２の側壁と一直線に並ぶ）、選択ゲート１２６全体は、第３誘電体層１２０上に位置するが、本発明はこれに限定されない。別の実施形態において、フラッシュメモリを構成する素子の設定は、実際の状況に応じて調整してもよい。
図２は、本発明の第２実施形態に係るフラッシュメモリの概略的断面図である。本実施形態において、第１実施形態と同じ素子については、同じ参照番号で示し、詳しい説明を省略する。
図２を参照すると、本実施形態のフラッシュメモリ２０とフラッシュメモリ１０の間の相違点は、フラッシュメモリ２０において、ソース領域１１６が凹部１０２のそばの基板１００内に位置するだけでなく、さらに、浮遊ゲート１０６ａの下方にも延伸することである。つまり、図１Ｄに示したステップにおいて、凹部１０２のそばの基板１００にドーパントを注入した後、熱処理を行って、注入したドーパントを浮遊ゲート１０６ａの下方に拡散させることができるが、本発明はこれに限定されない。
図３は、本発明の第３実施形態に係るフラッシュメモリの概略的断面図である。本実施形態において、第１実施形態と同じ素子については、同じ参照番号で示し、詳しい説明を省略する。
図３を参照すると、本実施形態のフラッシュメモリ３０とフラッシュメモリ１０の間の相違点は、フラッシュメモリ３０において、消去ゲート１２４が第２誘電体層１０８上に位置し、消去ゲート１２４の１つの側壁が浮遊ゲート１０６ａとソース領域１１６の間の第１誘電体層１０４上に位置することである。つまり、消去ゲート１２４の側壁は、凹部１０２の側壁と一直線に並んでいない。
図４は、本発明の第４実施形態に係るフラッシュメモリの概略的断面図である。本実施形態において、第１実施形態と同じ素子については、同じ参照番号で示し、詳しい説明を省略する。
図４を参照すると、本実施形態のフラッシュメモリ４０とフラッシュメモリ１０の間の相違点は、フラッシュメモリ４０において、消去ゲート１２４全体が第２誘電体層１０８上に位置し、消去ゲート１２４の両方の側壁が浮遊ゲート１０６ａの真上に位置することである。つまり、消去ゲート１２４の側壁は、凹部１０２の側壁と一直線に並んでいない。
図５は、本発明の第５実施形態に係るフラッシュメモリの概略的断面図である。本実施形態において、第１実施形態と同じ素子については、同じ参照番号で示し、詳しい説明を省略する。
図５を参照すると、本実施形態のフラッシュメモリ５０とフラッシュメモリ１０の間の相違点は、フラッシュメモリ５０において、消去ゲート１２４が第２誘電体層１０８上に位置するだけでなく、第３誘電体層１２０上にも位置することである。つまり、本実施形態において、消去ゲート１２４の１つの側壁は、浮遊ゲート１０６ａの真上の第２誘電体層１０８上に位置し、消去ゲート１２４の別の側壁は、第３誘電体層１２０上に位置する。したがって、消去ゲート１２４は、浮遊ゲート１０６ａおよびソース領域１１６の上方に同時に位置する。
図６は、本発明の第６実施形態に係るフラッシュメモリの概略的断面図である。本実施形態において、第１実施形態と同じ素子については、同じ参照番号で示し、詳しい説明を省略する。
図６を参照すると、本実施形態のフラッシュメモリ６０とフラッシュメモリ１０の間の相違点は、フラッシュメモリ６０において、選択ゲート１２６の１つの側壁が第２誘電体層１０８上に位置することである。詳しく説明すると、本実施形態において、選択ゲート１２６の１つの側壁は、第３誘電体層１２０上に位置し、選択ゲート１２６の別の側壁は、浮遊ゲート１０６ａと凹部１０２の側壁の間の第１誘電体層１０４上に位置し、消去ゲート１２４と接触しない。
図７は、本発明の第７実施形態に係るフラッシュメモリの概略的断面図である。本実施形態において、第１実施形態と同じ素子については、同じ参照番号で示し、詳しい説明を省略する。
図７を参照すると、本実施形態のフラッシュメモリ７０とフラッシュメモリ１０の間の相違点は、フラッシュメモリ７０において、選択ゲート１２６の一方の側壁が第２誘電体層１０８上に位置することである。詳しく説明すると、本実施形態において、選択ゲート１２６の１つの側壁は、第３誘電体層１２０上に位置し、選択ゲート１２６の別の側壁は、浮遊ゲート１０６ａの真上の第２誘電体層１０８上に位置する。したがって、選択ゲート１２６は、浮遊ゲート１０６ａおよびドレイン領域１３０と凹部１０２の間の基板１００上に同時に位置することができ、消去ゲート１２４と接触しない。
また、別の実施形態において、フラッシュメモリを構成する各素子の設定は、実際の状況に応じて調整してもよく、例えば、上述した実施形態の構造を組み合わせてもよいが、本発明はこれに限定されない。
以上のごとく、この発明を実施形態により開示したが、この発明を限定する意図はない。当業者であれば容易に理解できるように、この発明の精神および範囲から逸脱しなければ、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲を基準として定めなければならない。
本発明は、フラッシュメモリおよびその製造方法を提供する。浮遊ゲートは、基板内に配置され、誘電体層によって包まれる。そのため、浮遊ゲートが消去ゲートおよび選択ゲートと接触することによって生じる短絡の問題を有効に回避することができる。そのため、浮遊ゲートの構造は、様々なフラッシュメモリに応用して、短絡の問題を回避し、それにより、メモリデバイスの性能を向上させるのに適している。
１０、２０、３０、４０、５０、６０、７０ フラッシュメモリ
１００ 基板
１０２ 凹部
１０４ 第１誘電体層
１０６、１２２ 導電材料層
１０６ａ 浮遊ゲート
１０８ 第２誘電体層
１１０、１１４、１１８、１２８ マスク層
１１２ 隔離構造
１１６ ソース領域
１２０ 第３誘電体層
１２４ 消去ゲート
１２６ 選択ゲート
１３０ ドレイン領域
１００ 基板
１０２ 凹部
１０４ 第１誘電体層
１０６、１２２ 導電材料層
１０６ａ 浮遊ゲート
１０８ 第２誘電体層
１１０、１１４、１１８、１２８ マスク層
１１２ 隔離構造
１１６ ソース領域
１２０ 第３誘電体層
１２４ 消去ゲート
１２６ 選択ゲート
１３０ ドレイン領域
Claims (20)
- 基板内に配置された浮遊ゲートと、
前記浮遊ゲート前記と基板の間に配置された第１誘電体層と、
前記基板によって露出した前記浮遊ゲートの表面を覆う第２誘電体層と、
前記浮遊ゲートの一方の側の前記基板内に配置され、前記第１誘電体層と接触するソース領域と、
前記浮遊ゲートの別の側の前記基板内に配置され、前記第１誘電体層から分離されたドレイン領域と、
前記第２誘電体層上に配置された消去ゲートと、
前記浮遊ゲートと前記ドレイン領域の間の前記基板上に配置された選択ゲートと、
前記選択ゲートと前記基板の間に配置された第３誘電体層と、
を含むフラッシュメモリ。 - 前記浮遊ゲートの上表面が、前記基板の上表面より高い請求項１に記載のフラッシュメモリ。
- 前記ソース領域が、前記浮遊ゲートの下方に延伸する請求項１に記載のフラッシュメモリ。
- 前記消去ゲートの１つの側壁が、前記第１誘電体層と前記ソース領域の間の境界面の上方に位置する請求項１に記載のフラッシュメモリ。
- 前記第３誘電体層が、さらに、前記ソース領域上に位置する請求項１に記載のフラッシュメモリ。
- 前記消去ゲートの１つの側壁が、前記ソース領域の上方の前記第３誘電体層上に位置する請求項５に記載のフラッシュメモリ。
- 前記消去ゲートの１つの側壁が、前記浮遊ゲートと前記ソース領域の間の前記第１誘電体層上に位置する請求項１に記載のフラッシュメモリ。
- 前記消去ゲートの両方の側壁が、前記浮遊ゲートの上方に位置する請求項１に記載のフラッシュメモリ。
- 前記選択ゲートの１つの側壁が、前記第２誘電体層上に位置する請求項１に記載のフラッシュメモリ。
- 前記選択ゲートの両方の側壁が、前記第３誘電体層の上方に位置する請求項１に記載のフラッシュメモリ。
- 前記消去ゲートの材料および前記選択ゲートの材料が、それぞれポリシリコンまたは金属を含む請求項１に記載のフラッシュメモリ。
- 前記基板内に配置された隔離構造をさらに含み、前記ドレイン領域が、前記隔離構造と前記選択ゲートの間に位置する請求項１に記載のフラッシュメモリ。
- 基板内に凹部を形成することと、
前記凹部内に浮遊ゲートを形成することと、
前記浮遊ゲートと前記基板の間に第１誘電体層を形成することと、
前記基板によって露出された前記浮遊ゲートの表面に第２誘電体層を形成することと、
前記浮遊ゲートの一方の側の前記基板内にソース領域を形成し、前記ソース領域が前記第１誘電体層と接触していることと、
前記浮遊ゲートの別の側の前記基板上に第３誘電体層を形成することと、
前記第２誘電体層上に消去ゲートを形成することと、
前記第３誘電体層上に選択ゲートを形成することと、
前記選択ゲートの前記浮遊ゲートから離れた側の前記基板内にドレイン領域を形成することと、
を含むフラッシュメモリの製造方法。 - 前記浮遊ゲートおよび前記第１誘電体層を形成することが、
前記基板上に誘電材料層を形成することと、
前記誘電材料層上に導電材料層を形成し、前記導電材料層が前記凹部を充填することと、
化学機械研磨プロセスを行って、前記誘電材料層が露出するまで前記導電材料層の一部を除去することと、
を含む請求項１３に記載の製造方法。 - 前記ソース領域を形成することが、
前記基板上にマスク層を形成し、前記マスク層が前記凹部のそばの領域を露出することと、
前記マスク層をマスクとして使用することにより、エッチングプロセスを行って、前記凹部のそばの前記基板の表面を露出することと、
前記マスク層をマスクとして使用することにより、イオン注入プロセスを行うことと、
前記マスク層を除去することと、
を含む請求項１３に記載の製造方法。 - 前記第３誘電体層を形成することが、
前記基板上にマスク層を形成し、前記マスク層が前記凹部のそばの領域を露出することと、
前記マスク層をマスクとして使用することにより、エッチングプロセスを行って、前記凹部のそばの前記基板の表面を露出することと、
前記マスク層を除去することと、
熱酸化プロセスを行うことと、
を含む請求項１３に記載の製造方法。 - 前記消去ゲートおよび前記選択ゲートを形成することが、
前記第２誘電体層および前記第３誘電体層上に導電材料層を形成することと、
前記導電材料層に対してパターニングプロセスを行うことと、
を含む請求項１３に記載の製造方法。 - 前記パターニングプロセスを行った後、前記製造方法が、さらに、ゲート置換プロセスを行うことを含む請求項１７に記載の製造方法。
- 前記ドレイン領域を形成することが、
前記基板上にマスク層を形成し、前記マスク層が前記選択ゲートのそばの領域を露出することと、
前記マスク層をマスクとして使用することにより、イオン注入プロセスを行うことと、
前記マスク層を除去することと、
を含む請求項１３に記載の製造方法。 - 前記第２誘電体層を形成した後、且つ前記ソース領域を形成する前に、前記製造方法が、さらに、前記基板内に隔離構造を形成することを含む請求項１３に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111139775A TW202418550A (zh) | 2022-10-20 | 快閃記憶體及其製造方法 | |
| TW111139775 | 2022-10-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024061590A true JP2024061590A (ja) | 2024-05-07 |
Family
ID=90729643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023066900A Pending JP2024061590A (ja) | 2022-10-20 | 2023-04-17 | フラッシュメモリおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2024061590A (ja) |
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-
2022
- 2022-11-25 US US17/994,009 patent/US20240138144A1/en active Pending
- 2022-12-06 CN CN202211553899.0A patent/CN117917925A/zh active Pending
-
2023
- 2023-04-17 JP JP2023066900A patent/JP2024061590A/ja active Pending
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| Publication number | Publication date |
|---|---|
| US20240138144A1 (en) | 2024-04-25 |
| CN117917925A (zh) | 2024-04-23 |
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