JP2024048269A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】信頼性及び移動度が高い半導体装置を提供する。【解決手段】半導体装置は、基板の上にアルミニウムを主成分とする第１金属酸化物膜を成膜し、第１金属酸化物膜の上に、酸素分圧が３％以上５％以下の条件下でアモルファスの酸化物半導体膜を成膜し、酸化物半導体膜を、パターン状の酸化物半導体層に加工し、パターン状の酸化物半導体層に第１加熱処理を行うことで、酸化物半導体層を結晶化し、結晶化された酸化物半導体層をマスクとして、第１金属酸化物膜を加工し、酸化物半導体層の上に、ゲート絶縁膜を成膜し、ゲート絶縁膜の上に、ゲート電極を形成することを含み、酸化物半導体膜の膜厚は、１０ｎｍより大きく３０ｎｍ以下である。【選択図】図１

Description

本発明の実施形態の一つは、半導体装置及び半導体装置の製造方法に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置及び半導体装置の製造方法に関する。
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体がチャネルに用いられた半導体装置の開発が進められている（例えば、特許文献１～６）。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置よりも高い移動度を有することが知られている。
特開２０２１－１４１３３８号公報 特開２０１４－０９９６０１号公報 特開２０２１－１５３１９６号公報 特開２０１８－００６７３０号公報 特開２０１６－１８４７７１号公報 特開２０２１－１０８４０５号公報
しかしながら、従来の酸化物半導体層を含む薄膜トランジスタの電界効果移動度は、結晶性を有する酸化物半導体層を用いた場合であってもそれ程大きくはない。そのため、薄膜トランジスタに用いられる酸化物半導体層の結晶構造を改良し、薄膜トランジスタの電界効果移動度の向上が望まれている。
酸化物半導体層に含まれるインジウム元素の比率を相対的に高くすることで、高い移動度を有する半導体装置が得られることが知られているが、酸化物半導体層に酸素欠陥が形成されやすい。酸化物半導体層に形成されるチャネルに酸素欠陥が多く存在すると、半導体装置の電気特性の変動の原因となる。
本発明の実施形態の一つは、信頼性及び移動度が高い半導体装置を提供することを目的の一つとする。
本発明の一実施形態に係る半導体装置は、基板の上にアルミニウムを主成分とする第１金属酸化物膜を成膜し、第１金属酸化物膜の上に、酸素分圧が３％以上５％以下の条件下でアモルファスの酸化物半導体膜を成膜し、酸化物半導体膜を、パターン状の酸化物半導体層に加工し、パターン状の酸化物半導体層に第１加熱処理を行うことで、酸化物半導体層を結晶化し、結晶化された酸化物半導体層をマスクとして、第１金属酸化物膜を加工し、酸化物半導体層の上に、ゲート絶縁膜を成膜し、ゲート絶縁膜の上に、ゲート電極を形成することを含み、酸化物半導体膜の膜厚は、１０ｎｍより大きく３０ｎｍ以下である。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 光学顕微鏡にて半導体装置の表面を撮影した写真である。 膜厚が１０ｎｍである酸化物半導体層を有する半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）である。 膜厚が２０ｎｍである酸化物半導体層を有する半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）である。 膜厚が３０ｎｍである酸化物半導体層を有する半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）である。 酸化物半導体膜の各成膜条件に対する真性移動度である。 酸化物半導体膜の各成膜条件に対する閾値電圧の変動量ΔＶｔｈである。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、膜厚、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
「半導体装置」とは、半導体特性を利用することで機能しうる装置全般をいう。トランジスタ、半導体回路は半導体装置の一形態である。以下に示す実施形態の半導体装置は、例えば、表示装置、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられるトランジスタであってもよい。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。なお、平面視とは、基板の表面に対して、垂直な方向から見ることをいう。
本明細書等において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
本明細書等において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
図１～図１４を用いて、本発明の一実施形態に係る半導体装置１０について説明する。
［半導体装置１０の構成］
図１～図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置１０の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置１０の概要を示す平面図である。また、図２に示す一点鎖線で切断したときの断面が、図１に示す断面図に対応する。
図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、ゲート電極１０５、ゲート絶縁膜１１０、１２０、酸化物半導体層１４４、ゲート絶縁膜１５０、ゲート電極１６０、絶縁膜１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース電極及びドレイン電極２００という場合がある。また、酸化物半導体層１４４、ゲート絶縁膜１５０、及びゲート電極１６０を指して、トランジスタと呼ぶ場合がある。
ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁膜１１０及びゲート絶縁膜１２０は基板１００及びゲート電極１０５の上に設けられている。金属酸化物層１３２はゲート絶縁膜１２０の上に設けられている。金属酸化物層１３２はゲート絶縁膜１２０に接している。酸化物半導体層１４４は金属酸化物層１３２の上に設けられている。酸化物半導体層１４４は金属酸化物層１３２に接している。酸化物半導体層１４４の主面のうち、金属酸化物層１３２に接する面を下面という。金属酸化物層１３２の端部と酸化物半導体層１４４の端部は略一致している。
酸化物半導体層１４４は、透光性を有している。また、酸化物半導体層１４４は、ソース領域１４４Ｓ、ドレイン領域１４４Ｄ、及びチャネル領域１４４ＣＨに区分される。チャネル領域１４４ＣＨは、酸化物半導体層１４４のうちゲート電極１６０の鉛直下方の領域である。ソース領域１４４Ｓは、酸化物半導体層１４４のうちゲート電極１６０と重ならない領域であって、チャネル領域１４４ＣＨよりもソース電極２０１に近い側の領域である。ドレイン領域１４４Ｄは、酸化物半導体層１４４のうちゲート電極１６０と重ならない領域であって、チャネル領域１４４ＣＨよりもドレイン電極２０３に近い側の領域である。
酸化物半導体層１４４は、複数の結晶粒を含む多結晶構造を有する。詳細は後述するが、Ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いることにより、多結晶構造を有する酸化物半導体層１４４を形成することができる。以下では、酸化物半導体層１４４の構成について説明するが、多結晶構造を有する酸化物半導体をＰｏｌｙ－ＯＳという場合がある。
酸化物半導体層１４４の上面（または酸化物半導体層１４４の膜厚方向）または酸化物半導体層１４４の断面から観察したＰｏｌｙ－ＯＳに含まれる結晶粒の結晶粒径は、０．１μｍ以上であり、好ましくは０．３μｍ以上であり、さらに好ましくは０．５μｍ以上である。結晶粒の結晶粒径は、例えば、断面ＳＥＭ観察、断面ＴＥＭ観察、または電子線後方散乱回折（Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒｅｄ Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＳＤ）法などを用いて取得することができる。
酸化物半導体層１４４の膜厚は、１０ｎｍより大きく３０ｎｍ以下である。上述したように、Ｐｏｌｙ－ＯＳに含まれる結晶粒の結晶粒径は０．１μｍ以上であるため、酸化物半導体層１４４は、膜厚方向に１つの結晶粒のみが含まれる領域を含む。
後に詳細に説明するが、酸化物半導体層１４４は、インジウム元素を含む２以上の金属を含み、２以上の金属におけるインジウム元素の比率は５０％以上である。インジウム元素以外の金属元素として、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素、アルミニウム（Ａｌ）元素、ハフニウム（Ｈｆ）元素、イットリウム（Ｙ）元素、ジルコニウム（Ｚｒ）元素、およびランタノイド系元素が用いられる。酸化物半導体層１４４として、上記以外の元素が用いられてもよい。本実施形態では、酸化物半導体層１４４として、ＩＧＯ系の酸化物半導体であることが好ましい。ＩＧＯ系の酸化物半導体とは、インジウム元素、ガリウム元素、及び酸素を含む酸化物半導体をいう。
また、ソース領域１４４Ｓ及びドレイン領域１４４Ｄは、不純物元素を含む。また、酸化物半導体層１４４におけるソース領域１４４Ｓ及びドレイン領域１４４Ｄは、不純物元素が添加されることによって、チャネル領域１４４ＣＨと比較して抵抗率を十分に下げることができる。つまり、ソース領域１４４Ｓ及びドレイン領域１４４Ｄは、導体としての物性を備えている。
ソース領域１４４Ｓ及びドレイン領域１４４Ｄに含まれる不純物元素の濃度は、ＳＩＭＳ分析（二次イオン質量分析）で測定した場合に、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であることが好ましい。ここで、不純物元素とは、アルゴン（Ａｒ）、リン（Ｐ）、又はボロン（Ｂ）をいう。また、ソース領域１４４Ｓ及びドレイン領域１４４Ｄに、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下が含まれる場合、イオン注入法又はドーピング法により不純物元素が意図的に添加されたものと推定される。ただし、ソース領域１４４Ｓ、及びドレイン領域１４４Ｄに、１×１０１８ｃｍ－３未満の濃度で、アルゴン（Ａｒ）、リン（Ｐ）、又はボロン（Ｂ）以外の不純物元素が含まれていてもよい。
ゲート電極１６０は酸化物半導体層１４４に対向している。ゲート絶縁膜１５０は、酸化物半導体層１４４とゲート電極１６０との間に設けられている。ゲート絶縁膜１５０は酸化物半導体層１４４に接している。酸化物半導体層１４４の主面のうち、ゲート絶縁膜１５０に接する面を上面という。上面と下面との間の面を側面という。絶縁膜１７０、１８０はゲート絶縁膜１５０及びゲート電極１６０の上に設けられている。絶縁膜１７０、１８０には、酸化物半導体層１４４に達する開口１７１、１７３が設けられている。ソース電極２０１は開口１７１の内部に設けられている。ソース電極２０１は開口１７１の底部で酸化物半導体層１４４に接している。ドレイン電極２０３は開口１７３の内部に設けられている。ドレイン電極２０３は開口１７３の底部で酸化物半導体層１４４に接している。
ゲート電極１６０は、半導体装置１０のトップゲート及び酸化物半導体層１４４に対する遮光膜としての機能を備える。ゲート絶縁膜１５０は、トップゲートに対するゲート絶縁膜としての機能を備え、製造プロセスにおける熱処理によって酸素を放出する機能を備える。絶縁膜１７０、１８０は、ゲート電極１６０とソース電極及びドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。ただし、ゲート電極１０５を単に遮光膜として用いる場合、ゲート電極１０５に特定の電圧が供給されず、フローティングであってもよい。つまり、ゲート電極１０５は単に「遮光膜」と呼ばれてもよい。
図２に示すように、平面視において、金属酸化物層１３２の平面パターンは、酸化物半導体層１４４の平面パターンと略同一である。図１及び図２を参照すると、酸化物半導体層１４４の下面は金属酸化物層１３２によって覆われている。特に、本実施形態に係る半導体装置１０では、酸化物半導体層１４４の下面の全てが、金属酸化物層１３２によって覆われている。Ｄ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、半導体装置１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４４とゲート電極１６０とが重なる領域（チャネル領域１４４ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域１４４ＣＨのＤ２方向の幅がチャネル幅Ｗである。
本実施形態では、酸化物半導体層１４４の下面の全てが金属酸化物層１３２によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４４の下面の一部が金属酸化物層１３２と接していなくてもよい。例えば、チャネル領域１４４ＣＨにおける酸化物半導体層１４４の下面の全てが金属酸化物層１３２によって覆われ、ソース領域１４４Ｓ及びドレイン領域１４４Ｄにおける酸化物半導体層１４４の下面の全て又は一部が金属酸化物層１３２によって覆われていなくてもよい。つまり、ソース領域１４４Ｓ及びドレイン領域１４４Ｄにおける酸化物半導体層１４４の下面の全て又は一部が金属酸化物層１３２と接していなくてもよい。ただし、上記の構成において、チャネル領域１４４ＣＨにおける酸化物半導体層１４４の下面の一部が金属酸化物層１３２によって覆われておらず、当該下面のその他の部分が金属酸化物層１３２と接していてもよい。
図１では、平面視において、ソース電極及びドレイン電極２００が、ゲート電極１０５及び１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース電極及びドレイン電極２００が、ゲート電極１０５及び１６０の少なくとも一方と重なっていてもよい。上記の構成は、あくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
本実施形態では、半導体装置１０として、ゲート電極が酸化物半導体層１４４の上に設けられたトップゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置１０として、ゲート電極が酸化物半導体層１４４の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層１４４の上方及び下方に設けられたデュアルゲート型トランジスタが用いられてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
［半導体装置１０の製造方法］
図３～図１４を用いて、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置１０の製造方法を示すシーケンス図である。図４～図１４は、本発明の一実施形態に係る半導体装置１０の製造方法を示す断面図である。
図３及び図４に示すように、基板１００の上にボトムゲートとしてゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁膜１１０、１２０が形成される（図３のステップＳ１００１の「Ｂｏｔｔｏｍ ＧＩ／ＧＥ形成」）。
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、又は樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物元素が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられてもよい。
ゲート電極１０５は、スパッタリング法によって成膜された導電膜を加工して形成する。ゲート電極１０５として、一般的な金属材料が用いられる。ゲート電極１０５として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極１０５として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
ゲート絶縁膜１１０、１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はスパッタリング法によって成膜される。ゲート絶縁膜１１０、１２０として、一般的な絶縁性材料が用いられる。ゲート絶縁膜１１０、１２０として、例えば、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）などの無機絶縁材料が用いられる。上記のＳｉＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物である。ＳｉＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物である。
ゲート絶縁膜１１０、１２０として、基板１００から窒素を含む絶縁材料と酸素を含む絶縁材料との順で形成されることが好ましい。例えば、ゲート絶縁膜１１０として、窒素を含む絶縁材料を用いることにより、例えば、基板１００側から酸化物半導体層１４４に向かって拡散する不純物をブロックすることができる。また、ゲート絶縁膜１２０として、酸素を含む絶縁材料を用いることにより、加熱処理によって酸素を放出させることができる。酸素を含む絶縁材料が酸素を放出する加熱処理の温度は、例えば、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、酸素を含む絶縁材料は、例えば、基板１００としてガラス基板が用いられた場合の半導体装置１０の製造工程で行われる加熱処理温度で酸素を放出する。本実施形態では、ゲート絶縁膜１１０として、例えば、窒化シリコンが形成される。ゲート絶縁膜１２０として、例えば、酸化シリコンが形成される。
図３及び図５に示すように、ゲート絶縁膜１２０の上に、金属酸化物膜１３０を成膜する（図３に示すステップＳ１００２「ＭＯ成膜」）。金属酸化物膜１３０は、スパッタリング法または原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
金属酸化物膜１３０として、アルミニウムを主成分とする金属酸化物が用いられる。例えば、金属酸化物膜１３０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。アルミニウムを主成分とする金属酸化物膜とは、金属酸化物膜に含まれるアルミニウムの比率が、金属酸化物膜１３０全体の１％以上であることを意味する。金属酸化物膜１３０に含まれるアルミニウムの比率は、金属酸化物膜１３０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
金属酸化物膜１３０の厚さは、例えば、１ｎｍ以上５０ｎｍ以下、１ｎｍ以上３０ｎｍ以下、１ｎｍ以上２０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下である。本実施形態では、金属酸化物膜１３０として酸化アルミニウムが用いられる。酸化アルミニウムは酸素又は水素などのガスに対する高いバリア性を備えている。言い換えると、バリア性とは、酸素又は水素などのガスが、酸化アルミニウムを透過することを抑制する機能をいう。つまり、酸化アルミニウム膜の下に設けられる層から酸素又は水素などのガスが存在していても、酸化アルミニウム膜の上に設けられる層に移動させないことを意味する。または、酸化アルミニウム膜の上に設けられる層から酸素又は水素などのガスが存在していても、酸化アルミニウム膜の下に設けられる層に移動させないことを意味する。本実施形態において、金属酸化物膜１３０として用いられた酸化アルミニウムは、ゲート絶縁膜１２０から放出された水素及び酸素をブロックし、放出された水素及び酸素が酸化物半導体層に到達することを抑制する。
図３及び図６に示すように、金属酸化物膜１３０の上に酸化物半導体膜１４０を成膜する（図３に示すステップＳ１００３「ＯＳ成膜」）。この工程について、基板１００の上に酸化物半導体膜１４０を形成する、という場合がある。
酸化物半導体膜１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。酸化物半導体膜１４０の膜厚は、例えば、１０ｎｍより大きく３０ｎｍ以下である。
酸化物半導体膜１４０として、半導体の特性を有する金属酸化物を用いることができる。酸化物半導体膜１４０として、例えば、インジウム（Ｉｎ）元素を含む２以上の金属を含む酸化物半導体が用いられる。また、２以上の金属におけるインジウム元素の比率は５０％以上である。酸化物半導体膜１４０として、インジウム元素に加えて、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素、アルミニウム（Ａｌ）元素、ハフニウム（Ｈｆ）元素、イットリウム（Ｙ）元素、ジルコニウム（Ｚｒ）元素、又はランタノイド系元素が用いられる。酸化物半導体膜１４０として、１３族元素を含むことが好ましい。また、酸化物半導体膜１４０として、上記以外の元素が用いられてもよい。本実施形態では、酸化物半導体膜１４０として、ＩＧＯ系の酸化物半導体であることが好ましい。
後述するＯＳアニールによって、酸化物半導体膜１４０を結晶化する場合、成膜後かつＯＳアニール前の酸化物半導体膜１４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体膜１４０の成膜方法は、成膜直後の酸化物半導体膜１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体膜１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度を制御しながら酸化物半導体膜１４０が成膜される。
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体膜１４０に微結晶が含まれる。酸化物半導体膜１４０に微結晶が含まれると、その後のＯＳアニールによって結晶粒径を大きくすることができない。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面の温度（以下、「成膜温度」という。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。特に、本実施形態の酸化物半導体膜１４０の成膜温度は、５０℃以下であることが好ましい。基板を冷却しながら酸化物半導体膜１４０の形成を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体膜１４０を得ることができる。本実施形態では、酸化物半導体膜１４０の形成を５０℃以下の成膜温度で行い、後述するＯＳアニールを４００℃以上の加熱温度で行う。このように、本実施形態では、酸化物半導体膜１４０を形成する際の温度と酸化物半導体膜１４０に対してＯＳアニールを行う際の温度との差分が３５０℃以上であることが好ましい。
スパッタリングプロセスでは、酸素分圧１０％以下の条件下でアモルファスの酸化物半導体膜１４０が成膜される。酸素分圧が高いと、酸化物半導体膜１４０に含まれる過剰な酸素によって成膜直後の酸化物半導体膜１４０に微結晶が含まれてしまう。そのため、酸素分圧が低い条件の下で酸化物半導体膜１４０の成膜が行われることが好ましい。酸素分圧は、例えば、３％以上５％以下であり、好ましくは３％以上４％以下である。なお、酸素分圧が２％の条件で、酸化物半導体膜を成膜した場合、後にＯＳアニール処理を行っても酸化物半導体膜は結晶化しない。
図３及び図７に示すように、酸化物半導体層１４２のパターンを形成する（図３に示すステップＳ１００４の「ＯＳパターン形成」）。図示しないが、酸化物半導体膜１４０の上にレジストマスク１４３を形成し、当該レジストマスク１４３を用いて酸化物半導体膜１４０をエッチングする。酸化物半導体膜１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸、ＰＡＮ、硫酸、過酸化水素水、またはフッ酸を用いることができる。これにより、パターン状の酸化物半導体層１４２を形成することができる。その後、レジストマスク１４３を除去する。
酸化物半導体膜１４０は、ＯＳアニール前にパターンが形成されることが好ましい。ＯＳアニールによって酸化物半導体膜１４０が結晶化すると、エッチングし難い傾向がある。また、エッチングによってパターン状の酸化物半導体層１４２にダメージが生じても、ＯＳアニールによって酸化物半導体層１４２のダメージを修復できるため好ましい。
図３及び図８に示すように、酸化物半導体層１４２のパターン形成の後に酸化物半導体層１４２に対して加熱処理（ＯＳアニール）が行われる（図３に示すステップＳ１００５の「ＯＳアニール」）。ＯＳアニールでは、酸化物半導体層１４２が、所定の到達温度で所定の時間保持される。所定の到達温度は、３００℃以上５００℃以下であり、好ましくは３５０℃以上４５０℃以下である。また、到達温度での保持時間は、１５分以上１２０分以下であり、好ましくは３０分以上６０分以下である。ＯＳアニールを行うことにより、酸化物半導体層１４２が結晶化され、多結晶構造を有する酸化物半導体層１４４が形成される。
薄膜トランジスタでは、酸化物半導体層の厚さを小さくすることで、ゲート絶縁膜との界面近傍におけるキャリアを増加させて、バックチャネルの影響を低減することで、電界効果移動度が高くなる傾向がある。つまり、薄膜トランジスタは、酸化物半導体層のチャネルとして機能する領域の厚さが小さいほど、電界効果移動度が高くなる傾向がある。そのため、酸化物半導体層の厚さは小さいほどよい。しかしながら、酸化物半導体層の厚さを１０ｎｍ以下で成膜した後、加熱処理を行っても、酸化物半導体層が十分に結晶化しない。酸化物半導体層が十分に結晶化しない場合、後に酸化物半導体層をマスクとして用いて金属酸化物膜をパターニングするためのエッチング処理の際に、酸化物半導体層及び金属酸化物膜が消失してしまう。
また、薄膜トランジスタにおいて、酸化物半導体層１４４の結晶性は、電界効果移動度の向上に寄与する。そのため、酸化物半導体層１４４は、多結晶構造を有していることが好ましい。しかしながら、酸化物半導体膜１４０の成膜時に、微結晶が含まれていると、その後、加熱処理を行っても多結晶構造の結晶粒の結晶粒径を大きくすることができない。このように、酸化物半導体層の薄膜化と、良好な結晶化を両立することは困難である。
さらに、酸化物半導体層１４４において、金属酸化物層１３２との界面近傍に酸素欠陥や水素が多数存在すると、界面準位密度が増加してしまう。界面準位に電子がトラップされることで、信頼性試験により、トランジスタが劣化し、半導体装置の信頼性が低下する要因となる。
本発明の一実施形態に係る半導体装置の製造方法によれば、酸化物半導体膜１４０をスパッタリング法で成膜する際に、３％以上５％以下という低い酸素分圧で成膜する。酸素分圧が低い条件にて酸化物半導体膜１４０を成膜することにより、酸化物半導体膜１４０に過剰に酸素が含まれることを抑制することができ、成膜直後の酸化物半導体膜１４０に微結晶が含まれることを抑制することができる。これにより、酸化物半導体層１４２の加熱処理の際に、微結晶から結晶が成長することを抑制することができる。したがって、酸化物半導体膜１４０が１０ｎｍよりも大きく３０ｎｍ以下の薄い膜厚で成膜された場合であっても、酸化物半導体層１４４の多結晶構造の結晶粒の結晶粒径を大きくすることができる。
図３及び図９に示すように、金属酸化物膜１３０をパターニングして、金属酸化物層１３２を形成する（図４のステップＳ１００６の「ＭＯパターン形成」）。加熱処理によって十分に結晶化された酸化物半導体層１４４は、エッチング耐性を有する。そのため、結晶化された酸化物半導体層１４４をマスクとして、金属酸化物膜１３０をパターニングする際に、酸化物半導体層１４４が消失してしまうことを抑制することができる。酸化金属層１３０は、上記の工程でパターニングされた酸化物半導体層１４０をマスクとしてエッチングされる。金属酸化物膜１３０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。酸化物半導体層１４４をマスクとして金属酸化物膜１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。
図３及び図１０に示すように、酸化物半導体層１４４の上にゲート絶縁膜１５０を成膜する（図３に示すステップＳ１００７の「ＧＩ成膜」）。
ゲート絶縁膜１５０の成膜方法及び絶縁材料は、ゲート絶縁膜１１０、１２０の説明を参照すればよい。また、ゲート絶縁膜１５０の膜厚は、例えば、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。
ゲート絶縁膜１５０として、酸素を含む絶縁材料を用いることが好ましい。また、ゲート絶縁膜１５０として、欠陥が少ない絶縁膜を用いることが好ましい。例えば、ゲート絶縁膜１５０における酸素の組成比と、ゲート絶縁膜１５０と同様の組成の絶縁膜（以下、「他の絶縁膜」という）における酸素の組成比と、を比較した場合、ゲート絶縁膜１５０における酸素の組成比の方が当該他の絶縁膜における酸素の組成比よりも当該絶縁膜に対する化学量論比に近い。例えば、ゲート絶縁膜１５０及び絶縁膜１８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁膜１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁膜１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁膜１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
ゲート絶縁膜１５０として欠陥が少ない絶縁膜を形成するために、３５０℃以上の成膜温度でゲート絶縁膜１５０を成膜してもよい。また、ゲート絶縁膜１５０を成膜した後に、ゲート絶縁膜１５０の一部に酸素を打ち込む処理を行ってもよい。本実施形態では、ゲート絶縁膜１５０として、欠陥が少ない絶縁膜を形成するために、３５０℃以上の成膜温度で酸化シリコンが形成される。
酸化物半導体層１４４の上にゲート絶縁膜１５０が成膜された状態で、酸化物半導体層１４４へ酸素を供給するための加熱処理（酸化アニール）が行われる（図３に示すステップＳ１００８の「酸化アニール」）。
酸化アニールによって、ゲート絶縁膜１２０から放出された酸素は、金属酸化物層１３２によってブロックされるため、酸化物半導体層１４４の下面には酸素が供給されにくい。ゲート絶縁膜１２０から放出された酸素は、金属酸化物層１３２が形成されていない領域からゲート絶縁膜１２０の上に設けられたゲート絶縁膜１５０に拡散し、ゲート絶縁膜１５０を介して酸化物半導体層１４４に到達する。その結果、ゲート絶縁膜１２０から放出された酸素は、酸化物半導体層１４４の下面には供給されにくく、主に酸化物半導体層１４４の側面及び上面に供給される。さらに、酸化アニールによって、ゲート絶縁膜１５０から放出された酸素が酸化物半導体層１４４の上面及び側面に供給される。上記の酸化アニールによって、ゲート絶縁膜１１０、１２０から水素が放出される場合があるが、当該水素は金属酸化物層１３２によってブロックされる。
酸化物半導体層１４４が成膜されてから酸化物半導体層１４４の上にゲート絶縁膜１５０が成膜されるまでの間の工程で、酸化物半導体層１４４の上面及び側面には多くの酸素欠陥が発生する。上記の酸化アニールによって、ゲート絶縁膜１２０から放出された酸素が酸化物半導体層１４４の上面及び側面に供給され、酸素欠陥が修復される。
次に、図３及び図１１に示すように、ゲート絶縁膜１５０の上にゲート電極１６０を形成する（図３に示すステップＳ１００９の「Ｔｏｐ ＧＥ形成」）。
ゲート電極１６０は、スパッタリング法によって成膜された導電膜を加工して形成される。ゲート電極１６０として、ゲート電極１０５と同様に、一般的な金属材料が用いられる。ゲート電極１６０に用いることが可能な材料については、ゲート電極１０５の材料の記載を参照すればよい。ゲート電極１６０として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
次に、図３及び図１２に示すように、ゲート電極１６０をマスクとして、酸化物半導体層１４４に不純物を添加する（図３に示すステップＳ１０１０の「ＳＤ低抵抗化」）。本実施形態では、不純物の添加をイオン注入によって行う場合について説明するが、イオンドーピング法によって行ってもよい。
具体的には、イオン注入によって、ソース領域１４４Ｓ及びドレイン領域１４４Ｄには、ゲート絶縁膜１５０を通過して、不純物元素が添加される。不純物元素として、例えば、アルゴン（Ａｒ）、リン（Ｐ）、又はボロン（Ｂ）を用いればよい。また、イオン注入法でボロン（Ｂ）の添加を行う場合は、加速エネルギーを、２０ｋｅＶ以上４０ｋｅＶ以下とし、ボロン（Ｂ）の注入量を、１×１０１４ｃｍ－２以上１×１０１６ｃｍ－２以下とすればよい。
ソース領域１４４Ｓ、及びドレイン領域１４４Ｄに不純物元素を１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下の濃度で添加することができる。このとき、ソース領域１４４Ｓ及びドレイン領域１４４Ｄにおける酸化物半導体は、不純物元素が添加されることにより、酸素欠陥が形成される。当該酸素欠陥には、水素がトラップされやすくなる。これにより、ソース領域１４４Ｓ、及びドレイン領域１４４Ｄの抵抗率を低下させて、導体として機能させることができる。
例えば、ＩＧＺＯ系の酸化物半導層を用いる場合、酸化物半導体層の抵抗が大きいため、膜厚を大きくしなければ、ソース領域及びドレイン領域の抵抗を十分に低減することができない。これに対し、多結晶構造を有する酸化物半導体層１４４では、ソース領域１４４Ｓ及びドレイン領域１４４Ｄに不純物元素が添加されることにより、ソース領域１４４Ｓ及びドレイン領域１４４Ｄのシート抵抗を、１０００Ω／ｓｑ．以下であり、好ましくは５００Ω／ｓｑ．以下であり、さらに好ましくは２５０Ω／ｓｑ．にすることができる。
図３及び図１３に示すように、ゲート絶縁膜１５０及びゲート電極１６０の上に層間膜として絶縁膜１７０、１８０を成膜する（図３に示すステップＳ１０１１の「層間膜成膜」）。
絶縁膜１７０、１８０の成膜方法及び絶縁材料は、ゲート絶縁膜１１０、１２０の材料の説明を参照すればよい。絶縁膜１７０の膜厚は、５０ｎｍ以上５００ｎｍ以下である。絶縁膜１８０の膜厚は、５０ｎｍ以上５００ｎｍ以下である。本実施形態では、例えば、絶縁膜１７０として酸化シリコンが形成され、絶縁膜１８０として窒化シリコンが形成される。
図３及び図１４に示すように、ゲート絶縁膜１５０及び絶縁膜１７０、１８０に開口１７１、１７３を形成する（図３に示すステップＳ１０１２の「コンタクト開孔」）。開口１７１によってソース領域１４４Ｓの酸化物半導体層１４４が露出されている。開口１７３によってドレイン領域１４４Ｄの酸化物半導体層１４４が露出されている。
最後に、開口１７１、１７３によって露出された酸化物半導体層１４４の上及び絶縁膜１８０の上にソース電極及びドレイン電極２００を形成することで（図３に示すステップＳ１０１３の「ＳＤ形成」）、図１に示す半導体装置１０を形成することができる。
ソース電極及びドレイン電極２００は、例えば、スパッタリング法により成膜された導電膜を加工することで形成される。ソース電極及びドレイン電極２００として、ゲート電極１０５と同様に、一般的な金属材料が用いられる。ソース電極及びドレイン電極２００に用いることが可能な材料については、ゲート電極１０５の記載を参照すればよい。ソース電極及びドレイン電極２００として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
以上の工程により、図１に示す半導体装置１０を製造することができる。
上記の製造方法で作製した半導体装置１０では、チャネル領域１４４ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域１４４ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が３０ｃｍ２／Ｖｓ以上、３５ｃｍ２／Ｖｓ以上、又は４０ｃｍ２／Ｖｓ以上の電気特性を得ることができる。本明細書等における移動度とは半導体装置１０の飽和領域における電界効果移動度であって、ソース電極とドレイン電極との間の電位差（Ｖｄ）が、ゲート電極に供給される電圧（Ｖｇ）から半導体装置１０の閾値電圧（Ｖｔｈ）を引いた値（Ｖｇ－Ｖｔｈ）より大きい領域における電界効果移動度の最大値を意味する。
ここで、信頼性試験とは、例えば、ゲートに負の電圧を印加するＮＧＢＴ（Ｎｅｇａｔｉｖｅ Ｇａｔｅ Ｂｉａｓ－Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験、又はゲートに正の電圧を印加するＰＧＢＴ（Ｐｏｓｉｔｉｖｅ Ｇａｔｅ Ｂｉａｓ－Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験をいう。なお、ＮＧＢＴおよびＰＧＢＴなどのＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（経年変化）を短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
また、酸化物半導体層１４４の膜厚を薄くすることにより、ΔＬ長を小さくすることができる。本実施形態では、ゲート電極１６０をマスクとして酸化物半導体層１４４に水素を注入している。このとき、酸化物半導体層１４４において、ゲート電極１６０の端部を基準として、チャネル領域１４４ＣＨに水素が侵入した領域が生じることがある。ΔＬ長とは、チャネル領域１４４ＣＨに水素が侵入した領域のチャネル長Ｌ方向における長さをいう。本実施形態のように、酸化物半導体層１４４が薄い場合、イオン注入の際に、酸化物半導体層１４４を通過してゲート絶縁層１２０側に水素が打ち込まれる。これにより、水素がチャネル領域１４４ＣＨに拡散することが抑制されるため、ΔＬ長を小さくすることができると考えられる。
〈第２実施形態〉
本実施形態では、第１実施形態で説明した半導体装置１０の製造方法とは異なる製造方法について説明する。なお、本実施形態の半導体装置１０の構造は、外観としては第１実施形態で説明した半導体装置１０と同一である。本実施形態では、第１実施形態と異なる点に着目して説明する。
［半導体装置１０の製造方法］
図１５、図１６を用いて、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図１５は、本発明の一実施形態に係る半導体装置１０の製造方法を示すシーケンス図である。図１６は、本発明の一実施形態に係る半導体装置１０の製造方法を示す断面図である。また、第１実施形態と同様の工程については、詳細な説明を省略する。
図１５は、本発明の一実施形態に係る半導体装置１０の製造方法を示すシーケンス図である。図１５に示すように、ステップＳ１００１～ステップＳ１００７の工程は、図３に示すステップＳ１００１～ステップＳ１００７の工程と同様である。
本実施形態では、図１５及び図１６に示すように、ステップＳ１００７の工程の後に、ゲート絶縁膜１５０の上に、アルミニウムを主成分とする金属酸化物膜１９０を成膜する（図１５に示すステップＳ１０１４「ＭＯ成膜」）。
金属酸化物膜１９０は、スパッタリング法によって成膜される。金属酸化物膜１９０の成膜によって、ゲート絶縁膜１５０に酸素が打ち込まれる。アルミニウムを主成分とする金属酸化物膜１９０は、第１実施形態で説明した金属酸化物膜１３０と同様の無機絶縁膜である。金属酸化物膜１９０に含まれるアルミニウムの比率は、金属酸化物膜１９０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
金属酸化物膜１９０の膜厚は、例えば、５ｎｍ以上１００ｎｍ以下、５ｎｍ以上５０ｎｍ以下、５ｎｍ以上３０ｎｍ以下、又は７ｎｍ以上１５ｎｍ以下である。本実施形態では、金属酸化物膜１９０として酸化アルミニウムが用いられる。酸化アルミニウムはガスに対する高いバリア性を備えている。本実施形態において、金属酸化物膜１９０として用いられる酸化アルミニウムは、金属酸化物膜１９０の成膜時にゲート絶縁膜１５０に打ち込まれた酸素が外方拡散することを抑制する。
例えば、金属酸化物膜１９０をスパッタリング法で成膜した場合、金属酸化物膜１９０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、金属酸化物膜１９０の膜中にはＡｒが残存することがある。残存したＡｒは金属酸化物膜１９０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。
次に、図１５に示すように、ゲート絶縁膜１５０の上に金属酸化物膜１９０が成膜された状態で、酸化物半導体層１４４へ酸素を供給するための加熱処理（酸化アニール）が行われる（図２２のステップＳ２００８の「酸化アニール」）。酸化物半導体膜１４０が成膜されてから酸化物半導体層１４４の上にゲート絶縁膜１５０が成膜されるまでの間の工程で、酸化物半導体層１４４の上面１４１及び側面には多くの酸素欠陥が発生する。上記の酸化アニールによって、ゲート絶縁膜１２０、１５０から放出された酸素が酸化物半導体層１４４に供給され、酸素欠陥が修復される。
酸化アニールによって、ゲート絶縁膜１２０から放出された酸素は、金属酸化物層１３２によってブロックされるため、酸化物半導体層１４４の下面には酸素が供給されにくい。ゲート絶縁膜１２０から放出された酸素は、金属酸化物層１３２が形成されていない領域からゲート絶縁膜１２０の上に設けられたゲート絶縁膜１５０に拡散し、ゲート絶縁膜１５０を介して酸化物半導体層１４４に到達する。その結果、ゲート絶縁膜１２０から放出された酸素は、酸化物半導体層１４４の下面には供給されにくく、主に酸化物半導体層１４４の側面及び上面に供給される。さらに、酸化アニールによって、ゲート絶縁膜１５０から放出された酸素が酸化物半導体層１４４の上面及び側面に供給される。上記の酸化アニールによって、ゲート絶縁膜１１０、１２０から水素が放出される場合があるが、当該水素は金属酸化物層１３２によってブロックされる。
上記のように、酸化アニールの工程によって、酸素欠陥の量が少ない酸化物半導体層１４４の下面への酸素の供給を抑制しつつ、酸素欠陥の量が多い酸化物半導体層１４４の上面１４１及び側面への酸素供給を行うことができる。
同様に、上記の酸化アニールにおいて、ゲート絶縁膜１５０に打ち込まれた酸素は、金属酸化物膜１９０によってブロックされるため、大気中に放出されることが抑制される。したがって、当該酸化アニールによって、当該酸素が効率よく酸化物半導体層１４４に供給され、酸素欠陥が修復される。
次に、酸化アニールの後に、金属酸化物膜１９０はエッチング（除去）される（図１５に示すステップＳ１０１５の「ＭＯ除去」）。金属酸化物膜１９０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。当該エッチングによって、全面に形成された金属酸化物膜１９０が除去される。換言すると、金属酸化物膜１９０の除去はマスクを用いずに行われる。さらに換言すると、当該エッチングによって、少なくとも平面視において、ある１つのパターンに形成された酸化物半導体層１４４と重なる領域の全ての金属酸化物膜１９０が除去される。
その後、ゲート絶縁膜１５０の上に、ゲート電極１６０が形成される（図１５に示すステップＳ１００９「Ｔｏｐ ＧＥ形成」）。ステップＳ１００９～ステップＳ１０１３に示す工程は、図３に示すステップＳ１００９～ステップＳ１０１３と同様であるため説明を省略する。ステップＳ１００９～ステップＳ１０１３を経ることにより、図１５に示す半導体装置１０を形成することができる。
上記の製造方法で作製した半導体装置１０では、第１実施形態で説明した半導体装置１０の製造方法と比較して、酸化物半導体層１４４に含まれる酸素欠陥をより低減することができる。したがって、本実施形態で説明した半導体装置１０では、チャネル領域１４４ＣＨのチャネル長Ｌが２μｍ以上４μｍ以下、かつ、チャネル領域１４４ＣＨのチャネル幅が２μｍ以上２５μｍ以下の範囲において、移動度が５０ｃｍ２／Ｖｓ以上、５５ｃｍ２／Ｖｓ以上、又は６０ｃｍ２／Ｖｓ以上の電気特性を得ることができる。
本明細書等において、プラズマ処理とは、被処理基板を設置した空間内にプラズマを発生させることにより、被処理基板をプラズマに暴露する処理をいう。プラズマ処理は、例えば、スパッタリング装置による逆スパッタ、又は誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）装置を用いたエッチングにより行う。
逆スパッタは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して基材の表面にイオンを衝突させることで、表面を改質する処理である。プラズマ処理を逆スパッタにて行う場合には、例えば、酸化物半導体膜１４０をスパッタリング法により成膜する前に、チャンバにアルゴンガスを導入してプラズマを発生させる。誘導結合プラズマによるエッチングは、プラズマ中に存在するイオンやラジカルによって基材の表面を改質する処理である。
金属酸化物膜１３０に対してプラズマ処理が行われることにより、金属酸化物膜１３０の表面が改質される。ここで、表面が改質されるとは、金属酸化物膜１３０の表面の化学組成が変化すること、又は金属酸化物膜１３０の表面粗さが低下することをいう。
表面が改質された金属酸化物膜１３０の状態は、表面の水接触角の大小により確認することができる。金属酸化物膜１３０の表面に対してプラズマ処理が行われることにより、金属酸化物膜１３０の水接触角が低下する。プラズマ処理後の金属酸化物膜１３０の表面における水接触角は２０°以下、好ましくは１５°以下、より好ましくは、１０°以下となる。本明細書等において、水接触角として、ＩＳＯ１９４０３－２：２０１７に準じて測定された値を採用する。金属酸化物膜１３０を、プラズマ処理として、逆スパッタによって行った場合、水接触角は２０°以下となる。また、金属酸化物膜１３０を、誘導結合プラズマによるエッチングによって行った場合、水接触角は、１５°以下となる。なお、水接触角の測定下限値は、２°である。
プラズマ処理により、金属酸化物膜１３０の表面が除去されてもよい。金属酸化物膜１３０の表面が除去される量は、例えば、１ｎｍ以上１０ｎｍ以下、又は１ｎｍ以上５ｎｍ以下である。
また、プラズマ処理により、金属酸化物膜１３０の表面の粗さが低減されてもよい。金属酸化物膜１３０の表面の粗さ（例えば、算術平均粗さ（Ｒａ））は、例えば、１ｎｍ以下にすることができる。表面の粗さは、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて評価することができる。
本変形例では、金属酸化物膜１３０の表面が改質されている。金属酸化物膜１３０の改質された表面の上に、結晶成分が少ない状態の酸化物半導体膜１４０を成膜する。その後、パターン状の酸化物半導体層１４２に対して、ＯＳアニールが行われることで、酸化物半導体層１４２が結晶化する際に、金属酸化物膜１３０と酸化物半導体層１４４との界面において水酸基や水によって結晶化が阻害されることを抑制することができる。つまり、金属酸化物膜１３０と酸化物半導体層１４４との界面における界面準位密度をより低減させることができる。これにより、半導体装置１０において、信頼性をより向上させることができる。
〈第３実施形態〉
図１７～図２０を用いて、本発明の一実施形態に係る半導体装置１０を用いた表示装置２０について説明する。以下に示す実施形態では、第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
［表示装置２０の概要］
図１７は、本発明の一実施形態に係る表示装置２０の概要を示す平面図である。図１７に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００が対向基板３２０から露出された領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
［表示装置２０の回路構成］
図１８は、本発明の一実施形態に係る表示装置２０の回路構成を示すブロック図である。図１８に示すように、画素回路３０１が配置された液晶領域２２に対して第２方向Ｄ２（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対して第１方向Ｄ１（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
ソースドライバ回路３０２からソース配線３０４が第２方向Ｄ２に延びており、第２方向Ｄ２に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート電極１６０が第１方向Ｄ１に延びており、第１方向Ｄ１に配列された複数の画素回路３０１に接続されている。
端子領域２６には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０７で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動する。
第１実施形態及び第２実施形態に示す半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
［表示装置２０の画素回路３０１］
図１９は、本発明の一実施形態に係る表示装置２０の画素回路を示す回路図である。図１９に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート電極１６０に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
［表示装置２０の構成］
図２０は、本発明の一実施形態に係る表示装置２０の断面図である。図２０に示すように、表示装置２０は、半導体装置１０が適用された表示装置２０である。
図２０及び図２１に示すように、基板１００の上にゲート電極１０５が設けられている。ゲート電極１０５は、フローティング状態である。ゲート電極１０５の材料については、ソース電極２０１及びドレイン電極２０３の説明を参照すればよい。また、ゲート電極１０５の上に、酸化物半導体層１４４が設けられている。酸化物半導体層１４４の上に、ゲート電極１６０が第１方向Ｄ１に沿って延在している。ゲート電極１６０のうち、酸化物半導体層１４４と重畳する領域は、ゲート電極１６０として機能する。ゲート電極１６０の上に、ソース配線３０４及びドレイン電極２０３が設けられている。ソース配線３０４は、開口１７１を介してソース領域１４４Ｓと接続されている。ソース配線３０４のうち、酸化物半導体層１４４と接続される領域は、ソース電極２０１として機能する。また、ドレイン電極２０３は、開口１７３を介してドレイン領域１４４Ｄと接続されている。
ソース電極２０１及びドレイン電極２０３の上に絶縁膜３６０が設けられている。絶縁膜３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁膜３８０が設けられている。絶縁膜３６０、３８０には開口３８１が設けられている。絶縁膜３８０の上及び開口３８１の内部に画素電極３９０が設けられている。画素電極３９０はドレイン電極２０３に接続されている。
図２１は、本発明の一実施形態に係る表示装置２０の画素電極３９０及び共通電極３７０の平面図である。図２１に示すように、共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横電界が形成される。この横電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。
本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。
〈第４実施形態〉
図２２及び図２３を用いて、本発明の一実施形態に係る半導体装置１０を用いた表示装置２０について説明する。本実施形態では、第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図２２及び図２３に示すものと同様なので、説明を省略する。
［表示装置２０の画素回路３０１］
図２２は、本発明の一実施形態に係る表示装置２０の画素回路を示す回路図である。図２２に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
［表示装置２０の断面構造］
図２３は、本発明の一実施形態に係る表示装置２０の断面図である。図２３に示す表示装置２０の構成は、図１９に示す表示装置２０と類似しているが、図２３の表示装置２０の絶縁膜３６０よりも上方の構造が図１９の表示装置２０の絶縁膜３６０よりも上方の構造と相違する。以下、図２３に示す表示装置２０の構成のうち、図１９に示す表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図２３に示すように、表示装置２０は、絶縁膜３６０の上方に画素電極３９０、発光層３９２、及び共通電極３９４（発光素子ＤＯ）を有する。画素電極３９０は絶縁膜３６０の上及び開口３８１の内部に設けられている。画素電極３９０の上に絶縁膜３６２が設けられている。絶縁膜３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁膜３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
第３実施形態及び第４実施形態では、第１実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置（例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置）に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置１０の適用が可能である。
（実施例１）
本実施例では、酸化物半導体膜１４０に対するエッチング耐性について検証した結果について説明する。
本実施例では、第２実施形態の図１５に示すシーケンスにしたがって、半導体装置１０を製造した後に、光学顕微鏡にて半導体装置の表面の写真を撮影して酸化物半導体層１４４の有無を確認した。
本実施例では、図１５に示すステップＳ１００２において、金属酸化物膜１３０として１０ｎｍの酸化アルミニウム膜を成膜した。次に、図１５に示すステップＳ１００３において、ＩＧＯ系のスパッタリングターゲットを用い、基板温度が１００℃以下となるようにして、酸化物半導体膜１４０を成膜した。酸素分圧及び酸化物半導体膜の膜厚については条件振りした。
酸素分圧が２％である場合、酸化物半導体膜の膜厚を２０ｎｍ、３０ｎｍ、及び４０ｎｍに条件振りした。また、酸素分圧が４％である場合、酸化物半導体膜の膜厚を２０ｎｍ、３０ｎｍ、４０ｎｍに条件振りした。また、酸素分圧が５％である場合、３０ｎｍとした。
図１５に示すステップＳ１００４において、酸化物半導体膜１４０を、レジストマスクを用いて、シュウ酸を用いてエッチングした。図１５に示すステップＳ１００５において、ＯＳアニールを行った。その後、図１５に示すステップＳ１００６において、酸化物半導体層１４４をマスクとして、ＤＨＦを用いて金属酸化物膜１３０をエッチングした。以降、図１５に示すシーケンスにしたがって、半導体装置１０を作製した。
図１５に示すステップＳ１０１３の工程が終了した後、光学顕微鏡にて半導体装置の表面の写真を撮影した。図２４は、光学顕微鏡にて半導体装置の表面を撮影した写真である。
図２４に示す通り、酸素分圧が２％である場合、膜厚２０ｎｍ、３０ｎｍ、及び４０ｎｍのいずれの場合も、エッチング処理の際に、酸化物半導体層が消失してしまったことが確認された。また、酸素分圧が４％の場合、及び酸素分圧５％の場合は、酸化物半導体層は消失することなく、残存していることが確認された。
酸素分圧が２％である場合は、酸化物半導体膜の成膜後に加熱処理を行っても、十分に結晶化することができなかったと考えられる。そのため、金属酸化物膜１３０をエッチングする際に、酸化物半導体層も消失してしまったと考えられる。一方、酸素分圧が３％以上である場合は、酸化物半導体膜の成膜後の加熱処理によって、酸化物半導体層が十分に結晶化したため、酸化物半導体層が残存したと考えられる。
（実施例２）
次に、第１実施形態の図３に示すシーケンスにしたがって製造した半導体装置１０の電気特性について検証した結果について説明する。
本実施例では、図３に示すステップＳ１００３において、ＩＧＯ系のスパッタリングターゲットを用い、基板温度が１００℃以下となるようにして、酸化物半導体膜１４０を成膜した。酸素分圧及び酸化物半導体膜の膜厚については条件振りした。
酸素分圧が５％である場合、酸化物半導体膜の膜厚を１０ｎｍ、２０ｎｍ、及び３０ｎｍに条件振りした。
図３に示すステップＳ１００４において、酸化物半導体膜１４０を、レジストマスクを用いてエッチングした。図３に示すステップＳ１００５において、ＯＳアニールを行った。以降、図３に示すシーケンスにしたがって、半導体装置１０を作製した。
次に、半導体装置１０の電気特性を測定した。半導体装置１０の電気特性の測定条件は以下の通りである。
・チャネル領域のサイズ：Ｗ／Ｌ＝４．５μｍ／３μｍ
・ソース・ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・酸化物半導体層の厚さ：１０ｎｍ、２０ｎｍ、３０ｎｍ
・測定箇所：基板面内２６箇所
図２５は、膜厚が１０ｎｍである酸化物半導体層を有する半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）である。図２６は、膜厚が２０ｎｍである酸化物半導体層を有する半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）である。図２７は、膜厚が３０ｎｍである酸化物半導体層を有する半導体装置１０の電気特性（Ｉｄ－Ｖｇ特性）である。横軸は、ゲート電圧Ｖｇであり、縦軸は、ドレイン電流（Ｉｄ）である。
図２５に示すように、膜厚が１０ｎｍである酸化物半導体層を有する半導体装置１０では、スイッチング特性が得られなかった。酸化物半導体層の膜厚が１０ｎｍである場合、加熱処理によって酸化物半導体層が結晶化せず、非晶質のままであったためだと考えられる。図２６及び図２７では、半導体装置１０について良好な電気特性が得られた。膜厚が２０ｎｍである酸化物半導体層を有する半導体装置１０の移動度は、３１．５ｃｍ２／Ｖｓであった。膜厚が３０ｎｍである酸化物半導体層を有する半導体装置１０の移動度は、３１．４ｃｍ２／Ｖｓであった。
（実施例３）
次に、第２実施形態の図１５に示すシーケンスにしたがって製造した半導体装置１０の電気特性について検証した結果について説明する。本実施例では、酸素分圧と膜厚とをさらに詳細に条件振りを行い、真性移動度と信頼性について検証した結果について説明する。
本実施例では、図１５に示すステップＳ１００２において、金属酸化物膜１３０として酸化アルミニウム膜を成膜した。また、図１５に示すステップＳ１００３において、ＩＧＯ系のスパッタリングターゲットを用い、基板温度が１００℃以下となるようにして、酸化物半導体膜１４０を成膜した。酸素分圧及び酸化物半導体膜の膜厚については条件振りした。
酸素分圧が３％、４％、５％のそれぞれの場合に対して、酸化物半導体膜の膜厚を１５ｎｍ、２０ｎｍ、２５ｎｍ、及び３０ｎｍに条件振りした。
図１５に示すステップＳ１００４において、酸化物半導体膜１４０を、レジストマスクを用いて、シュウ酸を用いてエッチングした。図１５に示すステップＳ１００５において、ＯＳアニールを行った。その後、図１５に示すステップＳ１００６において、酸化物半導体層１４４をマスクとして、ＤＨＦを用いて金属酸化物膜１３０をエッチングした。以降、図１５に示すシーケンスにしたがって、半導体装置１０を作製した。
次に、本実施例で作製した半導体装置１０の電気特性を測定した。半導体装置１０の電気特性の測定条件は以下の通りである。
・チャネル領域１４４ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３μｍ
・ソース・ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・酸化物半導体層の厚さ：１０ｎｍ、２０ｎｍ、３０ｎｍ
・測定箇所：基板面内２６箇所
図２８は、酸化物半導体膜の各成膜条件に対する真性移動度である。横軸は、酸化物半導体膜の成膜条件であり、縦軸は、真性移動度である。
図２８の結果によれば、酸化物半導体膜を成膜する際の酸素分圧が低くなるほど真性移動度が増加し、酸化物半導体層の膜厚が薄くなるほど、酸化物半導体層の真性移動度が増加する傾向が確認された。つまり、酸化物半導体膜を成膜する際の酸素分圧が低く、酸化物半導体層の膜厚が薄いほど、酸化物半導体層の真性移動度が向上することが確認された。
次に、本実施例で作製した半導体装置の信頼性試験を行った結果について説明する。ここで、信頼性試験として、ＰＢＴＳ及びＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）を行った。ＰＢＴＳは、半導体装置のゲート電極に正の電圧を印加して、電圧の印加前後における閾値電圧の変動量を評価することである。また、ＮＢＴＩＳは、半導体装置のゲート電極に負の電圧を印加して、電圧の印加前後における閾値電圧の変動量を評価することである。
図２９は、酸化物半導体膜の各成膜条件に対する閾値電圧の変動量ΔＶｔｈである。横軸は、酸化物半導体膜の成膜条件であり、縦軸は、閾値電圧の変動量である。
図２９の結果によれば、酸化物半導体膜を成膜する際の酸素分圧が低くなるほど閾値電圧の変動量が小さくなり、酸化物半導体層の膜厚が薄くなるほど、閾値電圧の変動量が小さくなる傾向が確認された。つまり、酸化物半導体膜を成膜する際の酸素分圧が低く、酸化物半導体層の膜厚が薄いほど、半導体装置の信頼性が向上することが確認された。
本発明の実施形態として上述した各実施形態及び変形例は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態及び変形例の半導体装置及び表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、１１：駆動トランジスタ、１２：選択トランジスタ、１４：酸化物半導体層、２０：表示装置、２２：液晶領域、２４：シール領域、２６：端子領域、１００：基板、１０５：ゲート電極、１１０：ゲート絶縁膜、１２０：ゲート絶縁膜、１３０：金属酸化物膜、１３２：金属酸化物層、１４０：酸化物半導体膜、１４２：酸化物半導体層、１４３：レジストマスク、１４４：酸化物半導体層、１４４ＣＨ：チャネル領域、１４４Ｄ：ドレイン領域、１４４Ｓ：ソース領域、１５０：ゲート絶縁膜、１６０：ゲート電極、１６４：酸化物半導体層、１７０：絶縁膜、１７１：開口、１７３：開口、１８０：絶縁膜、１９０：金属酸化物膜、２００：ドレイン電極、２０１：ソース電極、２０３：ドレイン電極、２１０：保持容量、２１１：信号線、２１２：ゲート線、２１３：アノード電源線、２１４：カソード電源線、３００：アレイ基板、３０１：画素回路、３０２：ソースドライバ回路、３０３：ゲートドライバ回路、３０４：ソース配線、３０６：端子部、３０７：接続配線、３１０：シール部、３１１：液晶素子、３２０：対向基板、３３０：フレキシブルプリント回路基板、３４０：チップ、３５０：保持容量、３６０：絶縁膜、３６２：絶縁膜、３６３：開口、３７０：共通電極、３８０：絶縁膜、３８１：開口、３９０：画素電極、３９２：発光層、３９４：共通電極

Claims (7)

  1. 基板の上にアルミニウムを主成分とする第１金属酸化物膜を成膜し、
    前記第１金属酸化物膜の上に、酸素分圧が３％以上５％以下の条件下でアモルファスの酸化物半導体膜を成膜し、
    前記酸化物半導体膜を、パターン状の酸化物半導体層に加工し、
    前記パターン状の酸化物半導体層に第１加熱処理を行うことで、前記酸化物半導体層を結晶化し、
    前記結晶化された酸化物半導体層をマスクとして、前記第１金属酸化物膜を加工し、
    前記酸化物半導体層の上に、ゲート絶縁膜を成膜し、
    前記ゲート絶縁膜の上に、ゲート電極を形成することを含み、
    前記酸化物半導体膜の膜厚は、１０ｎｍより大きく３０ｎｍ以下である、半導体装置の製造方法。
  2. 前記酸化物半導体膜を成膜する際の温度が１００℃以下である、請求項１に記載の半導体装置の製造方法。
  3. 前記第１加熱処理を行う際の温度が３００℃以上５００℃以下である、請求項２に記載の半導体装置の製造方法。
  4. 第１金属酸化物膜の膜厚は、１ｎｍ以上５０ｎｍ以下である、請求項１に記載の半導体装置の製造方法。
  5. 前記ゲート絶縁膜を成膜した後に、アルミニウムを主成分とする第２金属酸化物膜を成膜し、第２加熱処理を行う、請求項１に記載の半導体装置の製造方法。
  6. 前記酸化物半導体層は、インジウム元素及び少なくとも１つ以上の金属元素を含み、
    前記インジウム元素及び前記少なくとも１つの金属元素に対する前記インジウム元素の比率は、５０％以上である、請求項１に記載の半導体装置の製造方法。
  7. 前記結晶化された酸化物半導体層は、多結晶構造を有する、請求項１に記載の半導体装置の製造方法。
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