JP2024044997A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
【課題】電極層上にコンタクトプラグを好適に形成することが可能な半導体装置およびその製造方法に関する。
【解決手段】一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の第１絶縁膜および複数の電極層を含む積層膜を備える。前記装置はさらに、前記複数の電極層のうちの第１電極層上に設けられ、前記第１方向に延びる管状の形状を有する第１プラグを備える。前記装置はさらに、前記第１プラグおよび前記第１電極層内に設けられ、前記第１方向に延びる柱状の形状を有する第２絶縁膜を備える。さらに、前記第２絶縁膜を包囲する前記第１プラグの側面の直径は、前記第２絶縁膜を包囲する前記第１電極層の側面の直径よりも大きい。
【選択図】図３
The present invention relates to a semiconductor device in which a contact plug can be suitably formed on an electrode layer, and a method for manufacturing the same.
According to one embodiment, a semiconductor device includes a stacked film including a plurality of first insulating films and a plurality of electrode layers alternately stacked in a first direction. The device further includes a first plug provided on a first electrode layer of the plurality of electrode layers and having a tubular shape extending in the first direction. The device further includes a second insulating film provided within the first plug and the first electrode layer and having a columnar shape extending in the first direction. Furthermore, a diameter of a side surface of the first plug surrounding the second insulating film is larger than a diameter of a side surface of the first electrode layer surrounding the second insulating film.
[Selection diagram] Figure 3
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。 Embodiments of the present invention relate to semiconductor devices and manufacturing methods thereof.
複数の電極層を含む階段構造部を形成し、いずれかの電極層上にコンタクトプラグを配置する場合、このコンタクトプラグが他の電極層とショートするおそれがある。 When a staircase structure including a plurality of electrode layers is formed and a contact plug is placed on one of the electrode layers, there is a risk that this contact plug will short-circuit with other electrode layers.
電極層上にコンタクトプラグを好適に形成することが可能な半導体装置およびその製造方法に関する。 This invention relates to a semiconductor device that can effectively form contact plugs on an electrode layer, and a method for manufacturing the same.
一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の第１絶縁膜および複数の電極層を含む積層膜を備える。前記装置はさらに、前記複数の電極層のうちの第１電極層上に設けられ、前記第１方向に延びる管状の形状を有する第１プラグを備える。前記装置はさらに、前記第１プラグおよび前記第１電極層内に設けられ、前記第１方向に延びる柱状の形状を有する第２絶縁膜を備える。さらに、前記第２絶縁膜を包囲する前記第１プラグの側面の直径は、前記第２絶縁膜を包囲する前記第１電極層の側面の直径よりも大きい。 According to one embodiment, a semiconductor device includes a stacked film including a plurality of first insulating films and a plurality of electrode layers alternately stacked in a first direction. The device further includes a first plug provided on a first electrode layer of the plurality of electrode layers and having a tubular shape extending in the first direction. The device further includes a second insulating film provided within the first plug and the first electrode layer and having a columnar shape extending in the first direction. Furthermore, a diameter of a side surface of the first plug surrounding the second insulating film is larger than a diameter of a side surface of the first electrode layer surrounding the second insulating film.
以下、本発明の実施形態を、図面を参照して説明する。図１～図２２において、同一の構成には同一の符号を付し、重複する説明は省略する。 Embodiments of the present invention will be described below with reference to the drawings. In Figs. 1 to 22, the same components are given the same reference numerals, and duplicate descriptions will be omitted.
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置は、例えば３次元半導体メモリを含んでいる。
(First embodiment)
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device of the first embodiment. The semiconductor device of this embodiment includes, for example, a three-dimensional semiconductor memory.
本実施形態の半導体装置は、ソース層１と、積層膜２と、層間絶縁膜３と、複数の柱状部４と、複数の梁部５と、複数のコンタクトプラグ６と、複数の絶縁膜７と、複数の絶縁膜８とを備えている。積層膜２は、複数の絶縁膜１１と、複数の電極層１２とを含んでいる。絶縁膜１１、絶縁膜７、絶縁膜８、層間絶縁膜３、および梁部５はそれぞれ、第１、第２、第３、第４、および第５絶縁膜の例である。コンタクトプラグ６は、第１プラグの例である。
The semiconductor device of this embodiment includes a
図１は、本実施形態の半導体装置の向きを示すために、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の例である。 FIG. 1 shows mutually perpendicular X, Y, and Z directions to show the orientation of the semiconductor device of this embodiment. In this specification, the +Z direction is treated as an upward direction, and the -Z direction is treated as a downward direction. The -Z direction may or may not coincide with the direction of gravity. The Z direction is an example of the first direction.
本実施形態の半導体装置は、ソース層１、積層膜２、および層間絶縁膜３の下方または上方に１枚の基板を備えていてもよいし、ソース層１、積層膜２、および層間絶縁膜３の下方および上方に２枚の基板を備えていてもよい。本実施形態では、ソース層１、積層膜２、および層間絶縁膜３の上方に不図示の基板が配置されており、この基板の表面が、Ｘ方向およびＹ方向に平行となっており、かつＺ方向に垂直となっている。
The semiconductor device of this embodiment may include one substrate below or above the
ソース層１は、積層膜２下に設けられており、ソース線として機能する。ソース層１は例えば、半導体層と金属層とを含む積層膜である。本実施形態のソース層１は、Ｘ方向に延びている。
The
積層膜２は、ソース層１と層間絶縁膜３との間に設けられている。積層膜２は、Ｚ方向に交互に積層された複数の絶縁膜１１と複数の電極層１２とを含んでいる。各絶縁膜１１は例えば、ＳｉＯ２膜（シリコン酸化膜）である。各電極層１２は例えば、バリアメタル層としてＴｉＮ膜（チタン窒化膜）を含んでおり、電極材層としてＷ（タングステン）層を含んでいる。各電極層１２は例えば、ワード線または選択線として機能する。積層膜２は、平坦な形状を有する平坦部Ｒ１と、階段状の形状を有する階段構造部Ｒ２とを含んでいる。階段構造部Ｒ２は、複数の部分Ｒ２ａ～Ｒ２ｃを含んでいる。部分Ｒ２ａ～Ｒ２ｃの各々は、階段の１段に相当しており、テラス部とも呼ばれる。
Laminated
層間絶縁膜３は、積層膜２上に設けられている。層間絶縁膜３は例えば、ＳｉＯ２膜である。本実施形態の層間絶縁膜３は、平坦部Ｒ１および階段構造部Ｒ２の上面および側面を覆っている。
The
上記複数の柱状部４は、平坦部Ｒ１内に設けられており、積層膜２をＺ方向に貫通している。各柱状部４は、Ｚ方向に延びる柱状の形状を有しており、上記複数の電極層１２と共に複数のセルトランジスタ（メモリセル）や複数の選択トランジスタ（選択ゲート）を形成している。各柱状部４の構造のさらなる詳細は、図２を参照して後述する。
The plurality of
上記複数の梁部５は、階段構造部Ｒ２内に設けられており、積層膜２をＺ方向に貫通している。各梁部５は、Ｚ方向に延びる柱状の形状を有しており、リプレイス工程時に積層膜２が崩れるのを防ぐための梁として機能する。各梁部５は例えば、ＳｉＯ２膜などの絶縁膜により形成されている。本実施形態では、柱状部４と梁部５が、Ｚ方向に同じ長さを有していてもよいし、Ｚ方向に異なる長さを有していてもよい。
The plurality of
図１は、部分Ｒ２ａ内に設けられた１本の梁部５と、部分Ｒ２ｂ内に設けられた１本の梁部５と、部分Ｒ２ｃ内に設けられた１本の梁部５とを例示している。部分Ｒ２ａ内の梁部５は、部分Ｒ２ａ内のすべての絶縁膜１１および電極層１２を貫通しており、柱状部４と同様にソース層１に達している。同様に、部分Ｒ２ｂ内の梁部５は、部分Ｒ２ｂ内のすべての絶縁膜１１および電極層１２を貫通しており、部分Ｒ２ｃ内の梁部５は、部分Ｒ２ｃ内のすべての絶縁膜１１および電極層１２を貫通している。
FIG. 1 illustrates one
上記複数のコンタクトプラグ６は、層間絶縁膜３内において階段構造部Ｒ２上に設けられている。各コンタクトプラグ６は、Ｚ方向に延びる管状の形状を有している。各コンタクトプラグ６は例えば、バリアメタル層としてＴｉＮ膜を含んでおり、プラグ材層としてＷ層を含んでいる。本実施形態では、梁部５とコンタクトプラグ６が、互いに離間されている。
The multiple contact plugs 6 are provided on the staircase structure R2 in the
図１は、部分Ｒ２ａ上に設けられた１本のコンタクトプラグ６と、部分Ｒ２ｂ上に設けられた１本のコンタクトプラグ６と、部分Ｒ２ｃ上に設けられた１本のコンタクトプラグ６とを例示している。部分Ｒ２ａ上のコンタクトプラグ６は、部分Ｒ２ａ内の複数の電極層１２のうちの最上位の電極層１２上に配置されており、最上位の電極層１２と電気的に接続されている。最上位の電極層１２は、第１電極層の例である。同様に、部分Ｒ２ｂ上のコンタクトプラグ６は、部分Ｒ２ｂ内の複数の電極層１２のうちの最上位の電極層１２上に配置されており、部分Ｒ２ｃ上のコンタクトプラグ６は、部分Ｒ２ｃ内の複数の電極層１２のうちの最上位の電極層１２上に配置されている。各コンタクトプラグ６は、最上位の電極層１２と不図示のトランジスタとを電気的に接続している。各コンタクトプラグ６の構造のさらなる詳細は、図３を参照して後述する。
1 illustrates one
上記複数の絶縁膜７は、階段構造部Ｒ２上および階段構造部Ｒ２内に設けられている。各絶縁膜７は、Ｚ方向に延びる柱状の形状を有しており、対応するコンタクトプラグ６内に埋め込まれている。各絶縁膜７は例えば、ＳｉＯ２膜である。
The insulating
図１は、部分Ｒ２ａ上に位置するコンタクトプラグ６内に埋め込まれた１つの絶縁膜７と、部分Ｒ２ｂ上に位置するコンタクトプラグ６内に埋め込まれた１つの絶縁膜７と、部分Ｒ２ｃ上に位置するコンタクトプラグ６内に埋め込まれた１つの絶縁膜７とを例示している。部分Ｒ２ａ上の絶縁膜７はさらに、部分Ｒ２ａ内の複数の電極層１２のうちの最上位および次最上位の電極層１２内にも埋め込まれている。これは、部分Ｒ２ｂ上の絶縁膜７や、部分Ｒ２ｃ上の絶縁膜７についても同様である。
FIG. 1 shows one insulating
上記複数の絶縁膜８は、階段構造部Ｒ２内に設けられている。各絶縁膜８は、おおむねＺ方向に延びる柱状の形状を有しており、対応する絶縁膜７下に配置されている。各絶縁膜８は例えば、ＬＰ－ＰＳＧ（Low-Pressure Phospho-Silicate Glass）膜であり、不純物としてＰ（リン）を含むＳｉＯ２膜となっている。本実施形態の絶縁膜８は、絶縁膜７を形成している絶縁材料（ＳｉＯ２）と異なる種類の絶縁材料（ＬＰ－ＰＳＧ）で形成されている。よって、本実施形態の絶縁膜８内のＰ原子濃度は、絶縁膜７内のＰ原子濃度より高くなっている。これにより例えば、絶縁膜７と絶縁膜８とのエッチング選択比を大きくすることが可能となる。
The plurality of insulating
図１は、部分Ｒ２ａ内に埋め込まれた絶縁膜８と、部分Ｒ２ｂ内に埋め込まれた絶縁膜８と、部分Ｒ２ｃ内に埋め込まれた絶縁膜８とを例示している。部分Ｒ２ａ内の絶縁膜８は、部分Ｒ２ａ内の複数の電極層１２のうちの最上位および次最上位を除く電極層１２内に埋め込まれている。これは、部分Ｒ２ｂ内の絶縁膜８や、部分Ｒ２ｃ内の絶縁膜８についても同様である。
Figure 1 illustrates an insulating
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。図２は、上記複数の柱状部４のうちの１本を例示している。
FIG. 2 is an enlarged cross-sectional view showing the structure of the semiconductor device of the first embodiment. FIG. 2 illustrates one of the plurality of
本実施形態の各柱状部４は、図２に示すように、平坦部Ｒ１内に順に設けられたブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、チャネル半導体層１６、およびコア絶縁膜１７を含んでいる。
As shown in FIG. 2, each
ブロック絶縁膜１３、電荷蓄積層１４、トンネル絶縁膜１５、およびチャネル半導体層１６は、Ｚ方向に延びる管状の形状を有し、コア絶縁膜１７は、Ｚ方向に延びる柱状の形状を有している。ブロック絶縁膜１３は例えば、ＳｉＯ２膜である。電荷蓄積層１４は例えば、ＳｉＮ膜（シリコン窒化膜）などの絶縁膜、またはポリシリコン層などの半導体層である。電荷蓄積層１４は、各メモリセルの信号電荷を蓄積することが可能である。トンネル絶縁膜１５は例えば、ＳｉＯ２膜である。チャネル半導体層１６は例えば、ポリシリコン層である。チャネル半導体層１６は、ソース層１（図１）およびビット線（不図示）と電気的に接続されている。コア絶縁膜１７は例えば、ＳｉＯ２膜である。
The
図３は、第１実施形態の半導体装置の構造を示す拡大断面図および斜視図である。 Figure 3 is an enlarged cross-sectional view and a perspective view showing the structure of the semiconductor device of the first embodiment.
図３(ａ)の拡大断面図と、図３(ｂ)の斜視図は、階段構造部Ｒ２の部分Ｒ２ｂ、Ｒ２ｃを示している。図３(ａ)および図３(ｂ)に示す部分Ｒ２ｂ、Ｒ２ｃは、図１に示す部分Ｒ２ｂ、Ｒ２ｃとは絶縁膜１１の積層数や電極層１２の積層数の点などで相違しているが、図１に示す部分Ｒ２ｂ、Ｒ２ｃとおおむね同じ構造を有している。以下、本実施形態の各コンタクトプラグ６、各絶縁膜１１、および各電極層１２の形状について、部分Ｒ２ｃ上のコンタクトプラグ６や、部分Ｒ２ｃ内の絶縁膜１１および電極層１２を題材として説明する。
The enlarged cross-sectional view of FIG. 3(a) and the perspective view of FIG. 3(b) show portions R2b and R2c of the staircase structure portion R2. The portions R2b and R2c shown in FIG. 3(a) and FIG. 3(b) differ from the portions R2b and R2c shown in FIG. 1 in terms of the number of layers of the insulating
部分Ｒ２ｃ上のコンタクトプラグ６は、Ｚ方向に延びる管状の形状を有している。よって、このコンタクトプラグ６は、絶縁膜７を包囲する内周側側面と、層間絶縁膜３により包囲されている外周側側面とを有している。このコンタクトプラグ６のＸＹ断面形状は、例えば円である。この円は、真円でもよいし、真円を歪めた形状の円でもよいが、真円に近い形状の円であることが望ましい。図３(ａ)は、コンタクトプラグ６の内周側側面の直径Ｄ１を示している。
The
部分Ｒ２ｃ内の各電極層１２は、絶縁膜７または絶縁膜８により貫通されている。よって、各電極層１２は、絶縁膜７または絶縁膜８を包囲する側面を有している。この側面のＸＹ断面形状は、例えば円である。この円は、真円でもよいし、真円を歪めた形状の円でもよいが、真円に近い形状の円であることが望ましい。図３(ａ)は、各電極層１２の側面の直径Ｄ２を示している。図３(ａ)に示す部分Ｒ２ｃでは、最上位および次最上位の電極層１２の側面が、絶縁膜７を包囲しており、その他の電極層１２の側面が、絶縁膜８または絶縁膜７、８を包囲している。なお、ある電極層１２の側面と、他の電極層１２の側面は、互いに異なる値の直径Ｄ２を有していてもよい。
Each
部分Ｒ２ｃ内の各絶縁膜１１も、絶縁膜７または絶縁膜８により貫通されている。よって、各絶縁膜１１も、絶縁膜７または絶縁膜８を包囲する側面を有している。この側面のＸＹ断面形状は、例えば円である。この円は、真円でもよいし、真円を歪めた形状の円でもよいが、真円に近い形状の円であることが望ましい。図３(ａ)は、各絶縁膜１１の側面の直径Ｄ３を示している。図３(ａ)に示す部分Ｒ２ｃでは、各絶縁膜１１が、絶縁膜８または絶縁膜７、８を包囲している。なお、ある絶縁膜１１の側面と、他の絶縁膜１１の側面は、互いに異なる値の直径Ｄ３を有していてもよい。
Each insulating
次に、直径Ｄ１～Ｄ３のさらなる詳細について説明する。 Next, we will explain the diameters D1 to D3 in more detail.
本実施形態では、梁部５用の穴とコンタクトプラグ６用の穴（コンタクトホール）は、積層膜２および層間絶縁膜３内に同時に形成される。そのため、梁部５用の穴とコンタクトプラグ６用の穴は、同じ深さを有するように形成される。絶縁膜７、８は、このようにして形成されたコンタクトホール内に形成される。なお、本実施形態では、梁部５用の穴とコンタクトプラグ６用の穴は、柱状部４用の穴（メモリホール）が積層膜２および層間絶縁膜３内に形成され、柱状部４用の穴内に柱状部４が形成された後に形成される。
In this embodiment, the hole for the
本実施形態では、積層膜２および層間絶縁膜３内にコンタクトホールを形成する際に、絶縁膜１１の側面が、電極層１２用の犠牲層の側面に対し後退（リセス）される。その結果、絶縁膜１１の側面の直径Ｄ３が、電極層１２の側面の直径Ｄ２より大きくなる（Ｄ３＞Ｄ２）。加えて、層間絶縁膜３の側面も、電極層１２用の犠牲層の側面に対し後退（リセス）される。その結果、最上位の犠牲層の上面がコンタクトホール内に露出し、最上位の電極層１２上にコンタクトプラグ６が形成される。
In this embodiment, when forming a contact hole in the
図３(ａ)は、コンタクトプラグ６の内周側側面の直径Ｄ１の半値と、電極層１２の側面の直径Ｄ２の半値との差ΔＤを示している（ΔＤ＝（Ｄ１－Ｄ２）／２）。本実施形態のコンタクトプラグ６は、コンタクトプラグ６の内周側側面の直径Ｄ１が、電極層１２の側面の直径Ｄ２よりも大きくなるように形成される（Ｄ１＞Ｄ２）。その結果、最上位の電極層１２の側面が、コンタクトプラグ６の内周側側面よりも内周側に突出している。これにより、コンタクトプラグ６全体を、最上位の電極層１２上に載せやすくなる。このようなコンタクトプラグ６の突出のさらなる詳細については、図４を参照して後述する。
Figure 3(a) shows the difference ΔD between half the diameter D1 of the inner circumferential side of the
なお、電極層１２の側面の直径Ｄ２が電極層１２ごとに異なる場合には、本実施形態のコンタクトプラグ６は、コンタクトプラグ６の内周側側面の直径Ｄ１が、最上位の電極層１２の側面の直径Ｄ２よりも大きくなるように形成される。これにより、最上位の電極層１２の側面を、コンタクトプラグ６の内周側側面よりも内周側に突出させることが可能となる。
When the diameter D2 of the side surface of the electrode layers 12 differs for each
図４は、第１実施形態の比較例の半導体装置の構造を示す断面図である。 Figure 4 is a cross-sectional view showing the structure of a semiconductor device as a comparative example of the first embodiment.
図４は、図３(ａ)と同様に、階段構造部Ｒ２の部分Ｒ２ｂ、Ｒ２ｃを示している。ただし、第１実施形態の各コンタクトプラグ６が、Ｚ方向に延びる管状の形状を有しているのに対し、本比較例の各コンタクトプラグ６は、Ｚ方向に延びる柱状の形状を有している。別言すると、第１実施形態の各コンタクトプラグ６は、中空の形状を有し、本比較例の各コンタクトプラグ６は、中実の形状を有している。
Similar to FIG. 3(a), FIG. 4 shows portions R2b and R2c of the staircase structure R2. However, while each
部分Ｒ２ｂ、Ｒ２ｃの各々において、図４は、コンタクトプラグ６と次最上位の電極層１２との距離Ｌを示している。この距離Ｌが短いと、コンタクトプラグ６と非選択ワード線との間の耐圧が低くなると予想される。本比較例のコンタクトプラグ６は中実の形状を有しており、コンタクトプラグ６の下端が、最上位の電極層１２内の開口部（コンタクトホール）の中心付近に位置している。よって、本比較例の距離Ｌはおおむね、コンタクトプラグ６の下端と次最上位の電極層１２の側面との間の距離となる。その結果、本比較例の距離Ｌは短いことが多いと考えられる。
In each of the portions R2b and R2c, FIG. 4 shows the distance L between the
一方、本実施形態のコンタクトプラグ６は中空の形状を有しており、コンタクトプラグ６の下端が、最上位の電極層１２上に位置している。よって、本実施形態によれば、コンタクトプラグ６を次最上位の電極層１２から遠ざけることが可能となり、コンタクトプラグ６と非選択ワード線との間の耐圧を向上させることが可能となる。また、本実施形態によれば、最上位の電極層１２の側面がコンタクトプラグ６の内周側側面より内周側に突出していることで、コンタクトプラグ６を次最上位の電極層１２からさらに遠ざけることが可能となる。これは、上記耐圧のさらなる向上を可能とする。
On the other hand, the
図５～図１０は、第１実施形態の半導体装置の製造方法を示す断面図である。 5 to 10 are cross-sectional views showing the method for manufacturing the semiconductor device of the first embodiment.
まず、ソース層１を形成し、ソース層１上に積層膜２を形成する（図５(ａ)）。積層膜２は、ソース層１上に複数の絶縁膜１１と複数の犠牲層２１とを交互に積層することで形成される。犠牲層２１は例えば、ＳｉＮ膜である。犠牲層２１は、第１膜の例である。図５(ａ)に示す積層膜２は、図１に示す積層膜２と同様に、平坦部Ｒ１と階段構造部Ｒ２とを含むように形成される。図５(ａ)は、階段構造部Ｒ２内の部分Ｒ２ｂ、Ｒ２ｃを示しており、平坦部Ｒ１や部分Ｒ２ａの図示は省略している。
First, a
次に、積層膜２上に層間絶縁膜３を形成し、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、層間絶縁膜３および積層膜２内に複数のコンタクトホールＨ１を形成する（図５(ａ)）。本実施形態の各コンタクトホールＨ１は、直径Ｄ２’を有し、ソース層１に達するように形成される。直径Ｄ２’は、後述するブロック絶縁膜２３を形成する関係上、上述の直径Ｄ２よりも小さく設定される。図５(ａ)は、部分Ｒ２ｂ内に形成された１つのコンタクトホールＨ１と、部分Ｒ２ｃ内に形成された１つのコンタクトホールＨ１とを例示している。これらのコンタクトホールＨ１を形成する際には、梁部５用の穴（図示せず）も、上記のリソグラフィおよびＲＩＥにより、積層膜２および層間絶縁膜３内に形成される。コンタクトホールＨ１は、第１凹部の例である。
Next, an
次に、薬液を用いたウェットエッチングにより、各コンタクトホールＨ１内において、犠牲層２１の側面に対し絶縁膜１１および層間絶縁膜３の側面を後退させる（図５(ｂ)）。その結果、絶縁膜１１が除去された領域に、複数の凹部Ｈ２が形成される。本実施形態の層間絶縁膜３、絶縁膜１１、および犠牲層２１は例えば、ＳｉＯ２膜、ＳｉＯ２膜、およびＳｉＮ膜である。よって、絶縁膜１１および層間絶縁膜３を、このように選択的にエッチングすることが可能である。図５(ｂ)では、絶縁膜１１および層間絶縁膜３の側面が、直径Ｄ３を有するように加工されている。なお、上記のウェットエッチングは、各コンタクトホールＨ１の側面が、梁部５用の穴の側面に達しないように行われる。
Next, by wet etching using a chemical solution, the side surfaces of the insulating
次に、層間絶縁膜３および積層膜２上に絶縁膜８を形成する（図６(ａ)）。その結果、絶縁膜８が、各コンタクトホールＨ１の底面および側面や、層間絶縁膜３の上面に形成される。図６(ａ)は、各コンタクトホールＨ１内に残存する凹部Ｈ３を示している。絶縁膜８は例えば、ＬＰ－ＰＳＧ膜である。
Next, an insulating
次に、ＲＩＥにより絶縁膜８をエッチングする（図６(ｂ)）。その結果、絶縁膜８内の各凹部Ｈ３が深くなると共に、層間絶縁膜３の上面から絶縁膜８が除去される。
Next, the insulating
次に、薬液を用いたウェットエッチングにより、絶縁膜８を選択的にエッチングする（図７(ａ)）。その結果、各コンタクトホールＨ１内の絶縁膜８が、積層膜２内の下方部分Ｐ１、積層膜２上の上方部分Ｐ２などに分断される。下方部分Ｐ１は第１部分の例であり、上方部分Ｐ２は第２部分の例である。図７(ａ)に示す各コンタクトホールＨ１内では、最上位および次最上位の犠牲層２１の側面が、絶縁膜８から露出している。図７(ａ)では、上方部分Ｐ２の内周側側面が、直径Ｄ１’を有するように加工されている。直径Ｄ１’は、後述するブロック絶縁膜２３を形成する関係上、上述の直径Ｄ１よりも小さく設定される。
Next, the insulating
次に、絶縁膜８、層間絶縁膜３、および積層膜２上に絶縁膜７を形成する（図７(ｂ)）。その結果、絶縁膜７が、各凹部Ｈ３の底面および側面や、層間絶縁膜３の上面に形成される。絶縁膜７は例えば、ＳｉＯ２膜である。
Next, an insulating
次に、絶縁膜７の上面をＣＭＰ（Chemical Mechanical Polising）により平坦化する（図８(ａ)）。その結果、絶縁膜８および層間絶縁膜３の上面が、絶縁膜７から露出する。各コンタクトホールＨ１内では、絶縁膜７が、下方部分Ｐ１上における上方部分Ｐ２内に形成されている。
Next, the upper surface of the insulating
次に、薬液を用いたウェットエッチングにより、絶縁膜８を選択的にエッチングする（図８(ｂ)）。その結果、各コンタクトホールＨ１から上方部分Ｐ２が除去され、各コンタクトホールＨ１内に凹部Ｈ４が形成される。凹部Ｈ４は、Ｚ方向に延びる管状の形状を有し、絶縁膜７と層間絶縁膜３との間に形成される。凹部Ｈ４は、第２凹部の例である。
Next, the insulating
次に、絶縁膜７、層間絶縁膜３、および積層膜２上に犠牲層２２を形成する（図９(ａ)）。その結果、犠牲層２２が、各凹部Ｈ４の内部や、絶縁膜７および層間絶縁膜３の上面に形成される。犠牲層２２は例えば、ＳｉＮ膜である。
Next, a
次に、薬液を用いたウェットエッチングにより、犠牲層２１、２２を選択的にエッチングする（図９(ｂ)）。その結果、犠牲層２１が除去された領域に、複数の凹部Ｈ５が形成され、犠牲層２２が除去された領域に、再び複数の凹部Ｈ４が形成される。凹部Ｈ５は、第３凹部の例である。
Next, the
次に、凹部Ｈ４、Ｈ５の内面にブロック絶縁膜２３を形成する（図１０(ａ)）。ブロック絶縁膜２３は例えば、アルミニウム酸化膜である。ブロック絶縁膜２３は、図２に示すブロック絶縁膜１３と共に、各メモリセルのブロック絶縁膜として機能する。
Next, a
次に、凹部Ｈ４、Ｈ５の内面に金属層２４を形成する（図１０(ｂ)）。その結果、金属層２４が、凹部Ｈ４、Ｈ５内にブロック絶縁膜２３を介して埋め込まれる。凹部Ｈ４内の金属層２４はコンタクトプラグ６となり、凹部Ｈ５内の金属層２４は電極層１２となる。このように、本実施形態のコンタクトプラグ６と電極層１２は、同じ金属層２４により形成される。各コンタクトプラグ６は、最上位の電極層１２上に形成され、最上位の電極層１２と電気的に接続される。コンタクトプラグ６と電極層１２はそれぞれ、図３に示す直径Ｄ１、Ｄ２を有するように形成される。
Next, a
金属層２４は例えば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｔｉ（チタン）、Ｔａ（タンタル）、およびＲｕ（ルテニウム）のうちの１種類以上の金属元素を含んでいる。本実施形態の金属層２４は、バリアメタル層としてＴｉＮ膜を含み、プラグ材層および電極材層としてＷ層を含むように形成される。ただし、金属層２４内のバリアメタル層は、ＴｉＮ膜以外でもよいし、金属層２４内のプラグ材層および電極材層は、Ｗ層以外でもよい。例えば、バリアメタル層は、Ｔｉ層やＴａ層のような単体金属層でもよいし、ＴｉＮ層やＴａＮ層のような金属化合物層でもよい。
The
その後、凹部Ｈ４、Ｈ５外のブロック絶縁膜２３および金属層２４を、ＣＭＰにより除去する。このようにして、図３(ａ)および図３(ｂ)に示す半導体装置が製造される。
Then, the
図１１は、第１実施形態の半導体装置の構造を示す平面図である。 FIG. 11 is a plan view showing the structure of the semiconductor device of the first embodiment.
図１１は、図１と同様に、平坦部Ｒ１内の柱状部４や、階段構造部２内の梁部５、コンタクトプラグ６、および絶縁膜７を示している。ただし、図１に示す階段構造部Ｒ２は、平坦部Ｒ１の－Ｘ方向に位置しているのに対し、図１１に示す階段構造部Ｒ２は、平坦部Ｒ１の＋Ｘ方向に位置している。さらに、図１に示す階段構造部Ｒ２は、３列階段となっているのに対し、図１１に示す階段構造部Ｒ２は、１列階段となっている。
Similarly to FIG. 1, FIG. 11 shows the
図１１はさらに、Ｘ方向に延びる２本のスリットＳＴと、これらのスリットＳＴ間にてＸ方向に延びる１本の溝ＳＨＥとを示している。各スリットＳＴは、積層膜２を貫通しており、絶縁膜２５で埋められている。溝ＳＨＥは、積層膜２に含まれる複数の電極層１２のうち、ドレイン側選択線として機能する１つ以上の電極層１２を貫通しており、絶縁膜２６で埋められている。
Figure 11 further shows two slits ST extending in the X direction and one groove SHE extending in the X direction between these slits ST. Each slit ST penetrates the
図１１の平坦部Ｒ１では、２本のスリットＳＴ間の領域が、３次元半導体メモリの１つのブロック内の１つのフィンガー構造ＦＳに相当する。フィンガー構造ＦＳは、Ｙ方向に並ぶ２つのストリングユニットＳＵを含んでいる。溝ＳＨＥは、これらのストリングユニットＳＵの間に設けられている。図１１はさらに、各柱状部４上に順に設けられたコンタクトプラグＣｈ、Ｖｙと、Ｙ方向に延びる複数のビット線ＢＬとを示している。
In the flat portion R1 of FIG. 11, the area between two slits ST corresponds to one finger structure FS in one block of the three-dimensional semiconductor memory. The finger structure FS includes two string units SU aligned in the Y direction. A groove SHE is provided between these string units SU. FIG. 11 further shows contact plugs Ch, Vy provided in sequence on each
以上のように、本実施形態の各コンタクトプラグ６は、Ｚ方向に延びる管状の形状を有し、階段構造部Ｒ２に含まれる電極層１２上に形成され、この電極層１２と共に絶縁膜７を包囲している。さらには、各コンタクトプラグ６の内周側側面の直径Ｄ１が、この電極層１２の側面の直径Ｄ２よりも大きく設定されている。よって、本実施形態によれば、例えばコンタクトプラグ６と非選択ワード線との間の耐圧を向上させることが可能となるなど、電極層１２上にコンタクトプラグ６を好適に形成することが可能となる。
As described above, each
なお、本実施形態の梁部５は、図５(ｂ)～図９(ａ)のいずれかの工程で、梁部５用の穴の内部に形成される。梁部５は、図９(ｂ)～図１０(ｂ)のリプレイス工程時に、積層膜２が崩れるのを防ぐための梁として機能する。リプレイス工程では、各犠牲層２１が電極層１２に置換される。
In this embodiment, the
（第２実施形態）
図１２は、第２実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置は、第１実施形態の半導体装置の一例に当たる。本実施形態の半導体装置は、アレイチップ３１と回路チップ３２とが貼り合わされた３次元半導体メモリである。
Second Embodiment
12 is a cross-sectional view showing the structure of a semiconductor device according to the second embodiment. The semiconductor device according to this embodiment is an example of the semiconductor device according to the first embodiment. The semiconductor device according to this embodiment is a three-dimensional semiconductor memory in which an
アレイチップ３１は、ソース層１、積層膜２、柱状部４、梁部５、コンタクトプラグ６などを含むメモリセルアレイ４１と、メモリセルアレイ４１上の絶縁膜４２と、メモリセルアレイ４１下の層間絶縁膜３とを備えている。図１２に示す半導体装置の向きは、図１に示す半導体装置の向きとは逆向きとなっている。図１２はさらに、積層膜２内の平坦部Ｒ１および階段構造部Ｒ２を示しているが、絶縁膜７および絶縁膜８の図示は省略している。また、コンタクトプラグ６は、図示の便宜上、中空の形状ではなく中実の形状を有するように図示されている。
The
回路チップ３２は、アレイチップ３１下に位置している。符号Ｓは、アレイチップ３１と回路チップ３２との貼合面を示す。回路チップ３２は、層間絶縁膜４３と、層間絶縁膜４３下の基板４４とを備えている。基板４４は例えば、シリコン基板などの半導体基板である。図１２では、基板４４の表面が、Ｘ方向およびＹ方向に平行となっており、かつＺ方向に垂直となっている。
The
アレイチップ３１は、メモリセルアレイ４１内の複数の電極層として、ソース線として機能するソース層１と、ワード線または選択線として機能する複数の電極層１２とを備えている。これらの電極層１２は、複数の絶縁膜１１と交互に積層されている。各柱状部４は、コンタクトプラグＣＢを介してビット線ＢＬと電気的に接続されており、かつソース層１と電気的に接続されている。ソース層１は、金属層１ａと、半導体層１ｂとを含んでいる。各コンタクトプラグ６は、コンタクトプラグＣＰを介して配線ＭＰと電気的に接続されている。
The
回路チップ３２は、複数のトランジスタ５１を備えている。各トランジスタ５１は、基板４４上にゲート絶縁膜を介して設けられたゲート電極５２と、基板４４内に設けられたソース拡散層およびドレイン拡散層（図示せず）とを備えている。また、回路チップ３２は、これらのトランジスタ５１のゲート電極５２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ５３と、これらのコンタクトプラグ５３上に設けられ、複数の配線を含む配線層５４と、配線層５４上に設けられ、複数の配線を含む配線層５５とを備えている。
The
回路チップ３２はさらに、配線層５５上に設けられ、複数の配線を含む配線層５６と、配線層５６上に設けられた複数のビアプラグ５７と、これらのビアプラグ５７上に設けられた複数の金属パッド５８とを備えている。金属パッド５８は例えば、Ｃｕ層を含む金属層である。回路チップ３２は、アレイチップ３１の動作を制御する論理回路（ＣＭＯＳ回路）として機能する。この論理回路は、トランジスタ５１などにより構成されており、金属パッド５８に電気的に接続されている。
The
アレイチップ３１は、金属パッド５８上に設けられた複数の金属パッド６１と、金属パッド６１上に設けられた複数のビアプラグ６２とを備えている。また、アレイチップ３１は、これらのビアプラグ６２上に設けられ、複数の配線を含む配線層６３と、配線層６３上に設けられ、複数の配線を含む配線層６４とを備えている。金属パッド６１は例えば、Ｃｕ層を含む金属層である。上述のビット線ＢＬや配線ＭＰは、配線層６４に含まれている。上記の論理回路は、金属パッド５８、６１等を介してメモリセルアレイ４１に電気的に接続されており、金属パッド５８、６１等を介してメモリセルアレイ４１の動作を制御する。この論理回路は例えば、金属パッド５８、６１等を介してビット線ＢＬと電気的に接続されたトランジスタ５１や、金属パッド５８、６１等を介して配線ＭＰと電気的に接続されたトランジスタ５１を含んでいる。
The
アレイチップ３１はさらに、配線層６４上に設けられた複数のビアプラグ６５と、これらのビアプラグ６５上や絶縁膜４２上に設けられた金属パッド６６と、金属パッド６６上や絶縁膜４２上に設けられたパッシベーション膜６７とを備えている。金属パッド６６は例えば、Ｃｕ層を含む金属層であり、図１２の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜６７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド６６の上面を露出させる開口部Ｐを有している。金属パッド６６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
The
図１３および図１４は、第２実施形態の半導体装置の製造方法を示す断面図である。 Figures 13 and 14 are cross-sectional views showing a method for manufacturing a semiconductor device according to the second embodiment.
図１３は、複数のアレイチップ３１を含むアレイウェハＷ１と、複数の回路チップ３２を含む回路ウェハＷ２とを示している。図１３に示すアレイウェハＷ１の向きは、図１２に示すアレイチップ３１の向きとは逆向きとなっている。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図１３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１２は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ３１を示している。
FIG. 13 shows an array wafer W1 including a plurality of
図１３では、符号Ｓ１がアレイウェハＷ１の上面を示しており、符号Ｓ２が回路ウェハＷ２の上面を示している。アレイウェハＷ１は、絶縁膜４２下に設けられた基板７１を備えている。基板７１は例えば、シリコン基板などの半導体基板である。
In FIG. 13, the symbol S1 indicates the upper surface of the array wafer W1, and the symbol S2 indicates the upper surface of the circuit wafer W2. The array wafer W1 includes a
本実施形態ではまず、図１３に示すように、アレイウェハＷ１の基板７１上にメモリセルアレイ４１、絶縁膜４２、ソース層１、積層膜２、層間絶縁膜３、柱状部４、梁部５、コンタクトプラグ６、金属パッド６１などを形成し、回路ウェハＷ２の基板４４上に層間絶縁膜４３、トランジスタ５１、金属パッド５８などを形成する。次に、図１４に示すように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜３と層間絶縁膜４３とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、金属パッド５８と金属パッド６１とが接合される。
In this embodiment, first, as shown in FIG. 13, the
その後、基板４４をＣＭＰにより薄膜化し、基板７１をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１２に示す半導体装置が製造される。なお、金属パッド６６およびパッシベーション膜６７は例えば、基板４４の薄膜化および基板７１の除去の後に、絶縁膜４２上に形成される。
Then, the
なお、図１２は、層間絶縁膜３と層間絶縁膜４３との境界面や、金属パッド５８と金属パッド６１との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド５８の側面や金属パッド６１の側面の傾きや、金属パッド５８の側面と金属パッド６１との位置ずれを検出することで推定することができる。
Note that FIG. 12 shows the interface between
本実施形態によれば、第１実施形態で説明した構造を、アレイチップ３１と回路チップ３２とが貼り合わされた半導体装置に適用することが可能となる。なお、本実施形態ではアレイチップ３１と回路チップ３２とを貼り合わせているが、代わりにアレイチップ３１同士を貼り合わせてもよい。
According to this embodiment, the structure described in the first embodiment can be applied to a semiconductor device in which the
（第３実施形態）
図１５は、第３実施形態の半導体装置の構造を示す断面図である。
Third Embodiment
FIG. 15 is a cross-sectional view showing the structure of a semiconductor device according to the third embodiment.
本実施形態の半導体装置（図１５）は、第１実施形態の半導体装置（図１等）と同様の構造を有している。ただし、第１実施形態の各コンタクトプラグ６は、Ｚ方向に延びる管状の形状を有しているのに対し、本実施形態の各コンタクトプラグ６は、Ｚ方向に延びる非管状の形状を有している。よって、第１実施形態の各コンタクトプラグ６は、絶縁膜７を包囲しているのに対し、本実施形態の各コンタクトプラグ６は、絶縁膜７を包囲していない。本実施形態の半導体装置は、絶縁膜７を備えていない。
The semiconductor device of this embodiment (FIG. 15) has the same structure as the semiconductor device of the first embodiment (FIG. 1, etc.). However, while each
一方、本実施形態の半導体装置は、複数の絶縁膜８１を備えている。各絶縁膜８１は、コンタクトプラグ６の底面付近でコンタクトプラグ６内に設けられている。各絶縁膜８１は例えば、絶縁膜８の一部が改質されることで形成される。絶縁膜８は例えば、各絶縁膜８１のエッチングレートが、絶縁膜８のエッチングレートよりも低くなるように改質される。各絶縁膜８１は例えば、Ｂ（ボロン）原子、Ｎ（窒素）原子、Ｃ（炭素）原子などの不純物原子を含むＳｉＯ２膜である。この場合、各絶縁膜８１内の当該不純物原子の濃度は、絶縁膜８内の当該不純物原子の濃度よりも高くなっている。また、各絶縁膜８１は、絶縁膜８と同様に、不純物原子としてＰ原子を含んでいてよい。
On the other hand, the semiconductor device of this embodiment includes a plurality of insulating
図１５はさらに、階段構造部Ｒ２の部分Ｒ２ｃ上に位置するコンタクトプラグ６の下面Ｓａ、Ｓｂを示している。下面Ｓａは、部分Ｒ２ｃ内の最上位の電極層１２上に位置している。下面Ｓｂは、下面Ｓａよりも高い位置に位置し、絶縁膜８１上に位置している。図１５はさらに、下面Ｓｂの下端Ｅを示している。
Figure 15 further shows the bottom surfaces Sa, Sb of the
下面Ｓｂは、下端Ｅを頂点とする円錐の側面のような形状を有している。ただし、下面Ｓｂの形状は、円錐の側面に対し円錐の内側にくぼんだ形状となっている。そのため、図１５の断面図において、下面Ｓｂの断面形状は、三角形の二辺の形状ではなく、三角形の二辺に対し三角形の内側にくぼんだ形状となっている。別言すると、下面Ｓｂ上のある点の傾きは、その点と下端Ｅとの距離が近いほど大きくなっている。これは、その他のコンタクトプラグ６、例えば、階段構造部Ｒ２の部分Ｒ２ｂ上に位置するコンタクトプラグ６についても同様である。このような形状のコンタクトプラグ６が形成される理由については、後述する。なお、本実施形態の各コンタクトプラグ６は、下面Ｓａ、Ｓｂとは異なる形状の下面を有していてもよい。
The lower surface Sb has a shape like the side of a cone with the lower end E as the apex. However, the shape of the lower surface Sb is a shape that is recessed inward from the side of the cone. Therefore, in the cross-sectional view of FIG. 15, the cross-sectional shape of the lower surface Sb is not a shape of two sides of a triangle, but a shape that is recessed inward from the two sides of a triangle. In other words, the inclination of a point on the lower surface Sb increases as the distance between the point and the lower end E becomes closer. This is also true for other contact plugs 6, for example, the
図１５はさらに、階段構造部Ｒ２の部分Ｒ２ｃ内に位置する絶縁膜８の部分Ｐａと複数の部分Ｐｂとを示している。部分Ｐａは、絶縁膜８１下に設けられ、Ｚ方向に延びる柱状の形状を有している。部分Ｐａは、部分Ｒ２ｃ内の積層膜２を貫通している。各部分Ｐｂは、部分Ｐａを環状に包囲する形状を有し、Ｚ方向に互いに隣接する２つの電極層１２間に挟まれている。各部分Ｐｂの外周は、絶縁膜１１の内周と対向している。これは、その他の絶縁膜８、例えば、階段構造部Ｒ２の部分Ｒ２ｂ内に位置する絶縁膜８についても同様である。なお、このような部分Ｐａ、Ｐｂは、第１実施形態の各絶縁膜８にも設けられている（図１等を参照）。
Figure 15 further shows a portion Pa and a number of portions Pb of the insulating
図１６～図１８は、第３実施形態の半導体装置の製造方法を示す断面図である。 Figures 16 to 18 are cross-sectional views showing a method for manufacturing a semiconductor device according to the third embodiment.
図１６(ａ)は、図６(ａ)と同様に、絶縁膜８を形成する工程を示している。図１６(ａ)では、各凹部Ｈ３下の絶縁膜８の上面が、図１５に示すコンタクトプラグ６の下面Ｓｂと同様の形状を有している。
FIG. 16(a) shows the process of forming the insulating
本実施形態では次に、絶縁膜８に不純物原子を注入する（図１６(ｂ)）。当該不純物原子は例えば、Ｂ原子、Ｎ原子、またはＣ原子である。本実施形態では、当該不純物原子が、指向性の強い条件で注入される。 Next, in this embodiment, impurity atoms are implanted into the insulating film 8 (FIG. 16(b)). The impurity atoms are, for example, B atoms, N atoms, or C atoms. In this embodiment, the impurity atoms are implanted under highly directional conditions.
図１６(ｂ)に示す工程で絶縁膜８に不純物原子が注入されると、絶縁膜８の一部が絶縁膜８１へと改質される（図１７(ａ)）。絶縁膜８内では、不純物原子が十分に当たった部分が改質される。不純物原子は、絶縁膜８の上面付近の部分に当たりやすい。そのため、図１７(ａ)では、凹部Ｈ３下の絶縁膜８や、層間絶縁膜３の上方の絶縁膜８が、絶縁膜８１に改質されている。本実施形態では、絶縁膜８１のエッチングレートが、絶縁膜８のエッチングレートよりも低くなる。図１７(ａ)では、各凹部Ｈ３下の絶縁膜８１の上面が、図１５に示すコンタクトプラグ６の下面Ｓｂと同様の形状を有している。
When impurity atoms are implanted into the insulating
次に、ウェットエッチングにより、層間絶縁膜３の側面から絶縁膜８を除去する（図１７(ｂ)）。この際、絶縁膜８１のエッチングレートが、絶縁膜８のエッチングレートよりも低いことから、絶縁膜８１が残存しつつ、絶縁膜８が除去される。さらには、絶縁膜８付近の層間絶縁膜３もエッチングされる。その結果、各凹部Ｈ３の体積が、ウェットエッチング前のそれに比べて拡大する。図１７(ｂ)は、ウェットエッチング後に凹部Ｈ３内および凹部Ｈ３外に残存した絶縁膜８１を示している。凹部Ｈ３内の絶縁膜８１は、キャップ部分と呼ばれ、凹部Ｈ３外の絶縁膜８１は、ひさし部分と呼ばれる。図１７(ｂ)では、各凹部Ｈ３の底面が、図１５に示すコンタクトプラグ６の下面Ｓａ、Ｓｂと同様の形状を有している。
Next, the insulating
次に、凹部Ｈ３内や凹部Ｈ３外に金属層８２を形成する（図１８(ａ)）。次に、ＣＭＰにより金属層８２の表面を平坦化する（図１８(ｂ)）。その結果、凹部Ｈ３外の金属層８２や絶縁膜８１（ひさし部分）が除去され、凹部Ｈ３内に金属層８２が残存する。凹部Ｈ３内の金属層８２は、コンタクトプラグ６となる。各凹部Ｈ３内のコンタクトプラグ６は、凹部Ｈ３の底面の形状の影響により、下面Ｓａ、Ｓｂを有するように形成される。なお、図１８(ｂ)の工程では、積層膜２内の各犠牲層２１が電極層１２に置換される（リプレイス工程）。よって、図１８(ｂ)では、各凹部Ｈ３内のコンタクトプラグ６が、電極層１２および絶縁膜８１（キャップ部分）上に形成されている。なお、本実施形態のリプレイス工程は、第１実施形態のリプレイス工程と同様の手法で行われてもよい。
Next, a
このようにして、図１５に示す半導体装置が製造される。 In this way, the semiconductor device shown in FIG. 15 is manufactured.
なお、本実施形態の絶縁膜８１と絶縁膜８はそれぞれ、低エッチングレート部分と高エッチングレート部分である。低エッチングレート部分および高エッチングレート部分は、絶縁膜８の改質により形成する代わりに、絶縁膜８をイオン性ＡＬＤ（Atomic Layer Deposition）により形成することで形成してもよい。イオン性ＡＬＤによれば、下地層（ソース層１、積層膜２、層間絶縁膜３など）の側面に形成される絶縁膜８と、下地層の上面に形成される絶縁膜８とを、異なる性質で形成することが可能となる。これにより、低エッチングレート部分と高エッチングレート部分とを含む絶縁膜８を形成することが可能となる。すなわち、低エッチングレート部分および高エッチングレート部分を、絶縁膜８の改質によらずに形成することが可能となる。この場合、絶縁膜８の低エッチングレート部分は、図１７(ａ)に示す絶縁膜８１の位置に形成され、絶縁膜８の高エッチングレート部分は、図１７(ａ)に示す絶縁膜８の位置に形成される。
Note that the insulating
なお、絶縁膜８の低エッチングレート部分および高エッチングレート部分は、イオン性ＡＬＤ以外のイオン性成膜により形成してもよい。
The low etching rate portion and the high etching rate portion of the insulating
ここで、図１８(ａ)および図１８(ｂ)に示す工程について説明する。図１８(ａ)に示す工程で金属層８２を形成する前に、凹部Ｈ３外の絶縁膜８１（ひさし部分）を除去してもよい。理由は、ひさし部分が、凹部Ｈ３内に金属層８２を埋め込むのに邪魔となり、ひさし部分付近の金属層８２内にボイドが形成されるおそれがあるからである。ひさし部分は例えば、凹部Ｈ３内および凹部Ｈ３外に塗布膜などの膜を形成し、この膜およびひさし部分の表面をＣＭＰにより平坦化することで除去される。この場合、この膜はその後、凹部Ｈ３内の絶縁膜８１（キャップ部分）が残存するように、エッチバックにより除去される。次に、凹部Ｈ３内や凹部Ｈ３外に金属層８２を形成する（図１８(ａ)）。
Now, the steps shown in Figures 18(a) and 18(b) will be described. Before forming the
図１９は、第３実施形態の比較例の半導体装置の製造方法を示す断面図である。 FIG. 19 is a cross-sectional view showing a method for manufacturing a semiconductor device as a comparative example of the third embodiment.
図１９(ａ)は、図１６(ａ)と同様に、絶縁膜８を形成する工程を示している。第３実施形態では、絶縁膜８の一部を絶縁膜８１へと改質し（図１６(ｂ)および図１７(ａ)）、その後に層間絶縁膜３の側面から絶縁膜８を除去している（図１７(ｂ)）。一方、本比較例では、このような改質を行わずに、層間絶縁膜３の側面から絶縁膜８を除去している（図１９(ｂ)）。この場合、図１９(ｂ)に示すように、凹部Ｈ３が、積層膜２内に形成された絶縁膜８まで拡大してしまう。その結果、後に凹部Ｈ３内に形成されるコンタクトプラグ６が、部分Ｒ２ｃ内の最上位の電極層１２に接するだけでなく、部分Ｒ２ｃ内の次最上位の電極層１２に近付いてしまう。これにより、コンタクトプラグ６と非選択ワード線との間の耐圧が低くなってしまう。
19(a) shows the process of forming the insulating
一方、本実施形態の各コンタクトプラグ６は、図１５に示すように、絶縁膜８の上方に絶縁膜８１を介して形成される。これにより、コンタクトプラグ６と非選択ワード線との間の耐圧を向上させることが可能となる。
On the other hand, in this embodiment, each
本実施形態によれば、第１実施形態と同様に、電極層１２上にコンタクトプラグ６を好適に形成することが可能となる。具体的には、本実施形態によれば、第１形態形態のコンタクトプラグ６とは異なる形状のコンタクトプラグ６により、コンタクトプラグ６と非選択ワード線との間の耐圧を向上させることが可能となる。
According to this embodiment, as in the first embodiment, it is possible to suitably form the
なお、第２実施形態の半導体装置は、第１実施形態の半導体装置の構造を採用する代わりに、第３実施形態の半導体装置の構造を採用してもよい。 Note that the semiconductor device of the second embodiment may adopt the structure of the semiconductor device of the third embodiment instead of adopting the structure of the semiconductor device of the first embodiment.
（第４実施形態）
図２０は、第４実施形態の半導体装置の構造を示す断面図である。
Fourth Embodiment
FIG. 20 is a cross-sectional view showing the structure of the semiconductor device of the fourth embodiment.
本実施形態の半導体装置（図２０）は、第３実施形態の半導体装置（図１５）と同様の構造を有している。ただし、本実施形態の半導体装置は、絶縁膜８１を備えていない。本実施形態の各コンタクトプラグ６は、積層膜２および絶縁膜８上に形成されている。
The semiconductor device of this embodiment (FIG. 20) has a structure similar to that of the semiconductor device of the third embodiment (FIG. 15). However, the semiconductor device of this embodiment does not include an insulating
図２０はさらに、図１５と同様に、階段構造部Ｒ２の部分Ｒ２ｃ上に位置するコンタクトプラグ６の下面Ｓａ、Ｓｂを示している。図１５に示す下面Ｓｂは、下面Ｓａよりも高い位置に位置し、絶縁膜８１上に位置しているのに対し、図２０に示す下面Ｓｂは、下面Ｓａよりも低い位置に位置し、絶縁膜８上に位置している。
Similarly to FIG. 15, FIG. 20 further shows the bottom surfaces Sa and Sb of the
図２０に示す下面Ｓｂの形状は、図１５に示す下面Ｓｂの形状と同様である。よって、図２０に示す下面Ｓｂは、下端Ｅを頂点とする円錐の側面のような形状を有しており、具体的には、円錐の側面に対し円錐の内側にくぼんだ形状を有している。別言すると、この下面Ｓｂ上のある点の傾きは、その点と下端Ｅとの距離が近いほど大きくなっている。これは、その他のコンタクトプラグ６、例えば、階段構造部Ｒ２の部分Ｒ２ｂ上に位置するコンタクトプラグ６についても同様である。このような形状のコンタクトプラグ６が形成される理由については、後述する。なお、本実施形態の各コンタクトプラグ６は、下面Ｓａ、Ｓｂとは異なる形状の下面を有していてもよい。
The shape of the lower surface Sb shown in FIG. 20 is similar to the shape of the lower surface Sb shown in FIG. 15. Therefore, the lower surface Sb shown in FIG. 20 has a shape like the side surface of a cone with the lower end E as the apex, and specifically, it has a shape recessed inside the cone with respect to the side surface of the cone. There is. In other words, the slope of a certain point on this lower surface Sb becomes larger as the distance between that point and the lower end E becomes shorter. This also applies to other contact plugs 6, for example, contact plugs 6 located on portion R2b of step structure R2. The reason why the
図２１および図２２は、第４実施形態の半導体装置の製造方法を示す断面図である。 Figures 21 and 22 are cross-sectional views showing a method for manufacturing a semiconductor device according to the fourth embodiment.
図２１(ａ)は、図１７(ｂ)に示す工程と同じ工程を示している。本実施形態では次に、凹部Ｈ３内の絶縁膜８１（キャップ部分）と、凹部Ｈ３外の絶縁膜８１（ひさし部分）とを除去する（図２１(ｂ)）。ひさし部分は例えば、凹部Ｈ３内および凹部Ｈ３外に塗布膜などの膜を形成し、この膜およびひさし部分の表面をＣＭＰにより平坦化することで除去される。この場合、この膜はその後、エッチバックにより除去される。このエッチバックは、キャップ部分も除去されるように行われる。このようにして、キャップ部分およびひさし部分が除去される。図２１(ｂ)では、各凹部Ｈ３の底面が、図２０に示すコンタクトプラグ６の下面Ｓａ、Ｓｂと同様の形状を有している。
FIG. 21(a) shows the same process as the process shown in FIG. 17(b). In this embodiment, next, the insulating film 81 (cap part) inside the recess H3 and the insulating film 81 (eaves part) outside the recess H3 are removed (FIG. 21(b)). The eaves portion is removed by, for example, forming a film such as a coating film inside and outside the recess H3, and flattening the surface of this film and the eaves portion by CMP. In this case, this film is then removed by etchback. This etchback is performed so that the cap portion is also removed. In this way, the cap part and the canopy part are removed. In FIG. 21(b), the bottom surface of each recess H3 has the same shape as the bottom surfaces Sa and Sb of the
次に、凹部Ｈ３内や凹部Ｈ３外に金属層８２を形成する（図２２(ａ)）。次に、ＣＭＰにより金属層８２の表面を平坦化する（図２２(ｂ)）。その結果、凹部Ｈ３外の金属層８２が除去され、凹部Ｈ３内に金属層８２が残存する。凹部Ｈ３内の金属層８２は、コンタクトプラグ６となる。各凹部Ｈ３内のコンタクトプラグ６は、凹部Ｈ３の底面の形状の影響により、下面Ｓａ、Ｓｂを有するように形成される。なお、図２２(ｂ)の工程では、積層膜２内の各犠牲層２１が電極層１２に置換される（リプレイス工程）。よって、図２２(ｂ)では、各凹部Ｈ３内のコンタクトプラグ６が、電極層１２および絶縁膜８上に形成されている。なお、本実施形態のリプレイス工程は、第１実施形態のリプレイス工程と同様の手法で行われてもよい。
Next, a
このようにして、図２０に示す半導体装置が製造される。 In this manner, the semiconductor device shown in FIG. 20 is manufactured.
図２１(ｂ)に示す凹部Ｈ３は、第３実施形態の比較例の図１９(ｂ)に示す凹部Ｈ３と同様に、積層膜２内に形成された絶縁膜８まで拡大している。しかしながら、図１９(ｂ)に示す凹部Ｈ３の底面が、円錐の側面を円錐の外側に膨らませたような形状を有しているのに対し、図２１(ｂ)に示す凹部Ｈ３の底面は、円錐の側面を円錐の内側にくぼませたような形状を有している。その結果、本実施形態の各コンタクトプラグ６と次最上位の電極層１２との距離は、上記比較例の各コンタクトプラグ６と次最上位の電極層１２との距離よりも長くなる。よって、本実施形態によれば、コンタクトプラグ６と非選択ワード線との間の耐圧を向上させることが可能となる。
The recess H3 shown in FIG. 21(b) extends to the insulating
本実施形態によれば、第１実施形態や第３実施形態と同様に、電極層１２上にコンタクトプラグ６を好適に形成することが可能となる。具体的には、本実施形態によれば、第１実施形態や第３実施形態のコンタクトプラグ６とは異なる形状のコンタクトプラグ６により、コンタクトプラグ６と非選択ワード線との間の耐圧を向上させることが可能となる。
According to this embodiment, the
なお、第２実施形態の半導体装置は、第１実施形態の半導体装置の構造を採用する代わりに、第４実施形態の半導体装置の構造を採用してもよい。 In addition, the semiconductor device of the second embodiment may adopt the structure of the semiconductor device of the fourth embodiment instead of the structure of the semiconductor device of the first embodiment.
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。 Although several embodiments have been described above, these embodiments are presented only as examples and are not intended to limit the scope of the invention. The novel apparatus and methods described herein can be implemented in a variety of other forms. Furthermore, various omissions, substitutions, and changes can be made to the apparatus and method described in this specification without departing from the spirit of the invention. The appended claims and their equivalents are intended to cover such forms and modifications as fall within the scope and spirit of the invention.
１：ソース層、１ａ：金属層、１ｂ：半導体層、２：積層膜、３：層間絶縁膜、
４：柱状部、５：梁部、６：コンタクトプラグ、７：絶縁膜、８：絶縁膜、
１１：絶縁膜、１２：電極層、１３：ブロック絶縁膜、１４：電荷蓄積層、
１５：トンネル絶縁膜、１６：チャネル半導体層、１７：コア絶縁膜、
２１：犠牲層、２２：犠牲層、２３：ブロック絶縁膜、
２４：金属層、２５：絶縁膜、２６：絶縁膜、
３１：アレイチップ、３２：回路チップ、
４１：メモリセルアレイ、４２：絶縁膜、４３：層間絶縁膜、４４：基板、
５１：トランジスタ、５２：ゲート電極、５３：コンタクトプラグ、５４：配線層、
５５：配線層、５６：配線層、５７：ビアプラグ、５８：金属パッド、
６１：金属パッド、６２：ビアプラグ、６３：配線層、６４：配線層、
６５：ビアプラグ、６６：金属パッド、６７：パッシベーション膜、
７１：基板、８１：絶縁膜、８２：金属層
1: Source layer, 1a: Metal layer, 1b: Semiconductor layer, 2: Laminated film, 3: Interlayer insulating film,
4: Column part, 5: Beam part, 6: Contact plug, 7: Insulating film, 8: Insulating film,
11: insulating film, 12: electrode layer, 13: block insulating film, 14: charge storage layer,
15: tunnel insulating film, 16: channel semiconductor layer, 17: core insulating film,
21: sacrificial layer, 22: sacrificial layer, 23: block insulating film,
24: metal layer, 25: insulating film, 26: insulating film,
31: array chip, 32: circuit chip,
41: memory cell array, 42: insulating film, 43: interlayer insulating film, 44: substrate,
51: transistor, 52: gate electrode, 53: contact plug, 54: wiring layer,
55: wiring layer, 56: wiring layer, 57: via plug, 58: metal pad,
61: Metal pad, 62: Via plug, 63: Wiring layer, 64: Wiring layer,
65: Via plug, 66: Metal pad, 67: Passivation film,
71: Substrate, 81: Insulating film, 82: Metal layer
Claims (20)
前記複数の電極層のうちの第１電極層上に設けられ、前記第１方向に延びる管状の形状を有する第１プラグと、
前記第１プラグおよび前記第１電極層内に設けられ、前記第１方向に延びる柱状の形状を有する第２絶縁膜とを備え、
前記第２絶縁膜を包囲する前記第１プラグの側面の直径は、前記第２絶縁膜を包囲する前記第１電極層の側面の直径よりも大きい、半導体装置。 a laminated film including a plurality of first insulating films and a plurality of electrode layers alternately laminated in a first direction;
a first plug provided on a first electrode layer of the plurality of electrode layers and having a tubular shape extending in the first direction;
a second insulating film provided within the first plug and the first electrode layer and having a columnar shape extending in the first direction;
A semiconductor device, wherein a diameter of a side surface of the first plug surrounding the second insulating film is larger than a diameter of a side surface of the first electrode layer surrounding the second insulating film.
前記第１プラグは、前記階段構造部に含まれる前記第１電極層上に設けられている、
請求項１に記載の半導体装置。 the laminated film includes a staircase structure portion having a staircase shape,
the first plug is provided on the first electrode layer included in the staircase structure;
The semiconductor device according to claim 1 .
前記第１プラグは、前記第４絶縁膜内に設けられている、
請求項１に記載の半導体装置。 A fourth insulating film is further provided on the stacked film,
The first plug is provided in the fourth insulating film.
The semiconductor device according to claim 1 .
前記第５絶縁膜は、前記階段構造部内に設けられている、
請求項８に記載の半導体装置。 the laminated film includes a staircase structure portion having a staircase shape,
The fifth insulating film is provided in the staircase structure.
The semiconductor device according to claim 8.
前記積層膜内に前記電荷蓄積層を介して設けられた半導体層と、
をさらに備える、請求項１に記載の半導体装置。 a charge storage layer provided on the laminated film;
a semiconductor layer provided in the laminated film via the charge storage layer;
The semiconductor device according to claim 1 , further comprising:
前記積層膜上に第４絶縁膜を形成し、
前記第４絶縁膜および前記積層膜内に第１凹部を形成し、
前記第１凹部内において、前記第１膜の側面に対し前記第１絶縁膜および前記第４絶縁膜の側面を後退させ、
前記第１凹部内に、前記積層膜内の第１部分と前記積層膜上の第２部分とを含む第３絶縁膜を形成し、
前記第１部分上における前記第２部分内に、第２絶縁膜を形成し、
前記第２絶縁膜の形成後に前記第２部分を除去して、前記第２絶縁膜と前記第４絶縁膜との間に第２凹部を形成し、
前記第２凹部内に第１プラグを形成する、
ことを含む半導体装置の製造方法。 forming a laminated film including a plurality of first insulating films and a plurality of first films alternately arranged in a first direction;
forming a fourth insulating film on the laminated film;
forming a first recess in the fourth insulating film and the stacked film;
In the first recess, side surfaces of the first insulating film and the fourth insulating film are recessed from side surfaces of the first film;
forming a third insulating film in the first recess, the third insulating film including a first portion in the laminated film and a second portion on the laminated film;
forming a second insulating film in the second portion on the first portion;
removing the second portion after forming the second insulating film to form a second recess between the second insulating film and the fourth insulating film;
forming a first plug in the second recess;
A method for manufacturing a semiconductor device comprising the steps of:
前記複数の第３凹部内に複数の電極層を形成する、
ことをさらに含む、請求項１１に記載の半導体装置の製造方法。 removing the plurality of first films to form a plurality of third recesses in the laminated film;
forming a plurality of electrode layers in the plurality of third recesses;
12. The method of manufacturing a semiconductor device according to claim 11, further comprising:
前記第１プラグは、前記階段構造部に含まれる前記第１電極層上に形成され、
前記第１電極層は、前記第１プラグの下方において、前記積層膜内の最上位の電極層である、請求項１５に記載の半導体装置の製造方法。 the laminated film is formed to include a staircase structure portion having a staircase shape,
the first plug is formed on the first electrode layer included in the staircase structure;
16. The method for manufacturing a semiconductor device according to claim 15, wherein the first electrode layer is an uppermost electrode layer in the laminated film below the first plug.
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|---|---|---|---|
| US18/461,232 US20240107766A1 (en) | 2022-09-20 | 2023-09-05 | Semiconductor device and method of manufacturing the same |
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