JP2024039516A - Semiconductor device and switching circuit - Google Patents

Abstract

To provide a semiconductor device capable of suppressing excessive voltage breakdown.SOLUTION: A switching transistor M1 is a Gallium Nitride High Electron Mobility Transistor (GaN-HEMT) formed on a GaN chip. A resistor R1, which is an impedance component, is connected between a first gate terminal G1 and a gate of the switching transistor M1. A first rectifying element D1 is connected in parallel to the resistor R1 between the first gate terminal G1 and the gate of the switching transistor M1, in a direction that an anode is on a side of the gate of the switching transistor M1. A second rectifying element D2 is connected in parallel to the resistor R1 between the first gate terminal G1 and the gate of the switching transistor M1, in a direction that a cathode is on a side of the gate of the switching transistor M1.SELECTED DRAWING: Figure 1

Description

本開示は、半導体装置に関する。 The present disclosure relates to a semiconductor device.

ＤＣ／ＤＣコンバータや、ＡＣ／ＤＣコンバータ、インバータをはじめとするパワーエレクトロニクスの分野において、ハーフブリッジ回路やフルブリッジ回路などのスイッチング回路が用いられる。 Switching circuits such as half-bridge circuits and full-bridge circuits are used in the field of power electronics, including DC/DC converters, AC/DC converters, and inverters.

パワーエレクトロニクス分野では、スイッチング回路に使用されるスイッチングデバイスとして、従来のＳｉデバイスからＧａＮデバイスへの移行が進められている。ＧａＮデバイスはＳｉデバイスに比べてオン抵抗が小さいことから、高効率動作が可能である。また、スイッチング損失が小さいことから、スイッチング周波数を高めることができ、これにより、付随するインダクタなどのサイズを小さくでき、装置を小型化できるという利点をもたらす。 In the field of power electronics, a transition from conventional Si devices to GaN devices is underway as switching devices used in switching circuits. Since GaN devices have a lower on-resistance than Si devices, they can operate with high efficiency. Further, since the switching loss is small, the switching frequency can be increased, which brings about the advantage that the size of the accompanying inductor etc. can be reduced, and the device can be made smaller.

米国特許出願公開第２０２０／００４４５５４号明細書US Patent Application Publication No. 2020/0044554

このように、ＧａＮ－ＨＥＭＴは、Ｓｉ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に比べて優れた特性を有するが、ゲート耐圧が低いという問題がある。具体的にはＳｉ－ＭＯＳＦＥＴは、ゲートソース間しきい値電圧が２～４Ｖであるのに対して、ゲート耐圧は±２０Ｖ程度である。一方、ＧａＮ－ＨＥＭＴは、しきい値電圧が０．６～２．５Ｖ程度であるのに対して、ゲート耐圧が、２～１０Ｖと低い。 As described above, GaN-HEMTs have superior characteristics compared to Si-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but they have a problem of low gate breakdown voltage. Specifically, a Si-MOSFET has a gate-source threshold voltage of 2 to 4V, but a gate breakdown voltage of about ±20V. On the other hand, GaN-HEMTs have a threshold voltage of about 0.6 to 2.5V, but a gate breakdown voltage of 2 to 10V, which is low.

ＧａＮ－ＨＥＭＴのゲート信号の伝送経路上に、寄生インダクタが存在すると、リンギングによってゲート電圧が跳ね上がり、耐圧を超えるおそれがある。 If a parasitic inductor exists on the transmission path of the gate signal of the GaN-HEMT, the gate voltage may jump due to ringing and may exceed the withstand voltage.

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、耐圧オーバーを抑制可能な半導体装置の提供にある。 The present disclosure has been made in view of the above problems, and one exemplary objective of a certain aspect thereof is to provide a semiconductor device that can suppress overvoltage breakdown.

本開示のある態様の半導体装置は、ＧａＮチップと、ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、スイッチングトランジスタのドレインと接続されたドレイン端子と、スイッチングトランジスタのソースと接続されたソース端子と、第１ゲート端子と、第１ゲート端子とスイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、アノードがスイッチングトランジスタのゲート側となる向きで接続された第１整流素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、カソードがスイッチングトランジスタのゲート側となる向きで接続された第２整流素子と、を備える。 A semiconductor device according to an embodiment of the present disclosure includes a GaN chip, a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip, a drain terminal connected to the drain of the switching transistor, and a switching transistor. a source terminal connected to the source of the switching transistor, a first gate terminal, an impedance element connected between the first gate terminal and the gate of the switching transistor, and an impedance element between the first gate terminal and the gate of the switching transistor. A first rectifier element connected in parallel with the anode facing the gate side of the switching transistor, and an impedance element connected in parallel between the first gate terminal and the gate of the switching transistor, the cathode facing the gate side of the switching transistor. and a second rectifying element connected in the same direction.

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。 Note that arbitrary combinations of the above components, and mutual substitution of components and expressions among methods, devices, systems, etc., are also effective as aspects of the present invention or the present disclosure. Furthermore, the description in this section (Means for Solving the Problems) does not describe all essential features of the present invention, and therefore, subcombinations of the described features may also constitute the present invention. .

本開示のある態様によれば、ゲート電圧が耐圧を超えるのを抑制できる。 According to an aspect of the present disclosure, it is possible to suppress the gate voltage from exceeding the breakdown voltage.

図１は、実施形態に係るスイッチング回路のブロック図である。FIG. 1 is a block diagram of a switching circuit according to an embodiment. 図２は、スイッチングトランジスタＭのターンオン動作を説明する波形図である。FIG. 2 is a waveform diagram illustrating the turn-on operation of the switching transistor M. 図３は、スイッチングトランジスタＭのターンオフ動作を説明する波形図である。FIG. 3 is a waveform diagram illustrating the turn-off operation of the switching transistor M. 図４は、変形例１に係るスイッチング回路の回路図である。FIG. 4 is a circuit diagram of a switching circuit according to Modification 1. 図５は、変形例２に係るスイッチング回路の回路図である。FIG. 5 is a circuit diagram of a switching circuit according to a second modification. 図６は、変形例３に係るスイッチング回路の回路図である。FIG. 6 is a circuit diagram of a switching circuit according to modification example 3.

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。 (Summary of embodiment)
1 provides an overview of some exemplary embodiments of the present disclosure. This Summary is intended to provide a simplified description of some concepts of one or more embodiments in order to provide a basic understanding of the embodiments and as a prelude to the more detailed description that is presented later. It does not limit the size. This summary is not an exhaustive overview of all possible embodiments and is not intended to identify key elements of all embodiments or to delineate the scope of any or all aspects. For convenience, "one embodiment" may be used to refer to one embodiment (example or modification) or multiple embodiments (examples or modifications) disclosed in this specification.

一実施形態に係る半導体装置は、ＧａＮチップと、ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、スイッチングトランジスタのドレインと接続されたドレイン端子と、スイッチングトランジスタのソースと接続されたソース端子と、第１ゲート端子と、第１ゲート端子とスイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、アノードがスイッチングトランジスタのゲート側となる向きで接続された第１整流素子と、第１ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、カソードがスイッチングトランジスタのゲート側となる向きで接続された第２整流素子と、を備える。 A semiconductor device according to an embodiment includes a GaN chip, a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip, a drain terminal connected to the drain of the switching transistor, and a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip. A source terminal connected to the source, a first gate terminal, an impedance element connected between the first gate terminal and the gate of the switching transistor, and an impedance element connected in parallel between the first gate terminal and the gate of the switching transistor. A first rectifier element connected in a direction such that its anode is on the gate side of the switching transistor, and a first rectifier element connected in parallel with an impedance element between the first gate terminal and the gate of the switching transistor, and a cathode connected in a direction such that its cathode is on the gate side of the switching transistor. and a second rectifying element connected by.

この構成によると、スイッチングトランジスタをターンオンする際に、第１ゲート端子にハイ電圧Ｖ_Ｈが印加されたときに、スイッチングトランジスタのゲート容量は、第１整流素子を介して充電され、ゲート電圧は、Ｖ_Ｈ－Ｖ_Ｆまで上昇し、その後、抵抗を介してＶ_Ｈまで上昇する。Ｖ_Ｆは第１整流素子の順方向電圧である。リンギングは、ハイ電圧Ｖ_Ｈが印加された直後の数ｎｓの時間期間の間に発生するが、この間は、第１整流素子に電流が流れているため、第１整流素子による電圧クランプが有効であるから、ゲート電圧の跳ね上がりを抑制でき、ゲート耐圧を超えるのを抑制できる。 According to this configuration, when the switching transistor is turned on and the high voltage _VH is applied to the first gate terminal, the gate capacitance of the switching transistor is charged via the first rectifying element, and the gate voltage is The voltage rises to V _H -V _F , and then rises to V _H through the resistance. V _F is the forward voltage of the first rectifying element. Ringing occurs during a period of several nanoseconds immediately after the high voltage _VH is applied, but during this time, the voltage clamping by the first rectifying element is not effective because current is flowing through the first rectifying element. Because of this, it is possible to suppress the jump in the gate voltage and prevent it from exceeding the gate withstand voltage.

一実施形態において、半導体装置は、ＧａＮ－ＨＥＭＴのゲートと直接接続される第２ゲート端子をさらに備えてもよい。これにより、抵抗および第１整流素子、第２整流素子を経由せずに、直接、スイッチングトランジスタのゲートに、ハイ電圧あるいはロー電圧を印加することができるため、セルフターンオンなどを防止できるようになる。 In one embodiment, the semiconductor device may further include a second gate terminal directly connected to the gate of the GaN-HEMT. This allows high or low voltage to be applied directly to the gate of the switching transistor without going through the resistor, the first rectifying element, and the second rectifying element, making it possible to prevent self-turn-on. .

一実施形態において、第１整流素子および第２整流素子はそれぞれ、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴであってもよい。 In one embodiment, each of the first rectifying element and the second rectifying element may be a GaN-HEMT whose gate and drain are shorted.

一実施形態において、インピーダンス素子は、抵抗であってもよい。 In one embodiment, the impedance element may be a resistor.

一実施形態において、スイッチングトランジスタン インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴであってもよい。 In one embodiment, the switching transistor impedance element may be a normally-on GaN-HEMT with a gate and source shorted.

一実施形態に係るスイッチング回路は、上述のいずれかの半導体装置と、半導体装置のスイッチングトランジスタを駆動するゲート駆動回路と、を備えてもよい。 A switching circuit according to an embodiment may include any of the semiconductor devices described above and a gate drive circuit that drives a switching transistor of the semiconductor device.

一実施形態において、ゲート駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。 In one embodiment, the gate drive circuit may be monolithically integrated into one semiconductor substrate. "Integration" includes cases where all of the circuit components are formed on a semiconductor substrate, cases where the main components of the circuit are integrated, and some of the components are integrated to adjust the circuit constants. A resistor, a capacitor, etc. may be provided outside the semiconductor substrate. By integrating circuits on one chip, the circuit area can be reduced and the characteristics of circuit elements can be kept uniform.

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。 (Embodiment)
Hereinafter, preferred embodiments will be described with reference to the drawings. Identical or equivalent components, members, and processes shown in each drawing are designated by the same reference numerals, and redundant explanations will be omitted as appropriate. Furthermore, the embodiments are illustrative rather than limiting the disclosure and invention, and all features and combinations thereof described in the embodiments are not necessarily essential to the disclosure and invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In this specification, "a state in which member A is connected to member B" refers to not only a case where member A and member B are physically directly connected, but also a state in which member A and member B are electrically connected. This also includes cases in which they are indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects achieved by their combination.

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 Similarly, "a state in which member C is connected (provided) between member A and member B" refers to a state in which member A and member C or member B and member C are directly connected. In addition, it also includes cases where they are indirectly connected via other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their combination.

また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。 In addition, in this specification, the symbols attached to electrical signals such as voltage signals and current signals, or circuit elements such as resistors, capacitors, and inductors are used as necessary to indicate the respective voltage value, current value, or circuit constant (resistance). value, capacitance value, inductance).

図１は、実施形態に係るスイッチング回路１００のブロック図である。スイッチング回路１００は、半導体装置２００およびゲート駆動回路３００を備える。半導体装置２００は、ＧａＮチップ（ＧａＮ基板）２０２、ドレイン端子Ｄ、第１ゲート端子Ｇ１、ソース端子Ｓを備える。 FIG. 1 is a block diagram of a switching circuit 100 according to an embodiment. The switching circuit 100 includes a semiconductor device 200 and a gate drive circuit 300. The semiconductor device 200 includes a GaN chip (GaN substrate) 202, a drain terminal D, a first gate terminal G1, and a source terminal S.

スイッチングトランジスタＭ１は、ＧａＮチップ２０２上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）である。ドレイン端子Ｄは、スイッチングトランジスタＭ１のドレインと接続され、ソース端子Ｓは、スイッチングトランジスタＭ１のソースＳと接続される。 The switching transistor M1 is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip 202. The drain terminal D is connected to the drain of the switching transistor M1, and the source terminal S is connected to the source S of the switching transistor M1.

ＧａＮチップ２０２には、スイッチングトランジスタＭ１に加えて、抵抗Ｒ１、第１整流素子Ｄ１、第２整流素子Ｄ２が集積化されている。 In addition to the switching transistor M1, the GaN chip 202 integrates a resistor R1, a first rectifying element D1, and a second rectifying element D2.

抵抗Ｒ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に接続されるインピーダンス素子である。 The resistor R1 is an impedance element connected between the first gate terminal G1 and the gate of the switching transistor M1.

第１整流素子Ｄ１は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、アノードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。 The first rectifying element D1 is connected in parallel with the resistor R1 between the first gate terminal G1 and the gate of the switching transistor M1, with its anode facing toward the gate of the switching transistor M1.

第２整流素子Ｄ２は、第１ゲート端子Ｇ１とスイッチングトランジスタＭ１のゲートの間に抵抗Ｒ１と並列に、カソードがスイッチングトランジスタＭ１のゲート側となる向きで接続される。 The second rectifying element D2 is connected in parallel with the resistor R1 between the first gate terminal G1 and the gate of the switching transistor M1, with its cathode facing toward the gate of the switching transistor M1.

ゲート駆動回路３００は、入力端子ＩＮの制御信号に応じて、半導体装置２００のスイッチングトランジスタＭ１を駆動する。ゲート駆動回路３００は、Ｓｉチップ上に形成されており、その最終段に設けられたプリドライバ３０２を含む。プリドライバ３０２は、ＰＭＯＳトランジスタＭＰ１と、ＮＭＯＳトランジスタＭＮ１を含んでもよい。ＰＭＯＳトランジスタＭＰ１のソースには、ハイ電圧として電源電圧Ｖ_ＤＤが印加される。ここでは、各電圧の基準を、スイッチングトランジスタＭ１のソース（ソース端子Ｓ）にとるものとする。ここでは、理解の容易化と説明の簡潔化のため、ソース端子Ｓの電圧は、０Ｖであるとする。ゲート駆動回路３００には、プリドライバ３０２の他に、ロジック回路やその他の回路ブロックが形成される。 Gate drive circuit 300 drives switching transistor M1 of semiconductor device 200 in response to a control signal at input terminal IN. The gate drive circuit 300 is formed on a Si chip, and includes a pre-driver 302 provided at the final stage. Pre-driver 302 may include a PMOS transistor MP1 and an NMOS transistor MN1. A power supply voltage _VDD is applied as a high voltage to the source of the PMOS transistor MP1. Here, the reference for each voltage is assumed to be the source (source terminal S) of the switching transistor M1. Here, for ease of understanding and simplification of explanation, it is assumed that the voltage of the source terminal S is 0V. In addition to the predriver 302, a logic circuit and other circuit blocks are formed in the gate drive circuit 300.

ゲート駆動回路３００の第１出力端子ＯＵＴ１は、半導体装置２００の第１ゲート端子Ｇ１と接続されている。スイッチング回路１００は、ひとつのパッケージに収容されていてもよいし、半導体装置２００とゲート駆動回路３００が別々のパッケージに収容されていてもよい。 The first output terminal OUT1 of the gate drive circuit 300 is connected to the first gate terminal G1 of the semiconductor device 200. The switching circuit 100 may be housed in one package, or the semiconductor device 200 and the gate drive circuit 300 may be housed in separate packages.

以上がスイッチング回路１００の構成である。続いてその動作を説明する。 The above is the configuration of the switching circuit 100. Next, we will explain its operation.

図２は、スイッチングトランジスタＭ１のターンオン動作を説明する波形図である。時刻ｔ_０より前において、制御信号ＩＮはローであり、ゲート駆動回路３００の第１出力端子ＯＵＴ１および半導体装置２００の第１ゲート端子Ｇ１の電圧Ｖ_Ｇ１は、０Ｖである。スイッチングトランジスタＭ１のゲート電圧Ｖｇもゼロであり、スイッチングトランジスタＭ１はオフ状態である。 FIG. 2 is a waveform diagram illustrating the turn-on operation of the switching transistor M1. Before time _t0 , the control signal IN is low, and the voltage VG1 of the first output terminal OUT1 of the gate drive circuit 300 and the first gate terminal G1 of the semiconductor device 200 is _0V . The gate voltage Vg of the switching transistor M1 is also zero, and the switching transistor M1 is in an off state.

時刻ｔ_０に制御信号ＩＮがハイとなると、半導体装置２００の第１ゲート端子Ｇ１の電圧Ｖ_Ｇ１は、電源電圧Ｖ_ＤＤに向かって上昇する。スイッチングトランジスタＭ１のターンオン動作では、Ｖ_Ｇ１＞Ｖｇの関係が成り立つから、第２整流素子Ｄ２には電流は流れず、第１整流素子Ｄ１および抵抗Ｒ１を経由して、スイッチングトランジスタＭ１のゲート容量が充電される。ここで、抵抗Ｒ１のインピーダンスは、第１整流素子Ｄ１のインピーダンスよりも高く、時刻ｔ_０の直後は、主として、第１整流素子Ｄ１を介した経路で、スイッチングトランジスタＭ１のゲート容量が充電され、ゲート電圧ＶｇはＶ_ＤＤ－Ｖ_Ｆまで上昇する（ｔ_１）。Ｖ_Ｆは、第１整流素子Ｄ１の順方向電圧である。ゲート電圧ＶｇがＶ_ＤＤ－Ｖ_Ｆまで達すると、第１整流素子Ｄ１に電流が流れなくなり、抵抗Ｒ１を介して、スイッチングトランジスタＭ１のゲート容量が充電され、ゲート電圧Ｖｇは、電源電圧Ｖ_ＤＤまで上昇する。 When the control signal IN becomes high at time t ₀ , the voltage V _G1 at the first gate terminal G1 of the semiconductor device 200 increases toward the power supply voltage V _DD . In the turn-on operation of the switching transistor M1, the relationship V _G1 > Vg holds, so no current flows through the second rectifying element D2, and the gate capacitance of the switching transistor M1 increases through the first rectifying element D1 and resistor R1. It will be charged. Here, the impedance of the resistor R1 is higher than the impedance of the first rectifying element D1, and immediately after time _t0 , the gate capacitance of the switching transistor M1 is mainly charged through the path via the first rectifying element D1. The gate voltage Vg rises to V _DD −V _F (t ₁ ). _VF is the forward voltage of the first rectifying element D1. When the gate voltage Vg reaches V _DD -V _F , current no longer flows through the first rectifying element D1, the gate capacitance of the switching transistor M1 is charged via the resistor R1, and the gate voltage Vg reaches the power supply voltage V _DD. Rise.

以上がスイッチング回路１００のターンオン動作である。プリドライバ３０２の出力から、スイッチングトランジスタＭ１のゲートに至る経路上には、ボンディングワイヤや配線などが存在し、それらは寄生インダクタンスを有する。寄生インダクタは共振回路を形成するため、ゲート電圧をスイッチングすると共振回路にリンギングが発生する。 The above is the turn-on operation of the switching circuit 100. Bonding wires, wiring, etc. exist on the path from the output of the pre-driver 302 to the gate of the switching transistor M1, and these have parasitic inductance. Since the parasitic inductor forms a resonant circuit, switching the gate voltage causes ringing in the resonant circuit.

このリンギングは、ターンオン直後の短い時間区間（数ｎｓのオーダ）に発生する。リンギングが、第１整流素子Ｄ１に電流が流れる期間ｔ_０～ｔ_１において発生するとき、第１整流素子Ｄ１による電圧クランプが有効であるから、ゲート電圧Ｖｇは、Ｖ_ＤＤ－Ｖ_Ｆ以下にクランプされる。これにより、ゲート電圧Ｖｇが、スイッチングトランジスタＭ１のゲート耐圧を超えるのを抑制できる。 This ringing occurs in a short time period (on the order of several ns) immediately after turn-on. When ringing occurs during the period t ₀ to t ₁ in which current flows through the first rectifying element D1, the voltage clamping by the first rectifying element D1 is effective, so the gate voltage Vg is clamped to below V _DD −V _F be done. Thereby, the gate voltage Vg can be suppressed from exceeding the gate breakdown voltage of the switching transistor M1.

図３は、スイッチングトランジスタＭ１のターンオフ動作を説明する波形図である。時刻ｔ_０より前において、制御信号ＩＮはハイであり、ゲート駆動回路３００の第１出力端子ＯＵＴ１および半導体装置２００の第１ゲート端子Ｇ１の電圧Ｖ_Ｇ１は、ハイ電圧Ｖ_ＤＤである。スイッチングトランジスタＭ１のゲート電圧Ｖｇもハイ電圧Ｖ_ＤＤであり、スイッチングトランジスタＭ１はオン状態である。 FIG. 3 is a waveform diagram illustrating the turn-off operation of the switching transistor M1. Before time _t0 , the control signal IN is high, and the voltage VG1 of the first output terminal OUT1 of the gate drive circuit 300 and the first gate terminal _G1 of the semiconductor device 200 is the high voltage _VDD . The gate voltage Vg of the switching transistor M1 is also a high voltage _VDD , and the switching transistor M1 is in an on state.

時刻ｔ_０に制御信号ＩＮがローとなると、半導体装置２００の第１ゲート端子Ｇ１の電圧Ｖ_Ｇ１は、０Ｖに向かって低下する。スイッチングトランジスタＭ１のターンオフ動作では、Ｖ_Ｇ１＜Ｖｇの関係が成り立つから、第１整流素子Ｄ１には電流は流れず、第２整流素子Ｄ２および抵抗Ｒ１を経由して、スイッチングトランジスタＭ１のゲート容量が放電される。ここで、抵抗Ｒ１のインピーダンスは、第２整流素子Ｄ２のインピーダンスよりも高く、時刻ｔ_０の直後は、主として、第２整流素子Ｄ２を介した経路で、スイッチングトランジスタＭ１のゲート容量が放電され、ゲート電圧Ｖｇは０＋Ｖ_Ｆまで低下する（ｔ_１）。Ｖ_Ｆは、第２整流素子Ｄ２の順方向電圧である。ゲート電圧Ｖｇが０＋Ｖ_Ｆまで低下すると、第２整流素子Ｄ２に電流が流れなくなり、抵抗Ｒ１を介して、スイッチングトランジスタＭ１のゲート容量が放電され、ゲート電圧Ｖｇは０Ｖまで低下する。 When the control signal IN becomes low at time _t0 , the voltage _VG1 at the first gate terminal G1 of the semiconductor device 200 decreases toward 0V. In the turn-off operation of the switching transistor M1, since the relationship V _G1 <Vg holds, no current flows through the first rectifying element D1, and the gate capacitance of the switching transistor M1 increases through the second rectifying element D2 and the resistor R1. Discharged. Here, the impedance of the resistor R1 is higher than the impedance of the second rectifying element D2, and immediately after time _t0 , the gate capacitance of the switching transistor M1 is mainly discharged through the path via the second rectifying element D2. The gate voltage Vg decreases to 0+V _F (t ₁ ). _VF is the forward voltage of the second rectifying element D2. When the gate voltage Vg decreases to 0+ _VF , current no longer flows through the second rectifying element D2, the gate capacitance of the switching transistor M1 is discharged via the resistor R1, and the gate voltage Vg decreases to 0V.

以上がスイッチング回路１００のターンオフ動作である。ターンオフ時にも、ゲート電圧の遷移に起因して、共振回路にリンギングが発生する。リンギングが、第２整流素子Ｄ２に電流が流れる期間ｔ_０～ｔ_１において発生するとき、第２整流素子Ｄ２による電圧クランプが有効であるから、ゲート電圧Ｖｇは、０Ｖ＋Ｖ_Ｆ以上にクランプされる。これにより、ゲート電圧Ｖｇが、スイッチングトランジスタＭ１の負側のゲート耐圧を超えるのを抑制できる。 The above is the turn-off operation of the switching circuit 100. Even at turn-off, ringing occurs in the resonant circuit due to gate voltage transitions. When ringing occurs during the period t ₀ to t ₁ during which current flows through the second rectifying element D2, the voltage clamping by the second rectifying element D2 is effective, so the gate voltage Vg is clamped to 0V+V _F or more. Thereby, the gate voltage Vg can be suppressed from exceeding the negative gate breakdown voltage of the switching transistor M1.

続いてスイッチング回路１００の変形例を説明する。 Next, a modification of the switching circuit 100 will be explained.

図４は、変形例１に係るスイッチング回路１００Ａの回路図である。半導体装置２００Ａは、第２ゲート端子Ｇ２をさらに備える。第２ゲート端子Ｇ２は、スイッチングトランジスタＭ１のゲートと直接接続されている。 FIG. 4 is a circuit diagram of a switching circuit 100A according to modification 1. The semiconductor device 200A further includes a second gate terminal G2. The second gate terminal G2 is directly connected to the gate of the switching transistor M1.

ゲート駆動回路３００Ａは、第２出力端子ＯＵＴ２およびプリドライバ３０４をさらに備える。第２出力端子ＯＵＴ２は、第２ゲート端子Ｇ２と接続される。 The gate drive circuit 300A further includes a second output terminal OUT2 and a pre-driver 304. The second output terminal OUT2 is connected to the second gate terminal G2.

プリドライバ３０４は、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２を含む。ＰＭＯＳトランジスタＭＰ２は、スイッチングトランジスタＭ１のゲート電圧Ｖｇが電源電圧Ｖ_ＤＤ付近まで上昇した後にオンとなり、スイッチングトランジスタＭ１のゲート電圧Ｖｇを電源電圧Ｖ_ＤＤに固定する。ＮＭＯＳトランジスタＭＮ２は、スイッチングトランジスタＭ１のゲート電圧Ｖｇが０Ｖに遷移した後にオンとなり、スイッチングトランジスタＭ１のゲート電圧Ｖｇを０Ｖに固定する。 Predriver 304 includes a PMOS transistor MP2 and an NMOS transistor MN2. The PMOS transistor MP2 is turned on after the gate voltage Vg of the switching transistor M1 rises to around the power supply voltage _VDD , and fixes the gate voltage Vg of the switching transistor M1 to the power supply voltage _VDD . The NMOS transistor MN2 is turned on after the gate voltage Vg of the switching transistor M1 transitions to 0V, and fixes the gate voltage Vg of the switching transistor M1 to 0V.

図５は、変形例２に係るスイッチング回路１００Ｂの回路図である。この変形例において、第１整流素子Ｄ１および第２整流素子Ｄ２は、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴで構成されている。ＧａＮ－ＨＥＭＴは、ゲートが非絶縁であり、ゲートソース間に一定以上の電圧が印加されると、ダイオード特性を示す。このダイオード特性を、整流素子として利用することができる。 FIG. 5 is a circuit diagram of a switching circuit 100B according to a second modification. In this modification, the first rectifying element D1 and the second rectifying element D2 are composed of GaN-HEMTs whose gates and drains are short-circuited. A GaN-HEMT has a non-insulated gate and exhibits diode characteristics when a voltage above a certain level is applied between the gate and source. This diode characteristic can be used as a rectifier.

図６は、変形例３に係るスイッチング回路１００Ｃの回路図である。この変形例においては、スイッチングトランジスタＭ１のゲートと第１ゲート端子Ｇ１の間のインピーダンス素子として、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴ（デプレッション型トランジスタ）ＭＤ１が利用される。デプレッション型トランジスタＭＤ１はオン状態となり、そのオン抵抗が、インピーダンス素子として機能する。 FIG. 6 is a circuit diagram of a switching circuit 100C according to modification 3. In this modification, a normally-on GaN-HEMT (depression type transistor) MD1 whose gate and source are shorted is used as an impedance element between the gate of the switching transistor M1 and the first gate terminal G1. The depletion type transistor MD1 is turned on, and its on-resistance functions as an impedance element.

実施形態にもとづき、具体的な語句を用いて本発明を説明したが、実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。 Although the present invention has been described using specific words based on the embodiments, the embodiments merely illustrate the principles and applications of the present invention, and the embodiments do not include the scope of the invention defined in the claims. Many modifications and changes in arrangement are permitted without departing from the spirit of the invention.

（付記）
本明細書には以下の技術が開示される。 (Additional note)
The following technology is disclosed in this specification.

（項目１）
ＧａＮチップと、
前記ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第１ゲート端子と、
前記第１ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第１整流素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第２整流素子と、
を備える、半導体装置。 (Item 1)
GaN chip and
a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip;
a drain terminal connected to the drain of the switching transistor;
a source terminal connected to the source of the switching transistor;
a first gate terminal;
an impedance element connected between the first gate terminal and the gate of the switching transistor;
a first rectifier element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor with an anode thereof facing the gate side of the switching transistor;
a second rectifier element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor, with its cathode facing the gate side of the switching transistor;
A semiconductor device comprising:

（項目２）
前記ＧａＮ－ＨＥＭＴの前記ゲートと直接接続される第２ゲート端子をさらに備える項目１に記載の半導体装置。 (Item 2)
The semiconductor device according to item 1, further comprising a second gate terminal directly connected to the gate of the GaN-HEMT.

（項目３）
前記第１整流素子および前記第２整流素子はそれぞれ、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴである、項目１または２に記載の半導体装置。 (Item 3)
3. The semiconductor device according to item 1 or 2, wherein each of the first rectifying element and the second rectifying element is a GaN-HEMT whose gate and drain are short-circuited.

（項目４）
前記インピーダンス素子は、抵抗である、項目１から３のいずれかに記載の半導体装置。 (Item 4)
4. The semiconductor device according to claim 1, wherein the impedance element is a resistor.

（項目５）
スイッチングトランジスタン
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴである、項目１から４のいずれかに記載の半導体装置。 (Item 5)
Switching Transistor The semiconductor device according to any one of items 1 to 4, wherein the impedance element is a normally-on GaN-HEMT with a gate and source shorted.

（項目６）
項目１から５のいずれかに記載の半導体装置と、
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。 (Item 6)
The semiconductor device according to any one of items 1 to 5,
a gate drive circuit that drives the switching transistor of the semiconductor device;
A switching circuit comprising:

１００ スイッチング回路
２００ 半導体装置
２０２ ＧａＮチップ
Ｍ１ スイッチングトランジスタ
Ｇ１ 第１ゲート端子
Ｇ２ 第２ゲート端子
Ｒ１ 抵抗
Ｄ１ 第１整流素子
Ｄ２ 第２整流素子
３００ ゲート駆動回路
３０２，３０４ プリドライバ 100 Switching circuit 200 Semiconductor device 202 GaN chip M1 Switching transistor G1 First gate terminal G2 Second gate terminal R1 Resistor D1 First rectifier D2 Second rectifier 300 Gate drive circuit 302, 304 Predriver

Claims (6)

ＧａＮチップと、
前記ＧａＮチップ上に形成されるＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第１ゲート端子と、
前記第１ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第１整流素子と、
前記第１ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第２整流素子と、
を備える、半導体装置。 GaN chip and
a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip;
a drain terminal connected to the drain of the switching transistor;
a source terminal connected to the source of the switching transistor;
a first gate terminal;
an impedance element connected between the first gate terminal and the gate of the switching transistor;
a first rectifying element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor, with its anode facing the gate side of the switching transistor;
a second rectifier element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor with its cathode facing the gate side of the switching transistor;
A semiconductor device comprising: 前記ＧａＮ－ＨＥＭＴの前記ゲートと直接接続される第２ゲート端子をさらに備える請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a second gate terminal directly connected to the gate of the GaN-HEMT. 前記第１整流素子および前記第２整流素子はそれぞれ、ゲートドレイン間をショートしたＧａＮ－ＨＥＭＴである、請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein each of the first rectifying element and the second rectifying element is a GaN-HEMT whose gate and drain are shorted. 前記インピーダンス素子は、抵抗である、請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the impedance element is a resistor. スイッチングトランジスタン
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのＧａＮ－ＨＥＭＴである、請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the impedance element is a normally-on GaN-HEMT with a gate and source shorted. 請求項１または２に記載の半導体装置と、
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。 A semiconductor device according to claim 1 or 2,
a gate drive circuit that drives the switching transistor of the semiconductor device;
A switching circuit comprising:

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