JP2024039516A - Semiconductor device and switching circuit - Google Patents
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Abstract
Description
本開示は、半導体装置に関する。 The present disclosure relates to a semiconductor device.
DC/DCコンバータや、AC/DCコンバータ、インバータをはじめとするパワーエレクトロニクスの分野において、ハーフブリッジ回路やフルブリッジ回路などのスイッチング回路が用いられる。 Switching circuits such as half-bridge circuits and full-bridge circuits are used in the field of power electronics, including DC/DC converters, AC/DC converters, and inverters.
パワーエレクトロニクス分野では、スイッチング回路に使用されるスイッチングデバイスとして、従来のSiデバイスからGaNデバイスへの移行が進められている。GaNデバイスはSiデバイスに比べてオン抵抗が小さいことから、高効率動作が可能である。また、スイッチング損失が小さいことから、スイッチング周波数を高めることができ、これにより、付随するインダクタなどのサイズを小さくでき、装置を小型化できるという利点をもたらす。 In the field of power electronics, a transition from conventional Si devices to GaN devices is underway as switching devices used in switching circuits. Since GaN devices have a lower on-resistance than Si devices, they can operate with high efficiency. Further, since the switching loss is small, the switching frequency can be increased, which brings about the advantage that the size of the accompanying inductor etc. can be reduced, and the device can be made smaller.
このように、GaN-HEMTは、Si-MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に比べて優れた特性を有するが、ゲート耐圧が低いという問題がある。具体的にはSi-MOSFETは、ゲートソース間しきい値電圧が2~4Vであるのに対して、ゲート耐圧は±20V程度である。一方、GaN-HEMTは、しきい値電圧が0.6~2.5V程度であるのに対して、ゲート耐圧が、2~10Vと低い。 As described above, GaN-HEMTs have superior characteristics compared to Si-MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but they have a problem of low gate breakdown voltage. Specifically, a Si-MOSFET has a gate-source threshold voltage of 2 to 4V, but a gate breakdown voltage of about ±20V. On the other hand, GaN-HEMTs have a threshold voltage of about 0.6 to 2.5V, but a gate breakdown voltage of 2 to 10V, which is low.
GaN-HEMTのゲート信号の伝送経路上に、寄生インダクタが存在すると、リンギングによってゲート電圧が跳ね上がり、耐圧を超えるおそれがある。 If a parasitic inductor exists on the transmission path of the gate signal of the GaN-HEMT, the gate voltage may jump due to ringing and may exceed the withstand voltage.
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、耐圧オーバーを抑制可能な半導体装置の提供にある。 The present disclosure has been made in view of the above problems, and one exemplary objective of a certain aspect thereof is to provide a semiconductor device that can suppress overvoltage breakdown.
本開示のある態様の半導体装置は、GaNチップと、GaNチップ上に形成されるGaN-HEMT(High Electron Mobility Transistor)であるスイッチングトランジスタと、スイッチングトランジスタのドレインと接続されたドレイン端子と、スイッチングトランジスタのソースと接続されたソース端子と、第1ゲート端子と、第1ゲート端子とスイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、第1ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、アノードがスイッチングトランジスタのゲート側となる向きで接続された第1整流素子と、第1ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、カソードがスイッチングトランジスタのゲート側となる向きで接続された第2整流素子と、を備える。 A semiconductor device according to an embodiment of the present disclosure includes a GaN chip, a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip, a drain terminal connected to the drain of the switching transistor, and a switching transistor. a source terminal connected to the source of the switching transistor, a first gate terminal, an impedance element connected between the first gate terminal and the gate of the switching transistor, and an impedance element between the first gate terminal and the gate of the switching transistor. A first rectifier element connected in parallel with the anode facing the gate side of the switching transistor, and an impedance element connected in parallel between the first gate terminal and the gate of the switching transistor, the cathode facing the gate side of the switching transistor. and a second rectifying element connected in the same direction.
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。 Note that arbitrary combinations of the above components, and mutual substitution of components and expressions among methods, devices, systems, etc., are also effective as aspects of the present invention or the present disclosure. Furthermore, the description in this section (Means for Solving the Problems) does not describe all essential features of the present invention, and therefore, subcombinations of the described features may also constitute the present invention. .
本開示のある態様によれば、ゲート電圧が耐圧を超えるのを抑制できる。 According to an aspect of the present disclosure, it is possible to suppress the gate voltage from exceeding the breakdown voltage.
(実施形態の概要)
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、1つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態(実施例や変形例)または複数の実施形態(実施例や変形例)を指すものとして用いる場合がある。
(Summary of embodiment)
1 provides an overview of some exemplary embodiments of the present disclosure. This Summary is intended to provide a simplified description of some concepts of one or more embodiments in order to provide a basic understanding of the embodiments and as a prelude to the more detailed description that is presented later. It does not limit the size. This summary is not an exhaustive overview of all possible embodiments and is not intended to identify key elements of all embodiments or to delineate the scope of any or all aspects. For convenience, "one embodiment" may be used to refer to one embodiment (example or modification) or multiple embodiments (examples or modifications) disclosed in this specification.
一実施形態に係る半導体装置は、GaNチップと、GaNチップ上に形成されるGaN-HEMT(High Electron Mobility Transistor)であるスイッチングトランジスタと、スイッチングトランジスタのドレインと接続されたドレイン端子と、スイッチングトランジスタのソースと接続されたソース端子と、第1ゲート端子と、第1ゲート端子とスイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、第1ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、アノードがスイッチングトランジスタのゲート側となる向きで接続された第1整流素子と、第1ゲート端子とスイッチングトランジスタのゲートの間にインピーダンス素子と並列に、カソードがスイッチングトランジスタのゲート側となる向きで接続された第2整流素子と、を備える。 A semiconductor device according to an embodiment includes a GaN chip, a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip, a drain terminal connected to the drain of the switching transistor, and a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip. A source terminal connected to the source, a first gate terminal, an impedance element connected between the first gate terminal and the gate of the switching transistor, and an impedance element connected in parallel between the first gate terminal and the gate of the switching transistor. A first rectifier element connected in a direction such that its anode is on the gate side of the switching transistor, and a first rectifier element connected in parallel with an impedance element between the first gate terminal and the gate of the switching transistor, and a cathode connected in a direction such that its cathode is on the gate side of the switching transistor. and a second rectifying element connected by.
この構成によると、スイッチングトランジスタをターンオンする際に、第1ゲート端子にハイ電圧VHが印加されたときに、スイッチングトランジスタのゲート容量は、第1整流素子を介して充電され、ゲート電圧は、VH-VFまで上昇し、その後、抵抗を介してVHまで上昇する。VFは第1整流素子の順方向電圧である。リンギングは、ハイ電圧VHが印加された直後の数nsの時間期間の間に発生するが、この間は、第1整流素子に電流が流れているため、第1整流素子による電圧クランプが有効であるから、ゲート電圧の跳ね上がりを抑制でき、ゲート耐圧を超えるのを抑制できる。 According to this configuration, when the switching transistor is turned on and the high voltage VH is applied to the first gate terminal, the gate capacitance of the switching transistor is charged via the first rectifying element, and the gate voltage is The voltage rises to V H -V F , and then rises to V H through the resistance. V F is the forward voltage of the first rectifying element. Ringing occurs during a period of several nanoseconds immediately after the high voltage VH is applied, but during this time, the voltage clamping by the first rectifying element is not effective because current is flowing through the first rectifying element. Because of this, it is possible to suppress the jump in the gate voltage and prevent it from exceeding the gate withstand voltage.
一実施形態において、半導体装置は、GaN-HEMTのゲートと直接接続される第2ゲート端子をさらに備えてもよい。これにより、抵抗および第1整流素子、第2整流素子を経由せずに、直接、スイッチングトランジスタのゲートに、ハイ電圧あるいはロー電圧を印加することができるため、セルフターンオンなどを防止できるようになる。 In one embodiment, the semiconductor device may further include a second gate terminal directly connected to the gate of the GaN-HEMT. This allows high or low voltage to be applied directly to the gate of the switching transistor without going through the resistor, the first rectifying element, and the second rectifying element, making it possible to prevent self-turn-on. .
一実施形態において、第1整流素子および第2整流素子はそれぞれ、ゲートドレイン間をショートしたGaN-HEMTであってもよい。 In one embodiment, each of the first rectifying element and the second rectifying element may be a GaN-HEMT whose gate and drain are shorted.
一実施形態において、インピーダンス素子は、抵抗であってもよい。 In one embodiment, the impedance element may be a resistor.
一実施形態において、スイッチングトランジスタン インピーダンス素子は、ゲートソース間をショートしたノーマリオンのGaN-HEMTであってもよい。 In one embodiment, the switching transistor impedance element may be a normally-on GaN-HEMT with a gate and source shorted.
一実施形態に係るスイッチング回路は、上述のいずれかの半導体装置と、半導体装置のスイッチングトランジスタを駆動するゲート駆動回路と、を備えてもよい。 A switching circuit according to an embodiment may include any of the semiconductor devices described above and a gate drive circuit that drives a switching transistor of the semiconductor device.
一実施形態において、ゲート駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。 In one embodiment, the gate drive circuit may be monolithically integrated into one semiconductor substrate. "Integration" includes cases where all of the circuit components are formed on a semiconductor substrate, cases where the main components of the circuit are integrated, and some of the components are integrated to adjust the circuit constants. A resistor, a capacitor, etc. may be provided outside the semiconductor substrate. By integrating circuits on one chip, the circuit area can be reduced and the characteristics of circuit elements can be kept uniform.
(実施形態)
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
(Embodiment)
Hereinafter, preferred embodiments will be described with reference to the drawings. Identical or equivalent components, members, and processes shown in each drawing are designated by the same reference numerals, and redundant explanations will be omitted as appropriate. Furthermore, the embodiments are illustrative rather than limiting the disclosure and invention, and all features and combinations thereof described in the embodiments are not necessarily essential to the disclosure and invention.
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In this specification, "a state in which member A is connected to member B" refers to not only a case where member A and member B are physically directly connected, but also a state in which member A and member B are electrically connected. This also includes cases in which they are indirectly connected via other members that do not substantially affect the connection state or impair the functions and effects achieved by their combination.
同様に、「部材Cが、部材Aと部材Bの間に接続された(設けられた)状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 Similarly, "a state in which member C is connected (provided) between member A and member B" refers to a state in which member A and member C or member B and member C are directly connected. In addition, it also includes cases where they are indirectly connected via other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their combination.
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数(抵抗値、容量値、インダクタンス)を表すものとする。 In addition, in this specification, the symbols attached to electrical signals such as voltage signals and current signals, or circuit elements such as resistors, capacitors, and inductors are used as necessary to indicate the respective voltage value, current value, or circuit constant (resistance). value, capacitance value, inductance).
図1は、実施形態に係るスイッチング回路100のブロック図である。スイッチング回路100は、半導体装置200およびゲート駆動回路300を備える。半導体装置200は、GaNチップ(GaN基板)202、ドレイン端子D、第1ゲート端子G1、ソース端子Sを備える。
FIG. 1 is a block diagram of a
スイッチングトランジスタM1は、GaNチップ202上に形成されるGaN-HEMT(High Electron Mobility Transistor)である。ドレイン端子Dは、スイッチングトランジスタM1のドレインと接続され、ソース端子Sは、スイッチングトランジスタM1のソースSと接続される。
The switching transistor M1 is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN
GaNチップ202には、スイッチングトランジスタM1に加えて、抵抗R1、第1整流素子D1、第2整流素子D2が集積化されている。
In addition to the switching transistor M1, the GaN
抵抗R1は、第1ゲート端子G1とスイッチングトランジスタM1のゲートの間に接続されるインピーダンス素子である。 The resistor R1 is an impedance element connected between the first gate terminal G1 and the gate of the switching transistor M1.
第1整流素子D1は、第1ゲート端子G1とスイッチングトランジスタM1のゲートの間に抵抗R1と並列に、アノードがスイッチングトランジスタM1のゲート側となる向きで接続される。 The first rectifying element D1 is connected in parallel with the resistor R1 between the first gate terminal G1 and the gate of the switching transistor M1, with its anode facing toward the gate of the switching transistor M1.
第2整流素子D2は、第1ゲート端子G1とスイッチングトランジスタM1のゲートの間に抵抗R1と並列に、カソードがスイッチングトランジスタM1のゲート側となる向きで接続される。 The second rectifying element D2 is connected in parallel with the resistor R1 between the first gate terminal G1 and the gate of the switching transistor M1, with its cathode facing toward the gate of the switching transistor M1.
ゲート駆動回路300は、入力端子INの制御信号に応じて、半導体装置200のスイッチングトランジスタM1を駆動する。ゲート駆動回路300は、Siチップ上に形成されており、その最終段に設けられたプリドライバ302を含む。プリドライバ302は、PMOSトランジスタMP1と、NMOSトランジスタMN1を含んでもよい。PMOSトランジスタMP1のソースには、ハイ電圧として電源電圧VDDが印加される。ここでは、各電圧の基準を、スイッチングトランジスタM1のソース(ソース端子S)にとるものとする。ここでは、理解の容易化と説明の簡潔化のため、ソース端子Sの電圧は、0Vであるとする。ゲート駆動回路300には、プリドライバ302の他に、ロジック回路やその他の回路ブロックが形成される。
ゲート駆動回路300の第1出力端子OUT1は、半導体装置200の第1ゲート端子G1と接続されている。スイッチング回路100は、ひとつのパッケージに収容されていてもよいし、半導体装置200とゲート駆動回路300が別々のパッケージに収容されていてもよい。
The first output terminal OUT1 of the
以上がスイッチング回路100の構成である。続いてその動作を説明する。
The above is the configuration of the
図2は、スイッチングトランジスタM1のターンオン動作を説明する波形図である。時刻t0より前において、制御信号INはローであり、ゲート駆動回路300の第1出力端子OUT1および半導体装置200の第1ゲート端子G1の電圧VG1は、0Vである。スイッチングトランジスタM1のゲート電圧Vgもゼロであり、スイッチングトランジスタM1はオフ状態である。
FIG. 2 is a waveform diagram illustrating the turn-on operation of the switching transistor M1. Before time t0 , the control signal IN is low, and the voltage VG1 of the first output terminal OUT1 of the
時刻t0に制御信号INがハイとなると、半導体装置200の第1ゲート端子G1の電圧VG1は、電源電圧VDDに向かって上昇する。スイッチングトランジスタM1のターンオン動作では、VG1>Vgの関係が成り立つから、第2整流素子D2には電流は流れず、第1整流素子D1および抵抗R1を経由して、スイッチングトランジスタM1のゲート容量が充電される。ここで、抵抗R1のインピーダンスは、第1整流素子D1のインピーダンスよりも高く、時刻t0の直後は、主として、第1整流素子D1を介した経路で、スイッチングトランジスタM1のゲート容量が充電され、ゲート電圧VgはVDD-VFまで上昇する(t1)。VFは、第1整流素子D1の順方向電圧である。ゲート電圧VgがVDD-VFまで達すると、第1整流素子D1に電流が流れなくなり、抵抗R1を介して、スイッチングトランジスタM1のゲート容量が充電され、ゲート電圧Vgは、電源電圧VDDまで上昇する。
When the control signal IN becomes high at time t 0 , the voltage V G1 at the first gate terminal G1 of the
以上がスイッチング回路100のターンオン動作である。プリドライバ302の出力から、スイッチングトランジスタM1のゲートに至る経路上には、ボンディングワイヤや配線などが存在し、それらは寄生インダクタンスを有する。寄生インダクタは共振回路を形成するため、ゲート電圧をスイッチングすると共振回路にリンギングが発生する。
The above is the turn-on operation of the
このリンギングは、ターンオン直後の短い時間区間(数nsのオーダ)に発生する。リンギングが、第1整流素子D1に電流が流れる期間t0~t1において発生するとき、第1整流素子D1による電圧クランプが有効であるから、ゲート電圧Vgは、VDD-VF以下にクランプされる。これにより、ゲート電圧Vgが、スイッチングトランジスタM1のゲート耐圧を超えるのを抑制できる。 This ringing occurs in a short time period (on the order of several ns) immediately after turn-on. When ringing occurs during the period t 0 to t 1 in which current flows through the first rectifying element D1, the voltage clamping by the first rectifying element D1 is effective, so the gate voltage Vg is clamped to below V DD −V F be done. Thereby, the gate voltage Vg can be suppressed from exceeding the gate breakdown voltage of the switching transistor M1.
図3は、スイッチングトランジスタM1のターンオフ動作を説明する波形図である。時刻t0より前において、制御信号INはハイであり、ゲート駆動回路300の第1出力端子OUT1および半導体装置200の第1ゲート端子G1の電圧VG1は、ハイ電圧VDDである。スイッチングトランジスタM1のゲート電圧Vgもハイ電圧VDDであり、スイッチングトランジスタM1はオン状態である。
FIG. 3 is a waveform diagram illustrating the turn-off operation of the switching transistor M1. Before time t0 , the control signal IN is high, and the voltage VG1 of the first output terminal OUT1 of the
時刻t0に制御信号INがローとなると、半導体装置200の第1ゲート端子G1の電圧VG1は、0Vに向かって低下する。スイッチングトランジスタM1のターンオフ動作では、VG1<Vgの関係が成り立つから、第1整流素子D1には電流は流れず、第2整流素子D2および抵抗R1を経由して、スイッチングトランジスタM1のゲート容量が放電される。ここで、抵抗R1のインピーダンスは、第2整流素子D2のインピーダンスよりも高く、時刻t0の直後は、主として、第2整流素子D2を介した経路で、スイッチングトランジスタM1のゲート容量が放電され、ゲート電圧Vgは0+VFまで低下する(t1)。VFは、第2整流素子D2の順方向電圧である。ゲート電圧Vgが0+VFまで低下すると、第2整流素子D2に電流が流れなくなり、抵抗R1を介して、スイッチングトランジスタM1のゲート容量が放電され、ゲート電圧Vgは0Vまで低下する。
When the control signal IN becomes low at time t0 , the voltage VG1 at the first gate terminal G1 of the
以上がスイッチング回路100のターンオフ動作である。ターンオフ時にも、ゲート電圧の遷移に起因して、共振回路にリンギングが発生する。リンギングが、第2整流素子D2に電流が流れる期間t0~t1において発生するとき、第2整流素子D2による電圧クランプが有効であるから、ゲート電圧Vgは、0V+VF以上にクランプされる。これにより、ゲート電圧Vgが、スイッチングトランジスタM1の負側のゲート耐圧を超えるのを抑制できる。
The above is the turn-off operation of the
続いてスイッチング回路100の変形例を説明する。
Next, a modification of the
図4は、変形例1に係るスイッチング回路100Aの回路図である。半導体装置200Aは、第2ゲート端子G2をさらに備える。第2ゲート端子G2は、スイッチングトランジスタM1のゲートと直接接続されている。
FIG. 4 is a circuit diagram of a
ゲート駆動回路300Aは、第2出力端子OUT2およびプリドライバ304をさらに備える。第2出力端子OUT2は、第2ゲート端子G2と接続される。
The
プリドライバ304は、PMOSトランジスタMP2およびNMOSトランジスタMN2を含む。PMOSトランジスタMP2は、スイッチングトランジスタM1のゲート電圧Vgが電源電圧VDD付近まで上昇した後にオンとなり、スイッチングトランジスタM1のゲート電圧Vgを電源電圧VDDに固定する。NMOSトランジスタMN2は、スイッチングトランジスタM1のゲート電圧Vgが0Vに遷移した後にオンとなり、スイッチングトランジスタM1のゲート電圧Vgを0Vに固定する。
図5は、変形例2に係るスイッチング回路100Bの回路図である。この変形例において、第1整流素子D1および第2整流素子D2は、ゲートドレイン間をショートしたGaN-HEMTで構成されている。GaN-HEMTは、ゲートが非絶縁であり、ゲートソース間に一定以上の電圧が印加されると、ダイオード特性を示す。このダイオード特性を、整流素子として利用することができる。
FIG. 5 is a circuit diagram of a
図6は、変形例3に係るスイッチング回路100Cの回路図である。この変形例においては、スイッチングトランジスタM1のゲートと第1ゲート端子G1の間のインピーダンス素子として、ゲートソース間をショートしたノーマリオンのGaN-HEMT(デプレッション型トランジスタ)MD1が利用される。デプレッション型トランジスタMD1はオン状態となり、そのオン抵抗が、インピーダンス素子として機能する。
FIG. 6 is a circuit diagram of a
実施形態にもとづき、具体的な語句を用いて本発明を説明したが、実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。 Although the present invention has been described using specific words based on the embodiments, the embodiments merely illustrate the principles and applications of the present invention, and the embodiments do not include the scope of the invention defined in the claims. Many modifications and changes in arrangement are permitted without departing from the spirit of the invention.
(付記)
本明細書には以下の技術が開示される。
(Additional note)
The following technology is disclosed in this specification.
(項目1)
GaNチップと、
前記GaNチップ上に形成されるGaN-HEMT(High Electron Mobility Transistor)であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第1ゲート端子と、
前記第1ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第1ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第1整流素子と、
前記第1ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第2整流素子と、
を備える、半導体装置。
(Item 1)
GaN chip and
a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip;
a drain terminal connected to the drain of the switching transistor;
a source terminal connected to the source of the switching transistor;
a first gate terminal;
an impedance element connected between the first gate terminal and the gate of the switching transistor;
a first rectifier element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor with an anode thereof facing the gate side of the switching transistor;
a second rectifier element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor, with its cathode facing the gate side of the switching transistor;
A semiconductor device comprising:
(項目2)
前記GaN-HEMTの前記ゲートと直接接続される第2ゲート端子をさらに備える項目1に記載の半導体装置。
(Item 2)
The semiconductor device according to item 1, further comprising a second gate terminal directly connected to the gate of the GaN-HEMT.
(項目3)
前記第1整流素子および前記第2整流素子はそれぞれ、ゲートドレイン間をショートしたGaN-HEMTである、項目1または2に記載の半導体装置。
(Item 3)
3. The semiconductor device according to item 1 or 2, wherein each of the first rectifying element and the second rectifying element is a GaN-HEMT whose gate and drain are short-circuited.
(項目4)
前記インピーダンス素子は、抵抗である、項目1から3のいずれかに記載の半導体装置。
(Item 4)
4. The semiconductor device according to claim 1, wherein the impedance element is a resistor.
(項目5)
スイッチングトランジスタン
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのGaN-HEMTである、項目1から4のいずれかに記載の半導体装置。
(Item 5)
Switching Transistor The semiconductor device according to any one of items 1 to 4, wherein the impedance element is a normally-on GaN-HEMT with a gate and source shorted.
(項目6)
項目1から5のいずれかに記載の半導体装置と、
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。
(Item 6)
The semiconductor device according to any one of items 1 to 5,
a gate drive circuit that drives the switching transistor of the semiconductor device;
A switching circuit comprising:
100 スイッチング回路
200 半導体装置
202 GaNチップ
M1 スイッチングトランジスタ
G1 第1ゲート端子
G2 第2ゲート端子
R1 抵抗
D1 第1整流素子
D2 第2整流素子
300 ゲート駆動回路
302,304 プリドライバ
100
Claims (6)
前記GaNチップ上に形成されるGaN-HEMT(High Electron Mobility Transistor)であるスイッチングトランジスタと、
前記スイッチングトランジスタのドレインと接続されたドレイン端子と、
前記スイッチングトランジスタのソースと接続されたソース端子と、
第1ゲート端子と、
前記第1ゲート端子と前記スイッチングトランジスタのゲートの間に接続されたインピーダンス素子と、
前記第1ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、アノードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第1整流素子と、
前記第1ゲート端子と前記スイッチングトランジスタの前記ゲートの間に前記インピーダンス素子と並列に、カソードが前記スイッチングトランジスタの前記ゲート側となる向きで接続された第2整流素子と、
を備える、半導体装置。 GaN chip and
a switching transistor that is a GaN-HEMT (High Electron Mobility Transistor) formed on the GaN chip;
a drain terminal connected to the drain of the switching transistor;
a source terminal connected to the source of the switching transistor;
a first gate terminal;
an impedance element connected between the first gate terminal and the gate of the switching transistor;
a first rectifying element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor, with its anode facing the gate side of the switching transistor;
a second rectifier element connected in parallel with the impedance element between the first gate terminal and the gate of the switching transistor with its cathode facing the gate side of the switching transistor;
A semiconductor device comprising:
前記インピーダンス素子は、ゲートソース間をショートしたノーマリオンのGaN-HEMTである、請求項1または2に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the impedance element is a normally-on GaN-HEMT with a gate and source shorted.
前記半導体装置の前記スイッチングトランジスタを駆動するゲート駆動回路と、
を備える、スイッチング回路。 A semiconductor device according to claim 1 or 2,
a gate drive circuit that drives the switching transistor of the semiconductor device;
A switching circuit comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022144126A JP2024039516A (en) | 2022-09-09 | 2022-09-09 | Semiconductor device and switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2022144126A JP2024039516A (en) | 2022-09-09 | 2022-09-09 | Semiconductor device and switching circuit |
Publications (1)
Publication Number | Publication Date |
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JP2024039516A true JP2024039516A (en) | 2024-03-22 |
Family
ID=90326286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022144126A Pending JP2024039516A (en) | 2022-09-09 | 2022-09-09 | Semiconductor device and switching circuit |
Country Status (1)
Country | Link |
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JP (1) | JP2024039516A (en) |
-
2022
- 2022-09-09 JP JP2022144126A patent/JP2024039516A/en active Pending
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