JP2024035557A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 235
- 239000000758 substrate Substances 0.000 claims abstract description 132
- 239000011229 interlayer Substances 0.000 claims description 19
- 230000005684 electric field Effects 0.000 abstract description 12
- 239000000386 donor Substances 0.000 description 39
- 238000000034 method Methods 0.000 description 34
- 238000010586 diagram Methods 0.000 description 33
- 239000000370 acceptor Substances 0.000 description 29
- 150000002500 ions Chemical class 0.000 description 26
- 239000002019 doping agent Substances 0.000 description 22
- 239000012535 impurity Substances 0.000 description 16
- 238000003860 storage Methods 0.000 description 13
- 238000009825 accumulation Methods 0.000 description 12
- 239000000126 substance Substances 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 239000000852 hydrogen donor Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 238000009827 uniform distribution Methods 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 150000003609 titanium compounds Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
【課題】ダイオード部のスナップバックを抑制しつつ、トレンチ部下端における電界強度を緩和する。【解決手段】半導体基板の上面からベース領域よりも下方まで設けられ、且つ、半導体基板の上面において第1方向に並んで配置された複数のトレンチ部と、第1深さ位置に配置され、2つ以上のトレンチ部の下端と接して設けられた第2導電型の第1下端領域と、第1深さ位置に配置され、且つ、第1下端領域と重ならない位置に配置された第2下端領域とを備え、第2下端領域は、第1導電型の領域、および、第1下端領域よりもドーピング濃度の低い第2導電型の領域の少なくとも一方を含む半導体装置を提供する。【選択図】図3
Description
本発明は、半導体装置に関する。
従来、トレンチゲート構造を有する半導体装置が知られている(例えば特許文献1-3参照)。
特許文献1 特開2011-181886号公報
特許文献2 特開2014-75582号公報
特許文献3 特開2019-91892号公報
特許文献1 特開2011-181886号公報
特許文献2 特開2014-75582号公報
特許文献3 特開2019-91892号公報
ダイオード部のスナップバックを抑制しつつ、トレンチ部下端における電界強度を緩和する。
上記課題を解決するために、本発明の第1の態様においては、半導体装置を提供する。半導体装置は、半導体基板を備えてよい。半導体基板は、上面および下面を有し、前記上面および前記下面の間に第1導電型のドリフト領域を含んでよい。半導体基板は、ダイオード部が設けられてよい。上記何れかの半導体装置において、前記ダイオード部は、前記半導体基板の前記下面と前記ドリフト領域との間に設けられた、前記ドリフト領域よりもドーピング濃度が高い第1導電型のカソード領域を備えてよい。上記何れかの半導体装置において、前記ダイオード部は、前記半導体基板の前記上面と前記ドリフト領域との間に設けられた、第2導電型のベース領域を備えてよい。上記何れかの半導体装置において、前記ダイオード部は、前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、且つ、前記半導体基板の前記上面において第1方向に並んで配置された複数のトレンチ部を備えてよい。上記何れかの半導体装置において、前記ダイオード部は、第1深さ位置に配置され、2つ以上の前記トレンチ部の下端と接して設けられた第2導電型の第1下端領域を備えてよい。上記何れかの半導体装置において、前記ダイオード部は、前記第1深さ位置に配置され、且つ、前記第1下端領域と重ならない位置に配置された第2下端領域を備えてよい。上記何れかの半導体装置において、前記第2下端領域は、第1導電型の領域、および、前記第1下端領域よりもドーピング濃度の低い第2導電型の領域の少なくとも一方を含んでよい。
上記何れかの半導体装置において、前記第1下端領域のドーピング濃度を深さ方向に積分した実効ドーズ量が、3×1011/cm2以上であってよい。上記何れかの半導体装置において、前記第2下端領域は、第1導電型の領域であってよい。上記何れかの半導体装置において、前記第2下端領域は、ドーピング濃度を深さ方向に積分した実効ドーズ量が、3×1011/cm2より小さい第2導電型の領域であってよい。
上記何れかの半導体装置において、前記ダイオード部は、前記第1深さ位置と、前記ベース領域との間に設けられた第1導電型の中間領域を備えてよい。
上記何れかの半導体装置において、前記中間領域のドーピング濃度は、前記ドリフト領域のドーピング濃度よりも高くてよい。
上記何れかの半導体装置において、前記第1下端領域と前記第2下端領域が、前記第1方向に並んで配置されていてよい。
上記何れかの半導体装置において、前記ダイオード部は、前記半導体基板の内部においてそれぞれが2つの前記トレンチ部に挟まれた複数のメサ部を備えてよい。上記何れかの半導体装置において、前記複数のメサ部は、隣り合う2つの前記トレンチ部の前記下端と接して前記第1下端領域が配置された1つ以上の第1メサ部を含んでよい。上記何れかの半導体装置において、前記複数のメサ部は、隣り合う2つの前記トレンチ部の前記下端と接して前記第2下端領域が配置された1つ以上の第2メサ部を含んでよい。上記何れかの半導体装置において、前記第1メサ部と前記第2メサ部とが、前記第1方向に並んで配置されていてよい。
上記何れかの半導体装置において、少なくとも1つの前記第2メサ部は、前記第1方向において2つの前記第1メサ部に挟まれて配置されていてよい。
上記何れかの半導体装置は、前記半導体基板の前記上面の上方に設けられた上面電極を備えてよい。上記何れかの半導体装置において、少なくとも1つの前記第2メサ部は、前記上面電極と接続されていてよい。
上記何れかの半導体装置において、少なくとも1つの前記第1メサ部は、前記上面電極と絶縁されていてよい。
上記何れかの半導体装置において、少なくとも1つの前記第1メサ部は、前記上面電極と接続されていてよい。
上記何れかの半導体装置において、前記複数のメサ部は、隣り合う2つの前記トレンチ部のうちの一方の前記トレンチ部の下端と接して前記第1下端領域が配置され、隣り合う2つの前記トレンチ部のうちの他方の前記トレンチ部の下端と接して前記第2下端領域が配置された第3メサ部を含んでよい。上記何れかの半導体装置において、前記第1メサ部、前記第2メサ部および前記第3メサ部が、前記第1方向に並んで配置されていてよい。
上記何れかの半導体装置において、前記第3メサ部は、前記第1方向において前記第1メサ部と前記第2メサ部との間に配置されていてよい。
上記何れかの半導体装置において、前記半導体基板には、前記第1方向において前記ダイオード部と並んで配置され、前記半導体基板の前記下面に第2導電型のコレクタ領域が設けられたトランジスタ部が設けられてよい。上記何れかの半導体装置において、前記トランジスタ部は、複数の前記メサ部を含んでよい。上記何れかの半導体装置において、前記トランジスタ部の複数の前記メサ部のうち、前記ダイオード部に最も近い前記メサ部には、前記第1下端領域が設けられていてよい。
上記何れかの半導体装置は、前記半導体基板に設けられ、前記第1方向における前記カソード領域と前記コレクタ領域との境界の上方に配置された境界メサ部を備えてよい。上記何れかの半導体装置は、前記半導体基板の前記上面の上方に配置された上面電極を備えてよい。上記何れかの半導体装置において、前記境界メサ部は、前記上面電極と接続された前記第1メサ部であってよい。上記何れかの半導体装置において、前記境界メサ部は、前記上面電極と絶縁された前記第1メサ部であってよい。
上記何れかの半導体装置において、前記トランジスタ部の前記第1下端領域のドーピング濃度と、前記ダイオード部の前記第1下端領域のドーピング濃度とが異なってよい。
上記何れかの半導体装置において、それぞれの前記トレンチ部は、前記半導体基板の前記上面において、前記第1方向とは異なる第2方向に長手を有してよい。上記何れかの半導体装置において、前記第1下端領域と前記第2下端領域が、前記第2方向に並んで配置されていてよい。
上記何れかの半導体装置において、少なくとも1つの前記第2下端領域が、前記第2方向において前記第1下端領域に挟まれて配置されていてよい。
上記何れかの半導体装置は、前記半導体基板の前記上面の上方に配置された上面電極を備えてよい。上記何れかの半導体装置は、前記上面電極と前記半導体基板との間に配置され、前記上面電極と前記半導体基板とを接続するコンタクトホールが設けられた層間絶縁膜を備えてよい。上記何れかの半導体装置において、少なくとも1つの前記第2下端領域は、上面視において前記コンタクトホールと重なる部分を有してよい。
上記何れかの半導体装置において、前記ダイオード部は、前記ベース領域と前記半導体基板の前記上面との間に設けられ、前記ベース領域よりもドーピング濃度が高い第2導電型のコンタクト領域を備えてよい。上記何れかの半導体装置において、少なくとも1つの前記第2下端領域は、上面視において前記コンタクト領域と重なる部分を有してよい。
上記何れかの半導体装置において、前記第1下端領域と前記第2下端領域が、前記第1方向および前記第2方向の両方において並んで配置されていてよい。
上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Z軸は地面に対する高さ方向を限定して示すものではない。なお、+Z軸方向と-Z軸方向とは互いに逆向きの方向である。正負を記載せず、Z軸方向と記載した場合、+Z軸および-Z軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をX軸およびY軸とする。また、半導体基板の上面および下面と垂直な軸をZ軸とする。本明細書では、Z軸の方向を深さ方向と称する場合がある。また、本明細書では、X軸およびY軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば10%以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をP型またはN型として説明している。本明細書においては、不純物とは、特にN型のドナーまたはP型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、N型の導電型を示す半導体またはP型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をND、その単位イオンの価電子数をnD、アクセプタ濃度をNA、その単位イオンの価電子数をnAとすると、任意の位置における正味のネット・ドーピング濃度はnD×ND-nA×NAとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔(V)、酸素(O)および水素(H)が結合したVOH欠陥は、電子を供給するドナーとして機能する。本明細書では、VOH欠陥を水素ドナーと称する場合がある。
本明細書において半導体基板は、N型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、P型の領域にも含まれている。半導体基板は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法(CZ法)、磁場印加型チョクラルスキー法(MCZ法)、フロートゾーン法(FZ法)のいずれかで製造されよい。本例におけるインゴットは、MCZ法で製造されている。MCZ法で製造された基板に含まれる酸素濃度は1×1017~7×1017/cm3である。FZ法で製造された基板に含まれる酸素濃度は1×1015~5×1016/cm3である。酸素濃度が高い方が水素ドナーを生成しやすい傾向がある。バルク・ドナー濃度は、半導体基板の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の90%から100%の間の値であってもよい。尚、本発明における各濃度は、室温における値でよい。室温における値は、一例として300K(ケルビン)(約26.9℃)のときの値を用いてよい。
本明細書においてP+型またはN+型と記載した場合、P型またはN型よりもドーピング濃度が高いことを意味し、P-型またはN-型と記載した場合、P型またはN型よりもドーピング濃度が低いことを意味する。また、本明細書においてP++型またはN++型と記載した場合には、P+型またはN+型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければSI単位系である。長さの単位をcmで表示することがあるが、諸計算はメートル(m)に換算してから行ってよい。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度は、例えば二次イオン質量分析法(SIMS)により計測できる。上述したネット・ドーピング濃度は、電圧-容量測定法(CV法)により測定できる。また、拡がり抵抗測定法(SR法)により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。CV法またはSR法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、N型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、P型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、N型領域のドーピング濃度をドナー濃度と称する場合があり、P型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。本明細書において、単位体積当りの濃度表示にatоms/cm3、または、/cm3を用いる。この単位は、半導体基板内のドナーまたはアクセプタ濃度、または、化学濃度に用いられる。atоms表記は省略してもよい。
SR法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ(ディスオーダー)により、キャリアが散乱されることで生じる。
CV法またはSR法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン(ホウ素)のアクセプタ濃度は、これらの化学濃度の99%程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の0.1%から10%程度である。
図1は、本発明の一つの実施形態に係る半導体装置100の一例を示す上面図である。図1においては、各部材を半導体基板10の上面に投影した位置を示している。図1においては、半導体装置100の一部の部材だけを示しており、一部の部材は省略している。
半導体装置100は、半導体基板10を備えている。半導体基板10は、半導体材料で形成された基板である。一例として半導体基板10はシリコン基板である。半導体基板10は、上面視において端辺162を有する。本明細書で単に上面視と称した場合、半導体基板10の上面側から見ることを意味している。本例の半導体基板10は、上面視において互いに向かい合う2組の端辺162を有する。図1においては、X軸およびY軸は、いずれかの端辺162と平行である。またZ軸は、半導体基板10の上面と垂直である。
半導体基板10には活性部160が設けられている。活性部160は、半導体装置100が動作した場合に半導体基板10の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部160の上方には、エミッタ電極が設けられているが図1では省略している。活性部160は、上面視においてエミッタ電極で重なる領域を指してよい。また、上面視において活性部160で挟まれる領域も、活性部160に含めてよい。
活性部160には、IGBT(Insulated Gate Bipolar Transistor)等のトランジスタ素子を含むトランジスタ部70と、還流ダイオード(FWD)等のダイオード素子を含むダイオード部80が設けられている。図1の例では、半導体基板10の上面における所定の第1方向(本例ではX軸方向)に沿って、トランジスタ部70およびダイオード部80が交互に配置されている。本例の半導体装置100は逆導通型IGBT(RC-IGBT)である。
図1においては、トランジスタ部70が配置される領域には記号「I」を付し、ダイオード部80が配置される領域には記号「F」を付している。本明細書では、上面視において第1方向と異なる方向を第2方向とする。第2方向は、第1方向と垂直な方向であってよい。一例として第2方向はY軸方向である。トランジスタ部70およびダイオード部80は、それぞれY軸方向に長手を有してよい。つまり、トランジスタ部70のY軸方向における長さは、X軸方向における幅よりも大きい。同様に、ダイオード部80のY軸方向における長さは、X軸方向における幅よりも大きい。トランジスタ部70およびダイオード部80のY軸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部80は、半導体基板10の下面と接する領域に、N+型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部80と称する。つまりダイオード部80は、上面視においてカソード領域と重なる領域である。半導体基板10の下面には、カソード領域以外の領域には、P+型のコレクタ領域が設けられてよい。本明細書では、ダイオード部80を、後述するゲート配線までY軸方向に延長した延長領域81も、ダイオード部80に含める場合がある。延長領域81の下面には、コレクタ領域が設けられている。
トランジスタ部70は、半導体基板10の下面と接する領域に、P+型のコレクタ領域を有する。また、トランジスタ部70は、半導体基板10の上面側に、N型のエミッタ領域、P型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
半導体装置100は、半導体基板10の上方に1つ以上のパッドを有してよい。本例の半導体装置100は、ゲートパッド164を有している。半導体装置100は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺162の近傍に配置されている。端辺162の近傍とは、上面視における端辺162と、エミッタ電極との間の領域を指す。半導体装置100の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド164には、ゲート電位が印加される。ゲートパッド164は、活性部160のゲートトレンチ部の導電部に電気的に接続される。半導体装置100は、ゲートパッド164とゲートトレンチ部とを接続するゲート配線を備える。図1においては、ゲート配線に斜線のハッチングを付している。
本例のゲート配線は、外周ゲート配線130と、活性側ゲート配線131とを有している。外周ゲート配線130は、上面視において活性部160と半導体基板10の端辺162との間に配置されている。本例の外周ゲート配線130は、上面視において活性部160を囲んでいる。上面視において外周ゲート配線130に囲まれた領域を活性部160としてもよい。また、ゲート配線の下方には、ウェル領域が形成されている。ウェル領域とは、後述するベース領域よりも高濃度のP型領域であり、半導体基板10の上面からベース領域よりも深い位置まで形成されている。上面視においてウェル領域で囲まれる領域を活性部160としてもよい。
外周ゲート配線130は、ゲートパッド164と接続されている。外周ゲート配線130は、半導体基板10の上方に配置されている。外周ゲート配線130は、アルミニウム等を含む金属配線であってよい。
活性側ゲート配線131は、活性部160に設けられている。活性部160に活性側ゲート配線131を設けることで、半導体基板10の各領域について、ゲートパッド164からの配線長のバラツキを低減できる。
外周ゲート配線130および活性側ゲート配線131は、活性部160のゲートトレンチ部と接続される。外周ゲート配線130および活性側ゲート配線131は、半導体基板10の上方に配置されている。外周ゲート配線130および活性側ゲート配線131は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
活性側ゲート配線131は、外周ゲート配線130と接続されてよい。本例の活性側ゲート配線131は、活性部160を挟む一方の外周ゲート配線130から他方の外周ゲート配線130まで、活性部160をY軸方向の略中央で横切るように、X軸方向に延伸して設けられている。活性側ゲート配線131により活性部160が分割されている場合、それぞれの分割領域において、トランジスタ部70およびダイオード部80がX軸方向に交互に配置されてよい。
半導体装置100は、ポリシリコン等で形成されたPN接合ダイオードである不図示の温度センス部や、活性部160に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
本例の半導体装置100は、上面視において、活性部160と端辺162との間に、エッジ終端構造部90を備える。本例のエッジ終端構造部90は、外周ゲート配線130と端辺162との間に配置されている。エッジ終端構造部90は、半導体基板10の上面側の電界集中を緩和する。エッジ終端構造部90は、活性部160を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフ構造のうちの少なくとも一つを備えていてよい。
図2は、図1における領域Dの拡大図である。領域Dは、トランジスタ部70、ダイオード部80、および、活性側ゲート配線131を含む領域である。本例の半導体装置100は、半導体基板10の上面側の内部に設けられたゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15を備える。ゲートトレンチ部40およびダミートレンチ部30は、それぞれがトレンチ部の一例である。また、本例の半導体装置100は、半導体基板10の上面の上方に設けられたエミッタ電極52および活性側ゲート配線131を備える。エミッタ電極52および活性側ゲート配線131は互いに分離して設けられる。エミッタ電極52は上面電極の一例である。
エミッタ電極52および活性側ゲート配線131と、半導体基板10の上面との間には層間絶縁膜が設けられるが、図2では省略している。本例の層間絶縁膜には、コンタクトホール54が、当該層間絶縁膜を貫通して設けられる。図2においては、それぞれのコンタクトホール54に斜線のハッチングを付している。
エミッタ電極52は、ゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15の上方に設けられる。エミッタ電極52は、コンタクトホール54を通って、半導体基板10の上面におけるエミッタ領域12、コンタクト領域15およびベース領域14と接触する。また、エミッタ電極52は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部30内のダミー導電部と接続される。エミッタ電極52は、Y軸方向におけるダミートレンチ部30の先端において、ダミートレンチ部30のダミー導電部と接続されてよい。
活性側ゲート配線131は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部40と接続する。活性側ゲート配線131は、Y軸方向におけるゲートトレンチ部40の先端部41において、ゲートトレンチ部40のゲート導電部と接続されてよい。活性側ゲート配線131は、ダミートレンチ部30内のダミー導電部とは接続されない。
エミッタ電極52は、金属を含む材料で形成される。図2においては、エミッタ電極52が設けられる範囲を示している。例えば、エミッタ電極52の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばAlSi、AlSiCu等の金属合金で形成される。エミッタ電極52は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
ウェル領域11は、活性側ゲート配線131と重なって設けられている。ウェル領域11は、活性側ゲート配線131と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域11は、コンタクトホール54のY軸方向の端から、活性側ゲート配線131側に離れて設けられている。ウェル領域11は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のベース領域14はP型であり、ウェル領域11はP+型である。
トランジスタ部70およびダイオード部80のそれぞれは、第1方向(図2ではX軸方向)に複数配列されたトレンチ部を有する。本例のトランジスタ部70には、X軸方向に沿って1以上のゲートトレンチ部40と、1以上のダミートレンチ部30とが交互に設けられている。本例のダイオード部80には、複数のダミートレンチ部30が、X軸方向に沿って設けられている。本例のダイオード部80には、ゲートトレンチ部40が設けられていない。
本例のゲートトレンチ部40は、X軸方向と垂直なY軸方向に沿って延伸する2つの直線部分39(Y軸方向に沿って直線状であるトレンチの部分)と、2つの直線部分39を接続する先端部41を有してよい。本明細書では、1つの直線部分39を、1つのゲートトレンチ部40として扱う。
先端部41の少なくとも一部は、上面視において曲線状に設けられることが好ましい。2つの直線部分39のY軸方向における端部どうしを先端部41が接続することで、直線部分39の端部における電界集中を緩和できる。
トランジスタ部70において、ダミートレンチ部30はゲートトレンチ部40のそれぞれの直線部分39の間に設けられる。それぞれの直線部分39の間には、1本のダミートレンチ部30が設けられてよく、複数本のダミートレンチ部30が設けられていてもよい。ダミートレンチ部30は、Y軸方向に延伸する直線形状を有してよく、ゲートトレンチ部40と同様に、直線部分29と先端部31とを有していてもよい。本明細書では、1つの直線部分29を、1つのダミートレンチ部30として扱う。図2に示した半導体装置100は、先端部31を有さない直線形状のダミートレンチ部30と、先端部31を有するダミートレンチ部30の両方を含んでいる。
ウェル領域11の拡散深さは、ゲートトレンチ部40およびダミートレンチ部30の深さよりも深くてよい。ゲートトレンチ部40およびダミートレンチ部30のY軸方向の端部は、上面視においてウェル領域11に設けられる。つまり、各トレンチ部のY軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域11に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
X軸方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板10の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板10の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板10の上面において、トレンチに沿ってY軸方向に延伸して設けられている。本例では、トランジスタ部70にはメサ部60が設けられ、ダイオード部80にはメサ部61が設けられている。上面視におけるトランジスタ部70およびダイオード部80の境界には、境界メサ部64が設けられてよい。X軸方向においては、カソード領域82とコレクタ領域22との境界を、トランジスタ部70およびダイオード部80の境界として扱ってよい。本明細書において単にメサ部と称した場合、メサ部60、メサ部61および境界メサ部64のそれぞれを指している。
それぞれのメサ部には、ベース領域14が設けられる。メサ部において半導体基板10の上面に露出したベース領域14のうち、活性側ゲート配線131に最も近く配置された領域をベース領域14-eとする。図2においては、それぞれのメサ部のY軸方向における一方の端部に配置されたベース領域14-eを示しているが、それぞれのメサ部の他方の端部にもベース領域14-eが配置されている。それぞれのメサ部には、上面視においてベース領域14-eに挟まれた領域に、第1導電型のエミッタ領域12および第2導電型のコンタクト領域15の少なくとも一方が設けられてよい。本例のエミッタ領域12はN+型であり、コンタクト領域15はP+型である。エミッタ領域12およびコンタクト領域15は、深さ方向において、ベース領域14と半導体基板10の上面との間に設けられてよい。
トランジスタ部70のメサ部60は、半導体基板10の上面に露出したエミッタ領域12を有する。エミッタ領域12は、ゲートトレンチ部40に接して設けられている。ゲートトレンチ部40に接するメサ部60は、半導体基板10の上面に露出したコンタクト領域15が設けられていてよい。
メサ部60におけるコンタクト領域15およびエミッタ領域12のそれぞれは、X軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部60のコンタクト領域15およびエミッタ領域12は、トレンチ部の長手方向(Y軸方向)に沿って交互に配置されている。
他の例においては、メサ部60のコンタクト領域15およびエミッタ領域12は、トレンチ部の長手方向(Y軸方向)に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域12が設けられ、エミッタ領域12に挟まれた領域にコンタクト領域15が設けられる。
ダイオード部80のメサ部61には、エミッタ領域12が設けられていない。メサ部61の上面には、ベース領域14およびコンタクト領域15が設けられてよい。メサ部61の上面においてベース領域14-eに挟まれた領域には、それぞれのベース領域14-eに接してコンタクト領域15が設けられてよい。メサ部61の上面においてコンタクト領域15に挟まれた領域には、ベース領域14が設けられてよい。ベース領域14は、コンタクト領域15に挟まれた領域全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール54が設けられている。コンタクトホール54は、ベース領域14-eに挟まれた領域に配置されている。本例のコンタクトホール54は、コンタクト領域15、ベース領域14およびエミッタ領域12の各領域の上方に設けられる。また、コンタクトホール54は、コンタクト領域15、エミッタ領域12を貫通してベース領域14に接するよう設けられる。コンタクトホール54は、ベース領域14-eおよびウェル領域11に対応する領域には設けられない。コンタクトホール54は、メサ部のX軸方向における中央に配置されてよい。
ダイオード部80において、半導体基板10の下面と隣接する領域には、N+型のカソード領域82が設けられる。半導体基板10の下面において、カソード領域82が設けられていない領域には、P+型のコレクタ領域22が設けられてよい。カソード領域82およびコレクタ領域22は、半導体基板10の下面23と、バッファ領域20との間に設けられている。図2においては、カソード領域82およびコレクタ領域22の境界を点線で示している。
カソード領域82は、Y軸方向においてウェル領域11から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているP型の領域(ウェル領域11)は、その直下のコレクタ領域22の存在でFWD構造とならない。従って、ウェル領域11とカソード領域82との距離を確保して、FWD導通時にウェル領域11からのキャリア注入が少なくなり、オンからオフ時の動的な耐圧を向上できる。本例のカソード領域82のY軸方向における端部は、コンタクトホール54のY軸方向における端部よりも、ウェル領域11から離れて配置されている。他の例では、カソード領域82のY軸方向における端部は、ウェル領域11とコンタクトホール54との間に配置されていてもよい。
図3は、図2におけるe-e断面の一例を示す図である。e-e断面は、エミッタ領域12およびカソード領域82を通過するXZ面である。本例の半導体装置100は、当該断面において、半導体基板10、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を有する。
層間絶縁膜38は、半導体基板10の上面に設けられている。層間絶縁膜38は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜38には、図2において説明したコンタクトホール54が設けられている。
エミッタ電極52は、層間絶縁膜38の上方に設けられる。エミッタ電極52は、層間絶縁膜38のコンタクトホール54を通って、半導体基板10の上面21と接触している。コレクタ電極24は、半導体基板10の下面23に設けられる。エミッタ電極52およびコレクタ電極24は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極52とコレクタ電極24とを結ぶ方向(Z軸方向)を深さ方向と称する。
半導体基板10は、N型またはN-型のドリフト領域18を有する。ドリフト領域18は、トランジスタ部70およびダイオード部80のそれぞれに設けられている。
トランジスタ部70のメサ部60には、N+型のエミッタ領域12およびP-型のベース領域14が、半導体基板10の上面21側から順番に設けられている。ベース領域14の下方にはドリフト領域18が設けられている。メサ部60には、N+型の蓄積領域16が設けられてもよい。蓄積領域16は、ベース領域14とドリフト領域18との間に配置される。
エミッタ領域12は半導体基板10の上面21に露出しており、且つ、ゲートトレンチ部40と接して設けられている。エミッタ領域12は、メサ部60の両側のトレンチ部と接していてよい。エミッタ領域12は、ドリフト領域18よりもドーピング濃度が高い。
ベース領域14は、エミッタ領域12の下方に設けられている。本例のベース領域14は、エミッタ領域12と接して設けられている。ベース領域14は、メサ部60の両側のトレンチ部と接していてよい。
蓄積領域16は、ベース領域14の下方に設けられている。蓄積領域16は、ドリフト領域18よりもドーピング濃度が高いN型の領域である。すなわち蓄積領域16は、ドナー濃度がドリフト領域18よりも高い。ドリフト領域18とベース領域14との間に高濃度の蓄積領域16を設けることで、キャリア注入促進効果(IE効果)を高めて、オン電圧を低減できる。蓄積領域16は、各メサ部60におけるベース領域14の下面全体を覆うように設けられてよい。
ダイオード部80のメサ部61には、半導体基板10の上面21に接して、P-型のベース領域14が設けられている。ベース領域14の下方には、ドリフト領域18が設けられている。メサ部61において、ベース領域14とドリフト領域18の間に蓄積領域16が設けられていてもよい。
トランジスタ部70およびダイオード部80のそれぞれにおいて、ドリフト領域18の下にはN型のバッファ領域20が設けられてよい。バッファ領域20のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。バッファ領域20は、ドリフト領域18よりもドーピング濃度の高い濃度ピークを有してよい。濃度ピークのドーピング濃度とは、濃度ピークの頂点におけるドーピング濃度を指す。また、ドリフト領域18のドーピング濃度は、ドーピング濃度分布がほぼ平坦な領域におけるドーピング濃度の平均値を用いてよい。
バッファ領域20は、半導体基板10の深さ方向(Z軸方向)において、2つ以上の濃度ピークを有してよい。バッファ領域20の濃度ピークは、例えば水素(プロトン)またはリンの化学濃度ピークと同一の深さ位置に設けられていてよい。バッファ領域20は、ベース領域14の下端から広がる空乏層が、P+型のコレクタ領域22およびN+型のカソード領域82に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部70において、バッファ領域20の下には、P+型のコレクタ領域22が設けられる。コレクタ領域22のアクセプタ濃度は、ベース領域14のアクセプタ濃度より高い。コレクタ領域22は、ベース領域14と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域22のアクセプタは、例えばボロンである。
ダイオード部80において、バッファ領域20の下には、N+型のカソード領域82が設けられる。カソード領域82のドナー濃度は、ドリフト領域18のドナー濃度より高い。カソード領域82のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域22およびカソード領域82は、半導体基板10の下面23に露出しており、コレクタ電極24と接続している。コレクタ電極24は、半導体基板10の下面23全体と接触してよい。エミッタ電極52およびコレクタ電極24は、アルミニウム等の金属材料で形成される。
半導体基板10の上面21側には、1以上のゲートトレンチ部40、および、1以上のダミートレンチ部30が設けられる。各図では、ゲートトレンチ部40に記号Gを付し、ダミートレンチ部30に記号Eを付す場合がある。各トレンチ部は、半導体基板10の上面21から、ベース領域14を貫通して、ベース領域14の下方まで設けられている。エミッタ領域12、コンタクト領域15および蓄積領域16の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
上述したように、トランジスタ部70には、ゲートトレンチ部40およびダミートレンチ部30が設けられている。本例のダイオード部80には、ダミートレンチ部30が設けられ、ゲートトレンチ部40が設けられていない。他の例では、ダイオード部80の一部のダミートレンチ部30を、ゲートトレンチ部40に置き換えてもよい。本例においてダイオード部80とトランジスタ部70のX軸方向における境界は、カソード領域82とコレクタ領域22の境界である。
ゲートトレンチ部40は、半導体基板10の上面21に設けられたゲートトレンチ、ゲート絶縁膜42およびゲート導電部44を有する。ゲート絶縁膜42は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜42は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部44は、ゲートトレンチの内部においてゲート絶縁膜42よりも内側に設けられる。つまりゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。ゲート導電部44は、ポリシリコン等の導電材料で形成される。
ゲート導電部44は、深さ方向において、ベース領域14よりも長く設けられてよい。当該断面におけるゲートトレンチ部40は、半導体基板10の上面21において層間絶縁膜38により覆われる。ゲート導電部44は、ゲート配線に電気的に接続されている。ゲート導電部44に所定のゲート電圧が印加されると、ベース領域14のうちゲートトレンチ部40に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部30は、当該断面において、ゲートトレンチ部40と同一の構造を有してよい。ダミートレンチ部30は、半導体基板10の上面21に設けられたダミートレンチ、ダミー絶縁膜32およびダミー導電部34を有する。ダミー導電部34は、エミッタ電極52に電気的に接続されている。ダミー絶縁膜32は、ダミートレンチの内壁を覆って設けられる。ダミー導電部34は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜32よりも内側に設けられる。ダミー絶縁膜32は、ダミー導電部34と半導体基板10とを絶縁する。ダミー導電部34は、ゲート導電部44と同一の材料で形成されてよい。例えばダミー導電部34は、ポリシリコン等の導電材料で形成される。ダミー導電部34は、深さ方向においてゲート導電部44と同一の長さを有してよい。
本例のゲートトレンチ部40およびダミートレンチ部30は、半導体基板10の上面21において層間絶縁膜38により覆われている。なお、ダミートレンチ部30およびゲートトレンチ部40の底部は、下側に凸の曲面状(断面においては曲線状)であってよい。
ダイオード部80は、1つ以上の第1下端領域201を備える。本例の第1下端領域201は、P型の領域である。それぞれの第1下端領域201は、X軸方向に並んで配置された2つ以上のトレンチ部(例えば2つ以上のダミートレンチ部30)の下端と接している。それぞれの第1下端領域201は、少なくとも1つのメサ部61のX軸方向の全体に渡って設けられている。少なくとも1つの第1下端領域201は、3つ以上のトレンチ部の下端と接してもよい。この場合の第1下端領域201は、少なくとも2つのメサ部61のX軸方向の全体に渡って設けられる。
それぞれの第1下端領域201は、第1深さ位置Z1に配置されている。第1下端領域201が第1深さ位置Z1に配置されているとは、第1下端領域201が第1深さ位置Z1に配置された部分を有することを指す。第1深さ位置Z1は、トレンチ部の下端と接する位置であってよい。第1下端領域201の深さ方向におけるドーピング濃度分布が極大値を示す位置を、第1深さ位置Z1としてもよい。第1下端領域201は、深さ方向(Z軸方向)において幅を有してよい。第1下端領域201の深さ方向の幅は、0.5μm以上であってよく、1μm以上であってよく、1.5μm以上であってよく、2μm以上であってもよい。第1下端領域201の深さ方向の幅は、トレンチ部の下端と接する位置で測定してよく、メサ部61のX軸方向の中央位置で測定してもよい。第1下端領域201の深さ方向の幅は、ベース領域14の深さ方向の幅より小さくてよい。第1下端領域201とベース領域14との間には、N型の中間領域が設けられる。中間領域のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高くてよい。図3の例では蓄積領域16が中間領域である。他の例では、中間領域としてドリフト領域18が設けられてもよい。
第1下端領域201のドーピング濃度は、ベース領域14のドーピング濃度より低くてよく、高くてもよい。第1下端領域201のドーピング濃度は、ベース領域14のドーピング濃度と同一であってもよい。第1下端領域201の電位は、エミッタ電極52の電位とは異なっていてよい。つまり第1下端領域201は、エミッタ電極52に対してフローティングに設けられてよい。第1下端領域201は、ベース領域14およびウェル領域11のいずれとも接続していなくてよい。
ダイオード部80は、1つ以上の第2下端領域202を備える。第2下端領域202は、第1深さ位置Z1に配置され、且つ、上面視において第1下端領域201と重ならない位置に配置されている。第2下端領域202は、X軸方向において第1下端領域201と並んで配置されてよく、Y軸方向において第1下端領域201と並んで配置されてよく、他の方向において第1下端領域201と並んで配置されてもよい。第2下端領域202は、XY面における2つの方向において、第1下端領域201と並んで配置されてもよい。図3の例では、第1下端領域201と第2下端領域202とが、X軸方向に並んで配置されている。
第2下端領域202は、第1導電型(本例ではN型)の領域、および、第1下端領域201よりもドーピング濃度の低い第2導電型(本例ではP型)の領域の少なくとも一方を含む。図3の例では、第2下端領域202は、ダイオード部80の第1深さ位置Z1において、第1下端領域201が設けられずに残存したN-型のドリフト領域18である。第2下端領域202は、ドリフト領域18よりもドーピング濃度の高いN型の領域であってもよい。第2下端領域202は、第1深さ位置Z1に設けられた蓄積領域16であってもよい。第2下端領域202の深さ方向の幅は、第1下端領域201の深さ方向の幅と同一であってよい。
それぞれの第2下端領域202は、X軸方向に並んで配置された2つ以上のトレンチ部の下端と接していてよい。当該2つ以上のトレンチ部は、ダミートレンチ部30を含んでよく、ゲートトレンチ部40を含んでもよい。ダイオード部80に設けられた第2下端領域202は、2つ以上のダミートレンチ部30の下端と接していてよい。少なくとも1つの第2下端領域202は、単一のトレンチ部の下端と接していてもよい。それぞれの第2下端領域202は、少なくとも1つのメサ部61のX軸方向の全体に渡って設けられてよく、1つのメサ部61の一部分に設けられてもよい。少なくとも1つの第2下端領域202は、3つ以上のトレンチ部の下端と接してもよい。この場合の第2下端領域202は、少なくとも2つのメサ部61のX軸方向の全体に渡って設けられる。
ダイオード部80が第1下端領域201を備えることで、第1下端領域201に接するトレンチ部の下端における電界集中を緩和できる。ただし第1下端領域201を設けると、ダイオード部80がオン動作する逆導通モードにおいて、蓄積領域16等のN型領域と第1下端領域201のPN接合が逆バイアスされる。この場合、蓄積領域16と第1下端領域201の少なくとも一方が完全に空乏化するまで、当該PN接合には電流が流れない。このため、ダイオード部80の順方向導通特性(順方向の電圧-電流特性)には、ダイオード部80に所定のトリガ電圧が印加されるまで小電流が流れ、トリガ電圧が印加された後は大電流が流れるスナップバックが生じやすくなる。これに対して、ダイオード部80が第2下端領域202を備えることで、第2下端領域202を介して電流が流れやすくなるので、ダイオード部80におけるスナップバックを抑制できる。
ダイオード部80の上面視において、第1下端領域201が占める面積は、第2下端領域202が占める面積より大きくてよく、小さくてもよい。第1下端領域201が占める面積は、第2下端領域202が占める面積と同一であってもよい。ダイオード部80において第2下端領域202が占める面積は、ダイオード部80の面積の75%以下であってよく、50%以下であってもよい。ダイオード部80において第2下端領域202が占める面積は、ダイオード部80の面積の10%以上であってよく、20%以上であってよい。
ダイオード部80において、隣り合う2つのトレンチ部の下端と接して第1下端領域201が配置されたメサ部61を第1メサ部61-1とする。つまり第1メサ部61-1には、X軸方向の全体に渡って第1下端領域201が設けられている。ダイオード部80には、1つ以上の第1メサ部61-1が設けられてよい。
ダイオード部80において、隣り合う2つのトレンチ部の下端と接して第2下端領域202が配置されたメサ部61を第2メサ部61-2とする。つまり第2メサ部61-2には、X軸方向の全体に渡って第2下端領域202が設けられている。ダイオード部80には、1つ以上の第2メサ部61-2が設けられてよい。
本例では、第1メサ部61-1と第2メサ部61-2とが、X軸方向に並んで配置されている。第1メサ部61-1と第2メサ部61-2は、隣り合って配置された2つのメサ部61であってよく、離れて配置された2つのメサ部61であってもよい。ダイオード部80が第1メサ部61-1を有することで、第1メサ部61-1を挟む2つのトレンチ部の下端近傍における電界集中を緩和できる。またダイオード部80が第2メサ部61-2を有することで、逆導通モードにおけるスナップバックを抑制できる。
ダイオード部80において、隣り合う2つのトレンチ部のうちの一方のトレンチ部の下端と接して第1下端領域201が配置され、隣り合う2つのトレンチ部のうちの他方のトレンチ部の下端と接して第2下端領域202が配置されたメサ部61を第3メサ部61-3とする。第3メサ部61-3の下面には、第1下端領域201および第2下端領域202の両方が設けられている。
本例では、第1メサ部61-1、第2メサ部61-2および第3メサ部61-3が、X軸方向に並んで配置されている。第1メサ部61-1と第2メサ部61-2との間に1つの第3メサ部61-3が配置されてよい。
少なくとも1つの第2メサ部61-2は、エミッタ電極52と接続されている。エミッタ電極52は、層間絶縁膜38のコンタクトホール54を介して、第2メサ部61-2と接続してよい。これにより、第2メサ部61-2がダイオードとして動作できる。全ての第2メサ部61-2が、エミッタ電極52と接続されてもよい。
少なくとも1つの第1メサ部61-1は、エミッタ電極52から絶縁されてよい。つまり第1メサ部61-1を覆う層間絶縁膜38には、コンタクトホール54が設けられていない。エミッタ電極52に接続されていない第1メサ部61-1には電流が流れない。全ての第1メサ部61-1が、エミッタ電極52と絶縁されてもよい。この場合、第1メサ部61-1によるスナップバックは発生しない。第1メサ部61-1と、第2メサ部61-2とを設ける比率を調整することで、ダイオード部80に流れる電流量を調整できる。少なくとも1つの第1メサ部61-1は、エミッタ電極52に接続されてよい。この場合においても、第2メサ部61-2が設けられているので、スナップバックの発生を抑制できる。また第1メサ部61-1は、エミッタ電極52とリモートコンタクトで接続してもよい。リモートコンタクトとは、例えば、図2のダイオード部80の端部のベース領域14-eの部分だけで、第1メサ部61-1がコンタクトホール54を通じてエミッタ電極52と接続する形態を指す。また第1メサ部61-1は、トレンチ長手方向(Y軸方向)に一定距離おきにコンタクトホール54を通じてエミッタ電極52と接続してもよい。一定距離とは、例えば、X軸方向のメサ幅の10倍以上でもよく、20倍以上でもよく、30倍以上でもよい。第3メサ部61-3とエミッタ電極52との接続は、第1メサ部61-1とエミッタ電極52との接続方法として説明した形態のいずれでもよい。
X軸方向におけるカソード領域82とコレクタ領域22との境界の上方には、境界メサ部64が設けられてよい。境界メサ部64は、第1メサ部61-1と同一の構造を有してよく、第2メサ部61-2と同一の構造を有してよく、第3メサ部61-3と同一の構造を有してもよい。図3の例では、境界メサ部64は、第1メサ部61-1と同一の構造を有している。つまり境界メサ部64には、ベース領域14、蓄積領域16および第1下端領域201が設けられている。
境界メサ部64に第1下端領域201を設けることで、境界メサ部64からドリフト領域18に対するホール(正孔)の注入が抑制される。ダイオード部80のドリフト領域18には、トランジスタ部70のベース領域14からもホールが注入され得る。このため、ダイオード部80へのホールの注入が多くなりすぎる場合がある。境界メサ部64からのホールの注入を抑制することで、ダイオード部80へのホール注入量を調整できる。
境界メサ部64は、エミッタ電極52と接続されていてよい。これにより、トランジスタ部70およびダイオード部80の境界における電位を安定化できる。ダイオード部80には、境界メサ部64と第2メサ部61-2との間に、第3メサ部61-3が配置されてよい。
トランジスタ部70にも、第1下端領域201が設けられてよい。トランジスタ部70の複数のメサ部60のうち、ダイオード部80に最も近いメサ部60には、第1下端領域201が設けられてよい。つまり、当該メサ部60の下面は、隣り合う2つのトレンチ部の下端に接する第1下端領域201で覆われてよい。トランジスタ部70の全てのトレンチ部の下端に接して、1つの第1下端領域201が設けられてもよい。トランジスタ部70のX軸方向の全体に渡って、第1下端領域201が設けられてよい。トランジスタ部70に、第2下端領域202が設けられてもよい。トランジスタ部70に第1下端領域201を設けることで、トランジスタ部70のトレンチ部の下端近傍における電界集中を緩和できる。
トランジスタ部70の第1下端領域201のドーピング濃度と、ダイオード部80の第1下端領域201のドーピング濃度は、同一であってよく、異なっていてもよい。一例として、ダイオード部80の第1下端領域201のドーピング濃度が、トランジスタ部70の第1下端領域201のドーピング濃度よりも高くてよい。これにより、ダイオード部80のトレンチ部の下端近傍における電界集中をより緩和できる。ダイオード部80の第1下端領域201のドーピング濃度を高くするとスナップバックが生じやすくなる傾向があるが、本例のダイオード部80には第2下端領域202が設けられている。このため、ダイオード部80の第1下端領域201のドーピング濃度を高くしても、スナップバックの発生を十分抑制できる。ダイオード部80の第1下端領域201のドーピング濃度は、トランジスタ部70の第1下端領域201のドーピング濃度の2倍以上であってよく、5倍以上であってもよい。
図4は、e-e断面の他の例を示す図である。本例の半導体装置100は、コンタクトホール54の配置が、図3の例と相違する。他の構造は、図3において説明したいずれかの態様と同様である。
図3の例では、第1メサ部61-1に対してコンタクトホール54が設けられていない。本例では、少なくとも1つの第1メサ部61-1は、コンタクトホール54を介してエミッタ電極52と接続されている。全ての第1メサ部61-1が、エミッタ電極52と接続されていてもよい。第1メサ部61-1がエミッタ電極52に接続されると、第1メサ部61-1およびその下方の領域に設けられた、ベース領域14、蓄積領域16、第1下端領域201およびドリフト領域18は、サイリスタとして動作する。
逆導通モードにおいて第2メサ部61-2に順方向電流が流れると、ドリフト領域18の電位が上がり、または、第1下端領域201をベースとするNPNダイオードにベース電流が流れ、当該サイリスタがオン状態になる。これにより、第1メサ部61-1が設けられた領域にも電流を流すことができ、ダイオード部80により多くの電流を流すことができる。
図3の例では、第3メサ部61-3に対してコンタクトホール54が設けられていない。本例では、少なくとも1つの第3メサ部61-3は、コンタクトホール54を介してエミッタ電極52と接続されていてよい。全ての第3メサ部61-3が、エミッタ電極52と接続されていてもよい。これにより、ダイオード部80により多くの電流を流すことができる。
図5は、e-e断面の他の例を示す図である。本例の半導体装置100は、境界メサ部64に対するコンタクトホール54の配置が、図3または図4の例と相違する。他の構造は、図3または図4において説明したいずれかの態様と同様である。
本例の境界メサ部64は、エミッタ電極52と絶縁されている。境界メサ部64の他の構造は、第1メサ部61-1と同様である。このような構成により、境界メサ部64からのホール注入を抑制でき、ダイオード部80に対するホール注入量を調整できる。また境界メサ部64は、エミッタ電極52と、前述した電気的なリモートコンタクトしてもよい。
図6は、ダイオード部80における第1下端領域201および第2下端領域202のX軸方向における配置例を示す図である。図6は、半導体基板10のXZ断面を示している。図6では、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を省略している。第1下端領域201および第2下端領域202の配置以外の構成は、図3から図5において説明したいずれかの態様と同様である。
本例では、少なくとも1つの第2下端領域202は、X軸方向において2つの第1下端領域201に挟まれて配置されている。また、少なくとも1つの第1下端領域201は、X軸方向において2つの第2下端領域202に挟まれて配置されている。つまり第1下端領域201および第2下端領域202が、X軸方向において交互に2回以上繰り返し配置されている。第1下端領域201および第2下端領域202を交互に繰り返し配置することで、第1下端領域201を設けたことによるスナップバックの発生を抑制しやすくなる。
少なくとも1つの第2メサ部61-2は、X軸方向において2つの第1メサ部61-1に挟まれて配置されている。また、少なくとも1つの第1メサ部61-1は、X軸方向において2つの第2メサ部61-2に挟まれて配置されている。第1メサ部61-1と第2メサ部61-2との間には、第3メサ部61-3が配置されてよい。第1メサ部61-1および第2メサ部61-2を交互に繰り返し配置することで、第1メサ部61-1におけるスナップバックの発生を抑制しやすくなる。
図7は、メサ部61における第1下端領域201および第2下端領域202の配置例を示す図である。図3から図6においては、第1下端領域201および第2下端領域202がX軸方向に並んで配置されていた。本例では、第1下端領域201および第2下端領域202がY軸方向に並んで配置されている。これにより、トレンチ部の下端近傍における電界集中を緩和しつつ、スナップバックの発生を抑制できる。第1下端領域201および第2下端領域202のY軸方向の配置以外の構造は、図1から図6において説明したいずれかの態様と同様である。
ダイオード部80の全てのメサ部61において、第1下端領域201および第2下端領域202がY軸方向に並んで配置されてよい。他の例では、ダイオード部80の一部のメサ部61において、第1下端領域201および第2下端領域202がY軸方向に並んで配置されてよい。例えば図3から図6において説明した第1メサ部61-1および第3メサ部61-3において、第1下端領域201および第2下端領域202がY軸方向に並んで配置されてよい。つまり、図3から図6において説明した第1下端領域201が、Y軸方向において離散的に配置されてよい。第1下端領域201を設けない領域には、第2下端領域202が設けられる。第2メサ部61-2には、第1下端領域201が設けられず、第2下端領域202が設けられてよい。この場合、第1下端領域201および第2下端領域202は、X軸方向およびY軸方向の両方において並んで配置される。これにより、スナップバックの発生を更に抑制しやすくなる。また、境界メサ部64およびトランジスタ部70のメサ部60においても、第1下端領域201および第2下端領域202がY軸方向に並んで配置されてよい。
少なくとも1つの第2下端領域202は、Y軸方向において2つの第1下端領域201に挟まれて配置されてよい。また、少なくとも1つの第1下端領域201は、Y軸方向において2つの第2下端領域202に挟まれて配置されてよい。つまり第1下端領域201および第2下端領域202が、Y軸方向において交互に2回以上繰り返し配置されてよい。第1下端領域201および第2下端領域202を交互に繰り返し配置することで、第1下端領域201を設けたことによるスナップバックの発生を抑制しやすくなる。図7に示すように、メサ部61は、Y軸方向において2つのウェル領域11に挟まれてよい。第1下端領域201および第2下端領域202は、Y軸方向において、2つのウェル領域11の間で交互に配置されてよい。
本例のメサ部61の上方には、複数のコンタクトホール54がY軸方向に離散的に配置されてよい。Y軸方向において隣り合うコンタクトホール54の距離Y1は、10μm以上であってよく、100μm以上であってよく、1000μm以上であってもよい。距離Y1は、メサ部61のY軸方向の長さの半分以下であってよく、1/4以下であってよく、1/10以下であってもよい。距離Y1は、1つのコンタクトホール54のY軸方向の長さY2より大きくてよく、小さくてよく、同一であってもよい。
少なくとも1つの第2下端領域202は、上面視においてコンタクトホール54と重なる部分を有してよい。第2下端領域202は、上面視においてコンタクトホール54の全体を覆うように設けられてよい。第1下端領域201は、上面視においてコンタクトホール54と重ならない部分を有してよい。第1下端領域201は、上面視においてコンタクトホール54と部分的にも重ならないように設けられてよい。
図8は、図7におけるf-f断面の一例を示す図である。f-f断面は、コンタクトホール54とX軸方向において向かい合うダミートレンチ部30を通過するYZ面である。図8に示すように、ダミートレンチ部30の下端に接して、第1下端領域201および第2下端領域202がY軸方向に交互に配置されている。
図9は、図7におけるg-g断面の一例を示す図である。g-g断面は、コンタクトホール54を通過するYZ面である。上述したように、少なくとも1つの第2下端領域202は、コンタクトホール54と重なるように配置されている。これにより、第2下端領域202を通過したホールをエミッタ電極52に引き抜きやすくなり、第2下端領域202に電流を流しやすくなる。このため、スナップバックを更に抑制できる。
メサ部61には、ベース領域14よりもドーピング濃度が高いP+型のコンタクト領域15が設けられてよい。Y軸方向において、コンタクト領域15とベース領域14とが交互に配置されてよい。コンタクト領域15は、ベース領域14と半導体基板10の上面21との間に設けられる。コンタクト領域15は、コンタクトホール54により、エミッタ電極52と接続している。
少なくとも1つの第2下端領域202は、上面視においてコンタクト領域15と重なる部分を有してよい。全ての第2下端領域202が、コンタクト領域15と重なる部分を有してもよい。コンタクト領域15の下方に第2下端領域202を設けることで、第2下端領域202を通過したホールをコレクタ電極24に引き抜きやすくなり、第2下端領域202に電流を流しやすくなる。このため、スナップバックを更に抑制できる。
図10は、メサ部61におけるコンタクトホール54の他の配置例を示す図である。コンタクトホール54以外の構造は、図1から図9において説明したいずれかの態様と同様である。本例のコンタクトホール54は、Y軸方向において並ぶ2つ以上の第2下端領域202と重なるように設けられている。図10に示すように、メサ部61には、当該メサ部61に設けられた全ての第2下端領域202と重なる単一のコンタクトホール54が設けられてもよい。メサ部61において、Y軸方向の両端に配置された第1下端領域201は、コンタクトホール54と重なっていてよく、重なっていなくてもよい。コンタクトホール54は、ウェル領域11とは重なっていない。
図11は、図10におけるh-h断面の一例を示す図である。h-h断面は、1つの第2下端領域202とX軸方向において向かい合うダミートレンチ部30を通過するYZ面である。図11に示すように、ダミートレンチ部30の下端に接して、第1下端領域201および第2下端領域202がY軸方向に交互に配置されている。
図12は、図10におけるk-k断面の一例を示す図である。k-k断面は、第1下端領域201および第2下端領域202を通過するYZ面である。本例の第2下端領域202は、コンタクトホール54と重なるように配置されている。これにより、第2下端領域202を通過したホールをコレクタ電極24に引き抜きやすくなり、第2下端領域202に電流を流しやすくなる。このため、スナップバックを更に抑制できる。本例においても、図9の例と同様に、メサ部61には、第2下端領域202と重なるコンタクト領域15が設けられてよく、設けられていなくてもよい。
図13は、ダイオード部80の等価回路の一例を示す図である。図13では、第1メサ部61-1、第2メサ部61-2およびこれらのメサ部の下方の領域の回路を示している。第2メサ部61-2は、ダイオードDと、抵抗Rで示される。ダイオードDは、ベース領域14および蓄積領域16を含むPN接合のダイオードである。抵抗Rは、第2下端領域202およびドリフト領域18におけるオン抵抗成分である。本例の第1メサ部61-1は、図4に示したようにエミッタ電極52と接続されている。この場合、第1メサ部61-1およびその下方の領域はサイリスタとして動作する。図13では、当該サイリスタをトランジスタTr1およびトランジスタTr2で示している。トランジスタTr1は、ベース領域14、蓄積領域16および第1下端領域201を含むPNPトランジスタである。トランジスタTr2は、蓄積領域16、第1下端領域201およびドリフト領域18を含むNPNトランジスタである。トランジスタTr2のベースが、第1下端領域201に対応する。
本例では、第2メサ部61-2に順方向電流が流れると、抵抗RによりトランジスタTr2のベースの電位が上がり、また、トランジスタTr2にベース電流が供給される。これにより、第1メサ部61-1のサイリスタがオン状態となり、第1メサ部61-1にも電流が流れる。このため、ダイオード部80に流れる電流を大きくできる。
図14は、ダイオード部80の順方向導通特性の一例を示す図である。図14の横軸は、ダイオード部80のアノード・カソード間電圧Vak(V)であり、縦軸はダイオード部80のアノード・カソード間電流Iak(A)である。図14では、比較例の特性を破線で示し、実施例の特性を実線で示している。比較例のダイオード部80は、全てのメサ部61が、第1下端領域201で覆われた第1メサ部61-1である。実施例は、図3に示した構造を有するダイオード部80である。
図14の比較例の特性で示すように、ダイオード部80の全てのメサ部61を第1メサ部61-1にすると、スナップバック現象により、アノード・カソード間電圧Vakがトリガ電圧VBOに達するまでアノード・カソード間電流Iak(A)が抑制される。比較例では、アノード・カソード間電圧Vakがトリガ電圧VBOに達した後は、大きなアノード・カソード間電流Iak(A)が流れるスナップバック特性を示す。これに対し実施例では、ダイオード部80の一部のメサ部61を第2メサ部61-2にすることで、比較例のようなスナップバック特性を示さずに、通常のダイオード特性を示す。
図15は、第1下端領域201の実効ドーズ量と、トリガ電圧VBOとの関係を示す図である。図15の横軸は、第1下端領域201の実効ドーズ量(/cm2)であり、縦軸はスナップバック現象のトリガ電圧VBO(V)である。第1下端領域201の実効ドーズ量とは、第1下端領域201を形成した後に、半導体基板10の上面21と平行方向の単位面積当たりのドーパントイオン(例えばアクセプタイオン)のドーズ量(/cm2)と、半導体基板10に既に存在している不純物(例えばバルク・ドナー)の単位面積当たりの量(/cm2)に対して、不純物の種類と極性に応じて単位イオンの価電荷(電子またはホール)数を乗算した後に、ドーズ量および不純物の量を加減算した値である。例えば、ドーパントと既存不純物の両方の単位イオン当たりの価電荷数が1で、極性が逆(P型とN型)の場合、ドーパントイオンのドーズ量から、不純物の量を差し引いた値が実効ドーズ量である。第1下端領域201の実効ドーズ量は、第1下端領域201のネット・ドーピング濃度(/cm3)を深さ方向に積分した値であってもよい。第1下端領域201がトレンチ部にイオン注入と拡散工程を経て形成される場合、トレンチ側壁のシャドウ効果や拡散等で、実効ドーズは、イオン注入器からのドーズや注入直後の半導体にあるドーズと異なる場合がある。図15における実効ドーズは、第1下端領域201が、端部を除いてX軸方向の各位置で深さ方向の分布が略均一に形成される場合の、第1メサ部61-1の各位置での値である。
図15では、比較例の特性を破線で示し、実施例の特性を実線で示している。比較例および実施例の構造は、図14の例と同様である。比較例では、実効ドーズ量が3.0×1011/cm2を超えると、実効ドーズ量に応じてトリガ電圧VBOが上昇する。これに対して実施例では、実効ドーズ量によらず、トリガ電圧VBOは低いままである。つまり実施例では、第1下端領域201の実効ドーズ量によらず、スナップバックが発生していない。このため実施例では、第1下端領域201の実効ドーズ量の設定自由度を高くできる。
第1下端領域201の実効ドーズ量は、3×1011/cm2以上であってよい。第1下端領域201の実効ドーズ量を高くすることで、第1下端領域201に接するトレンチ部の下端近傍における電界集中を緩和できる。実施例では第1下端領域201と並んで第2下端領域202が設けられるので、図15に示すように、第1下端領域201の実効ドーズ量を高くしても、スナップバックを抑制できる。第1下端領域201の実効ドーズ量は、5×1011/cm2以上であってよく、1×1012/cm2以上であってよく、5×1012/cm2以上であってもよい。
トリガ電圧VBOは、PN接合を形成する第1下端領域201と蓄積領域16との少なくとも一方が完全空乏化する電圧に対応する。従って、比較例の特性で示されるように、トリガ電圧VBOは、第1下端領域201における実効ドーズ量に応じて変化する。第1下端領域201の深さ方向の幅が一定であり、第1下端領域201のドーピング濃度が深さ方向において均一であれば、図15の横軸を第1下端領域201のドーピング濃度にした場合でも、同様の特性が得られる。しかし、第1下端領域201の幅、深さ方向の濃度プロファイルは多様な態様を取り得る。第1下端領域201における不純物の量を実効ドーズ量で規定することで、第1下端領域201の幅、深さ方向の濃度プロファイルの形状によらず、不純物の量と、トリガ電圧VBOとの関係を特定できる。
図16は、ダイオード部80の順方向導通特性の一例を示す図である。図16の軸は線形スケールで、ラベルは図14と同様である。図16では、図3に示した実施例の特性を実線で示し、図4に示した実施例の特性を破線で示している。図13等において説明したように、図4に示した実施例では、第1メサ部61-1がサイリスタとして動作する。このため図16に示すように、図4の実施例では、図3の実施例に比べて、ダイオード部80に流れるアノード・カソード間電流Iakを増大できる。
図17は、第1下端領域201における実効ドーズ量を説明する図である。図17では、図3に示したm-m線におけるネット・ドーピング濃度分布を示している。本例のドーピング濃度分布は、例えば大面積の第1下端領域201が形成されたモニタウェハやプロセスモニター領域を用いて、SR法で測定したキャリア濃度分布であってよい。ドーピング濃度分布は、個片化した完成品をカソード側から薄化して、エミッタ・アノード側の反対面からSIMSプロファイルを取得して換算してもよい。m-m線は、第1メサ部61-1に接するトレンチ部の下端を通過するZ軸と平行な線である。図17の横軸は、半導体基板10における深さ位置を示し、縦軸はネット・ドーピング濃度を示している。
本例では、第1下端領域201の上端位置が第1深さ位置Z1であり、第1下端領域201の下端位置が第2深さ位置Z2である。第2深さ位置Z2は、第1下端領域201とドリフト領域18のPN接合界面の位置である。第2深さ位置Z2は、第1下端領域201およびドリフト領域18との間において、ドーピング濃度が極小値を示す位置であってよい。
図17で斜線のハッチングを付した部分の面積が、実効ドーズ量に相当する。第1深さ位置Z1から第2深さ位置Z2まで、ドーピング濃度を積分した値を実効ドーズ量としてよい。
本例のm-m線は、トレンチ部の下端を通過したが、他の例では、m-m線は第1メサ部61-1のX軸方向の中央を通過してもよい。この場合、第1下端領域201の上端位置は、第1下端領域201と蓄積領域16のPN接合界面の位置であってよい。蓄積領域16に代えてドリフト領域18が設けられている場合、第1下端領域201の上端位置は、第1下端領域201と、第1下端領域201の上側に設けられたドリフト領域18とのPN接合界面の位置であってよい。これらの場合も、実効ドーズ量は、第1下端領域201の上端位置から下端位置まで、ドーピング濃度を積分した値を用いてよい。
図18は、図2におけるe-e断面の他の例を示す図である。本例の半導体装置100は、第2下端領域202として、第1下端領域201よりもドーピング濃度の低いP-型の領域を有する。他の構造は、図1から図17において説明したいずれかの態様と同様である。本例においても、第2下端領域202は、第1下端領域201よりも電流を流しやすい。このため、ダイオード部80におけるスナップバックを抑制できる。また、第2下端領域202としてP-型の領域を設けることで、第2下端領域202に接するトレンチ部の下端近傍における電界集中を緩和できる。第2下端領域202は、図3等に示したN型の領域と、図18に示したP-型の領域の両方を有してもよい。例えば第2下端領域202は、第1下端領域201と接する部分に図18に示したP-型の領域を有し、P-型の領域に挟まれる部分に図3等に示したN型の領域を有してよい。
第2下端領域202の実効ドーズ量は、3.0×1011/cm2より小さくてよい。図15で示したように、メサ部61の下方に、実効ドーズ量が3.0×1011/cm2より小さいP型の領域を設けても、スナップバックは発生しなかった。このため、第2下端領域202の実効ドーズ量を3.0×1011/cm2より小さくすることで、スナップバックを抑制できる。第2下端領域202の実効ドーズ量は、1.0×1011/cm2以下であってよく、5.0×1010/cm2以下であってもよい。第2下端領域202の実効ドーズ量は、1.0×1010/cm2以上であってよい。
第2下端領域202の実効ドーズ量は、図17において説明した例と同様に、m-m線においてドーピング濃度を深さ方向に積分することで取得してよい。m-m線は、第2メサ部61-2に接するトレンチ部の下端を通過してよく、第2メサ部61-2のX軸方向における中央を通過してもよい。
図1から図18において説明した半導体装置100の製造工程において、各トレンチ部のトレンチ部分を形成した後、ダミー絶縁膜32およびダミー導電部34(または、ゲート絶縁膜42およびゲート導電部44)を形成する前に、当該トレンチ部分の下端からドーパントイオンを注入することで、第1下端領域201を形成してよい。ドーパントイオンを注入した後に熱処理を行うことで、それぞれのトレンチ部分の下端に注入したドーパントがX方向に拡散して、2つ以上のトレンチ部分にまたがる第1下端領域201を形成できる。他の例では、トレンチ部分を形成する前に、半導体基板10の上面から、第1下端領域201を形成すべき範囲全体にドーパントイオンを注入してもよい。第2下端領域202としてN型の領域を設ける場合、第1下端領域201を形成すべき範囲にP型のドーパントイオンを選択的に注入することで、残存するドリフト領域18を第2下端領域202として用いてよい。他の例では、第1下端領域201および第2下端領域202を形成すべき範囲全体にP型のドーパントイオンを注入した後に、第2下端領域202を形成すべき範囲にN型のドーパントイオンをカウンタードーピングすることで、N型の第2下端領域202を形成してもよい。また、第2下端領域202としてP型の領域を設ける場合、第1下端領域201および第2下端領域202の領域のそれぞれに、P型のドーパントイオンを異なるドーズ量で選択的に注入してよい。他の例では、第1下端領域201および第2下端領域202を形成すべき範囲の全体に均一なドーズ量でドーパントイオンを注入した後に、第1下端領域201を形成すべき範囲に追加的にP型のドーパントイオンを注入してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・半導体基板、11・・・ウェル領域、12・・・エミッタ領域、14・・・ベース領域、15・・・コンタクト領域、16・・・蓄積領域、18・・・ドリフト領域、20・・・バッファ領域、21・・・上面、22・・・コレクタ領域、23・・・下面、24・・・コレクタ電極、29・・・直線部分、30・・・ダミートレンチ部、31・・・先端部、32・・・ダミー絶縁膜、34・・・ダミー導電部、38・・・層間絶縁膜、39・・・直線部分、40・・・ゲートトレンチ部、41・・・先端部、42・・・ゲート絶縁膜、44・・・ゲート導電部、52・・・エミッタ電極、54・・・コンタクトホール、60、61・・・メサ部、61-1・・・第1メサ部、61-2・・・第2メサ部、61-3・・・第3メサ部、64・・・境界メサ部、70・・・トランジスタ部、80・・・ダイオード部、81・・・延長領域、82・・・カソード領域、90・・・エッジ終端構造部、100・・・半導体装置、130・・・外周ゲート配線、131・・・活性側ゲート配線、160・・・活性部、162・・・端辺、164・・・ゲートパッド、201・・・第1下端領域、202・・・第2下端領域
本明細書において半導体基板は、N型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、P型の領域にも含まれている。半導体基板は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法(CZ法)、磁場印加型チョクラルスキー法(MCZ法)、フロートゾーン法(FZ法)のいずれかで製造されてよい。本例におけるインゴットは、MCZ法で製造されている。MCZ法で製造された基板に含まれる酸素濃度は1×1017~7×1017/cm3である。FZ法で製造された基板に含まれる酸素濃度は1×1015~5×1016/cm3である。酸素濃度が高い方が水素ドナーを生成しやすい傾向がある。バルク・ドナー濃度は、半導体基板の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の90%から100%の間の値であってもよい。尚、本発明における各濃度は、室温における値でよい。室温における値は、一例として300K(ケルビン)(約26.9℃)のときの値を用いてよい。
半導体基板10には活性部160が設けられている。活性部160は、半導体装置100が動作した場合に半導体基板10の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部160の上方には、エミッタ電極が設けられているが図1では省略している。活性部160は、上面視においてエミッタ電極と重なる領域を指してよい。また、上面視において活性部160で挟まれる領域も、活性部160に含めてよい。
トランジスタ部70のメサ部60には、N+型のエミッタ領域12およびP型のベース領域14が、半導体基板10の上面21側から順番に設けられている。ベース領域14の下方にはドリフト領域18が設けられている。メサ部60には、N+型の蓄積領域16が設けられてもよい。蓄積領域16は、ベース領域14とドリフト領域18との間に配置される。
ダイオード部80のメサ部61には、半導体基板10の上面21に接して、P型のベース領域14が設けられている。ベース領域14の下方には、ドリフト領域18が設けられている。メサ部61において、ベース領域14とドリフト領域18の間に蓄積領域16が設けられていてもよい。
図15は、第1下端領域201の実効ドーズ量と、トリガ電圧VBOとの関係を示す図である。図15の横軸は、第1下端領域201の実効ドーズ量(/cm2)であり、縦軸はスナップバック現象のトリガ電圧VBO(V)である。第1下端領域201の実効ドーズ量とは、第1下端領域201を形成した後に、半導体基板10の上面21と平行方向の単位面積当たりのドーパントイオン(例えばアクセプタイオン)のドーズ量(/cm2)と、半導体基板10に既に存在している不純物(例えばバルク・ドナー)の単位面積当たりの量(/cm2)に対して、不純物の種類と極性に応じて単位イオンの価電荷(電子またはホール)数を乗算した後に、ドーズ量および不純物の量を加減算した値である。例えば、ドーパントと既存不純物の両方の単位イオン当たりの価電荷数が1で、極性が逆(P型とN型)の場合、ドーパントイオンのドーズ量から、不純物の量を差し引いた値が実効ドーズ量である。第1下端領域201の実効ドーズ量は、第1下端領域201のネット・ドーピング濃度(/cm3)を深さ方向に積分した値であってもよい。第1下端領域201がトレンチ部にイオン注入と拡散工程を経て形成される場合、トレンチ側壁のシャドウ効果や拡散等で、実効ドーズ量は、イオン注入器からのドーズ量や注入直後の半導体にあるドーズ量と異なる場合がある。図15における実効ドーズ量は、第1下端領域201が、端部を除いてX軸方向の各位置で深さ方向の分布が略均一に形成される場合の、第1メサ部61-1の各位置での値である。
Claims (23)
- 上面および下面を有し、前記上面および前記下面の間に第1導電型のドリフト領域を含み、且つ、ダイオード部が設けられた半導体基板を備える半導体装置であって、
前記ダイオード部は、
前記半導体基板の前記下面と前記ドリフト領域との間に設けられた、前記ドリフト領域よりもドーピング濃度が高い第1導電型のカソード領域と、
前記半導体基板の前記上面と前記ドリフト領域との間に設けられた、第2導電型のベース領域と、
前記半導体基板の前記上面から前記ベース領域よりも下方まで設けられ、且つ、前記半導体基板の前記上面において第1方向に並んで配置された複数のトレンチ部と、
第1深さ位置に配置され、2つ以上の前記トレンチ部の下端と接して設けられた第2導電型の第1下端領域と、
前記第1深さ位置に配置され、且つ、前記第1下端領域と重ならない位置に配置された第2下端領域と
を備え、
前記第2下端領域は、第1導電型の領域、および、前記第1下端領域よりもドーピング濃度の低い第2導電型の領域の少なくとも一方を含む
半導体装置。 - 前記第1下端領域のドーピング濃度を深さ方向に積分した実効ドーズ量が、3×1011/cm2以上である
請求項1に記載の半導体装置。 - 前記第2下端領域は、第1導電型の領域である
請求項1に記載の半導体装置。 - 前記第2下端領域は、ドーピング濃度を深さ方向に積分した実効ドーズ量が、3×1011/cm2より小さい第2導電型の領域である
請求項1に記載の半導体装置。 - 前記ダイオード部は、前記第1深さ位置と、前記ベース領域との間に設けられた第1導電型の中間領域を更に備える
請求項1に記載の半導体装置。 - 前記中間領域のドーピング濃度は、前記ドリフト領域のドーピング濃度よりも高い
請求項5に記載の半導体装置。 - 前記第1下端領域と前記第2下端領域が、前記第1方向に並んで配置されている
請求項1から6のいずれか一項に記載の半導体装置。 - 前記ダイオード部は、前記半導体基板の内部においてそれぞれが2つの前記トレンチ部に挟まれた複数のメサ部を更に備え、
前記複数のメサ部は、
隣り合う2つの前記トレンチ部の前記下端と接して前記第1下端領域が配置された1つ以上の第1メサ部と、
隣り合う2つの前記トレンチ部の前記下端と接して前記第2下端領域が配置された1つ以上の第2メサ部と
を含み、
前記第1メサ部と前記第2メサ部とが、前記第1方向に並んで配置されている
請求項7に記載の半導体装置。 - 少なくとも1つの前記第2メサ部は、前記第1方向において2つの前記第1メサ部に挟まれて配置されている
請求項8に記載の半導体装置。 - 前記半導体基板の前記上面の上方に設けられた上面電極を更に備え、
少なくとも1つの前記第2メサ部は、前記上面電極と接続されている
請求項8に記載の半導体装置。 - 少なくとも1つの前記第1メサ部は、前記上面電極と絶縁されている
請求項10に記載の半導体装置。 - 少なくとも1つの前記第1メサ部は、前記上面電極と接続されている
請求項10に記載の半導体装置。 - 前記複数のメサ部は、隣り合う2つの前記トレンチ部のうちの一方の前記トレンチ部の下端と接して前記第1下端領域が配置され、隣り合う2つの前記トレンチ部のうちの他方の前記トレンチ部の下端と接して前記第2下端領域が配置された第3メサ部を含み、
前記第1メサ部、前記第2メサ部および前記第3メサ部が、前記第1方向に並んで配置されている
請求項8に記載の半導体装置。 - 前記第3メサ部は、前記第1方向において前記第1メサ部と前記第2メサ部との間に配置されている
請求項13に記載の半導体装置。 - 前記半導体基板には、前記第1方向において前記ダイオード部と並んで配置され、前記半導体基板の前記下面に第2導電型のコレクタ領域が設けられたトランジスタ部が更に設けられ、
前記トランジスタ部は、複数の前記メサ部を含み、
前記トランジスタ部の複数の前記メサ部のうち、前記ダイオード部に最も近い前記メサ部には、前記第1下端領域が設けられている
請求項8に記載の半導体装置。 - 前記半導体基板に設けられ、前記第1方向における前記カソード領域と前記コレクタ領域との境界の上方に配置された境界メサ部と、
前記半導体基板の前記上面の上方に配置された上面電極と
を更に備え、
前記境界メサ部は、前記上面電極と接続された前記第1メサ部である
請求項15に記載の半導体装置。 - 前記半導体基板に設けられ、前記第1方向における前記カソード領域と前記コレクタ領域との境界の上方に配置された境界メサ部と、
前記半導体基板の前記上面の上方に配置された上面電極と
を更に備え、
前記境界メサ部は、前記上面電極と絶縁された前記第1メサ部である
請求項15に記載の半導体装置。 - 前記トランジスタ部の前記第1下端領域のドーピング濃度と、前記ダイオード部の前記第1下端領域のドーピング濃度とが異なる
請求項15に記載の半導体装置。 - それぞれの前記トレンチ部は、前記半導体基板の前記上面において、前記第1方向とは異なる第2方向に長手を有し、
前記第1下端領域と前記第2下端領域が、前記第2方向に並んで配置されている
請求項1から5のいずれか一項に記載の半導体装置。 - 少なくとも1つの前記第2下端領域が、前記第2方向において前記第1下端領域に挟まれて配置されている
請求項19に記載の半導体装置。 - 前記半導体基板の前記上面の上方に配置された上面電極と、
前記上面電極と前記半導体基板との間に配置され、前記上面電極と前記半導体基板とを接続するコンタクトホールが設けられた層間絶縁膜と
を更に備え、
少なくとも1つの前記第2下端領域は、上面視において前記コンタクトホールと重なる部分を有する
請求項19に記載の半導体装置。 - 前記ダイオード部は、前記ベース領域と前記半導体基板の前記上面との間に設けられ、前記ベース領域よりもドーピング濃度が高い第2導電型のコンタクト領域を更に備え、
少なくとも1つの前記第2下端領域は、上面視において前記コンタクト領域と重なる部分を有する
請求項19に記載の半導体装置。 - 前記第1下端領域と前記第2下端領域が、前記第1方向および前記第2方向の両方において並んで配置されている
請求項19に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022140102A JP2024035557A (ja) | 2022-09-02 | 2022-09-02 | 半導体装置 |
US18/357,158 US20240079481A1 (en) | 2022-09-02 | 2023-07-24 | Semiconductor device |
CN202310911743.3A CN117650157A (zh) | 2022-09-02 | 2023-07-24 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022140102A JP2024035557A (ja) | 2022-09-02 | 2022-09-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2024035557A true JP2024035557A (ja) | 2024-03-14 |
Family
ID=90042115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2022140102A Pending JP2024035557A (ja) | 2022-09-02 | 2022-09-02 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20240079481A1 (ja) |
JP (1) | JP2024035557A (ja) |
CN (1) | CN117650157A (ja) |
-
2022
- 2022-09-02 JP JP2022140102A patent/JP2024035557A/ja active Pending
-
2023
- 2023-07-24 CN CN202310911743.3A patent/CN117650157A/zh active Pending
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---|---|
US20240079481A1 (en) | 2024-03-07 |
CN117650157A (zh) | 2024-03-05 |
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