JP2024034336A - semiconductor equipment - Google Patents

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Abstract

【課題】短チャネル特性を改善し、ゲート長を短くして必要な動作を実現する半導体装置を提供する。【解決手段】半導体装置１Ａは、三次元材料層３と、三次元材料層３を含む第１トランジスタＱ１と、絶縁層７上の二次元材料層１４と、二次元材料層１４を含む第２トランジスタＱ２とが、同一の基体２に設けられている。第２トランジスタＱ２は、三次元材料層３より、二次元材料層１４の方がバンドギャップが大きく、第２トランジスタＱ２のゲート絶縁膜１５は厚いので、第１トランジスタＱ１より高耐圧となり、高集積化と高耐圧化を両立できる。【選択図】図２The present invention provides a semiconductor device that improves short channel characteristics and shortens gate length to achieve necessary operations. A semiconductor device 1A includes a three-dimensional material layer 3, a first transistor Q1 including the three-dimensional material layer 3, a two-dimensional material layer 14 on an insulating layer 7, and a second transistor including the two-dimensional material layer 14. A transistor Q2 is provided on the same substrate 2. The second transistor Q2 has a larger band gap in the two-dimensional material layer 14 than the three-dimensional material layer 3, and the gate insulating film 15 of the second transistor Q2 is thicker, so it has a higher breakdown voltage than the first transistor Q1, and is highly integrated. It is possible to achieve both high voltage and high voltage resistance. [Selection diagram] Figure 2

Description

本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、ゲート絶縁膜の膜厚が異なる複数種類の電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。 The present technology (technology according to the present disclosure) relates to semiconductor devices and electronic devices, and particularly relates to a technology that is effective when applied to a semiconductor device having multiple types of field effect transistors with gate insulating films having different thicknesses.

半導体装置に搭載される電界効果トランジスタとして、半導体層を加工してベース部から突出する島状の素子形成部（フィン部）を形成し、この島状の素子形成部の３つの面部（上面部及び２つの側面部）に亘ってゲート電極を設けたフィン型の電界効果トランジスタ（Fin-FET）が知られている。また、半導体層を加工して下地膜上に立体形状の素子形成部を形成し、この素子形成部の４つの面部（上面部、底面部及び２つの側面部）に亘ってゲート電極を設けたＧＡＡ（Gate all Around）構造の電界効果トランジスタ（GAA-FET）も知られている。特許文献１には、フィン型やＧＡＡ構造の電界効果トランジスタが開示されている。
一方、特許文献２には、二次元材料層を電界効果トランジスタのチャネル形成部として用いた技術が開示されている。 As a field effect transistor mounted on a semiconductor device, a semiconductor layer is processed to form an island-shaped element forming part (fin part) protruding from a base part, and three surface parts (upper surface part) of this island-shaped element forming part are formed. A fin-type field effect transistor (Fin-FET) is known in which a gate electrode is provided over the two side surfaces of the fin-type field-effect transistor (FET). In addition, the semiconductor layer was processed to form a three-dimensional element formation part on the base film, and a gate electrode was provided across the four surfaces (top surface, bottom surface, and two side surfaces) of this element formation region. A field effect transistor (GAA-FET) with a GAA (Gate all Around) structure is also known. Patent Document 1 discloses a field effect transistor having a fin type or GAA structure.
On the other hand, Patent Document 2 discloses a technique using a two-dimensional material layer as a channel forming portion of a field effect transistor.

ＷＯ２０２０／２６２６４３号WO2020/262643 特開２０２１－０６８７１９号公報Japanese Patent Application Publication No. 2021-068719

ところで、半導体装置においては更なる高集積化が望まれている。高集積化を図るためには、トランジスタの微細化が必須となる。
上述のフィン型やＧＡＡ構造の電界効果トランジスタは、短チャネル特性を改善し、ゲート長を短くして必要な動作を実現することが可能であるため、平面サイズの微細化（占有面積の縮小）を図ることができ、高集積化に有用である。 Incidentally, there is a desire for higher integration in semiconductor devices. In order to achieve high integration, it is essential to miniaturize transistors.
The above-mentioned fin type and GAA structure field effect transistors can improve short channel characteristics and shorten the gate length to achieve the necessary operation, so they can be miniaturized in planar size (reduction in occupied area). It is useful for high integration.

しかしながら、フィン型やＧＡＡ構造の場合、素子形成部の複数の面部（上面部、底面部及び２つの側面部）から電界が生じ、チャネル形成部での電界が強い。このため、動作電圧が高い高耐圧の電界効果トランジスタ、即ちゲート絶縁膜の膜厚が厚い電界効果トランジスタにおいては、フィン型やＧＡＡ構造の適用が困難である。 However, in the case of a fin type or GAA structure, an electric field is generated from a plurality of surfaces (a top surface, a bottom surface, and two side surfaces) of the element forming part, and the electric field is strong in the channel forming part. For this reason, it is difficult to apply the fin type or GAA structure to a high voltage field effect transistor with a high operating voltage, ie, a field effect transistor with a thick gate insulating film.

デジタル回路やアナログ回路などの機能が異なる回路を混載する半導体装置では、耐圧（ゲート絶縁膜の膜厚）が異なる複数種類の電界効果トランジスタが用いられている。したがって、耐圧が異なる複数種類の電界効果トランジスタを搭載する場合は、更なる高集積化を図る上で更なる工夫が必要である。
そこで、本技術者は、二次元材料層に着目し、本技術をなした。 Semiconductor devices that mix circuits with different functions, such as digital circuits and analog circuits, use multiple types of field effect transistors with different breakdown voltages (thicknesses of gate insulating films). Therefore, when multiple types of field effect transistors with different breakdown voltages are mounted, further measures are required to achieve higher integration.
Therefore, the present engineer focused on the two-dimensional material layer and created the present technology.

本技術の目的は、高集積化を図ることが可能な技術を提供することにある。 The purpose of this technology is to provide a technology that can achieve high integration.

（１）本技術の一態様に係る半導体装置は、
三次元材料層と、
上記三次元材料層を含む第１トランジスタと、
二次元材料層と、
上記二次元材料層を含む第２トランジスタと、を備えている。
そして、上記第１トランジスタと上記第２トランジスタとが、同一の基体に設けられている。 (1) A semiconductor device according to one embodiment of the present technology includes:
a three-dimensional material layer;
a first transistor including the three-dimensional material layer;
a two-dimensional material layer;
a second transistor including the two-dimensional material layer.
The first transistor and the second transistor are provided on the same base.

（２）本技術の他の態様に係る半導体装置は、
上記第１トランジスタが、ゲート絶縁膜を介在して上記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
上記第２トランジスタが、ゲート絶縁膜を介在して上記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタである。
そして、上記第２トランジスタの上記ゲート絶縁膜の膜厚が、上記第１トランジスタの上記ゲート絶縁膜の膜厚よりも厚い。 (2) A semiconductor device according to another aspect of the present technology includes:
The first transistor is a field effect transistor having a gate electrode provided adjacent to the three-dimensional material layer with a gate insulating film interposed therebetween;
The second transistor is a field effect transistor having a gate electrode provided adjacent to the two-dimensional material layer with a gate insulating film interposed therebetween.
The gate insulating film of the second transistor is thicker than the gate insulating film of the first transistor.

本技術の第１実施形態に係る半導体装置に搭載された第１電界効果トランジスタ及び第２電界高トランジスタの平面パターンを模式的に示す平面図である。FIG. 2 is a plan view schematically showing a planar pattern of a first field effect transistor and a second high field transistor mounted on the semiconductor device according to the first embodiment of the present technology. 図１のａ１－ａ１切断線に沿った縦断面構造を模式的に示す縦断面図である。FIG. 2 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the a1-a1 cutting line in FIG. 1. FIG. 図１のｂ１－ｂ１切断線に沿った縦断面構造を模式的に示す縦断面図である。FIG. 2 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the b1-b1 cutting line in FIG. 1. FIG. 図１のｃ１－ｃ１切断線に沿った縦断面構造を模式的に示す縦断面図である。FIG. 2 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the c1-c1 cutting line in FIG. 1. FIG. 本技術の第１実施形態に係る半導体装置の製造方法の工程を模式的に示す縦断面図である。FIG. 1 is a vertical cross-sectional view schematically showing steps of a method for manufacturing a semiconductor device according to a first embodiment of the present technology. 図５Ａに引き続く工程を模式的に示す縦断面図である。FIG. 5A is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5A. 図５Ｂに引き続く工程を模式的に示す縦断面図である。FIG. 5B is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5B. 図５Ｃに引き続く工程を模式的に示す縦断面図である。FIG. 5C is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5C. 図５Ｄに引き続く工程を模式的に示す縦断面図である。FIG. 5D is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5D. 図５Ｅに引き続く工程を模式的に示す縦断面図である。FIG. 5E is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5E. 図５Ｆに引き続く工程を模式的に示す縦断面図である。FIG. 5F is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5F. 図５Ｇに引き続く工程を模式的に示す縦断面図である。FIG. 5G is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5G. 図５Ｈに引き続く工程を模式的に示す縦断面図である。FIG. 5H is a vertical cross-sectional view schematically showing a step subsequent to FIG. 5H. デジタル回路に用いられる薄膜型の電界効果トランジスタと、アナログ回路に用いられる厚膜型の電界効果トランジスタと、を世代の時系列でスケーリングしたときの面積比を示す図である。FIG. 3 is a diagram showing the area ratio of a thin-film field-effect transistor used in a digital circuit and a thick-film field-effect transistor used in an analog circuit when scaled in time series of generations. 面積比率（デジタル回路に用いられる薄膜型の電界効果トランジスタ：アナログ回路に用いられる厚膜型の電界効果トランジスタ）と、ロジック比率（ロジック回路：アナログ回路）との相関図である。It is a correlation diagram between the area ratio (thin film field effect transistor used in a digital circuit: thick film field effect transistor used in an analog circuit) and the logic ratio (logic circuit: analog circuit). 本技術の第２実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの平面パターンを模式的に示す平面図である。FIG. 7 is a plan view schematically showing a planar pattern of a first transistor and a second transistor mounted on a semiconductor device according to a second embodiment of the present technology. 図７のａ７－ａ７切断線に沿った縦断面構造を模式的に示す縦断面図である。FIG. 8 is a vertical cross-sectional view schematically showing the vertical cross-sectional structure along section line a7-a7 in FIG. 7; 本技術の第３実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの平面パターンを模式的に示す平面図である。FIG. 7 is a plan view schematically showing a planar pattern of a first transistor and a second transistor mounted on a semiconductor device according to a third embodiment of the present technology. 図９のａ９－ａ９切断線に沿った縦断面構造を模式的に示す縦断面図である。10 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the line a9-a9 in FIG. 9. FIG. 図９のｃ９－ｃ９切断線に沿った縦断面構造を模式的に示す縦断面図である。10 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the c9-c9 cutting line in FIG. 9. FIG. 本技術の第４実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの縦断面構造を模式的に示す縦断面図である。FIG. 7 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a first transistor and a second transistor mounted on a semiconductor device according to a fourth embodiment of the present technology. 本技術の第５実施形態に係る半導体装置に搭載された第１トランジスタ及び第２トランジスタの縦断面構造を模式的に示す縦断面図である。FIG. 12 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a first transistor and a second transistor mounted on a semiconductor device according to a fifth embodiment of the present technology. 本技術の第６実施形態に係る半導体装置に搭載された第１トランジスタ及び抵抗素子の縦断面構造を模式的に示す縦断面図である。FIG. 12 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a first transistor and a resistance element mounted on a semiconductor device according to a sixth embodiment of the present technology. 本技術の第７実施形態に係る半導体装置に搭載された第１トランジスタ及び容量素子の縦断面構造を模式的に示す縦断面図である。FIG. 12 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure of a first transistor and a capacitive element mounted on a semiconductor device according to a seventh embodiment of the present technology. 本技術の第９実施形態に係る半導体装置の概略構成を模式的に示す要部平面図である。FIG. 12 is a plan view of main parts schematically showing a schematic configuration of a semiconductor device according to a ninth embodiment of the present technology. 図１６のａ１６－ａ１６切断線に沿った縦断面構造を模式的に示す縦断面図である。17 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along the a16-a16 cutting line in FIG. 16. FIG. 本技術の第９実施形態に係るＩｏＴシステムの一構成例を示す図である。FIG. 12 is a diagram illustrating a configuration example of an IoT system according to a ninth embodiment of the present technology.

以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。 Hereinafter, embodiments of the present technology will be described in detail with reference to the drawings.
In the description of the drawings referred to in the following description, the same or similar parts are denoted by the same or similar symbols. However, it should be noted that the drawings are schematic and the relationship between thickness and planar dimensions, the ratio of the thickness of each layer, etc. are different from reality. Therefore, the specific thickness and dimensions should be determined with reference to the following explanation.

また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。 Furthermore, it goes without saying that the drawings include portions with different dimensional relationships and ratios. Further, the effects described in this specification are merely examples and are not limited, and other effects may also be present.

また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。 Furthermore, the following embodiments are intended to exemplify devices and methods for embodying the technical idea of the present technology, and the configuration is not limited to the following. That is, the technical idea of the present technology can be modified in various ways within the technical scope described in the claims.

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。 Further, the definitions of directions such as up and down in the following description are simply definitions for convenience of explanation, and do not limit the technical idea of the present technology. For example, if the object is rotated 90 degrees and observed, the top and bottom will be converted to left and right and read, and if the object is rotated 180 degrees and observed, the top and bottom will of course be reversed and read.

また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。 Further, in the following embodiments, a case where the first conductivity type is a p type and the second conductivity type is an n type will be exemplified as the conductivity type of the semiconductor, but if the conductivity types are selected in the opposite relationship, The first conductivity type may be n type and the second conductivity type may be p type.

また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する三次元材料層３の厚さ方向をＺ方向として説明する。 In addition, in the following embodiments, in three directions that are orthogonal to each other in space, a first direction and a second direction that are orthogonal to each other in the same plane are respectively referred to as an X direction and a Y direction, and the first direction and A third direction perpendicular to each of the second directions is defined as a Z direction. In the following embodiments, the thickness direction of the three-dimensional material layer 3 described later will be described as the Z direction.

〔第１実施形態〕
この第１実施形態では、ゲート絶縁膜の膜厚が異なる低耐圧の第１トランジスタ及び高耐圧の第２トランジスタを有する半導体装置に本技術を適用した一例について説明する。 [First embodiment]
In the first embodiment, an example will be described in which the present technology is applied to a semiconductor device having a low breakdown voltage first transistor and a high breakdown voltage second transistor with gate insulating films having different thicknesses.

≪半導体装置の構成≫
まず、半導体装置１Ａの構成について、図１から図４を用いて説明する。
図１では、説明の便宜上、図２から図４に示す多層配線層２０の図示を省略している。 ≪Semiconductor device configuration≫
First, the configuration of the semiconductor device 1A will be described using FIGS. 1 to 4.
In FIG. 1, for convenience of explanation, illustration of the multilayer wiring layer 20 shown in FIGS. 2 to 4 is omitted.

図１から図４に示すように、本技術の第１実施形態に係る半導体装置１Ａは、基体２を主体に構成されている。基体２は、三次元材料層３と、この三次元材料層３を含む第１トランジスタとしての第１電界効果トランジスタＱ１と、二次元材料層１４と、この二次元材料層１４を含む第２トランジスタとしての第２電界効果トランジスタＱ２と、を備えている。また、基体２は、後述する三次元材料層３のベース部５側とは反対側に設けられた絶縁層７及び多層配線層２０を更に備えている。 As shown in FIGS. 1 to 4, a semiconductor device 1A according to a first embodiment of the present technology is mainly configured with a base 2. As shown in FIGS. The base body 2 includes a three-dimensional material layer 3, a first field effect transistor Q1 as a first transistor including this three-dimensional material layer 3, a two-dimensional material layer 14, and a second transistor including this two-dimensional material layer 14. A second field effect transistor Q2 is provided. Further, the base body 2 further includes an insulating layer 7 and a multilayer wiring layer 20 provided on the side opposite to the base portion 5 side of the three-dimensional material layer 3, which will be described later.

基体２は、Ｘ方向及びＹ方向を含む二次元平面内において二次元状に配置された第１領域２Ａ及び第２領域２Ｂを含む。そして、基体２の第１領域２Ａには第１電界効果トランジスタＱ１が設けられ、基体２の第１領域２Ａとは異なる第２領域２Ｂには第２電界効果トランジスタＱ２が設けられている。この第１実施形態において、第１電界効果トランジスタＱ１は、例えばデジタル回路を構成する回路素子として使用され、第２電界効果トランジスタＱ２は、例えばアナログ回路を構成する回路素子として使用されている。即ち、この第１実施形態に係る半導体装置１Ａは、第１電界効果トランジスタＱ１を含むデジタル回路と、第２電界効果トランジスタＱ２を含むアナログ回路と、を備えている。 The base body 2 includes a first region 2A and a second region 2B that are two-dimensionally arranged in a two-dimensional plane including the X direction and the Y direction. A first field effect transistor Q1 is provided in a first region 2A of the base 2, and a second field effect transistor Q2 is provided in a second region 2B of the base 2, which is different from the first region 2A. In the first embodiment, the first field effect transistor Q1 is used, for example, as a circuit element constituting a digital circuit, and the second field effect transistor Q2 is used, for example, as a circuit element constituting an analog circuit. That is, the semiconductor device 1A according to the first embodiment includes a digital circuit including a first field effect transistor Q1 and an analog circuit including a second field effect transistor Q2.

ここで、この第１実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第２電界効果トランジスタＱ２が本技術の「第２トランジスタ」の一具体例に相当する。 Here, in the first embodiment, the first field effect transistor Q1 corresponds to a specific example of the "first transistor" of the present technology, and the second field effect transistor Q2 corresponds to a specific example of the "second transistor" of the present technology. This corresponds to a specific example.

＜三次元材料層＞
図２から図４に示すように、三次元材料層３は、Ｘ方向及びＹ方向において二次元状に広がるベース部５と、このベース部５から上方（Ｚ方向）に突出する島状の素子形成部（フィン部）６と、を含む。素子形成部６は、Ｙ方向に延伸し、かつ第１電界効果トランジスタＱ１毎に設けられている。この第１実施形態では、これに限定されないが、例えば、Ｘ方向に所定の間隔を空けて並列に配置された５つの素子形成部６を一単位とする島群が第１電界効果トランジスタＱ１毎に設けられている。図１では、５つの素子形成部６を含む１つの島群に１つの第１電界効果トランジスタＱ１が設けられた一例を図示している。 <Three-dimensional material layer>
As shown in FIGS. 2 to 4, the three-dimensional material layer 3 includes a base portion 5 that extends two-dimensionally in the X direction and the Y direction, and an island-shaped element that protrudes upward (in the Z direction) from the base portion 5. A forming part (fin part) 6 is included. The element forming portion 6 extends in the Y direction and is provided for each first field effect transistor Q1. In the first embodiment, for example, although not limited thereto, an island group including five element forming portions 6 arranged in parallel at predetermined intervals in the X direction is formed for each first field effect transistor Q1. It is set in. FIG. 1 illustrates an example in which one first field effect transistor Q1 is provided in one island group including five element forming portions 6.

図１から図４に示すように、５つの素子形成部６の各々の素子形成部６は、例えば、上面部６ａ及び４つの側面部６ｃ１，６ｃ２，６ｃ３，６ｃ４を有し、かつ平面視での平面形状が長手方向及び短手方向を有する長方形状になっている。そして、素子形成部６は、厚さ方向がＺ方向となり、長手方向がＹ方向となり、短手方向がＸ方向となる。 As shown in FIGS. 1 to 4, each of the five element forming portions 6 has, for example, an upper surface portion 6a and four side portions 6c 1 , 6c 2 , 6c 3 , 6c 4 , In addition, the planar shape in plan view is a rectangular shape having a longitudinal direction and a lateral direction. In the element forming portion 6, the thickness direction is the Z direction, the longitudinal direction is the Y direction, and the lateral direction is the X direction.

上面部６ａは、素子形成部６のベース部５側とは反対側に位置している。４つの側面部６ｃ１，６ｃ２，６ｃ３及び６ｃ４のうち、２つの側面部６ｃ１及び６ｃ２は、各々の短手方向（Ｘ方向）において互いに反対側に位置し、残りの２つの側面部６ｃ３及び６ｃ４は、各々の長手方向（Ｙ方向）において互いに反対側に位置している。素子形成部６は、上面部６ａとは反対側がベース部５と一体化されている。 The upper surface portion 6a is located on the opposite side of the element forming portion 6 from the base portion 5 side. Among the four side parts 6c 1 , 6c 2 , 6c 3 and 6c 4 , two side parts 6c 1 and 6c 2 are located opposite to each other in the lateral direction (X direction), and the remaining two The side portions 6c 3 and 6c 4 are located on opposite sides in the respective longitudinal directions (Y direction). The element forming portion 6 is integrated with the base portion 5 on the opposite side from the upper surface portion 6a.

ここで、この第１実施形態では、４つの側面部６ｃ１，６ｃ２，６ｃ３，６ｃ４のうち、Ｙ方向において互いに反対側に位置する２つの側面部６ｃ３，６ｃ４を端面部６ｃ３，６ｃ４と呼ぶこともある。
また、平面視とは、三次元材料層３の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、三次元材料層３の厚さ方向（Ｚ方向）に沿う縦断面を三次元材料層３の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す。 Here, in this first embodiment, among the four side surfaces 6c 1 , 6c 2 , 6c 3 , 6c 4 , two side surfaces 6c 3 , 6c 4 located on opposite sides in the Y direction are replaced by the end surface portion 6c 4 . It is also called 3,6c4 .
Moreover, a plan view refers to a case viewed from a direction along the thickness direction (Z direction) of the three-dimensional material layer 3. In addition, a cross-sectional view refers to a longitudinal section along the thickness direction (Z direction) of the three-dimensional material layer 3 from a direction (X direction or Y direction) orthogonal to the thickness direction (Z direction) of the three-dimensional material layer 3. Refers to when seen.

素子形成部６は、三次元材料層３をベース部５が残存する程度の深さまで選択的にエッチングすることによって形成することができる。即ち、ベース部５及び素子形成部６は、三次元材料層３で構成されている。 The element forming portion 6 can be formed by selectively etching the three-dimensional material layer 3 to a depth to which the base portion 5 remains. That is, the base portion 5 and the element forming portion 6 are composed of the three-dimensional material layer 3.

三次元材料層３は、原子が三次元方向に連なり、結晶が三次元構造で構成されている。三次元材料層３は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。三次元材料層３は、原子同士が三次元方向に強く結合し、キャリアは三次元のどの方向にも流れる。三次元材料層３の材料としては、Ｓｉの他に、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウム燐（ＩｎＰ）などを用いることができる。 The three-dimensional material layer 3 has atoms connected in three-dimensional directions, and crystals have a three-dimensional structure. The three-dimensional material layer 3 is made of, for example, silicon (Si) as a semiconductor material, a single crystal as a crystallinity, and an i-type (intrinsic type) as a conductivity type, although the material is not limited thereto. In the three-dimensional material layer 3, atoms are strongly bonded to each other in three-dimensional directions, and carriers flow in any three-dimensional direction. As the material for the three-dimensional material layer 3, other than Si, germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium phosphide (InP), etc. can be used.

ベース部５は、基体２の第１領域２Ａ及び第２領域２Ｂに亘って設けられている。そして、この第１実施形態では、これに限定されないが、素子形成部６が、基体２の第１領域２Ａに選択的に設けられており、第２領域２Ｂには設けられていない。 The base portion 5 is provided across the first region 2A and the second region 2B of the base body 2. In the first embodiment, although not limited thereto, the element forming section 6 is selectively provided in the first region 2A of the base 2, and is not provided in the second region 2B.

ここで、図２を参照して説明すると、三次元材料層３は、基体２の第１領域２Ａに設けられた第１領域３Ａと、基体２の第２領域２Ｂに設けられた第２領域３Ｂと、を含む。そして、基体２の第１領域２Ａは三次元材料層３の第１領域３Ａを含み、基体２の第２領域２Ｂは三次元材料層３の第２領域３Ｂを含む。 Here, to explain with reference to FIG. 2, the three-dimensional material layer 3 includes a first region 3A provided in the first region 2A of the base 2 and a second region provided in the second region 2B of the base 2. 3B. The first region 2A of the base 2 includes the first region 3A of the three-dimensional material layer 3, and the second region 2B of the base 2 includes the second region 3B of the three-dimensional material layer 3.

＜ウエル領域＞
図２から図４に示すように、三次元材料層３には、例えばｐ型の半導体領域からなるｐ型のウエル領域４ａが設けられている。ｐ型のウエル領域４ａは、これに限定されないが、三次元材料層３の第１領域３Ａに選択的に設けられ、第２領域３Ｂには設けられていない。 <Well area>
As shown in FIGS. 2 to 4, the three-dimensional material layer 3 is provided with a p-type well region 4a made of, for example, a p-type semiconductor region. Although not limited thereto, the p-type well region 4a is selectively provided in the first region 3A of the three-dimensional material layer 3, and is not provided in the second region 3B.

ｐ型のウエル領域４ａは、三次元材料層３の第１領域３Ａ（基体２の第１領域２Ａ）において、素子形成部６の全域に設けられていると共に、ベース部５の素子形成部６側の表層部の全域に設けられている。そして、ｐ型のウエル領域４ａは、ベース部５の素子形成部６側とは反対側の裏面から離間している。 The p-type well region 4a is provided in the first region 3A of the three-dimensional material layer 3 (the first region 2A of the base body 2) over the entire area of the element formation portion 6, and also in the element formation portion 6 of the base portion 5. It is provided throughout the surface layer of the side. The p-type well region 4a is spaced apart from the back surface of the base portion 5 on the side opposite to the element forming portion 6 side.

＜絶縁層＞
図１から図４に示すように、絶縁層７は、基体２の第１領域２Ａ及び第２領域２Ｂに亘って三次元材料層３の主面側（素子形成部６側）に設けられている。第１領域２Ａでの絶縁層７は、素子形成部６を囲むようにして三次元材料層３の主面側に設けられている。第２領域２Ｂでの絶縁層７は、ベース部５の全域を覆うようにして三次元材料層３の主面側に設けられている。 <Insulating layer>
As shown in FIGS. 1 to 4, the insulating layer 7 is provided on the main surface side (element formation part 6 side) of the three-dimensional material layer 3 across the first region 2A and second region 2B of the base body 2. There is. The insulating layer 7 in the first region 2A is provided on the main surface side of the three-dimensional material layer 3 so as to surround the element forming portion 6. The insulating layer 7 in the second region 2B is provided on the main surface side of the three-dimensional material layer 3 so as to cover the entire area of the base portion 5.

絶縁層７は、三次元材料層３側とは反対側の表層部が基体２の第１領域２Ａ及び第２領域２Ｂに亘って平坦化されており、三次元材料層３の素子形成部６の高さ（ベース部５から突出する突出量）と同程度の膜厚で構成されている。絶縁層７は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。 The insulating layer 7 has a surface layer portion on the side opposite to the three-dimensional material layer 3 that is flattened across the first region 2A and second region 2B of the base 2, and the element forming portion 6 of the three-dimensional material layer 3 The film thickness is approximately the same as the height (the amount of protrusion from the base portion 5). The insulating layer 7 is made of, for example, a silicon oxide (SiO 2 ) film.

＜凹凸部＞
図１及び図２に示すように、第２領域２Ｂでの絶縁層７は、三次元材料層３のベース部５側とは反対側の表層部に一方向に交互に繰り返し設けられた凹部７ａ及び凸部７ｂを有する。凹部７ａ及び凸部７ｂは、これに限定されないが、Ｙ方向に延伸し、かつＸ方向に交互に繰り返し配置されている。凹部７ａ及び凸部７ｂは、絶縁層７の三次元材料層３(ベース部５)側とは反対側の表層部を選択的にエッチングすることによって形成することができる。 <Uneven portion>
As shown in FIGS. 1 and 2, the insulating layer 7 in the second region 2B has recesses 7a provided alternately and repeatedly in one direction on the surface layer portion of the three-dimensional material layer 3 on the side opposite to the base portion 5. and a convex portion 7b. Although not limited thereto, the recesses 7a and the protrusions 7b extend in the Y direction and are alternately and repeatedly arranged in the X direction. The concave portions 7a and the convex portions 7b can be formed by selectively etching the surface layer portion of the insulating layer 7 on the side opposite to the three-dimensional material layer 3 (base portion 5) side.

凹部７ａ及び凸部７ｂは、第２電界効果トランジスタＱ２毎に設けられている。この第１実施形態では、これに限定されないが、３つの凹部７ａ及び２つの凸部７ｂを一単位とする凹凸群が第２電界効果トランジスタＱ２毎に設けられている。図１では、３つの凹部７ａ及び２つの凸部７ｂを含む１つの凹凸群に１つの第２電界効果トランジスタＱ２が設けられた一例を図示している。 The concave portion 7a and the convex portion 7b are provided for each second field effect transistor Q2. In the first embodiment, although not limited thereto, a group of protrusions and recesses each including three recesses 7a and two protrusions 7b as one unit is provided for each second field effect transistor Q2. FIG. 1 shows an example in which one second field effect transistor Q2 is provided in one concavo-convex group including three concave portions 7a and two convex portions 7b.

＜二次元材料層＞
図１及び図２に示すように、二次元材料層１４は、基体２の第２領域２Ｂにおいて、絶縁層７の三次元材料層３側とは反対側に設けられている。即ち、二次元材料層１４は、絶縁層７を介在して三次元材料層３よりも上層に設けられている。 <Two-dimensional material layer>
As shown in FIGS. 1 and 2, the two-dimensional material layer 14 is provided in the second region 2B of the base 2 on the opposite side of the insulating layer 7 from the three-dimensional material layer 3 side. That is, the two-dimensional material layer 14 is provided above the three-dimensional material layer 3 with the insulating layer 7 interposed therebetween.

二次元材料層１４は、これに限定されないが、例えば、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。具体的には、二次元材料層１４は、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。
そして、この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとを含む１つの凹凸群に二次元材料層１４が設けられているので、二次元材料層１４は、３つの凹部７ａ及び２つの凸部７ｂに亘って連続的に設けられている。 The two-dimensional material layer 14 may, for example, meander continuously along the uneven surface including the recesses 7 a and the protrusions 7 b of the insulating layer 7 , and the two-dimensional material layer 14 may meander continuously along the uneven surface including the recesses 7 a and the protrusions 7 b of the insulating layer 7 . It has an uneven pattern that reflects the Specifically, the two-dimensional material layer 14 is continuous along the upper surface of the insulating layer 7 on the side opposite to the base portion 5, the inner wall surface including the bottom surface of the recess 7a, and the upper surface of the convex portion 7b. It has a concavo-convex pattern in which the concavities and convexities of the concave portions 7a and convex portions 7b of the insulating layer 7 are reflected.
In the first embodiment, since the two-dimensional material layer 14 is provided in one uneven group including three recesses 7a and two convex portions 7b, the two-dimensional material layer 14 includes three recesses 7a and two convex portions 7b. and is continuously provided across the two convex portions 7b.

ここで、凸部７ｂは、上面部及び側面部を有するが、凸部７ｂの側面部は、凹部７ａの内壁面部に含まれる。換言すれば、凸部７ｂの側面部は、凹部７ａの内壁面部に含まれる側壁面部と共有されている。 Here, the protrusion 7b has an upper surface and a side surface, and the side surface of the protrusion 7b is included in the inner wall surface of the recess 7a. In other words, the side surface portion of the convex portion 7b is shared with the side wall surface portion included in the inner wall surface portion of the recessed portion 7a.

二次元材料層１４は、二次元構造の単位層が積層された層状構造を有する二次元材料で形成されている。二次元材料は、二次元構造に起因して高いキャリア移動度を有する。
二次元材料としては、例えば、単原子層状物質若しくは該単原子層状物質に類似する化合物、又は遷移金属ダイカルコゲナイドなどを例示することができる。 The two-dimensional material layer 14 is formed of a two-dimensional material having a layered structure in which unit layers having a two-dimensional structure are laminated. Two-dimensional materials have high carrier mobility due to their two-dimensional structure.
Examples of the two-dimensional material include monoatomic layered substances, compounds similar to the monoatomic layered substances, and transition metal dichalcogenides.

単原子層状物質、若しくは該単原子層状物質に類似する化合物は、共有結合からなる二次元結晶構造の単位層が互いにファンデルワールス力にて積層結合した構造を有する化合物である。このような化合物としては、グラフェン、黒リン（Ｂｌａｃｋ Ｐｈｏｓｐｈｏｒｕｓ）、シリセン（Ｓｉｌｉｃｅｎｅ）又は六方晶窒化ホウ素（ｈＢＮ）などを例示することができる。二次元材料層１４は、これらの化合物のうちの１つの単層膜として形成されてもよく、これらの化合物のうちの複数による積層膜として形成されてもよい。
また、単原子層状物質として、例えばＧｒａｐｈｅｎｅ（グラフェン）、又はＰｈｏｓｐｈｅｒｅｎｅ（フォスフォレン）などを例示することができる。 A monoatomic layered material or a compound similar to the monoatomic layered material is a compound having a structure in which unit layers of a two-dimensional crystal structure consisting of covalent bonds are laminated and bonded to each other by van der Waals forces. Examples of such compounds include graphene, black phosphorus, silicene, hexagonal boron nitride (hBN), and the like. The two-dimensional material layer 14 may be formed as a single layer film of one of these compounds, or may be formed as a laminated film of a plurality of these compounds.
In addition, examples of monoatomic layered materials include graphene and phosphorene.

遷移金属ダイカルコゲナイドは、化学式ＭＸ２で表される化合物である。化学式ＭＸ２において、Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂなどの遷移金属元素であり、Ｘは、Ｓ、Ｓｅ又はＴｅなどのカルコゲナイド元素である。より具体的には、遷移金属ダイカルコゲナイドとしては、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｅＴｅ２、ＺｒＳ２、ＺｒＳｅ２、又はＺｒＴｅ２などを例示することができる。二次元材料層１４は、これらの化合物のうちの１つの単層膜で形成されてもよく、これらの化合物のうちの複数による積層膜で形成されてもよい。
特に、二次元材料層１４としては、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含むことが好ましい。 A transition metal dichalcogenide is a compound represented by the chemical formula MX2 . In chemical formula MX 2 , M is Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, It is a transition metal element such as Os, Ir, Pt, Au, Hg or Pb, and X is a chalcogenide element such as S, Se or Te. More specifically, transition metal dichalcogenides include CrS 2 , CrSe 2 , CrTe 2 , HfS 2 , HfSe 2 , HfTe 2 , MoS 2 , MoSe 2 , MoTe 2 , NiS 2 , NiSe 2 , SnS 2 , SnSe 2 , TiS2 , TiSe2 , TiTe2 , WS2 , WSe2 , WTe2 , ZeTe2 , ZrS2 , ZrSe2 , or ZrTe2 . The two-dimensional material layer 14 may be formed of a single layer film of one of these compounds, or may be formed of a laminated film of a plurality of these compounds.
In particular, as a two -dimensional material layer 14, MOS 2 , MOSE 2 , MOTE 2, WSE 2 , WTE 2, ZRS 2 , ZRS 2 , ZRSE 2 , ZRSE 2 , ZRSE 2 , HFTE 2 , HFTE 2 , GRAPHENE or PHOSPHERENE Preferably, it includes a two-dimensional material.

二次元材料層１４としては、三次元材料層３よりもバンドギャップが大きい二次元材料で構成することが好ましい。この第１実施形態では、三次元材料層３がＳｉで構成されており、Ｓｉのバンドギャップは、１．１２ｅＶである。したがって、三次元材料層３がＳｉの場合は、バンドギャップがＳｉのバンドギャップよりも大きい二次元材料からなる二次元材料層１４を用いることが好ましい。この第１実施形態では、二次元材料層１４の二次元材料として、例えばバンドギャップが３．０ｅＶの二次元材料を用いている。 The two-dimensional material layer 14 is preferably made of a two-dimensional material having a larger band gap than the three-dimensional material layer 3. In this first embodiment, the three-dimensional material layer 3 is made of Si, and the band gap of Si is 1.12 eV. Therefore, when the three-dimensional material layer 3 is Si, it is preferable to use the two-dimensional material layer 14 made of a two-dimensional material whose band gap is larger than that of Si. In this first embodiment, as the two-dimensional material of the two-dimensional material layer 14, for example, a two-dimensional material with a band gap of 3.0 eV is used.

二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で容易に形成することができる。この第１実施形態では、これに限定されないが、二次元材料層１４は、例えば０．３ｎｍ～７ｎｍ程度の膜厚で形成されている。 The two-dimensional material layer 14 can be easily formed with a thickness that reflects the unevenness of the concave portions 7a and convex portions 7b of the insulating layer 7. In the first embodiment, the two-dimensional material layer 14 is formed to have a thickness of, for example, about 0.3 nm to 7 nm, although it is not limited thereto.

＜第１電界効果トランジスタ＞
図１に示す第１電界効果トランジスタＱ１は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第１電界効果トランジスタＱ１は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。第１電界効果トランジスタＱ１としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。 <First field effect transistor>
The first field effect transistor Q1 shown in FIG. 1 is, for example, of an n-channel conductivity type, although it is not limited thereto. The first field effect transistor Q1 is constituted by a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) whose gate insulating film is a silicon oxide (SiO 2 ) film. The first field effect transistor Q1 may be of p-channel conductivity type. Alternatively, a MISFET (Metal Insulator Semiconductor FET) whose gate insulating film is a silicon nitride film or a laminated film (composite film) of a silicon nitride (Si 3 N 4 ) film and a silicon oxide film may be used.

図１から図３に示すように、第１電界効果トランジスタＱ１は、三次元材料層３の素子形成部６に設けられている。 As shown in FIGS. 1 to 3, the first field effect transistor Q1 is provided in the element forming portion 6 of the three-dimensional material layer 3.

第１電界効果トランジスタＱ１は、素子形成部６に設けられたチャネル形成部１３と、素子形成部６の短手方向（Ｘ方向）において、ゲート絶縁膜１０を介在して素子形成部６と互いに隣り合って（互いに向かい合って）設けられたゲート電極１１とを備えている。この第１実施形態において、ゲート電極１１は、これに限定されないが、１つの島群に含まれる５つの素子形成部６の各々に亘って設けられている。即ち、第１電界効果トランジスタＱ１は、チャネル形成部１３として用いる三次元材料層３を含む。 The first field effect transistor Q1 has a channel forming part 13 provided in the element forming part 6 and a gate insulating film 10 interposed between the channel forming part 13 provided in the element forming part 6 and the element forming part 6 in the transverse direction (X direction) of the element forming part 6. Gate electrodes 11 are provided adjacently (facing each other). In the first embodiment, the gate electrode 11 is provided over each of the five element forming portions 6 included in one island group, although the gate electrode 11 is not limited thereto. That is, the first field effect transistor Q1 includes the three-dimensional material layer 3 used as the channel forming part 13.

また、第１電界効果トランジスタＱ１は、ゲート電極１１のゲート長方向（Ｙ方向）の両側の素子形成部６に互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域１２ａ及び１２ｂを更に備えている。 Further, the first field effect transistor Q1 has a pair of main electrode regions which are provided in the element forming portion 6 on both sides of the gate electrode 11 in the gate length direction (Y direction) and are spaced apart from each other, and which function as a source region and a drain region. 12a and 12b.

ここで、説明の便宜上、一対の主電極領域１２ａ及び１２ｂのうち、一方の主電極領域１２ａをソース領域と呼び、他方の主電極領域１２ｂをドレイン領域１２ｂと呼ぶこともある。
また、図３を参照して説明すれば、一対の主電極領域１２ａと１２ｂとの間の距離がチャネル形成部１３のチャネル長（Ｌ）（≒ゲート電極１１のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１３のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１２ａと１２ｂとがチャネル形成部１３を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。 Here, for convenience of explanation, one of the pair of main electrode regions 12a and 12b may be called a source region, and the other main electrode region 12b may be called a drain region 12b.
Further, referring to FIG. 3, the distance between the pair of main electrode regions 12a and 12b is the channel length (L) of the channel forming portion 13 (≒gate length (Lg) of the gate electrode 11). , the direction of this channel length is called the channel length direction (gate length direction). The direction of the channel width (W) (gate width (Wg)) of the channel forming portion 13 is called the channel width direction (gate width direction). In the first embodiment, as an example, since the pair of main electrode regions 12a and 12b are separated from each other in the Y direction with the channel forming portion 13 in between, the channel length direction is the Y direction.

＜主電極領域＞
図３に示す一対の主電極領域１２ａ及び１２ｂの各々は、これに限定されないが、例えばゲート電極１１に整合して素子形成部６に形成されたｎ型の半導体領域で構成されている。この第１実施形態では、一例として、一対の主電極領域１２ａ及び１２ｂの各々を１つのｎ型の半導体領域で構成しているが、一対の主電極領域１２ａ及び１２ｂの各々はエクステンション領域を含む複数のｎ型の半導体領域で構成してもよい。 <Main electrode area>
Although not limited thereto, each of the pair of main electrode regions 12a and 12b shown in FIG. 3 is composed of, for example, an n-type semiconductor region formed in the element forming portion 6 in alignment with the gate electrode 11. In the first embodiment, as an example, each of the pair of main electrode regions 12a and 12b is formed of one n-type semiconductor region, but each of the pair of main electrode regions 12a and 12b includes an extension region. It may be composed of a plurality of n-type semiconductor regions.

一対の主電極領域１２ａ及び１２ｂの各々は、詳細に図示していないが、５つの素子形成部６の各々に個別に設けられている。また、チャネル形成部１３も、５つの素子形成部６の各々に個別に設けられている。 Although not shown in detail, each of the pair of main electrode regions 12a and 12b is individually provided in each of the five element forming portions 6. Further, the channel forming portions 13 are also individually provided in each of the five element forming portions 6.

なお、この第１実施形態では、一対の主電極領域１２ａ及び１２ｂの各々が素子形成部６の高さより浅く形成された場合を一例として例示しているが、一対の主電極領域１２ａ及び１２ｂの各々は、素子形成部６の高さと同程度の深さで形成してもよい。 Note that in the first embodiment, the case where each of the pair of main electrode regions 12a and 12b is formed shallower than the height of the element forming portion 6 is exemplified; Each may be formed to have a depth that is approximately the same as the height of the element forming portion 6.

＜ゲート電極＞
図２及び図３に示すように、ゲート電極１１は、素子形成部６の上面部６ａ側にゲート絶縁膜１０を介在して設けられた頭部１１ａと、この頭部１１ａと一体化され、かつ素子形成部６の互いに反対側に位置する２つの側面部６ｃ１及び６ｃ２の各々の外側にゲート絶縁膜１０を介在して設けられた脚部１１ｂと、を有する。 <Gate electrode>
As shown in FIGS. 2 and 3, the gate electrode 11 is integrated with a head portion 11a provided on the upper surface portion 6a side of the element forming portion 6 with a gate insulating film 10 interposed therebetween; It also has leg portions 11b provided on the outside of each of the two side surfaces 6c 1 and 6c 2 located on opposite sides of the element forming portion 6 with the gate insulating film 10 interposed therebetween.

ここで、ゲート電極１１は、素子形成部６の短手方向（Ｘ方向）の両側を脚部１１ｂで挟む構成とすることが好ましい。この場合、ゲート電極１１の脚部１１ｂの個数は、素子形成部６の個数を「ｎ」としたとき、「ｎ＋１」となる。この第１実施形態では素子形成部６が５つ設けられているので、ゲート電極１１は６つの脚部１１ｂを有する。 Here, it is preferable that the gate electrode 11 has a structure in which both sides of the element forming portion 6 in the lateral direction (X direction) are sandwiched between leg portions 11b. In this case, the number of leg portions 11b of the gate electrode 11 is “n+1” where the number of element forming portions 6 is “n”. In this first embodiment, since five element forming portions 6 are provided, the gate electrode 11 has six leg portions 11b.

図２に示すように、ゲート電極１１の頭部１１ａは、素子形成部６の上面部６ａよりも上方に位置し、５つの素子形成部６に亘って延伸している。そして、ゲート電極１１の頭部１１ａは、多層配線層２０に含まれる絶縁層２１で覆われている。 As shown in FIG. 2, the head portion 11a of the gate electrode 11 is located above the upper surface portion 6a of the element forming portion 6 and extends across the five element forming portions 6. The head portion 11 a of the gate electrode 11 is covered with an insulating layer 21 included in the multilayer wiring layer 20 .

図２に示すように、ゲート電極１１の６つの脚部１１ｂの各々は、素子形成部６の上面部６ａよりも下方に位置し、素子形成部６と共に絶縁層７で囲まれている。頭部１１ａ及び脚部１１ｂを含むゲート電極１１は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン（ドープドポリシリコン）膜で構成されている。
なお、ゲート電極１１の材料としては、例えばＴｉＡｌ、ＴａＮ、ＴｉＮ、ｈｉｇｈ－ｋ、又はInterfacial layer Oxide（界面層酸化物）などを用いることもできる。 As shown in FIG. 2, each of the six leg portions 11b of the gate electrode 11 is located below the upper surface portion 6a of the element forming portion 6, and is surrounded by the insulating layer 7 together with the element forming portion 6. The gate electrode 11 including the head portion 11a and the leg portions 11b is made of, for example, a polycrystalline silicon (doped polysilicon) film into which impurities are introduced to reduce the resistance value.
Note that as the material of the gate electrode 11, for example, TiAl, TaN, TiN, high-k, or interfacial layer oxide can also be used.

＜ゲート絶縁膜＞
図２に示すように、ゲート絶縁膜１０は、素子形成部６の上面部６ａ及び２つの側面部６ｃ１及び６ｃ２に亘って設けられている。この第１実施形態では、１つの第１電界効果トランジスタＱ１に対して５つの素子形成部６が設けられているので、５つの素子形成部６の各々において、上面部５ａ、２つの側面部６ｃ１及び６ｃｂ２の各々に亘って設けられている。ゲート絶縁膜１０は、例えば酸化シリコン膜で構成されている。 <Gate insulating film>
As shown in FIG. 2, the gate insulating film 10 is provided over the upper surface portion 6a and the two side surface portions 6c 1 and 6c 2 of the element forming portion 6. In this first embodiment, since five element forming portions 6 are provided for one first field effect transistor Q1, in each of the five element forming portions 6, an upper surface portion 5a and two side surface portions 6c are provided. 1 and 6cb2 . The gate insulating film 10 is made of, for example, a silicon oxide film.

＜三次元構造＞
図２及び図３に示すように、この第１実施形態の第１電界効果トランジスタＱ１は、フィン部としての島状の素子形成部６にゲート絶縁膜１０を介在してゲート電極１１が設けられている。即ち、第１電界効果トランジスタＱ１は、所謂フィン型の三次元構造になっている。
このフィン型の第１電界効果トランジスタＱ１では、一対の主電極領域１２ａと１２ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）となる。そして、素子形成部６の短手方向（Ｘ方向）に沿う縦断面において、ゲート電極１１がゲート絶縁膜１０を介在して素子形成部６と向かい合う長さに、素子形成部６の個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。 <Three-dimensional structure>
As shown in FIGS. 2 and 3, in the first field effect transistor Q1 of the first embodiment, a gate electrode 11 is provided on an island-shaped element forming portion 6 serving as a fin portion with a gate insulating film 10 interposed therebetween. ing. That is, the first field effect transistor Q1 has a so-called fin-type three-dimensional structure.
In this fin-type first field effect transistor Q1, the length between the pair of main electrode regions 12a and 12b is the channel length L (≈gate length Lg). Then, in the longitudinal section along the transverse direction (X direction) of the element forming part 6, the length of the gate electrode 11 facing the element forming part 6 with the gate insulating film 10 interposed therebetween is multiplied by the number of the element forming parts 6. The value obtained becomes the channel width W (≈gate width).

したがって、フィン型の第１電界効果トランジスタＱ１は、素子形成部６の短手方向（Ｘ方向）の幅を広くし、素子形成部６のＺ方向の高さを高くすることにより、チャネル幅Ｗが広くなるので、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、フィン型の第１電界効果トランジスタＱ１は、素子形成部６の個数を増やすことによって、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。 Therefore, in the fin-type first field effect transistor Q1, the channel width W is increased by increasing the width of the element forming part 6 in the transverse direction (X direction) and increasing the height of the element forming part 6 in the Z direction. becomes wider, so the channel area (channel length L×channel width W) can be increased. In the fin-type first field effect transistor Q1, the channel area (channel length L×channel width W) can be increased by increasing the number of element forming portions 6.

この第１実施形態では、５つの素子形成部６を一単位とする１つの島群に、１つの第１電界効果トランジスタＱ１を設けた場合について説明しているが、素子形成部６の個数は１つでもよく、また、２つ以上でもよい。 In the first embodiment, a case has been described in which one first field effect transistor Q1 is provided in one island group having five element formation parts 6 as one unit, but the number of element formation parts 6 is It may be one, or it may be two or more.

第１電界効果トランジスタＱ１は、例えば、ゲート電極１１に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）で構成することができる。また、第１電界効果トランジスタＱ１は、例えば、ゲート電極１１に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、第１電界効果トランジスタＱ１は、ゲート電極１１に印加される電圧により、一対の主電極領域１２ａと１２ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１３（素子形成部６）に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域１２ｂ側）からチャネル形成部１３のチャネルを通ってソース領域側（例えば主電極領域１２ａ側）に流れる。 The first field effect transistor Q1 can be configured as an enhancement type (normally off type) in which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrode 11, for example. Further, the first field effect transistor Q1 can be configured, for example, as a depletion type (normally off type) in which a drain current flows even when no voltage is applied to the gate electrode 11. In the first embodiment, for example, an enhancement type is configured, although the present invention is not limited thereto. In the case of the enhancement type, the first field effect transistor Q1 has a channel (inversion layer) that electrically connects the pair of main electrode regions 12a and 12b by a voltage applied to the gate electrode 11. 6), and a current (drain current) flows from the drain region side (for example, the main electrode region 12b side) through the channel of the channel forming section 13 to the source region side (for example, the main electrode region 12a side). .

フィン型の場合、素子形成部６の上面部６ａ側及び２つの側面部６ｃ１，６ｃ２側にチャネルが形成される。したがって、フィン型の第１電界効果トランジスタＱ１は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。これにより、フィン型の第１電界効果トランジスタＱ１は、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。 In the case of the fin type, channels are formed on the top surface 6a side and the two side surfaces 6c 1 and 6c 2 of the element forming portion 6. Therefore, in the fin-type first field-effect transistor Q1, when the occupied area (footprint) is the same, more drain current flows and the mutual conductance gm becomes higher than that in the planar-type field-effect transistor. Thereby, the fin type first field effect transistor Q1 can improve the operating speed compared to the planar type field effect transistor.

＜第２電界効果トランジスタ＞
図１に示す第２電界効果トランジスタＱ２は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第２電界効果トランジスタＱ２は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。第２電界効果トランジスタＱ２としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴでも構わない。 <Second field effect transistor>
The second field effect transistor Q2 shown in FIG. 1 is, for example, of an n-channel conductivity type, although it is not limited thereto. The second field effect transistor Q2 is constituted by a MOSFET whose gate insulating film is a silicon oxide (SiO 2 ) film. The second field effect transistor Q2 may be of p-channel conductivity type. Alternatively, a MISFET whose gate insulating film is a silicon nitride film or a laminated film (composite film) of a silicon nitride (Si 3 N 4 ) film and a silicon oxide film may be used.

図１、図２及び図４に示すように、第２電界効果トランジスタＱ２は、二次元材料層１４に設けられている。 As shown in FIGS. 1, 2, and 4, the second field effect transistor Q2 is provided in the two-dimensional material layer 14.

第２電界効果トランジスタＱ２は、二次元材料層１４に設けられたチャネル形成部１８と、二次元材料層１４の絶縁層７側とは反対側にチャネル形成部１８と向かい合って設けられたゲート絶縁膜１５と、ゲート絶縁膜１５を介在してチャネル形成部１８と向かい合って設けられたゲート電極１６と、を備えている。即ち、第２電界効果トランジスタＱ２は、チャネル形成部１８として用いる二次元材料層１４を含む。この第１実施形態において、ゲート電極１６は、これに限定されないが、１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って設けられている。 The second field effect transistor Q2 includes a channel forming part 18 provided in the two-dimensional material layer 14 and a gate insulating part provided facing the channel forming part 18 on the opposite side of the two-dimensional material layer 14 from the insulating layer 7 side. The gate electrode 16 includes a film 15 and a gate electrode 16 provided facing the channel forming portion 18 with the gate insulating film 15 interposed therebetween. That is, the second field effect transistor Q2 includes the two-dimensional material layer 14 used as the channel forming portion 18. In the first embodiment, the gate electrode 16 is provided over three recesses 7a and two protrusions 7b included in one uneven group, although the gate electrode 16 is not limited thereto.

また、第２電界効果トランジスタＱ２は、ゲート電極１６のゲート長方向（Ｙ方向）の両側の二次元材料層１４に互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域１７ａ及び１７ｂを更に備えている。ソース領域及びドレイン領域は、二次元材料層１４の上、若しくは下に不純物を吸着させるケミカルドーピングなどの手法によりゲート電極１６までの抵抗を下げることも可能である。 Further, the second field effect transistor Q2 has a pair of main electrodes that are provided in the two-dimensional material layer 14 on both sides of the gate electrode 16 in the gate length direction (Y direction) to be spaced apart from each other, and that function as a source region and a drain region. It further includes regions 17a and 17b. The resistance of the source region and the drain region to the gate electrode 16 can also be lowered by a method such as chemical doping that adsorbs impurities above or below the two-dimensional material layer 14.

ここで、説明の便宜上、一対の主電極領域１７ａ及び１７ｂのうち、一方の主電極領域１７ａをソース領域と呼び、他方の主電極領域１７ｂをドレイン領域１２ｂと呼ぶこともある。
また、図４を参照して説明すれば、一対の主電極領域１７ａと１７ｂとの間の距離がチャネル形成部１８のチャネル長（Ｌ）（≒ゲート電極１６のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１８のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１７ａと１７ｂとがチャネル形成部１８を挟んでＹ方向に離間しているので、チャネル長方向はＹ方向となる。 Here, for convenience of explanation, one of the pair of main electrode regions 17a and 17b may be called a source region, and the other main electrode region 17b may be called a drain region 12b.
Further, referring to FIG. 4, the distance between the pair of main electrode regions 17a and 17b is the channel length (L) of the channel forming portion 18 (≒gate length (Lg) of the gate electrode 16). , the direction of this channel length is called the channel length direction (gate length direction). The direction of the channel width (W) (gate width (Wg)) of the channel forming portion 18 is called the channel width direction (gate width direction). In the first embodiment, as an example, the pair of main electrode regions 17a and 17b are separated from each other in the Y direction with the channel forming portion 18 in between, so that the channel length direction is the Y direction.

＜主電極領域＞
図４に示す一対の主電極領域１７ａ及び１７ｂの各々は、これに限定されないが、例えばゲート電極１６に整合して二次元材料層１４に形成されたｎ型の半導体領域で構成されている。この第１実施形態では、一例として、一対の主電極領域１７ａ及び１７ｂの各々を１つのｎ型の半導体領域で構成しているが、一対の主電極領域１７ａ及び１７ｂの各々は複数のｎ型の半導体領域で構成してもよい。 <Main electrode area>
Although not limited thereto, each of the pair of main electrode regions 17a and 17b shown in FIG. 4 is composed of, for example, an n-type semiconductor region formed in the two-dimensional material layer 14 in alignment with the gate electrode 16. In this first embodiment, as an example, each of the pair of main electrode regions 17a and 17b is composed of one n-type semiconductor region, but each of the pair of main electrode regions 17a and 17b is composed of a plurality of n-type semiconductor regions. The semiconductor region may be made up of several semiconductor regions.

一対の主電極領域１７ａ及び１７ｂの各々は、詳細に図示していないが、３つの凹部７ａに亘って二次元材料層１４に連続して設けられている。また、チャネル形成部１８も、３つの凹部７ａに亘って二次元材料層１４に連続して設けられている。 Although not shown in detail, each of the pair of main electrode regions 17a and 17b is provided continuously in the two-dimensional material layer 14 across the three recesses 7a. Further, the channel forming portion 18 is also continuously provided in the two-dimensional material layer 14 across the three recesses 7a.

＜ゲート電極＞
図２に示すように、二次元材料層１４及びゲート絶縁膜１０の各々は、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って設けられている。ゲート電極１６は、絶縁層７の三次元材料層３側（ベース部５側）とは反対側の上面部側に、二次元材料層１４及びゲート絶縁膜１５を介在して設けられた頭部１６ａと、この頭部１６ａと一体化され、かつ絶縁層７の凹部７ａに二次元材料層１４及びゲート絶縁膜１５を介在して設けられた脚部１６ｂと、を有する。 <Gate electrode>
As shown in FIG. 2, each of the two-dimensional material layer 14 and the gate insulating film 10 is provided along the uneven surface of the insulating layer 7 including the concave portions 7a and the convex portions 7b. The gate electrode 16 has a head portion provided on the upper surface side of the insulating layer 7 opposite to the three-dimensional material layer 3 side (base portion 5 side) with the two-dimensional material layer 14 and the gate insulating film 15 interposed therebetween. 16a, and a leg portion 16b that is integrated with the head portion 16a and provided in the recess 7a of the insulating layer 7 with the two-dimensional material layer 14 and the gate insulating film 15 interposed therebetween.

ここで、ゲート電極１６は、凸部７ｂの短手方向（Ｘ方向）の両側を脚部１６ｂで挟む構成とすることが好ましい。この場合、ゲート電極１６の脚部１６ｂの個数は、絶縁層７の凸部７ｂの個数を「ｍ」としたとき、「ｍ＋１」となる。この第１実施形態では凸部７ｂが２つ設けられているので、ゲート電極１６は３つの脚部１１ｂを有する。
なお、凹部７ａが１つで凸部７ｂが無い場合、ゲート電極１６の脚部１６ｂは１つとなる。 Here, the gate electrode 16 is preferably configured such that both sides of the convex portion 7b in the transverse direction (X direction) are sandwiched between leg portions 16b. In this case, the number of leg portions 16b of the gate electrode 16 is “m+1” when the number of convex portions 7b of the insulating layer 7 is “m”. In this first embodiment, since two convex portions 7b are provided, the gate electrode 16 has three leg portions 11b.
Note that when there is one concave portion 7a and no convex portion 7b, there is one leg portion 16b of the gate electrode 16.

図２に示すように、ゲート電極１６の頭部１６ａは、絶縁層７の凸部７ｂの上面部よりも上方に位置し、凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）において、３つの凹部７ａ及び２つの凸部７ｂに亘って延伸している。そして、ゲート電極１６の頭部１６ａは、多層配線層２０に含まれる絶縁層２１で覆われている。 As shown in FIG. 2, the head 16a of the gate electrode 16 is located above the upper surface of the convex part 7b of the insulating layer 7, and is located above the upper surface of the convex part 7b of the insulating layer 7, and is located in the lateral direction (X direction) of the concave part 7a and the convex part 7b. It extends over two concave portions 7a and two convex portions 7b. The head 16a of the gate electrode 16 is covered with an insulating layer 21 included in the multilayer wiring layer 20.

図２に示すように、ゲート電極１６の３つの脚部１６ｂの各々は、絶縁層７の凹部７ａに、二次元材料層１４及びゲート絶縁膜１５を介在して設けられており、絶縁層７で囲まれている。頭部１６ａ及び脚部１６ｂを含むゲート電極１６は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン（ドープドポリシリコン）膜で構成されている。 As shown in FIG. 2, each of the three legs 16b of the gate electrode 16 is provided in the recess 7a of the insulating layer 7 with the two-dimensional material layer 14 and the gate insulating film 15 interposed therebetween. surrounded by The gate electrode 16 including the head portion 16a and the leg portions 16b is made of, for example, a polycrystalline silicon (doped polysilicon) film into which impurities are introduced to reduce the resistance value.

＜ゲート絶縁膜＞
図２に示すように、ゲート絶縁膜１５は、二次元材料層１４の絶縁層７側とは反対側に設けられている。そして、ゲート絶縁膜１５は、二次元材料層１４を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、二次元材料層１４と共に、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。具体的には、ゲート絶縁膜１５は、二次元材料層１４と同様に、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。
そして、この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとを含む１つの凹凸群に、二次元材料層１４を介在してゲート絶縁膜１５が設けられているので、ゲート絶縁膜１５は、二次元材料層１４と共に、３つの凹部７ａ及び２つの凸部７ｂに亘って連続的に設けられている。ゲート絶縁膜１５は、例えば酸化シリコン膜で構成されている。 <Gate insulating film>
As shown in FIG. 2, the gate insulating film 15 is provided on the side of the two-dimensional material layer 14 opposite to the insulating layer 7 side. The gate insulating film 15 meanders continuously along the uneven surface including the concave portions 7a and convex portions 7b of the insulating layer 7 with the two-dimensional material layer 14 interposed therebetween. It has a concavo-convex pattern reflecting the concavities and convexities of the concave portions 7a and convex portions 7b of No.7. Specifically, like the two-dimensional material layer 14, the gate insulating film 15 includes the upper surface of the insulating layer 7 on the side opposite to the base 5, the inner wall surface including the bottom of the recess 7a, and the convex portion 7b. It has a concavo-convex pattern that continuously meanders along the upper surface of the insulating layer 7 and reflects the concavities and convexities of the concave portions 7a and convex portions 7b of the insulating layer 7.
In the first embodiment, the gate insulating film 15 is provided on one uneven group including the three concave portions 7a and the two convex portions 7b with the two-dimensional material layer 14 interposed therebetween. The membrane 15 is continuously provided together with the two-dimensional material layer 14 over the three concave portions 7a and the two convex portions 7b. The gate insulating film 15 is made of, for example, a silicon oxide film.

＜三次元構造＞
図２及び図４に示すように、この第１実施形態の第２電界効果トランジスタＱ２は、二次元材料層１４、ゲート絶縁膜１５及びゲート電極１６の各々が、絶縁層７の凹部７ａ及び凸部７ｂに亘って設けられている。即ち、第２電界効果トランジスタＱ２は、二次元材料層１４及びゲート絶縁膜１５がＺ方向に蛇行する三次元構造になっている。 <Three-dimensional structure>
As shown in FIGS. 2 and 4, in the second field effect transistor Q2 of the first embodiment, the two-dimensional material layer 14, the gate insulating film 15, and the gate electrode 16 each have a concave portion 7a and a convex portion of the insulating layer 7. It is provided over the section 7b. That is, the second field effect transistor Q2 has a three-dimensional structure in which the two-dimensional material layer 14 and the gate insulating film 15 meander in the Z direction.

この第２電界効果トランジスタＱ２では、一対の主電極領域１７ａと１７ｂとの間の長さがチャネル長Ｌ（≒ゲート長Ｌｇ）となる。そして、絶縁層７の凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）に沿う縦断面において、ゲート電極１６がゲート絶縁膜１５を介在して二次元材料層１４と向かい合う長さに、凹部７ａの個数を乗算した値がチャネル幅Ｗ（≒ゲート幅）となる。
したがって、第２電界効果トランジスタＱ２は、絶縁層７の凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）の幅を広くし、凹部７ａの深さ及び凸部の高さを大きくすることにより、チャネル幅Ｗが広くなるので、第１電界効果トランジスタＱ１と同様に、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくことができる。そして、第２電界効果トランジスタＱ２は、凹部７ａ及び凸部７ｂの個数を増やすことによって、第１電界効果トランジスタＱ１と同様に、チャネル面積（チャネル長Ｌ×チャネル幅Ｗ）を大きくすることができる。 In this second field effect transistor Q2, the length between the pair of main electrode regions 17a and 17b is the channel length L (≈gate length Lg). Then, in a longitudinal section along the transverse direction (X direction) of the concave portions 7a and convex portions 7b of the insulating layer 7, the concave portions are formed at a length where the gate electrode 16 faces the two-dimensional material layer 14 with the gate insulating film 15 interposed therebetween. The value multiplied by the number of 7a becomes the channel width W (≈gate width).
Therefore, the second field effect transistor Q2 is constructed by increasing the width of the concave portion 7a and the convex portion 7b of the insulating layer 7 in the transverse direction (X direction), and increasing the depth of the concave portion 7a and the height of the convex portion. , since the channel width W becomes wider, the channel area (channel length L×channel width W) can be increased similarly to the first field effect transistor Q1. Similarly to the first field effect transistor Q1, the channel area (channel length L x channel width W) of the second field effect transistor Q2 can be increased by increasing the number of concave portions 7a and convex portions 7b. .

この第１実施形態では、３つの凹部７ａ及び２つの凸部７ｂを一単位とする１つの凹凸群に、１つの第２電界効果トランジスタＱ２を設けた場合について説明しているが、凹部７ａの数は１つでもよく、また、２つ以上でもよい。凸部７ｂの数は、凹部７ａの数を「ｍ」としたとき、「ｍ－１」となる。 In the first embodiment, a case has been described in which one second field effect transistor Q2 is provided in one uneven group including three recesses 7a and two protrusions 7b as one unit. The number may be one, or two or more. The number of convex portions 7b is “m−1” when the number of concave portions 7a is “m”.

第２電界効果トランジスタＱ２は、例えば、ゲート電極１６に閾値電圧以上のゲート電圧を印加することにより、ドレイン電流が流れるエンハンスメント型（ノーマリオフ型）で構成することができる。また、第２電界効果トランジスタＱ２は、ゲート電極１６に電圧を印加しなくてもドレイン電流が流れるディプレッション型（ノーマリオフ型）で構成することができる。この第１実施形態では、これに限定されないが、例えばエンハンスメント型で構成されている。エンハンスメント型の場合、第２電界効果トランジスタＱ２は、ゲート電極１６に印加される電圧により、一対の主電極領域１７ａと１７ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１８に形成（誘起）され、電流（ドレイン電流）がドレイン領域側（例えば主電極領域１７ｂ側）からチャネル形成部１８のチャネルを通ってソース領域側（例えば主電極領域１７ａ側）に流れる。 The second field effect transistor Q2 can be configured, for example, as an enhancement type (normally off type) through which a drain current flows by applying a gate voltage equal to or higher than a threshold voltage to the gate electrode 16. Further, the second field effect transistor Q2 can be configured as a depletion type (normally off type) in which a drain current flows even when no voltage is applied to the gate electrode 16. In the first embodiment, for example, an enhancement type is configured, although the present invention is not limited thereto. In the case of the enhancement type, the second field effect transistor Q2 has a channel (inversion layer) that electrically connects the pair of main electrode regions 17a and 17b formed in the channel forming portion 18 by the voltage applied to the gate electrode 16 ( (induced), and a current (drain current) flows from the drain region side (for example, the main electrode region 17b side) through the channel of the channel forming portion 18 to the source region side (for example, the main electrode region 17a side).

この第２電界効果トランジスタＱ２は、二次元材料層１４及びゲート絶縁膜１５が絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する三次元構造になっている。このため、第２電界効果トランジスタＱ２は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。したがって、三次元構造の電界効果トランジスタＱ２も、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。 In the second field effect transistor Q2, the two-dimensional material layer 14 and the gate insulating film 15 meander continuously along the uneven surface including the recesses 7a and the protrusions 7b of the insulating layer 7, and It has a three-dimensional structure having an uneven pattern reflecting the unevenness of the convex portion 7b. Therefore, in the second field effect transistor Q2, when the occupied area (footprint) is the same, more drain current flows and the mutual conductance gm becomes higher than that of a planar type field effect transistor. Therefore, the three-dimensional structure field effect transistor Q2 can also improve the operating speed compared to the planar type field effect transistor.

＜第１電界効果トランジスタと第２電界効果トランジスタとの比較＞
図１、図２及び図４に示す第２電界効果トランジスタＱ２は、主にアナログ回路を構成する回路素子として使用され、図１から図３に示す第１電界効果トランジスタＱ１は、主にデジタル回路を構成する回路素子として使用されている。 <Comparison between the first field effect transistor and the second field effect transistor>
The second field effect transistor Q2 shown in FIGS. 1, 2 and 4 is mainly used as a circuit element constituting an analog circuit, and the first field effect transistor Q1 shown in FIGS. 1 to 3 is mainly used in a digital circuit. It is used as a circuit element for configuring.

そして、第２電界効果トランジスタＱ２は、駆動電圧（電源電圧（Ｖｄｄ）)が第１電界効果トランジスタＱ１の駆動電圧（電源電圧（Ｖｄｄ））よりも高く、耐圧も高い。即ち、第２電界効果トランジスタＱ２のゲート絶縁膜１５の膜厚は、第１電界効果トランジスタＱ１のゲート絶縁膜１０の膜厚よりも厚くなっている。 The second field effect transistor Q2 has a higher driving voltage (power supply voltage (Vdd)) than the driving voltage (power supply voltage (Vdd)) of the first field effect transistor Q1, and has a higher breakdown voltage. That is, the film thickness of the gate insulating film 15 of the second field effect transistor Q2 is thicker than the film thickness of the gate insulating film 10 of the first field effect transistor Q1.

この第１実施形態において、これに限定されないが、第２電界効果トランジスタＱ２のゲート絶縁膜１５は、例えば３ｎｍ～８ｎｍ程度の膜厚で形成されている。一方、第１電界効果トランジスタＱ１のゲート絶縁膜１０は、例えば１ｎｍ～２ｎｍ程度の膜厚で形成されている。そして、第２電界効果トランジスタＱ２の駆動電圧（電源電圧（Ｖｄｄ）)は、例えば１．５Ｖ～３Ｖ程度であり、第１電界トランジスタＱ１の駆動電圧（電源電圧（Ｖｄｄ）)は、例えば０．５Ｖ～１Ｖ程度である。 In the first embodiment, the gate insulating film 15 of the second field effect transistor Q2 is formed to have a thickness of, for example, about 3 nm to 8 nm, although the invention is not limited thereto. On the other hand, the gate insulating film 10 of the first field effect transistor Q1 is formed to have a thickness of, for example, about 1 nm to 2 nm. The drive voltage (power supply voltage (Vdd)) of the second field effect transistor Q2 is, for example, about 1.5V to 3V, and the drive voltage (power supply voltage (Vdd)) of the first field effect transistor Q1 is, for example, about 0.5V to 3V. It is about 5V to 1V.

ここで、第２電界効果トランジスタＱ２と第１電界効果トランジスタＱ１との相対比較として、第２電界効果トランジスタＱ２の方を高耐圧型、ＨＶ（High Voltage）型、又はコア型と呼び、第１電界効果トランジスタＱ１の方を低耐圧型、ＬＶ（Low Voltage）型、又はＩＯ型と呼ぶこともある。
また、第２電界効果トランジスタＱ２の方を薄膜型、第１電界効果トランジスタＱ１の方向を厚膜型と、呼ぶこともある。 Here, as a relative comparison between the second field effect transistor Q2 and the first field effect transistor Q1, the second field effect transistor Q2 is called a high breakdown voltage type, HV (High Voltage) type, or core type, and the first field effect transistor Q2 is called a high breakdown voltage type, HV (High Voltage) type, or core type. The field effect transistor Q1 is sometimes referred to as a low breakdown voltage type, LV (Low Voltage) type, or IO type.
Further, the direction of the second field effect transistor Q2 is sometimes called a thin film type, and the direction of the first field effect transistor Q1 is sometimes called a thick film type.

＜多層配線層＞
図２から図４に示すように、多層配線層２０は、絶縁層７の三次元材料層３側とは反対側、換言すれば三次元材料層３の素子形成部６側に設けられている。多層配線層２０は、詳細に図示していないが、絶縁層と配線層とを交互に複数段積み重ねた積層構造になっている。図２から図４では、多層配線層２０に含まれる絶縁層として、三次元材料層３側から数えて最下段の絶縁層２１を図示している。絶縁層２１は、三次元材料層３の第１領域３Ａ及び第２領域３Ｂ（基体２の第１領域２Ａ及び第２領域２Ｂ）に亘って設けられている。絶縁層２１は、三次元材料層３の第１領域３Ａにおいて、素子形成部６に設けられた第１電界効果トランジスタＱ１を覆い、かつ三次元材料層３の第２領域３Ｂにおいて、二次元材料層１４に設けられた第２電界効果トランジスタＱ２を覆っている。 <Multilayer wiring layer>
As shown in FIGS. 2 to 4, the multilayer wiring layer 20 is provided on the opposite side of the insulating layer 7 from the three-dimensional material layer 3 side, in other words, on the element forming portion 6 side of the three-dimensional material layer 3. . Although not shown in detail, the multilayer wiring layer 20 has a laminated structure in which insulating layers and wiring layers are alternately stacked in multiple stages. 2 to 4, the lowest insulating layer 21 counted from the three-dimensional material layer 3 side is illustrated as the insulating layer included in the multilayer wiring layer 20. The insulating layer 21 is provided over the first region 3A and the second region 3B of the three-dimensional material layer 3 (the first region 2A and the second region 2B of the base body 2). The insulating layer 21 covers the first field effect transistor Q1 provided in the element forming section 6 in the first region 3A of the three-dimensional material layer 3, and covers the first field effect transistor Q1 provided in the element forming section 6 in the second region 3B of the three-dimensional material layer 3, and It covers the second field effect transistor Q2 provided in layer 14.

多層配線層２０に含まれる絶縁層の材料としては、例えば、酸化シリコン（ＳｉＯ２）を用いることができる。また、多層配線層２０に含まれる配線層の材料としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属材料、又はＡｌ、Ｃｕを主体とする合金材料などを用いることができる。 As a material for the insulating layer included in the multilayer wiring layer 20, for example, silicon oxide (SiO 2 ) can be used. Further, as the material of the wiring layer included in the multilayer wiring layer 20, for example, a metal material such as aluminum (Al) or copper (Cu), or an alloy material mainly composed of Al or Cu can be used.

また、図２から図４に示すように、多層配線層２０は、絶縁層２１に設けられたコンタクト電極２２ａ、２２ｂ、２２ｃ、２３ａ、２３ｂ及び２３ｃを含む。これらのコンタクト電極２２ａ、２２ｂ、２２ｃ、２３ａ、２３ｂ及び２３ｃの材料としては、例えばチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属を用いることができる。 Further, as shown in FIGS. 2 to 4, the multilayer wiring layer 20 includes contact electrodes 22a, 22b, 22c, 23a, 23b, and 23c provided on the insulating layer 21. As the material of these contact electrodes 22a, 22b, 22c, 23a, 23b, and 23c, high melting point metals such as titanium (Ti) and tungsten (W) can be used, for example.

＜コンタクト電極＞
図２及び図３に示すように、コンタクト電極２２ｃの一端側は、第１電界効果トランジスタＱ１のゲート電極１１と電気的に接続されている。そして、コンタクト電極２２ｃの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。 <Contact electrode>
As shown in FIGS. 2 and 3, one end side of the contact electrode 22c is electrically connected to the gate electrode 11 of the first field effect transistor Q1. Although not shown in detail, the other end of the contact electrode 22c is electrically connected to a wiring formed in the wiring layer of the multilayer wiring layer 20.

図３に示すように、コンタクト電極２２ａの一端側は、第１電界効果トランジスタＱ１の一方の主電極領域１２ａと電気的に接続されている。そして、コンタクト電極２２ａの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。 As shown in FIG. 3, one end side of the contact electrode 22a is electrically connected to one main electrode region 12a of the first field effect transistor Q1. Although not shown in detail, the other end side of the contact electrode 22a is electrically connected to a wiring formed in the wiring layer of the multilayer wiring layer 20.

図３に示すように、コンタクト電極２２ｂの一端側は、第１電界効果トランジスタＱ１の他方の主電極領域１２ｂと電気的に接続されている。そして、コンタクト電極２２ｂの他端側は、詳細に図示していないが、多層配線層の配線層に形成された配線と電気的に接続されている。 As shown in FIG. 3, one end side of the contact electrode 22b is electrically connected to the other main electrode region 12b of the first field effect transistor Q1. Although not shown in detail, the other end of the contact electrode 22b is electrically connected to a wiring formed in a wiring layer of a multilayer wiring layer.

図１に示すように、コンタクト電極２２ａ及び２２ｂの各々は、Ｘ方向に延伸し、１つの島群に含まれる５つの素子形成部６の各々に亘って設けられている。そして、コンタクト電極２２ａは、１つの島群に含まれる５つの素子形成部６の各々に設けられた、第１電界効果トランジスタＱ１の一方の主電極領域１２ａ（図３参照）と電気的に接続されている。そして、コンタクト電極２２ｂも、１つの島群に含まれる５つの素子形成部６の各々に設けられた、第１電界効果トランジスタＱ１の他方の主電極領域１２ｂ（図３参照）と電気的に接続されている。 As shown in FIG. 1, each of the contact electrodes 22a and 22b extends in the X direction and is provided across each of the five element forming portions 6 included in one island group. The contact electrode 22a is electrically connected to one main electrode region 12a (see FIG. 3) of the first field effect transistor Q1 provided in each of the five element forming portions 6 included in one island group. has been done. The contact electrode 22b is also electrically connected to the other main electrode region 12b (see FIG. 3) of the first field effect transistor Q1 provided in each of the five element forming portions 6 included in one island group. has been done.

図２及び図４に示すように、コンタクト電極２３ｃの一端側は、第２電界効果トランジスタＱ２のゲート電極１６と電気的に接続されている。そして、コンタクト電極２３ｃの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。 As shown in FIGS. 2 and 4, one end side of the contact electrode 23c is electrically connected to the gate electrode 16 of the second field effect transistor Q2. Although not shown in detail, the other end side of the contact electrode 23c is electrically connected to a wiring formed in the wiring layer of the multilayer wiring layer 20.

図４に示すように、コンタクト電極２３ａの一端側は、第２電界効果トランジスタＱ２の一方の主電極領域１７ａと電気的に接続されている。そして、コンタクト電極２３ａの他端側は、詳細に図示していないが、多層配線層２０の配線層に形成された配線と電気的に接続されている。 As shown in FIG. 4, one end side of the contact electrode 23a is electrically connected to one main electrode region 17a of the second field effect transistor Q2. Although not shown in detail, the other end side of the contact electrode 23a is electrically connected to a wiring formed in the wiring layer of the multilayer wiring layer 20.

図４に示すように、コンタクト電極２３ｂの一端側は、第２電界効果トランジスタＱ２の他方の主電極領域１７ｂと電気的に接続されている。そして、コンタクト電極２３ｂの他端側は、詳細に図示していないが、多層配線層の配線層に形成された配線と電気的に接続されている。 As shown in FIG. 4, one end side of the contact electrode 23b is electrically connected to the other main electrode region 17b of the second field effect transistor Q2. Although not shown in detail, the other end of the contact electrode 23b is electrically connected to a wiring formed in a wiring layer of a multilayer wiring layer.

図１に示すように、コンタクト電極２３ａ及び２３ｂの各々は、Ｘ方向に延伸し、絶縁層７の１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って設けられている。そして、コンタクト電極２３ａは、絶縁層７の１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って第２電界効果トランジスタＱ２の一方の主電極領域１７ａ（図４参照）と電気的に接続されている。そして、コンタクト電極２３ｂも、絶縁層７の１つの凹凸群に含まれる３つの凹部７ａ及び２つの凸部７ｂに亘って第２電界効果トランジスタＱ２の他方の主電極領域１７ｂ（図４参照）と電気的に接続されている。 As shown in FIG. 1, each of the contact electrodes 23a and 23b extends in the X direction and is provided across three recesses 7a and two protrusions 7b included in one uneven group of the insulating layer 7. . The contact electrode 23a is connected to one main electrode region 17a (see FIG. 4) of the second field effect transistor Q2 over the three concave portions 7a and the two convex portions 7b included in one concavo-convex group of the insulating layer 7. electrically connected. The contact electrode 23b is also connected to the other main electrode region 17b (see FIG. 4) of the second field effect transistor Q2 across the three concave portions 7a and the two convex portions 7b included in one concavo-convex group of the insulating layer 7. electrically connected.

なお、コンタクト電極２２ａ及び２２ｂは、１つの島群において、素子形成部６毎に設けてもよい。また、コンタクト電極２３ａ及び２３ｂも、１つの凹凸群において、絶縁層７の凹部７ａ毎、若しくは絶縁層７の凸部７ｂ毎に設けてよい。 Note that the contact electrodes 22a and 22b may be provided for each element forming portion 6 in one island group. Further, the contact electrodes 23a and 23b may also be provided for each concave portion 7a of the insulating layer 7 or for each convex portion 7b of the insulating layer 7 in one concavo-convex group.

≪半導体装置の製造方法≫
次に、この第１実施形態に係る半導体装置１Ａの製造方法について、図５Ａから図５Ｉを用いて説明する。
図５Ａから図５Ｅ、図５Ｇ及び図５Ｈは、図１のａ１－ａ１切断線と同一位置での縦断面構造を示す縦断面図である。そして、図５Ｆは図１のｂ１－ｂ１切断線と同一位置での縦断面構造を示す縦断面図である。そして、図５Ｉは図１のｃ１－ｃ１切断線と同一位置での縦断面構造を示す縦断面図である。
この第１実施形態では、半導体装置１Ａの製造に含まれる第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の形成に特化して説明する。 ≪Method for manufacturing semiconductor devices≫
Next, a method for manufacturing the semiconductor device 1A according to the first embodiment will be described using FIGS. 5A to 5I.
5A to 5E, FIG. 5G, and FIG. 5H are longitudinal cross-sectional views showing the longitudinal cross-sectional structure at the same position as the a1-a1 cutting line in FIG. FIG. 5F is a longitudinal cross-sectional view showing the longitudinal cross-sectional structure at the same position as the b1-b1 cutting line in FIG. FIG. 5I is a longitudinal cross-sectional view showing the longitudinal cross-sectional structure at the same position as the c1-c1 cutting line in FIG.
In this first embodiment, the formation of the first field effect transistor Q1 and the second field effect transistor Q2 included in the manufacturing of the semiconductor device 1A will be specifically explained.

まず、三次元材料層３を準備し、その後、図５Ａに示すように、三次元材料層３の第１領域３Ａにｐ型の半導体領域からなるｐ型のウエル領域４ａを選択的に形成する。ｐ型のウエル領域４ａは、一例として、三次元材料層３の第１領域３Ａにｐ型を呈する不純物として例えばボロンイオン（Ｂ＋）を選択的に注入し、その後、注入したボロンイオン（Ｂ＋）を熱拡散処理で拡散させることによって形成することができる。この実施形態では、ｐ型のウエル領域４ａは、三次元材料層３の第１領域３Ａとは異なる第２領域３Ｂには形成されない。三次元材料層３の第１領域３Ａは、図２に示す基体２の第１領域２Ａに含まれ、三次元材料層３の第２領域３Ｂは、図２に示す基体２の第２領域２Ｂに含まれる。
三次元材料層３としては、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成された半導体基板を用いることができる。 First, the three-dimensional material layer 3 is prepared, and then, as shown in FIG. 5A, a p-type well region 4a made of a p-type semiconductor region is selectively formed in the first region 3A of the three-dimensional material layer 3. . For example, the p-type well region 4a is formed by selectively implanting, for example, boron ions (B + ) as a p-type impurity into the first region 3A of the three-dimensional material layer 3, and then implanting boron ions (B + ) into the first region 3A of the three-dimensional material layer 3. + ) can be formed by diffusing it by thermal diffusion treatment. In this embodiment, the p-type well region 4a is not formed in the second region 3B of the three-dimensional material layer 3, which is different from the first region 3A. The first region 3A of the three-dimensional material layer 3 is included in the first region 2A of the base 2 shown in FIG. 2, and the second region 3B of the three-dimensional material layer 3 is included in the second region 2B of the base 2 shown in FIG. include.
As the three-dimensional material layer 3, although not limited thereto, it is possible to use a semiconductor substrate composed of, for example, silicon (Si) as the semiconductor material, a single crystal as the crystallinity, and an i type (intrinsic type) as the conductivity type. can.

次に、三次元材料層３の主面側の表層部を選択的にエッチングし、図５Ｂに示すように、ベース部５と、このベース部５から上方に突出する島状の素子形成部（フィン部）６と、を形成する。ベース部５は、三次元材料層３の第１領域３Ａ及び第２領域３Ｂに亘って形成する。素子形成部６は、三次元材料層３の第１領域３Ａに、例えば、１つの島群に対して５つ形成する。５つの素子形成部６を含む島群は、第１電界効果トランジスタＱ１の形成領域毎に形成する。
５つの素子形成部６の各々の素子形成部６は、例えば、上面部６ａ及び４つの側面部６ｃ１，６ｃ２，６ｃ３，６ｃ４を有し、かつ平面視での平面形状が長手方向及び短手方向を有する長方形状の立体形状（島形状）で形成する。
素子形成部６は、ベース部５が残る程度の深さまで三次元材料層３を選択的にエッチングすることによって形成することができる。したがって、素子形成部６は、その上面部６ａとは反対側がベース部５と一体的に形成され、三次元材料層３で構成される。 Next, the surface layer portion on the main surface side of the three-dimensional material layer 3 is selectively etched, and as shown in FIG. 5B, the base portion 5 and the island-shaped element forming portion ( A fin portion) 6 is formed. The base portion 5 is formed over the first region 3A and the second region 3B of the three-dimensional material layer 3. For example, five element forming portions 6 are formed in the first region 3A of the three-dimensional material layer 3 for one island group. An island group including five element formation portions 6 is formed for each formation region of the first field effect transistor Q1.
Each element forming part 6 of the five element forming parts 6 has, for example, an upper surface part 6a and four side parts 6c 1 , 6c 2 , 6c 3 , 6c 4 , and the planar shape in plan view is in the longitudinal direction. and a rectangular three-dimensional shape (island shape) having width directions.
The element forming portion 6 can be formed by selectively etching the three-dimensional material layer 3 to a depth to which the base portion 5 remains. Therefore, the element forming part 6 is formed integrally with the base part 5 on the side opposite to the upper surface part 6a, and is composed of the three-dimensional material layer 3.

次に、図５Ｃに示すように、三次元材料層３の素子形成部６側に、素子形成部６を囲み、かつ三次元材料層３の第１領域３Ａ及び第２領域３Ｂに亘って三次元材料層３のベース部５を覆う絶縁層７を形成する。絶縁層７は、一例として、三次元材料層３のベース部５上及び素子形成部６上を含む全面に酸化シリコン膜などの絶縁膜を周知の成膜法により成膜した後、この絶縁膜の三次元材料層３側とは反対側の表層部を素子形成部６の上面部が露出する程度の深さまでＣＭＰ法により除去することによって形成することができる。 Next, as shown in FIG. 5C, on the element forming part 6 side of the three-dimensional material layer 3, three-dimensional An insulating layer 7 covering the base portion 5 of the source material layer 3 is formed. For example, the insulating layer 7 is formed by forming an insulating film such as a silicon oxide film on the entire surface of the three-dimensional material layer 3 including the base part 5 and the element forming part 6 by a well-known film forming method. It can be formed by removing the surface layer portion on the side opposite to the three-dimensional material layer 3 side by CMP to a depth such that the upper surface portion of the element forming portion 6 is exposed.

この工程において、絶縁層７のベース部５側とは反対側の表層部は平坦化され、絶縁層７の表層部と素子形成部６の上面部６ａとが概ね面一となる。そして、絶縁層７は、素子形成部６の高さ（突出量）と同程度の膜厚で形成される。 In this step, the surface layer portion of the insulating layer 7 on the side opposite to the base portion 5 side is flattened, so that the surface layer portion of the insulating layer 7 and the upper surface portion 6a of the element forming portion 6 are approximately flush with each other. The insulating layer 7 is formed to have a thickness that is approximately the same as the height (protrusion amount) of the element forming portion 6.

次に、素子形成部６の短手方向（Ｘ方向）の外側の絶縁層７を選択的に除去し、図５Ｄに示すように、素子形成部６の短手方向（Ｘ方向）の外側に、素子形成部６の２つの側面部６ｃ１及び６ｃ２を選択的に露出する掘り込み部８をそれぞれ形成する。
掘り込み部８は、１つの素子形成部６に対して２つ形成され、互いに隣り合う２つの素子形成部６で共有される。この第１実施形態では、５つの素子形成部６で１つの島群を構成しているため、６つの掘り込み部８が形成される。
また、掘り込み部８は、これに限定されないが、例えば、素子形成部６の高さの半分よりも浅い深さで形成される。掘り込み部８は、後述するゲート電極１１のゲート長方向（Ｙ方向）において、ゲート電極１１の脚部１１ｂの幅を規定する。 Next, the insulating layer 7 on the outside in the lateral direction (X direction) of the element forming part 6 is selectively removed, and as shown in FIG. 5D, the insulating layer 7 on the outside in the lateral direction (X direction) , digging portions 8 are respectively formed to selectively expose the two side surfaces 6c 1 and 6c 2 of the element forming portion 6.
Two dug portions 8 are formed for one element formation portion 6, and are shared by two adjacent element formation portions 6. In this first embodiment, since one island group is formed by five element forming portions 6, six dug portions 8 are formed.
Further, the dug portion 8 is formed to have a depth shallower than half of the height of the element forming portion 6, for example, although it is not limited thereto. The dug portion 8 defines the width of the leg portion 11b of the gate electrode 11 in the gate length direction (Y direction) of the gate electrode 11, which will be described later.

次に、図５Ｅに示すように、三次元材料層３の第１領域３Ａにおいて、ゲート絶縁膜１０及びゲート電極１１を形成する。
ゲート絶縁膜１０は、素子形成部６の上面部６ａ及び２つの側面部６ｃ１，６ｃ２に亘って形成する。ゲート絶縁膜１０は、例えば酸化シリコン膜を熱酸化法又は堆積法により成膜することによって形成することができる。ゲート絶縁膜１０は、例えば、１ｎｍから２ｎｍ程度の膜厚で形成する。
ゲート電極１１は、ゲート絶縁膜１０を形成した後、掘り込み部８の内部、素子形成部６の上面部６ａ上、及び絶縁層７上を含む三次元材料層３上の全面に導電膜を形成し、その後、この導電膜を周知のフォトリソグラフィ技術及びドライエッチング技術を用いてパターンニングすることによって形成することができる。導電膜としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。 Next, as shown in FIG. 5E, a gate insulating film 10 and a gate electrode 11 are formed in the first region 3A of the three-dimensional material layer 3.
The gate insulating film 10 is formed over the upper surface 6a and the two side surfaces 6c 1 and 6c 2 of the element forming portion 6. The gate insulating film 10 can be formed, for example, by forming a silicon oxide film by a thermal oxidation method or a deposition method. The gate insulating film 10 is formed to have a thickness of about 1 nm to 2 nm, for example.
After forming the gate insulating film 10, the gate electrode 11 is formed by forming a conductive film on the entire surface of the three-dimensional material layer 3, including inside the dug portion 8, on the upper surface 6a of the element forming portion 6, and on the insulating layer 7. The conductive film can be formed by patterning the conductive film using well-known photolithography technology and dry etching technology. As the conductive film, for example, a polycrystalline silicon (doped polysilicon) film into which impurities that reduce resistance are introduced during or after film formation can be used.

この工程において、ゲート電極１１と素子形成部６との間にゲート絶縁膜１０が介在される。
また、この工程において、ゲート電極１１は、素子形成部６の上面部６ａ側にゲート絶縁膜１０を介在して設けられた頭部１１ａと、この頭部１１ａと一体化され、かつ素子形成部６の短手方向（Ｘ方向）において互いに反対側に位置する２つの側面部６ｂ１及び６ｂ２の各々の外側にゲート絶縁膜１０を介在して設けられた脚部１１ｂと、を有する形状で形成される。
頭部１１ａは、素子形成部６の上面部６ａよりも上方に位置し、素子形成部６の短手方向（Ｘ方向）において、６つの掘り込み部８及び５つの素子形成部６に亘って延伸している。
脚部１１ｂは、６つの掘り込み部８の各々の中に各々毎に形成され、各々の先端側とは反対側が頭部１１ａと連結される。 In this step, a gate insulating film 10 is interposed between the gate electrode 11 and the element forming portion 6.
Further, in this step, the gate electrode 11 is integrated with the head 11a provided on the upper surface 6a side of the element forming portion 6 with the gate insulating film 10 interposed therebetween, and is integrated with the head 11a, and The leg portion 11b is provided on the outside of each of the two side portions 6b1 and 6b2 located on opposite sides in the lateral direction (X direction) of the gate electrode 6, with the gate insulating film 10 interposed therebetween. It is formed.
The head portion 11a is located above the upper surface portion 6a of the element forming portion 6, and extends across the six dug portions 8 and the five element forming portions 6 in the transverse direction (X direction) of the element forming portion 6. It is stretched.
The leg portions 11b are formed in each of the six dug-out portions 8, and the side opposite to the tip side of each leg portion 11b is connected to the head portion 11a.

次に、図５Ｆに示すように、ゲート電極１１のゲート長方向（Ｙ方向）の両側の各々の素子形成部６に、ｎ型の半導体領域からなる一対の主電極領域１２ａ及び１２ｂを形成する。この一対の主電極領域１２ａ及び１２ｂは、ゲート電極１１及び絶縁層７を不純物導入用マスクとして使用して、ゲート電極１１のゲート長方向（Ｙ方向）の両側の各々の素子形成部６に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）を注入し、その後、不純物を活性化する熱処理を施すことによって形成することができる。一対の主電極領域１２ａ及び１２ｂは、ゲート電極１１に整合して互いに離間して形成され、ソース領域及びドレイン領域として機能する。一対の主電極領域１２ａ及び１２ｂの各々は、５つの素子形成部６の各々に形成される。
この工程により、一対の主電極領域の１２ａと１２ｂとの間の素子形成部６にチャネル形成部１３が形成される。
また、この工程により、素子形成部６と、ゲート絶縁膜１０と、ゲート電極１１と、一対の主電極領域１２ａ及び１２ｂと、を含む第１電界効果トランジスタＱ１が形成される。 Next, as shown in FIG. 5F, a pair of main electrode regions 12a and 12b made of n-type semiconductor regions are formed in each element forming portion 6 on both sides of the gate electrode 11 in the gate length direction (Y direction). . The pair of main electrode regions 12a and 12b are formed in each element forming portion 6 on both sides of the gate electrode 11 in the gate length direction (Y direction) using the gate electrode 11 and the insulating layer 7 as a mask for impurity introduction. It can be formed by implanting, for example, arsenic ions (As + ) or phosphorus ions (P + ) as n-type impurities, and then performing heat treatment to activate the impurities. A pair of main electrode regions 12a and 12b are formed spaced apart from each other in alignment with gate electrode 11, and function as a source region and a drain region. Each of the pair of main electrode regions 12a and 12b is formed in each of the five element forming portions 6.
Through this step, a channel forming portion 13 is formed in the element forming portion 6 between the pair of main electrode regions 12a and 12b.
Also, through this step, the first field effect transistor Q1 including the element forming portion 6, the gate insulating film 10, the gate electrode 11, and a pair of main electrode regions 12a and 12b is formed.

次に、図５Ｇに示すように、三次元材料層３の第２領域３Ｂにおける絶縁層７に、凹部７ａ及び凸部７ｂを含む凹凸群と、この凹凸群の凹部及び凸部を含む凹凸面に沿って蛇行する二次元材料層１４と、を形成する。
凹部７ａ及び凸部７ｂは、これに限定されないが、Ｙ方向に延伸し、かつＸ方向に交互に繰り返し配置される。凹部７ａ及び凸部７ｂは、絶縁層７のベース部５側とは反対側の表層部を選択的にエッチングすることによって形成することができる。
凹部７ａは、１つの凸部７ｂに対して２つ形成され、互いに隣り合う２つの凸部７ｂで共有される。そして、凸部７ｂは、２つの凹部７ａで挟まれる。この第１実施形態では、３つの凹部７ａと２つの凸部７ｂとで１つの凹凸群を形成する。この凹凸群は、第２電界効果トランジスタＱ２の成形領域毎に形成する。
二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で形成する。具体的には、二次元材料層１４は、絶縁層７のベース部５側とは反対側の上面部、凹部７ａの底面部を含む内壁面部、及び凸部７ｂの上面部に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映される膜厚で形成する。
また、二次元材料層１４は、二次元構造の単位層が積層された層状構造を有する二次元材料で形成する。二次元材料層１４は、例えば転写法によって形成することができる。二次元材料層１４としては、三次元材料層３よりもバンドギャップが大きい二次元材料で形成することが好ましい。二次元材料層１４は、例えば０．３ｎｍ～７ｎｍ程度の膜厚で形成する。
この工程において、二次元材料層１４は、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。 Next, as shown in FIG. 5G, the insulating layer 7 in the second region 3B of the three-dimensional material layer 3 has an uneven group including the recesses 7a and the protrusions 7b, and an uneven surface including the recesses and protrusions of this uneven group. A two-dimensional material layer 14 meandering along is formed.
Although not limited thereto, the recesses 7a and the protrusions 7b extend in the Y direction and are alternately and repeatedly arranged in the X direction. The concave portions 7a and the convex portions 7b can be formed by selectively etching the surface layer portion of the insulating layer 7 on the side opposite to the base portion 5 side.
Two concave portions 7a are formed for one convex portion 7b, and are shared by two adjacent convex portions 7b. The convex portion 7b is sandwiched between the two concave portions 7a. In this first embodiment, three recesses 7a and two protrusions 7b form one uneven group. This group of protrusions and recesses is formed for each molding region of the second field effect transistor Q2.
The two-dimensional material layer 14 meanders continuously along the uneven surface including the depressions 7a and projections 7b of the insulating layer 7, and is formed with a thickness that reflects the unevenness of the depressions 7a and projections 7b of the insulation layer 7. do. Specifically, the two-dimensional material layer 14 is continuous along the upper surface of the insulating layer 7 on the side opposite to the base portion 5, the inner wall surface including the bottom surface of the recess 7a, and the upper surface of the convex portion 7b. It is formed with a film thickness that meanders in a manner that reflects the unevenness of the concave portions 7a and convex portions 7b of the insulating layer 7.
Further, the two-dimensional material layer 14 is formed of a two-dimensional material having a layered structure in which unit layers having a two-dimensional structure are laminated. The two-dimensional material layer 14 can be formed, for example, by a transfer method. The two-dimensional material layer 14 is preferably formed of a two-dimensional material having a larger band gap than the three-dimensional material layer 3. The two-dimensional material layer 14 is formed to have a thickness of, for example, about 0.3 nm to 7 nm.
In this step, the two-dimensional material layer 14 has an uneven pattern reflecting the unevenness of the recesses 7a and the protrusions 7b of the insulating layer 7.

次に、図５Ｈに示すように、三次元材料層３の第２領域３Ｂにおいて、二次元材料層１４の絶縁層７側とは反対側に、ゲート絶縁膜１５及びゲート電極１６をこの順で形成する。
ゲート絶縁膜１５は、二次元材料層１４を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、二次元材料層１４と共に、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンで形成する。
ゲート絶縁膜１５は、第１電界トランジスタＱ１のゲート絶縁膜１０よりも厚い膜厚、例えば３ｎｍ～８ｎｍ程度の膜厚で形成する。
ゲート電極１６は、ゲート絶縁膜１５を形成した後、ゲート絶縁膜１５を介在して凹部７ａの内部、凸部７ｂの上面部６ａ上、及び絶縁層７上を含む三次元材料層３上の全面に導電膜を形成し、その後、この導電膜を周知のフォトリソグラフィ技術及びドライエッチング技術を用いてパターンニングすることによって形成することができる。導電膜としては、例えば抵抗値を低減する不純物が成膜中又は成膜後に導入された多結晶シリコン（ドープドポリシリコン）膜を用いることができる。 Next, as shown in FIG. 5H, in the second region 3B of the three-dimensional material layer 3, a gate insulating film 15 and a gate electrode 16 are formed in this order on the side of the two-dimensional material layer 14 opposite to the insulating layer 7 side. Form.
The gate insulating film 15 meanders continuously along the uneven surface of the insulating layer 7 including the concave portions 7 a and the convex portions 7 b with the two-dimensional material layer 14 interposed therebetween. It is formed with a concavo-convex pattern that reflects the concavities and convexities of the concave portions 7a and convex portions 7b.
The gate insulating film 15 is formed to have a thickness thicker than the gate insulating film 10 of the first field transistor Q1, for example, about 3 nm to 8 nm.
After forming the gate insulating film 15, the gate electrode 16 is formed on the three-dimensional material layer 3 including the inside of the recess 7a, on the top surface 6a of the convex part 7b, and on the insulating layer 7, with the gate insulating film 15 interposed therebetween. It can be formed by forming a conductive film on the entire surface and then patterning this conductive film using well-known photolithography technology and dry etching technology. As the conductive film, for example, a polycrystalline silicon (doped polysilicon) film into which impurities that reduce resistance are introduced during or after film formation can be used.

この工程において、ゲート電極１６と二次元材料層１４との間にゲート絶縁膜１５が介在される。
また、この工程において、ゲート電極１６は、絶縁層７の凸部７ｂの上面部側に二次元材料層１４及びゲート絶縁膜１５を介在して設けられた頭部１６ａと、この頭部１６ａと一体化され、かつ絶縁層７の凹部７ａの内部に二次元材料層１４及びゲート絶縁膜１５を介在して設けられた脚部１６ｂと、を有する形状で形成される。
頭部１６ａは、凸部７ｂの上面部よりも上方に位置し、凹部７ａ及び凸部７ｂの短手方向（Ｘ方向）において、３つの凹部７ａ及び２つの凸部７ｂに亘って延伸している。脚部１１ｂは、３つの凹部７ａの各々に二次元材料層１４及びゲート絶縁膜１５を介在して形成され、各々の先端側とは反対側が頭部１６ａと連結される。 In this step, a gate insulating film 15 is interposed between the gate electrode 16 and the two-dimensional material layer 14.
In addition, in this step, the gate electrode 16 has a head 16a provided on the upper surface side of the convex portion 7b of the insulating layer 7 with the two-dimensional material layer 14 and the gate insulating film 15 interposed therebetween; The two-dimensional material layer 14 and the leg portion 16b are formed in the recess 7a of the insulating layer 7 with the two-dimensional material layer 14 and the gate insulating film 15 interposed therebetween.
The head 16a is located above the upper surface of the convex portion 7b, and extends across the three concave portions 7a and the two convex portions 7b in the transverse direction (X direction) of the concave portions 7a and convex portions 7b. There is. The leg portions 11b are formed in each of the three recesses 7a with the two-dimensional material layer 14 and the gate insulating film 15 interposed therebetween, and each leg portion 11b is connected to the head portion 16a on the opposite side from the tip side.

次に、図５Ｉに示すように、ゲート電極１６のゲート長方向（Ｙ方向）の両側の各々の二次元材料層１４に、ｎ型の半導体領域からなる一対の主電極領域１７ａ及び１７ｂを形成する。この一対の主電極領域１７ａ及び１７ｂは、例えば、ゲート電極１６及び絶縁層７を不純物導入用マスクとして使用して、ゲート電極１６のゲート長方向（Ｙ方向）の両側の各々の二次元材料層１４に、ｎ型を呈する不純物として例えば砒素イオン（Ａｓ＋）や燐イオン（Ｐ＋）を注入し、その後、不純物を活性化する熱処理を施すことによって形成することができる。一対の主電極領域１７ａ及び１７ｂは、ゲート電極１６に整合して互いに離間して形成され、ソース領域及びドレイン領域として機能する。一対の主電極領域１７ａ及び１７ｂの各々は、３つの凹部７ａ及び２つの凸部７ｂに亘って形成される。
この工程により、一対の主電極領域の１７ａと１７ｂとの間の二次元材料層１４にチャネル形成部１８が形成される。
また、この工程により、二次元材料層１４と、ゲート絶縁膜１５と、ゲート電極１６と、一対の主電極領域１７ａ及び１７ｂと、を含む第２電界効果トランジスタＱ２が形成される。 Next, as shown in FIG. 5I, a pair of main electrode regions 17a and 17b made of n-type semiconductor regions are formed in each two-dimensional material layer 14 on both sides of the gate electrode 16 in the gate length direction (Y direction). do. The pair of main electrode regions 17a and 17b are formed using, for example, two-dimensional material layers on both sides of the gate electrode 16 in the gate length direction (Y direction) using the gate electrode 16 and the insulating layer 7 as a mask for impurity introduction. It can be formed by implanting, for example, arsenic ions (As + ) or phosphorus ions (P + ) into 14 as impurities exhibiting n-type conductivity, and then performing heat treatment to activate the impurities. A pair of main electrode regions 17a and 17b are formed spaced apart from each other in alignment with gate electrode 16, and function as a source region and a drain region. Each of the pair of main electrode regions 17a and 17b is formed across three recesses 7a and two protrusions 7b.
Through this step, a channel forming portion 18 is formed in the two-dimensional material layer 14 between the pair of main electrode regions 17a and 17b.
Also, by this step, a second field effect transistor Q2 including a two-dimensional material layer 14, a gate insulating film 15, a gate electrode 16, and a pair of main electrode regions 17a and 17b is formed.

次に、絶縁層７の三次元材料層３側とは反対側に、絶縁層２１及びコンタクト電極（２２ａ，２２ｂ，２２ｃ，２３ａ，２３ｂ，２３ｃ）などを含む多層配線層２０を形成することにより、図２から図４に示す状態となる。 Next, a multilayer wiring layer 20 including an insulating layer 21 and contact electrodes (22a, 22b, 22c, 23a, 23b, 23c), etc. is formed on the side of the insulating layer 7 opposite to the three-dimensional material layer 3. , the state shown in FIGS. 2 to 4 is reached.

≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について説明する。
本技術の第１実施形態に係る半導体装置１Ａは、図２に示すように、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第２電界効果トランジスタＱ２とを同一の基体２に搭載している。そして、薄膜型の第１電界効果トランジスタＱ１は、三次元材料層３の素子形成部６をチャネル形成部１３として使用し、厚膜型の第２電界効果トランジスタＱ２は二次元材料層１４をチャネル形成部として使用している。
二次元材料層１４は、単原子層で層の厚さが薄いため、原理的に短チャネル効果が起き難い。また、キャリアが二次元方向にしか流れないため、移動度がＳｉの三次元材料層３と同等以上である。これにより、厚膜型の第２電界効果トランジスタＱ２においても、占有面積（フットプリント）を縮小することができる。換言すれば、厚膜型の第２電界効果トランジスタＱ２では、凹部７ａの幅を広くし、凹部７ａを深く形成できるため、ゲート絶縁膜１０を凹部７ａの中に形成してゲート幅Ｗを大きくすることができ、厚膜型の第２電界効果トランジスタＱ２の平面サイズを縮小することができる。
また、二次元材料層１４を三次元材料層３のバンドギャップよりもバンドギャップが大きい二次元材料で構成することにより、高い絶縁破壊電界強度が得られ、薄い空乏層で大きな耐圧を出すことができるため、薄膜型の第２電界効果トランジスタＱ２の占有面積（フットプリント）を更に縮小することができる。 ≪Main effects of the first embodiment≫
Next, the main effects of this first embodiment will be explained.
As shown in FIG. 2, the semiconductor device 1A according to the first embodiment of the present technology includes a thin film type first field effect transistor Q1 and a thick film type second field effect transistor Q2 mounted on the same base body 2. are doing. The thin film type first field effect transistor Q1 uses the element forming part 6 of the three-dimensional material layer 3 as the channel forming part 13, and the thick film type second field effect transistor Q2 uses the two-dimensional material layer 14 as the channel forming part 13. It is used as a forming part.
Since the two-dimensional material layer 14 is a monoatomic layer and has a thin layer thickness, short channel effects are not likely to occur in principle. Further, since the carriers flow only in two-dimensional directions, the mobility is equal to or higher than that of the three-dimensional material layer 3 of Si. Thereby, the occupied area (footprint) can be reduced even in the thick film type second field effect transistor Q2. In other words, in the thick-film type second field effect transistor Q2, the width of the recess 7a can be increased and the recess 7a can be formed deeply. Therefore, the planar size of the thick film type second field effect transistor Q2 can be reduced.
Furthermore, by configuring the two-dimensional material layer 14 with a two-dimensional material whose band gap is larger than that of the three-dimensional material layer 3, a high dielectric breakdown electric field strength can be obtained, and a large withstand voltage can be produced with a thin depletion layer. Therefore, the area (footprint) occupied by the thin-film second field effect transistor Q2 can be further reduced.

図６Ａは、デジタル回路に用いられる薄膜型の電界効果トランジスタと、アナログ回路に用いられる厚膜型の電界効果トランジスタとを、世代の時系列でスケーリングしたときの面積比を示す図である。厚膜型は、ゲート絶縁膜の膜厚が薄膜型よりも厚く、また、駆動電圧も薄膜型よりも高い。
図中のデータＡ１は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層で構成した場合の比較例１のデータである。
また、図中のデータＢ１は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の比較例２のデータである。
また、図中のデータＣ１は、薄膜型の電界効果トランジスタのチャネル形成部をＳｉの三次元材料層で構成し、厚膜トランジスタのチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の本技術のデータである。
図６Ａから分かるように、本技術のデータＣは、比較例１のデータＡ及び比較例２のデータＢの何れよりも、スケーリングしたときの面積比が小さく、世代が進んでも省面積の効果が得られる。 FIG. 6A is a diagram showing the area ratio of a thin-film field-effect transistor used in a digital circuit and a thick-film field-effect transistor used in an analog circuit when scaled in time series of generations. The thick film type has a gate insulating film thicker than the thin film type, and the driving voltage is also higher than the thin film type.
Data A1 in the figure is data of Comparative Example 1 in which the channel forming portions of both a thin film field effect transistor and a thick film field effect transistor are formed of a three-dimensional material layer of Si.
Data B1 in the figure indicates that the channel forming portions of both the thin-film field effect transistor and the thick-film field effect transistor are constructed of a two-dimensional material layer with a larger band gap than the three-dimensional Si material layer. This is the data of Comparative Example 2 in the case of
In addition, data C1 in the figure indicates that the channel forming part of a thin film field effect transistor is composed of a three-dimensional material layer of Si, and the channel forming part of a thick film transistor is constructed with a band gap larger than that of a three-dimensional material layer of Si. This is the data of this technology when it is composed of a two-dimensional material layer with a large size.
As can be seen from FIG. 6A, data C of the present technology has a smaller area ratio when scaled than both data A of comparative example 1 and data B of comparative example 2, and the area saving effect remains even as the generations progress. can get.

図６Ｂは、面積比率（デジタル回路に用いられる薄膜型の電界効果トランジスタ：アナログ回路に用いられる厚膜型の電界効果トランジスタ）と、ロジック比率（ロジック回路：アナログ回路）との相関図である。 FIG. 6B is a correlation diagram between the area ratio (thin film field effect transistor used in a digital circuit: thick film field effect transistor used in an analog circuit) and the logic ratio (logic circuit: analog circuit).

図中のデータＡ２は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層で構成した場合の比較例３のデータである。
また、図中のデータＢ２は、薄膜型の電界効果トランジスタ及び厚膜型の電界効果トランジスタの両方のチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の比較例４のデータである。
また、図中のデータＣ２は、薄膜型の電界効果トランジスタのチャネル形成部をＳｉの三次元材料層で構成し、厚膜トランジスタのチャネル形成部を、Ｓｉの三次元材料層よりもバンドギャップが大きい二次元材料層で構成した場合の本技術のデータである。
図６Ｂから分かるように、アナログ回路の電界効果トランジスタを、二次元材料層を含む電界効果トランジスタで置き替えることにより、省面積化が可能である。
したがって、本技術の第１実施形態に係る半導体装置１によれば、チャネル形成部１３が三次元材料層３に構成された第１電界効果トランジスタＱ１と、チャネル形成部１８が二次元材料層１４に構成された第２電界効果トランジスタＱ２とを同一の基体２に搭載することにより、高集積化を図ることが可能となる。 Data A2 in the figure is data for Comparative Example 3 in which the channel forming portions of both the thin-film field effect transistor and the thick-film field effect transistor are composed of a three-dimensional Si material layer.
Data B2 in the figure shows that the channel forming portions of both the thin-film field effect transistor and the thick-film field effect transistor are constructed of a two-dimensional material layer with a larger band gap than the three-dimensional Si material layer. This is the data of Comparative Example 4 in the case of
In addition, data C2 in the figure indicates that the channel forming part of a thin film field effect transistor is composed of a three-dimensional material layer of Si, and the channel forming part of a thick film transistor is constructed with a band gap larger than that of a three-dimensional material layer of Si. This is the data of this technology when it is composed of a two-dimensional material layer with a large size.
As can be seen from FIG. 6B, area savings can be achieved by replacing the field effect transistor of the analog circuit with a field effect transistor including a two-dimensional material layer.
Therefore, according to the semiconductor device 1 according to the first embodiment of the present technology, the first field effect transistor Q1 has the channel forming part 13 formed in the three-dimensional material layer 3, and the channel forming part 18 forms the two-dimensional material layer 14. By mounting the second field effect transistor Q2 configured as shown in FIG.

また、第１電界効果トランジスタＱ１は、島状の素子形成部６にチャネル形成部１３が設けられたフィン型で構成されている。フィン型の第１電界効果トランジスタＱ１は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。これにより、第１電界効果トランジスタＱ１は、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。 Further, the first field effect transistor Q1 has a fin-type structure in which a channel forming part 13 is provided in an island-shaped element forming part 6. In the fin-type first field-effect transistor Q1, when the occupied area (footprint) is the same, more drain current flows and the mutual conductance gm becomes higher than that of a planar-type field-effect transistor. Thereby, the first field effect transistor Q1 can improve the operating speed compared to a planar type field effect transistor.

また、第２電界効果トランジスタＱ２は、二次元材料層１４及びゲート絶縁膜１５が絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する三次元構造になっている。このため、第２電界効果トランジスタＱ２は、占有面積（フットプリント）が同一のとき、プレーナ型の電界効果トランジスタと比較して、より多くのドレイン電流が流れ、相互コンダクタンスｇｍが高くなる。したがって、三次元構造の第２電界効果トランジスタＱ２においても、プレーナ型の電界効果トランジスタと比較して動作速度の向上を図ることができる。 Further, in the second field effect transistor Q2, the two-dimensional material layer 14 and the gate insulating film 15 meander continuously along the uneven surface including the recesses 7a and the protrusions 7b of the insulating layer 7, and the recesses 7a of the insulating layer 7 It has a three-dimensional structure having an uneven pattern reflecting the unevenness of the convex portion 7b. Therefore, in the second field effect transistor Q2, when the occupied area (footprint) is the same, more drain current flows and the mutual conductance gm becomes higher than that of a planar type field effect transistor. Therefore, even in the second field effect transistor Q2 having a three-dimensional structure, it is possible to improve the operating speed compared to a planar type field effect transistor.

ここで、複数の素子形成部６を含むフィン型の第１電界効果トランジスタＱ１においては、互いに隣り合う２つの素子形成部６の谷間にゲート絶縁膜１０及びゲート電極を配置する必要がある。この谷間の幅は、微細化と共に狭くなるため、ゲート絶縁膜の膜厚が厚い厚膜型の第２電界効果トランジスタＱ２をフィン型で構成した場合、薄膜型の第１電界効果トランジスタＱ１よりも微細化が困難となる。素子形成部６の幅を小さくすれば、谷間の幅を広げることができるが、素子形成部６の幅を狭くすると素子形成部６での電界が強くなるため、所定の幅以上に狭くすることが困難である。また、素子形成部６の幅を一定にして谷間の幅を広げることで電界が強くなることを抑制できるが、電界効果トランジスタの占有面積が増加してしまう。
したがって、この第１実施形態のように、二次元材料層１４に設けた厚膜型の第２電界効果ドランジスＱ２と、薄膜型の第１電界効果トランジスタＱ１とを同一の基体２に搭載する本技術は、半導体装置１Ａの高集積化を図る上で有用である。 Here, in the fin-type first field effect transistor Q1 including a plurality of element forming parts 6, it is necessary to arrange the gate insulating film 10 and the gate electrode in the valley between two mutually adjacent element forming parts 6. The width of this valley becomes narrower with miniaturization, so when the thick-film second field-effect transistor Q2 with a thick gate insulating film is configured as a fin-type, it becomes smaller than the thin-film first field-effect transistor Q1. It becomes difficult to miniaturize. The width of the valley can be increased by reducing the width of the element forming part 6, but if the width of the element forming part 6 is made narrower, the electric field in the element forming part 6 becomes stronger, so the width should not be made narrower than a predetermined width. is difficult. Furthermore, by widening the width of the valley while keeping the width of the element forming portion 6 constant, it is possible to suppress the electric field from becoming stronger, but the area occupied by the field effect transistor increases.
Therefore, as in the first embodiment, a book in which the thick film type second field effect transistor Q2 provided on the two-dimensional material layer 14 and the thin film type first field effect transistor Q1 are mounted on the same base body 2 is preferred. The technique is useful in achieving high integration of the semiconductor device 1A.

先端ＭＯＳの微細化／世代進化は、薄膜トランジスタの進化にフォーカスしているため、もともとスケーリングが難しい厚膜トランジスタやＨＶトランジスタなど他のトランジスタを同時に進化させることが難しくなってきている。
一般的に、ＬＳＩには複数の電源に対応しており、製品ニーズに応じた機能を電源ごとに回路が組み込まれる。薄膜トランジスタは１Ｖ以下の低電圧で主にデジタル処理を行う目的に使われ、高速、省面積が求められるが、厚膜トランジスタは１Ｖ以上で動作し、主にアナログ処理などに使われる。そして、厚膜トランジスタは、ばらつきの抑制、電界緩和などにより、大きなデバイスサイズ（占有面積）が必要であり、従来に近いＭＯＳＦＥＴの動作が望ましく、デジタルのようにＩ／Ｏだけではなく、中間電位での動作も重要である。更に、５Ｖ以上の高い電圧も使われることがあり、これらは省面積化が難しく、高い先端ＣＭＯＳのＳｉで一定割合の面積を占めると、トランジスタ当たりの価格増とみなすこともできる。
また、逆にＩｏＴなどでは、薄膜トランジスタ以下の低電圧、例えば０．５Ｖ動作、若しくは、より低リークのＯＦＦ電流が望まれる場合があり、例えば、トンネリングＦＥＴ（Tunneling FET）のような新デバイスも将来期待させるが、フィン部に形成された例はなく、そもそもＳｉのＴＦＥＴはＳｉ中のトラップを介したトンネリングが起き、リークが大きく使い物にならない状況が続く。
したがって、三次元材料層に構成した薄膜トランジスタと、二次元材料層に構成した厚膜トランジスタとを同一の基体に混載する本技術は有用である。 The miniaturization/generational evolution of cutting-edge MOS is focused on the evolution of thin film transistors, making it difficult to simultaneously evolve other transistors, such as thick film transistors and HV transistors, which are inherently difficult to scale.
Generally, LSIs are compatible with multiple power supplies, and circuits are incorporated into each power supply to provide functions according to product needs. Thin film transistors operate at low voltages of 1V or less and are mainly used for digital processing, and are required to be fast and space-saving, whereas thick film transistors operate at voltages of 1V or higher and are mainly used for analog processing. Thick-film transistors require a large device size (occupied area) to suppress variations and relax electric fields, and it is desirable to operate as a MOSFET similar to conventional ones, and it is not only possible to use I/O like digital devices, but also to The operation at is also important. Furthermore, high voltages of 5 V or more are sometimes used, making it difficult to save area, and if a certain percentage of the area is occupied by expensive advanced CMOS Si, it can be considered to increase the price per transistor.
On the other hand, in IoT, there are cases where low voltage operation below thin film transistors, for example 0.5V operation, or lower leakage OFF current is desired.For example, new devices such as tunneling FETs are also expected in the future. Although this is expected, there have been no examples of it being formed in the fin portion, and in the first place, Si TFETs suffer from tunneling via traps in the Si, resulting in large leaks that make them unusable.
Therefore, the present technique of mounting a thin film transistor formed in a three-dimensional material layer and a thick film transistor formed in a two-dimensional material layer on the same substrate is useful.

〔第２実施形態〕
本技術の第２実施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、主に三次元材料層３の構成が異なっている。 [Second embodiment]
The semiconductor device 1B according to the second embodiment of the present technology basically has the same configuration as the semiconductor device 1A according to the first embodiment described above, and differs mainly in the configuration of the three-dimensional material layer 3. .

即ち、図１及び図２に示すように、上述の第１実施形態の三次元材料層３は、基体２の第１領域２Ａ及び第２領域２Ｂ（三次元材料層３の第１領域３Ａ及び第２領域３Ｂ）に亘って設けられたベース部５と、第１領域２Ａ（３Ａ）において、ベース部５から上方に突出する島状の素子形成部６とを含む。そして、上述の第１実施形態の二次元材料層１４は、第２領域２Ｂ（３Ｂ）において、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸面に沿って連続的に蛇行し、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された凹凸パターンを有する。そして、三次元材料層３の素子形成部６に第１電界効果トランジスタＱ１が設けられている。そして、絶縁層７の凹部７ａ及び凸部７ｂの凹凸が反映された、二次元材料層１４の凹凸部に第２電界効果トランジスタＱ２が設けられている。 That is, as shown in FIGS. 1 and 2, the three-dimensional material layer 3 of the first embodiment described above has the first region 2A and the second region 2B of the base body 2 (the first region 3A and the second region 2B of the three-dimensional material layer 3). The first region 2A (3A) includes a base portion 5 provided over the second region 3B) and an island-shaped element forming portion 6 projecting upward from the base portion 5 in the first region 2A (3A). In the second region 2B (3B), the two-dimensional material layer 14 of the above-described first embodiment meanders continuously along the uneven surface including the concave portions 7a and the convex portions 7b of the insulating layer 7. It has a concavo-convex pattern reflecting the concavities and convexities of the concave portions 7a and convex portions 7b of No.7. A first field effect transistor Q1 is provided in the element forming portion 6 of the three-dimensional material layer 3. The second field effect transistor Q2 is provided in the uneven portion of the two-dimensional material layer 14, which reflects the unevenness of the concave portions 7a and convex portions 7b of the insulating layer 7.

これに対し、図７及び図８に示すように、この第２実施形態の三次元材料層３は、ベース部５及び素子形成部６を含み、更に第２領域３Ｂに設けられた凹部３ａ及び凸部３ｂを含む。そして、この第２実施形態の二次元材料層１４は、第２領域２Ｂ（３Ｂ）において、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸面に沿って連続的に蛇行し、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸が反映された凹凸パターンを有する。そして、三次元材料層３の素子形成部６に第１電界効果トランジスタＱ１が設けられている。そして、三次元材料層３の凹部３ａ及び凸部３ｂの凹凸が反映された、二次元材料層１４の凹凸部に第２電界効果トランジスタＱ２が設けられている。 On the other hand, as shown in FIGS. 7 and 8, the three-dimensional material layer 3 of the second embodiment includes a base portion 5 and an element forming portion 6, and further includes a recess 3a and a recess 3a provided in the second region 3B. It includes a convex portion 3b. In the second region 2B (3B), the two-dimensional material layer 14 of this second embodiment meanders continuously along the uneven surface including the concave portions 3a and convex portions 3b of the three-dimensional material layer 3, and forms a three-dimensional It has a concavo-convex pattern that reflects the concavities and convexities including the concave portions 3a and convex portions 3b of the source material layer 3. A first field effect transistor Q1 is provided in the element forming portion 6 of the three-dimensional material layer 3. The second field effect transistor Q2 is provided in the uneven portion of the two-dimensional material layer 14, which reflects the unevenness of the concave portions 3a and convex portions 3b of the three-dimensional material layer 3.

図８に示すように、三次元材料層３の凹部３ａ及び凸部３ｂは、これに限定されないが、例えばＹ方向に延伸し、かつＸ方向に交互に繰り返し配置されている。凹部３ａ及び凸部３ｂは、ベース部５が残存する程度の深さまで三次元材料層３を選択的にエッチングすることによって形成することができる。凸部３ｂは、ベース部５からベース部５の上方に突出し、ベース部５と一体化されている。凹部３ａは、互いに隣り合う２つの凸部３ｂとベース部５とによって凹部３ａの内壁面部が構築されている。 As shown in FIG. 8, the concave portions 3a and convex portions 3b of the three-dimensional material layer 3 extend, for example, but not limited to, in the Y direction and are alternately and repeatedly arranged in the X direction. The concave portions 3a and the convex portions 3b can be formed by selectively etching the three-dimensional material layer 3 to a depth that allows the base portion 5 to remain. The convex portion 3b projects upward from the base portion 5 and is integrated with the base portion 5. The inner wall surface of the recess 3a is constructed by the two adjacent protrusions 3b and the base portion 5.

凹部３ａ及び凸部３ｂは、第２電界効果トランジスタＱ２毎に設けられている。この第２実施形態では、これに限定されないが、上述の第１実施形態の絶縁層７に設けられた凹部７ａ及び凸部７ｂと同様に、例えば３つの凹部３ａ及び２つの凸部３ｂを一単位とする凹凸群が第２電界効果トランジスタＱ２毎に設けられている。図８では、３つの凹部３ａ及び２つの凸部３ｂを含む１つの凹凸群に１つの第２電界効果トランジスタＱ２が設けられた一例を図示している。 The concave portion 3a and the convex portion 3b are provided for each second field effect transistor Q2. In this second embodiment, for example, three recesses 3a and two protrusions 3b are combined, although not limited thereto, similarly to the recesses 7a and the protrusions 7b provided in the insulating layer 7 of the first embodiment described above. A group of protrusions and recesses is provided for each second field effect transistor Q2. FIG. 8 illustrates an example in which one second field effect transistor Q2 is provided in one concavo-convex group including three concave portions 3a and two convex portions 3b.

図８に示すように、三次元材料層３の第２領域３Ｂには、例えばｐ型の半導体領域からなるｐ型のウエル領域４ｂが設けられている。このｐ型のウエル領域４ｂは、これに限定されないが、三次元材料層３の第２領域３Ｂに選択的に設けられ、第１領域３Ａには設けられていない。即ち、この第２実施形態では、三次元材料層３の第１領域３Ａに設けられたｐ型のウエル領域４ａとは異なるｐ型のウエル領域４ｂが三次元材料層３の第２領域３Ｂに設けられている。 As shown in FIG. 8, the second region 3B of the three-dimensional material layer 3 is provided with a p-type well region 4b made of, for example, a p-type semiconductor region. Although not limited thereto, this p-type well region 4b is selectively provided in the second region 3B of the three-dimensional material layer 3, and is not provided in the first region 3A. That is, in this second embodiment, a p-type well region 4b different from the p-type well region 4a provided in the first region 3A of the three-dimensional material layer 3 is provided in the second region 3B of the three-dimensional material layer 3. It is provided.

ｐ型のウエル領域４ｂは、三次元材料層３の第２領域３Ｂにおいて、凸部３ｂの全域に設けられていると共に、ベース部５の凸部３ｂ側の表層部にベース部５の凸部３ｂ側とは反対側の裏面部から離間して設けられている。 The p-type well region 4b is provided over the entire area of the convex portion 3b in the second region 3B of the three-dimensional material layer 3, and is provided on the surface layer of the base portion 5 on the convex portion 3b side of the convex portion of the base portion 5. It is provided spaced apart from the back surface portion on the opposite side to the 3b side.

図８に示すように、ｐ型のウエル領域４ｂには、電源電位として基準電位Ｒｖ１が印加される。この第２実施形態では、これに限定されないが、ｐ型のウエル領域４ｂには、基準電位Ｒｖ１として例えば０Ｖが印加される。ｐ型のウエル領域４ｂへの基準電位Ｒｖ１の印加は、第２電界効果トランジスタＱ２の駆動中において保持され、ｐ型のウエル領域４ｂは基準電位Ｒｖ１に電位固定される。 As shown in FIG. 8, a reference potential Rv1 is applied to the p-type well region 4b as a power supply potential. In the second embodiment, for example, 0V is applied as the reference potential Rv1 to the p-type well region 4b, although it is not limited thereto. The application of the reference potential Rv1 to the p-type well region 4b is maintained while the second field effect transistor Q2 is being driven, and the potential of the p-type well region 4b is fixed to the reference potential Rv1.

図８に示すように、三次元材料層３と二次元材料層１４との間には、三次元材料層３の凹部３ａ及び凸部３ｂの凹凸面に沿って蛇行する絶縁層７ｃが介在されている。即ち、二次元材料層１４は、絶縁層７ｃを介在して三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸面に沿って蛇行し、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸が反映された凹凸パターンを有する。 As shown in FIG. 8, an insulating layer 7c is interposed between the three-dimensional material layer 3 and the two-dimensional material layer 14 and meandering along the uneven surfaces of the concave portions 3a and convex portions 3b of the three-dimensional material layer 3. ing. That is, the two-dimensional material layer 14 meanderes along the uneven surface including the recesses 3a and the protrusions 3b of the three-dimensional material layer 3 with the insulating layer 7c interposed therebetween. It has an uneven pattern that reflects unevenness including.

絶縁層７ｃは、三次元材料層３の凹部３ａ及び凸部３ｂを含む凹凸が反映される膜厚で形成されている。絶縁層７ｃは、三次元材料層３と二次元材料層１４との絶縁分離も兼ねているため、例えば１０ｎｍ以上の膜厚で形成することが好ましい。この第２実施形態において、絶縁層７Ｄは、例えば絶縁層７の一部で構成されている。 The insulating layer 7c is formed with a thickness that reflects the unevenness of the three-dimensional material layer 3, including the concave portions 3a and convex portions 3b. The insulating layer 7c also serves to insulate and separate the three-dimensional material layer 3 and the two-dimensional material layer 14, and is therefore preferably formed to have a thickness of, for example, 10 nm or more. In this second embodiment, the insulating layer 7D is formed of a part of the insulating layer 7, for example.

この第２実施形態に係る半導体装置１Ｂにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。 Also in the semiconductor device 1B according to the second embodiment, the same effects as in the semiconductor device 1A according to the above-described first embodiment can be obtained.

また、この第２実施形態に係る半導体装置１Ｂは、ｐ型のウエル領域４ｂに基準電位Ｒｖ１を印加することにより、ｐ型のウエル領域４ｂを含む凸部３ｂがバックゲートとして機能するので、第２電界効果トランジスタＱ２の特性を、より一層安定化させることができる。
具体的には、このバックゲートで第２電界効果トランジスタＱ２の閾値電圧を設定する事ができる。また、ソース、ドレイン領域にのみ、この凸部３ｂの構造を形成する（チャネル領域には無い）ことにより、バックゲートでソース、ドレイン領域を電気的にドーピングし低抵抗化して動作を安定化させることができる。 Further, in the semiconductor device 1B according to the second embodiment, by applying the reference potential Rv1 to the p-type well region 4b, the convex portion 3b including the p-type well region 4b functions as a back gate. The characteristics of the two-field effect transistor Q2 can be further stabilized.
Specifically, the threshold voltage of the second field effect transistor Q2 can be set with this back gate. In addition, by forming the convex structure 3b only in the source and drain regions (not in the channel region), the source and drain regions are electrically doped at the back gate to lower resistance and stabilize operation. be able to.

〔第３実施形態〕
本技術の第３実施形態に係る半導体装置１Ｃは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図９から図１１に示すように、この第３実施形態に係る半導体装置１Ｃは、上述の第１実施形態の図１、図２及び図４に示す第２電界効果トランジスタＱ２に替えて、第２トランジスタとしての第３電界効果トランジスタＱ３を備えている。そして、この第３実施形態の絶縁層７は、三次元材料層３の第２領域３Ｂにおいて、上述の第１実施形態の図２に示す凹部７ａ及び凸部７ｂを含む凹凸部を備えていない。そして、この第３実施形態に係る半導体装置１Ｃは、絶縁層７の三次元材料層３とは反対側に、第３電界効果トランジスタＱ３のゲート電極１６を囲むようにして設けられた絶縁層２１ａを更に備えている。絶縁層２１ａは、絶縁層７側とは反対側の表層部が平坦化されている。その他の構成は、概ね上述の第１実施形態と同様である。 [Third embodiment]
A semiconductor device 1C according to the third embodiment of the present technology basically has the same configuration as the semiconductor device 1A according to the first embodiment described above, but differs in the following configuration.
That is, as shown in FIGS. 9 to 11, the semiconductor device 1C according to the third embodiment includes a second field effect transistor Q2 shown in FIGS. 1, 2, and 4 of the above-described first embodiment. , a third field effect transistor Q3 as a second transistor. The insulating layer 7 of the third embodiment does not have the uneven portions including the recesses 7a and the projections 7b shown in FIG. 2 of the first embodiment described above in the second region 3B of the three-dimensional material layer 3. . The semiconductor device 1C according to the third embodiment further includes an insulating layer 21a provided on the opposite side of the insulating layer 7 from the three-dimensional material layer 3 so as to surround the gate electrode 16 of the third field effect transistor Q3. We are prepared. The surface portion of the insulating layer 21a on the side opposite to the insulating layer 7 side is planarized. The other configurations are generally similar to the first embodiment described above.

図１０及び図１１に示すように、二次元材料層１４及び第３電界効果トランジスタＱ３は、三次元材料層３の第２領域３Ｂにおいて、絶縁層７を介在して三次元材料層３よりも上層に設けられている。
ここで、この第３実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第３電界効果トランジスタＱ３が本技術の「第２トランジスタ」の一具体例に相当する。 As shown in FIGS. 10 and 11, the two-dimensional material layer 14 and the third field effect transistor Q3 are arranged in the second region 3B of the three-dimensional material layer 3 with the insulating layer 7 interposed therebetween. It is located on the upper floor.
Here, in this third embodiment, the first field effect transistor Q1 corresponds to a specific example of the "first transistor" of the present technology, and the third field effect transistor Q3 corresponds to a specific example of the "second transistor" of the present technology. This corresponds to a specific example.

図９に示す第３電界効果トランジスタＱ３は、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、第３電界効果トランジスタＱ３は、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴで構成されている。第２電界効果トランジスタＱ２としては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴでも構わない。 The third field effect transistor Q3 shown in FIG. 9 is, for example, of an n-channel conductivity type, although it is not limited thereto. The third field effect transistor Q3 is constituted by a MOSFET whose gate insulating film is a silicon oxide (SiO 2 ) film. The second field effect transistor Q2 may be of p-channel conductivity type. Alternatively, a MISFET whose gate insulating film is a silicon nitride film or a laminated film (composite film) of a silicon nitride (Si 3 N 4 ) film and a silicon oxide film may be used.

図９から図１１に示すように、第３電界効果トランジスタＱ３は、二次元材料層１４に設けられている。
図１０及び図１１に示すように、第３電界効果トランジスタＱ３は、絶縁層７の三次元材料層３側とは反対側に設けられたゲート電極２４と、このゲート電極２４の絶縁層７側とは反対側に設けられたゲート絶縁膜２５と、を備えている。
また、第３電界効果トランジスタＱ３は、二次元材料層１４に設けられたチャネル形成部１８と、ゲート電極２４のゲート長方向（Ｙ方向）の両側の二次元材料層１４にチャネル形成部１８を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域１７ａ及び１７ｂと、を更に備えている。 As shown in FIGS. 9 to 11, the third field effect transistor Q3 is provided in the two-dimensional material layer 14.
As shown in FIGS. 10 and 11, the third field effect transistor Q3 has a gate electrode 24 provided on the side opposite to the three-dimensional material layer 3 side of the insulating layer 7, and a gate electrode 24 provided on the side of the insulating layer 7 of this gate electrode 24. and a gate insulating film 25 provided on the opposite side.
Further, the third field effect transistor Q3 includes channel forming portions 18 provided in the two-dimensional material layer 14 and channel forming portions 18 provided in the two-dimensional material layer 14 on both sides of the gate electrode 24 in the gate length direction (Y direction). It further includes a pair of main electrode regions 17a and 17b, which are sandwiched and spaced apart from each other and function as a source region and a drain region.

二次元材料層１４は、ゲート絶縁膜２５を介在してゲート電極２４よりも上層に設けられている。即ち、第３電界効果トランジスタＱ３は、第１電界効果トランジスタＱ１とは異なり、二次元材料層１４に設けられた一対の主電極領域１７ａ，１７ｂ及びチャネル形成部１８よりも絶縁層７側にゲート電極１６が位置するボトムゲート構造になっている。また、第３電界効果トランジスタＱ３は、絶縁層７上にゲート電極２４と、ゲート絶縁膜２５と、二次元材料層１４とが、この順で積層されたスタック構造になっている。
二次元材料層１４及びゲート絶縁膜２５は、例えばゲート電極２４及び絶縁層２１ａに亘って設けられている。 The two-dimensional material layer 14 is provided above the gate electrode 24 with a gate insulating film 25 interposed therebetween. That is, unlike the first field effect transistor Q1, the third field effect transistor Q3 has a gate located closer to the insulating layer 7 than the pair of main electrode regions 17a and 17b provided in the two-dimensional material layer 14 and the channel forming portion 18. It has a bottom gate structure where the electrode 16 is located. Further, the third field effect transistor Q3 has a stacked structure in which the gate electrode 24, the gate insulating film 25, and the two-dimensional material layer 14 are laminated in this order on the insulating layer 7.
The two-dimensional material layer 14 and the gate insulating film 25 are provided, for example, over the gate electrode 24 and the insulating layer 21a.

図１０に示すように、ゲート電極２４には、コンタクト電極２３ｃが電気的及び機械的に接続されている。また、図１１に示すように、一対の主電極領域１７ａ及び１７ｂのうち、一方の主電極領域１７ａには、コンタクト電極２３ａが電気的及び機械的に接続され、他方の主電極領域１７ｂには、コンタクト電極２３ｂが電気的及び機械的に接続されている。 As shown in FIG. 10, a contact electrode 23c is electrically and mechanically connected to the gate electrode 24. Further, as shown in FIG. 11, among the pair of main electrode regions 17a and 17b, a contact electrode 23a is electrically and mechanically connected to one main electrode region 17a, and a contact electrode 23a is electrically and mechanically connected to the other main electrode region 17b. , contact electrode 23b is electrically and mechanically connected.

第３電界効果トランジスタＱ３は、駆動電圧（電源電圧（Ｖｄｄ）)が第２電界効果トランジスタＱ２の駆動電圧（電源電圧（Ｖｄｄ））よりも高く、耐圧も高い。即ち、第３電界効果トランジスタＱ３のゲート絶縁膜２５の膜厚は、第１電界効果トランジスタＱ１のゲート絶縁膜１０の膜厚及び第２電界効果トランジスタＱ２のゲート絶縁膜１５よりも厚くなっている。第３電界効果トランジスタＱ３のゲート絶縁膜２５は、例えば１０～５０ｎｍ程度の膜厚で形成されている。そして、第３電界効果トランジスタＱ３の駆動電圧（電源電圧（Ｖｄｄ）)は、例えば２０～１００Ｖ程度である。 The third field effect transistor Q3 has a higher driving voltage (power supply voltage (Vdd)) than the driving voltage (power supply voltage (Vdd)) of the second field effect transistor Q2, and has a higher breakdown voltage. That is, the film thickness of the gate insulating film 25 of the third field effect transistor Q3 is thicker than the film thickness of the gate insulating film 10 of the first field effect transistor Q1 and the gate insulating film 15 of the second field effect transistor Q2. . The gate insulating film 25 of the third field effect transistor Q3 is formed to have a thickness of, for example, about 10 to 50 nm. The driving voltage (power supply voltage (Vdd)) of the third field effect transistor Q3 is, for example, about 20 to 100V.

この第３実施形態に係る半導体装置１Ｃは、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第３電界効果トランジスタＱ３とを同一の基体２に搭載している。したがって、この第３実施形態に係る半導体装置１Ｃも、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。 A semiconductor device 1C according to the third embodiment has a thin film type first field effect transistor Q1 and a thick film type third field effect transistor Q3 mounted on the same base body 2. Therefore, the semiconductor device 1C according to the third embodiment can also be highly integrated, similarly to the semiconductor device 1A according to the first embodiment described above.

また、第３電界効果トランジスタＱ３は、絶縁層７上に、ゲート電極２４と、ゲート絶縁膜２５と、二次元材料層１４とが、この順で積層されたスタック構造になっているので、二次元材料層１４を形成する際、ゲート絶縁膜２５に二次元材料層１４を転写法で容易に形成することができる。 Further, the third field effect transistor Q3 has a stacked structure in which the gate electrode 24, the gate insulating film 25, and the two-dimensional material layer 14 are laminated in this order on the insulating layer 7, so that two When forming the two-dimensional material layer 14, the two-dimensional material layer 14 can be easily formed on the gate insulating film 25 by a transfer method.

また、ゲート絶縁膜２５に二次元材料層１４を転写法で形成することができるので、二次元材料層１４の膜質の向上を図ることができる。 Further, since the two-dimensional material layer 14 can be formed on the gate insulating film 25 by a transfer method, the film quality of the two-dimensional material layer 14 can be improved.

なお、この第３実施形態では、ゲート絶縁膜の膜厚が異なる２水準の電界効果トランジスタ（箔膜型の第１電界効果トランジスタＱ１，厚膜型の第３電界効果トランジスタＱ３）を同一の基体２に搭載した場合について説明したが、ゲート絶縁膜の膜厚が異なる３水準の電界効果トランジスタ（薄膜型の第１電界効果トランジスタＱ１，厚膜型の第２電界効果トランジスタＱ２，厚膜型の第３電界効果トランジスタＱ３）を同一の基体２に搭載した半導体装置にも本技術を適用することができる。
また、二次元材料層１４が平坦な構造なため、成膜が容易であり、例えば高品質な二次元材料層１４を別基板で作成した後に貼り付ける方法も可能である。別基板で作る為、高温処理などの工夫により欠陥のより少ない高品質な膜を準備できる。 In this third embodiment, two levels of field effect transistors having different gate insulating film thicknesses (a first field effect transistor Q1 of a foil film type and a third field effect transistor Q3 of a thick film type) are mounted on the same substrate. 2, three levels of field effect transistors with different gate insulating film thicknesses (thin film type first field effect transistor Q1, thick film type second field effect transistor Q2, thick film type field effect transistor Q2, thick film type field effect transistor Q2, thick film type field effect transistor Q2, The present technology can also be applied to a semiconductor device in which the third field effect transistor Q3) is mounted on the same base body 2.
Further, since the two-dimensional material layer 14 has a flat structure, it is easy to form a film, and for example, a method of creating a high-quality two-dimensional material layer 14 on a separate substrate and then attaching it is also possible. Since it is made on a separate substrate, it is possible to prepare a high-quality film with fewer defects by using techniques such as high-temperature treatment.

〔第４実施形態〕
本技術の第４実施形態に係る半導体装置１Ｄは、基本的に上述の第３実施形態に係る半導体装置１Ｃと同様の構成になっており、以下の構成が異なっている。
即ち、図１２に示すように、この第３実施形態に係る半導体装置１Ｄは、上述の第３実施形態の図１０に示す第３電界効果トランジスタＱ３に替えて、第２トランジスタとしての第４電界効果トランジスタＱ４を備えている。 [Fourth embodiment]
The semiconductor device 1D according to the fourth embodiment of the present technology basically has the same configuration as the semiconductor device 1C according to the third embodiment described above, and differs in the following configuration.
That is, as shown in FIG. 12, the semiconductor device 1D according to the third embodiment includes a fourth field effect transistor Q3 as a second transistor in place of the third field effect transistor Q3 shown in FIG. 10 of the third embodiment described above. It includes an effect transistor Q4.

この第４実施形態の第４電界効果トランジスタＱ４は、基本的に上述の第３実施形態の電界効果トランジスタと同様の構成になっており、ゲート電極２４、ゲート絶縁膜２５及び二次元材料層１４の順番が異なっている。 The fourth field effect transistor Q4 of the fourth embodiment basically has the same configuration as the field effect transistor of the third embodiment described above, including a gate electrode 24, a gate insulating film 25, and a two-dimensional material layer 14. are in a different order.

即ち、図１２に示すように、第４電界効果トランジスタＱ４は、絶縁層４上に、二次元材料層１４と、ゲート絶縁膜２５と、ゲート電極２４とが、この順で積層されたスタック構造になっている。そして、第４電界効果トランジスタＱ４は、通常のプレーナ型になっている。第４電界効果トランジスタＱ４も、第３電界効果トランジスタＱ３と同様に、ゲート絶縁膜２５の膜厚が第１電界効果トランジスタＱ１のゲート絶縁膜１０の膜厚よりも厚くなっている。
ここで、この第４実施形態では、第１電界効果トランジスタＱ１が本技術の「第１トランジスタ」の一具体例に相当し、第４電界効果トランジスタＱ４が本技術の「第２トランジスタ」の一具体例に相当する。 That is, as shown in FIG. 12, the fourth field effect transistor Q4 has a stack structure in which a two-dimensional material layer 14, a gate insulating film 25, and a gate electrode 24 are stacked in this order on the insulating layer 4. It has become. The fourth field effect transistor Q4 is of a normal planar type. Similarly to the third field effect transistor Q3, the fourth field effect transistor Q4 also has a gate insulating film 25 thicker than the gate insulating film 10 of the first field effect transistor Q1.
Here, in this fourth embodiment, the first field effect transistor Q1 corresponds to a specific example of the "first transistor" of the present technology, and the fourth field effect transistor Q4 corresponds to a specific example of the "second transistor" of the present technology. This corresponds to a specific example.

この第４実施形態に係る半導体装置１Ｄは、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第４電界効果トランジスタＱ４とを同一の基体２に搭載している。したがって、この第３実施形態に係る半導体装置１Ｃも、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
また、この第４実施では、二次元材料層１４をフラットに配置すればよいので、高品質な二次元材料層１４を貼り付ける方法も可能で、かつゲート電極２４が上側にあるので従来同様なプロセスが使用可能である。
一方、上述の第３実施形態では、ソース領域及びドレイン領域に対するコンタクトが、ゲート電極２４の横に来ないので（ゲート電極が下にあるので）、寄生容量が小さいと言える。 A semiconductor device 1D according to the fourth embodiment has a thin film type first field effect transistor Q1 and a thick film type fourth field effect transistor Q4 mounted on the same substrate 2. Therefore, the semiconductor device 1C according to the third embodiment can also be highly integrated, similarly to the semiconductor device 1A according to the first embodiment described above.
In addition, in this fourth implementation, since it is sufficient to arrange the two-dimensional material layer 14 flatly, a method of pasting a high-quality two-dimensional material layer 14 is also possible, and since the gate electrode 24 is on the upper side, it is possible to place the two-dimensional material layer 14 flatly. Process is available.
On the other hand, in the third embodiment described above, since the contacts to the source and drain regions are not located next to the gate electrode 24 (because the gate electrode is below), it can be said that the parasitic capacitance is small.

〔第５実施形態〕
本技術の第５実施形態に係る半導体装置１Ｅは、基本的に上述の第１実施形態に係る半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。 [Fifth embodiment]
A semiconductor device 1E according to a fifth embodiment of the present technology basically has the same configuration as the semiconductor device 1A according to the first embodiment described above, and differs in the following configurations.

即ち、第１電界効果トランジスタＱ１及び第２電界効果トランジスタＱ２の各々のゲート電極の形状が異なっている。その他の構成は、概ね上述の第１実施形態と同様である。 That is, the shapes of the gate electrodes of the first field effect transistor Q1 and the second field effect transistor Q2 are different. The other configurations are generally similar to the first embodiment described above.

図１３に示すように、この第５実施形態の第１電界効果トランジスタＱ１は、上述の第１実施形態の図２に示すゲート電極１１に替えてゲート電極２６ａを備えている。その他の構成は、概ね上述の第１実施形態の第１電界効果トランジスタＱ１と同様である。 As shown in FIG. 13, the first field effect transistor Q1 of the fifth embodiment includes a gate electrode 26a in place of the gate electrode 11 shown in FIG. 2 of the first embodiment described above. The other configurations are generally similar to the first field effect transistor Q1 of the first embodiment described above.

また、この第５実施形態の第２電界効果トランジスタＱ２は、上述の第１実施形態の図２に示すゲート電極１６に替えてゲート電極２６ａを備えている。その他の構成は、概ね上述の第２実施形態の電界効果トランジスタＱ２と同様である。 Further, the second field effect transistor Q2 of the fifth embodiment includes a gate electrode 26a in place of the gate electrode 16 shown in FIG. 2 of the first embodiment described above. The other configurations are generally similar to the field effect transistor Q2 of the second embodiment described above.

図１３に示すように、第１電界効果トランジスタＱ１のゲート電極２６ａは、ゲート絶縁膜１０を介在して、掘り込み部８及び素子形成部６を含む凹凸に沿って蛇行し、この凹凸が反映された凹凸パターンを有する。第２電界効果トランジスタＱ２のゲート電極２６ａは、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、このゲート電極２６ａは、掘り込み部８及び素子形成部６を含む凹凸が反映される膜厚で形成されている。 As shown in FIG. 13, the gate electrode 26a of the first field effect transistor Q1 meanders along the unevenness including the dug portion 8 and the element forming portion 6 with the gate insulating film 10 interposed therebetween, and this unevenness is reflected. It has an uneven pattern. The gate electrode 26a of the second field effect transistor Q2 is made of the same two-dimensional material as the two-dimensional material layer 14 described above. The gate electrode 26a is formed with a thickness that reflects the irregularities including the dug portion 8 and the element forming portion 6.

図１３に示すように、第２電界効果トランジスタＱ２のゲート電極２６ｂは、二次元材料層１４及びゲート絶縁膜１５を介在して、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸に沿って蛇行し、この凹凸が反映された凹凸パターンを有する。この第２電界効果トランジスタＱ２のゲート電極２６ｂも、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、このゲート電極２６ｂは、絶縁層７の凹部７ａ及び凸部７ｂを含む凹凸が反映される膜厚で形成されている。 As shown in FIG. 13, the gate electrode 26b of the second field effect transistor Q2 is formed along the unevenness of the insulating layer 7 including the concave portions 7a and convex portions 7b with the two-dimensional material layer 14 and the gate insulating film 15 interposed therebetween. It has an uneven pattern that meanderes and reflects this unevenness. The gate electrode 26b of the second field effect transistor Q2 is also made of the same two-dimensional material as the two-dimensional material layer 14 described above. The gate electrode 26b is formed with a thickness that reflects the unevenness of the insulating layer 7, including the concave portions 7a and convex portions 7b.

この第５実施形態に係る半導体装置１Ｅも、薄膜型の第１電界効果トランジスタＱ１と、厚膜型の第２電界効果トランジスタＱ２とを同一の基体２に搭載している。したがって、この第５実施形態に係る半導体装置１Ｅも、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
また、ゲート電極２６ｂが薄いため、第２電界効果トランジスタＱ２の凹部７ａの幅を狭くしてもゲート電極２４を形成できる効果があり、例えば同一面積の中に凹部７ａの数を増やしたり、凹部７ａの数が一定で面積を削減する事が可能である。 The semiconductor device 1E according to the fifth embodiment also has a thin film type first field effect transistor Q1 and a thick film type second field effect transistor Q2 mounted on the same base body 2. Therefore, the semiconductor device 1E according to the fifth embodiment can also be highly integrated, similar to the semiconductor device 1A according to the first embodiment described above.
Furthermore, since the gate electrode 26b is thin, there is an effect that the gate electrode 24 can be formed even if the width of the recess 7a of the second field effect transistor Q2 is narrowed. It is possible to reduce the area by keeping the number of 7a constant.

〔第６実施形態〕
図１４に示すように、本技術の第６実施形態に係る半導体装置１Ｆは、第１電界効果トランジスタＱ１と、抵抗素子３１とを同一の基体２に搭載している。また、図１４には図示いていないが、この第６実施形態に係る半導体装置１Ｆは、図２に示す第２電界効果トランジスタＱ２も基体２に搭載している。 [Sixth embodiment]
As shown in FIG. 14, a semiconductor device 1F according to the sixth embodiment of the present technology includes a first field effect transistor Q1 and a resistance element 31 mounted on the same base 2. Although not shown in FIG. 14, the semiconductor device 1F according to the sixth embodiment also includes a second field effect transistor Q2 shown in FIG. 2 mounted on the base body 2.

図１４に示すように、抵抗素子３１は、基体２の第２領域２Ｂ（三次元材料層３の第２領域３Ｂ）において、絶縁層７の三次元材料層３とは反対側に設けられている。そして、抵抗素子３１の一端側と他端側には、絶縁層２１に設けられたコンタクト電極２３ｄ及び２３ｅが個別に電気的及び機械的に接続されている。そして、抵抗素子３１は、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、抵抗素子３１は、アナログ回路を構成する回路素子として使用されている。 As shown in FIG. 14, the resistance element 31 is provided on the opposite side of the insulating layer 7 from the three-dimensional material layer 3 in the second region 2B of the base 2 (the second region 3B of the three-dimensional material layer 3). There is. Contact electrodes 23d and 23e provided on the insulating layer 21 are electrically and mechanically connected to one end and the other end of the resistance element 31, respectively. The resistance element 31 is made of the same two-dimensional material as the two-dimensional material layer 14 described above. The resistance element 31 is used as a circuit element constituting an analog circuit.

ここで、抵抗素子の材料として、高い抵抗値の材料であれば少ない面積で抵抗素子を形成することができる。半導体層の素子形成領域に設けた半導体領域を抵抗素子（拡散抵抗素子）として使うことにより抵抗値の高い抵抗素子が得られるが、リーク電流の懸念や、フィン型、ＧＡＡ構造などの先端の電界効果トランジスタとの親和性が懸念される。
一方、トランジスタが形成される半導体層よりも上層の多層配線層では金属が使われるが、高い抵抗値を実現し難い。
そこで、この第６実施形態のように、抵抗素子３１を、上述の二次元材料層１４と同様の二次元材料で構成することにより、省面積で高い抵抗値の設定が可能である。 Here, if the material of the resistance element is a material with a high resistance value, the resistance element can be formed in a small area. A resistive element with a high resistance value can be obtained by using the semiconductor region provided in the element formation region of the semiconductor layer as a resistive element (diffused resistive element), but there are concerns about leakage current and electric field at the tip of the fin type, GAA structure, etc. There are concerns about compatibility with effect transistors.
On the other hand, metal is used in the multilayer wiring layer above the semiconductor layer where the transistor is formed, but it is difficult to achieve a high resistance value.
Therefore, as in the sixth embodiment, by constructing the resistance element 31 from the same two-dimensional material as the two-dimensional material layer 14 described above, it is possible to set a high resistance value while saving area.

したがって、この第６実施形態に係る半導体装置１Ｆにおいても、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
特に、アナログ回路では、抵抗値が高い抵抗素子を必要とし、抵抗値の異なる多数の抵抗素子が使用されているため、アナログ回路に使用され、かつ二次元材料で構成された抵抗素子を、デジタル回路に使用される電界効果トランジスタと共に同一の基体に搭載する本技術は有用である。 Therefore, in the semiconductor device 1F according to the sixth embodiment, it is possible to achieve high integration similarly to the semiconductor device 1A according to the above-described first embodiment.
In particular, analog circuits require resistive elements with high resistance values, and many resistive elements with different resistance values are used. This technology is useful because it is mounted on the same substrate together with field effect transistors used in circuits.

〔第７実施形態〕
図１５に示すように、本技術の第６実施形態に係る半導体装置１Ｇは、第１電界効果トランジスタＱ１と、容量素子３２とを同一の基体２に搭載している。また、図１５には図示いていないが、この第７実施形態に係る半導体装置１Ｇは、図２に示す第２電界効果トランジスタＱ２も基体２に搭載している。 [Seventh embodiment]
As shown in FIG. 15, a semiconductor device 1G according to the sixth embodiment of the present technology includes a first field effect transistor Q1 and a capacitive element 32 mounted on the same base 2. Although not shown in FIG. 15, the semiconductor device 1G according to the seventh embodiment also includes a second field effect transistor Q2 shown in FIG. 2 mounted on the base body 2.

図１５に示すように、容量素子３２は、基体２の第２領域２Ｂ（三次元材料層３の第２領域３Ｂ）において、絶縁層７の三次元材料層３とは反対側に設けられている。そして、容量素子３２は、絶縁層７上に、下部電極（第１電極）３３ａと、誘電体膜３３ｃと、上部電極（第２電極）３３ｂとがこの順で積層されたスタック構造になっている。そして、下部電極３３ａ及び上部電極３３ｂの各々の一端側には、絶縁層２１に設けられたコンタクト電極２３ｆ及び２３ｇが個別に電気的及び機械的に接続されている。そして、下部電極３３ａ及び上部電極３３ｂの少なくとも何れか一方は、上述の二次元材料層１４と同様の二次元材料で構成されている。そして、容量素子３２は、アナログ回路を構成する回路素子として使用されている。この第７実施形態では、下部電極３３ａ及び上部電極３３ｂの両方が上述の二次元材料層１４と同様の二次元材料で構成されている。 As shown in FIG. 15, the capacitive element 32 is provided on the opposite side of the insulating layer 7 from the three-dimensional material layer 3 in the second region 2B of the base 2 (the second region 3B of the three-dimensional material layer 3). There is. The capacitive element 32 has a stacked structure in which a lower electrode (first electrode) 33a, a dielectric film 33c, and an upper electrode (second electrode) 33b are laminated in this order on the insulating layer 7. There is. Contact electrodes 23f and 23g provided on the insulating layer 21 are individually electrically and mechanically connected to one end side of each of the lower electrode 33a and the upper electrode 33b. At least one of the lower electrode 33a and the upper electrode 33b is made of the same two-dimensional material as the two-dimensional material layer 14 described above. The capacitive element 32 is used as a circuit element constituting an analog circuit. In this seventh embodiment, both the lower electrode 33a and the upper electrode 33b are made of the same two-dimensional material as the two-dimensional material layer 14 described above.

このように、容量素子３２の電極を、上述の二次元材料層１４と同様の二次元材料で構成することにより、省面積で大容量の設定が可能である。
また、フラットな二次元材料電極を使うことにより、第１電界効果トランジスタＱ１のフィン構造より信頼性を高めることができ、また、高誘電体膜に最適な電極材料で、高密度容量を大量に形成できる。 In this way, by configuring the electrodes of the capacitive element 32 from the same two-dimensional material as the two-dimensional material layer 14 described above, it is possible to set a large capacity while saving area.
In addition, by using a flat two-dimensional material electrode, reliability can be improved compared to the fin structure of the first field effect transistor Q1, and the electrode material is optimal for high dielectric films, allowing a large amount of high-density capacitance. Can be formed.

したがって、この第７実施形態に係る半導体装置１Ｇにおいても、上述の第１実施形態に係る半導体装置１Ａと同様に、高集積化を図ることが可能となる。
特に、アナログ回路では、大容量の容量素子を必要とし、容量値が異なる多数の抵抗素子が使用されているため、アナログ回路に使用され、かつ二次元材料で構成された容量素子を、デジタル回路に使用される電界効果トランジスタと共に同一の基体に搭載する本技術は有用である。 Therefore, in the semiconductor device 1G according to the seventh embodiment, it is possible to achieve high integration similarly to the semiconductor device 1A according to the above-described first embodiment.
In particular, analog circuits require large-capacitance capacitive elements and use many resistive elements with different capacitance values. This technology is useful when mounted on the same substrate together with field effect transistors used in

〔第８実施形態〕
図１６及び図１７に示すように、本技術の第８実施形態に係る半導体装置１Ｈは、三次元材料層３５と、この三次元材料層３５の貫通孔部３６を三次元材料層３５の厚さ方向（Ｚ方向）に貫通する貫通コンタクト電極３７と、三次元材料層３５の厚さ方向において互いに反対側に位置する第１の面部３５ａ及び第２の面部３５ｂのうちの第１の面部３５ａ側に設けられた絶縁層３８と、を備えている。 [Eighth embodiment]
As shown in FIGS. 16 and 17, the semiconductor device 1H according to the eighth embodiment of the present technology has a three-dimensional material layer 35 and a through-hole portion 36 of the three-dimensional material layer 35 formed in the thickness of the three-dimensional material layer 35. A through contact electrode 37 penetrating in the horizontal direction (Z direction) and a first surface portion 35a of the first surface portion 35a and second surface portion 35b located on opposite sides of the three-dimensional material layer 35 in the thickness direction. An insulating layer 38 provided on the side.

また、この第８実施形態に係る半導体装置１Ｈは、三次元材料層３５の第１の面部３５ａ側に、二次元材料層１４ａと共に設けられた電界効果トランジスタＱ２ａと、二次元材料層１４ｂと共に設けられた電界効果トランジスタＱ３ａと、備えている。三次元材料層３５は、例えば上述の第１実施形態の三次元材料層３と同様の材料で構成されている。 Further, in the semiconductor device 1H according to the eighth embodiment, a field effect transistor Q2a provided together with the two-dimensional material layer 14a and a field effect transistor Q2a provided together with the two-dimensional material layer 14b are provided on the first surface portion 35a side of the three-dimensional material layer 35. A field effect transistor Q3a is provided. The three-dimensional material layer 35 is made of, for example, the same material as the three-dimensional material layer 3 of the first embodiment described above.

電界効果トランジスタＱ２ａは、上述の第１実施形態の第２電界効果トランジスタＱ２と同様の構成になっている。また、電界効果トランジスタＱ３ａは、上述の第３実施形態の第３電界効果トランジスタＱ３と同様の構成になっている。電界効果トランジスタＱ２ａ及びＱ３ａの各々は、三次元材料層３５よりも上層に設けられ、平面視で三次元材料層３５と重畳している。そして、電界効果トランジスタＱ２ａ及びＱ３ａの各々は、絶縁層３８の中に設けられ、かつ貫通コンタクト電極３７の周囲に配置されている。 The field effect transistor Q2a has the same configuration as the second field effect transistor Q2 of the first embodiment described above. Further, the field effect transistor Q3a has the same configuration as the third field effect transistor Q3 of the third embodiment described above. Each of field effect transistors Q2a and Q3a is provided above the three-dimensional material layer 35, and overlaps with the three-dimensional material layer 35 in plan view. Each of the field effect transistors Q2a and Q3a is provided in the insulating layer 38 and arranged around the through contact electrode 37.

二次元材料層１４ａは、上述の第１実施形態の二次元材料層１４と同様の構成になっている。また、二次元材料層１４ｂは、上述の第３実施形態の二次元材料層１４と同様の構成になっている。二次元材料層１４ａ及び１４ｂの各々は、三次元材料層３５よりも上層に設けられ、平面視で三次元材料層３５と重畳している。そして、二次元材料層１４ａ及び１４ｂの各々は、絶縁層３８の中に設けられ、かつ貫通コンタクト電極３７の周囲に配置されている。 The two-dimensional material layer 14a has the same configuration as the two-dimensional material layer 14 of the first embodiment described above. Further, the two-dimensional material layer 14b has the same configuration as the two-dimensional material layer 14 of the third embodiment described above. Each of the two-dimensional material layers 14a and 14b is provided above the three-dimensional material layer 35, and overlaps with the three-dimensional material layer 35 in plan view. Each of the two-dimensional material layers 14a and 14b is provided within the insulating layer 38 and arranged around the through contact electrode 37.

電界効果トランジスタＱ２ａは、上述の第１実施形態の第２電界効果トランジスタＱ２と同様に、チャネル形成部が二次元材料層１４ａに設けられており、この二次元材料層１４ａを含む構成になっている。また、電界効果トランジスタＱ３ａは、上述の第３実施形態の第３電界効果トランジスタＱ３と同様に、チャネル形成部が二次元材料層１４ｂに設けられており、この二次元材料層１４ｂを含む構成になっている。 Similar to the second field effect transistor Q2 of the first embodiment described above, the field effect transistor Q2a has a channel forming portion provided in the two-dimensional material layer 14a, and has a configuration including the two-dimensional material layer 14a. There is. Further, the field effect transistor Q3a has a channel forming portion provided in the two-dimensional material layer 14b, similar to the third field effect transistor Q3 of the third embodiment described above, and has a structure including the two-dimensional material layer 14b. It has become.

貫通コンタクト電極３７は、三次元材料層３５に設けられた貫通孔部３６を三次元材料層３５の厚さ方向に貫通している。三次元材料層３５の貫通孔部３６と貫通コンタクト電極３７との間には絶縁層３８が介在されており、この絶縁層３８を介在して三次元材料層３５と貫通コンタクト電極３７とが電気的に絶縁分離されている。 The through contact electrode 37 passes through a through hole portion 36 provided in the three-dimensional material layer 35 in the thickness direction of the three-dimensional material layer 35 . An insulating layer 38 is interposed between the through hole portion 36 of the three-dimensional material layer 35 and the through contact electrode 37, and the three-dimensional material layer 35 and the through contact electrode 37 are electrically connected via this insulating layer 38. It is isolated by insulation.

ここで、製造プロセスにおいて、三次元材料層３５を貫通する貫通コンタクト電極３７を形成し、常温に戻したとき、三次元材料層３５と貫通コンタクト電極３７との線膨張係数の差に起因する応力ひずみが三次元材料層３５に生じる。この応力ひずみが生じた領域にトランジスタを配置した場合、ピエゾ効果によりトランジスタの特性が不安定になることから、貫通コンタクト電極３７の周囲の三次元材料層３５にトランジスタを配置してはいけないキープアウトゾーン（非配置領域）３９が設定される。 Here, in the manufacturing process, when the through contact electrode 37 that penetrates the three-dimensional material layer 35 is formed and returned to room temperature, stress due to the difference in linear expansion coefficient between the three-dimensional material layer 35 and the through contact electrode 37 is generated. Strain occurs in the three-dimensional material layer 35. If a transistor is placed in a region where this stress strain occurs, the characteristics of the transistor will become unstable due to the piezoelectric effect. A zone (non-placement area) 39 is set.

しかしながら、電界効果トランジスタＱ２ａは、平面視で三次元材料層３５と重畳する二次元材料層１４ａに設けられている。また、電界効果トランジスタＱ３ａも、平面視で三次元材料層３５と重畳する二次元材料層１４ｂに設けられている。このため、図１６及び図１７に示すように、平面視で三次元材料層３５のキープアウトゾーン３９に電界効果トランジスタＱ２ａ及びＱ３ａを配置することができ、三次元材料層３５の占有面積を有効活用することができる。したがって、この第８実施形態に係る半導体装置１Ｈによれば、高集積化を図ることが可能となる。
これは、電界効果トランジスタＱ２ａ及びＱ３ａが三次元材料層３５中に形成されないので、貫通コンタクト電極３７の機械的ストレスの影響が最小であることにより可能となる。 However, the field effect transistor Q2a is provided in the two-dimensional material layer 14a, which overlaps the three-dimensional material layer 35 in plan view. Further, the field effect transistor Q3a is also provided in the two-dimensional material layer 14b, which overlaps the three-dimensional material layer 35 in plan view. Therefore, as shown in FIGS. 16 and 17, the field effect transistors Q2a and Q3a can be arranged in the keep-out zone 39 of the three-dimensional material layer 35 in plan view, and the area occupied by the three-dimensional material layer 35 can be effectively It can be utilized. Therefore, according to the semiconductor device 1H according to the eighth embodiment, it is possible to achieve high integration.
This is possible because field effect transistors Q2a and Q3a are not formed in the three-dimensional material layer 35, so that the influence of mechanical stress on the through-contact electrode 37 is minimal.

この第８実施形態では、平面視でのキープアウトゾーン３９に配置する素子として電界効果トランジスタについて説明したが、平面でのキープアウトゾーン３９には、トランジスタの他に、抵抗素子、容量素子、インダクタなどの受動素子も配置することができる。 In the eighth embodiment, a field effect transistor has been described as an element disposed in the keep-out zone 39 in a plan view. Passive elements such as can also be arranged.

なお、上述の第１実施形態から第７実施形態では、第１トランジスタとして、フィン型の第１電界効果トランジスタＱ１を用いた場合について説明した。しかしながら、本技術は、フィン型の第１電界効トランジスタＱ１に限定されるものではない。例えば、第１トランジスタとして、ＧＡＡ構造、ナノ・シート（Nano Sheet）構造、ナノ・フロック（Nano Frok）構造などの他の電界効果トランジスタを用いた場合にも本技術を適用することができる。 In addition, in the above-described first to seventh embodiments, the case where the fin-type first field effect transistor Q1 is used as the first transistor has been described. However, the present technology is not limited to the fin-type first field effect transistor Q1. For example, the present technology can also be applied when other field effect transistors such as a GAA structure, a nano sheet structure, a nano Frok structure, etc. are used as the first transistor.

また、第１トランジスタとして、例えばバイポーラトランジスタなどの電流駆動型のトランジスタを用いる場合にも本技術を適用することができる。 Further, the present technology can also be applied to a case where a current-driven transistor such as a bipolar transistor is used as the first transistor.

また、アナログ回路に使用される受動素子としてインダクタを搭載する場合にも本技術を適用することができる。 Further, the present technology can also be applied when an inductor is mounted as a passive element used in an analog circuit.

〔第９実施形態〕
本技術（本開示に係る技術）は、いわゆる「物のインターネット」であるＩｏＴ（Internet of things）と呼ばれる技術へ応用可能である。ＩｏＴとは、「物」であるＩｏＴデバイス９１００が、他のＩｏＴデバイス９００３、インターネット、クラウド９００５などに接続され、情報交換することにより相互に制御する仕組みである。ＩｏＴは、農業、家、自動車、製造、流通、エネルギー、など様々な産業に利用できる。 [Ninth embodiment]
This technology (technology according to the present disclosure) can be applied to a technology called IoT (Internet of things), which is the so-called "Internet of things". IoT is a mechanism in which an IoT device 9100, which is a "thing", is connected to other IoT devices 9003, the Internet, a cloud 9005, etc., and mutually controlled by exchanging information. IoT can be used in a variety of industries, including agriculture, housing, automobiles, manufacturing, distribution, and energy.

図１８は、本技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。ＩｏＴデバイス９００１には、温度センサー、湿度センサー、照度センサー、加速度センサー、距離センサー、画像センサー、ガスセンサー、人感センサーなどの各種センサーなどが含まれる。また、ＩｏＴデバイス９００１には、スマートフォン、携帯電話、ウェアラブル端末、ゲーム機器などの端末を含めてもよい。ＩｏＴデバイス９００１は、ＡＣ電源、ＤＣ電源、電池、非接触給電、いわゆるエナジーハーベストなどにより給電される。ＩｏＴデバイス９００１は、有線、無線、近接無線通信などにより通信することができる。通信方式は３Ｇ／ＬＴＥ（登録商標）、Ｗｉ－Ｆｉ（登録商標）、ＩＥＥＥ８０２．１５．４、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｚｉｇｂｅｅ（登録商標）、Ｚ－Ｗａｖｅなどが好適に用いられる。ＩｏＴデバイス９００１は、これらの通信手段の複数を切り替えて通信してもよい。 FIG. 18 is a diagram illustrating an example of a schematic configuration of an IoT system 9000 to which the present technology can be applied. The IoT device 9001 includes various sensors such as a temperature sensor, humidity sensor, illuminance sensor, acceleration sensor, distance sensor, image sensor, gas sensor, and human sensor. Furthermore, the IoT device 9001 may include terminals such as smartphones, mobile phones, wearable terminals, and game devices. The IoT device 9001 is powered by an AC power source, a DC power source, a battery, a non-contact power supply, so-called energy harvesting, or the like. The IoT device 9001 can communicate using wired, wireless, close proximity wireless communication, or the like. As the communication method, 3G/LTE (registered trademark), Wi-Fi (registered trademark), IEEE802.15.4, Bluetooth (registered trademark), Zigbee (registered trademark), Z-Wave, etc. are preferably used. The IoT device 9001 may communicate by switching between a plurality of these communication means.

ＩｏＴデバイス９００１は、１対１、星状、ツリー状、メッシュ状のネットワークを形成してもよい。ＩｏＴデバイス９００１は、直接に、またはゲートウエイ９００２を通して、外部のクラウド９００５に接続してもよい。ＩｏＴデバイス９００１には、ＩＰｖ４、ＩＰｖ６、６ＬｏＷＰＡＮなどによって、アドレスが付与される。ＩｏＴデバイス９００１から収集されたデータは、他のＩｏＴデバイス９００３、サーバ９００４、クラウド９００５などに送信される。ＩｏＴデバイス９００１からデータを送信するタイミングや頻度は好適に調整され、データを圧縮して送信してもよい。このようなデータはそのまま利用してもよく、統計解析、機械学習、データマイニング、クラスタ分析、判別分析、組み合わせ分析、時系列分析など様々な手段でデータをコンピュータ９００８で分析してもよい。このようなデータを利用することにより、コントロール、警告、監視、可視化、自動化、最適化、など様々なサービスを提供することができる。 The IoT devices 9001 may form a one-to-one, star-like, tree-like, or mesh-like network. IoT device 9001 may connect to an external cloud 9005 directly or through a gateway 9002. The IoT device 9001 is assigned an address using IPv4, IPv6, 6LoWPAN, or the like. Data collected from the IoT device 9001 is transmitted to other IoT devices 9003, a server 9004, a cloud 9005, and the like. The timing and frequency of data transmission from the IoT device 9001 may be suitably adjusted, and the data may be compressed and transmitted. Such data may be used as is, or may be analyzed by computer 9008 using various means such as statistical analysis, machine learning, data mining, cluster analysis, discriminant analysis, combination analysis, and time series analysis. By using such data, it is possible to provide various services such as control, warning, monitoring, visualization, automation, and optimization.

本技術は、家に関するデバイス、サービスにも応用可能である。家におけるＩｏＴデバイス９００１には、洗濯機、乾燥機、ドライヤ、電子レンジ、食洗機、冷蔵庫、オーブン、炊飯器、調理器具、ガス器具、火災報知器、サーモスタット、エアコン、テレビ、レコーダ、オーディオ、照明機器、温水器、給湯器、掃除機、扇風機、空気清浄器、セキュリティカメラ、錠、扉・シャッター開閉装置、スプリンクラー、トイレ、温度計、体重計、血圧計などが含まれる。さらにＩｏＴデバイス９００１には、太陽電池、燃料電池、蓄電池、ガスメータ、電力メータ、分電盤を含んでもよい。 This technology can also be applied to home-related devices and services. IoT devices 9001 at home include washing machines, dryers, dryers, microwaves, dishwashers, refrigerators, ovens, rice cookers, cooking utensils, gas appliances, fire alarms, thermostats, air conditioners, televisions, recorders, audio, This includes lighting equipment, water heaters, water heaters, vacuum cleaners, electric fans, air purifiers, security cameras, locks, door/shutter opening/closing devices, sprinklers, toilets, thermometers, scales, blood pressure monitors, etc. Furthermore, the IoT device 9001 may include a solar cell, a fuel cell, a storage battery, a gas meter, a power meter, and a distribution board.

家におけるＩｏＴデバイス９００１の通信方式は、低消費電力タイプの通信方式が望ましい。また、ＩｏＴデバイス９００１は屋内ではＷｉ－Ｆｉ、屋外では３Ｇ／ＬＴＥ（登録商標）により通信するようにしてもよい。クラウド９００５上にＩｏＴデバイス制御用の外部サーバ９００６を設置し、ＩｏＴデバイス９００１を制御してもよい。ＩｏＴデバイス９００１は、家庭機器の状況、温度、湿度、電力使用量、家屋内外の人・動物の存否などのデータを送信する。家庭機器から送信されたデータは、クラウド９００５を通じて、外部サーバ９００６に蓄積される。このようなデータに基づき、新たなサービスが提供される。このようなＩｏＴデバイス９００１は、音声認識技術を利用することにより、音声によりコントロールすることができる。 The communication method of the IoT device 9001 at home is preferably a low power consumption type communication method. Further, the IoT device 9001 may communicate using Wi-Fi indoors and communicate using 3G/LTE (registered trademark) outdoors. An external server 9006 for controlling IoT devices may be installed on the cloud 9005 to control the IoT devices 9001. The IoT device 9001 transmits data such as the status of home appliances, temperature, humidity, power usage, and the presence or absence of people and animals inside and outside the house. Data transmitted from home devices is stored in an external server 9006 via a cloud 9005. New services will be provided based on such data. Such an IoT device 9001 can be controlled by voice by using voice recognition technology.

また、各種家庭機器からテレビに情報を直接送付することにより、各種家庭機器の状態を可視化することができる。さらには、各種センサーが居住者の有無を判断し、データを空調機、照明などに送付することで、それらの電源をオン・オフすることができる。さらには、各種家庭機器に供えられたディスプレイにインターネットを通じて広告を表示することができる。
また、ＩｏＴデバイスでは低消費電力に最適なトランジスタが好ましく、例えば二次元材料を使ったトンネリングＦＥＴを厚膜型の第２電界効果トランジスタＱ２として形成することで、より低い電圧で動作が可能となる。 Furthermore, by directly sending information from various household appliances to the television, the status of various household appliances can be visualized. Furthermore, various sensors determine whether there is a resident or not, and by sending data to air conditioners, lights, etc., it is possible to turn them on and off. Furthermore, advertisements can be displayed on displays provided in various home appliances via the Internet.
In addition, in IoT devices, transistors that are optimal for low power consumption are preferable; for example, by forming a tunneling FET using a two-dimensional material as a thick-film second field effect transistor Q2, it is possible to operate at a lower voltage. .

以上、本技術が適用され得るＩｏＴシステム９０００の一例について説明した。本技術は、以上説明した構成のうち、種々のデバイス間を通信するための受信装置に好適に適用され得る。 An example of the IoT system 9000 to which the present technology can be applied has been described above. The present technology can be suitably applied to a receiving device for communicating between various devices among the configurations described above.

なお、本技術は、上記の応用だけでは無く、例えば、高周波数を用いる種々の通信において応用することが可能である。例えば、上記のように家の中だけでは無く、工場等の産業における通信に用いることもできる。また、例えば、移動体に搭載し、通信を行うデバイスに実装されてもよい。これらに限られず、種々の応用において実装することが可能である。 Note that the present technology can be applied not only to the above applications, but also to various communications using high frequencies, for example. For example, as mentioned above, it can be used not only in the home, but also for communication in industries such as factories. Further, for example, it may be mounted on a mobile body and implemented in a device that performs communication. The present invention is not limited to these, and can be implemented in various applications.

なお、本技術は、以下のような構成としてもよい。
（１）
三次元材料層と、
前記三次元材料層を含む第１トランジスタと、
二次元材料層と、
前記二次元材料層を含む第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタとが同一の基体に設けられている、半導体装置。
（２）
前記第１トランジスタは、ゲート絶縁膜を介在して前記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタは、ゲート絶縁膜を介在して前記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタの前記ゲート絶縁膜の膜厚は、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも厚い、上記（１）に記載の半導体装置。
（３）
前記二次元材料層は、前記三次元材料層よりもバンドギャップが大きい、上記（１）又は（２）に記載の半導体装置。
（４）
前記三次元材料層は、ベース部と、前記ベース部から突出し、かつ所定の間隔を空けて並列に複数配置された素子形成部と、を含み、
前記第１トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、複数の前記素子形成部の各々の上面部及び側面部に亘って設けられている、上記（２）又は（３）に記載の半導体装置。
（５）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記絶縁層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、上記（２）又は（３）に記載の半導体装置。
（６）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記三次元材料層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、上記（２）又は（３）に記載の半導体装置。
（７）
前記三次元材料層の前記凸部は、基準電位が印加される、上記（６）に記載の半導体装置。
（８）
前記三次元材料層と前記二次元材料層との間の前記絶縁層の膜厚は、１０ｎｍ以上である、上記（６）又は（７）に記載の半導体装置。
（９）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層は、前記第２トランジスタの前記ゲート絶縁膜を介在して前記第２トランジスタの前記ゲート電極よりも上層に設けられている、上記（２）に記載の半導体装置。
（１０）
前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記第２トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、前記二次元材料層よりも上層に設けられている、上記（２）から（９）の何れかに記載の半導体装置。
（１１）
前記第１及び第２トランジスタの各々のゲート電極は、二次元材料で構成されている、上記（２）に記載の半導体装置。
（１２）
前記三次元材料層は、Ｓｉ、Ｇｅ、ＳｉＧｅの何れかの材料層である、上記（１）から（１１）の何れかに記載の半導体装置。
（１３）
前記二次元材料層は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含む、上記（１）から（１２）の何れかに記載の半導体装置。
（１４）
前記第１トランジスタを含むデジタル回路と、前記第２トランジスタを含むアナログ回路とを更に備えている、上記（１）から（１３）の何れかに記載の半導体装置。 Note that the present technology may have the following configuration.
(1)
a three-dimensional material layer;
a first transistor including the three-dimensional material layer;
a two-dimensional material layer;
a second transistor including the two-dimensional material layer;
Equipped with
A semiconductor device, wherein the first transistor and the second transistor are provided on the same base.
(2)
The first transistor is a field effect transistor having a gate electrode provided adjacent to the three-dimensional material layer with a gate insulating film interposed therebetween;
The second transistor is a field effect transistor having a gate electrode provided adjacent to the two-dimensional material layer with a gate insulating film interposed therebetween;
The semiconductor device according to (1) above, wherein the gate insulating film of the second transistor is thicker than the gate insulating film of the first transistor.
(3)
The semiconductor device according to (1) or (2) above, wherein the two-dimensional material layer has a larger band gap than the three-dimensional material layer.
(4)
The three-dimensional material layer includes a base portion, and a plurality of element forming portions protruding from the base portion and arranged in parallel at predetermined intervals,
The semiconductor device according to (2) or (3) above, wherein the gate insulating film and the gate electrode of the first transistor are provided over an upper surface portion and a side surface portion of each of the plurality of element forming portions. .
(5)
The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
(2) or (3) above, wherein the two-dimensional material layer and the gate insulating film of the second transistor meander along an uneven surface including recesses and protrusions provided in the insulating layer. The semiconductor device described in .
(6)
The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
(2) or (2) above, wherein the two-dimensional material layer and the gate insulating film of the second transistor meander along an uneven surface including recesses and projections provided in the three-dimensional material layer. 3) The semiconductor device according to item 3).
(7)
The semiconductor device according to (6) above, wherein a reference potential is applied to the convex portion of the three-dimensional material layer.
(8)
The semiconductor device according to (6) or (7) above, wherein the insulating layer between the three-dimensional material layer and the two-dimensional material layer has a thickness of 10 nm or more.
(9)
The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
The semiconductor device according to (2) above, wherein the two-dimensional material layer is provided above the gate electrode of the second transistor with the gate insulating film of the second transistor interposed therebetween.
(10)
The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
The semiconductor device according to any one of (2) to (9) above, wherein the gate insulating film and the gate electrode of the second transistor are provided in a layer above the two-dimensional material layer.
(11)
The semiconductor device according to (2) above, wherein each gate electrode of the first and second transistors is made of a two-dimensional material.
(12)
The semiconductor device according to any one of (1) to (11) above, wherein the three-dimensional material layer is a material layer of Si, Ge, or SiGe.
(13)
The two -dimensional material layer is MOS 2 , MOSE 2 , MOTE 2, WSE 2 , WSE 2 , WSE 2 , ZRS 2 , ZRSE 2 , ZRSE 2 , ZRSE 2 , HFTE 2 , HFTE 2 , GRAPHENE or PHOSPHERENE. The semiconductor device according to any one of (1) to (12) above, including:
(14)
The semiconductor device according to any one of (1) to (13) above, further comprising a digital circuit including the first transistor and an analog circuit including the second transistor.

本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 The scope of the present technology is not limited to the exemplary embodiments shown and described, but also includes all embodiments that give equivalent effect to the object of the present technology. Furthermore, the scope of the present technology is not limited to the combinations of inventive features defined by the claims, but may be defined by any desired combinations of specific features of each and every disclosed feature.

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ 半導体装置
２ 基体
２Ａ 第１領域
２Ｂ 第２領域
３ 三次元材料層
３Ａ 第１領域
３Ｂ 第２領域
４ａ，４ｂ ウエル領域
５ ベース部
６ フィン部
６ａ 上面部
６ｂ１，６ｂ２，６ｂ３，６ｂ４ 側面部
７ 絶縁層
８ 掘り込み部
１０ ゲート絶縁膜
１１ ゲート電極
１１ａ 頭部
１１ｂ 脚部
１２ａ，１２ｂ 主電極領域
１３ チャネル形成部
１４，１４ａ，１４ｂ 二次元材料層
１５ ゲート絶縁膜
１６ ゲート電極
１６ａ 頭部
１６ｂ 脚部
１７ａ，１７ｂ 主電極領域
１８ チャネル形成部
２０ 多層配線層
２１，２１ａ 絶縁層
２２ａ，２２ｂ，２２ｃ コンタクト電極
２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ コンタクト電極
２４ ゲート電極
２５ ゲート絶縁膜
２６ａ，２６ｂ ゲート電極
３１ 抵抗素子
３２ 容量素子
３３ａ 下部電極
３３ｂ 上部電極
３３ｃ 誘電体膜
３５ 三次元材料層
３５ａ 第１の面部
３５ｂ 第２の面部
３６ 貫通孔部
３７ 貫通コンタクト電極
３８ 絶縁層
３９ キープアウトゾーン
Ｑ１ 第１電界効果トランジスタ（第１トランジスタ）
Ｑ２ 第２電界効果トランジスタ（第２トランジスタ）
Ｑ２ａ 電界効果トランジスタ
Ｑ３ 第３電界効果トランジスタ（第２トランジスタ）
Ｑ３ａ 電界効果トランジスタ
Ｑ４ 第４電界効果トランジスタ（第２トランジスタ）
Ｒｖ１ 基準電位 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H Semiconductor device 2 Base 2A First region 2B Second region 3 Three-dimensional material layer 3A First region 3B Second region 4a, 4b Well region 5 Base portion 6 Fin Part 6a Top surface part 6b1, 6b2, 6b3, 6b4 Side part 7 Insulating layer 8 Recessed part 10 Gate insulating film 11 Gate electrode 11a Head 11b Leg part 12a, 12b Main electrode region 13 Channel forming part 14, 14a, 14b Two-dimensional Material layer 15 Gate insulating film 16 Gate electrode 16a Head 16b Legs 17a, 17b Main electrode region 18 Channel forming portion 20 Multilayer wiring layer 21, 21a Insulating layer 22a, 22b, 22c Contact electrode 23a, 23b, 23c, 23d, 23e , 23f, 23g contact electrode 24 gate electrode 25 gate insulating film 26a, 26b gate electrode 31 resistive element 32 capacitive element 33a lower electrode 33b upper electrode 33c dielectric film 35 three-dimensional material layer 35a first surface 35b second surface 36 Through hole portion 37 Through contact electrode 38 Insulating layer 39 Keep out zone Q1 First field effect transistor (first transistor)
Q2 Second field effect transistor (second transistor)
Q2a Field effect transistor Q3 Third field effect transistor (second transistor)
Q3a Field effect transistor Q4 Fourth field effect transistor (second transistor)
Rv1 Reference potential

Claims (14)

三次元材料層と、
前記三次元材料層を含む第１トランジスタと、
二次元材料層と、
前記二次元材料層を含む第２トランジスタと、
を備え、
前記第１トランジスタと前記第２トランジスタとが同一の基体に設けられている、半導体装置。 a three-dimensional material layer;
a first transistor including the three-dimensional material layer;
a two-dimensional material layer;
a second transistor including the two-dimensional material layer;
Equipped with
A semiconductor device, wherein the first transistor and the second transistor are provided on the same base. 前記第１トランジスタは、ゲート絶縁膜を介在して前記三次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタは、ゲート絶縁膜を介在して前記二次元材料層と互いに隣り合って設けられたゲート電極を有する電界効果トランジスタであり、
前記第２トランジスタの前記ゲート絶縁膜の膜厚は、前記第１トランジスタの前記ゲート絶縁膜の膜厚よりも厚い、請求項１に記載の半導体装置。 The first transistor is a field effect transistor having a gate electrode provided adjacent to the three-dimensional material layer with a gate insulating film interposed therebetween;
The second transistor is a field effect transistor having a gate electrode provided adjacent to the two-dimensional material layer with a gate insulating film interposed therebetween;
2. The semiconductor device according to claim 1, wherein the gate insulating film of the second transistor is thicker than the gate insulating film of the first transistor. 前記二次元材料層は、前記三次元材料層よりもバンドギャップが大きい、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the two-dimensional material layer has a larger band gap than the three-dimensional material layer. 前記三次元材料層は、ベース部と、前記ベース部から突出し、かつ所定の間隔を空けて並列に複数配置された素子形成部と、を含み、
前記第１トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、複数の前記素子形成部の各々の上面部及び側面部に亘って設けられている、請求項２に記載の半導体装置。 The three-dimensional material layer includes a base portion, and a plurality of element forming portions protruding from the base portion and arranged in parallel at predetermined intervals,
3. The semiconductor device according to claim 2, wherein the gate insulating film and the gate electrode of the first transistor are provided over an upper surface portion and a side surface portion of each of the plurality of element forming portions. 前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記絶縁層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、請求項２に記載の半導体装置。 The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
3. The semiconductor device according to claim 2, wherein the two-dimensional material layer and the gate insulating film of the second transistor meander along an uneven surface including recesses and protrusions provided in the insulating layer. . 前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層と、前記第２トランジスタの前記ゲート絶縁膜とは、前記三次元材料層に設けられた凹部及び凸部を含む凹凸面に沿って蛇行している、請求項２に記載の半導体装置。 The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
The two-dimensional material layer and the gate insulating film of the second transistor meander along an uneven surface including recesses and projections provided in the three-dimensional material layer. Semiconductor equipment. 前記三次元材料層の前記凸部は、基準電位が印加される、請求項６に記載の半導体装置。 7. The semiconductor device according to claim 6, wherein a reference potential is applied to the convex portion of the three-dimensional material layer. 前記三次元材料層と前記二次元材料層との間の前記絶縁層の膜厚は、１０ｎｍ以上である、請求項６に記載の半導体装置。 7. The semiconductor device according to claim 6, wherein the insulating layer between the three-dimensional material layer and the two-dimensional material layer has a thickness of 10 nm or more. 前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記二次元材料層は、前記第２トランジスタの前記ゲート絶縁膜を介在して前記第２トランジスタの前記ゲート電極よりも上層に設けられている、請求項２に記載の半導体装置。 The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
3. The semiconductor device according to claim 2, wherein the two-dimensional material layer is provided above the gate electrode of the second transistor with the gate insulating film of the second transistor interposed therebetween. 前記二次元材料層及び前記第２トランジスタは、絶縁層を介在して前記三次元材料層よりも上層に設けられ、
前記第２トランジスタの前記ゲート絶縁膜及び前記ゲート電極は、前記二次元材料層よりも上層に設けられている、請求項２に記載の半導体装置。 The two-dimensional material layer and the second transistor are provided above the three-dimensional material layer with an insulating layer interposed therebetween,
3. The semiconductor device according to claim 2, wherein the gate insulating film and the gate electrode of the second transistor are provided above the two-dimensional material layer. 前記第１及び第２トランジスタの各々のゲート電極は、二次元材料で構成されている、請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2, wherein each gate electrode of the first and second transistors is made of a two-dimensional material. 前記三次元材料層は、Ｓｉ、Ｇｅ、ＳｉＧｅの何れかの材料層である、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the three-dimensional material layer is a material layer of Si, Ge, or SiGe. 前記二次元材料層は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＺｅＴｅ２、ＨｆＳｅ２、ＨｆＴｅ２、Ｇｒａｐｈｅｎｅ又はＰｈｏｓｐｈｅｒｅｎｅの何れかの二次元材料を含む、請求項１に記載の半導体装置。 The two -dimensional material layer is MOS 2 , MOSE 2 , MOTE 2, WSE 2 , WSE 2 , WSE 2 , ZRS 2 , ZRSE 2 , ZRSE 2 , ZRSE 2 , HFTE 2 , HFTE 2 , GRAPHENE or PHOSPHERENE. The semiconductor device according to claim 1, comprising: 前記第１トランジスタを含むデジタル回路と、前記第２トランジスタを含むアナログ回路とを更に備えている、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, further comprising a digital circuit including the first transistor and an analog circuit including the second transistor.
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