JP2024028772A - How to form thin film transistors - Google Patents
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Abstract
【課題】本明細書に開示される実施形態は概して、薄膜トランジスタ（ＴＦＴ）を形成する方法を提供する。【解決手段】基板１０２の上にＴＦＴ２００を形成する方法は、１又は複数の金属酸化物層２０４及び／又はポリシリコン層を形成することと、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスを用いて、１又は複数の金属酸化物層及び／又はポリシリコン層の上にゲート絶縁体（ＧＩ）層２０６を堆積することと、を含む。ＨＤＰ－ＣＶＤ層を用いてＧＩ層を堆積させると、その下に堆積された金属酸化物層の移動度が予想以上に高くなる。【選択図】図２ＧEmbodiments disclosed herein generally provide a method of forming a thin film transistor (TFT). A method of forming a TFT 200 on a substrate 102 includes forming one or more metal oxide layers 204 and/or polysilicon layers and using high-density plasma chemistry using inductively coupled plasma (ICP). depositing a gate insulator (GI) layer 206 over the one or more metal oxide layers and/or polysilicon layer using a vapor phase deposition (HDP-CVD) process. Depositing the GI layer using an HDP-CVD layer results in a higher than expected mobility of the metal oxide layer deposited underneath. [Selection diagram] Figure 2G
Description
［０００１］本開示の実施形態は概して、方法に関し、より具体的には、薄膜トランジスタを形成する方法に関する。 [0001] Embodiments of the present disclosure generally relate to methods, and more particularly, to methods of forming thin film transistors.
［０００２］薄膜トランジスタ（ＴＦＴ）は、支持基板の上に活性半導体層、及び誘電体層、金属コンタクトの薄膜を堆積させることによって作られた金属－酸化膜－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一種である。ＴＦＴの用途の１つに液晶ディスプレイ（ＬＣＤ）があるため、ガラス基板が一般的である。 [0002] A thin film transistor (TFT) is a type of metal-oxide-semiconductor field-effect transistor (MOSFET) made by depositing a thin film of an active semiconductor layer, a dielectric layer, and a metal contact on a supporting substrate. be. One of the uses of TFTs is liquid crystal displays (LCDs), so glass substrates are common.
［０００３］ＴＦＴは、ＬＣＤ及び有機発光ダイオード（ＯＬＥＤ）ディスプレイの高解像度、低消費電力、高速動作により、ディスプレイ用途において大きな注目を集めている。ＴＦＴは、ディスプレイのパネル内に組み込まれる。ディスプレイシステム内のディスプレイモジュールからのデータ線とゲート線電圧信号は、ディスプレイパネル周辺部のピクセル回路及び／又はゲートドライバ回路のＴＦＴに送られ、ＴＦＴのオン／オフによりディスプレイ画像を制御する。ＴＦＴのより高い移動度による応答性の向上、及び／又はピクセル間のクロストークの低減により、画像の歪みが減少する。ＬＣＤテレビ（ＴＶ）及びモニタを含むディスプレイ製品の多くは、パネルにＴＦＴを含む。近代の高解像度・高品質の電子視覚ディスプレイデバイスの多くは、ＴＦＴを大量に用いたアクティブマトリクス方式のディスプレイを採用している。ＴＦＴ技術の有益な態様の１つは、ディスプレイの各ピクセルに別々のＴＦＴを使用していることである。各ＴＦＴはピクセル回路又はゲートドライバ回路でスイッチ又は電流源として働き、データ信号線及びゲート信号線を通して電圧及び電流を制御することで、ディスプレイ画像の制御を高めている。高移動度ＴＦＴの高い電流により、ディスプレイ画像の高速更新が可能となり、データ及びゲート信号電圧の歪みを最小限に抑えることで画質が向上する。 [0003] TFTs have attracted significant attention in display applications due to their high resolution, low power consumption, and high speed operation in LCD and organic light emitting diode (OLED) displays. The TFT is integrated into the panel of the display. Data line and gate line voltage signals from the display module in the display system are sent to TFTs in pixel circuits and/or gate driver circuits at the periphery of the display panel, and control the display image by turning on/off the TFTs. Image distortion is reduced due to improved responsiveness due to higher TFT mobility and/or reduced crosstalk between pixels. Many display products, including LCD televisions (TVs) and monitors, include TFTs in their panels. Many modern high-resolution, high-quality electronic visual display devices employ active matrix displays that use large amounts of TFTs. One advantageous aspect of TFT technology is the use of a separate TFT for each pixel of the display. Each TFT acts as a switch or current source in a pixel circuit or gate driver circuit, controlling voltages and currents through data and gate signal lines to enhance control of the displayed image. The high current of high mobility TFTs allows for fast updating of the display image and improves image quality by minimizing distortion of data and gate signal voltages.
［０００４］当技術分野のＴＦＴの欠点の１つは、導電性チャネルの移動度が許容できないほど低くなり得ることである。更に、ＴＦＴを形成する方法では、チャネルの移動度を良好に制御できない場合がある。最後に、チャネルが既に堆積された後にチャネルの移動度を変化させることは困難であり得る。 [0004] One of the drawbacks of TFTs in the art is that the mobility of the conductive channel can be unacceptably low. Furthermore, the method of forming TFTs may not provide good control of channel mobility. Finally, it can be difficult to change the mobility of the channels after they have already been deposited.
［０００５］このため、当技術分野において、チャネルの移動度を高めることができるＴＦＴを形成する方法が必要である。 [0005] Therefore, there is a need in the art for a method of forming TFTs that can enhance channel mobility.
［０００６］本明細書で開示される実施形態は概して、ＴＦＴを形成する方法に関する。本方法は、下位のチャネルの移動度を変化させる層を堆積させることを含む。 [0006] Embodiments disclosed herein generally relate to methods of forming TFTs. The method includes depositing a layer that changes the mobility of the underlying channel.
［０００７］薄膜トランジスタデバイスを形成する１つの例示的な方法は、基板の第１の部分の上に金属酸化物層を形成することと、基板の第１の部分の上にゲート絶縁体（ＧＩ）層を形成することと、ＧＩ層の上にゲート電極を形成することと、ＧＩ層の１又は複数の残留部分をエッチングすることとを含む。ＧＩ層を形成することは、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含む。ＨＤＰ－ＣＶＤプロセスは、約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数とを有する。 [0007] One exemplary method of forming a thin film transistor device includes forming a metal oxide layer over a first portion of a substrate and forming a gate insulator (GI) layer over the first portion of the substrate. forming a gate electrode over the GI layer; and etching one or more remaining portions of the GI layer. Forming the GI layer includes depositing a silicon-containing layer in a high density plasma chemical vapor deposition (HDP-CVD) process using inductively coupled plasma (ICP). The HDP-CVD process has an ICP power density of about 2.3 W/cm 2 to about 5.3 W/cm 2 and an ICP frequency of about 2 MHz to about 13.56 MHz.
［０００８］薄膜トランジスタデバイスを形成する別の例示的な方法は、基板の第１の部分の上に第１の金属酸化物層を形成することであって、基板の第１の部分は第１の薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上に第１の金属酸化物層を形成することと、基板の第１の部分の上の第１の金属酸化物層と接触させて第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を形成し、基板の第２の部分の上に下側層を形成することであって、基板の第２の部分は第２のＴＦＴに対応し、下側層は、第２のＴＦＴの第２の金属酸化物層の底面と接触し、界面ＧＩ層及び下側層を形成することは、第１の部分及び第２の部分の上に第１のシリコン含有層を堆積させることであって、第１のシリコン含有層は誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスで堆積され、ＨＤＰ－ＣＶＤプロセスは、約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数を有する、第１の部分及び第２の部分の上に第１のシリコン含有層を堆積させることを含む、基板の第１の部分の上の第１の金属酸化物層と接触させて第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を形成し、基板の第２の部分の上に下側層を形成することと、底面を下側層と接触させて第２のＴＦＴの第２の金属酸化物層を形成することと、界面層と接触させて第１のＴＦＴのバルクＧＩ層を形成し、第２の金属酸化物層の上面と接触させて第２のＴＦＴのＧＩ層を形成することであって、バルクＧＩ層及びＧＩ層を形成することは、容量結合プラズマ（ＣＣＰ）を用いた化学気相堆積（ＣＶＤ）プロセスで第１の部分及び第２の部分の上に第２のシリコン含有層を堆積させることを含む、界面層と接触させて第１のＴＦＴのバルクＧＩ層を形成し、第２の金属酸化物層の上面と接触させて第２のＴＦＴのＧＩ層を形成することと、第１の部分の上の第２のシリコン含有層の上に第１のＴＦＴの第１のゲート電極を形成し、第２の部分の上の第２のシリコン含有層の上に第２のＴＦＴの第２のゲート電極を形成することと、第１のＴＦＴの界面ＧＩ層、第１のＴＦＴのバルクＧＩ層、第２のＴＦＴのＧＩ層、及び第２のＴＦＴの下側層を形成するために、第１の部分及び第２の部分から第２のシリコン含有層の１又は複数の残留部分を除去することと、基板の上に層間誘電体（ＩＬＤ）層を堆積させることとを含む。 [0008] Another exemplary method of forming a thin film transistor device is to form a first metal oxide layer over a first portion of a substrate, the first portion of the substrate including the first metal oxide layer. forming a first metal oxide layer on a first portion of the substrate corresponding to a thin film transistor (TFT); and in contact with the first metal oxide layer on the first portion of the substrate. forming an interfacial gate insulator (GI) layer for the first TFT and forming a lower layer over a second portion of the substrate, the second portion of the substrate corresponding to the second TFT; and the lower layer is in contact with the bottom surface of the second metal oxide layer of the second TFT, forming an interfacial GI layer and a lower layer on the first portion and the second portion. depositing a first silicon-containing layer, the first silicon-containing layer being deposited in a high-density plasma chemical vapor deposition (HDP-CVD) process using inductively coupled plasma (ICP); The process includes forming a second portion on the first portion and the second portion having an ICP power density of about 2.3 W/cm 2 to about 5.3 W/cm 2 and an ICP frequency of about 2 MHz to about 13.56 MHz. forming an interfacial gate insulator (GI) layer of the first TFT in contact with a first metal oxide layer on the first portion of the substrate, including depositing a silicon-containing layer of the substrate; forming a second metal oxide layer of the second TFT with the bottom surface in contact with the bottom layer; and forming a second metal oxide layer of the second TFT in contact with the interfacial layer. forming a bulk GI layer of a first TFT and in contact with a top surface of a second metal oxide layer to form a GI layer of a second TFT, forming a bulk GI layer and a GI layer; contacting the interfacial layer, comprising depositing a second silicon-containing layer over the first portion and the second portion in a chemical vapor deposition (CVD) process using a capacitively coupled plasma (CCP). forming a bulk GI layer of the first TFT in contact with a top surface of the second metal oxide layer; forming a first gate electrode of the first TFT over the silicon-containing layer and forming a second gate electrode of the second TFT over the second silicon-containing layer; , an interfacial GI layer of the first TFT, a bulk GI layer of the first TFT, a GI layer of the second TFT, and a bottom layer of the second TFT. removing one or more remaining portions of the second silicon-containing layer from the portion; and depositing an interlevel dielectric (ILD) layer over the substrate.
［０００９］薄膜トランジスタデバイスを形成する更に別の例示的な方法は、基板の第１の部分の上にポリシリコン層を形成することであって、基板の第１の部分はポリシリコン薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上にポリシリコン層を形成することと、基板の第１の部分のポリシリコン層の上、及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることであって、基板の第２の部分は金属酸化物（ＭＯｘ）ＴＦＴに対応する、基板の第１の部分のポリシリコン層の上及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることと、第１のＧＩ層の上にポリシリコンＴＦＴの第１のゲート電極を形成し、ＭＯｘ ＴＦＴのシールド金属を形成することと、第１のＧＩ層、第１のゲート電極、及びシールド金属の上に第１の層間絶縁体（ＩＬＤ）層を形成することと、基板の第２の部分の第１のＩＬＤ層の上にＭＯｘ ＴＦＴの金属酸化物層を形成することと、金属酸化物層の上に第２のＧＩ層を形成することであって、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含み、ＨＤＰ－ＣＶＤプロセスは、約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数を有する、金属酸化物層の上に第２のＧＩ層を形成することと、第２のＧＩ層の上に第２のゲート電極を形成することと、第１のＩＬＤ層、金属酸化物層、及び第２のゲート電極の上に第２のＩＬＤ層を形成することとを含む。 [0009] Yet another exemplary method of forming a thin film transistor device is to form a polysilicon layer over a first portion of a substrate, the first portion of the substrate comprising a polysilicon thin film transistor (TFT). forming a polysilicon layer over a first portion of the substrate corresponding to the first gate insulator ( depositing a polysilicon layer on the first portion of the substrate and on the second portion, the second portion of the substrate corresponding to a metal oxide (MOx) TFT; depositing a first gate insulator (GI) layer, forming a first gate electrode of a polysilicon TFT on the first GI layer and forming a shield metal of the MOx TFT; forming a first interlayer dielectric (ILD) layer over the GI layer, the first gate electrode, and the shield metal; and forming a MOx TFT metal over the first ILD layer in a second portion of the substrate. forming an oxide layer and forming a second GI layer on the metal oxide layer, the method comprising high density plasma chemical vapor deposition (HDP-CVD) using inductively coupled plasma (ICP). The HDP-CVD process, which includes depositing a silicon-containing layer in the process, has an ICP power density of about 2.3 W/cm 2 to about 5.3 W/cm 2 and an ICP frequency of about 2 MHz to about 13.56 MHz. forming a second GI layer on the metal oxide layer; forming a second gate electrode on the second GI layer; the first ILD layer, the metal oxide layer; and forming a second ILD layer over the second gate electrode.
［００１０］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。しかし、添付の図面は例示的な実施形態を単に示すものであり、したがって、その範囲を限定するものと見なすべきではなく、他の等しく有効な実施形態も許容しうることに留意されたい。 [0010] In order that the features of the disclosure described above may be understood in detail, the disclosure summarized above will now be described more particularly with reference to embodiments, some of which are illustrated in the accompanying drawings. It should be noted, however, that the accompanying drawings merely depict exemplary embodiments and therefore should not be considered limiting in scope, as other equally valid embodiments may also be tolerated.
［００２２］理解を容易にするために、可能な限り、図面に共通の同一要素を示すのに同一の参照番号を使用している。一実施形態の要素及び特徴は、さらなる詳述なしに他の実施形態に有益に組み込まれ得ると考えられる。 [0022] To facilitate understanding, wherever possible, the same reference numerals have been used to refer to identical elements common to the drawings. It is contemplated that elements and features of one embodiment may be beneficially incorporated into other embodiments without further elaboration.
［００２３］本明細書で開示される実施形態は概して、ＴＦＴを形成する方法に関する。本方法は、１又は複数の金属酸化物層及び／又はポリシリコン層を堆積させることを含む。１又は複数の金属酸化物層及び／又はポリシリコン層の上に、ＧＩ層が堆積される。ＨＤＰ－ＣＶＤを用いてＧＩ層を堆積させることにより、その下に堆積された金属酸化物層及び／又はポリシリコン層の移動度が予想以上に高くなる。ＧＩ層を選択的に配置することにより、ＧＩ層がＨＤＰ－ＣＶＤで堆積されるか、あるいはＣＣＰを用いたＣＶＤプロセスで堆積されるかによって、下層の移動度が制御される。ＧＩ層を堆積させることにより、層堆積後に下層の移動度を制御することが可能になる、すなわち、堆積中に加えて、堆積後に移動度が向上し得る。本明細書に開示される実施形態は、移動度が向上したチャネルを含むＴＦＴを形成するのに有用であり得るが、これに限定されない。 [0023] Embodiments disclosed herein generally relate to methods of forming TFTs. The method includes depositing one or more metal oxide layers and/or polysilicon layers. A GI layer is deposited over the one or more metal oxide and/or polysilicon layers. Depositing the GI layer using HDP-CVD results in unexpectedly high mobilities of the underlying metal oxide and/or polysilicon layers. By selectively placing the GI layer, the mobility of the underlying layer is controlled depending on whether the GI layer is deposited by HDP-CVD or by a CVD process using CCP. Depositing a GI layer makes it possible to control the mobility of the underlying layer after layer deposition, ie, the mobility can be enhanced after deposition as well as during deposition. Embodiments disclosed herein may be useful in forming TFTs that include channels with enhanced mobility, but are not limited thereto.
［００２４］本書で使用する用語「約」は、公称値からの±１０％程度のばらつきを指している。このようなばらつきは、本明細書で提供されるいかなる値にも含まれ得ることを理解されたい。 [0024] As used herein, the term "about" refers to a variation of about ±10% from the nominal value. It is to be understood that such variations may be included in any values provided herein.
［００２５］本開示の様々な実施形態において、層又は他の材料は、エッチングされるものとして言及される。これらの材料のエッチングは、非限定的に、反応性イオンエッチング（ＲＩＥ）、ドライエッチング、ウェットエッチング、プラズマエッチング、マイクロローディング、上記のいずれかの選択的エッチング、上記の組み合わせ、及び他の任意の適切な方法等、半導体製造に使用される任意の従来の方法を用いて行うことができることを理解されたい。本明細書において、方法工程が２種類以上の材料、又は同じ材料の２つ以上の部分をエッチングすると記載されている場合、エッチングは同じエッチングプロセスで同時に起こり得る、又はエッチングは異なるエッチングプロセスを用いて別々の副工程で行われ得ることを理解されたい。例えば、金属と誘電体のエッチングを説明する工程は、金属をエッチングする第１のエッチングプロセスを用いた第１のエッチング副工程を含み、工程は、誘電体をエッチングする第２のエッチングプロセスを用いた第２のエッチング副工程を更に含む。 [0025] In various embodiments of this disclosure, layers or other materials are referred to as being etched. Etching of these materials may include, but is not limited to, reactive ion etching (RIE), dry etching, wet etching, plasma etching, microloading, selective etching of any of the above, combinations of the above, and any other methods. It should be understood that this can be done using any conventional method used in semiconductor manufacturing, such as any suitable method. When a method step is described herein as etching more than one material, or more than one portion of the same material, the etching may occur simultaneously in the same etching process, or the etching may occur using different etching processes. It should be understood that the steps may be performed in separate substeps. For example, a process describing a metal and dielectric etch includes a first etch sub-step using a first etch process to etch the metal, and the process includes a second etch process to etch the dielectric. The method further includes a second etching sub-step.
［００２６］図１は、一実施形態に係るチャンバ１００を示す概略断面図である。適切なチャンバは、カリフォルニア州サンタクララに所在するアプライドマテリアルズ社から入手することができる。以下に説明するシステムは例示的なチャンバであり、他の製造業者からのチャンバを含む他のチャンバが、本開示の態様を達成するために共に使用可能である、又は変更され得ることを理解されたい。チャンバ１００は、ＨＤＰを生成するように構成される。
[0026] FIG. 1 is a schematic cross-sectional view of a
［００２７］図示したように、チャンバ１００は、チャンバ本体１０４と、リッドアセンブリ１０６と、基板支持アセンブリ１０８とを含む。リッドアセンブリ１０６は、チャンバ本体１０４の上端部に配置される。基板支持アセンブリ１０８は、チャンバ本体１０４の内部領域内に少なくとも部分的に配置される。基板支持アセンブリ１０８は、基板支持体１１０及びシャフト１１２を含む。基板支持体１１０は、少なくとも１つの基板１０２を支持するための支持面１１４を有する。
[0027] As shown,
［００２８］本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、基板１０２は、典型的には約１ｍ２以上の表面積を有する基板等、大面積基板である。しかしながら、基板１０２は、任意の特定のサイズ又は形状に限定されない。例えば、用語「基板」は、フラットパネルディスプレイの製造に使用されるガラス基板又はポリマー基板等の任意の多角形、正方形、長方形、曲線、又は他の非円形のワークピースを指す。基板１０２は、シリコン系基板、半導体基板、絶縁基板、ゲルマニウム系基板、及び一般的には相補型金属酸化膜半導体（ＣＭＯＳ）デバイス構造中に存在するであろう１又は複数の汎用層等の任意の適切な材料を含み得る。基板１０２は、剛性ガラス又は柔軟なポリイミド（ＰＩ）等の透明材料を含んでいてよく、これは、基板がテレビ、タブレット、ラップトップ、携帯電話又は他のディスプレイ等のＬＣＤ又はＯＬＥＤディスプレイ用途に用いられる場合に有用であり得る。基板１０２は、その上に任意の数の金属層、半導体層、又は絶縁層を有し得る。
[0028] In one embodiment, which can be combined with other embodiments described herein, the
［００２９］リッドアセンブリ１０６は、チャンバ本体１０４の上端部に拡散器１１６を含む。拡散器１１６は、少なくとも１つのガス源１２０に結合可能な１又は複数の拡散器入口１１８を含む。拡散器１１６は、ガス源１２０から、拡散器１１６と基板支持体１１０との間の処理領域１２４に１又は複数のガスを供給する。１又は複数のガスは、拡散器１１６の複数の孔（図示せず）を通して処理領域１２４に供給される。質量流量制御（ＭＦＣ）デバイス等の流量コントローラ１２２が、ガス源１２０から拡散器１１６へのガスの流量を制御するために、拡散器入口１１８のそれぞれとガス源１２０との間に配置される。ポンプ１２６は、処理領域１２４と流体連結している。ポンプ１２６は、処理領域１２４内の圧力を制御し、処理領域１２４からガス及び副生成物を排出するように動作可能である。
[0029] The
［００３０］リッドアセンブリ１０６は、その中に形成された１又は複数の誘導結合プラズマ生成部品（代替的にコイルと呼ばれる）１３０を有する少なくとも１つの空洞１２８を含む。コイル１３０は、少なくとも１つの誘電体プレート１３２によって支持される。各誘電体プレート１３２は、空洞１２８内の大気圧の存在及びチャンバ本体１０４の内部領域の真空圧の存在によって生じる構造的負荷に耐える構造的強度を有する物理的バリアを提供する。各コイル１３０は、電源１３４と、グラウンド１３８とに接続される。本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、各コイル１３０は、コイル１３０のインピーダンス等の電気特性を調整するための整合回路を有する整合ボックス１３６を通して電源１３４に接続される。幾つかの実施形態では、第１のキャパシタ１３７がコイル１３０と整合ボックス１３６との間に電気的に接続される。幾つかの実施形態では、末端キャパシタ１３９が、コイル１３０とグラウンド１３８との間に電気的に接続される。各コイル１３０は、処理領域１２４のガスに通電して高密度プラズマ（ＨＤＰ）を発生させる電磁場を生成するように構成される。
[0030] The
［００３１］一実施形態では、チャンバに生じる電子密度は、約１Ｅ１１／ｃｍ３を上回る。一実施形態では、チャンバに生じるイオンプラズマ密度は、約１Ｅ１１／ｃｍ３を上回る。一実施形態では、ＨＤＰを生成するために使用されるＩＣＰ電力密度は、約５．３Ｗ／ｃｍ２である。一実施形態では、ＨＤＰを生成するために使用されるＩＣＰ周波数は、約２ＭＨｚから約１３．５６ＭＨｚである。 [0031] In one embodiment, the electron density produced in the chamber is greater than about 1E11/ cm3 . In one embodiment, the ion plasma density generated in the chamber is greater than about 1E11/cm 3 . In one embodiment, the ICP power density used to generate the HDP is approximately 5.3 W/ cm2 . In one embodiment, the ICP frequency used to generate the HDP is from about 2 MHz to about 13.56 MHz.
［００３２］コントローラ１９０は、チャンバ１００に結合され、処理中にチャンバ１００の態様を制御するように構成される。図示したように、コントローラ１９０は、中央処理装置（ＣＰＵ）１９１、メモリ１９２、及び支援回路（代替的にＩ／Ｏと呼ばれる）１９３を含む。ＣＰＵ１９１は、様々なプロセス及びハードウェア（例えば、パターンジェネレータ、モータ、及び他のハードウェア）を制御し、プロセス（例えば、処理時間及び基板の位置又は場所）を監視するために産業環境で使用される任意の形態のコンピュータプロセッサの１つである。メモリ１９２は、ＣＰＵ１９１に接続され、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、又はローカルもしくはリモートの他のいずれかの形態のデジタルストレージ等の容易に入手できるメモリのうちの１又は複数である。ＣＰＵ１９１に指示するためのソフトウェア命令及びデータをコード化し、メモリ１９２に記憶させることができる。また、ＣＰＵ１９１には、従来の※方式でＣＰＵを支援するための支援回路１９３が接続される。支援回路１９３は、従来のキャッシュ、電源、クロック回路、入出力回路、サブシステム等を含む。コントローラ１９０によって読み取り可能なプログラム（又はコンピュータ命令）は、基板１０２上でどのタスクが実行可能かを決定する。プログラムは、コントローラ１９０によって読み取り可能なソフトウェアであってよく、例えば、チャンバ１００の処理パラメータ（例えば、圧力、温度、ガス流量）を監視及び制御するためのコードを含み得る。
[0032]
［００３３］図２Ａ～２Ｈは、一実施形態に係るＴＦＴ２００を形成する方法を示す概略断面図である。図３は、同実施形態に係るＴＦＴ２００を形成する方法３００のフロー図である。説明を容易にするために、図１のチャンバ１００を参照しながら、図２Ａ～２Ｈ、３、８、及び１１を説明する。しかし、チャンバ１００以外のＩＣＰ－ＣＶＤチャンバが方法３００と共に利用され得ることに留意されたい。方法３００は、ＣＰＵ１９１によって実行されると、チャンバ１００に方法３００を実行させる命令を含むコンピュータ可読媒体として、コントローラ１９０に記憶され得る又はアクセス可能であり得る。
[0033] FIGS. 2A-2H are schematic cross-sectional views illustrating a method of forming a
［００３４］図示したように、基板１０２の上にＴＦＴ２００が形成される（図２Ａ）。
[0034] As shown, a
［００３５］方法３００は、図２Ｂに示すように、金属酸化物層２０４が形成される工程３１０で始まる。金属酸化物層２０４は、当技術分野で用いられる任意の従来の方法によって形成される。幾つかの実施形態では、金属酸化物層２０４は、基板１０２の上に堆積される。本明細書に記載の他の実施形態と組み合わせることができる一実施形態では、金属酸化物層２０４は、酸素（Ｏ）と、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、酸素（Ｏ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、及びハフニウム（Ｈｆ）のうちの少なくとも１つとを含む。金属酸化物層２０４の例としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｓｎ－Ｏ、Ｉｎ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ、Ｉｎ－Ｓｎ－Ｏ、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ、Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｏ、Ａｌ－Ｓｎ－Ｚｎ－Ｏ、Ｚｎ－Ｏ、Ｚｎ－Ｓｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ、Ｈｆ－Ｚｎ－Ｏ、Ｓｎ－Ｏ、及びＡｌ－Ｓｎ－Ｚｎ－Ｉｎ－Ｏ等を含むが、これらに限定されない。工程３１０は、金属酸化物層２０４を、ホウ素（Ｂ）又は窒素（Ｎ）等のｎ型又はｐ型ドーパントでドープすることを含み得る。金属酸化物層２０４は、約３０ｎｍから約５０ｎｍの厚さを有し得る。金属酸化物層膜が第１の副工程で形成され、第２の副工程でエッチングされて、金属酸化物層２０４が形成され得る。他の実施形態では、金属酸化物層２０４は、所望の形状を有する金属酸化物層２０４を作製するために、選択的な堆積を使用して堆積される。
[0035] The
［００３６］工程３４０において、図２Ｃに示すように、ＧＩ層２０６が堆積される。ＧＩ層２０６は、金属酸化物層２０４の少なくとも一部の上に堆積される。ＧＩ層２０６は、金属酸化物層２０４と直接接触している。ＧＩ層２０６は、シリコン、酸化ケイ素（ＳｉｘＯｙ）、窒化ケイ素（ＳｉＮｘ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。ＧＩ層２０６は、約２００Åから約８０００Åの厚さを有し得る。工程３４０は、高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）を使用して実行される。
[0036] At
［００３７］工程３４０は、亜酸化窒素（Ｎ２Ｏ）を約０．４０ｓｃｃｍ／ｃｍ２から約０．６０ｓｃｃｍ／ｃｍ２の流量で、シラン（ＳｉＨ４）を約０．０１ｓｃｃｍ／ｃｍ２から約０．０１ｓｃｃｍ／ｃｍ２の流量で含むガスを、約５から約４０のＮ２ＯとＳｉＨ４の比、約７５ｍＴｏｒｒから約１５０ｍＴｏｒｒのチャンバ圧力、約７０℃から約３５０℃のチャンバ温度、約８０℃から約１６０℃の基板温度で、約２０秒から約９００秒の間流すことを含む。工程３４０は、ＨＤＰ－ＣＶＤを用いて、約２Ｗ／ｃｍ２から約６Ｗ／ｃｍ２、例えば約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度で、約１ＭＨｚから約１５ＭＨｚ、例えば約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数で、約０Ｗから約２００Ｗの印加バイアス電力で、約４０００Ｗから約１００００ＷのＩＣＰ電力で実行される。幾つかの実施形態では、四フッ化ケイ素（ＳｉＦ４）、ジシラン（Ｓｉ２Ｈ６）、酸素ガス（Ｏ２）、オゾン（Ｏ３）、Ａｒ、窒素ガス（Ｎ２）、アンモニア（ＮＨ３）、Ｈｅ又は上記の混合物が並行して流される。基板とガス源との間の間隔は、約７０００ｍｍから約８０００ｍｍであり得る。
[0037]
［００３８］ＧＩ層２０６は、約７００Å／分から約１５００Å／分の速度で堆積され得る。ＧＩ層の屈折率は、約１．８から約２．０であり得る。シリコン－水素（Ｓｉ－Ｈ）結合の割合は、約０．１％から約１２％であり得る。シリコン－窒素（Ｓｉ－Ｎ）結合の割合は、約１０％から約２５％であり得る。分光法で測定されるシリコン－酸素結合（Ｓｉ－Ｏ）のピーク位置は、約１０５０ １／ｃｍから約１１００ １／ｃｍであり得る。ＧＩ層２０６の応力は、約－４５０ＭＰａから約７００ＭＰａである。ＧＩ層２０６がＳｉｘＮｙを含む工程３４０の例示的なプロセス変数を表１に示す。ＧＩ層２０６がＳｉｘＯｙを含む工程３４０の例示的なプロセス変数を表２に示す。
［００３９］表１：ＳｉｘＮｙを含むＧＩ層に対する工程３４０の例示的なプロセス変数。空白のセルは、その変数が適用されないことを示す。
［００４０］表２：ＳｉｘＯｙを含むＧＩ層に対する工程３４０の例示的なプロセス変数。空白のセルは、その変数が適用されないことを示す。
[0040] Table 2: Exemplary process variables of
［００４１］容量結合プラズマ化学気相堆積（ＣＣＰ－ＣＶＤ）プロセスでは、平行平板電極等の対向電極が設けられ、一方の電極はグラウンドに結合され、他方は電源に結合され、その間にガスが導入されて、実質的にキャパシタコンデンサが形成される。電源付き電極に電力を供給することにより、電気エネルギーがガスに容量結合され、そのプラズマが形成される。プラズマのイオン密度は、ガスに伝達される電力の関数である。一方、ＩＣＰでは、プラズマが形成されるガス領域をコイルが取り囲み、又はその上にあり、コイルを通って流れる電気エネルギーがガスに電磁的に結合し、ガス原子又は分子をイオン化又はその他の方法で通電する。この場合も、プラズマのイオン密度は、ガスに結合されるエネルギーの関数である。ＣＣＰシステムでは、電極の１つは通常、基板支持体でもあるため、ガスに結合できる電力は、その電力が基板に及ぼす潜在的な悪影響によって制限される。これに対し、ＩＣＰ方式を利用すると、ガスの原子及び分子をイオン化するための電力が、基板を保持する回路部品から切り離され、より高い電力を用いてプラズマに高いエネルギーを与えることができるため、基板に悪影響を与えずにプラズマ中のイオン密度を高くすることができる。このようにして、ＩＣＰ源（すなわち、ＨＤＰ－ＣＶＤプロセス）からＨＤＰが生成され得る。 [0041] In a capacitively coupled plasma chemical vapor deposition (CCP-CVD) process, opposed electrodes, such as parallel plate electrodes, are provided, one electrode coupled to ground and the other coupled to a power source, between which a gas is introduced. to essentially form a capacitor capacitor. By supplying power to the powered electrodes, electrical energy is capacitively coupled to the gas and its plasma is formed. The ion density of the plasma is a function of the power transferred to the gas. In ICP, on the other hand, a coil surrounds or overlies the gas region in which the plasma is formed, and electrical energy flowing through the coil electromagnetically couples to the gas, ionizing or otherwise ionizing the gas atoms or molecules. Turn on electricity. Again, the ion density of the plasma is a function of the energy coupled to the gas. In CCP systems, one of the electrodes is typically also the substrate support, so the power that can be coupled to the gas is limited by the potential negative effects that power may have on the substrate. On the other hand, when using the ICP method, the power for ionizing gas atoms and molecules is separated from the circuit components that hold the substrate, and higher power can be used to give high energy to the plasma. The ion density in the plasma can be increased without adversely affecting the substrate. In this way, HDP can be produced from an ICP source (ie, an HDP-CVD process).
［００４２］ＨＤＰ－ＣＶＤを用いたＳｉＯｘを含むＧＩ層２０６の堆積は、予想以上に、下層の金属酸化物層２０４の移動度の増加をもたらすことが分かっている。金属酸化物層２０４（例えば、ＩｎＧａＺｎＯ４）の移動度は、１５ｃｍ２／Ｖｓ未満から約１５０ｃｍ２／Ｖｓを上回り、例えば最大約４５０ｃｍ２／Ｖｓ、又はそれ以上に高くなり得る。更に、金属酸化物層２０４の飽和時の移動度は約３０００ｃｍ２／Ｖｓを上回り得る。同じ金属酸化物層２０４にＳｉＯｘを堆積させるためにＣＣＰを用いたＣＶＤプロセスを用いる場合、移動度又は飽和時の移動度のそのような増加はない。ＨＤＰ－ＣＶＤを用いたＧＩ層２０６の堆積が、下層の金属酸化物層２０４の化学的変換を引き起こし、その結果、移動度が高くなると考えられる。金属酸化物層２０４とＧＩ層２０６との接合面は、キャリア密度が増加し、金属酸化物層の移動度が高くなり得る。インジウム（Ｉｎ）を含む金属酸化物層２０４では、金属酸化物層からＧＩ層２０６へのＩｎ原子の拡散により、キャリア生成が増加し、したがって移動度が高くなり得る。更に、金属酸化物層２０４に構造変化が生じて、原子の拡散により原子欠陥が治癒する等、移動度が更に高くなり得る。
[0042] Deposition of the
［００４３］工程３５０において、図２Ｄに示すように、ゲート電極２０８が形成される。幾つかの実施形態では、ゲート電極２０８は、ＧＩ層２０６の上に形成される。ゲート電極２０８は、モリブデン（Ｍｏ）、クロム（Ｃｒ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ＭｏＷを含む合金金属、ＭｏＷ、ＴｉＣｕ、ＭｏＣｕ、ＭｏＣｕＭｏ、ＴｉＣｕＴｉ、ＭｏＷＣｕ、ＭｏＷＣｕＭｏＷを含む導電性材料の組合せ、導電性金属酸化物、例えばインジウムスズ酸化物（ＩｎＳｎＯ）（ＩＴＯ）及びインジウム亜鉛酸化物（ＩｎＺｎＯ）（ＩＺＯ）、又はそれらの任意の組み合わせ等を含む任意の導電性材料であってよい。幾つかの実施形態では、ゲート電極２０８は、単一の工程で堆積される。他の実施形態では、金属層を形成するために、ゲート電極２０８の材料が第１の副工程で堆積され、ゲート電極２０８を作製するために、金属層の１又は複数の残留部分がエッチングされる。ゲート電極２０８は、ＴＦＴ２００の層全体に電圧を供給するために、電源（図示せず）としてのゲート線信号に接続されるように構成される。
[0043] At
［００４４］工程３６０において、図２Ｅに示すように、ＧＩ層２０６（図２Ｄ）の１又は複数の残留部分２０６＊がエッチングされる。幾つかの実施形態では、ゲート電極２０８は、ＧＩ層２０６を所望のサイズ及び形状にエッチングするためのマスクとして機能する。幾つかの実施形態では、ＧＩ層２０６のウェットエッチング速度（ＷＥＲ）は、約２００Å／分から約７０００Å／分である。工程３６０は、ドライエッチングを含み得る。
[0044] At
［００４５］工程３７０において、図２Ｆに示すように、層間絶縁体（ＩＬＤ）層２１０が形成される。幾つかの実施形態では、ＩＬＤ層２１０は、ゲート電極２０８及び金属酸化物層２０４の上に形成される。ＩＬＤ層２１０は、単一二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。幾つかの実施形態では、ＩＬＤ層２１０は、工程３３０と同じプロセスパラメータを用いて堆積される。ＩＬＤ層２１０は、化学機械研磨（ＣＭＰ）等により平坦化され得る。ＩＬＤ層２１０は、ＨＤＰ－ＣＶＤ又はＣＣＰを用いたＣＶＤプロセスを用いて堆積され得る。
[0045] At
［００４６］シーケンス３８０の結果、図２Ｇに示すように、ＩＬＤ層２１０にソース電極２１２、ドレイン電極２１４、ソース電極ビア２１６、及びドレイン電極ビア２１８が形成される。シーケンス３８０は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。幾つかの実施形態では、第１の工程において、金属酸化物層２０４の一部が露出するように、ＩＬＤ層２１０の一部がエッチングされる。第２の工程において、ソース電極２１２、ドレイン電極２１４、ソース電極ビア２１６、及びドレイン電極ビア２１８を形成するために、金属酸化物層２０４の一部分を露出させるＩＬＤの部分が導電性材料で充填される。導電性材料は、Ｍｏ、Ｃｒ、Ｃｕ、Ｔｉ、Ｔａ、Ｗ、ＭｏＷを含む合金金属、ＭｏＷ、ＴｉＣｕ、ＭｏＣｕ、ＭｏＣｕＭｏ、ＴｉＣｕＴｉ、ＭｏＷＣｕ、ＭｏＷＣｕＭｏＷを含む導電性材料の組み合わせ、ＩＴＯ又はＩＺＯ等の導電性金属酸化物等を含む任意の導電性材料の組み合わせ、又はそれらの任意の組み合わせを含む。
[0046]
［００４７］工程３９０において、図２Ｈに示すように、パッシベーション層２２０が形成される。幾つかの実施形態では、パッシベーション層２２０は、ＩＬＤ層２１０、ソース電極２１２、及びドレイン電極２１４の上に形成される。パッシベーション層２２０は、ＩＬＤ層２１０又は緩衝層２０２に使用される任意の材料を含み得る。パッシベーション層２２０は、ＨＤＰ－ＣＶＤ又はＣＣＰを用いたＣＶＤプロセスを用いて堆積され得る。幾つかの実施形態では、パッシベーション層２２０は、工程３３０と同じプロセスパラメータを使用して堆積される。パッシベーション層２２０は、化学機械研磨（ＣＭＰ）等により平坦化され得る。
[0047] At
［００４８］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４の下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
[0048] In some embodiments, a buffer layer (not shown) is disposed over the
［００４９］幾つかの実施形態では、ＴＦＴ２００は、緩衝層の上及び金属酸化物層２０４の下に配置された二次緩衝層（図示せず）を更に含む。シールド金属（図示せず）は、緩衝層の上、二次緩衝層内、及び金属酸化物層２０４の下に配置される。二次緩衝層は、上述した緩衝層の材料のいずれかを含み得る。シールド金属は、上述したゲート電極２０８の材料のいずれかを含み得る。シールド金属により、ＴＦＴ２００の望ましくない電磁波への暴露が低減する。
[0049] In some embodiments,
［００５０］図４Ａ～４Ｊは、一実施形態に係る２つのトランジスタ構造４００を示す断面図である。図５は、同じ実施形態に係る２つのトランジスタ構造４００を形成する方法５００のフロー図である。説明を容易にするために、図４Ａ～４Ｊ、５、６、及び７を、図１のチャンバ１００を参照しながら説明する。しかし、チャンバ１００以外のＩＣＰ－ＣＶＤチャンバが方法５００と共に利用され得ることに留意されたい。方法５００は、ＣＰＵ１９１によって実行されると、チャンバ１００に方法５００を実行させる命令を含むコンピュータ可読媒体として、コントローラ１９０に記憶され得る又はアクセス可能であり得る。
[0050] FIGS. 4A-4J are cross-sectional views of two
［００５１］図示のように、２つのトランジスタ構造４００は、基板１０２を含む（図４Ａ）。
[0051] As shown, a two-
［００５２］方法５００は、図４Ｂに示すように、第１の金属酸化物層２０４Ａが形成される工程５１０で始まる。幾つかの実施形態では、基板１０２の第１の部分４９１の上に（又は、存在する場合は緩衝層２０２の上に）、第１の金属酸化物層２０４Ａが形成される。工程５１０は、工程３１０と同様に実施され得る。
[0052] The
［００５３］工程５４０において、図４Ｃに示すように、ＧＩ層２０６（代替的に界面ＧＩ層と呼ばれる）が堆積される。ＧＩ層は、第１の金属酸化物層２０４Ａの少なくとも一部の上に堆積される。ＧＩ層２０６は、金属酸化物層２０４Ａと直接接触する。工程５４０は、工程３４０と同様に実施され得る。
[0053] At
［００５４］工程５５０において、図４Ｄに示すように、第２の金属酸化物層２０４Ｂが形成される。幾つかの実施形態では、第２の金属酸化物層２０４Ｂは、ＧＩ層２０６の上の、基板１０２の第２の部分４９２の上に形成される。工程５５０は、工程５１０と同様に実施され得る。
[0054] In
［００５５］工程５５５において、図４Ｅに示すように、二次ＧＩ層（代替的にバルク層と呼ばれる）４０６が堆積される。二次ＧＩ層４０６は、ＧＩ層２０６及び第２の金属酸化物層２０４Ｂの上に堆積される。二次ＧＩ層４０６は、第２の金属酸化物層２０４Ｂと直接接触する。二次ＧＩ層４０６は、ＧＩ層２０６に含まれる任意の材料を含み得る。二次ＧＩ層の堆積は、ＣＣＰを用いたＣＶＤプロセスを含む。工程５５５は、工程３４０と同様に実施され得る。
[0055] In
［００５６］工程５６０において、図４Ｆに示すように、第１のゲート電極２０８Ａ及び第２のゲート電極２０８Ｂが形成される。幾つかの実施形態では、第１及び第２のゲート電極２０８Ａ、２０８Ｂは、二次ＧＩ層４０６の上に形成される。第１のゲート電極２０８Ａは、第１金属酸化物層２０４Ａの上に形成され、第２のゲート電極２０８Ｂは、第２の金属酸化物層２０４Ｂの上に形成される。工程５６０は、工程３５０と同様に実施され得る。
[0056] In
［００５７］工程５７０において、図４Ｇに示すように、ＧＩ層２０６の１又は複数の残留部分２０６＊及び二次ＧＩ層４０６（図４Ｆ）の１又は複数の残留部分４０６＊がエッチングされる。幾つかの実施形態では、第１のゲート電極２０８Ａ及び第２のゲート電極２０８Ｂは、ＧＩ層２０６を所望のサイズ及び形状にエッチングするためのマスクとして機能し、第１のＧＩ層部分（代替的に界面ＧＩ層と呼ばれる）２０６Ａ、第１の二次ＧＩ部分（代替的にバルクＧＩ層と呼ばれる）４０６Ａ、下側層２０６Ｂ、及びＧＩ層４０６Ｂが形成される。同様に、幾つかの実施形態では、第１のゲート電極２０８Ａ及び第２のゲート電極２０８Ｂは、二次ＧＩ層４０６を所望のサイズ及び形状にエッチングするためのマスクとして機能し、第１のＧＩ層部分２０６Ａ、第１の二次ＧＩ部分４０６Ａ、下側層２０６Ｂ、及びＧＩ層４０６Ｂが形成される。下側層２０６Ｂと第１のＧＩ層部分２０６Ａを単一の工程５７０で形成することで、マスキングとエッチング工程の合計回数が減る。更に、マスキング及びエッチング工程が減るため、スループットが向上し、操作員の所有経費（ＣｏＯ）が低減する。また、工程５７０は、２つのトランジスタ構造４００のサイズを減少させ、したがって、２つのトランジスタ構造４００を含むディスプレイのスペースが減少する。工程５７０は、工程３６０と同様に実施され得る。
[0057] In
［００５８］工程５８０において、図４Ｈに示すように、ＩＬＤ層２１０が形成される。幾つかの実施形態では、ＩＬＤ層は、第１及び第２のゲート電極２０８Ａ、２０８Ｂの上に形成される。工程５８０は、工程３７０と同様に実施され得る。
[0058] At
［００５９］シーケンス５９０の結果、図４Ｉに示すように、ＩＬＤ層２１０に第１のソース電極２１２Ａ、第２のソース電極２１２Ｂ、第１のドレイン電極２１４Ａ、第２のドレイン電極２１４Ｂ、第１のソース電極ビア２１６Ａ、第２のソース電極ビア２１６Ｂ、第１のドレイン電極ビア２１８Ａ、及び第２のドレイン電極ビア２１８Ｂが形成される。シーケンス５９０は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。幾つかの実施形態では、第１の金属酸化物層２０４Ａの一部が露出し、第２の金属酸化物層２０４Ｂの一部が露出するように、ＩＬＤ層２１０の一部が第１の工程でエッチングされる。第２の工程において、ソース電極２１２Ａ、２１２Ｂ、ドレイン電極２１４Ａ、２１４Ｂ、ソース電極ビア２１６Ａ、２１６Ｂ、及びドレイン電極ビア２１８Ａ、２１８Ｂを形成するために、ＩＬＤの第１金属酸化物層２０４Ａを露出させる部分が導電性材料で充填される。シーケンス５９０は、シーケンス３８０と同様に実施され得る。
[0059] As a result of
［００６０］工程５９５において、図４Ｊに示すように、パッシベーション層２２０が形成される。幾つかの実施形態では、パッシベーション層２２０は、ＩＬＤ層２１０、ソース電極２１２Ａ、２１２Ｂ、及びドレイン電極２１４Ａ、２１４Ｂの上に形成される。工程５９５は、工程３９０と同様に実施され得る。このように、２つのトランジスタ構造４００に、２つのＴＦＴ４０１Ａ、４０１Ｂが形成される。２つのＴＦＴ４０１Ａ、４０１Ｂは、直列又は並列に接続され得る。２つのＴＦＴ４０１Ａ、４０１Ｂは、同じ入力電圧信号を受信し得る、又は異なる電圧信号を受信し得る。
[0060] At
［００６１］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
[0061] In some embodiments, a buffer layer (not shown) is disposed over the
［００６２］幾つかの実施形態では、２つのトランジスタ構造４００は、緩衝層の上に、金属酸化物層２０４Ａ及び下側層２０６Ｂの下に配置された二次緩衝層（図示せず）を更に含む。緩衝層の上、二次緩衝層内、及び金属酸化物層２０４Ａ、２０４Ｂの一方、又は両方の下に、１又は複数のシールド金属（図示せず）が配置される。
[0062] In some embodiments, the two
［００６３］図６は、一実施形態に係る２つのトランジスタ構造６００を示す図である。方法５００は、以下により詳細に説明するように、２つのトランジスタ構造６００を形成するために使用することも可能である。
[0063] FIG. 6 is a diagram illustrating a two
［００６４］図示したように、２つのトランジスタ構造６００は、第１のＴＦＴ６０１Ａ及び第２のＴＦＴ６０１Ｂを含む。第１のＴＦＴ６０１Ａは、第１のＴＦＴ４０１Ａ（図４Ｊ）と同様であり得る。しかし、第１のＴＦＴ６０１Ａは、二次ＧＩ層を含まないため、工程５５５は省略可能である。
[0064] As shown, the two
［００６５］第２のＴＦＴ６０１Ｂは、第２のＴＦＴ４０１Ｂ（図４Ｊ）と同様であり得る。ただし、第２の金属酸化物層２０４Ｂは、ＩＬＤ層２１０の上に配置されるため、工程５６０の後に工程５５０が実行される。また、第２のソース電極２１２Ｂ及び第２のドレイン電極２１４Ｂは、第２の金属酸化物層２０４Ｂに直接接触し、ソース電極ビア又はドレイン電極ビアは含まれない。
[0065]
［００６６］幾つかの実施形態では、２つのトランジスタ構造６００は、緩衝層の上に配置された二次緩衝層（図示せず）を更に含む。緩衝層の上、二次緩衝層内、及び金属酸化物層２０４Ａ、２０４Ｂの一方、又は両方の下に、１又は複数のシールド金属（図示せず）が配置される。
[0066] In some embodiments, the two
［００６７］２つのＴＦＴ６０１Ａ、６０１Ｂは、直列又は並列に接続され得る。２つのＴＦＴ６０１Ａ、６０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
[0067] The two
［００６８］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
[0068] In some embodiments, a buffer layer (not shown) is disposed over the
［００６９］図７は、一実施形態に係る２つのトランジスタ構造７００を示す図である。方法５００は、以下により詳細に説明するように、２つのトランジスタ構造７００を形成するために使用することも可能である。
[0069] FIG. 7 is a diagram illustrating a two
［００７０］図示したように、２つのトランジスタ構造７００は、第１のＴＦＴ７０１Ａ及び第２のＴＦＴ７０１Ｂを含む。第１のＴＦＴ７０１Ａは、第１のＴＦＴ４０１Ａ（図４Ｊ）と同様である。ただし、第１のＴＦＴ７０１Ａは、二次ＧＩ層を含まないため、工程５５５は省略可能である。また、２つのトランジスタ構造７００は、ＩＬＤ層２１０の上及びパッシベーション層２２０の下に配置されたエッチング停止層（ＥＳＬ）７１０を含む。ＥＳＬ７１０は、工程５５０の次の工程で形成され得る。ＥＳＬ７１０の形成は、工程３７０と同様に実施され得る。ＥＳＬ７１０は、ＩＬＤ層２１０に含まれる任意の材料を含み得る。ＥＳＬ７１０の上に、第１のソース電極２１２Ａ及び第１のドレイン電極２１４Ａが配置される。ＥＳＬ７１０及びＩＬＤ層２１０内に、第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１８Ａが配置される。
[0070] As shown, the two
［００７１］第２のＴＦＴ７０１Ｂは、第２のＴＦＴ４０１Ｂ（図４Ｊ）と同様である。ただし、第２の金属酸化物層２０４ＢはＥＳＬ７１０の上に配置されるため、工程５５０は工程５６０の後に実行される。ＥＳＬ７１０の上に、第２のソース電極２１２Ｂ及び第２のドレイン電極２１４Ｂが配置される。ＥＳＬ７１０内に、第２のソース電極ビア２１６Ｂ及び第２のドレイン電極ビア２１８Ｂが配置される。
[0071] The
［００７２］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
[0072] In some embodiments, a buffer layer (not shown) is disposed over the
［００７３］幾つかの実施形態では、２つのトランジスタ構造７００は、緩衝層の上に配置された二次緩衝層（図示せず）を更に含む。緩衝層の上、二次緩衝層内、及び第２の金属酸化物層２０４Ａ、２０４Ｂの一方、又は両方の下に、１又は複数のシールド金属（図示せず）が配置される。
[0073] In some embodiments, the two
［００７４］２つのＴＦＴ７０１Ａ、７０１Ｂは、直列又は並列に接続され得る。２つのＴＦＴ７０１Ａ、７０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
[0074] The two
［００７５］図８は、一実施形態に係る２つのトランジスタ構造８００を示す図である。方法３００は、以下により詳細に説明するように、２つのトランジスタ構造８００を形成するために使用することも可能である。
[0075] FIG. 8 is a diagram illustrating a two
［００７６］図示したように、２つのトランジスタ構造８００は、第１のＴＦＴ８０１Ａ及び第２のＴＦＴ８０１Ｂを含む。第１のＴＦＴ８０１Ａは、ＴＦＴ２００（図２Ｈ）と同様であり得る。第２のＴＦＴ８０１Ｂは、ＴＦＴ２００（図２Ｈ）と同様であり得る。ただし、ＧＩ層及びゲート電極は含まれない。２つのトランジスタ構造８００は、工程３１０が第２の金属酸化物層２０４Ｂを堆積させることを更に含む方法３００を用いて形成され得る。
[0076] As shown, the two
［００７７］幾つかの実施形態では、緩衝層（図示せず）が、基板１０２の上及び金属酸化物層２０４Ａの下に配置される。緩衝層は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。
[0077] In some embodiments, a buffer layer (not shown) is disposed over the
［００７８］２つのトランジスタ構造８００は、基板１０２の上に配置された緩衝層２０２を更に含む。緩衝層２０２は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、多層窒化ケイ素／酸化ケイ素（ＳｉＮｘ／ＳｉＯｙ）、酸窒化ケイ素（ＳｉＯＮ）、他の絶縁材料、又はそれらの組み合わせ等の絶縁材料を含む。緩衝層２０２の上に、二次緩衝層２０３が配置される。二次緩衝層２０３は、緩衝層２０２に含まれる材料のいずれかを含む。シールド金属８０８Ｂが、緩衝層２０２の上、二次緩衝層２０３内、及び金属酸化物層２０４Ｂの下に配置される。シールド金属９０８Ｂは、ＴＦＴ８０１Ｂの層全体に電圧を供給するための電源（図示せず）としてのゲート線信号に接続されるように構成される。
[0078] Two
［００７９］幾つかの実施形態では、２つのトランジスタ構造８００は、緩衝層２０２の上、二次緩衝層２０３内、及び第１の金属酸化物層２０４Ａの下に配置された追加のシールド金属を更に含む。
[0079] In some embodiments, the two
［００８０］２つのＴＦＴ８０１Ａ、８０１Ｂは、直列又は並列に接続され得る。また、２つのＴＦＴ８０１Ａ、８０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
[0080] The two
［００８１］図９Ａ～９Ｎは、一実施形態に係る２つのトランジスタ構造９００を示す概略断面図である。図１０は、同じ実施形態に係る２つのトランジスタ構造９００を形成する方法１０００のフロー図である。方法工程を、図１、９Ａ～９Ｎ、及び１０と関連して説明するが、当業者であれば、方法１０００の工程を任意の順序で実行するように構成された任意のシステムが、本明細書に記載の実施形態の範囲に入ることを理解するであろう。説明を容易にするために、図９Ａ～９Ｎ及び１０を、図１のチャンバ１００を参照しながら説明する。しかしながら、チャンバ１００以外のＩＣＰ－ＣＶＤチャンバを方法１０００と組み合わせて利用することができることに留意されたい。方法１０００は、ＣＰＵ１９１によって実行されると、チャンバ１００に方法１０００を実行させる命令を含むコンピュータ可読媒体として、コントローラ１９０に記憶され得る又はアクセス可能であり得る。
[0081] FIGS. 9A-9N are schematic cross-sectional views illustrating two
［００８２］図示のように、２つのトランジスタ構造９００は、基板１０２を含む（図９Ａ）。
[0082] As shown, a two-
［００８３］方法１０００は、図９Ｂに示すように、ポリシリコン層９０４Ａが堆積される工程１００５で始まる。幾つかの実施形態では、ポリシリコン層９０４Ａは、基板１０２の上（又は、存在する場合は緩衝層２０２の上）に堆積される。ポリシリコン層９０４Ａは、任意の所望の方法を用いて堆積させることができる。工程１００５は、イオン注入等によって、ポリシリコン層９０４Ａをｎ型又はｐ型ドーパント（例えば、Ｂ又はＮ）でドープすることを含む。
[0083]
［００８４］工程１０１０において、図９Ｃに示すように、第１のＧＩ層２０６が堆積される。幾つかの実施形態では、第１のＧＩ層は、ポリシリコン層９０４Ａの少なくとも一部の上に堆積される。工程１０１０は、工程３４０と同様に実施され得る。
[0084] At
［００８５］工程１０２０において、図９Ｄに示すように、第１のゲート電極２０８Ａ及びシールド金属９０８Ｂが形成される。幾つかの実施形態では、第１のゲート電極２０８Ａ及びシールド金属９０８Ｂは、第１のＧＩ層２０６の上に形成される。第１のゲート電極２０８Ａは、ポリシリコン層９０４Ａの上に形成される。幾つかの実施形態では、第１の副工程において金属層が堆積され、第２の副工程において第１のゲート電極２０８Ａ及びシールド金属９０８Ｂを形成するために、金属層の１又は複数の残留部分が除去される。工程１０２０は、工程３５０と同様に実施され得る。
[0085] In
［００８６］工程１０２５において、図９Ｅに示すように、二次ＩＬＤ層９１０が形成される。幾つかの実施形態では、二次ＩＬＤ層９１０は、第１のゲート電極２０８Ａ及びシールド金属９０８Ｂの上に形成される。二次ＩＬＤ層９１０は、ＩＬＤ層２１０の材料のうちのいずれかを含む。工程１０２５は、工程３７０と同様に実施され得る。
[0086] At
［００８７］シーケンス１０３０の結果、図９Ｆに示すように、二次ＩＬＤ層９１０に、二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａが形成される。シーケンス１０３０は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。幾つかの実施形態では、第１の工程でポリシリコン層９０４Ａの一部が露出するように、二次ＩＬＤ層９１０の一部がエッチングされる。二次ＩＬＤ層９１０の一部は、二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａを形成するために、第２の工程において導電性材料で充填される。二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａは、第１のソース電極２１２Ａ、第１のドレイン電極２１４Ａ、第１のソース電極ビア２１６Ａ、及び第１のドレイン電極ビア２１８Ａに含まれる材料のいずれかを含む。シーケンス１０３０は、シーケンス３８０と同様に実施され得る。
[0087] As a result of
［００８８］工程１０３５において、図９Ｇに示すように、二次緩衝層２０３が形成される。幾つかの実施形態では、二次緩衝層２０３は、二次ソース電極９１２Ａ、二次ドレイン電極９１４Ａ、二次ソース電極ビア９１６Ａ、及び二次ドレイン電極ビア９１８Ａの上に堆積される。二次緩衝層２０３は、ＨＤＰ－ＣＶＤ又はＣＣＰを用いたＣＶＤプロセスを用いて堆積させることができる。
[0088] In
［００８９］工程１０４０において、図９Ｈに示すように、第２の金属酸化物層２０４Ｂが形成される。幾つかの実施形態では、第２の金属酸化物層２０４Ｂは、二次緩衝層２０３の上に形成される。工程１０４０は、工程５１０と同様に実施され得る。
[0089] In
［００９０］工程１０５０において、図９Ｉに示すように、二次ＧＩ層４０６が堆積される。二次ＧＩ層４０６は、第２の金属酸化物層２０４Ｂの上に堆積される。二次ＧＩ層４０６は、第２の金属酸化物層２０４Ｂと直接接触する。工程１０５０は、工程５５５と同様に実施され得る。
[0090] At
［００９１］工程１０６０において、図９Ｊに示すように、第２のゲート電極２０８Ｂが形成される。幾つかの実施形態では、第２のゲート電極２０８Ｂは、二次ＧＩ層４０６の上に形成される。第２のゲート電極２０８Ｂは、第２の金属酸化物層２０４Ｂの上に形成される。工程１０６０は、工程３５０と同様に実施され得る。
[0091] In
［００９２］工程１０６５において、図９Ｋに示すように、二次ＧＩ層４０６（図９Ｊ）の１又は複数の残留部分４０６＊がエッチングされる。幾つかの実施形態では、第２のゲート電極２０８Ｂは、二次ＧＩ層４０６を所望のサイズ及び形状にエッチングするためのマスクとして機能する。工程１０６５は、工程３６０と同様に実施され得る。
[0092] At
［００９３］工程１０７０において、図９Ｌに示すように、ＩＬＤ層２１０が形成される。幾つかの実施形態では、ＩＬＤ層２１０は、第２のゲート電極２０８Ｂ及び金属酸化物層２０６Ｂの上に形成される。工程１０７０は、工程３７０と同様に実施され得る。
[0093] In
［００９４］シーケンス１０７５の結果、図９Ｍに示すように、ＩＬＤ層２１０にソース電極２１２Ａ、２１２Ｂ、ドレイン電極２１４Ａ、２１４Ｂ、ソース電極ビア２１６Ａ、２１６Ｂ、及びドレイン電極ビア２１８Ａ、２１８Ｂが形成される。シーケンス１０７５は、当技術分野で用いられるゲート及びドレイン電極構造を形成する任意の従来の方法を含み得る。第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１８Ａは、それぞれ二次ソース電極９１２Ａ及び二次ドレイン電極９１４Ａに電気的に接触する。シーケンス１０７５は、シーケンス３８０と同様に実施され得る。
[0094] As a result of
［００９５］工程１０８０において、図９Ｎに示すように、パッシベーション層２２０が形成される。幾つかの実施形態では、パッシベーション層２２０は、ＩＬＤ層２１０、ソース電極２１２Ａ、２１２Ｂ、及びドレイン電極２１４Ａ、２１４Ｂの上に堆積される。工程１０８０は、工程３９０と同様に実施され得る。このように、２つのトランジスタ構造４００に第１のＴＦＴ（代替的にポリシリコンＴＦＴと呼ばれる）９０１Ａ及び第２のＴＦＴ（代替的に金属酸化物（ＭＯｘ）ＴＦＴと呼ばれる）９０１Ｂが形成される。
[0095] At
［００９６］幾つかの実施形態では、シールド金属９０８Ｂは、二次ＩＬＤ層９１０の上に形成される。これらの実施形態では、工程１０２０は２つの副工程に分離され、シールド金属９０８Ｂが形成される副工程は、工程１０２５の後に実行される。
[0096] In some embodiments,
［００９７］幾つかの実施形態では、シーケンス１０３０は実行されず、従って、二次ソース電極、二次ソース電極ビア、二次ドレイン電極、及び二次ドレイン電極ビアは形成されない。これらの実施形態では、第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１６Ａは更に、二次ＩＬＤ層９１０及び二次緩衝層２０３に配置される。したがって、第１のソース電極ビア２１６Ａ及び第１のドレイン電極ビア２１８Ａは、ポリシリコン層９０４Ａと直接電気的に接触する。
[0097] In some embodiments,
［００９８］幾つかの実施形態では、ポリシリコン層９０４はＰ型ドープ（例えば、Ｂで）され、金属酸化物層２０４ＢはＮ型ドープ（例えば、Ｎで）される。
[0098] In some embodiments, polysilicon layer 904 is P-doped (eg, with B) and
［００９９］２つのＴＦＴ９０１Ａ、９０１Ｂは、直列又は並列に接続され得る。また、２つのＴＦＴ９０１Ａ、９０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
[0099] The two
［０１００］図１１は、一実施形態に係る２つのトランジスタ構造１１００を示す図である。方法３００は、以下により詳細に説明するように、２つのトランジスタ構造１１００を形成するために使用することも可能である。
[0100] FIG. 11 is a diagram illustrating a two
［０１０１］図示したように、２つのトランジスタ構造１１００は、第１のＴＦＴ１１０１Ａ及び第２のＴＦＴ１１０１Ｂを含む。第１のＴＦＴ１１０１Ａは、ＴＦＴ２００（図２Ｉ）と同様であり得る。しかし、第１の金属層の代わりに、ポリシリコン層９０４Ａが含まれる。したがって、工程３１０は、第２の金属酸化物層９０４Ｂのみを形成する。また、工程１００５が含まれる。第２のＴＦＴ１１０１Ｂは、ＴＦＴ２００（図２Ｉ）と同様である。２つのトランジスタ構造１１００は、基板１０２の上及びＩＬＤ層２１０の下に配置された緩衝層２０２を更に含む。２つのトランジスタ構造１１００は、シールド金属９０８Ｂを更に含む。シールド金属９０８Ｂは、基板１０２の上、緩衝層２０２内、及び金属酸化物層９０４Ｂの下に配置される。ＧＩ層２０６Ａは、ＧＩ層２０６Ａの下にあるポリシリコン層９０４Ａの移動度を増加させない。
[0101] As shown, the two
［０１０２］幾つかの実施形態では、ＧＩ層２０６は、工程３６０において、ポリシリコン層９０４Ａの表面９０４Ｓ全体の上と金属酸化物層２０４Ｂの上の両方にＧＩ層が存在するように、エッチングされる。
[0102] In some embodiments, the
［０１０３］幾つかの実施形態では、ＧＩ層２０６はエッチングされず、したがって、ＧＩ層２０６は、ポリシリコン層９０４Ａ及び金属酸化物層２０４Ｂの両方の上に１つの層として配置される。
[0103] In some embodiments,
［０１０４］２つのＴＦＴ１１０１Ａ、１１０１Ｂは、直列又は並列に接続され得る。また、２つのＴＦＴ１１０１Ａ、１１０１Ｂは、同じ入力電圧信号又は異なる電圧信号を受信し得る。
[0104] The two
［０１０５］上述した２つのトランジスタ構造（例えば、２つのトランジスタ構造４００、６００、７００、８００、９００、１１００）のそれぞれにおける２つのＴＦＴは、液晶ディスプレイ（ＬＣＤ）又は有機発光ダイオード（ＯＬＥＤ）ディスプレイピクセル回路、又はパネル（ＧＩＰ）回路におけるゲートドライバとして使用される。例えば、２つのトランジスタ構造における各ＴＦＴは、ＯＬＥＤピクセル回路におけるスイッチングＴＦＴ又は駆動ＴＦＴとして使用され得る。２つのトランジスタ構造は各々、第２のＴＦＴ（例えば、ＴＦＴ４０１Ｂ、６０１Ｂ、７０１Ｂ、８０１Ｂ、９０１Ａ、１１０１Ａ）よりも高い移動度を有する第１のＴＦＴ（例えば、ＴＦＴ４０１Ａ、６０１Ａ、７０１Ａ、８０１Ａ、９０１Ｂ、１１０１Ｂ）を有するＴＦＴを含む。第１のＴＦＴは、第１のＴＦＴにおいて金属酸化物層の上にＧＩ層が堆積されているため、第２のＴＦＴよりも高い移動度を有し、ＧＩ層はＨＤＰ－ＣＶＤにより堆積される。金属酸化物層と直接接触するＧＩ層、ＨＤＰ－ＣＶＤによって堆積されたＧＩ層は、下位の金属酸化物層の移動度を増加させ、これは、方法３００の説明において上に詳細に記載している。一実施形態によれば、第１のＴＦＴは約３０ｃｍ２／Ｖｓを上回る移動度を有し、第２のＴＦＴは約３０ｃｍ２／Ｖｓを下回る移動度を有する。
[0105] The two TFTs in each of the two transistor structures described above (e.g., two
［０１０６］上述した方法３００、５００、１０００のいずれかにおいて、１又は複数のオプション工程が含まれ得る。オプションとして、開示された金属酸化物層のいずれかが前処理され得る。前処理は、亜酸化窒素（Ｎ２Ｏ）を含むガスを約０．４０ｓｃｃｍ／ｃｍ２から約０．６０ｓｃｃｍ／ｃｍ２の流量で、アルゴンガス（Ａｒ）含むガスを約０ｓｃｃｍ／ｃｍ２（すなわち、Ａｒの並行流なし）から約０．６０ｓｃｃｍ／ｃｍ２の流量で、約１ｍＴｏｒｒから約３００ｍＴｏｒｒのチャンバ圧力、約２５℃から約４００℃の温度で、約１秒から約６００秒の間流すことを含む。一例では、前処理は、亜酸化窒素（Ｎ２Ｏ）を含むガスを約０．４０ｓｃｃｍ／ｃｍ２から約０．６０ｓｃｃｍ／ｃｍ２の流量で、アルゴンガス（Ａｒ）を含むガスを約０ｓｃｃｍ／ｃｍ２（すなわち、Ａｒの並行流なし）から約０．６０ｓｃｃｍ／ｃｍ２の流量で、約１０ｍＴｏｒｒから約１５０ｍＴｏｒｒのチャンバ圧力、約５０℃から約３００℃の温度で、約１秒から約４５秒の間流すことを含む。幾つかの実施形態では、二酸化窒素（ＮＯ２）、ネオンガス（Ｎｅ）、ヘリウムガス（Ｈｅ）、又は上記の混合物も並行に流され得る。前処理により、前処理された金属酸化物層の移動度が高くなり得る。前処理は、静的なチャンバで実行され得る、又は上述したチャンバ１００等の動的なチャンバで線源により実行され得る。
[0106] In any of the
［０１０７］オプションとして、本明細書に開示される金属酸化物層のいずれかの上にシード層が堆積され得る。シード層は、金属酸化物層の少なくとも一部の上に堆積される。シード層は、その上に堆積された層（例えば、ＧＩ層）の接着を改善する。シード層は、約１ｎｍから約１００ｎｍの厚さを有し得る。シード層の堆積は、ＣＣＰを用いたＣＶＤプロセスを含み得る。例えば、シード層の堆積は、ＣＣＰを用いたＣＶＤプロセスを含んでいてよく、次いで、界面シード層の上にＧＩ層が堆積され、ＧＩ層は、ＨＤＰ－ＣＶＤプロセスによって堆積される。シード層が薄いために、シード層の下の金属酸化物層は依然としてＨＤＰ－ＣＶＤプロセスの影響を受け、金属酸化物層の移動度が有利に高くなる。上記実施形態のいずれかにおいて、シードＧＩ層の１又は複数の残留部分の除去も行われ得る。 [0107] Optionally, a seed layer may be deposited on any of the metal oxide layers disclosed herein. A seed layer is deposited on at least a portion of the metal oxide layer. The seed layer improves the adhesion of layers deposited thereon (eg, the GI layer). The seed layer may have a thickness of about 1 nm to about 100 nm. Deposition of the seed layer may include a CVD process using CCP. For example, seed layer deposition may include a CVD process using CCP, then a GI layer is deposited over the interfacial seed layer, and the GI layer is deposited by an HDP-CVD process. Due to the thinness of the seed layer, the metal oxide layer below the seed layer is still affected by the HDP-CVD process and the mobility of the metal oxide layer is advantageously high. In any of the above embodiments, removal of one or more remaining portions of the seed GI layer may also occur.
［０１０８］金属酸化物層の形成、オプションの金属酸化物層の前処理、オプションのシード層の堆積、及びＧＩ層の堆積（以下、ＭＯ／ＧＩ工程と総称する）は、真空ブレークなしで単一のチャンバ（例えば、チャンバ１００）内で実行され得る。別の実施形態では、ＭＯ／ＧＩ工程は、複数のチャンバを有する統合システムで真空ブレークなしで実行可能であり、各ＭＯ／ＧＩ工程は、いずれかのチャンバで実行され得る。あるいは、ＭＯ／ＧＩ工程のいずれかは、任意の数のチャンバで実行可能であり、真空ブレークは、ＭＯ／ＧＩ工程の間に含まれ得る。 [0108] Metal oxide layer formation, optional metal oxide layer pretreatment, optional seed layer deposition, and GI layer deposition (hereinafter collectively referred to as the MO/GI process) can be performed simply without a vacuum break. The method may be performed within one chamber (eg, chamber 100). In another embodiment, MO/GI steps can be performed without a vacuum break in an integrated system with multiple chambers, and each MO/GI step can be performed in either chamber. Alternatively, any of the MO/GI steps can be performed in any number of chambers, and vacuum breaks can be included between MO/GI steps.
［０１０９］一例では、金属酸化物層の形成は第１のチャンバで行われ、基板は真空下で第２のチャンバに移送され、第２のチャンバでＧＩ層が堆積される。別の例では、金属酸化物層の形成は第１のチャンバで行われ、基板は第２のチャンバに真空ブレークで移送され、第２のチャンバでＧＩ層が堆積される。 [0109] In one example, the formation of the metal oxide layer is performed in a first chamber, the substrate is transferred under vacuum to a second chamber, and the GI layer is deposited in the second chamber. In another example, the formation of the metal oxide layer is performed in a first chamber, the substrate is transferred with a vacuum break to a second chamber, and the GI layer is deposited in the second chamber.
［０１１０］上述したように、ＴＦＴを形成する方法及び２つのトランジスタ構造を形成する方法が提供される。本方法は、１又は複数の金属酸化物層及び／又はポリシリコン層を堆積させることを含む。ＧＩ層は、１又は複数の金属酸化物層の上にＨＤＰ－ＣＶＤプロセスを用いて堆積される。 [0110] As described above, methods of forming a TFT and methods of forming a two-transistor structure are provided. The method includes depositing one or more metal oxide layers and/or polysilicon layers. The GI layer is deposited over the metal oxide layer or layers using an HDP-CVD process.
［０１１１］ＨＤＰ－ＣＶＤを用いてＧＩ層を堆積させると、その上に堆積される金属酸化物層及び／又はポリシリコン層の移動度が予想以上に高くなる。ＧＩ層を選択的に配置することにより、ＧＩ層がＨＤＰ－ＣＶＤで堆積されるか、あるいはＣＣＰを用いたＣＶＤプロセスで堆積されるかによって、下層の移動度が制御される。ＧＩ層を堆積させることにより、層堆積後に下層の移動度を制御することが可能になる、すなわち、堆積中に加えて、堆積後に移動度が向上し得る。 [0111] Depositing the GI layer using HDP-CVD results in unexpectedly high mobilities of the metal oxide and/or polysilicon layers deposited thereon. By selectively placing the GI layer, the mobility of the underlying layer is controlled depending on whether the GI layer is deposited by HDP-CVD or by a CVD process using CCP. Depositing a GI layer makes it possible to control the mobility of the underlying layer after layer deposition, ie, the mobility can be enhanced after deposition as well as during deposition.
［０１１２］前述の内容は本開示の実施例を対象としているが、以下の特許請求の範囲によって決定されるその基本的な範囲から逸脱することなく、本開示の他のさらなる実施例を考案することが可能である。 [0112] While the foregoing is directed to embodiments of the disclosure, it is contemplated that other and further embodiments of the disclosure may be made without departing from its essential scope as determined by the following claims. Is possible.
Claims (20)
基板の第１の部分の上に金属酸化物層を形成することと、
前記金属酸化物層の上にゲート絶縁体（ＧＩ）層を堆積させることであって、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含み、前記ＨＤＰ－ＣＶＤプロセスは、
約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、
約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数と
を有する、前記金属酸化物層の上にゲート絶縁体（ＧＩ）層を堆積させることと、
前記ＧＩ層の上にゲート電極を形成することと、
前記ＧＩ層の１又は複数の残留部分をエッチングすることと
を含む方法。 A method of forming a thin film transistor, the method comprising:
forming a metal oxide layer on the first portion of the substrate;
depositing a gate insulator (GI) layer on the metal oxide layer, the silicon-containing layer being deposited by a high-density plasma chemical vapor deposition (HDP-CVD) process using inductively coupled plasma (ICP); The HDP-CVD process includes depositing:
an ICP power density of about 2.3 W/cm 2 to about 5.3 W/cm 2 ;
depositing a gate insulator (GI) layer over the metal oxide layer, having an ICP frequency of about 2 MHz to about 13.56 MHz;
forming a gate electrode on the GI layer;
etching one or more remaining portions of the GI layer.
を更に含む、請求項１に記載の方法。 pretreating the metal oxide layer before depositing the GI layer, the method comprising: exposing the metal oxide layer to a pretreatment ICP; The method of claim 1, further comprising pretreating the oxide layer.
を更に含む、請求項１に記載の方法。 depositing a bulk GI layer on the GI layer, the method comprising depositing a bulk GI layer on the GI layer, the method comprising: a chemical vapor deposition (CVD) process using capacitively coupled plasma (CCP); 2. The method of claim 1, further comprising:
を更に含む、請求項１に記載の方法。 depositing a seed layer on the metal oxide layer before depositing the GI layer, the method comprising: a CVD process using CCP, the seed layer having a thickness of less than about 100 nm; 2. The method of claim 1, further comprising depositing a seed layer over the metal oxide layer before depositing a GI layer.
前記ＩＬＤ層に、ソース電極、ソース電極ビア、ドレイン電極、及びドレイン電極ビアを形成することと、
前記ソース電極、前記ドレイン電極、及び前記ＩＬＤ層の上にパッシベーション層を形成することと
を更に含む、請求項１に記載の方法。 forming an interlayer dielectric (ILD) layer on the gate electrode;
forming a source electrode, a source electrode via, a drain electrode, and a drain electrode via in the ILD layer;
2. The method of claim 1, further comprising forming a passivation layer over the source electrode, the drain electrode, and the ILD layer.
を更に含む、請求項１に記載の方法。 2. The method of claim 1, further comprising forming a polysilicon layer or an additional metal oxide layer over the second portion of the substrate.
基板の第１の部分の上に第１の金属酸化物層を形成することであって、前記基板の前記第１の部分は第１の薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上に第１の金属酸化物層を形成することと、
前記基板の前記第１の部分の上の前記第１の金属酸化物層と接触させて前記第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を堆積することと、
前記基板の第２の部分の上に下側層を形成することであって、前記基板の前記第２の部分は第２のＴＦＴに対応し、前記下側層は前記第２のＴＦＴの第２の金属酸化物層の底面に接触し、前記界面ＧＩ層及び前記下側層を形成することは、
前記第１の部分及び前記第２の部分の上に第１のシリコン含有層を堆積させることであって、前記第１のシリコン含有層は、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスで堆積され、前記ＨＤＰ－ＣＶＤプロセスは、
約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、
約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数と
を有する、前記第１の部分及び前記第２の部分の上に第１のシリコン含有層を堆積させること
を含む、前記基板の前記第１の部分の上の前記第１の金属酸化物層と接触させて前記第１のＴＦＴの界面ゲート絶縁体（ＧＩ）層を堆積させ、前記基板の第２の部分の上に下側層を形成することと、
前記底面を前記下側層と接触させて前記第２のＴＦＴの前記第２の金属酸化物層を形成することと、
前記界面ＧＩ層に接触させて前記第１のＴＦＴのバルクＧＩ層を堆積させ、前記第２の金属酸化物層の上面に接触させて前記第２のＴＦＴのＧＩ層を形成することであって、前記バルクＧＩ層及び前記ＧＩ層を形成することは、容量結合プラズマ（ＣＣＰ）を用いた化学堆積プロセス（ＣＶＤ）で前記第１の部分及び前記第２の部分の上に第２のシリコン含有層を堆積させることを含む、前記界面ＧＩ層に接触させて前記第１のＴＦＴのバルクＧＩ層を堆積させ、前記第２の金属酸化物層の上面に接触させて前記第２のＴＦＴのＧＩ層を形成することと、
前記第１の部分の上に前記第１のＴＦＴの第１のゲート電極を形成し、前記第２の部分の上に前記第２のＴＦＴの第２のゲート電極を形成することと、
前記第１のＴＦＴの前記界面ＧＩ層、前記第１のＴＦＴの前記バルクＧＩ層、前記第２のＴＦＴの前記ＧＩ層、及び前記第２のＴＦＴの前記下側層を形成するために、前記第１の部分及び前記第２の部分から前記第２のシリコン含有層の１又は複数の残留部分を除去することと、
前記基板の上に層間誘電体（ＩＬＤ）層を形成することと
を含む方法。 A method of forming a thin film transistor device, the method comprising:
forming a first metal oxide layer on a first portion of the substrate, the first portion of the substrate corresponding to a first thin film transistor (TFT); forming a first metal oxide layer over the;
depositing an interfacial gate insulator (GI) layer of the first TFT in contact with the first metal oxide layer on the first portion of the substrate;
forming a lower layer on a second portion of the substrate, wherein the second portion of the substrate corresponds to a second TFT, and the lower layer corresponds to a second portion of the second TFT; forming the interfacial GI layer and the lower layer;
depositing a first silicon-containing layer over the first portion and the second portion, the first silicon-containing layer being deposited using high-density plasma chemistry using inductively coupled plasma (ICP); deposited by a vapor phase deposition (HDP-CVD) process, the HDP-CVD process comprising:
ICP power density of about 5.3 W/cm 2 ;
depositing a first silicon-containing layer over the first portion and the second portion, the first portion having an ICP frequency of about 2 MHz to about 13.56 MHz. depositing an interfacial gate insulator (GI) layer of the first TFT in contact with the first metal oxide layer above to form a lower layer over the second portion of the substrate; ,
forming the second metal oxide layer of the second TFT with the bottom surface in contact with the lower layer;
depositing a bulk GI layer of the first TFT in contact with the interfacial GI layer and forming a GI layer of the second TFT in contact with a top surface of the second metal oxide layer; , forming the bulk GI layer and the GI layer includes depositing a second silicon-containing layer on the first portion and the second portion by a chemical deposition process (CVD) using capacitively coupled plasma (CCP). depositing a bulk GI layer of the first TFT in contact with the interfacial GI layer, and depositing a bulk GI layer of the second TFT in contact with a top surface of the second metal oxide layer. forming a layer;
forming a first gate electrode of the first TFT on the first portion, and forming a second gate electrode of the second TFT on the second portion;
to form the interfacial GI layer of the first TFT, the bulk GI layer of the first TFT, the GI layer of the second TFT, and the lower layer of the second TFT; removing one or more remaining portions of the second silicon-containing layer from the first portion and the second portion;
forming an interlayer dielectric (ILD) layer over the substrate.
基板の第１の部分の上にポリシリコン層を形成することであって、前記基板の前記第１の部分はポリシリコン薄膜トランジスタ（ＴＦＴ）に対応する、基板の第１の部分の上にポリシリコン層を形成することと、
前記基板の前記第１の部分の前記ポリシリコン層の上及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることであって、前記基板の前記第２の部分は金属酸化物（ＭＯｘ）ＴＦＴに対応する、前記基板の前記第１の部分の前記ポリシリコン層の上及び第２の部分の上に第１のゲート絶縁体（ＧＩ）層を堆積させることと、
前記ポリシリコンＴＦＴの前記第１のＧＩ層の上に第１のゲート電極を形成し、前記ＭＯｘ ＴＦＴのシールド金属を形成することと、
前記第１のＧＩ層、前記第１のゲート電極、及び前記シールド金属の上に第１の層間誘電体（ＩＬＤ）層を形成することと、
前記基板の前記第２の部分の前記第１のＩＬＤ層の上に前記ＭＯｘ ＴＦＴの金属酸化物層を形成することと、
前記金属酸化物層に第２のＧＩ層を形成することであって、誘導結合プラズマ（ＩＣＰ）を用いた高密度プラズマ化学気相堆積（ＨＤＰ－ＣＶＤ）プロセスでシリコン含有層を堆積させることを含み、前記ＨＤＰ－ＣＶＤプロセスは、
約２．３Ｗ／ｃｍ２から約５．３Ｗ／ｃｍ２のＩＣＰ電力密度と、
約２ＭＨｚから約１３．５６ＭＨｚのＩＣＰ周波数と
を有する、前記金属酸化物層に第２のＧＩ層を形成することと、
前記第２のＧＩ層の上に第２のゲート電極を形成することと、
前記第１のＩＬＤ層、前記金属酸化物層、及び前記第２のゲート電極の上に第２のＩＬＤ層を形成することと
を含む方法。 A method of forming a thin film transistor device, the method comprising:
forming a polysilicon layer on a first portion of the substrate, the first portion of the substrate corresponding to a polysilicon thin film transistor (TFT); forming a layer;
depositing a first gate insulator (GI) layer over the polysilicon layer of the first portion of the substrate and over a second portion of the substrate, the second portion of the substrate comprising: depositing a first gate insulator (GI) layer over the polysilicon layer of the first portion and over a second portion of the substrate, corresponding to a metal oxide (MOx) TFT;
forming a first gate electrode on the first GI layer of the polysilicon TFT and forming a shield metal of the MOx TFT;
forming a first interlayer dielectric (ILD) layer over the first GI layer, the first gate electrode, and the shield metal;
forming a metal oxide layer of the MOx TFT over the first ILD layer of the second portion of the substrate;
forming a second GI layer on the metal oxide layer, the silicon-containing layer being deposited by a high-density plasma chemical vapor deposition (HDP-CVD) process using inductively coupled plasma (ICP); The HDP-CVD process includes:
an ICP power density of about 2.3 W/cm 2 to about 5.3 W/cm 2 ;
forming a second GI layer on the metal oxide layer having an ICP frequency of about 2 MHz to about 13.56 MHz;
forming a second gate electrode on the second GI layer;
forming a second ILD layer over the first ILD layer, the metal oxide layer, and the second gate electrode.
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