JP2024015771A - 半導体装置 - Google Patents

Abstract

【課題】高温環境下での動作時におけるリーク電流の抑制を実現した半導体装置を提供する。【解決手段】基板１００、半導体積層構造２００、ソース電極６００Ｓ、ゲート電極６００Ｇ、ドレイン電極６００Ｄ及びゲート絶縁膜７００を備えた半導体装置１０であって、半導体積層構造は、基板上に形成された第１の窒化物半導体からなる第１半導体層３００と、第１半導体層の上に形成され、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層４００と、を含む。ゲート電極とドレイン電極との間に逆方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が２×１０－５Ａ／ｍｍ以下である。【選択図】図１

Description

本発明は、半導体装置に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われてきた。
近年、数十ＧＨｚから数百ＧＨｚの高周波向けデバイス用途として、ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ）（以下、「ＧａＮ－ＨＥＭＴ」と称する場合がある。）の開発が盛んに行われている。例えば、Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を電子供給層として用いたＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、自発分極およびピエゾ分極によりＡｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）／ＧａＮのヘテロ界面に二次元電子ガス（以下、「２ＤＥＧ」と称する場合がある。）が生じ、何もドープしなくとも１×１０^１３ｃｍ^－２程度以上のシートキャリア濃度が得られる。これにより、高周波動作が実現される（特許文献１，２）。

国際公開第２０１４／１０８９４６号 特許第５３９０７６８号公報

半導体デバイスがオフ状態において、電極間に流れる意図せぬ電流をリーク電流という。特に、ソース電極－ドレイン電極間のリーク電流をドレインリーク電流、ソース電極－ゲート電極間のリーク電流をゲートリーク電流と呼ぶ。半導体デバイスに大きなリーク電流が流れることは、エネルギー効率の面で不利になることばかりでなく、安全性の面でも大きな問題となる。このためリーク電流の抑制は重要な課題である。

一方では、ＨＥＭＴデバイスを高温環境下で採用したいというニーズが年々高まっている。例えば、宇宙環境においては通信のために高周波が必要とされるが、環境温度が極めて高い。月面を例にとると、日中の表面温度は１００℃以上に達する。このため、高温動作に耐えうるＨＥＭＴデバイスの開発は急を要する。

常温での動作ではゲートリーク電流、および、ドレインリーク電流が問題ない場合でも、動作温度を上げると両者ともリーク電流が増大する。これは、従来のＨＥＭＴデバイスではキャリア補償層にドーピングした層、例えばＧａＮ：Ｆｅ層やＡｌＮバッファー層がリーク源になっていると考えられるが、詳細はいまだ明らかではない。
以上のように、高温環境下での動作時におけるリーク電流の抑制を実現した半導体装置はこれまで得られていなかった。

そこで、本発明は、高温環境下での動作時におけるリーク電流の抑制を実現した半導体装置を提供することを課題とする。

上記課題に対し、本発明者らは鋭意検討を行い、高温動作時のゲートリーク電流値又はドレインリーク電流値が一定値以下である半導体装置により、上記課題を解決できることを見出し、本発明を完成するに至った。

すなわち、本発明の要旨は、以下のとおりである。
［１］ 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が２×１０^－５Ａ／ｍｍ以下である、半導体装置。
［２］ 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを１００Ｖ印加したときの、動作温度５００Ｋにおけるゲートリーク電流値が１×１０^－４Ａ／ｍｍ未満である、前記［１］に記載の半導体装置。

［３］ 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が１×１０^－５Ａ／ｍｍ以下である、半導体装置。
［４］ 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを２０Ｖ印加したときの、動作温度５００Ｋにおけるゲートリーク電流値が４×１０^－５Ａ／ｍｍ以下である、前記［３］に記載の半導体装置。
［５］ 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを２０Ｖ印加したときの、動作温度６００Ｋにおけるゲートリーク電流値が１×１０^－４Ａ／ｍｍ未満である、前記［３］又は［４］に記載の半導体装置。

［６］ 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が５×１０^－５Ａ／ｍｍ未満である、半導体装置。
［７］ 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを１００Ｖ印加したときの、動作温度５００Ｋにおけるドレインリーク電流値が５×１０^－４Ａ／ｍｍ未満である、前記［６］に記載の半導体装置。
［８］ 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを１００Ｖ印加したときの、動作温度６００Ｋにおけるドレインリーク電流値が１×１０^－３Ａ／ｍｍ未満である、前記［６］又は［７］に記載の半導体装置。

［９］ 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が３×１０^－５Ａ／ｍｍ未満である、半導体装置。
［１０］ 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを２０Ｖ印加したときの、動作温度５００Ｋにおけるドレインリーク電流値が１．５×１０^－４Ａ／ｍｍ以下である、前記［９］に記載の半導体装置。
［１１］ 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを２０Ｖ印加したときの、動作温度６００Ｋにおけるドレインリーク電流値が１×１０^－３Ａ／ｍｍ未満である、前記［９］又は［１０］に記載の半導体装置。

［１２］ 前記第１の窒化物半導体は、ＧａＮを含み、
前記第２の窒化物半導体は、Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含む、前記［１］～［１１］のいずれか１に記載の半導体装置。
［１３］ 前記基板が、ＧａＮ基板である、前記［１］～［１２］のいずれか１に記載の半導体装置。
［１４］ 前記ＧａＮ基板の４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上である、前記［１３］に記載の半導体装置。
［１５］ 前記ＧａＮ基板の５００Ｋにおける抵抗率が１×１０^６Ωｃｍ以上である、前記［１３］又は［１４］に記載の半導体装置。
［１６］ 前記ＧａＮ基板の６００Ｋにおける抵抗率が１×１０^５Ωｃｍ以上である、前記［１３］～［１５］のいずれか１に記載の半導体装置。
［１７］ 前記ＧａＮ基板が、ＣドープされたＧａＮ基板である、前記［１３］～［１６］のいずれか１に記載の半導体装置。

本実施形態に係る半導体装置は、高温環境下での動作時におけるリーク電流が効果的に抑制されている。そのため、高温条件下での高速動作が必要となる環境での適用に非常に好適である。

図１は、本実施形態に係る半導体装置の一例を示した模式断面図である。 図２は、実施例１及び比較例１で用いたＧａＮ基板における抵抗率の測定結果を示すグラフである。 図３は、実施例１に係る半導体装置における２端子測定の結果を示すグラフである。 図４は、実施例１に係る半導体装置における３端子測定の結果を示すグラフである。 図５は、比較例１に係る半導体装置における２端子測定の結果を示すグラフである。 図６は、比較例１に係る半導体装置における３端子測定の結果を示すグラフである。

以下に本発明について詳述するが、本発明は以下の実施の形態に限定されるものではなく、その要旨の範囲内で種々に変更して実施することができる。
本明細書では、［０００１］軸に平行な結晶軸がｃ軸、＜１０－１０＞軸に平行な結晶軸がｍ軸、＜１１－２０＞軸に平行な結晶軸がａ軸と呼ばれる。ｃ軸に直交する結晶面はｃ面（ｃ－ｐｌａｎｅ）と呼ばれる。
六方晶のミラー指数（ｈｋｉｌ）は、ｈ＋ｋ＝－ｉの関係があることから、（ｈｋｌ）と３桁で表記されることもある。例えば、（０００４）を３桁で表記すると（００４）である。
本明細書において、結晶軸、結晶面、結晶方位等に言及する場合には、特に断らない限り、それぞれ、基板や半導体層における結晶軸、結晶面、結晶方位等を意味する。
本明細書において、特定の位置における炭素（Ｃ）濃度、Ｆｅ濃度は共に、二次イオン質量分析（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ、ＳＩＭＳ）を用いたそれぞれの検出量により決定される値である。
本明細書において、「～」という表現を用いる場合、その前後の数値又は物性値を含む表現として用いる。すなわち、「Ａ～Ｂ」は、Ａ以上Ｂ以下であることを意味する。
本明細書において、ゲート電極と半導体はショットキー接合である。従って、ゲート電極が正極になるように電圧を印加することを「順方向バイアス」、ゲート電極が負極になるように電圧を印加することを「逆方向バイアス」、と定義する。ソース電極とドレイン電極間においては、学術界の一般的な表記に従って、ドレイン電極が正極になるように電圧を印加することを「順方向バイアス」と定義する。

［半導体装置］
第一実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された第１の窒化物半導体からなる第１半導体層と、第１半導体層の上に形成され、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含む。
半導体装置は、ゲート電極とドレイン電極間に逆方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が２×１０^－５Ａ／ｍｍ以下である。

ゲート電極とドレイン電極間に逆方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が２×１０^－５Ａ／ｍｍ以下であることは、半導体装置がオフ状態にあるときに、高温環境下におけるゲートリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなゲートリーク電流が流れ、装置が故障することを防止することができる。
なお、本明細書における高温環境下とは、５０℃以上の環境下を意図しており、例えば１００℃以上でもよく、１５０℃以上でもよい。また、上限は特に限定されないが、通常、５００℃以下である。

ゲート電極とドレイン電極間に逆方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値は、２×１０^－５Ａ／ｍｍ以下であればよいが、ゲートリーク電流による装置の故障リスクを低減する観点からは、１．５×１０^－５Ａ／ｍｍ以下が好ましく、１×１０^－５Ａ／ｍｍ以下がより好ましい。ゲートリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

また、半導体装置は、より温度の高い動作環境下においても、ゲートリーク電流が抑制されることが望ましい。この観点から、ゲート電極とドレイン電極間に逆方向バイアスを１００Ｖ印加したときの、動作温度５００Ｋにおけるゲートリーク電流値が、１×１０^－４Ａ／ｍｍ未満であることが好ましく、８×１０^－５Ａ／ｍｍ以下が好ましく、５×１０^－５Ａ／ｍｍ以下がより好ましく、３×１０^－５Ａ／ｍｍ以下がさらに好ましい。動作温度５００Ｋにおけるゲートリーク電流が上記範囲であると、ゲートリーク電流による装置の故障リスクをより低減することができる。ゲートリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

第二実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された、第１の窒化物半導体からなる第１半導体層と、第１半導体層の上に形成され、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含む。
半導体装置は、ゲート電極とドレイン電極間に逆方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が１×１０^－５Ａ／ｍｍ以下である。

ゲート電極とドレイン電極間に逆方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が１×１０^－５Ａ／ｍｍ以下であることは、半導体装置がオフ状態にあるときに、高温環境下におけるゲートリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなゲートリーク電流が流れ、装置が故障することを防止することができる。

ゲート電極とドレイン電極間に逆方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値は、１×１０^－５Ａ／ｍｍ以下であればよいが、ゲートリーク電流による装置の故障リスクを低減する観点からは、８×１０^－６Ａ／ｍｍ以下が好ましく、５×１０^－６Ａ／ｍｍ以下がより好ましく、２×１０^－６Ａ／ｍｍ以下がさらに好ましく、１×１０^－６Ａ／ｍｍ以下が特に好ましく、５×１０^－７Ａ／ｍｍ以下が最も好ましい。ゲートリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

また、半導体装置は、より温度の高い動作環境下においても、ゲートリーク電流が抑制されることが望ましい。この観点から、ゲート電極とドレイン電極間に逆方向バイアスを２０Ｖ印加したときの、動作温度５００Ｋにおけるゲートリーク電流値が、４×１０^－５Ａ／ｍｍ以下であることが好ましく、２×１０^－５Ａ／ｍｍ以下が好ましく、１×１０^－５Ａ／ｍｍ以下がより好ましく、８×１０^－６Ａ／ｍｍ以下がさらに好ましく、５×１０^－６Ａ／ｍｍ以下が特に好ましい。動作温度５００Ｋにおけるゲートリーク電流が上記範囲であると、ゲートリーク電流による装置の故障リスクをより低減することができる。ゲートリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

同様の観点から、半導体装置は、より温度の高い動作環境下においても、ゲートリーク電流が抑制されることが望ましい。この観点から、ゲート電極とドレイン電極間に逆方向バイアスを２０Ｖ印加したときの、動作温度６００Ｋにおけるゲートリーク電流値が、１×１０^－４Ａ／ｍｍ未満であることが好ましく、９×１０^－５Ａ／ｍｍ以下が好ましく、８×１０^－５Ａ／ｍｍ以下がより好ましい。動作温度６００Ｋにおけるゲートリーク電流が上記範囲であると、ゲートリーク電流による装置の故障リスクをより低減することができる。ゲートリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

第三実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された第１の窒化物半導体からなる第１半導体層と、第１半導体層の上に形成され、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含む。
半導体装置は、ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が５×１０^－５Ａ／ｍｍ未満である。

ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が５×１０^－５Ａ／ｍｍ未満であることは、半導体装置がオフ状態にあるときに、高温環境下におけるドレインリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなドレインリーク電流が流れ、装置が故障することを防止することができる。

ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値は、５×１０^－５Ａ／ｍｍ未満であればよいが、ドレインリーク電流による装置の故障リスクを低減する観点からは、４×１０^－５Ａ／ｍｍ以下が好ましく、３×１０^－５Ａ／ｍｍ以下がより好ましく、２×１０^－５Ａ／ｍｍ以下がさらに好ましい。ドレインリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

また、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを１００Ｖ印加したときの、動作温度５００Ｋにおけるドレインリーク電流値が、５×１０^－４Ａ／ｍｍ未満であることが好ましく、２×１０^－４Ａ／ｍｍ以下が好ましく、１×１０^－４Ａ／ｍｍ以下がより好ましく、８×１０^－５Ａ／ｍｍ以下がさらに好ましく、６×１０^－５Ａ／ｍｍ以下がさらにより好ましく、４×１０^－５Ａ／ｍｍ以下が特に好ましい。動作温度５００Ｋにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

同様の観点から、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを１００Ｖ印加したときの、動作温度６００Ｋにおけるドレインリーク電流値が、１×１０^－３Ａ／ｍｍ未満であることが好ましく、９×１０^－４Ａ／ｍｍ以下が好ましく、８×１０^－４Ａ／ｍｍ以下がより好ましい。動作温度６００Ｋにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

第四実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された第１の窒化物半導体からなる第１半導体層と、第１半導体層の上に形成され、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含む。
半導体装置は、ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が３×１０^－５Ａ／ｍｍ未満である。

ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が３×１０^－５Ａ／ｍｍ未満であることは、半導体装置がオフ状態にあるときに、高温環境下におけるドレインリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなドレインリーク電流が流れ、装置が故障することを防止することができる。

ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値は、３×１０^－５Ａ／ｍｍ未満であればよいが、ドレインリーク電流による装置の故障リスクを低減する観点からは、１×１０^－５Ａ／ｍｍ以下が好ましく、８×１０^－６Ａ／ｍｍ以下がより好ましく、６×１０^－６Ａ／ｍｍ以下がさらに好ましく、３×１０^－６Ａ／ｍｍ以下がさらにより好ましく、１×１０^－６Ａ／ｍｍ以下が特に好ましい。ドレインリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

また、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを２０Ｖ印加したときの、動作温度５００Ｋにおけるドレインリーク電流値が、１．５×１０^－４Ａ／ｍｍ以下であることが好ましく、１×１０^－４Ａ／ｍｍ以下が好ましく、８×１０^－５Ａ／ｍｍ以下がより好ましく、５×１０^－５Ａ／ｍｍ以下がさらに好ましく、３×１０^－５Ａ／ｍｍ以下が特に好ましい。動作温度５００Ｋにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

同様の観点から、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極間に順方向バイアスを２０Ｖ印加したときの、動作温度６００Ｋにおけるドレインリーク電流値が、１×１０^－３Ａ／ｍｍ未満であることが好ましく、８×１０^－４Ａ／ｍｍ以下が好ましく、５×１０^－４Ａ／ｍｍ以下がより好ましく、３×１０^－４Ａ／ｍｍ以下が特に好ましい。動作温度６００Ｋにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常１．０×１０^－８Ａ／ｍｍ以上となる。

・構成
図１は、本実施形態に係る半導体装置の一例を示した模式断面図である。半導体装置１０において、基板１００上に、半導体積層構造２００が形成されている。半導体積層構造２００は、第１半導体層３００及び第２半導体層４００を順に含み、任意でキャップ層５００も含む。
半導体積層構造２００上に、ソース電極６００Ｓ、ドレイン電極６００Ｄ、及びゲート電極６００Ｇが形成されている。ソース電極６００Ｓとゲート電極６００Ｇの間、及び、ドレイン電極６００Ｄとゲート電極６００Ｇの間には、それぞれゲート絶縁膜７００が任意で形成されている。
第１半導体層３００は、第１の窒化物半導体からなる層であるが、例えば、Ｃ含有ＧａＮ層３０１とｉ－ＧａＮ層３０２からなる。Ｃ含有ＧａＮ層３０１は基板１００上に形成されることが好ましく、ｉ－ＧａＮ層３０２はＣ含有ＧａＮ層３０１上に形成されることが好ましい。
第２半導体層４００は、第２の窒化物半導体からなる層であるが、例えば、第１半導体層３００を構成するｉ－ＧａＮ層３０２上に形成されることが好ましい。
半導体積層構造２００がキャップ層５００を含む場合、キャップ層５００は、第２半導体層４００上に形成されることが好ましい。ソース電極６００Ｓ、ドレイン電極６００Ｄ及びゲート電極６００Ｇは、それぞれ、キャップ層５００上に形成されている。

・基板
本発明の第一実施形態～第四実施形態のいずれにおいても（これらをまとめて「本実施形態」と呼ぶ場合がある。）、半導体装置は、基板を備える。
基板は、特に限定されないが、例えば、シリコン基板、サファイア基板、ＳｉＣ基板、ＧａＮ基板でもよい。中でも、基板上でエピタキシャル成長される窒化物半導体からなる層の結晶品質が高く、デバイス性能に優れるという観点からは、基板はＧａＮ基板であることが好ましい。

基板がＧａＮ基板である場合、４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上がさらに好ましい。
本発明者らは、ＧａＮ基板の４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上であると、半導体装置の高温動作時のドレインリーク電流が顕著に抑制されることを見出した。その理由はいまだ明らかではないが、次のように考えている。
すなわち、ＨＥＭＴ構造内は空乏層の広がりがドレインリーク電流を阻害するが、高温環境下では、基板の抵抗率が減少することで、基板を経由してドレインリーク電流が流れてしまうと考えられる。この知見に基づけば、半導体装置に用いるＧａＮ基板として、高温環境下でも高い抵抗率を有するものを用いることで、半導体装置の高温動作時のドレインリーク電流を効果的に抑制できるようになるものと考えられる。

また、ＧａＮ基板の４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上であると、半導体装置の高温動作時のゲートリーク電流についても、顕著に抑制されることを見出した。
ゲートリーク電流の発生原因は、ソース電極とゲート電極間の表面電流やチャネル層の欠陥等と言われているが詳細なメカニズムは不明である。本実施形態におけるゲートリーク電流の発生メカニズムも不明であるが、基板の抵抗率変化がゲートリーク電流変化に繋がっていることから、基板の抵抗率がチャネル層付近のポテンシャルに影響を与えており、その結果として空乏層分布が変化することでゲートリーク電流が変化すると考えられる。

上記の観点から、ＧａＮ基板は、４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上が好ましく、１×１０^１０Ωｃｍ以上がより好ましく、５×１０^１０Ωｃｍ以上がさらに好ましく、１×１０^１１Ωｃｍ以上が特に好ましい。４００Ｋにおける抵抗率は高ければ高いほどよいので、上限は特に制限されない。

同様の観点から、ＧａＮ基板は、５００Ｋにおける抵抗率が１×１０^６Ωｃｍ以上であることも好ましく、１×１０^７Ωｃｍ以上がより好ましく、１×１０^８Ωｃｍ以上がさらに好ましい。５００Ｋにおける抵抗率は高ければ高いほどよいので、上限は特に制限されない。

同様の観点から、ＧａＮ基板は、６００Ｋにおける抵抗率が１×１０^５Ωｃｍ以上であることも好ましく、１×１０^６Ωｃｍ以上がより好ましく、１×１０^７Ωｃｍ以上が特に好ましい。６００Ｋにおける抵抗率は高ければ高いほどよいので、上限は特に制限されない。

基板は、炭素（Ｃ）がドープされた基板、すなわち、Ｃドープ層を有するＧａＮ基板であることも好ましい。この場合、Ｃドープ層のｃ軸方向の厚みは、ＧａＮ基板のｃ軸方向の厚みと一致する必要はない。

例えばＧａＮ基板全体の厚みが４００μｍであるのに対して、Ｃドープ層の厚さはＧａＮ基板の表層１００μｍにあれば十分である。もちろん、Ｃドープ層の厚みは上記に限定されず、それよりも厚い場合や薄い場合を何ら排除するものではなく、また、ＧａＮ基板の厚み方向全体がＣドープ層で構成されるＧａＮ基板であってもよい。

ＧａＮ基板のＣドープ層中のＣ濃度は、１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下であるのが好ましい。補償不純物であるＣは、高抵抗化に寄与するため、Ｃ濃度が１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上であるとＧａＮ結晶の高抵抗化の観点から好ましく、また１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下であるとＧａＮ結晶の結晶品質を良好に保つ観点から好ましい。

ＧａＮ基板のＣドープ層中のＣ濃度は、以下段階的に、上限は６．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下、５．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下、３．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下、１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下、５．０×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるのが好ましく、下限は１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上、３．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上、３．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上、５．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上であるのが好ましい。上記Ｃ濃度の好ましい上下限の組み合わせは任意である。

・半導体積層構造
本実施形態に係る半導体装置は、基板上に形成された第１の窒化物半導体からなる第１半導体層と、第１半導体層の上に形成され、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含む半導体積層構造を備える。

・・第１半導体層
第１半導体層は、基板上に形成された、第１の窒化物半導体からなる窒化物半導体結晶層である。第１の窒化物半導体の好適な例として、ＧａＮが挙げられる。
第１の窒化物半導体がＧａＮである場合、第１半導体層は、炭素（Ｃ）を含有するＣ含有ＧａＮ層及びｉ－ＧａＮ層を含むことが好ましい。第１半導体層は、１層からなっても、２層以上からなってもよく、Ｃ含有ＧａＮ層、ｉ－ＧａＮ層以外のＧａＮからなる結晶相をさらに含んでいてもよい。

・・・Ｃ含有ＧａＮ層
第１半導体層は、炭素（Ｃ）濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上であるＣ含有ＧａＮ層を含むことが好ましい。Ｃ含有ＧａＮ層とは、エピタキシャル成長されるＧａＮからなる結晶層であって、不純物となる炭素（Ｃ）を含有する層である。
Ｃ含有ＧａＮ層が存在すると、Ｃ含有ＧａＮ層によって画される異なる領域間の補償不純物の移動が阻害される。
これは、例えば、基板がＣをドープしたものである場合、基板中のＣが補償不純物としてＨＥＭＴ構造中を熱拡散により移動し、２ＤＥＧ領域まで到達することがある。２ＤＥＧにＣのような補償不純物が拡散すると、２ＤＥＧの電子の移動が阻害され、半導体装置としての性能が低下する恐れがある。一方、Ｃ含有ＧａＮ層が存在する場合、補償不純物の移動を阻害するため、半導体装置の性能低下を抑制することができる。

Ｃ含有ＧａＮ層におけるＣ濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上が好ましく、より効果的に補償不純物の移動を阻害する観点から、５×１０^１６ａｔｏｍｓ／ｃｍ^３以上がより好ましく、１×１０^１７ａｔｏｍｓ／ｃｍ^３以上がさらに好ましい。また、Ｃ含有ＧａＮ層におけるＣ濃度は、貫通転位等の欠陥発生を防ぐ観点から、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満がより好ましく、５×１０^１７ａｔｏｍｓ／ｃｍ^３未満がさらに好ましい。

Ｃ含有ＧａＮ層のｃ軸方向の厚みは、正常なデバイス作製の観点から、５０ｎｍ以上が好ましく、１００ｎｍ以上がより好ましく、２００ｎｍ以上がさらに好ましい。また、リーク電流減少の観点から、Ｃ含有ＧａＮ層の厚みは、９００ｎｍ以下が好ましく、６００ｎｍ以下がより好ましく、５００ｎｍ以下がさらに好ましい。

Ｃ含有ＧａＮ層のｃ軸方向の厚さは、正常なデバイス作製の観点から、第１半導体層の総膜厚の５％以上が好ましく、１０％以上がより好ましく、２０％以上がさらに好ましい。また、同様の観点から、上記厚さは、第１半導体層の総膜厚の９０％以下が好ましく、８０％以下がより好ましく、７０％以下がさらに好ましい。なお、第１半導体層の総膜厚とは、第１半導体層中にＣ含有ＧａＮ層に加えて、後述するｉ－ＧａＮ層等が含まれる場合は、これらも含めたｃ軸方向の合計の厚みをいう。

・・・ｉ－ＧａＮ層
本実施形態において、第１半導体層が上記Ｃ含有ＧａＮ層を含む場合、第１半導体層は、Ｃ含有ＧａＮ層よりも［０００１］軸方向にｉ－ＧａＮ層を有することが好ましい。ｉ－ＧａＮ層は、Ｃ含有ＧａＮ層上に直接配置されることがより好ましい。
Ｃ含有ＧａＮ層よりも［０００１］軸方向にｉ－ＧａＮ層を有するとは、Ｃ含有ＧａＮ層よりも＋ｃ軸方向、すなわち結晶のＧａ極性面方向にｉ－ＧａＮ層が存在することを意味する。

ｉ－ＧａＮ層は、意図的な不純物のドープを行わずにエピタキシャル成長されるＧａＮからなる結晶層であり、Ｃ含有ＧａＮ層とはＣ濃度により区別される。すなわち、ｉ－ＧａＮ層のＣ濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３未満である。ｉ－ＧａＮ層はいわゆるチャネル層として機能する。

第１半導体層のｃ軸方向の厚さは、ＨＥＭＴ動作時のドレインリーク電流を減少させるために、薄ければ薄い方が理想的である。第１半導体層中のｉ－ＧａＮ層のｃ軸方向の厚みは、正常なデバイス作製の観点から、５０ｎｍ以上が好ましく、１００ｎｍ以上がより好ましく、２００ｎｍ以上がさらに好ましい。また、リーク電流減少の観点から、ｉ－ＧａＮ層の厚みは、９００ｎｍ以下が好ましく、６００ｎｍ以下がより好ましく、５００ｎｍ以下がさらに好ましい。
第１半導体層中のｉ－ＧａＮ層の上端面は、第１半導体層の上端面と一致することが好ましい。

・・第２半導体層
第２半導体層は、上記第１半導体層の上に形成され、第１の窒化物半導よりもバンドギャップの大きな第２の窒化物半導体からなる。第２の窒化物半導体は、そのバンドギャップが、第１の窒化物半導体のバンドギャップよりも大きければ特に限定されないが、例えば、第１の窒化物半導体がＧａＮである場合、第２の窒化物半導体は好ましくは、Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）又はＡｌＩｎＧａＮである。第２半導体層は、１層からなっても、２層以上からなってもよい。

第１半導体層と第２半導体層の間におけるヘテロ接合界面には、２次元電子ガス（２ＤＥＧ）が形成される。具体的には、第１半導体層が上記のｉ－ＧａＮ層を有する場合、ｉ－ＧａＮ層と第２半導体層に挟まれた領域に２ＤＥＧが発生する。第２半導体層は、いわゆるバリア層又は電子供給層として機能する。

典型例として、（０００１）面を主面とするＧａＮ基板上に形成したＧａＮ（第１半導体層）／Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）（第２半導体層）のヘテロ構造では、自発分極およびピエゾ分極によりヘテロ界面に２ＤＥＧが生じ、何もドープしなくとも１×１０^１３ｃｍ^－２程度以上のシートキャリア濃度が得られることから、高周波動作が実現される。

第２半導体層のｃ軸方向の厚みは、正常なデバイス作製の観点から、１ｎｍ以上が好ましく、５ｎｍ以上がより好ましく、１０ｎｍ以上がさらに好ましい。また、リーク電流減少の観点から、第２半導体層の厚みは、５０ｎｍ以下が好ましく、４０ｎｍ以下がより好ましく、３０ｎｍ以下がさらに好ましい。なお、第２半導体層が２層以上の第２の窒化物半導体からなる層から構成される場合には、上記厚みは第２半導体層の総膜厚である。

・・キャップ層
半導体積層構造は、第１半導体層と第２半導体層とを含むが、さらに第２半導体層の上に、キャップ層が形成されていてもよい。キャップ層は第２の窒化物半導体とは異なる窒化物半導体からなることが好ましく、例えば、第２の窒化物半導体がＡｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）又はＡｌＩｎＧａＮである場合、ＧａＮからなるキャップ層であることが好ましい。キャップ層は、１層からなっても、２層以上からなってもよい。

キャップ層のｃ軸方向の厚みは、正常なデバイス作製の観点から、０．１ｎｍ以上が好ましく、０．５ｎｍ以上がより好ましく、１ｎｍ以上がさらに好ましい。また、リーク電流減少の観点から、キャップ層の厚みは、１０ｎｍ以下が好ましく、８ｎｍ以下がより好ましく、５ｎｍ以下がさらに好ましい。なお、キャップ層が２層以上の層から構成される場合には、上記厚みはキャップ層の総膜厚である。

・電極
本実施形態に係る半導体装置は、ソース電極とゲート電極とドレイン電極を備える。好ましくは、上記の半導体積層構造の上方に、ソース電極とゲート電極とドレイン電極が形成される。

ソース電極は、例えば金属電極であり、具体的には、チタン（Ｔｉ）とアルミニウム（Ａｌ）を含む積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）を含む積層構造、等が挙げられる。

ドレイン電極は、例えば金属電極であり、具体的には、チタン（Ｔｉ）とアルミニウム（Ａｌ）を含む積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）を含む積層構造、等が挙げられる。

ソース電極及びドレイン電極と、半導体積層構造とは、それぞれオーミック接合されていることが好ましい。ソース電極とドレイン電極の距離は、例えば５μｍ以上３０μｍ以下である。

ゲート電極は、例えば金属電極であり、具体的には、ニッケル（Ｎｉ）と金（Ａｕ）を含む積層構造、白金（Ｐｔ）と金（Ａｕ）を含む積層構造等が挙げられる。ゲート長は、例えば１μｍ以上１５μｍ以下である。
ゲート電極は、ソース電極とドレイン電極の間に形成されることが好ましい。ゲート電極とソース電極の距離は、例えば１μｍ以上１５μｍ以下である。ゲート電極とドレイン電極の距離は、例えば１μｍ以上１５μｍ以下である。

ゲート電極と上記の半導体積層構造の間にゲート絶縁膜を有していてもよい。すなわち、ゲート絶縁膜を介して、半導体積層構造の上方にゲート電極が形成されていてもよい。
また、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、それぞれゲート絶縁膜を有していてもよい。

ゲート絶縁膜は、例えば、酸化物又は酸窒化物である。ゲート絶縁膜は、例えば、酸化シリコン、酸化アルミニウム、窒化シリコン、酸窒化シリコン、又は、酸窒化アルミニウムである。

好ましい態様の一例では、キャップ層の上に、ソース電極とゲート電極とドレイン電極が形成され、より好ましくは、ソース電極とゲート電極との間、ゲート電極とドレイン電極との間には、それぞれゲート絶縁膜を有する。
別の好ましい態様では、第２半導体層の上に、ソース電極及びドレイン電極が形成され、キャップ層の上に、ゲート電極が形成される。
別の好ましい態様では、キャップ層の上に、ソース電極及びドレイン電極が形成され、ゲート絶縁膜の上に、ゲート電極が形成される。

・用途
本実施形態に係る半導体装置は、高温環境下での高速動作が必要とされる場合において、リーク電流の抑制が可能であるため、砂漠や宇宙などの高温環境下での通信等に好適に使用することができる。

［半導体装置の製造方法］
本実施形態に係る半導体装置の製造方法は特に限定されないが、以下にその一例となる一実施形態を説明する。また、かかる製造方法によって得られる半導体装置の好ましい態様は、上述した［半導体装置］に記載した好ましい態様と同様である。
上記一実施形態となる半導体装置の製造方法は、基板を用意する工程、次いで、上記基板上に半導体積層構造を形成する工程、半導体積層構造の上方に電極を生成する工程、を少なくとも含む。

・基板を用意する方法
本実施形態に係る半導体装置に用いる基板は、上述した［半導体装置］に記載した通り、特に限定されないが、ＧａＮ基板であることが好ましく、４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上であるＧａＮ基板であることがより好ましい。また、ＣドープされたＣドープ層を有するＧａＮ基板であってもよい。

上記の基板は、公知の方法で製造して用いてもよいし、市販品を入手して用いてもよい。ＧａＮ基板を製造する場合には、上記の基板を用意する工程とは、ＧａＮ基板を製造する工程となる。
４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上であるＧａＮ基板は、例えば、シード上にＨＶＰＥ（ハイドライド気相成長；Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法を用いてＣ等の補償不純物をドーピングしながらバルクＧａＮ結晶を成長させ、スライス、研削、研磨等の加工を行うことにより、得ることができる。
ＣドープされたＧａＮ基板は、例えば、シード上にＨＶＰＥ法を用いてＣドープバルクＧａＮ結晶を成長させ、スライス、研削、研磨等の加工を行うことにより、得ることができる。

・半導体積層構造の形成方法
半導体積層構造は、基板上に形成された第１の窒化物半導体からなる第１半導体層と、上記第１半導体層の上に形成され、第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層とを含む。したがって、半導体積層構造の形成方法は、基板上に第１半導体層を形成する工程と、第１半導体層の上に第２半導体層を形成する工程を含む。

基板上に第１半導体層を形成する方法は、特に限定されず、公知の種々の方法を採用することができるが、好適な例としては、ＭＯＣＶＤ（有機金属気相成長；ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法や、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ、ＭＢＥ）法を用いることが挙げられる。
以下では、ＧａＮからなる第１半導体層を形成する方法を具体的に説明する。

ＭＯＣＶＤ法を用いる場合、原料ガスとして、ＧａＮを形成するためのＧａ源やＮ源を含む原料ガスであれば特に限定されず、公知のものを用いることができる。

第１半導体層にＣをドープしてＣ含有ＧａＮ層を形成する場合、Ｃの濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上であるＣ含有ＧａＮ層のｃ軸方向の厚さ（厚み方向の高さ）は、上記［半導体装置］の「・半導体積層構造＼・・第１半導体層＼・・・Ｃ含有ＧａＮ層」に記載したように、５０ｎｍ以上であることが、正常なデバイス作製の観点から好ましく、また、リーク電流減少の観点から、９００ｎｍ以下が好ましい。

Ｃ含有ＧａＮ層におけるＣの濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上であればよいが、かかる濃度は、５×１０^１６ａｔｏｍｓ／ｃｍ^３以上や、１×１０^１７ａｔｏｍｓ／ｃｍ^３以上などであってもよい。

Ｃ含有ＧａＮ層におけるＣの濃度は、過剰なドーピングによる結晶品質の著しい低下を避けるために、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満や、５×１０^１７ａｔｏｍｓ／ｃｍ^３未満などであってもよい。

Ｃのドープは、従来公知の方法を用いることができる。例えば、ＭＯＣＶＤ法やＭＢＥ法を用いることが好ましい。

ＭＯＣＶＤ法を用いる場合、原料ガスとして、例えば、ＣＨ_４（メタン）等の炭化水素ガスを用いることができるが、簡素化の観点から、ＧａＮを形成するためのＧａ源やＮ源も含む原料ガスを用いることが好ましい。かかる観点から、Ｃの原料ガスとして、トリメチルガリウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）を用いることが好ましく、ＴＭＧがより好ましい。また、ＴＭＧとアンモニア（ＮＨ_３）との混合ガスや、ＴＥＧとＮＨ_３の混合ガスを用いることがさらに好ましい。

トリメチルガリウム（ＴＭＧ）とアンモニア（ＮＨ_３）の混合ガスを用いる場合、ＴＭＧの供給速度は、Ｓｉ等の不純物濃度低減の観点から、１００μｍｏｌ／ｍｉｎ以上が好ましく、２００μｍｏｌ／ｍｉｎ以上がより好ましい。また、ＴＭＧの供給速度は、膜厚制御性の観点から、５００μｍｏｌ／ｍｉｎ以下が好ましく、３００μｍｏｌ／ｍｉｎ以下がより好ましい。
また、ＴＭＧ：ＮＨ_３で表される供給速度の比は、Ｃ濃度の制御性の観点から、１：１００～１：４０００が好ましく、１：５００～１：４０００又は１：１００～１：２０００がより好ましく、１：５００～１：２０００がさらに好ましい。

上記のように、第１半導体層として、Ｃ含有ＧａＮ層を形成した後、ｉ－ＧａＮ層を形成してもよい。
ｉ－ＧａＮ層を形成する方法は、意図的な不純物のドープを伴わずに行う点以外はＣ含有ＧａＮ層を形成する方法と変わらず、好適な例としては、ＭＯＣＶＤ法や、ＭＢＥ法を用いることが挙げられる。

ｉ－ＧａＮ層の形成にＭＯＣＶＤ法を用いる場合、原料ガスとして、例えば、ＣＨ_４（メタン）等の炭化水素ガスを用いることができるが、簡素化の観点から、ＧａＮを形成するためのＧａ源やＮ源も含む原料ガスを用いることが好ましい。

トリメチルガリウム（ＴＭＧ）とアンモニア（ＮＨ_３）の混合ガスを用いる場合、ＴＭＧの供給速度は、Ｓｉ等の不純物濃度低減の観点から、５０μｍｏｌ／ｍｉｎ以上が好ましく、１００μｍｏｌ／ｍｉｎ以上がより好ましい。また、ＴＭＧの供給速度は、膜厚制御性の観点から、２５０μｍｏｌ／ｍｉｎ以下が好ましく、１５０μｍｏｌ／ｍｉｎ以下がより好ましい。
また、ＴＭＧ：ＮＨ_３で表される供給速度の比は、Ｃ濃度低減の観点から、１：４００～１：１６０００が好ましく、１：４００～１：１８００又は１：２０００～１：１６０００がより好ましく、１：２０００～１：８０００がさらに好ましい。

第１半導体層中のｉ－ＧａＮ層のｃ軸方向の厚みは、上記［半導体層装置］の「・半導体積層構造＼・・第１半導体層＼・・・ｉ－ＧａＮ層」に記載した内容と同様であり、５０ｎｍ以上であることが、正常なデバイス作製の観点から好ましく、また、リーク電流減少の観点から、９００ｎｍ以下が好ましい。

・第２半導体層の形成方法
上記の第１半導体層を形成した後、第１半導体層の上に、第２半導体層を形成する。第２半導体層を構成する第２の窒化物半導体は、そのバンドギャップが、第１の窒化物半導体のバンドギャップよりも大きければ特に限定されないが、例えば、第１の窒化物半導体がＧａＮである場合、第２の窒化物半導体は好ましくは、Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）又はＡｌＩｎＧａＮである。第１半導体層と第２半導体層に挟まれた領域に２ＤＥＧが発生する。

第２半導体層を形成する方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、ＭＯＣＶＤ法やＭＢＥ法を用いることが挙げられる。
第１半導体層上の第２半導体層のｃ軸方向の好ましい厚みは、上記［半導体層装置］の「・半導体積層構造＼・・第２半導体層」に記載した内容と同様である。

上記の第２半導体層を形成した場合、必要に応じてキャップ層等の従来公知の層を、従来公知の方法により形成することができる。

・電極の形成方法
電極の形成方法は、半導体積層構造の上方にソース電極とゲート電極とドレイン電極を形成する工程を含む。
電極の形成方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、フォトリソグラフィー法を用いることが挙げられる。

ソース電極は、例えば金属電極であり、具体的には、チタン（Ｔｉ）とアルミニウム（Ａｌ）を含む積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）を含む積層構造、等が挙げられる。
ドレイン電極は、例えば金属電極であり、具体的には、チタン（Ｔｉ）とアルミニウム（Ａｌ）を含む積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）を含む積層構造、等が挙げられる。
ソース電極及びドレイン電極と、半導体積層構造とは、それぞれオーミック接合されていることが好ましい。

ゲート電極は、例えば金属電極であり、具体的には、ニッケル（Ｎｉ）と金（Ａｕ）を含む積層構造、白金（Ｐｔ）と金（Ａｕ）を含む積層構造等が挙げられる。
ゲート電極は、ソース電極とドレイン電極の間に形成されることが好ましい。また、ゲート電極と半導体積層構造の間にゲート絶縁膜を有していてもよい。すなわち、ゲート絶縁膜を介して、半導体積層構造の上方にゲート電極が形成されていてもよい。また、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、それぞれゲート絶縁膜を有していてもよい。

ゲート絶縁膜は、例えば、酸化物又は酸窒化物である。ゲート絶縁膜は、例えば、酸化シリコン、酸化アルミニウム、窒化シリコン、酸窒化シリコン、又は、酸窒化アルミニウムである。
ゲート絶縁膜の形成方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、ＰＥＣＶＤ（プラズマＣＶＤ；ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いることが挙げられる。

以下に実施例を挙げ、本発明を具体的に説明するが、本発明はこれらに限定されない。

［実施例１］
ＨＶＰＥ法により得られたＣドープ層を有するｃ面ＧａＮ基板上に、ＭＯＣＶＤ法により半導体積層構造を堆積させて、ＨＥＭＴ構造のＧａＮエピタキシャル基板を得た。ｃ面ＧａＮ基板全体のｃ軸方向の厚みは４００μｍであり、そのうちＣドープ層は、Ｇａ極性面側に約１００μｍの厚みで存在していた。Ｃドープ層のＣ濃度は３×１０^１８ａｔｏｍｓ／ｃｍ^３であった。
Ｃドープ層を有するｃ面ＧａＮ基板の４００Ｋにおける抵抗率は２．３×１０^１１Ωｃｍ、５００Ｋにおける抵抗率は４．２×１０^８Ωｃｍ、６００Ｋにおける抵抗率は１．２×１０^７Ωｃｍであった。なお、抵抗率は後述する方法で測定した。

第１半導体層の形成として、具体的には、ｃ面ＧａＮ基板をＭＯＣＶＤ装置内にセットし、水素／窒素混合ガス雰囲気中及び大気圧にて１０９０℃に加熱し、トリメチルガリウム（ＴＭＧ）とＮＨ_３ガスを供給した。ガスの供給速度は、ＴＭＧを４１０μｍｏｌ／ｍｉｎとし、ＮＨ_３ガスを５ｓｌｍとした。かかる条件で２．７分結晶成長させることで、第１半導体層のうち、Ｃ濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３であるＣ含有ＧａＮ層を形成した。Ｃ含有ＧａＮ層の厚さは３００ｎｍであった。
次いで、得られたＣ含有ＧａＮ層の上に、ＴＭＧとＮＨ_３ガスの供給速度や成長時間、すなわちガス供給量を変更したｉ－ＧａＮ層を２００ｎｍ成長させた。

第２半導体層の形成として、上記で形成したｉ－ＧａＮ層の上に、Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）層を１８ｎｍの厚さで形成した。
次いで、ＧａＮキャップ層を２ｎｍの厚さとなるように成長させ、半導体積層構造を形成した。
以上により、基板と半導体層積層構造を備えたＨＥＭＴ構造のＧａＮエピタキシャル基板を得た。

フォトリソグラフィーの手法により、上記で得たＧａＮエピタキシャル基板上に電極を形成した。
ソース電極及びドレイン電極はＭｏ（７ｎｍ）／Ａｌ（７５ｎｍ）／Ｍｏ（５０ｎｍ）／Ａｕ（１２０ｎｍ）を、ゲート電極はＮｉ（３６ｎｍ）／Ａｕ（３７０ｎｍ）を、それぞれ電子ビームにより蒸着した。なお、括弧書き内の値はそれぞれの厚みを示す。ゲート長、ゲート電極とソース電極の距離、ゲート電極とドレイン電極の距離は、それぞれ順に２μｍ、２μｍ、５μｍとした。
ゲート電極とソース電極との間、及び、ゲート電極とドレイン電極との間には、それぞれゲート絶縁膜としてＳｉＮｘを６０ｎｍの厚みでＰＥＣＶＤ法により形成した。
以上により、ＨＥＭＴ構造の半導体装置（ＨＥＭＴ素子ともいう。）を得た。

［比較例１］
補償不純物としてＣに代えてＦｅを用い、Ｆｅドープ層を有するｃ面ＧａＮ基板とした点以外は実施例１と同様の方法でＨＥＭＴ構造の半導体装置（ＨＥＭＴ素子）を得た。Ｆｅドープ層は、Ｇａ極性面側に約１００μｍの厚みで存在しており、Ｆｅドープ層のＦｅ濃度は３×１０^１８ａｔｏｍｓ／ｃｍ^３であった。
Ｆｅドープ層を有するｃ面ＧａＮ基板の４００Ｋにおける抵抗率は３．２×１０^６Ωｃｍ、５００Ｋにおける抵抗率は１．２×１０^５Ωｃｍ、６００Ｋにおける抵抗率は１．５×１０^４Ωｃｍであった。なお、抵抗率は後述する方法で測定した。

［基板の抵抗率の測定］
ｃ面ＧａＮ基板の表面にＴｉ３０ｎｍとＡｕ１００ｎｍを連続で真空蒸着し、ホール測定を行った。ホール測定では、４端子Ｖａｎ ｄｅｒ Ｐａｕｗ法を用い、測定温度を変化させながら抵抗率（比抵抗）を測定した。
実施例１の比抵抗の測定結果を図２の「●」で、比較例１の比抵抗の測定結果を図２の「▲」で、それぞれ示す。なお、全ての温度域におけるそれぞれのホール測定で決定されたキャリアの型はｐ型であった。

［半導体装置の評価］
・２端子測定
ＨＥＭＴ構造の半導体装置において、ゲート電極とドレイン電極との間に逆方向バイアスを印加して、２端子逆耐圧特性を評価した。ＨＥＭＴ素子は温度可変ステージの上に真空吸着で密着させた。温度可変ステージ温度を３００Ｋ、４００Ｋ、５００Ｋ、又は６００Ｋに変化させて、それぞれの温度での２端子逆耐圧特性を評価した。実施例１の結果を図３に、比較例１の結果を図５に、それぞれ示した。Ｖｇｄはゲート電極とドレイン電極との間のバイアス値、－Ｉｇはゲートリーク電流を示す。
なお測定において、１×１０^－４Ａ／ｍｍをカットオフ電流とした。カットオフ電流とは、リーク電流の良否を判断する閾値のことであり、１×１０^－４Ａ／ｍｍ以上の値はリークしていることを示す。図３及び図５の結果から、Ｖｇｄが１００Ｖにおける－Ｉｇの値を表１に、Ｖｇｄが２０Ｖにおける－Ｉｇの値を表２に、それぞれ示した。表１、表２中、「リーク」とは、ゲートリーク電流値が１×１０^－４Ａ／ｍｍ以上であったことを意味する。

・３端子測定
ＨＥＭＴ構造の半導体装置において、ゲート電極とソース電極との間に逆方向バイアスを１０Ｖ印加し、ソース電極とドレイン電極との間に順方向バイアスを印加して、３端子耐圧特性を評価した。ＨＥＭＴ素子は温度可変ステージの上に真空吸着で密着させた。温度可変ステージ温度を３００Ｋ、４００Ｋ、５００Ｋ、又は６００Ｋに変化させて、それぞれの温度での３端子耐圧特性を評価した。実施例１の結果を図４に、比較例１の結果を図６に、それぞれ示した。Ｖｄｓはソース電極とドレイン電極との間のバイアス値、Ｉｄはドレインリーク電流を示す。
なお測定において、１×１０^－３Ａ／ｍｍをカットオフ電流とした。カットオフ電流とは、リーク電流の良否を判断する閾値のことであり、１×１０^－３Ａ／ｍｍ以上の値はリークしていることを示す。図４及び図６の結果から、Ｖｄｓが１００ＶにおけるＩｄの値を表３に、Ｖｄｓが２０ＶにおけるＩｄの値を表４に、それぞれ示した。表３、表４中、「リーク」とは、ドレインリーク電流値が１×１０^－３Ａ／ｍｍ以上であったことを意味する。

表１の結果から、Ｖｇｄが１００Ｖの場合、動作温度４００Ｋにおいて、比較例１のＨＥＭＴ素子はゲートリーク電流値が２×１０^－５Ａ／ｍｍを超えていたのに対し、実施例１のＨＥＭＴ素子はゲートリーク電流値が２×１０^－５Ａ／ｍｍ以下となり、比較例１に対してかなり小さい値となった。また、動作温度５００Ｋ及び６００Ｋにおいては、比較例１のＨＥＭＴ素子はゲートリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例１のＨＥＭＴ素子は動作温度５００Ｋにおいては、ゲートリーク電流値が１×１０^－４Ａ/ｍｍ未満の小さい値となった。

表２の結果から、Ｖｇｄが２０Ｖの場合、動作温度４００Ｋにおいて、比較例１のＨＥＭＴ素子は、ゲートリーク電流値が１×１０^－５Ａ／ｍｍを超えていたのに対し、実施例１のＨＥＭＴ素子は、ゲートリーク電流値が１×１０^－５Ａ/ｍｍ以下であった。また、動作温度５００Ｋにおいては、比較例１のＨＥＭＴ素子はゲートリーク電流値が４×１０^－５Ａ／ｍｍを超えていたのに対し、実施例１のＨＥＭＴ素子は、ゲートリーク電流は４×１０^－５Ａ／ｍｍ以下となった。動作温度が４００Ｋ、５００Ｋのいずれにおいても、実施例１のＨＥＭＴ素子におけるゲートリーク電流値は、比較例１に比べてかなり大きかった。また、動作温度６００Ｋにおいては、比較例１のＨＥＭＴ素子はゲートリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例１のＨＥＭＴ素子は１×１０^－４Ａ/ｍｍ未満の小さい値となった。

表３の結果から、Ｖｄｓが１００Ｖの場合、動作温度４００Ｋにおいて、比較例１のＨＥＭＴ素子はドレインリーク電流値が５×１０^－５Ａ／ｍｍであったのに対し、実施例１のＨＥＭＴ素子はドレインリーク電流値が５×１０^－５Ａ／ｍｍ未満となり、比較例１に対して小さい値となった。また、動作温度５００Ｋにおいては、比較例１のＨＥＭＴ素子はドレインリーク電流値が５×１０^－４Ａ／ｍｍを超えていたのに対し、実施例１のＨＥＭＴ素子はドレインリーク電流値が５×１０^－４Ａ／ｍｍ未満であり、比較例１に対してかなり小さい値となった。また、動作温度６００Ｋにおいては、比較例１のＨＥＭＴ素子はドレインリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例１のＨＥＭＴ素子はドレインリーク電流値が１×１０^－３Ａ/ｍｍ未満の小さい値となった。

表４の結果から、Ｖｄｓが２０Ｖの場合、動作温度４００Ｋにおいて、比較例１のドレインリーク電流値が３×１０^－５Ａ／ｍｍであったのに対し、実施例１のＨＥＭＴ素子はドレインリーク電流値が３×１０^－５Ａ／ｍｍ未満となり、比較例１に対して小さい値となった。また、動作温度５００Ｋにおいては、比較例１のＨＥＭＴ素子はドレインリーク電流値が１．５×１０^－４Ａ／ｍｍを超えていたのに対し、実施例１のＨＥＭＴ素子はドレインリーク電流値が１．５×１０^－４Ａ／ｍｍ未満であり、比較例１に対してかなり小さい値となった。また、動作温度６００Ｋにおいては、比較例１のＨＥＭＴ素子はドレインリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例１のＨＥＭＴ素子はドレインリーク電流値が１×１０^－３Ａ/ｍｍ未満の小さい値となった。

Claims (17)

1. 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
   前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
   前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が２×１０^－５Ａ／ｍｍ以下である、半導体装置。
2. 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを１００Ｖ印加したときの、動作温度５００Ｋにおけるゲートリーク電流値が１×１０^－４Ａ／ｍｍ未満である、請求項１に記載の半導体装置。
3. 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
   前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
   前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるゲートリーク電流値が１×１０^－５Ａ／ｍｍ以下である、半導体装置。
4. 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを２０Ｖ印加したときの、動作温度５００Ｋにおけるゲートリーク電流値が４×１０^－５Ａ／ｍｍ以下である、請求項３に記載の半導体装置。
5. 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを２０Ｖ印加したときの、動作温度６００Ｋにおけるゲートリーク電流値が１×１０^－４Ａ／ｍｍ未満である、請求項３又は４に記載の半導体装置。
6. 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
   前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
   前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを１００Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が５×１０^－５Ａ／ｍｍ未満である、半導体装置。
7. 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを１００Ｖ印加したときの、動作温度５００Ｋにおけるドレインリーク電流値が５×１０^－４Ａ／ｍｍ未満である、請求項６に記載の半導体装置。
8. 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを１００Ｖ印加したときの、動作温度６００Ｋにおけるドレインリーク電流値が１×１０^－３Ａ／ｍｍ未満である、請求項６又は７に記載の半導体装置。
9. 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
   前記半導体積層構造は、前記基板上に形成された第１の窒化物半導体からなる第１半導体層と、前記第１半導体層の上に形成され、前記第１の窒化物半導体よりもバンドギャップの大きな第２の窒化物半導体からなる第２半導体層と、を含み、
   前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを２０Ｖ印加したときの、動作温度４００Ｋにおけるドレインリーク電流値が３×１０^－５Ａ／ｍｍ未満である、半導体装置。
10. 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを２０Ｖ印加したときの、動作温度５００Ｋにおけるドレインリーク電流値が１．５×１０^－４Ａ／ｍｍ以下である、請求項９に記載の半導体装置。
11. 前記ゲート電極と前記ソース電極との間に逆方向バイアスを１０Ｖ印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを２０Ｖ印加したときの、動作温度６００Ｋにおけるドレインリーク電流値が１×１０^－３Ａ／ｍｍ未満である、請求項９又は１０に記載の半導体装置。
12. 前記第１の窒化物半導体は、ＧａＮを含み、
    前記第２の窒化物半導体は、Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）を含む、請求項１、３、６又は９に記載の半導体装置。
13. 前記基板が、ＧａＮ基板である、請求項１、３、６又は９に記載の半導体装置。
14. 前記ＧａＮ基板の４００Ｋにおける抵抗率が１×１０^７Ωｃｍ以上である、請求項１３に記載の半導体装置。
15. 前記ＧａＮ基板の５００Ｋにおける抵抗率が１×１０^６Ωｃｍ以上である、請求項１３に記載の半導体装置。
16. 前記ＧａＮ基板の６００Ｋにおける抵抗率が１×１０^５Ωｃｍ以上である、請求項１３に記載の半導体装置。
17. 前記ＧａＮ基板が、ＣドープされたＧａＮ基板である、請求項１３に記載の半導体装置。

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