JP2024015771A - 半導体装置 - Google Patents
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Abstract
【課題】高温環境下での動作時におけるリーク電流の抑制を実現した半導体装置を提供する。【解決手段】基板100、半導体積層構造200、ソース電極600S、ゲート電極600G、ドレイン電極600D及びゲート絶縁膜700を備えた半導体装置10であって、半導体積層構造は、基板上に形成された第1の窒化物半導体からなる第1半導体層300と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層400と、を含む。ゲート電極とドレイン電極との間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値が2×10-5A/mm以下である。【選択図】図1
Description
本発明は、半導体装置に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われてきた。
近年、数十GHzから数百GHzの高周波向けデバイス用途として、GaN系高電子移動度トランジスタ(HEMT)(以下、「GaN-HEMT」と称する場合がある。)の開発が盛んに行われている。例えば、AlxGa1-xN(0<x<1)を電子供給層として用いたAlGaN/GaN-HEMTは、自発分極およびピエゾ分極によりAlxGa1-xN(0<x<1)/GaNのヘテロ界面に二次元電子ガス(以下、「2DEG」と称する場合がある。)が生じ、何もドープしなくとも1×1013cm-2程度以上のシートキャリア濃度が得られる。これにより、高周波動作が実現される(特許文献1,2)。
近年、数十GHzから数百GHzの高周波向けデバイス用途として、GaN系高電子移動度トランジスタ(HEMT)(以下、「GaN-HEMT」と称する場合がある。)の開発が盛んに行われている。例えば、AlxGa1-xN(0<x<1)を電子供給層として用いたAlGaN/GaN-HEMTは、自発分極およびピエゾ分極によりAlxGa1-xN(0<x<1)/GaNのヘテロ界面に二次元電子ガス(以下、「2DEG」と称する場合がある。)が生じ、何もドープしなくとも1×1013cm-2程度以上のシートキャリア濃度が得られる。これにより、高周波動作が実現される(特許文献1,2)。
半導体デバイスがオフ状態において、電極間に流れる意図せぬ電流をリーク電流という。特に、ソース電極-ドレイン電極間のリーク電流をドレインリーク電流、ソース電極-ゲート電極間のリーク電流をゲートリーク電流と呼ぶ。半導体デバイスに大きなリーク電流が流れることは、エネルギー効率の面で不利になることばかりでなく、安全性の面でも大きな問題となる。このためリーク電流の抑制は重要な課題である。
一方では、HEMTデバイスを高温環境下で採用したいというニーズが年々高まっている。例えば、宇宙環境においては通信のために高周波が必要とされるが、環境温度が極めて高い。月面を例にとると、日中の表面温度は100℃以上に達する。このため、高温動作に耐えうるHEMTデバイスの開発は急を要する。
常温での動作ではゲートリーク電流、および、ドレインリーク電流が問題ない場合でも、動作温度を上げると両者ともリーク電流が増大する。これは、従来のHEMTデバイスではキャリア補償層にドーピングした層、例えばGaN:Fe層やAlNバッファー層がリーク源になっていると考えられるが、詳細はいまだ明らかではない。
以上のように、高温環境下での動作時におけるリーク電流の抑制を実現した半導体装置はこれまで得られていなかった。
以上のように、高温環境下での動作時におけるリーク電流の抑制を実現した半導体装置はこれまで得られていなかった。
そこで、本発明は、高温環境下での動作時におけるリーク電流の抑制を実現した半導体装置を提供することを課題とする。
上記課題に対し、本発明者らは鋭意検討を行い、高温動作時のゲートリーク電流値又はドレインリーク電流値が一定値以下である半導体装置により、上記課題を解決できることを見出し、本発明を完成するに至った。
すなわち、本発明の要旨は、以下のとおりである。
[1] 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値が2×10-5A/mm以下である、半導体装置。
[2] 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを100V印加したときの、動作温度500Kにおけるゲートリーク電流値が1×10-4A/mm未満である、前記[1]に記載の半導体装置。
[1] 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値が2×10-5A/mm以下である、半導体装置。
[2] 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを100V印加したときの、動作温度500Kにおけるゲートリーク電流値が1×10-4A/mm未満である、前記[1]に記載の半導体装置。
[3] 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度400Kにおけるゲートリーク電流値が1×10-5A/mm以下である、半導体装置。
[4] 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度500Kにおけるゲートリーク電流値が4×10-5A/mm以下である、前記[3]に記載の半導体装置。
[5] 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度600Kにおけるゲートリーク電流値が1×10-4A/mm未満である、前記[3]又は[4]に記載の半導体装置。
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度400Kにおけるゲートリーク電流値が1×10-5A/mm以下である、半導体装置。
[4] 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度500Kにおけるゲートリーク電流値が4×10-5A/mm以下である、前記[3]に記載の半導体装置。
[5] 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度600Kにおけるゲートリーク電流値が1×10-4A/mm未満である、前記[3]又は[4]に記載の半導体装置。
[6] 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度400Kにおけるドレインリーク電流値が5×10-5A/mm未満である、半導体装置。
[7] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度500Kにおけるドレインリーク電流値が5×10-4A/mm未満である、前記[6]に記載の半導体装置。
[8] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度600Kにおけるドレインリーク電流値が1×10-3A/mm未満である、前記[6]又は[7]に記載の半導体装置。
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度400Kにおけるドレインリーク電流値が5×10-5A/mm未満である、半導体装置。
[7] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度500Kにおけるドレインリーク電流値が5×10-4A/mm未満である、前記[6]に記載の半導体装置。
[8] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度600Kにおけるドレインリーク電流値が1×10-3A/mm未満である、前記[6]又は[7]に記載の半導体装置。
[9] 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度400Kにおけるドレインリーク電流値が3×10-5A/mm未満である、半導体装置。
[10] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度500Kにおけるドレインリーク電流値が1.5×10-4A/mm以下である、前記[9]に記載の半導体装置。
[11] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度600Kにおけるドレインリーク電流値が1×10-3A/mm未満である、前記[9]又は[10]に記載の半導体装置。
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度400Kにおけるドレインリーク電流値が3×10-5A/mm未満である、半導体装置。
[10] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度500Kにおけるドレインリーク電流値が1.5×10-4A/mm以下である、前記[9]に記載の半導体装置。
[11] 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度600Kにおけるドレインリーク電流値が1×10-3A/mm未満である、前記[9]又は[10]に記載の半導体装置。
[12] 前記第1の窒化物半導体は、GaNを含み、
前記第2の窒化物半導体は、AlxGa1-xN(0<x<1)を含む、前記[1]~[11]のいずれか1に記載の半導体装置。
[13] 前記基板が、GaN基板である、前記[1]~[12]のいずれか1に記載の半導体装置。
[14] 前記GaN基板の400Kにおける抵抗率が1×107Ωcm以上である、前記[13]に記載の半導体装置。
[15] 前記GaN基板の500Kにおける抵抗率が1×106Ωcm以上である、前記[13]又は[14]に記載の半導体装置。
[16] 前記GaN基板の600Kにおける抵抗率が1×105Ωcm以上である、前記[13]~[15]のいずれか1に記載の半導体装置。
[17] 前記GaN基板が、CドープされたGaN基板である、前記[13]~[16]のいずれか1に記載の半導体装置。
前記第2の窒化物半導体は、AlxGa1-xN(0<x<1)を含む、前記[1]~[11]のいずれか1に記載の半導体装置。
[13] 前記基板が、GaN基板である、前記[1]~[12]のいずれか1に記載の半導体装置。
[14] 前記GaN基板の400Kにおける抵抗率が1×107Ωcm以上である、前記[13]に記載の半導体装置。
[15] 前記GaN基板の500Kにおける抵抗率が1×106Ωcm以上である、前記[13]又は[14]に記載の半導体装置。
[16] 前記GaN基板の600Kにおける抵抗率が1×105Ωcm以上である、前記[13]~[15]のいずれか1に記載の半導体装置。
[17] 前記GaN基板が、CドープされたGaN基板である、前記[13]~[16]のいずれか1に記載の半導体装置。
本実施形態に係る半導体装置は、高温環境下での動作時におけるリーク電流が効果的に抑制されている。そのため、高温条件下での高速動作が必要となる環境での適用に非常に好適である。
以下に本発明について詳述するが、本発明は以下の実施の形態に限定されるものではなく、その要旨の範囲内で種々に変更して実施することができる。
本明細書では、[0001]軸に平行な結晶軸がc軸、<10-10>軸に平行な結晶軸がm軸、<11-20>軸に平行な結晶軸がa軸と呼ばれる。c軸に直交する結晶面はc面(c-plane)と呼ばれる。
六方晶のミラー指数(hkil)は、h+k=-iの関係があることから、(hkl)と3桁で表記されることもある。例えば、(0004)を3桁で表記すると(004)である。
本明細書において、結晶軸、結晶面、結晶方位等に言及する場合には、特に断らない限り、それぞれ、基板や半導体層における結晶軸、結晶面、結晶方位等を意味する。
本明細書において、特定の位置における炭素(C)濃度、Fe濃度は共に、二次イオン質量分析(Secondary Ion Mass Spectrometry、SIMS)を用いたそれぞれの検出量により決定される値である。
本明細書において、「~」という表現を用いる場合、その前後の数値又は物性値を含む表現として用いる。すなわち、「A~B」は、A以上B以下であることを意味する。
本明細書において、ゲート電極と半導体はショットキー接合である。従って、ゲート電極が正極になるように電圧を印加することを「順方向バイアス」、ゲート電極が負極になるように電圧を印加することを「逆方向バイアス」、と定義する。ソース電極とドレイン電極間においては、学術界の一般的な表記に従って、ドレイン電極が正極になるように電圧を印加することを「順方向バイアス」と定義する。
本明細書では、[0001]軸に平行な結晶軸がc軸、<10-10>軸に平行な結晶軸がm軸、<11-20>軸に平行な結晶軸がa軸と呼ばれる。c軸に直交する結晶面はc面(c-plane)と呼ばれる。
六方晶のミラー指数(hkil)は、h+k=-iの関係があることから、(hkl)と3桁で表記されることもある。例えば、(0004)を3桁で表記すると(004)である。
本明細書において、結晶軸、結晶面、結晶方位等に言及する場合には、特に断らない限り、それぞれ、基板や半導体層における結晶軸、結晶面、結晶方位等を意味する。
本明細書において、特定の位置における炭素(C)濃度、Fe濃度は共に、二次イオン質量分析(Secondary Ion Mass Spectrometry、SIMS)を用いたそれぞれの検出量により決定される値である。
本明細書において、「~」という表現を用いる場合、その前後の数値又は物性値を含む表現として用いる。すなわち、「A~B」は、A以上B以下であることを意味する。
本明細書において、ゲート電極と半導体はショットキー接合である。従って、ゲート電極が正極になるように電圧を印加することを「順方向バイアス」、ゲート電極が負極になるように電圧を印加することを「逆方向バイアス」、と定義する。ソース電極とドレイン電極間においては、学術界の一般的な表記に従って、ドレイン電極が正極になるように電圧を印加することを「順方向バイアス」と定義する。
[半導体装置]
第一実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含む。
半導体装置は、ゲート電極とドレイン電極間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値が2×10-5A/mm以下である。
第一実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含む。
半導体装置は、ゲート電極とドレイン電極間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値が2×10-5A/mm以下である。
ゲート電極とドレイン電極間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値が2×10-5A/mm以下であることは、半導体装置がオフ状態にあるときに、高温環境下におけるゲートリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなゲートリーク電流が流れ、装置が故障することを防止することができる。
なお、本明細書における高温環境下とは、50℃以上の環境下を意図しており、例えば100℃以上でもよく、150℃以上でもよい。また、上限は特に限定されないが、通常、500℃以下である。
なお、本明細書における高温環境下とは、50℃以上の環境下を意図しており、例えば100℃以上でもよく、150℃以上でもよい。また、上限は特に限定されないが、通常、500℃以下である。
ゲート電極とドレイン電極間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値は、2×10-5A/mm以下であればよいが、ゲートリーク電流による装置の故障リスクを低減する観点からは、1.5×10-5A/mm以下が好ましく、1×10-5A/mm以下がより好ましい。ゲートリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
また、半導体装置は、より温度の高い動作環境下においても、ゲートリーク電流が抑制されることが望ましい。この観点から、ゲート電極とドレイン電極間に逆方向バイアスを100V印加したときの、動作温度500Kにおけるゲートリーク電流値が、1×10-4A/mm未満であることが好ましく、8×10-5A/mm以下が好ましく、5×10-5A/mm以下がより好ましく、3×10-5A/mm以下がさらに好ましい。動作温度500Kにおけるゲートリーク電流が上記範囲であると、ゲートリーク電流による装置の故障リスクをより低減することができる。ゲートリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
第二実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された、第1の窒化物半導体からなる第1半導体層と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含む。
半導体装置は、ゲート電極とドレイン電極間に逆方向バイアスを20V印加したときの、動作温度400Kにおけるゲートリーク電流値が1×10-5A/mm以下である。
半導体装置は、ゲート電極とドレイン電極間に逆方向バイアスを20V印加したときの、動作温度400Kにおけるゲートリーク電流値が1×10-5A/mm以下である。
ゲート電極とドレイン電極間に逆方向バイアスを20V印加したときの、動作温度400Kにおけるゲートリーク電流値が1×10-5A/mm以下であることは、半導体装置がオフ状態にあるときに、高温環境下におけるゲートリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなゲートリーク電流が流れ、装置が故障することを防止することができる。
ゲート電極とドレイン電極間に逆方向バイアスを20V印加したときの、動作温度400Kにおけるゲートリーク電流値は、1×10-5A/mm以下であればよいが、ゲートリーク電流による装置の故障リスクを低減する観点からは、8×10-6A/mm以下が好ましく、5×10-6A/mm以下がより好ましく、2×10-6A/mm以下がさらに好ましく、1×10-6A/mm以下が特に好ましく、5×10-7A/mm以下が最も好ましい。ゲートリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
また、半導体装置は、より温度の高い動作環境下においても、ゲートリーク電流が抑制されることが望ましい。この観点から、ゲート電極とドレイン電極間に逆方向バイアスを20V印加したときの、動作温度500Kにおけるゲートリーク電流値が、4×10-5A/mm以下であることが好ましく、2×10-5A/mm以下が好ましく、1×10-5A/mm以下がより好ましく、8×10-6A/mm以下がさらに好ましく、5×10-6A/mm以下が特に好ましい。動作温度500Kにおけるゲートリーク電流が上記範囲であると、ゲートリーク電流による装置の故障リスクをより低減することができる。ゲートリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
同様の観点から、半導体装置は、より温度の高い動作環境下においても、ゲートリーク電流が抑制されることが望ましい。この観点から、ゲート電極とドレイン電極間に逆方向バイアスを20V印加したときの、動作温度600Kにおけるゲートリーク電流値が、1×10-4A/mm未満であることが好ましく、9×10-5A/mm以下が好ましく、8×10-5A/mm以下がより好ましい。動作温度600Kにおけるゲートリーク電流が上記範囲であると、ゲートリーク電流による装置の故障リスクをより低減することができる。ゲートリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
第三実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含む。
半導体装置は、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを100V印加したときの、動作温度400Kにおけるドレインリーク電流値が5×10-5A/mm未満である。
半導体装置は、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを100V印加したときの、動作温度400Kにおけるドレインリーク電流値が5×10-5A/mm未満である。
ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを100V印加したときの、動作温度400Kにおけるドレインリーク電流値が5×10-5A/mm未満であることは、半導体装置がオフ状態にあるときに、高温環境下におけるドレインリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなドレインリーク電流が流れ、装置が故障することを防止することができる。
ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを100V印加したときの、動作温度400Kにおけるドレインリーク電流値は、5×10-5A/mm未満であればよいが、ドレインリーク電流による装置の故障リスクを低減する観点からは、4×10-5A/mm以下が好ましく、3×10-5A/mm以下がより好ましく、2×10-5A/mm以下がさらに好ましい。ドレインリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
また、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを100V印加したときの、動作温度500Kにおけるドレインリーク電流値が、5×10-4A/mm未満であることが好ましく、2×10-4A/mm以下が好ましく、1×10-4A/mm以下がより好ましく、8×10-5A/mm以下がさらに好ましく、6×10-5A/mm以下がさらにより好ましく、4×10-5A/mm以下が特に好ましい。動作温度500Kにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
同様の観点から、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを100V印加したときの、動作温度600Kにおけるドレインリーク電流値が、1×10-3A/mm未満であることが好ましく、9×10-4A/mm以下が好ましく、8×10-4A/mm以下がより好ましい。動作温度600Kにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
第四実施形態に係る半導体装置は、基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備える。半導体積層構造は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含む。
半導体装置は、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを20V印加したときの、動作温度400Kにおけるドレインリーク電流値が3×10-5A/mm未満である。
半導体装置は、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを20V印加したときの、動作温度400Kにおけるドレインリーク電流値が3×10-5A/mm未満である。
ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを20V印加したときの、動作温度400Kにおけるドレインリーク電流値が3×10-5A/mm未満であることは、半導体装置がオフ状態にあるときに、高温環境下におけるドレインリーク電流が効果的に抑制されていることを意味する。これにより、半導体装置を高温環境下で動作させた際に大きなドレインリーク電流が流れ、装置が故障することを防止することができる。
ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを20V印加したときの、動作温度400Kにおけるドレインリーク電流値は、3×10-5A/mm未満であればよいが、ドレインリーク電流による装置の故障リスクを低減する観点からは、1×10-5A/mm以下が好ましく、8×10-6A/mm以下がより好ましく、6×10-6A/mm以下がさらに好ましく、3×10-6A/mm以下がさらにより好ましく、1×10-6A/mm以下が特に好ましい。ドレインリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
また、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを20V印加したときの、動作温度500Kにおけるドレインリーク電流値が、1.5×10-4A/mm以下であることが好ましく、1×10-4A/mm以下が好ましく、8×10-5A/mm以下がより好ましく、5×10-5A/mm以下がさらに好ましく、3×10-5A/mm以下が特に好ましい。動作温度500Kにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
同様の観点から、半導体装置は、より温度の高い動作環境下においても、ドレインリーク電流が抑制されることが望ましい。この観点から、ゲート電極とソース電極間に逆方向バイアスを10V印加し、ソース電極とドレイン電極間に順方向バイアスを20V印加したときの、動作温度600Kにおけるドレインリーク電流値が、1×10-3A/mm未満であることが好ましく、8×10-4A/mm以下が好ましく、5×10-4A/mm以下がより好ましく、3×10-4A/mm以下が特に好ましい。動作温度600Kにおけるドレインリーク電流が上記範囲であると、ドレインリーク電流による装置の故障リスクをより低減することができる。ドレインリーク電流値は小さいほど好ましいが、通常1.0×10-8A/mm以上となる。
・構成
図1は、本実施形態に係る半導体装置の一例を示した模式断面図である。半導体装置10において、基板100上に、半導体積層構造200が形成されている。半導体積層構造200は、第1半導体層300及び第2半導体層400を順に含み、任意でキャップ層500も含む。
半導体積層構造200上に、ソース電極600S、ドレイン電極600D、及びゲート電極600Gが形成されている。ソース電極600Sとゲート電極600Gの間、及び、ドレイン電極600Dとゲート電極600Gの間には、それぞれゲート絶縁膜700が任意で形成されている。
第1半導体層300は、第1の窒化物半導体からなる層であるが、例えば、C含有GaN層301とi-GaN層302からなる。C含有GaN層301は基板100上に形成されることが好ましく、i-GaN層302はC含有GaN層301上に形成されることが好ましい。
第2半導体層400は、第2の窒化物半導体からなる層であるが、例えば、第1半導体層300を構成するi-GaN層302上に形成されることが好ましい。
半導体積層構造200がキャップ層500を含む場合、キャップ層500は、第2半導体層400上に形成されることが好ましい。ソース電極600S、ドレイン電極600D及びゲート電極600Gは、それぞれ、キャップ層500上に形成されている。
図1は、本実施形態に係る半導体装置の一例を示した模式断面図である。半導体装置10において、基板100上に、半導体積層構造200が形成されている。半導体積層構造200は、第1半導体層300及び第2半導体層400を順に含み、任意でキャップ層500も含む。
半導体積層構造200上に、ソース電極600S、ドレイン電極600D、及びゲート電極600Gが形成されている。ソース電極600Sとゲート電極600Gの間、及び、ドレイン電極600Dとゲート電極600Gの間には、それぞれゲート絶縁膜700が任意で形成されている。
第1半導体層300は、第1の窒化物半導体からなる層であるが、例えば、C含有GaN層301とi-GaN層302からなる。C含有GaN層301は基板100上に形成されることが好ましく、i-GaN層302はC含有GaN層301上に形成されることが好ましい。
第2半導体層400は、第2の窒化物半導体からなる層であるが、例えば、第1半導体層300を構成するi-GaN層302上に形成されることが好ましい。
半導体積層構造200がキャップ層500を含む場合、キャップ層500は、第2半導体層400上に形成されることが好ましい。ソース電極600S、ドレイン電極600D及びゲート電極600Gは、それぞれ、キャップ層500上に形成されている。
・基板
本発明の第一実施形態~第四実施形態のいずれにおいても(これらをまとめて「本実施形態」と呼ぶ場合がある。)、半導体装置は、基板を備える。
基板は、特に限定されないが、例えば、シリコン基板、サファイア基板、SiC基板、GaN基板でもよい。中でも、基板上でエピタキシャル成長される窒化物半導体からなる層の結晶品質が高く、デバイス性能に優れるという観点からは、基板はGaN基板であることが好ましい。
本発明の第一実施形態~第四実施形態のいずれにおいても(これらをまとめて「本実施形態」と呼ぶ場合がある。)、半導体装置は、基板を備える。
基板は、特に限定されないが、例えば、シリコン基板、サファイア基板、SiC基板、GaN基板でもよい。中でも、基板上でエピタキシャル成長される窒化物半導体からなる層の結晶品質が高く、デバイス性能に優れるという観点からは、基板はGaN基板であることが好ましい。
基板がGaN基板である場合、400Kにおける抵抗率が1×107Ωcm以上がさらに好ましい。
本発明者らは、GaN基板の400Kにおける抵抗率が1×107Ωcm以上であると、半導体装置の高温動作時のドレインリーク電流が顕著に抑制されることを見出した。その理由はいまだ明らかではないが、次のように考えている。
すなわち、HEMT構造内は空乏層の広がりがドレインリーク電流を阻害するが、高温環境下では、基板の抵抗率が減少することで、基板を経由してドレインリーク電流が流れてしまうと考えられる。この知見に基づけば、半導体装置に用いるGaN基板として、高温環境下でも高い抵抗率を有するものを用いることで、半導体装置の高温動作時のドレインリーク電流を効果的に抑制できるようになるものと考えられる。
本発明者らは、GaN基板の400Kにおける抵抗率が1×107Ωcm以上であると、半導体装置の高温動作時のドレインリーク電流が顕著に抑制されることを見出した。その理由はいまだ明らかではないが、次のように考えている。
すなわち、HEMT構造内は空乏層の広がりがドレインリーク電流を阻害するが、高温環境下では、基板の抵抗率が減少することで、基板を経由してドレインリーク電流が流れてしまうと考えられる。この知見に基づけば、半導体装置に用いるGaN基板として、高温環境下でも高い抵抗率を有するものを用いることで、半導体装置の高温動作時のドレインリーク電流を効果的に抑制できるようになるものと考えられる。
また、GaN基板の400Kにおける抵抗率が1×107Ωcm以上であると、半導体装置の高温動作時のゲートリーク電流についても、顕著に抑制されることを見出した。
ゲートリーク電流の発生原因は、ソース電極とゲート電極間の表面電流やチャネル層の欠陥等と言われているが詳細なメカニズムは不明である。本実施形態におけるゲートリーク電流の発生メカニズムも不明であるが、基板の抵抗率変化がゲートリーク電流変化に繋がっていることから、基板の抵抗率がチャネル層付近のポテンシャルに影響を与えており、その結果として空乏層分布が変化することでゲートリーク電流が変化すると考えられる。
ゲートリーク電流の発生原因は、ソース電極とゲート電極間の表面電流やチャネル層の欠陥等と言われているが詳細なメカニズムは不明である。本実施形態におけるゲートリーク電流の発生メカニズムも不明であるが、基板の抵抗率変化がゲートリーク電流変化に繋がっていることから、基板の抵抗率がチャネル層付近のポテンシャルに影響を与えており、その結果として空乏層分布が変化することでゲートリーク電流が変化すると考えられる。
上記の観点から、GaN基板は、400Kにおける抵抗率が1×107Ωcm以上が好ましく、1×1010Ωcm以上がより好ましく、5×1010Ωcm以上がさらに好ましく、1×1011Ωcm以上が特に好ましい。400Kにおける抵抗率は高ければ高いほどよいので、上限は特に制限されない。
同様の観点から、GaN基板は、500Kにおける抵抗率が1×106Ωcm以上であることも好ましく、1×107Ωcm以上がより好ましく、1×108Ωcm以上がさらに好ましい。500Kにおける抵抗率は高ければ高いほどよいので、上限は特に制限されない。
同様の観点から、GaN基板は、600Kにおける抵抗率が1×105Ωcm以上であることも好ましく、1×106Ωcm以上がより好ましく、1×107Ωcm以上が特に好ましい。600Kにおける抵抗率は高ければ高いほどよいので、上限は特に制限されない。
基板は、炭素(C)がドープされた基板、すなわち、Cドープ層を有するGaN基板であることも好ましい。この場合、Cドープ層のc軸方向の厚みは、GaN基板のc軸方向の厚みと一致する必要はない。
例えばGaN基板全体の厚みが400μmであるのに対して、Cドープ層の厚さはGaN基板の表層100μmにあれば十分である。もちろん、Cドープ層の厚みは上記に限定されず、それよりも厚い場合や薄い場合を何ら排除するものではなく、また、GaN基板の厚み方向全体がCドープ層で構成されるGaN基板であってもよい。
GaN基板のCドープ層中のC濃度は、1.0×1016atoms/cm3以上1.0×1020atoms/cm3以下であるのが好ましい。補償不純物であるCは、高抵抗化に寄与するため、C濃度が1.0×1016atoms/cm3以上であるとGaN結晶の高抵抗化の観点から好ましく、また1.0×1020atoms/cm3以下であるとGaN結晶の結晶品質を良好に保つ観点から好ましい。
GaN基板のCドープ層中のC濃度は、以下段階的に、上限は6.0×1019atoms/cm3以下、5.0×1019atoms/cm3以下、3.0×1019atoms/cm3以下、1.0×1019atoms/cm3以下、5.0×1018atoms/cm3以下であるのが好ましく、下限は1.0×1016atoms/cm3以上、3.0×1016atoms/cm3以上、5.0×1016atoms/cm3以上、1.0×1017atoms/cm3以上、3.0×1017atoms/cm3以上、5.0×1017atoms/cm3以上であるのが好ましい。上記C濃度の好ましい上下限の組み合わせは任意である。
・半導体積層構造
本実施形態に係る半導体装置は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含む半導体積層構造を備える。
本実施形態に係る半導体装置は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含む半導体積層構造を備える。
・・第1半導体層
第1半導体層は、基板上に形成された、第1の窒化物半導体からなる窒化物半導体結晶層である。第1の窒化物半導体の好適な例として、GaNが挙げられる。
第1の窒化物半導体がGaNである場合、第1半導体層は、炭素(C)を含有するC含有GaN層及びi-GaN層を含むことが好ましい。第1半導体層は、1層からなっても、2層以上からなってもよく、C含有GaN層、i-GaN層以外のGaNからなる結晶相をさらに含んでいてもよい。
第1半導体層は、基板上に形成された、第1の窒化物半導体からなる窒化物半導体結晶層である。第1の窒化物半導体の好適な例として、GaNが挙げられる。
第1の窒化物半導体がGaNである場合、第1半導体層は、炭素(C)を含有するC含有GaN層及びi-GaN層を含むことが好ましい。第1半導体層は、1層からなっても、2層以上からなってもよく、C含有GaN層、i-GaN層以外のGaNからなる結晶相をさらに含んでいてもよい。
・・・C含有GaN層
第1半導体層は、炭素(C)濃度が1×1016atoms/cm3以上であるC含有GaN層を含むことが好ましい。C含有GaN層とは、エピタキシャル成長されるGaNからなる結晶層であって、不純物となる炭素(C)を含有する層である。
C含有GaN層が存在すると、C含有GaN層によって画される異なる領域間の補償不純物の移動が阻害される。
これは、例えば、基板がCをドープしたものである場合、基板中のCが補償不純物としてHEMT構造中を熱拡散により移動し、2DEG領域まで到達することがある。2DEGにCのような補償不純物が拡散すると、2DEGの電子の移動が阻害され、半導体装置としての性能が低下する恐れがある。一方、C含有GaN層が存在する場合、補償不純物の移動を阻害するため、半導体装置の性能低下を抑制することができる。
第1半導体層は、炭素(C)濃度が1×1016atoms/cm3以上であるC含有GaN層を含むことが好ましい。C含有GaN層とは、エピタキシャル成長されるGaNからなる結晶層であって、不純物となる炭素(C)を含有する層である。
C含有GaN層が存在すると、C含有GaN層によって画される異なる領域間の補償不純物の移動が阻害される。
これは、例えば、基板がCをドープしたものである場合、基板中のCが補償不純物としてHEMT構造中を熱拡散により移動し、2DEG領域まで到達することがある。2DEGにCのような補償不純物が拡散すると、2DEGの電子の移動が阻害され、半導体装置としての性能が低下する恐れがある。一方、C含有GaN層が存在する場合、補償不純物の移動を阻害するため、半導体装置の性能低下を抑制することができる。
C含有GaN層におけるC濃度は1×1016atoms/cm3以上が好ましく、より効果的に補償不純物の移動を阻害する観点から、5×1016atoms/cm3以上がより好ましく、1×1017atoms/cm3以上がさらに好ましい。また、C含有GaN層におけるC濃度は、貫通転位等の欠陥発生を防ぐ観点から、1×1019atoms/cm3未満が好ましく、1×1018atoms/cm3未満がより好ましく、5×1017atoms/cm3未満がさらに好ましい。
C含有GaN層のc軸方向の厚みは、正常なデバイス作製の観点から、50nm以上が好ましく、100nm以上がより好ましく、200nm以上がさらに好ましい。また、リーク電流減少の観点から、C含有GaN層の厚みは、900nm以下が好ましく、600nm以下がより好ましく、500nm以下がさらに好ましい。
C含有GaN層のc軸方向の厚さは、正常なデバイス作製の観点から、第1半導体層の総膜厚の5%以上が好ましく、10%以上がより好ましく、20%以上がさらに好ましい。また、同様の観点から、上記厚さは、第1半導体層の総膜厚の90%以下が好ましく、80%以下がより好ましく、70%以下がさらに好ましい。なお、第1半導体層の総膜厚とは、第1半導体層中にC含有GaN層に加えて、後述するi-GaN層等が含まれる場合は、これらも含めたc軸方向の合計の厚みをいう。
・・・i-GaN層
本実施形態において、第1半導体層が上記C含有GaN層を含む場合、第1半導体層は、C含有GaN層よりも[0001]軸方向にi-GaN層を有することが好ましい。i-GaN層は、C含有GaN層上に直接配置されることがより好ましい。
C含有GaN層よりも[0001]軸方向にi-GaN層を有するとは、C含有GaN層よりも+c軸方向、すなわち結晶のGa極性面方向にi-GaN層が存在することを意味する。
本実施形態において、第1半導体層が上記C含有GaN層を含む場合、第1半導体層は、C含有GaN層よりも[0001]軸方向にi-GaN層を有することが好ましい。i-GaN層は、C含有GaN層上に直接配置されることがより好ましい。
C含有GaN層よりも[0001]軸方向にi-GaN層を有するとは、C含有GaN層よりも+c軸方向、すなわち結晶のGa極性面方向にi-GaN層が存在することを意味する。
i-GaN層は、意図的な不純物のドープを行わずにエピタキシャル成長されるGaNからなる結晶層であり、C含有GaN層とはC濃度により区別される。すなわち、i-GaN層のC濃度は1×1016atoms/cm3未満である。i-GaN層はいわゆるチャネル層として機能する。
第1半導体層のc軸方向の厚さは、HEMT動作時のドレインリーク電流を減少させるために、薄ければ薄い方が理想的である。第1半導体層中のi-GaN層のc軸方向の厚みは、正常なデバイス作製の観点から、50nm以上が好ましく、100nm以上がより好ましく、200nm以上がさらに好ましい。また、リーク電流減少の観点から、i-GaN層の厚みは、900nm以下が好ましく、600nm以下がより好ましく、500nm以下がさらに好ましい。
第1半導体層中のi-GaN層の上端面は、第1半導体層の上端面と一致することが好ましい。
第1半導体層中のi-GaN層の上端面は、第1半導体層の上端面と一致することが好ましい。
・・第2半導体層
第2半導体層は、上記第1半導体層の上に形成され、第1の窒化物半導よりもバンドギャップの大きな第2の窒化物半導体からなる。第2の窒化物半導体は、そのバンドギャップが、第1の窒化物半導体のバンドギャップよりも大きければ特に限定されないが、例えば、第1の窒化物半導体がGaNである場合、第2の窒化物半導体は好ましくは、AlxGa1-xN(0<x<1)又はAlInGaNである。第2半導体層は、1層からなっても、2層以上からなってもよい。
第2半導体層は、上記第1半導体層の上に形成され、第1の窒化物半導よりもバンドギャップの大きな第2の窒化物半導体からなる。第2の窒化物半導体は、そのバンドギャップが、第1の窒化物半導体のバンドギャップよりも大きければ特に限定されないが、例えば、第1の窒化物半導体がGaNである場合、第2の窒化物半導体は好ましくは、AlxGa1-xN(0<x<1)又はAlInGaNである。第2半導体層は、1層からなっても、2層以上からなってもよい。
第1半導体層と第2半導体層の間におけるヘテロ接合界面には、2次元電子ガス(2DEG)が形成される。具体的には、第1半導体層が上記のi-GaN層を有する場合、i-GaN層と第2半導体層に挟まれた領域に2DEGが発生する。第2半導体層は、いわゆるバリア層又は電子供給層として機能する。
典型例として、(0001)面を主面とするGaN基板上に形成したGaN(第1半導体層)/AlxGa1-xN(0<x<1)(第2半導体層)のヘテロ構造では、自発分極およびピエゾ分極によりヘテロ界面に2DEGが生じ、何もドープしなくとも1×1013cm-2程度以上のシートキャリア濃度が得られることから、高周波動作が実現される。
第2半導体層のc軸方向の厚みは、正常なデバイス作製の観点から、1nm以上が好ましく、5nm以上がより好ましく、10nm以上がさらに好ましい。また、リーク電流減少の観点から、第2半導体層の厚みは、50nm以下が好ましく、40nm以下がより好ましく、30nm以下がさらに好ましい。なお、第2半導体層が2層以上の第2の窒化物半導体からなる層から構成される場合には、上記厚みは第2半導体層の総膜厚である。
・・キャップ層
半導体積層構造は、第1半導体層と第2半導体層とを含むが、さらに第2半導体層の上に、キャップ層が形成されていてもよい。キャップ層は第2の窒化物半導体とは異なる窒化物半導体からなることが好ましく、例えば、第2の窒化物半導体がAlxGa1-xN(0<x<1)又はAlInGaNである場合、GaNからなるキャップ層であることが好ましい。キャップ層は、1層からなっても、2層以上からなってもよい。
半導体積層構造は、第1半導体層と第2半導体層とを含むが、さらに第2半導体層の上に、キャップ層が形成されていてもよい。キャップ層は第2の窒化物半導体とは異なる窒化物半導体からなることが好ましく、例えば、第2の窒化物半導体がAlxGa1-xN(0<x<1)又はAlInGaNである場合、GaNからなるキャップ層であることが好ましい。キャップ層は、1層からなっても、2層以上からなってもよい。
キャップ層のc軸方向の厚みは、正常なデバイス作製の観点から、0.1nm以上が好ましく、0.5nm以上がより好ましく、1nm以上がさらに好ましい。また、リーク電流減少の観点から、キャップ層の厚みは、10nm以下が好ましく、8nm以下がより好ましく、5nm以下がさらに好ましい。なお、キャップ層が2層以上の層から構成される場合には、上記厚みはキャップ層の総膜厚である。
・電極
本実施形態に係る半導体装置は、ソース電極とゲート電極とドレイン電極を備える。好ましくは、上記の半導体積層構造の上方に、ソース電極とゲート電極とドレイン電極が形成される。
本実施形態に係る半導体装置は、ソース電極とゲート電極とドレイン電極を備える。好ましくは、上記の半導体積層構造の上方に、ソース電極とゲート電極とドレイン電極が形成される。
ソース電極は、例えば金属電極であり、具体的には、チタン(Ti)とアルミニウム(Al)を含む積層構造、モリブデン(Mo)とアルミニウム(Al)を含む積層構造、等が挙げられる。
ドレイン電極は、例えば金属電極であり、具体的には、チタン(Ti)とアルミニウム(Al)を含む積層構造、モリブデン(Mo)とアルミニウム(Al)を含む積層構造、等が挙げられる。
ソース電極及びドレイン電極と、半導体積層構造とは、それぞれオーミック接合されていることが好ましい。ソース電極とドレイン電極の距離は、例えば5μm以上30μm以下である。
ゲート電極は、例えば金属電極であり、具体的には、ニッケル(Ni)と金(Au)を含む積層構造、白金(Pt)と金(Au)を含む積層構造等が挙げられる。ゲート長は、例えば1μm以上15μm以下である。
ゲート電極は、ソース電極とドレイン電極の間に形成されることが好ましい。ゲート電極とソース電極の距離は、例えば1μm以上15μm以下である。ゲート電極とドレイン電極の距離は、例えば1μm以上15μm以下である。
ゲート電極は、ソース電極とドレイン電極の間に形成されることが好ましい。ゲート電極とソース電極の距離は、例えば1μm以上15μm以下である。ゲート電極とドレイン電極の距離は、例えば1μm以上15μm以下である。
ゲート電極と上記の半導体積層構造の間にゲート絶縁膜を有していてもよい。すなわち、ゲート絶縁膜を介して、半導体積層構造の上方にゲート電極が形成されていてもよい。
また、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、それぞれゲート絶縁膜を有していてもよい。
また、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、それぞれゲート絶縁膜を有していてもよい。
ゲート絶縁膜は、例えば、酸化物又は酸窒化物である。ゲート絶縁膜は、例えば、酸化シリコン、酸化アルミニウム、窒化シリコン、酸窒化シリコン、又は、酸窒化アルミニウムである。
好ましい態様の一例では、キャップ層の上に、ソース電極とゲート電極とドレイン電極が形成され、より好ましくは、ソース電極とゲート電極との間、ゲート電極とドレイン電極との間には、それぞれゲート絶縁膜を有する。
別の好ましい態様では、第2半導体層の上に、ソース電極及びドレイン電極が形成され、キャップ層の上に、ゲート電極が形成される。
別の好ましい態様では、キャップ層の上に、ソース電極及びドレイン電極が形成され、ゲート絶縁膜の上に、ゲート電極が形成される。
別の好ましい態様では、第2半導体層の上に、ソース電極及びドレイン電極が形成され、キャップ層の上に、ゲート電極が形成される。
別の好ましい態様では、キャップ層の上に、ソース電極及びドレイン電極が形成され、ゲート絶縁膜の上に、ゲート電極が形成される。
・用途
本実施形態に係る半導体装置は、高温環境下での高速動作が必要とされる場合において、リーク電流の抑制が可能であるため、砂漠や宇宙などの高温環境下での通信等に好適に使用することができる。
本実施形態に係る半導体装置は、高温環境下での高速動作が必要とされる場合において、リーク電流の抑制が可能であるため、砂漠や宇宙などの高温環境下での通信等に好適に使用することができる。
[半導体装置の製造方法]
本実施形態に係る半導体装置の製造方法は特に限定されないが、以下にその一例となる一実施形態を説明する。また、かかる製造方法によって得られる半導体装置の好ましい態様は、上述した[半導体装置]に記載した好ましい態様と同様である。
上記一実施形態となる半導体装置の製造方法は、基板を用意する工程、次いで、上記基板上に半導体積層構造を形成する工程、半導体積層構造の上方に電極を生成する工程、を少なくとも含む。
本実施形態に係る半導体装置の製造方法は特に限定されないが、以下にその一例となる一実施形態を説明する。また、かかる製造方法によって得られる半導体装置の好ましい態様は、上述した[半導体装置]に記載した好ましい態様と同様である。
上記一実施形態となる半導体装置の製造方法は、基板を用意する工程、次いで、上記基板上に半導体積層構造を形成する工程、半導体積層構造の上方に電極を生成する工程、を少なくとも含む。
・基板を用意する方法
本実施形態に係る半導体装置に用いる基板は、上述した[半導体装置]に記載した通り、特に限定されないが、GaN基板であることが好ましく、400Kにおける抵抗率が1×107Ωcm以上であるGaN基板であることがより好ましい。また、CドープされたCドープ層を有するGaN基板であってもよい。
本実施形態に係る半導体装置に用いる基板は、上述した[半導体装置]に記載した通り、特に限定されないが、GaN基板であることが好ましく、400Kにおける抵抗率が1×107Ωcm以上であるGaN基板であることがより好ましい。また、CドープされたCドープ層を有するGaN基板であってもよい。
上記の基板は、公知の方法で製造して用いてもよいし、市販品を入手して用いてもよい。GaN基板を製造する場合には、上記の基板を用意する工程とは、GaN基板を製造する工程となる。
400Kにおける抵抗率が1×107Ωcm以上であるGaN基板は、例えば、シード上にHVPE(ハイドライド気相成長;Hydride Vapor Phase Epitaxy)法を用いてC等の補償不純物をドーピングしながらバルクGaN結晶を成長させ、スライス、研削、研磨等の加工を行うことにより、得ることができる。
CドープされたGaN基板は、例えば、シード上にHVPE法を用いてCドープバルクGaN結晶を成長させ、スライス、研削、研磨等の加工を行うことにより、得ることができる。
400Kにおける抵抗率が1×107Ωcm以上であるGaN基板は、例えば、シード上にHVPE(ハイドライド気相成長;Hydride Vapor Phase Epitaxy)法を用いてC等の補償不純物をドーピングしながらバルクGaN結晶を成長させ、スライス、研削、研磨等の加工を行うことにより、得ることができる。
CドープされたGaN基板は、例えば、シード上にHVPE法を用いてCドープバルクGaN結晶を成長させ、スライス、研削、研磨等の加工を行うことにより、得ることができる。
・半導体積層構造の形成方法
半導体積層構造は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、上記第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層とを含む。したがって、半導体積層構造の形成方法は、基板上に第1半導体層を形成する工程と、第1半導体層の上に第2半導体層を形成する工程を含む。
半導体積層構造は、基板上に形成された第1の窒化物半導体からなる第1半導体層と、上記第1半導体層の上に形成され、第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層とを含む。したがって、半導体積層構造の形成方法は、基板上に第1半導体層を形成する工程と、第1半導体層の上に第2半導体層を形成する工程を含む。
基板上に第1半導体層を形成する方法は、特に限定されず、公知の種々の方法を採用することができるが、好適な例としては、MOCVD(有機金属気相成長;metal organic chemical vapor deposition)法や、分子線エピタキシー(Molecular Beam Epitaxy、MBE)法を用いることが挙げられる。
以下では、GaNからなる第1半導体層を形成する方法を具体的に説明する。
以下では、GaNからなる第1半導体層を形成する方法を具体的に説明する。
MOCVD法を用いる場合、原料ガスとして、GaNを形成するためのGa源やN源を含む原料ガスであれば特に限定されず、公知のものを用いることができる。
第1半導体層にCをドープしてC含有GaN層を形成する場合、Cの濃度が1×1016atoms/cm3以上であるC含有GaN層のc軸方向の厚さ(厚み方向の高さ)は、上記[半導体装置]の「・半導体積層構造\・・第1半導体層\・・・C含有GaN層」に記載したように、50nm以上であることが、正常なデバイス作製の観点から好ましく、また、リーク電流減少の観点から、900nm以下が好ましい。
C含有GaN層におけるCの濃度は1×1016atoms/cm3以上であればよいが、かかる濃度は、5×1016atoms/cm3以上や、1×1017atoms/cm3以上などであってもよい。
C含有GaN層におけるCの濃度は、過剰なドーピングによる結晶品質の著しい低下を避けるために、1×1019atoms/cm3未満が好ましく、1×1018atoms/cm3未満や、5×1017atoms/cm3未満などであってもよい。
Cのドープは、従来公知の方法を用いることができる。例えば、MOCVD法やMBE法を用いることが好ましい。
MOCVD法を用いる場合、原料ガスとして、例えば、CH4(メタン)等の炭化水素ガスを用いることができるが、簡素化の観点から、GaNを形成するためのGa源やN源も含む原料ガスを用いることが好ましい。かかる観点から、Cの原料ガスとして、トリメチルガリウム(TMG)、トリエチルガリウム(TEG)を用いることが好ましく、TMGがより好ましい。また、TMGとアンモニア(NH3)との混合ガスや、TEGとNH3の混合ガスを用いることがさらに好ましい。
トリメチルガリウム(TMG)とアンモニア(NH3)の混合ガスを用いる場合、TMGの供給速度は、Si等の不純物濃度低減の観点から、100μmol/min以上が好ましく、200μmol/min以上がより好ましい。また、TMGの供給速度は、膜厚制御性の観点から、500μmol/min以下が好ましく、300μmol/min以下がより好ましい。
また、TMG:NH3で表される供給速度の比は、C濃度の制御性の観点から、1:100~1:4000が好ましく、1:500~1:4000又は1:100~1:2000がより好ましく、1:500~1:2000がさらに好ましい。
また、TMG:NH3で表される供給速度の比は、C濃度の制御性の観点から、1:100~1:4000が好ましく、1:500~1:4000又は1:100~1:2000がより好ましく、1:500~1:2000がさらに好ましい。
上記のように、第1半導体層として、C含有GaN層を形成した後、i-GaN層を形成してもよい。
i-GaN層を形成する方法は、意図的な不純物のドープを伴わずに行う点以外はC含有GaN層を形成する方法と変わらず、好適な例としては、MOCVD法や、MBE法を用いることが挙げられる。
i-GaN層を形成する方法は、意図的な不純物のドープを伴わずに行う点以外はC含有GaN層を形成する方法と変わらず、好適な例としては、MOCVD法や、MBE法を用いることが挙げられる。
i-GaN層の形成にMOCVD法を用いる場合、原料ガスとして、例えば、CH4(メタン)等の炭化水素ガスを用いることができるが、簡素化の観点から、GaNを形成するためのGa源やN源も含む原料ガスを用いることが好ましい。
トリメチルガリウム(TMG)とアンモニア(NH3)の混合ガスを用いる場合、TMGの供給速度は、Si等の不純物濃度低減の観点から、50μmol/min以上が好ましく、100μmol/min以上がより好ましい。また、TMGの供給速度は、膜厚制御性の観点から、250μmol/min以下が好ましく、150μmol/min以下がより好ましい。
また、TMG:NH3で表される供給速度の比は、C濃度低減の観点から、1:400~1:16000が好ましく、1:400~1:1800又は1:2000~1:16000がより好ましく、1:2000~1:8000がさらに好ましい。
また、TMG:NH3で表される供給速度の比は、C濃度低減の観点から、1:400~1:16000が好ましく、1:400~1:1800又は1:2000~1:16000がより好ましく、1:2000~1:8000がさらに好ましい。
第1半導体層中のi-GaN層のc軸方向の厚みは、上記[半導体層装置]の「・半導体積層構造\・・第1半導体層\・・・i-GaN層」に記載した内容と同様であり、50nm以上であることが、正常なデバイス作製の観点から好ましく、また、リーク電流減少の観点から、900nm以下が好ましい。
・第2半導体層の形成方法
上記の第1半導体層を形成した後、第1半導体層の上に、第2半導体層を形成する。第2半導体層を構成する第2の窒化物半導体は、そのバンドギャップが、第1の窒化物半導体のバンドギャップよりも大きければ特に限定されないが、例えば、第1の窒化物半導体がGaNである場合、第2の窒化物半導体は好ましくは、AlxGa1-xN(0<x<1)又はAlInGaNである。第1半導体層と第2半導体層に挟まれた領域に2DEGが発生する。
上記の第1半導体層を形成した後、第1半導体層の上に、第2半導体層を形成する。第2半導体層を構成する第2の窒化物半導体は、そのバンドギャップが、第1の窒化物半導体のバンドギャップよりも大きければ特に限定されないが、例えば、第1の窒化物半導体がGaNである場合、第2の窒化物半導体は好ましくは、AlxGa1-xN(0<x<1)又はAlInGaNである。第1半導体層と第2半導体層に挟まれた領域に2DEGが発生する。
第2半導体層を形成する方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、MOCVD法やMBE法を用いることが挙げられる。
第1半導体層上の第2半導体層のc軸方向の好ましい厚みは、上記[半導体層装置]の「・半導体積層構造\・・第2半導体層」に記載した内容と同様である。
第1半導体層上の第2半導体層のc軸方向の好ましい厚みは、上記[半導体層装置]の「・半導体積層構造\・・第2半導体層」に記載した内容と同様である。
上記の第2半導体層を形成した場合、必要に応じてキャップ層等の従来公知の層を、従来公知の方法により形成することができる。
・電極の形成方法
電極の形成方法は、半導体積層構造の上方にソース電極とゲート電極とドレイン電極を形成する工程を含む。
電極の形成方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、フォトリソグラフィー法を用いることが挙げられる。
電極の形成方法は、半導体積層構造の上方にソース電極とゲート電極とドレイン電極を形成する工程を含む。
電極の形成方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、フォトリソグラフィー法を用いることが挙げられる。
ソース電極は、例えば金属電極であり、具体的には、チタン(Ti)とアルミニウム(Al)を含む積層構造、モリブデン(Mo)とアルミニウム(Al)を含む積層構造、等が挙げられる。
ドレイン電極は、例えば金属電極であり、具体的には、チタン(Ti)とアルミニウム(Al)を含む積層構造、モリブデン(Mo)とアルミニウム(Al)を含む積層構造、等が挙げられる。
ソース電極及びドレイン電極と、半導体積層構造とは、それぞれオーミック接合されていることが好ましい。
ドレイン電極は、例えば金属電極であり、具体的には、チタン(Ti)とアルミニウム(Al)を含む積層構造、モリブデン(Mo)とアルミニウム(Al)を含む積層構造、等が挙げられる。
ソース電極及びドレイン電極と、半導体積層構造とは、それぞれオーミック接合されていることが好ましい。
ゲート電極は、例えば金属電極であり、具体的には、ニッケル(Ni)と金(Au)を含む積層構造、白金(Pt)と金(Au)を含む積層構造等が挙げられる。
ゲート電極は、ソース電極とドレイン電極の間に形成されることが好ましい。また、ゲート電極と半導体積層構造の間にゲート絶縁膜を有していてもよい。すなわち、ゲート絶縁膜を介して、半導体積層構造の上方にゲート電極が形成されていてもよい。また、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、それぞれゲート絶縁膜を有していてもよい。
ゲート電極は、ソース電極とドレイン電極の間に形成されることが好ましい。また、ゲート電極と半導体積層構造の間にゲート絶縁膜を有していてもよい。すなわち、ゲート絶縁膜を介して、半導体積層構造の上方にゲート電極が形成されていてもよい。また、ゲート電極とソース電極との間、ゲート電極とドレイン電極との間に、それぞれゲート絶縁膜を有していてもよい。
ゲート絶縁膜は、例えば、酸化物又は酸窒化物である。ゲート絶縁膜は、例えば、酸化シリコン、酸化アルミニウム、窒化シリコン、酸窒化シリコン、又は、酸窒化アルミニウムである。
ゲート絶縁膜の形成方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、PECVD(プラズマCVD;plasma-enhanced chemical vapor deposition)法を用いることが挙げられる。
ゲート絶縁膜の形成方法は、特に限定されず、従来公知の方法を採用すればよいが、好適な例としては、PECVD(プラズマCVD;plasma-enhanced chemical vapor deposition)法を用いることが挙げられる。
以下に実施例を挙げ、本発明を具体的に説明するが、本発明はこれらに限定されない。
[実施例1]
HVPE法により得られたCドープ層を有するc面GaN基板上に、MOCVD法により半導体積層構造を堆積させて、HEMT構造のGaNエピタキシャル基板を得た。c面GaN基板全体のc軸方向の厚みは400μmであり、そのうちCドープ層は、Ga極性面側に約100μmの厚みで存在していた。Cドープ層のC濃度は3×1018atoms/cm3であった。
Cドープ層を有するc面GaN基板の400Kにおける抵抗率は2.3×1011Ωcm、500Kにおける抵抗率は4.2×108Ωcm、600Kにおける抵抗率は1.2×107Ωcmであった。なお、抵抗率は後述する方法で測定した。
HVPE法により得られたCドープ層を有するc面GaN基板上に、MOCVD法により半導体積層構造を堆積させて、HEMT構造のGaNエピタキシャル基板を得た。c面GaN基板全体のc軸方向の厚みは400μmであり、そのうちCドープ層は、Ga極性面側に約100μmの厚みで存在していた。Cドープ層のC濃度は3×1018atoms/cm3であった。
Cドープ層を有するc面GaN基板の400Kにおける抵抗率は2.3×1011Ωcm、500Kにおける抵抗率は4.2×108Ωcm、600Kにおける抵抗率は1.2×107Ωcmであった。なお、抵抗率は後述する方法で測定した。
第1半導体層の形成として、具体的には、c面GaN基板をMOCVD装置内にセットし、水素/窒素混合ガス雰囲気中及び大気圧にて1090℃に加熱し、トリメチルガリウム(TMG)とNH3ガスを供給した。ガスの供給速度は、TMGを410μmol/minとし、NH3ガスを5slmとした。かかる条件で2.7分結晶成長させることで、第1半導体層のうち、C濃度が1×1017atoms/cm3であるC含有GaN層を形成した。C含有GaN層の厚さは300nmであった。
次いで、得られたC含有GaN層の上に、TMGとNH3ガスの供給速度や成長時間、すなわちガス供給量を変更したi-GaN層を200nm成長させた。
次いで、得られたC含有GaN層の上に、TMGとNH3ガスの供給速度や成長時間、すなわちガス供給量を変更したi-GaN層を200nm成長させた。
第2半導体層の形成として、上記で形成したi-GaN層の上に、AlxGa1-xN(0<x<1)層を18nmの厚さで形成した。
次いで、GaNキャップ層を2nmの厚さとなるように成長させ、半導体積層構造を形成した。
以上により、基板と半導体層積層構造を備えたHEMT構造のGaNエピタキシャル基板を得た。
次いで、GaNキャップ層を2nmの厚さとなるように成長させ、半導体積層構造を形成した。
以上により、基板と半導体層積層構造を備えたHEMT構造のGaNエピタキシャル基板を得た。
フォトリソグラフィーの手法により、上記で得たGaNエピタキシャル基板上に電極を形成した。
ソース電極及びドレイン電極はMo(7nm)/Al(75nm)/Mo(50nm)/Au(120nm)を、ゲート電極はNi(36nm)/Au(370nm)を、それぞれ電子ビームにより蒸着した。なお、括弧書き内の値はそれぞれの厚みを示す。ゲート長、ゲート電極とソース電極の距離、ゲート電極とドレイン電極の距離は、それぞれ順に2μm、2μm、5μmとした。
ゲート電極とソース電極との間、及び、ゲート電極とドレイン電極との間には、それぞれゲート絶縁膜としてSiNxを60nmの厚みでPECVD法により形成した。
以上により、HEMT構造の半導体装置(HEMT素子ともいう。)を得た。
ソース電極及びドレイン電極はMo(7nm)/Al(75nm)/Mo(50nm)/Au(120nm)を、ゲート電極はNi(36nm)/Au(370nm)を、それぞれ電子ビームにより蒸着した。なお、括弧書き内の値はそれぞれの厚みを示す。ゲート長、ゲート電極とソース電極の距離、ゲート電極とドレイン電極の距離は、それぞれ順に2μm、2μm、5μmとした。
ゲート電極とソース電極との間、及び、ゲート電極とドレイン電極との間には、それぞれゲート絶縁膜としてSiNxを60nmの厚みでPECVD法により形成した。
以上により、HEMT構造の半導体装置(HEMT素子ともいう。)を得た。
[比較例1]
補償不純物としてCに代えてFeを用い、Feドープ層を有するc面GaN基板とした点以外は実施例1と同様の方法でHEMT構造の半導体装置(HEMT素子)を得た。Feドープ層は、Ga極性面側に約100μmの厚みで存在しており、Feドープ層のFe濃度は3×1018atoms/cm3であった。
Feドープ層を有するc面GaN基板の400Kにおける抵抗率は3.2×106Ωcm、500Kにおける抵抗率は1.2×105Ωcm、600Kにおける抵抗率は1.5×104Ωcmであった。なお、抵抗率は後述する方法で測定した。
補償不純物としてCに代えてFeを用い、Feドープ層を有するc面GaN基板とした点以外は実施例1と同様の方法でHEMT構造の半導体装置(HEMT素子)を得た。Feドープ層は、Ga極性面側に約100μmの厚みで存在しており、Feドープ層のFe濃度は3×1018atoms/cm3であった。
Feドープ層を有するc面GaN基板の400Kにおける抵抗率は3.2×106Ωcm、500Kにおける抵抗率は1.2×105Ωcm、600Kにおける抵抗率は1.5×104Ωcmであった。なお、抵抗率は後述する方法で測定した。
[基板の抵抗率の測定]
c面GaN基板の表面にTi30nmとAu100nmを連続で真空蒸着し、ホール測定を行った。ホール測定では、4端子Van der Pauw法を用い、測定温度を変化させながら抵抗率(比抵抗)を測定した。
実施例1の比抵抗の測定結果を図2の「●」で、比較例1の比抵抗の測定結果を図2の「▲」で、それぞれ示す。なお、全ての温度域におけるそれぞれのホール測定で決定されたキャリアの型はp型であった。
c面GaN基板の表面にTi30nmとAu100nmを連続で真空蒸着し、ホール測定を行った。ホール測定では、4端子Van der Pauw法を用い、測定温度を変化させながら抵抗率(比抵抗)を測定した。
実施例1の比抵抗の測定結果を図2の「●」で、比較例1の比抵抗の測定結果を図2の「▲」で、それぞれ示す。なお、全ての温度域におけるそれぞれのホール測定で決定されたキャリアの型はp型であった。
[半導体装置の評価]
・2端子測定
HEMT構造の半導体装置において、ゲート電極とドレイン電極との間に逆方向バイアスを印加して、2端子逆耐圧特性を評価した。HEMT素子は温度可変ステージの上に真空吸着で密着させた。温度可変ステージ温度を300K、400K、500K、又は600Kに変化させて、それぞれの温度での2端子逆耐圧特性を評価した。実施例1の結果を図3に、比較例1の結果を図5に、それぞれ示した。Vgdはゲート電極とドレイン電極との間のバイアス値、-Igはゲートリーク電流を示す。
なお測定において、1×10-4A/mmをカットオフ電流とした。カットオフ電流とは、リーク電流の良否を判断する閾値のことであり、1×10-4A/mm以上の値はリークしていることを示す。図3及び図5の結果から、Vgdが100Vにおける-Igの値を表1に、Vgdが20Vにおける-Igの値を表2に、それぞれ示した。表1、表2中、「リーク」とは、ゲートリーク電流値が1×10-4A/mm以上であったことを意味する。
・2端子測定
HEMT構造の半導体装置において、ゲート電極とドレイン電極との間に逆方向バイアスを印加して、2端子逆耐圧特性を評価した。HEMT素子は温度可変ステージの上に真空吸着で密着させた。温度可変ステージ温度を300K、400K、500K、又は600Kに変化させて、それぞれの温度での2端子逆耐圧特性を評価した。実施例1の結果を図3に、比較例1の結果を図5に、それぞれ示した。Vgdはゲート電極とドレイン電極との間のバイアス値、-Igはゲートリーク電流を示す。
なお測定において、1×10-4A/mmをカットオフ電流とした。カットオフ電流とは、リーク電流の良否を判断する閾値のことであり、1×10-4A/mm以上の値はリークしていることを示す。図3及び図5の結果から、Vgdが100Vにおける-Igの値を表1に、Vgdが20Vにおける-Igの値を表2に、それぞれ示した。表1、表2中、「リーク」とは、ゲートリーク電流値が1×10-4A/mm以上であったことを意味する。
・3端子測定
HEMT構造の半導体装置において、ゲート電極とソース電極との間に逆方向バイアスを10V印加し、ソース電極とドレイン電極との間に順方向バイアスを印加して、3端子耐圧特性を評価した。HEMT素子は温度可変ステージの上に真空吸着で密着させた。温度可変ステージ温度を300K、400K、500K、又は600Kに変化させて、それぞれの温度での3端子耐圧特性を評価した。実施例1の結果を図4に、比較例1の結果を図6に、それぞれ示した。Vdsはソース電極とドレイン電極との間のバイアス値、Idはドレインリーク電流を示す。
なお測定において、1×10-3A/mmをカットオフ電流とした。カットオフ電流とは、リーク電流の良否を判断する閾値のことであり、1×10-3A/mm以上の値はリークしていることを示す。図4及び図6の結果から、Vdsが100VにおけるIdの値を表3に、Vdsが20VにおけるIdの値を表4に、それぞれ示した。表3、表4中、「リーク」とは、ドレインリーク電流値が1×10-3A/mm以上であったことを意味する。
HEMT構造の半導体装置において、ゲート電極とソース電極との間に逆方向バイアスを10V印加し、ソース電極とドレイン電極との間に順方向バイアスを印加して、3端子耐圧特性を評価した。HEMT素子は温度可変ステージの上に真空吸着で密着させた。温度可変ステージ温度を300K、400K、500K、又は600Kに変化させて、それぞれの温度での3端子耐圧特性を評価した。実施例1の結果を図4に、比較例1の結果を図6に、それぞれ示した。Vdsはソース電極とドレイン電極との間のバイアス値、Idはドレインリーク電流を示す。
なお測定において、1×10-3A/mmをカットオフ電流とした。カットオフ電流とは、リーク電流の良否を判断する閾値のことであり、1×10-3A/mm以上の値はリークしていることを示す。図4及び図6の結果から、Vdsが100VにおけるIdの値を表3に、Vdsが20VにおけるIdの値を表4に、それぞれ示した。表3、表4中、「リーク」とは、ドレインリーク電流値が1×10-3A/mm以上であったことを意味する。
表1の結果から、Vgdが100Vの場合、動作温度400Kにおいて、比較例1のHEMT素子はゲートリーク電流値が2×10-5A/mmを超えていたのに対し、実施例1のHEMT素子はゲートリーク電流値が2×10-5A/mm以下となり、比較例1に対してかなり小さい値となった。また、動作温度500K及び600Kにおいては、比較例1のHEMT素子はゲートリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例1のHEMT素子は動作温度500Kにおいては、ゲートリーク電流値が1×10-4A/mm未満の小さい値となった。
表2の結果から、Vgdが20Vの場合、動作温度400Kにおいて、比較例1のHEMT素子は、ゲートリーク電流値が1×10-5A/mmを超えていたのに対し、実施例1のHEMT素子は、ゲートリーク電流値が1×10-5A/mm以下であった。また、動作温度500Kにおいては、比較例1のHEMT素子はゲートリーク電流値が4×10-5A/mmを超えていたのに対し、実施例1のHEMT素子は、ゲートリーク電流は4×10-5A/mm以下となった。動作温度が400K、500Kのいずれにおいても、実施例1のHEMT素子におけるゲートリーク電流値は、比較例1に比べてかなり大きかった。また、動作温度600Kにおいては、比較例1のHEMT素子はゲートリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例1のHEMT素子は1×10-4A/mm未満の小さい値となった。
表3の結果から、Vdsが100Vの場合、動作温度400Kにおいて、比較例1のHEMT素子はドレインリーク電流値が5×10-5A/mmであったのに対し、実施例1のHEMT素子はドレインリーク電流値が5×10-5A/mm未満となり、比較例1に対して小さい値となった。また、動作温度500Kにおいては、比較例1のHEMT素子はドレインリーク電流値が5×10-4A/mmを超えていたのに対し、実施例1のHEMT素子はドレインリーク電流値が5×10-4A/mm未満であり、比較例1に対してかなり小さい値となった。また、動作温度600Kにおいては、比較例1のHEMT素子はドレインリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例1のHEMT素子はドレインリーク電流値が1×10-3A/mm未満の小さい値となった。
表4の結果から、Vdsが20Vの場合、動作温度400Kにおいて、比較例1のドレインリーク電流値が3×10-5A/mmであったのに対し、実施例1のHEMT素子はドレインリーク電流値が3×10-5A/mm未満となり、比較例1に対して小さい値となった。また、動作温度500Kにおいては、比較例1のHEMT素子はドレインリーク電流値が1.5×10-4A/mmを超えていたのに対し、実施例1のHEMT素子はドレインリーク電流値が1.5×10-4A/mm未満であり、比較例1に対してかなり小さい値となった。また、動作温度600Kにおいては、比較例1のHEMT素子はドレインリーク電流値がカットオフ電流値を超えており、リークと判断されたのに対し、実施例1のHEMT素子はドレインリーク電流値が1×10-3A/mm未満の小さい値となった。
Claims (17)
- 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを100V印加したときの、動作温度400Kにおけるゲートリーク電流値が2×10-5A/mm以下である、半導体装置。 - 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを100V印加したときの、動作温度500Kにおけるゲートリーク電流値が1×10-4A/mm未満である、請求項1に記載の半導体装置。
- 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度400Kにおけるゲートリーク電流値が1×10-5A/mm以下である、半導体装置。 - 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度500Kにおけるゲートリーク電流値が4×10-5A/mm以下である、請求項3に記載の半導体装置。
- 前記ゲート電極と前記ドレイン電極との間に逆方向バイアスを20V印加したときの、動作温度600Kにおけるゲートリーク電流値が1×10-4A/mm未満である、請求項3又は4に記載の半導体装置。
- 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度400Kにおけるドレインリーク電流値が5×10-5A/mm未満である、半導体装置。 - 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度500Kにおけるドレインリーク電流値が5×10-4A/mm未満である、請求項6に記載の半導体装置。
- 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを100V印加したときの、動作温度600Kにおけるドレインリーク電流値が1×10-3A/mm未満である、請求項6又は7に記載の半導体装置。
- 基板、半導体積層構造、ソース電極、ゲート電極及びドレイン電極を備えた半導体装置であって、
前記半導体積層構造は、前記基板上に形成された第1の窒化物半導体からなる第1半導体層と、前記第1半導体層の上に形成され、前記第1の窒化物半導体よりもバンドギャップの大きな第2の窒化物半導体からなる第2半導体層と、を含み、
前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度400Kにおけるドレインリーク電流値が3×10-5A/mm未満である、半導体装置。 - 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度500Kにおけるドレインリーク電流値が1.5×10-4A/mm以下である、請求項9に記載の半導体装置。
- 前記ゲート電極と前記ソース電極との間に逆方向バイアスを10V印加し、前記ソース電極と前記ドレイン電極との間に順方向バイアスを20V印加したときの、動作温度600Kにおけるドレインリーク電流値が1×10-3A/mm未満である、請求項9又は10に記載の半導体装置。
- 前記第1の窒化物半導体は、GaNを含み、
前記第2の窒化物半導体は、AlxGa1-xN(0<x<1)を含む、請求項1、3、6又は9に記載の半導体装置。 - 前記基板が、GaN基板である、請求項1、3、6又は9に記載の半導体装置。
- 前記GaN基板の400Kにおける抵抗率が1×107Ωcm以上である、請求項13に記載の半導体装置。
- 前記GaN基板の500Kにおける抵抗率が1×106Ωcm以上である、請求項13に記載の半導体装置。
- 前記GaN基板の600Kにおける抵抗率が1×105Ωcm以上である、請求項13に記載の半導体装置。
- 前記GaN基板が、CドープされたGaN基板である、請求項13に記載の半導体装置。
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