JP2024008923A - トランジスタ積層を有するｓｐａｄベースのデバイス - Google Patents

トランジスタ積層を有するｓｐａｄベースのデバイス Download PDF

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Abstract

【課題】単一光子アバランシェダイオード（ＳＰＡＤ）の性能を向上させるために、相対的に高い（電圧）レベルで過剰電圧を供給する撮像システム及び半導体デバイスを提供する。【解決手段】複数のＳＰＡＤピクセルを含む撮像システムにおいて、各ＳＰＡＤピクセル３０は、第１のダイ上にＳＰＡＤを有し、第２のダイ上にリセット、クエンチ及び読み出し回路（比較器１４６、遅延回路１４８、論理回路１５０など））を有する。第２のダイ上のＳＰＡＤピクセルのための回路は、高電圧ドメイン（電圧ＶＥＸと電圧ＶＳＳとの間）で動作する積層トランジスタ構造を含み、低電圧ドメインで動作する読み出し回路を含む。積層トランジスタ構造は、同じｎ型基板ウェルに形成され、同じバルク接続を共有するｐ型トランジスタを含み、また、同じｐ型基板ウェルに形成され、同じバルク接続を共有するｎ型トランジスタを含む。【選択図】図１１

Description

これは、概して、撮像システムに関し、より具体的には、単一光子アバランシェダイオード（single-photon avalanche diode、ＳＰＡＤ）を有する撮像システムに関する。
ＳＰＡＤは、過剰電圧によって破壊電圧を上回ってバイアスされたＰ－Ｎ接合ダイオードの一種である。この状態では、ＳＰＡＤは、単一衝突光子に対して感度を有することができる。ＳＰＡＤ性能（例えば、アバランシェ開始確率、タイミングジッタなど）を向上させるために、相対的に高い（電圧）レベルで過剰電圧を提供することが望ましくあり得る。この特性は、アバランシェ開始確率がより重要であるＮＩＲ（ｎｅａｒ ｉｎｆｒａｒｅｄ、近赤外）波長で動作するＬＩＤＡＲ（ｌｉｇｈｔ ｄｅｔｅｃｔｉｏｎ ａｎｄ ｒａｎｇｉｎｇ、光検出測距）撮像システムを形成するＳＰＡＤに対して特に顕著である。
ＳＰＡＤベースの撮像システムのいくつかの実装形態では、十分に高い電圧レベルで過剰電圧を供給することは困難であり得る。一例として、撮像システムの機能性及び性能を向上させるために、ＳＰＡＤベースの撮像システムは、センサダイ及び読み出しダイが互いに搭載された積層ダイデバイスを使用して実装することができる。この例では、読み出しダイは、所望の高レベルの過剰電圧を供給することができない低電圧で動作する回路から形成することができる。
本明細書において説明される実施形態が生じるのは、この文脈内である。
いくつかの実施形態による、例示的なＳＰＡＤベースの撮像センサの機能ブロック図である。 いくつかの実施形態による、例示的な積層ダイデバイスの図である。 いくつかの実施形態による、例示的なＳＰＡＤピクセルの概略図である。 いくつかの実施形態による、例示的な積層トランジスタ回路の回路図である。 いくつかの実施形態による、積層トランジスタアーキテクチャを使用して形成された例示的な基本回路の回路図である。 いくつかの実施形態による、積層トランジスタアーキテクチャを使用して形成された例示的な基本回路の回路図である。 いくつかの実施形態による、積層トランジスタアーキテクチャを使用して形成された例示的な基本回路の回路図である。 いくつかの実施形態による、積層トランジスタアーキテクチャを使用して形成された例示的な基本回路の回路図である。 いくつかの実施形態による、積層トランジスタアーキテクチャを使用して形成された例示的な基本回路の回路図である。 いくつかの実施形態による、積層トランジスタアーキテクチャを使用して形成された例示的な基本回路の回路図である。 いくつかの実施形態による、積層トランジスタアーキテクチャを有する基本回路から形成された例示的なＳＰＡＤピクセルの例示的な概略図である。 いくつかの実施形態による、積層トランジスタ回路を有するＳＰＡＤピクセルの例示的な部分の回路図である。 いくつかの実施形態による、図１２のものなどの例示的なＳＰＡＤピクセル部分を実装するための基板の断面図である。
撮像システム又はデバイスは、単一光子アバランシェダイオード（ＳＰＡＤ）を含み得、それによって、ＳＰＡＤベースの撮像システム又はデバイス（本明細書では単にＳＰＡＤデバイスと称されることもある）を形成する。
いくつかの撮像システムは、衝突光子を、センサアレイ内のピクセルフォトダイオードで統合（収集）される電子又は正孔に変換することによって光を検知する画像センサを含む。統合サイクルの完了後、収集された電荷は、センサの出力端子に供給される電圧に変換される。相補型金属酸化物半導体（complementary metal-oxide semiconductor、ＣＭＯＳ）画像センサでは、電荷対電圧変換は、ピクセル自体で直接達成され、アナログピクセル電圧は、様々なピクセルアドレス指定及びスキャンスキームを通じて出力端子に転送される。アナログピクセル電圧はまた、後でオンチップでデジタル均等物に変換され、デジタルドメインにおいて様々な方式で処理され得る。
一方、ＳＰＡＤデバイスでは、光子検出原理が異なる。一例として本明細書に時々説明されるいくつかの例示的な構成では、ＳＰＡＤデバイスは、光検出及び測距（ＬＩＤＡＲ）デバイス又は撮像システムを形成し得る。ＬＩＤＡＲデバイスは、標的物体／シーンに向かって光を放射する光源を含み得る。ＬＩＤＡＲデバイス内の光感知ダイオード（ＳＰＡＤ）は、その破壊点を上回ってバイアスされ得、光源からの入射光子（例えば、標的物体／シーンから反射した光）が電子又は正孔を生成すると、このキャリアがアバランシェ破壊を開始し、追加のキャリアが生成される。アバランシェの増大により、ＳＰＡＤと関連付けられた読み出し回路によって容易に検出され得る電流信号を生じ得る。アバランシェプロセスは、ダイオードバイアスをその破壊点を下回って低下させることによって、停止（クエンチ）することを必要とする。ＬＩＤＡＲデバイスでは、ＳＰＡＤピクセルを使用して、同期された光源からシーンオブジェクト点への光子の飛行時間（time-of-flight、ＴｏＦ）を測定し、センサに戻し得、これは、（一例として）シーンの三次元画像を取得するために使用することができる。
図１は、撮像システム１０などの例示的な撮像システムの機能ブロック図である。図１の撮像システム１０は、車両安全システム（例えば、能動ブレーキシステム又は他の車両安全システム）、監視システム、医療撮像システム、一般的なマシンビジョンシステム、又は任意の他の所望のタイプのシステムであり得る。
システム１０は、ＳＰＡＤデバイスを有するＬＩＤＡＲベースのデバイス（ＬＩＤＡＲモジュールと称されることもある）を含み得るか又は実装し得る。ＬＩＤＡＲモジュールは、ＳＰＡＤデバイスを使用して、シーンの画像をキャプチャし、シーン内の障害物（標的とも称される）までの距離を測定し得る。一例として、車両安全システムでは、ＬＩＤＡＲモジュールからの情報は、車両を取り囲む環境条件を判定するために、車両安全システムによって使用され得る。例として、車両安全システムは、駐車支援システム、自動又は半自動クルーズコントロールシステム、自動ブレーキシステム、衝突回避システム、レーンキーピングシステム（レーンドリフト回避システムと称されることもある）、歩行者検出システムなどのシステムを含み得る。少なくともいくつかの事例では、ＬＩＤＡＲモジュールは、半自動又は自動運転車の一部を形成し得る。
図１に示されるように、撮像システム１０は、１つ以上のＳＰＡＤベースの（半導体）デバイス１２を含み得る。１つ以上のレンズ１４は、各ＳＰＡＤベースのデバイス１２を覆い得る。動作中、レンズ１４（光学素子と称されることもある）は、対応するＳＰＡＤベースの半導体デバイス１２上に光を集束させ得る。ＳＰＡＤベースのデバイス１２は各々、光をデジタルデータに変換するＳＰＡＤピクセル（のアレイ）を含み得る。ＳＰＡＤベースのデバイス１２は、任意の数のＳＰＡＤピクセル（例えば、数百、数千、数百万、又はそれ以上）を有し得る。いくつかのＳＰＡＤベースのデバイスでは、各ＳＰＡＤピクセルは、それぞれのカラーフィルタ要素及び／又はマイクロレンズによって覆われ得る。
ＳＰＡＤベースのデバイス１２は、制御回路を含み得る。ＳＰＡＤベースのデバイス１２のための制御回路は、オンチップ（例えば、ＳＰＡＤベースのデバイス１２と同じ半導体基板上）又はオフチップ（例えば、ＳＰＡＤベースのデバイス１２とは異なる半導体基板上）のいずれかで形成され得る。制御回路は、ＳＰＡＤベースのデバイス１２の動作を制御し得る。例えば、制御回路は、各ＳＰＡＤピクセル内の能動クエンチング回路又は他の調整可能な（トランジスタ）回路を動作させ得、各ＳＰＡＤピクセルに提供された１つ以上のバイアス電圧を制御し得、各ＳＰＡＤピクセルと関連付けられた読み出し回路を制御／監視し得る。
ＳＰＡＤベースの半導体デバイス１２は、任意選択的に、論理ゲート、デジタルカウンタ、時間－デジタル変換器、バイアス回路（例えば、ソースフォロア負荷回路）、サンプル及びホールド回路、相関ダブルサンプリング（correlated double sampling、ＣＤＳ）回路、増幅器回路、アナログデジタルコンバータ（analog-to-digital、ＡＤＣ）回路、データ出力回路、メモリ（例えば、バッファ回路）、アドレス回路などの追加の回路を含み得る。前述の回路のいずれも、図５の制御回路５０の一部を形成し得るか、又は、ピクセルベースで提供されると、ＳＰＡＤピクセルの一部を形成し得る。
所望される場合、ＳＰＡＤベースのデバイス１２から出力された画像データは、下流の画像処理回路に提供され得る。画像処理回路は、自動焦点機能、深度検知、データフォーマット、ホワイトバランスと露出の調整、ビデオ画像安定化、顔検出などの実装などの画像処理機能を実行するために使用され得る。例えば、自動焦点調整動作中に、画像処理回路は、関心物体を集束させるために必要なレンズ移動の大きさ及び方向を判定するために、ＳＰＡＤピクセルによって収集されたデータを処理し得る。画像処理回路は、ＳＰＡＤピクセルによって収集されたデータを処理して、（別の例として）シーンの深度マップを判定し得る。場合によっては、ＳＰＡＤデバイス１２の制御回路の一部又は全部は、画像処理回路と一体的に（例えば、同じダイ又はパッケージ上に）形成され得る。
撮像システム１０は、多くの高レベル機能をユーザに提供し得る。例えば、ユーザに、システム１０上でユーザアプリケーションを実行する能力を提供し得る。これらの機能を実施するために、撮像システム１０は、キーパッド、ボタン、入出力ポート、ジョイスティック、及びディスプレイなどの入出力デバイス１６を含み得る。所望される場合、揮発性及び不揮発性メモリ（例えば、ランダムアクセスメモリ、フラッシュメモリ、ハードドライブ、ソリッドステートドライブなど）、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、特定用途向け集積回路、及び／又は他の（非撮像）機能モジュールのための他の処理回路などの他の機能モジュール並びに／又は追加の記憶及び処理回路（例えば、他の構成要素２０）もまた、撮像システム１０に含まれ得る。
入出力デバイス１６は、ＳＰＡＤベースのデバイス１２と組み合わせて機能する出力デバイスを含み得る。例えば、１つ以上の発光構成要素１８は、光（例えば、赤外光又は任意の他の所望のタイプの光）を放出するために、撮像システム１０に含まれ得る。発光構成要素１８は、レーザ、発光ダイオード、又は任意の他の所望のタイプの発光構成要素であり得る。ＳＰＡＤベースのデバイス１２は、物体からの光の反射を測定して、ＬＩＤＡＲスキームで物体までの距離を測定し得る（例えば、撮像システム１０が、ＬＩＤＡＲモジュールを実装するか、又は含むシナリオにおいて）。ＳＰＡＤベースのデバイス１２の動作を制御するために使用される制御回路はまた、任意選択的に、調整された感知スキームのために発光構成要素１８の動作を制御するために使用され得る。
ＳＰＡＤデバイス１２の機能性を向上させるために、ＳＰＡＤデバイス１２は、積層ダイデバイスとして実装され得る。図２は、ＳＰＡＤデバイス１２を実装するための例示的な積層ダイデバイスの図である。図２に示されるように、ＳＰＡＤデバイス１２は、センサ（回路）ダイ２２などの第１の集積回路ダイ及び読み出し（回路）ダイ２８などの第２の集積回路ダイを含み得る。異なるタイプの機能回路が２つのそれぞれのダイ上に形成されるので、各ダイは、その専用機能のために最適化された様式で形成され（例えば、その機能のために最適化されたプロセス、技術、レイアウト、設計などを使用して形成される）得る。
一例として、センサダイ２２は、各々が対応するＳＰＡＤピクセルの一部分を形成するＳＰＡＤ２４のアレイを含み得る。例示的な例として本明細書に説明されるいくつかの例示的な構成では、センサダイ２２は、ＳＰＡＤ２４がＮＩＲ波長の光及び／又は他の関心波長の光（例えば、図１の構成要素１８によって放出される光に対応する）に対して感度を有するように構成（例えば、最適化）されるように形成され得る。所望される場合、センサダイ２２は、裏面照射型（backside illuminated、ＢＳＩ）センサダイであり得る（例えば、センサダイ２２のための誘電体及び金属相互接続層は、図２の図においてダイ２２の底面に形成され得る）。
読み出しダイ２８は、各々が対応するＳＰＡＤピクセルの残りの部分を形成する読み出し回路のアレイを含み得、図１に関連して説明したようにＳＰＡＤデバイス１２の制御回路を含み得、かつ／又はＳＰＡＤデバイス１２の動作をサポートする他の回路を含み得る。例示的な例として本明細書に説明されるいくつかの例示的な構成では、読み出しダイ２８は、ＳＰＡＤ読み出し回路（例えば、読み出し経路及び衝突光子に応答する検出信号が通過する読み出し経路に沿った介在要素）、ＳＰＡＤクエンチング回路（例えば、１つ以上の対応するＳＰＡＤを能動的又は受動的にクエンチングするための）、（例えば、（１つ以上の対応するＳＰＡＤをリセットするための）ＳＰＡＤリセット回路、読み出し、クエンチング、及びリセット回路を制御するように構成された制御回路、電源及び管理回路、並びに他の好適な回路を含み得る。一例として、読み出しダイ２８は、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ、相補型金属酸化膜半導体）プロセスから形成され、デジタル機能のために最適化された低電圧回路ダイとして実装され得る。
言い換えれば、上で説明されるように、各ＳＰＡＤピクセルは、ダイ２２に形成された第１の部分（例えば、ＳＰＡＤ２４）を有し得、ダイ２４に形成された第２の部分（例えば、読み出し回路、クエンチング回路、リセット回路、制御回路、電源回路など）を有し得る。２つの部分は、相互接続構造２６などのダイ相互接続構造を使用して接続され得る。一例として本明細書に説明されるいくつかの例示的な構成では、相互接続構造２６はハイブリッドボンドとして実装され得る。各相互接続構造２６（両方のダイに部分を有する）は、各ピクセルが対応する相互接続構造２６を有し得るように、ピクセルレベルで提供され得る。所望される場合、共有ピクセルスキーム（例えば、読み出し回路が複数のＳＰＡＤによって共有され得る）では、相互接続構造２６が複数のピクセルによって共有され得る（例えば、複数のＳＰＡＤへの接続を提供する）。
図３は、ＳＰＡＤピクセル３０などの例示的なＳＰＡＤピクセルの概略図であり、図１及び図２に示されるように、複数のＳＰＡＤピクセルをＳＰＡＤデバイス１２内に形成することができる。図３に示されるように、ＳＰＡＤピクセル３０は、スイッチ３６が閉じられているか又は作動されている（例えば、導電状態にある）とき、電圧供給端子３２に接続されたアノード端子及びスイッチ３６（例えば、トランジスタ３６）を介して電圧供給端子３８に接続されたカソード端子３４を有するＳＰＡＤ２４を含む。ＳＰＡＤピクセル３０を使用する検出動作の準備のために、供給電圧端子３２及び３８を使用して、ＳＰＡＤ２４を、ＳＰＡＤ２４の破壊電圧よりも高い電圧（例えば、ＳＰＡＤ２４にわたる電圧）にバイアスし得る。破壊電圧は、ＳＰＡＤ２４内の漏れ電流の指数関数的な増加を引き起こすことなく、ＳＰＡＤ２４に印加され得る最大逆バイアス電圧である。このように、ＳＰＡＤ２４が破壊電圧を上回って逆バイアスされると、単一光子の吸収は、衝撃イオン化を通じて、短期間ではあるが、相対的に大きいアバランシェ電流をトリガし、それによって、単一光子を提供する可能性がある。
クエンチング回路は、ＳＰＡＤ２４のバイアス電圧を破壊電圧のレベル未満に下げるために使用され得る。破壊電圧を下回ってＳＰＡＤ２０４のバイアス電圧を低下させることにより、アバランシェプロセス及び対応するアバランシェ電流を停止させる。クエンチング回路を形成するための多くの方式がある。例として、クエンチング回路は、受動クエンチング回路又は能動クエンチング回路であり得る。受動クエンチング回路は、外部制御又は監視なしで、開始されるとアバランシェ電流を自動的にクエンチし得る。一例として、ＳＰＡＤのカソード端子と対応する電圧供給端子との間に結合された抵抗器（例えば、受動抵抗構成要素）は、受動クエンチング回路として働くことができる。
図３の例では、ピクセル３０は、能動クエンチング回路を含む。能動クエンチング回路は、ＳＰＡＤ２４がクエンチ及びリセットされるのにかかる時間（例えば、デッドタイム）を低減させ得る。これにより、ＳＰＡＤ２４は、受動クエンチング回路が使用される場合よりも速い速度で入射光を検出することが可能になり得、それにより、ＳＰＡＤデバイスのダイナミックレンジを改善する。図３に示されるように、ピクセル３０の（能動）クエンチング回路は、カソード端子３４を電圧供給端子４２に結合する（例えば、接地電圧Ｖ－ＳＳを供給する）スイッチ４０（例えば、トランジスタ４０）を含み得る。一旦閉じられると（例えば、導通状態）、スイッチ４０は、端子４２における接地電圧ＶＳＳをＳＰＡＤ２４のカソード端子３４に供給することができる。スイッチ４０の状態を制御するために、ピクセル３０のクエンチング回路はまた、スイッチ４０の状態を制御する（例えば、開状態と閉状態との間で切り替える）制御信号を経路５２に沿って供給する制御回路５０を含み得る。制御回路５０は、任意の好適な様式で（例えば、対応する制御信号をアサート及びデアサートすることによって）スイッチ４０を制御し得るが、図３の例では、ＳＰＡＤ読み出し経路に沿って結合された遅延回路４４からの出力信号（例えば、経路４８に沿った信号）を使用して、制御信号５２を生成し得る。
言い換えれば、この能動クエンチングスキームでは、能動クエンチング回路（例えば、制御回路５０）は、ＳＰＡＤ動作に基づいて、ＳＰＡＤクエンチ抵抗（例えば、スイッチ４０）を変調し得る。例えば、光子が検出される前に、クエンチ抵抗が高く設定され（例えば、スイッチ４０が開又は高抵抗率状態になるように制御される）、次いで、光子が検出されると（及び遅延回路４４によって設定された遅延期間の後）、クエンチ抵抗が最小化され（例えば、スイッチ４０が閉又は低抵抗率状態になるように制御される）、アバランシェがクエンチされて、回復時間が低減される。
同様に、遅延回路４４は、（例えば、導入された遅延に基づいて）経路４６上に制御信号を提供して、対応する時間にスイッチ３６を開状態又は閉状態に制御し得る。一例として、クエンチング動作（例えば、スイッチ４０を閉じるための経路５２上の制御信号のアサート）の後の好適な期間に、遅延回路４４は、アサートされた制御信号を提供してスイッチ３６を閉じ、ＳＰＡＤ２４をリセットし、後続の光子の検出を準備し得る。
図３の例では、ピクセル３０の読み出し経路は、遅延回路４４及びドライバ回路５４を含み得る。遅延回路４４及びドライバ回路５４は、検出信号（検出された衝突光子に応答する）をカソード端子３４からピクセル出力端子５６に渡し得る。所望される場合、遅延回路４４及び／又はドライバ回路５４の代わりに、又はそれに加えて、可変又は一定ホールドオフタイマ回路、可変又は一定リセットタイマ回路、リセットタイムアウト回路などの特定の機能回路は、端子３４と５６との間のピクセル３０の読み出し経路に沿って結合され得る。出力端子５６からピクセル３０を出る検出信号は、下流のデジタル処理回路によって処理され得る。
ＳＰＡＤピクセル３０に追加の機能を提供するために、制御回路５０は、追加の入力信号ＤＩＳ及びＴＳＴを受信し得る。特に、入力信号ＤＩＳは、アサートされたときに、制御回路５０が経路５２上の制御信号を使用（アサート）して、スイッチ４０を閉状態又は作動状態に維持することを可能にし、その結果、ＳＰＡＤアバランシェが防止され、それによって、ピクセル３０が感知動作を実行することを能動的にディセーブルするディセーブル信号であり得る。入力信号ＴＳＴは、アサートされると、制御回路５０がスイッチ４０及び／又は他のピクセル要素を制御して試験入力に応答することを可能にし、それによって、ピクセル３０に試験可能性を提供する試験信号であり得る。
ＳＰＡＤ２４の逆バイアス状態を達成するための１つの好適な構成では、電圧供給端子３２は、破壊電圧又はそれに近い負の電圧－ＶＨＶを供給し得、電圧供給端子３８は、正の過剰電圧ＶＥＸを供給し得る。（例えば、大きい大きさを有する）相対的に高い電圧レベルで正の過剰電圧ＶＥＸを提供することが望ましい場合がある。これは、各衝突光子がこの逆バイアス状態でＳＰＡＤによって検出されることが保証されないからである。ＳＰＡＤが光子を成功裏に検出する確率は、光子検出確率（photon detection probability、ＰＤＰ）と称され、これは、量子効率（quantum efficiency、ＱＥ）及びアバランシェ開始確率（avalanche initiation probability、ＡＩＰ）を考慮に入れる（例えば、その積である）。ＡＩＰは主に正の過剰電圧ＶＥＸの大きさによって判定されるので、ＡＩＰ、したがってＰＤＰを改善するために、正の過剰電圧ＶＥＸの大きさを増加させる（例えば、最大化する）ことが望ましい。更に、ＱＥが相対的に低い動作構成又は用途（例えば、ＮＩＲ感知用途では）では、相対的に高い過剰電圧ＶＥＸを提供することが、更により重要になる。
しかしながら、ＳＰＡＤデバイスが、図２のＳＰＡＤデバイス１２を形成する積層ダイデバイスなどの積層ダイ構成から形成される構成では、正の過剰電圧ＶＥＸの最大の大きさは、センサダイによって直接的に判定されるのではなく、読み出しダイの仕様によって判定（例えば、制限）され得る。特に、本明細書に一例として説明する例示的な積層ダイ実装形態では、ＳＰＡＤ２４を有するピクセル３０の第１の部分をセンサダイ２２上に形成し得、スイッチ３６、電圧供給端子３８、及び電圧供給端子３８に電圧ＶＥＸを供給するように構成された対応する電源（管理）回路を有するピクセル３０の第２の部分を読み出しダイ２８上に形成し得る。図３の例では、相互接続構造２６は、ダイ２２と２８との間の境界又は界面を示す、ＳＰＡＤ２４とスイッチ３６との間の例示的な場所に示されている。
したがって、読み出しダイ２８は、電力消費を低減するために低い動作電圧（例えば、デジタル回路供給電圧ＶＤＤ）を有するデジタル回路を用いて形成され得るので、読み出しダイ２８は、（例えば、電圧ＶＤＤを上回る）十分に高いレベルで過剰電圧ＶＥＸを供給することができない場合がある。非常に低い電圧（例えば、１Ｖで最大供給電圧ＶＤＤを有する第１の電圧ドメインにおいて）が、薄い酸化物トランジスタを有するコアデジタル回路を動作させるために供給され、より高い電圧（例えば、２．５Ｖで最大供給電圧ＶＤＤＡを有する第２の電圧ドメインにおいて）が、厚い酸化物トランジスタを有するアナログ及び／又は入力－出力インターフェース回路を動作させるために供給されるダイのデュアルゲート実装形態においてさえ、２つの電圧のうちの高い方は、十分に高いレベルで（例えば、電圧ＶＤＤＡを上回る）過剰電圧ＶＥＸ（例えば、２．５Ｖを上回る、５Ｖ、４Ｖ、３Ｖなどで）を供給するためには依然として不十分であり得る。これらの問題を軽減し、一般に、読み出しダイ２８上のデジタル回路の供給電圧（及び／又は他のアナログ回路のための高い供給電圧）によって直接制限されない十分に高いレベルで過剰電圧ＶＥＸを提供する方式を提供するために、ピクセル３０は、積層トランジスタ構造を採用し得る。
図４は、積層トランジスタ構造６０（積層トランジスタデバイス６０又は積層トランジスタ回路６０と称されることもある）などの例示的な積層トランジスタ構造の回路図である。図６の例では、積層トランジスタ構造６０は、ｎ型トランジスタ６４などの第２のトランジスタと直列に結合されたｎ型トランジスタ６２などの第１のトランジスタを含み得る。トランジスタ６２及び６４は、共通電圧（例えば、接地電圧ＶＳＳ）を受信するバルク接続又はボディ接続を共有し得る。図４に示されるように、トランジスタ６４のソース端子は、同じ共通電圧（例えば、電圧ＶＳＳ）に接続され得る。トランジスタ６２のドレイン端子には、所望の過剰電圧ＶＥＸ（例として）が供給され得る。２つのトランジスタにわたる総電圧降下（例えば、電圧ＶＥＸ）を分割することによって、トランジスタ６２及び６４は各々、読み出しダイ回路に対して指定されるような所望の電圧スイング（例えば、電圧Ｖ１及びＶ２、例えば、各々通常の供給電圧ＶＤＤ付近）内で動作し得、一方、電圧Ｖ１及びＶ２の合計である相対的に高い累積電圧降下Ｖ３が、積層トランジスタ構造６０全体にわたって実現され得る。所望される際、ＳＰＡＤ２４（図３）に相対的に高い過剰電圧ＶＥＸを供給するために、大きい累積電圧差Ｖ３が使用され得る。
積層トランジスタスキームを使用して、ＳＰＡＤに直接接続されたピクセル回路は各々、積層トランジスタスキームで形成され、ＳＰＡＤが動作（例えば、リセット、クエンチ、ＳＰＡＤ検出信号を受信することによるなど）する高電圧ドメインを累積的に形成し得る。ＳＰＡＤピクセルの構成に応じて、異なる積層トランジスタデバイスを使用して、ＳＰＡＤピクセルを形成し得る。図５～図１０は、積層トランジスタを有する例示的な基本機能回路の回路図であり、積層トランジスタのうちの１つ以上を互いに組み合わせて使用して、ＳＰＡＤピクセルを形成し得る。
図５は、直列に結合された一対のトランジスタから形成された例示的なｐ型スイッチを示す。特に、ｐ型スイッチ７０は、ｐ型トランジスタ７４と直列に結合されたｐ型（ｐチャネル）トランジスタ７２を含み得る。トランジスタ７２及び７４は、ピクセルにおいて最も高い供給電圧レベル（例えば、デジタル供給電圧ＶＤＤよりも大きい過剰電圧Ｖ－ＥＸ）を供給する電力（電圧）供給レール又は端子７６へのバルク接続を共有し得る。トランジスタ７２は、主スイッチングトランジスタ（スイッチングデバイスと称されることもある）として働き得る。言い換えれば、トランジスタ７２のゲート端子で受信される制御入力７３は、トランジスタ７２の状態、したがって、ｐ型スイッチ７０の状態を判定し得る。トランジスタ７４は、保護トランジスタ（保護デバイスと称されることもある）として働き得る。トランジスタ７４は、そのゲート端子において、バイアス電圧供給レール又は端子７８からバイアス電圧を受信し得、それによって、バイアス電流及びトランジスタ７４にわたる対応する電圧降下を生じる。このようにして、トランジスタ７４は、トランジスタ７２及び７４にわたる個々に適切な電圧降下及びこの高電圧ドメイン（例えば、電圧ＶＥＸから電圧ＶＳＳまで）における主スイッチングトランジスタ７２の適切な機能を保証するように構成されている。
図６は、直列に結合された一対のトランジスタから形成された例示的なｎ型スイッチを示す。特に、ｎ型スイッチ８０は、ｎ型トランジスタ８４と直列に結合されたｎ型（ｎチャネル）トランジスタ８２を含み得る。トランジスタ８２及び８４は、ピクセル内の最低供給電圧レベル（例えば、デジタル（接地）供給電圧ＶＳＳ）を供給する電力（電圧）供給レール又は端子８６へのバルク接続を共有し得る。トランジスタ８２は、主スイッチングトランジスタ（スイッチングデバイスと称されることもある）として働き得る。言い換えれば、トランジスタ８２のゲート端子で受信される制御入力８３は、トランジスタ８２の状態、したがって、ｎ型スイッチ８０の状態を判定し得る。トランジスタ８４は、保護トランジスタ（保護デバイスと称されることもある）として働き得る。トランジスタ８４は、そのゲート端子において、バイアス電圧供給レール又は端子８８からバイアス電圧（例えば、図５の端子７８上で供給されるバイアス電圧とは異なる）を受信し、それによって、バイアス電流及びトランジスタ８４にわたる対応する電圧降下を生じ得る。このようにして、トランジスタ８４は、トランジスタ８２及び８４にわたる個々に適切な電圧降下及びこの高電圧ドメイン（例えば、電圧ＶＥＸから電圧ＶＳＳまで）における主スイッチングトランジスタ８２の適切な機能を保証するように構成されている。
図７は、積層トランジスタ構造から形成された例示的な電流源回路を示す。特に、電流源回路９０は、ｐ型トランジスタ９４と直列に結合されたｐ型トランジスタ９２を含み得る。トランジスタ９２及び９４は、ピクセル内の最高供給電圧レベル（例えば、過剰電圧ＶＥＸ）を供給する電力（電圧）供給レール又は端子７６（例えば、図５と同じレール又は端子７６）へのバルク接続を共有し得る。電流源回路９０は、トランジスタ９２、追加のｐ型トランジスタ９５、及び電流源９７から形成された電流ミラー回路９３を含み得る。図７に示されるように、電流ミラー回路９３を形成するために、電流源９７は、トランジスタ９５のドレイン端子に結合され、トランジスタ９５のドレイン端子は、トランジスタ９５のゲート端子及びトランジスタ９２のゲート端子に接続され、トランジスタ９２及び９５の両方のソース端子及びバルク端子は各々、電圧供給端子７６に接続される。このように構成されると、電流源９７が電流Ｉ１を生じるとき、対応する電流Ｉ２が、トランジスタ９２のドレイン端子に生じる。
電流ミラー回路９３は、主電流源回路（主電流源デバイスと称されることもある）として働き得、トランジスタ９４は、保護トランジスタ又は回路（保護デバイスと称されることもある）として働き得る。トランジスタ９４は、そのゲート端子において、バイアス電圧供給レール又は端子７８からバイアス電圧（例えば、図５と同じレール又は端子７８）を受信し、それによって、バイアス電流及びトランジスタ９４にわたる対応する電圧降下を生じ得る。このようにして、トランジスタ９４は、トランジスタ９２及び９４にわたる個々に適切な電圧降下及びこの高電圧ドメイン（例えば、電圧ＶＥＸから電圧ＶＳＳまで）における電流ミラー回路９３の適切な機能を保証するように構成されている。
図８は、積層トランジスタ構造から形成された例示的な電流シンク回路を示す。特に、電流シンク回路１００は、ｎ型トランジスタ１０４と直列に結合されたｎ型トランジスタ１０２を含み得る。トランジスタ１０２及び１０４は、ピクセル内の最低供給電圧レベル（例えば、接地供給電圧ＶＳＳ）を供給する電力（電圧）供給レール又は端子８６（例えば、図６と同じレール又は端子８６）へのバルク接続を共有し得る。電流シンク回路１００は、トランジスタ１０２、追加のｎ型トランジスタ１０５、及び電流源１０７から形成された電流ミラー回路１０３を含み得る。図８に示されるように、電流ミラー回路１０３を形成するために、電流源１０７は、トランジスタ１０５のドレイン端子に結合され、トランジスタ１０５のドレイン端子は、トランジスタ１０５のゲート端子及びトランジスタ１０２のゲート端子に接続され、トランジスタ１０２及び１０５の両方のソース端子及びバルク端子は各々、電圧供給端子８６に接続される。このように構成されると、電流源１０７が電流Ｉ３を生じるとき、対応する電流Ｉ４がトランジスタ１０２のドレイン端子で生じる。
電流ミラー回路１０３は、主電流シンク回路（主電流シンクデバイスと称されることもある）として働き得、トランジスタ１０４は、保護トランジスタ又は回路（保護デバイスと称されることもある）として働き得る。トランジスタ１０４は、そのゲート端子において、バイアス電圧供給レール又は端子８８からバイアス電圧（例えば、図６と同じレール又は端子８８）を受信し、それによって、バイアス電流及びトランジスタ１０４にわたる対応する電圧降下を生じ得る。このようにして、トランジスタ１０４は、トランジスタ１０２及び１０４にわたる個々に適切な電圧降下及びこの高電圧ドメイン（例えば、電圧ＶＥＸから電圧ＶＳＳまで）における電流ミラー回路１０３の適切な機能を保証するように構成されている。
図５～図８に関連して上で説明される回路の組み合わせを互いに結合して、他の機能回路を形成し得る。図９は、複数の積層トランジスタ構造から形成された例示的な電圧レベルシフタを示す。図９に示されるように、電圧レベルシフタ１１０は、図５のスイッチ７０などのｐ型スイッチを図８の電流シンク回路１００などの電流シンク回路に結合することによって形成され得る。特に、スイッチ７０内のトランジスタ７４は、電流シンク回路１００内のトランジスタ１０４のドレイン端子に結合されたドレイン端子を有する。このように構成されると、入力７３において受信された入力信号は、トランジスタ１０４と１０２との間の共通端子（例えば、トランジスタ１０２のソース端子及びトランジスタ１０４のドレイン端子）に結合された出力１１２において出力信号を提供するために、レベルシフトダウンされ得る。
高電圧ドメイン（例えば、電圧ＶＥＸを含むドメイン）内の信号（電圧）が低電圧ドメイン（例えば、電圧ＶＥＸを除く電圧ＶＤＤドメイン）内の回路で受信される場合、追加の保護デバイスが提供され得る。一例として、図１０は、高電圧ドメインからの高電圧入力信号のための例示的な保護デバイスを示す。図１０に示されるように、入力１３５は、ｐ型トランジスタ１３２の第１のソース－ドレイン端子（ソース端子又はドレイン端子のうちの一方）に結合され得、ｐ型トランジスタ１３２の第２のソース－ドレイン端子（ソース端子又はドレイン端子のうちの他方）は、出力１３７（例えば、増幅器回路に接続され、増幅器回路に入力信号を供給する）に結合され得る。
トランジスタ１３２は、ピクセル内の最高供給電圧レベル（例えば、過剰電圧ＶＥＸ）を供給する電力（電圧）供給レール又は端子７６（例えば、図５と同じレール又は端子７６）へのバルク端子接続を共有し得る。トランジスタ１３２は、そのゲート端子において、バイアス電圧供給レール又は端子７８からバイアス電圧（例えば、図５と同じレール又は端子７８）を受信し、それによって、バイアス電流及びトランジスタ１３２にわたる対応する電圧降下を生じ得る。このようにして、トランジスタ８４は、トランジスタ１３２にわたる適切な電圧降下及び出力１３７における低電圧ドメインへの適切な出力信号（例えば、電圧ＶＤＤから電圧ＶＳＳまで）を保証するように構成されている。
図５～図１０に関連して説明された基本回路を使用し、所望される場合、積層トランジスタデバイスに基づく追加の類似の（鏡映された）デバイスを使用して、ピクセル３０は、相対的に高い過剰電圧をサポートするためのいくつかの積層トランジスタデバイスを含み得る。図１１は、互いに積み重ねられた異なるダイにおいて分離された部分を使用して実装される場合であっても、相対的に高い過剰電圧をサポートするために、ＳＰＡＤピクセル３０（図３）がどのように積層トランジスタデバイスを含むことができるかを示す概略図である。
図１１に示されるように、ピクセル３０は、過剰電圧ＶＥＸを供給する電圧レール１６０とＳＰＡＤカソード端子３４との間に保護トランジスタ１４３と直列に結合されたリセットトランジスタ１４２を含み得、それによって、図３のリセットスイッチ３６を実装する。トランジスタ１４２及び１４３は、ｐ型スイッチを形成するために、図５に示される様式でｐ型トランジスタを使用して形成され得る。
ピクセル３０は、接地電圧ＶＳＳを供給する電圧レール１６２とカソード端子３４との間に保護トランジスタ１４５と直列に結合されたクエンチトランジスタ１４４を含み得、それによって、図３のクエンチングスイッチ４０を実装する。トランジスタ１４４及び１４５は、ｎ型スイッチを形成するために、図６に示される様式でｎ型トランジスタを使用して形成され得る。
ＳＰＡＤカソード端子３４は、ピクセル読み出し経路を介して、（図３の出力５６に対応する）ピクセル出力端子１５８に結合され得る。図１１の例では、比較器１４６、遅延回路１４８、及び論理回路１５０は、ピクセル読み出し経路に沿って結合され得る。トランジスタ１４２、１４３、１４４、及び１４５は、高電圧ドメイン内（例えば、電圧ＶＥＸと電圧ＶＳＳとの間）で動作するが、比較器１４６、遅延回路１４８、及び論理回路１５０などの読み出し経路に沿って結合された回路は、より低い電圧ドメイン内（例えば、電圧ＶＥＸと電圧－ＶＳＳ＿ＵＰとの間、電圧－ＶＳＳ＿ＵＰは電圧－ＶＳＳよりも高い）で動作し得る。したがって、保護トランジスタ１４７は、カソード３４と比較器１４６との間の読み出し経路に沿って結合され得る。図１０のトランジスタ１３２を使用して、カソード端子３４が入力１３５（図１０）に結合され、比較器回路１４６が出力１３６（図１０）に結合された保護トランジスタ１４７を実装し得る。
読み出し経路に沿って結合された回路からの信号は、リセットトランジスタ１４２及びクエンチトランジスタ１４４を制御するために使用され得る。図１１の例では、論理回路１５０からの第１の出力は、リセットトランジスタ１４２を制御するために使用され得、論理回路１５０からの第２の出力は、（介在するレベルシフト回路を介して）クエンチトランジスタ１４４を制御するために使用され得、論理回路１５０からの第３の出力は、ピクセル出力端子１５８に結合され得る。
図１１に示されるように、比較器回路１４６、遅延回路１４８、及び論理回路１５０は、過剰電圧ＶＥＸを供給する電圧レール１６０と、上昇された（相対的接地）電圧ＶＳＳ＿ＵＰを供給する電圧レール１６４との間に結合され、したがって、これらの２つの電圧間で動作する。したがって、より低い電圧で動作するトランジスタ１４４を制御するとき、論理回路１５０からの第３の出力信号は、クエンチトランジスタ１４４を制御するために使用される前に、（電圧）レベルシフトダウンされるべきである。これは、トランジスタ１５２、１５３、１５４、及び１５５を使用して達成され得る。トランジスタ１５２、１５３、１５４、及び１５５は、レベルシフト回路を形成するために、図９に示されるようなトランジスタ７２、７４、１０２、及び１０４と同じように構成され得る（例えば、図９に示されるような電流源１０７、トランジスタ１０５などの追加の要素を含むが、実施形態を不明瞭にしないために図１１から除外される）。所望される場合、出力１５８を（電圧）レベルシフト回路に結合して、ピクセル出力信号をシフトダウンすることもできる。
ピクセル３０において、トランジスタ１４３、１４７、及び１５３などのｐ型保護トランジスタは各々、第１のバイアス電圧ＶＢＩＡＳ１を供給する電圧レール１６６に結合されたゲート端子を有し得る。同様に、ピクセル３０において、トランジスタ１４５及び１５５などのｎ型保護トランジスタは各々、第２のバイアス電圧ＶＢＩＡＳ２を供給する電圧レール１６８に結合されたゲート端子を有し得る。
図１１には明示的に示されていないが、トランジスタ１４２、１４３、１４７、１５２、及び１５３などの高電圧ドメイン内のｐ型トランジスタ（例えば、電圧ＶＥＸとＶＳＳとの間で動作する）は各々、高電圧ドメイン内の最高電圧（例えば、電圧ＶＥＸ）であり得る共通バルク電圧が提供されたバルク端子を有し得る。同様に、トランジスタ１４４、１４５、１５４、及び１５５などの高電圧ドメイン内のｎ型トランジスタ（例えば、電圧ＶＥＸとＶＳＳとの間で動作する）は各々、高電圧ドメイン内の最低電圧（例えば、電圧ＶＳＳ）であり得る共通バルク電圧が提供されたバルク端子を有し得る。
このように構成されると、ピクセル３０は、トランジスタ１４２及び１４３を介して、（ＶＥＸとＶＳＳ＿ＵＰとの間の電圧差であり得る）通常のデジタル回路電圧ＶＤＤよりも高い電圧ＶＥＸを受信するように構成されたＳＰＡＤカソード端子３４を提供し得る。保護回路（トランジスタ）は、高電圧ドメインからの電圧（例えば、電圧ＶＥＸ）を受信するように構成されたＳＰＡＤカソード端子３４から、低電圧ドメインで動作する読み出し回路を絶縁し得る。積層トランジスタデバイスを有するレベルシフタは、２つの電圧ドメイン間で所望のように信号をレベルシフトするために使用され得る。
図３～図１１に関連して説明したような積層トランジスタデバイスを使用するときにピクセル構成を更にコンパクトにするために、これらの積層トランジスタデバイスは、共有ドープ（例えば、ｎ型材料ドープ又はｐ型材料ドープ）ウェル内に形成され得る。一例として、図１２は、２つのｐ型トランジスタ及び２つのｎ型トランジスタ（例えば、トランジスタ１４２、１４３、１４４及び１４５、トランジスタ１５２、１５３、１５４及び１５５、又はＳＰＡＤピクセル内の他のセットのトランジスタなど、図１１のピクセル３０のある部分を形成する）を含む例示的なＳＰＡＤピクセル部分１７０を示す。
図１２の例では、ｐ型トランジスタ１７２は、電圧ＶＥＸ１を供給する電圧端子に結合されたソース端子、電圧ＶＥＸ２を供給する電圧端子に結合されたバルク端子、トランジスタ１７４に結合されたドレイン端子、及び制御入力Ｇ１に結合されたゲート端子を有し得る。Ｐ型トランジスタ１７４は、トランジスタ１７２に結合されたソース端子、電圧ＶＥＸ２－を供給する電圧端子に結合されたバルク端子、トランジスタ１７８に結合されたドレイン端子、及び制御入力Ｇ２に結合されたゲート端子を有し得る。トランジスタ１７２と１７４との間の共有端子は、所望される場合、入力端子又は出力端子であり得、したがって、入出力線Ｉ／Ｏ１に結合され得る。
図１２の例では、ｎ型トランジスタ１７６は、電圧ＶＳＳ１を供給する電圧端子に結合されたソース端子、電圧ＶＳＳ２を供給する電圧端子に結合されたバルク端子、トランジスタ１７８に結合されたドレイン端子、及び制御入力Ｇ４に結合されたゲート端子を有し得る。Ｎ型トランジスタ１７８は、トランジスタ１７６に結合されたソース端子、電圧ＶＳＳ２－を供給する電圧端子に結合されたバルク端子、トランジスタ１７４に結合されたドレイン端子、及び制御入力Ｇ３に結合されたゲート端子を有し得る。トランジスタ１７６と１７８との間の共有端子は、所望される場合、入力端子又は出力端子であり得、したがって、入出力線Ｉ／Ｏ２に結合され得る。トランジスタ１７４と１７８との間の共有端子は、所望される場合、入力端子又は出力端子であり得、したがって、入出力線Ｉ／Ｏ３に結合され得る。
図１３は、ＳＰＡＤピクセル部分１７０が形成され得る基板の断面図である。特に、図２及び図３に関連して説明したように、ＳＰＡＤピクセルは、センサダイ２２と読み出しダイ２８との間で分割され得る。ピクセル内のＳＰＡＤは、センサダイ２２内に形成され得、ピクセル内の残りの回路は、読み出しダイ２８内に形成され得る。したがって、図１３の例では、ピクセル部分１７０が形成されている基板１８０は、読み出しダイ２８のための半導体（例えば、シリコン）基板であり得る。
基板１８０は、ｐ型などの第１のドーピング型の基板（例えば、ホウ素、アルミニウム、ガリウムなどのｐ型材料で低濃度ドープされた半導体基板）であり得る。基板１８０内に形成された反対のドーピング型のウェル１８２及び１８４。一例として、ウェル１８２は、ｎ型ウェル（例えば、リン、ヒ素、アンチモンなどのｎ型材料を使用して、例えば、過剰なｎ型キャリアで低濃度ドープされた）であり得、ウェル１８４は、ｐ型ウェル（例えば、過剰なｐ型キャリアで低濃度ドープされた）であり得る。このように構成されると、ｎ型ウェル１８２は、ＳＰＡＤピクセル内のｐ型積層トランジスタデバイスのための共有バルク端子を形成し得、ｐ型ウェル１８４は、ＳＰＡＤピクセル内のｎ型積層トランジスタデバイスのための共有バルク端子を形成し得る。
共有バルク接続を達成するために、高濃度ドープされたｎ型コンタクト領域１９２がｎ型ウェル１８２内に提供され得、電圧供給端子又はレールを使用して、電圧ＶＥＸ２（所望の共有バルク電圧）が供給され得る。同様に、高濃度ドープされたｐ型コンタクト領域２１０は、ｐ型ウェル１８４内に提供され得、電圧供給端子又はレールを使用して、電圧ＶＳＳ２（所望の共有バルク電圧）が供給され得る。
一般に、ＳＰＡＤピクセル内の全ての積層トランジスタデバイスは、望ましくは、ｎ型ウェル１８２（デバイスがｐ型である場合）及びｐ型ウェル１８４（デバイスがｎ型である場合）のいずれかに形成され得る。このようにして、各ＳＰＡＤピクセル内に多数の積層トランジスタデバイスを形成するために２つのウェルのみが必要とされ、それによって、ＳＰＡＤピクセルレイアウトをコンパクトにする。
例として、高濃度ドープされたｐ型ソース端子コンタクト１９４、高濃度ドープされたｐ型ドレイン端子コンタクト１９６、及びゲート構造１９５（例えば、ゲート導体及びゲート導体をチャネルドメインから分離するゲート絶縁体）を有するｐ型トランジスタ１７２が、ｎ型ウェル１８２に形成され得る。高濃度ドープされたｐ型ソース端子コンタクト１９８、高濃度ドープされたｐ型ドレイン端子コンタクト２００、及びゲート構造１９９（例えば、ゲート導体及びゲート導体をチャネルドメインから分離するゲート絶縁体）を有するｐ型トランジスタ１７４が、ｎ型ウェル１８２に形成され得る。高濃度ドープされたｎ型ドレイン端子コンタクト２０２、高濃度ドープされたｎ型ソース端子コンタクト２０４、及びゲート構造２０３（例えば、ゲート導体及びゲート導体をチャネルドメインから分離するゲート絶縁体）を有するｎ型トランジスタ１７８が、ウェル１８４に形成され得る。高濃度ドープされたｎ型ドレイン端子コンタクト２０６、高濃度ドープされたｎ型ソース端子コンタクト２０８、及びゲート構造２０７（例えば、ゲート導体及びゲート導体をチャネルドメインから分離するゲート絶縁体）を有するｎ型トランジスタ１７６が、ｎ型ウェル１８４に形成され得る。
図１２及び図１３のピクセル部分１７０を使用するこれらの例は、単なる例示である。ピクセル部分１７０の外側のピクセルトランジスタ構造は、ウェル１８２又はウェル１８４のいずれかに形成され得る。所望される場合、ピクセル部分１７０のための供給電圧及び／又は入出力端子は、ピクセル設計のために所望されるように変更及び／又は省略され得る。電圧ＶＥＸ１及びＶＥＸ２は別々に示されているが、それらは同じ電圧であり得る（又は所望される場合、異なる電圧であり得る）。同様に、電圧ＶＳＳ１及びＶＳＳ２は別々に示されているが、それらは同じ電圧であり得る（又は所望される場合、異なる電圧であり得る）。
図１２及び図１３は、ｐ型基板に関連して説明されているが、これは単なる例示である。所望される場合、基板、ウェル、コンタクトなどのドーピングタイプは、異なるドープされた基板内に同じタイプの回路を実装するように適宜切り替えられ得る。
前述の実施形態のいずれにおいても、シリコン光電子増倍管（共通の出力を有する複数のＳＰＡＤピクセルを有する）が、単一ＳＰＡＤピクセルの代わりに使用され得ることが理解されるべきである。言い換えれば、読み出しダイ２８上の読み出し回路の部分は、センサダイ２２上の単一ＳＰＡＤピクセルの代わりに、センサダイ２２上の複数のＳＰＡＤピクセルによって共有され、結合され得る。
所望される場合、各ピクセル３０内に複数の電圧ドメインが存在する場合、制御回路４０（図３）に供給された試験入力は、より高い電圧ドメイン内の構成要素を試験するための１つ以上の試験信号を含み得、より低い電圧ドメイン内の構成要素を試験するための１つ以上の試験信号を含み得る。
本明細書で説明される様々な実施形態では、ＳＰＡＤカソードへの相対的に高い過剰電圧レベルの供給を可能にする積層トランジスタデバイス（例えば、保護デバイス）を各々有するＳＰＡＤピクセルが提供される。
一例として、半導体デバイスは、第１の集積回路ダイ、第１の集積回路ダイ内の単一光子アバランシェダイオード、第１の集積回路ダイに搭載された第２の集積回路ダイ、及び電圧供給端子を単一光子アバランシェダイオードのカソード端子に結合する第２の集積回路ダイ内の積層トランジスタ構造を含み得る。積層トランジスタ構造は、電圧供給端子と単一光子アバランシェダイオードのカソード端子との間に直列に結合され、電圧供給端子への共有バルク接続を有する第１及び第２のトランジスタを含み得る。
所望される場合、積層トランジスタ構造は、単一光子アバランシェダイオードのためのリセットスイッチを形成し得、電圧供給端子は、カソード端子に印加されると、検出動作のために単一光子アバランシェダイオードを構成する過剰電圧を供給するように構成され得る。所望される場合、積層トランジスタ構造は、単一光子アバランシェダイオードのためのクエンチングスイッチ（例えば、能動クエンチング回路の一部分を形成する）を形成し得、電圧供給端子は、接地電圧を供給するように構成され得る。
読み出し経路に沿った読み出し回路（例えば、比較器回路、遅延回路、論理回路など）は、単一光子アバランシェダイオードのカソード端子をピクセル出力端子に結合し得る。読み出し経路に沿った遅延回路は、積層トランジスタ構造を備える電圧レベルシフタを介してクエンチングスイッチに（例えば、介在する論理回路を通して）結合されている出力を提供し得る。
別の例として、半導体デバイスは、半導体基板、半導体基板内に形成された単一光子アバランシェダイオードピクセルのための第１のドーピングタイプの第１のウェル、半導体基板内に形成された単一光子アバランシェダイオードピクセルのための第２のドーピングタイプの第２のウェル、第１のウェルに形成された共有バルク端子を有する単一光子アバランシェダイオードピクセルのための第１の複数のトランジスタ、及び第２のウェルに形成された共有バルク端子を有する単一光子アバランシェダイオードピクセルのための第２の複数のトランジスタを含み得る。
この例では、所望される場合、第１の複数のトランジスタの共有バルク端子は、第１の電圧を供給する第１の電圧端子に接続され得、第２の複数のトランジスタの共有バルク端子は、第２の電圧を供給する第２の電圧端子に接続され得る。半導体デバイスは、半導体基板上に形成された単一光子アバランシェダイオードピクセルのための読み出し回路を更に含み得る。読み出し回路は、低電圧ドメインで動作するように構成され得、第１及び第２の複数のトランジスタは、高電圧ドメインで動作するように構成され得る。
この例では、所望される場合、第１の複数のトランジスタは、単一光子アバランシェダイオードピクセルのためのリセットスイッチを形成する２つの直列接続トランジスタを含み得、第２の複数のトランジスタは、単一光子アバランシェダイオードピクセルのためのクエンチングスイッチを形成する２つの直列接続トランジスタを含み得る。
一実施形態によれば、半導体デバイスは、第１の集積回路ダイ、第１の集積回路ダイ内の単一光子アバランシェダイオード、第１の集積回路ダイに搭載された第２の集積回路ダイ、及び電圧供給端子を単一光子アバランシェダイオードに結合する第２の集積回路ダイ内の積層トランジスタ構造を含み得る。
別の実施形態によれば、積層トランジスタ構造は、電圧供給端子と単一光子アバランシェダイオードのカソード端子との間に直列に結合された第１及び第２のトランジスタを含み得る。
別の実施形態によれば、第１のトランジスタは、バルク端子を有し得、第２のトランジスタは、バルク端子を有し得、第１のトランジスタのバルク端子は、第２のトランジスタのバルク端子及び電圧供給端子に結合され得る。
別の実施形態によれば、第１のトランジスタは、単一光子アバランシェダイオードのためのリセットトランジスタであり得、電圧供給端子は、カソード端子に印加されると、検出動作のために単一光子アバランシェダイオードを構成する過剰電圧を供給するように構成され得る。
別の実施形態によれば、第２のトランジスタは、第１のトランジスタとカソード端子との間に配設され得る。
別の実施形態によれば、第１及び第２のトランジスタは、ｐ型トランジスタであり得る。
別の実施形態によれば、第１のトランジスタは、単一光子アバランシェダイオードのための能動クエンチング回路を形成し得、電圧供給端子は、接地電圧を供給するように構成され得る。
別の実施形態によれば、第２のトランジスタは、第１のトランジスタとカソード端子との間に配設され得る。
別の実施形態によれば、第１及び第２のトランジスタは、ｎ型トランジスタであり得る。
別の実施形態によれば、半導体デバイスは、追加の電圧供給端子を単一光子アバランシェダイオード及び読み出し経路に結合する、第２の集積回路ダイ内の追加の積層トランジスタ構造を更に含み得る。単一光子アバランシェダイオード、積層トランジスタ構造、追加の積層トランジスタ構造、及び読み出し経路は、ピクセルを形成し得、読み出し経路は、単一光子アバランシェダイオードをピクセル出力端子に結合し得る。
一実施形態によれば、単一光子アバランシェダイオードピクセルは、アノード端子及びカソード端子を有するダイオード、ダイオードのカソード端子を第１の電圧端子に結合するリセットスイッチ、ダイオードのカソード端子を第２の電圧端子に結合するクエンチングスイッチ、並びにダイオードのカソード端子をピクセル出力端子に結合する読み出し経路に沿った読み出し回路を含み得る。リセットスイッチ、クエンチングスイッチ、又は読み出し回路のうちの少なくとも１つは、共有バルク端子を有する２つの直列接続トランジスタを含み得る。
別の実施形態によれば、制御回路は、遅延回路を含み得る。遅延回路の出力は、共有バルク端子を有する２つの直列接続されたトランジスタを備える電圧レベルシフタを介してクエンチングスイッチに結合され得る。
別の実施形態によれば、リセットスイッチは、共有バルク端子を有する２つの直列接続トランジスタを含み得る。共有バルク端子は、第１の電圧端子に結合され得る。
別の実施形態によれば、クエンチングスイッチは、共有バルク端子を有する２つの直列接続トランジスタを含み得る。共有バルク端子は、第２の電圧端子に結合され得る。
別の実施形態によれば、ダイオードは、第１の集積回路ダイ上にあり得る。リセットスイッチ、クエンチングスイッチ、及び読み出し回路は、第１の集積回路ダイに搭載された第２の集積回路ダイ上にあり得る。
一実施形態によれば、半導体デバイスは、半導体基板、半導体基板内に形成された単一光子アバランシェダイオードピクセルのための第１のドーピングタイプの第１のウェル、半導体基板内に形成された単一光子アバランシェダイオードピクセルのための第２のドーピングタイプの第２のウェル、第１のウェルに形成された共有バルク端子を有する単一光子アバランシェダイオードピクセルのための第１の複数のトランジスタ、及び第２のウェルに形成された共有バルク端子を有する単一光子アバランシェダイオードピクセルのための第２の複数のトランジスタを含み得る。
別の実施形態によれば、第１の複数のトランジスタの共有バルク端子は、第１の電圧を供給する第１の電圧端子に接続され得る。第２の複数のトランジスタの共有バルク端子は、第２の電圧を供給する第２の電圧端子に接続され得る。
別の実施形態によれば、半導体デバイスは、半導体基板上に形成された単一光子アバランシェダイオードピクセルのための読み出し回路を更に含み得る。読み出し回路は、低電圧ドメインで動作するように構成され得る。第１及び第２の複数のトランジスタは、高電圧ドメインで動作するように構成され得る。
別の実施形態によれば、第１の複数のトランジスタは、単一光子アバランシェダイオードピクセルのリセットスイッチを形成する２つの直列接続されたトランジスタを含み得る。
別の実施形態によれば、第２の複数のトランジスタは、単一光子アバランシェダイオードピクセルのためのクエンチングスイッチを形成する２つの直列接続されたトランジスタを含み得る。
上記は、本発明の原理の単なる例示に過ぎず、当業者は様々な修正を行うことができる。前述の実施形態は、個別に、又は任意の組み合わせで実装され得る。

Claims (7)

  1. 半導体デバイスであって、
    第１の集積回路ダイと、
    前記第１の集積回路ダイ内の単一光子アバランシェダイオードと、
    前記第１の集積回路ダイに搭載された第２の集積回路ダイと、
    電圧供給端子を前記単一光子アバランシェダイオードに結合する、前記第２の集積回路ダイ内の積層トランジスタ構造と、を備える、半導体デバイス。
  2. 前記積層トランジスタ構造が、前記電圧供給端子と前記単一光子アバランシェダイオードのカソード端子との間に直列に結合された第１及び第２のトランジスタを備える、請求項１に記載の半導体デバイス。
  3. 前記第１のトランジスタが、バルク端子を有し、前記第２のトランジスタが、バルク端子を有し、前記第１のトランジスタの前記バルク端子が、前記第２のトランジスタの前記バルク端子及び前記電圧供給端子に結合されている、請求項２に記載の半導体デバイス。
  4. 前記第１トランジスタが、前記単一光子アバランシェダイオードのためのリセットトランジスタであり、前記電圧供給端子が、前記カソード端子に印加されたときに前記単一光子アバランシェダイオードを検出動作のために構成する過剰電圧を供給するように構成され、前記第２トランジスタが、前記第１トランジスタと前記カソード端子との間に配設され、前記第１及び第２トランジスタが、ｐ型トランジスタである、請求項２に記載の半導体デバイス。
  5. 前記第１のトランジスタが、前記単一光子アバランシェダイオードのための能動クエンチング回路を形成し、前記電圧供給端子が、接地電圧を供給するように構成され、前記第２のトランジスタが、前記第１のトランジスタと前記カソード端子との間に配設され、前記第１及び第２のトランジスタが、ｎ型トランジスタである、請求項２に記載の半導体デバイス。
  6. 追加の電圧供給端子を前記単一光子アバランシェダイオードに結合する、前記第２の集積回路ダイ内の追加の積層トランジスタ構造と、
    読み出し経路であって、前記単一光子アバランシェダイオード、前記積層トランジスタ構造、前記追加の積層トランジスタ構造、及び前記読み出し経路が、ピクセルを形成し、前記読み出し経路が、前記単一光子アバランシェダイオードをピクセル出力端子に結合する、読み出し経路と、を更に備える、請求項１に記載の半導体デバイス。
  7. 半導体デバイスであって、
    半導体基板と、
    前記半導体基板内に形成された単一光子アバランシェダイオードピクセルのための第１のドーピング型の第１のウェルと、
    前記半導体基板内に形成された前記単一光子アバランシェダイオードピクセルのための第２のドーピング型の第２のウェルと、
    前記第１のウェルに形成された共有バルク端子を有する前記単一光子アバランシェダイオードピクセルのための第１の複数のトランジスタと、
    前記第２のウェルに形成された共有バルク端子を有する前記単一光子アバランシェダイオードピクセルのための第２の複数のトランジスタと、を備える、半導体デバイス。
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