JP2023553613A - ライン診断のためのシステム及び技法 - Google Patents
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Abstract
時間領域反射率測定法を使用するライン診断であって、第1のピン及び第2のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、第1の基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、第2の基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、ライン診断が開示される。
Description
関連出願の相互参照
本出願は、「Systems and Techniques for Line Diagnostics」と題された米国仮出願第63/122,286号の利益及び優先権を主張し、その全体が参照により本明細書に組み込まれる。
本出願は、「Systems and Techniques for Line Diagnostics」と題された米国仮出願第63/122,286号の利益及び優先権を主張し、その全体が参照により本明細書に組み込まれる。
電子的構成要素が小型化し、そして性能の期待が高まるにつれて、より多くの構成要素が、以前には計装されていなかった、又はそれほど計装されていなかったデバイスに含まれるようになっている。いくつかの設定では、(例えば、車両内の)これらの構成要素間で信号を交換するために使用される通信インフラは、太くて重いケーブルの束を必要としてきた。
本明細書には、複数の時間間隔が空けられた刺激を使用し、異なる閾値レベルでのそれらの信号反射時間を検出することによって、電気ケーブルの状態を感知するライン診断のためのシステム及び技法が開示されている。複数の反射から導出された情報を使用して、ケーブルの状態の「指紋」を構築することができ、それによって、ケーブル特性を決定することができる(例えば、「線ショート」、「線オープン」、「正しく終端処理されている」など)。本明細書に開示されるシステム及び技法は、有利には、従来の時間領域反射率測定法(TDR)アプローチよりも複雑でないハードウェア及び実装アルゴリズムを必要とし得、したがって、TDRが以前には好適でなかった設定で実装することができる。更に、ケーブル問題が検出された場合、本明細書に開示されるシステム及び技法は、ケーブルに沿ってケーブル問題のおおよその場所を決定することができ、問題の訂正を加速させる。本明細書に開示されるライン診断システム及び方法のいずれも、本明細書に開示される通信システム、又は任意の他の好適な電気システムによって実装され得る。
一態様によれば、時間領域反射率測定法を使用するライン診断のためのシステムは、第1のピン及び第2のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも1つの基準電圧を設定するように構成された抵抗器ラダー、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える。
別の態様によれば、時間領域反射率測定法を使用するライン診断のためのシステムは、第1のピン及び第2のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも1つの基準電圧を設定するように構成されたデジタル-アナログ変換器、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える。
いくつかの実施態様では、デジタルフロントエンドは、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別するように構成されている。いくつかの実施態様では、少なくとも1つの基準電圧は、第1の基準電圧及び第2の基準電圧を含み、第1のコンパレータが、第1の基準電圧を受信するように構成され、第2のコンパレータが、第2の基準電圧を受信するように構成されている。いくつかの実施態様では、ドライバは、ピンを差動的に駆動するように構成されている。いくつかの実施態様では、ドライバは、ピンをシングルエンド方式で駆動するように構成されている。
いくつかの実施態様では、システムは、ドライバが起動されたときにカウントを始めるように構成されたカウンタを更に備え、カウンタは、第1の時間及び第2の時間を決定するために使用される。いくつかの実施態様では、システムは、第1のコンパレータ出力を受信し、かつ、第1のピン出力が少なくとも1つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える。いくつかの実施態様では、システムは、第2のコンパレータ出力を受信し、かつ、第2のピン出力が少なくとも1つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える。いくつかの実施態様では、システムは、2線式バスを更に備え、ライン診断は、ネットワークバスサブノードへの2線式バス上で実行される。
いくつかの実施態様では、デジタルフロントエンドは、高いスルーレートに基づいて、障害を識別するように構成されている。いくつかの実施態様では、デジタルフロントエンドは、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている。いくつかの実施態様では、第1のコンパレータは、第1のコンパレータ出力を生成するように構成され、第2のコンパレータは、第2のコンパレータ出力、電圧を生成するように構成され、デジタルフロントエンドは、第1及び第2のコンパレータ出力を受信し、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている。いくつかの実施態様では、デジタルフロントエンドは、ローカル電力供給されたサブノードを識別するように更に構成されている。いくつかの実施態様では、デジタルフロントエンドは、バス電力供給されたサブノードを識別するように更に構成されている。
別の態様によれば、時間領域反射率測定法を使用するライン診断のための方法は、第1のピン及び第2のピンのうちの少なくとも一方を駆動することと、少なくとも1つの基準電圧を設定することと、第1のコンパレータにおいて、少なくとも1つの基準電圧と、第1のピン出力とを比較することと、第2のコンパレータにおいて、少なくとも1つの基準電圧と、第2のピン出力とを比較することと、バッファに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間を記憶することと、バッファに、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間を記憶することと、バッファからデータを受信し、障害を識別することと、を含む。
いくつかの実施態様では、方法は、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別することを更に含む。いくつかの実施態様では、少なくとも1つの基準電圧は、第1の基準電圧及び第2の基準電圧を含み、第1のコンパレータにおいて、少なくとも1つの基準電圧と、第1のピン出力とを比較することは、第1の基準電圧と、第1のピン出力とを比較することを含み、第2のコンパレータにおいて、少なくとも1つの基準電圧と、第2のピン出力とを比較することは、第2の基準電圧と、第2のピン出力とを比較することを含む。いくつかの実施態様では、第1のピン及び第2のピンのうちの少なくとも一方を駆動することは、ピンを差動的に駆動することを含む。いくつかの実施態様では、第1のピン及び第2のピンのうちの少なくとも一方を駆動することは、第1及び第2のピンのうちの一方を駆動することを含む。
いくつかの実施態様では、方法は、駆動が始まるときにカウンタを始めることを更に含み、カウンタは、第1の時間及び第2の時間を決定するために使用される。いくつかの実施態様では、方法は、第1のコンパレータ出力を受信し、第1のピン出力が少なくとも1つの基準電圧と交差した時点を判定することを更に含む。いくつかの実施態様では、方法は、第2のコンパレータ出力を受信し、第2のピン出力が少なくとも1つの基準電圧と交差した時点を判定することを更に含む。いくつかの実施態様では、方法は、2線式通信システムにおける周辺デバイスにおける障害を識別することを更に含む。
いくつかの実施態様では、障害を識別することは、第1のコンパレータ出力及び第2のコンパレータ出力のうちの少なくとも一方のスルーレートを決定することを含む。いくつかの実施態様では、障害を識別することは、短絡及びオープン回路のうちの一方を識別することを含む。いくつかの実施態様では、障害を識別することは、短絡及びオープン回路のうちの一方を識別することを含む。いくつかの実施態様では、方法は、ローカル電力供給されたサブノード及びバス電力供給されたサブノードのうちの1つを識別することを更に含む。
別の態様によれば、時間領域反射率測定法を使用する、2線式通信システムにおけるライン診断のためのシステムは、第1のピン及び第2のピンを駆動するように構成されたドライバと、ドライバが起動されたときにカウントを始めるように構成されたカウンタと、少なくとも1つの基準電圧を設定するように構成された抵抗器ラダーと、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータと、少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータと、第1のコンパレータ出力及び第2のコンパレータ出力を受信し、第1のピン出力が少なくとも1つの基準電圧と交差した時点を判定し、かつ、第2のピン出力が少なくとも1つの基準電圧と交差した時点を判定するように構成された検出回路と、検出回路からデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える。
いくつかの実施態様では、検出回路は、カウンタからカウンタ出力を受信し、検出回路は、カウンタ出力を使用して、第1のピン出力が少なくとも1つの基準電圧と交差した第1の時間を判定するように更に構成されている。
実施形態は、添付の図面と併せて以下の詳細な説明によって容易に理解されるであろう。この説明を容易にするために、同様の参照番号は同様の構造的要素を指定する。実施形態は、添付の図面の図において、限定としてではなく、例として図示されている。
本明細書には、複数の時間間隔が空けられた刺激を使用し、異なる閾値レベルでのそれらの信号反射時間を検出することによって、電気ケーブルの状態を感知するライン診断のためのシステム及び技法が開示されている。複数の反射から導出された情報を使用して、ケーブルの状態の「指紋」を構築することができ、それによって、ケーブル特性を決定することができる(例えば、「線ショート」、「線オープン」、「正しく終端処理されている」など)。本明細書に開示されるシステム及び技法は、有利には、従来の時間領域反射率測定法(TDR)アプローチよりも複雑でないハードウェア及び実装アルゴリズムを必要とし得、したがって、TDRが以前には好適でなかった設定で実装することができる。更に、ケーブル問題が検出された場合、本明細書に開示されるシステム及び技法は、ケーブルに沿ってケーブル問題のおおよその場所を決定することができ、問題の訂正を加速させる。本明細書に開示されるライン診断システム及び方法のいずれも、本明細書に開示される通信システム100、又は任意の他の好適な電気システムによって実装され得る。
以下の詳細な説明では、その一部を形成する添付の図面を参照し、全体を通して、同様の数字は同様の部分を指定し、図面中には実施可能な実施形態が例示として示されている。本開示の範囲から逸脱することなく、他の実施形態が利用され得、構造的又は論理的な変更がなされ得ることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。
様々な動作は、特許請求される主題の理解に最も役立つ様態で、複数の別個のアクション又は動作として順番に説明され得る。しかしながら、説明の順序は、これらの動作が必然的に順序に依存することを暗示するものとして解釈されるべきではない。特に、これらの動作は、提示の順序で実行されなくてもよい。説明する動作は、説明する実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてもよく、及び/又は説明する動作は、追加の実施形態では省略されてもよい。
本開示の目的上、「A及び/又はB」という語句は、(A)、(B)、又は(A及びB)を意味する。本開示の目的上、「A、B、及び/又はC」という語句は、(A)、(B)、(C)、(A及びB)、(A及びC)、(B及びC)、又は(A、B、及びC)を意味する。
本明細書では、様々な構成要素を単数形で(例えば、「プロセッサ」、「周辺デバイス」など)言及又は例示することがあるが、これは単に議論を容易にするためのものであり、単数形で言及されたいかなる要素も、本明細書における教示に従って、複数のそのような要素を含み得る。
本説明では、「一実施形態では(in an embodiment)」又は「実施形態では(in embodiments)」という語句を使用するが、これらは各々、同じ又は異なる実施形態のうちの1つ以上を言及している場合がある。更に、本開示の実施形態に関して使用されるとき、「備える(comprising)」、「含む(including)」、「有する(having)」などの用語は同義語である。本明細書で使用されるとき、「回路」という用語は、特定用途向け集積回路(ASIC)、電子回路、及び光学回路、1つ以上のソフトウェア又はファームウェアプログラムを実行するプロセッサ(共有、専用、又はグループ)、及び/又はメモリ(共有、専用、又はグループ)、組み合わせ論理回路、及び/又は説明する機能を提供する他の好適なハードウェアを指してもよく、その一部であってもよく、又はそれらを含んでいてもよい。
図1は、様々な実施形態に従って、例示的な半二重2線式通信システム100のブロック図である。システム100は、ホスト110、メインノード102-1、及び少なくとも1つのサブノード102-2を含む。図1では、3つのサブノード(0、1、及び2)が図示されている。図1における3つのサブノード102-2の描写は、単純に例示的であり、システム100は、所望に応じて、1つ、2つ、又はそれ以上のサブノード102-2を含み得る。
メインノード102-1は、2線式バス106を介してサブノード102-2と通信し得る。バス106は、バス106に沿ってノードをデイジー・チェーン様式で接続するために、バス106に沿って隣接するノード間に異なる2線式バスリンクを含んでいてもよい。例えば、図1に図示されるように、バス106は、メインノード102-1をサブノード0に結合させるリンク、サブノード0をサブノード1に結合させるリンク、及びサブノード1をサブノード2に結合させるリンクを含み得る。いくつかの実施形態では、バス106のリンクは、各々、単一のツイストペア線(例えば、非シールドツイストペア)から形成されてもよい。いくつかの実施形態では、バス106のリンクは、各々、同軸ケーブルから形成されてもよい(例えば、コアが「正」の線を提供し、シールドが「負」の線を提供する、又はその逆も同様である)。2線式バスリンクは一緒になって、追加の接地又は電圧源線を使用する必要がないように、完全な電気経路(例えば、順方向電流経路及びリターン電流経路)を提供する。
ホスト110は、メインノード102-1をプログラムし、バス106に沿って送信される様々なペイロードの発信者及び受信者として機能するプロセッサを含み得る。いくつかの実施形態では、ホスト110は、例えば、マイクロコントローラであり得るか、又はそれを含み得る。特に、ホスト110は、バス106に沿って起こる集積回路間サウンド(I2S)通信のメインであってもよい。ホスト110は、I2S/時分割多重(TDM)プロトコル、シリアルペリフェラルインターフェース(SPI)プロトコル、及び/又は集積回路間(I2C)プロトコルを介してメインノード102-1と通信し得る。いくつかの実施形態では、メインノード102-1は、ホスト110と同じハウジング内に位置するトランシーバ(例えば、図2を参照して以下で論じられるノードトランシーバ120)であってもよい。メインノード102-1は、構成及びリードバックのために、I2Cバスを介してホスト110によってプログラム可能であり得、また、全てのサブノード102-2に対するクロック、同期、及びフレーム形成を生成するように構成され得る。いくつかの実施形態では、ホスト110とメインノード102-1との間のI2C制御バスの拡張機能が、バス106を介して送信されるデータストリームに埋め込まれてもよく、ホスト110が1つ以上のサブノード102-2のレジスタ及びステータス情報に直接アクセスすることを可能にし、並びに遠距離にわたるI2C間通信を有効にして、ホスト110が周辺デバイス108を制御することを可能にし得る。いくつかの実施形態では、ホスト110とメインノード102-1との間のSPI制御バスの拡張機能が、バス106を介して送信されるデータストリームに埋め込まれてもよく、ホスト110が1つ以上のサブノード102-2のレジスタ及びステータス情報に直接アクセスすることを可能にし、並びに遠距離にわたるSPI間又はSPIとI2Cとの間の通信を有効にして、ホスト110が周辺デバイス108を制御することを可能にし得る。システム100が車両に含まれる実施形態では、ホスト110及び/又はメインノード102-1は、車両のヘッドエンドに含まれ得る。
メインノード102-1は、「下流」信号(例えば、バス106に沿ってメインノード102-1から離れて送信されるデータ信号、電力信号など)を生成し、「上流」信号(例えば、バス106に沿ってメインノード102-1に向けて送信される)を受信し得る。メインノード102-1は、バス106を介する同期データ送信のためのクロック信号を提供し得る。本明細書で使用されるとき、「同期データ」は、バス106に沿って同じノードへの/からの2つの連続した送信間に固定の時間間隔を有して連続的にストリーミングされるデータ(例えば、オーディオ信号)を含み得る。いくつかの実施形態では、メインノード102-1によって提供されるクロック信号は、ホスト110によってメインノード102-1に提供されるI2S入力から導出され得る。サブノード102-2は、バス106上で下流に、又はバス106上で上流に送信されるデータフレームの可能な宛先を表すアドレス可能なネットワーク接続点であり得る。サブノード102-2は、下流又は上流データフレームの可能なソースを表してもよい。システム100は、制御情報及び他のデータがバス106を介して1つのノードから次のノードに両方向に送信されることを可能にし得る。サブノード102-2のうちの1つ以上はまた、バス106を介して送信される信号によって電力供給され得る。
特に、メインノード102-1及びサブノード102-2の各々は、正の上流端子(「AP」として示される)、負の上流端子(「AN」として示される)、正の下流端子(「BP」として示される)、及び負の下流端子(「BN」として示される)を含み得る。ノードの正及び負の下流端子は、隣接する下流ノードの正及び負の上流端子にそれぞれ結合され得る。図1に示されるように、メインノード102-1は、正及び負の上流端子を含み得るが、これらの端子は使用されない場合がある。他の実施形態では、メインノード102-1は、正及び負の上流端子を含まない場合がある。バス106に沿った最後のサブノード102-2(図1のサブノード2)は、正及び負の下流端子を含み得るが、これらの端子は使用されない場合がある。他の実施形態では、バスに沿った最後のサブノード102-2は、正及び負の下流端子を含まない場合がある。
以下に詳細に論じられるように、メインノード102-1は、任意選択で、サブノード102-2のうちの1つ以上を対象としたデータとともに、周期的に同期制御フレームを下流に送出し得る。例えば、メインノード102-1は、同期制御フレームを、1024ビット(スーパーフレームを表す)ごとに48kHzの周波数で送信してもよく、49.152Mbpsのバス106上の実効ビットレートをもたらす。例えば、44.1kHzを含む他のレートがサポートされてもよい。同期制御フレームは、サブノード102-2が各スーパーフレームの始まりを識別することを可能にし得、また、物理層符号化/シグナリングと組み合わせて、各サブノード102-2がバス106からその内部動作クロックを導出することを可能にし得る。同期制御フレームは、同期の開始をシグナリングするためのプリアンブル、並びに様々なアドレス指定モード(例えば、通常、ブロードキャスト、発見)を可能にする制御フィールド、構成情報(例えば、サブノード102-2のレジスタへの書き込み)、I2C情報の伝達、SPI情報の伝達、サブノード102-2における特定の汎用入出力(GPIO)ピンのリモート制御、及び他のサービスを含み得る。プリアンブル及びペイロードデータに続く同期制御フレームの一部分は、同期制御フレーム内の情報が新しいプリアンブルと間違えられる可能性を低減し、関連する電磁放射のスペクトルを平坦化するためにスクランブルされ得る。
同期制御フレームは、メインノード102-1によって最後のサブノード102-2として構成されたか、又はそれ自体を最後のサブノード102-2として自己識別した最後のサブノード102-2(すなわち、図1のサブノード2)に到達するまで、(任意選択で、メインノード102-1から到来し得るが、追加的又は代替的に、1つ以上の上流のサブノード102-2から、又はサブノード102-2自体から到来し得る他のデータとともに)サブノード102-2間を通され得る。同期制御フレームを受信すると、最後のサブノード102-2は、同期応答フレームを送信し、続いて送信が許可されている任意のデータ(例えば、指定されたタイムスロット内の24ビットオーディオサンプル)を送信し得る。同期応答フレームは、(任意選択で、下流のサブノード102-2からのデータとともに)サブノード102-2間で上流に通され得、また、同期応答フレームに基づいて、各サブノード102-2は、もしあれば、サブノード102-2がその中で送信することを許可されるタイムスロットを識別することが可能であり得る。
いくつかの実施形態では、システム100内のサブノード102-2のうちの1つ以上は、周辺デバイス108に結合され、それと通信し得る。例えば、サブノード102-2は、以下で論じるように、I2S、パルス密度変調(PDM)、TDM、SPI、及び/又はI2Cプロトコルを使用して、関連付けられた周辺デバイス108からデータを読み取り、及び/又はそこにデータを書き込みするように構成され得る。いくつかの特定の実施形態では、ノード102(例えば、サブノード102-2)は、本明細書に開示されている実施形態のいずれかに従って、PDMインターフェース(例えば、図2を参照して以下で論じられるトランシーバ127を利用して)を介して、マイクロホンなどの関連付けられた周辺デバイス108に非PDMデータを受信及び/又は送信し得る。本明細書では、「周辺デバイス108」を単数形で称することがあるが、これは単に議論を容易にするためのものであり、単一のサブノード102-2が、0個、1個、又はそれ以上の周辺デバイスと結合されてもよい。周辺デバイス108に含まれ得る周辺デバイスの例としては、デジタル信号プロセッサ(DSP)、フィールドプログラマブルゲートアレイ(FPGA)、ASIC、アナログ-デジタル変換器(ADC)、デジタル-アナログ変換器(DAC)、コーデック、マイクロホン、マイクロホンアレイ、スピーカ、オーディオアンプ、プロトコルアナライザ、加速度計若しくは他の動きセンサ、環境条件センサ(例えば、温度、湿度、及び/若しくはガスセンサ)、有線若しくはワイヤレス通信トランシーバ、表示デバイス(例えば、タッチスクリーンディスプレイ)、ユーザインターフェース構成要素(例えば、ボタン、ダイヤル、若しくは他の制御部)、カメラ(例えば、ビデオカメラ)、メモリデバイス、又はデータを送信及び/又は受信する任意の他の好適なデバイスが挙げられ得る。本明細書では、異なる周辺デバイス構成のいくつかの実施例を詳細に論じる。
いくつかの実施形態では、周辺デバイス108は、I2S通信用に構成された任意のデバイスを含み得る。周辺デバイス108は、I2Sプロトコルを介して関連付けられたサブノード102-2と通信し得る。いくつかの実施形態では、周辺デバイス108は、I2C通信用に構成された任意のデバイスを含み得る。周辺デバイス108は、I2Cプロトコルを介して関連付けられたサブノード102-2と通信し得る。いくつかの実施形態では、周辺デバイス108は、SPI通信用に構成された任意のデバイスを含み得る。周辺デバイス108は、SPIプロトコルを介して関連付けられたサブノード102-2と通信し得る。いくつかの実施形態では、サブノード102-2は、どの周辺デバイス108にも結合されなくてもよい。
サブノード102-2及びそれに関連付けられた周辺デバイス108は、別々のハウジングに収容され、有線又はワイヤレス通信接続を通して結合されてもよく、又は共通ハウジングに収容されてもよい。例えば、周辺デバイス108として接続されたスピーカは、関連付けられたサブノード102-2のためのハードウェアが他のスピーカ構成要素を含むハウジング内に収容されるように、関連付けられたサブノード102-2のためのハードウェア(例えば、図2を参照して以下で論じられるノードトランシーバ120)とともにパッケージ化されてもよい。同じことは、任意のタイプの周辺デバイス108にも当てはまり得る。
上記で論じたように、ホスト110は、マルチチャネルI2S、SPI、及び/又はI2C通信プロトコルを使用してメインノード102-1と通信し、かつそれを制御し得る。例えば、ホスト110は、I2Sを介してメインノード102-1内のフレームバッファ(図示せず)にデータを送信し得、メインノード102-1は、フレームバッファからデータを読み出し、バス106に沿ってデータを送信し得る。類似して、メインノード102-1は、バス106を介して受信したデータをフレームバッファ内に記憶し得、次いで、I2Sを介してホスト110にデータを送信し得る。
各サブノード102-2は、メインノード102-1からの通信によって構成され得る内部制御レジスタを有し得る。いくつかのこのようなレジスタについて、以下で詳細に論じる。各サブノード102-2は、下流データを受信し得、データを更に下流に再送信し得る。各サブノード102-2は、上流データを受信及び/若しくは生成し、並びに/又はデータを上流に再送信し、及び/若しくはデータを上流トランザクションに追加し得る。
バス106に沿った通信は、周期的スーパーフレーム内で発生し得る。各スーパーフレームは、下流同期制御フレームで始まり、下流送信の期間(「下流部分」とも呼ばれる)、上流送信の期間(「上流部分」とも呼ばれる)、及び無送信の期間(バス106が駆動されていない)に分割され、別の下流同期制御フレームの送信直前に終了し得る。メインノード102-1は、サブノード102-2のうちの1つ以上に送信するためのいくつかの下流部分と、サブノード102-2のうちの1つ以上から受信するためのいくつかの上流部分とで(ホスト110によって)プログラムされ得る。各サブノード102-2は、バス106を下って再送信するためのいくつかの下流部分と、消費するためのいくつかの下流部分と、バス106を上って再送信するためのいくつかの上流部分と、サブノード102-2が関連付けられた周辺デバイス108から、サブノード102-2から受信したデータを送信し得るいくつかの上流部分とで(メインノード102-1によって)プログラムされ得る。バス106に沿った通信については、図2~12を参照して以下で更に詳細に論じる。
本明細書に開示される通信システム100の実施形態は、全てのサブノード102-2が、同じスーパーフレーム内でバス106を介して出力データを受信し得る(例えば、全てのサブノード102-2が、ノード102間のサンプル遅延なしで同じオーディオサンプルを受信し得る)点で、従来の通信システムの中で一意である。従来の通信システムでは、データは、次のノードに、次のフレームにおいて下流に渡される前に、各ノードでバッファリングされ、処理される。したがって、これらの従来の通信システムでは、データ送信のレイテンシはノードの数に依存する(各ノードが1つのオーディオサンプルの遅延を追加する)。本明細書に開示される通信システム100では、バス106は、第1のサブノード又は最後のサブノード102-2がデータを受信するかどうかにかかわらず、1サイクルのレイテンシのみを追加し得る。上流通信についても同様であり、データは、どのサブノード102-2がデータを提供したかにかかわらず、次のスーパーフレームにおいて上流ノード102で利用可能であり得る。
更に、本明細書に開示される通信システム100の実施形態では、下流データ(例えば、下流オーディオデータ)は、メインノード102-1によって、又は受信サブノード102-2の上流にあるサブノード102-2のいずれかによってバス106に載せられ得る。同様に、上流データ(例えば、上流オーディオデータ)は、受信ノード102(すなわち、メインノード102-1又はサブノード102-2)の下流にあるサブノード102-2のいずれかによってバス106に載せられ得る。そのような機能は、サブノード102-2が、特定の時間(例えば、特定のオーディオサンプル時間)で上流及び下流データの両方を提供することを可能にする。オーディオデータの場合、このデータは、(スーパーフレーム境界内に入る小さい処理遅延の他に)更なる遅延なしに、任意の下流又は上流ノード102において次のオーディオサンプルで受信されることが可能である。本明細書で更に論じられるように、(例えば、同期制御フレーム(SCF)内の)制御メッセージが、(特定のノード102にアドレス指定しているか又はブロードキャストして)最後のノード102に進み得、(例えば、同期応答フレーム(SRF)内の)上流応答が、同じスーパーフレーム内で最後の下流ノード102によって作成され得る。SCFによってアドレス指定されたノード102は、自身の応答で上流SRFの内容を変更する。したがって、同じオーディオサンプル内で、制御と応答とが、複数のノード102にわたって完全に実行され得る。これもまた、(あるノードから他のノードへメッセージを中継するために)ノード間でサンプルレイテンシが発生する従来の通信システムとは対照的である。
メインノード102-1及びサブノード102-2の各々は、システム100の構成要素間の通信を管理するために、トランシーバを含み得る。図2は、様々な実施形態に従って、図1のシステム100のノード(例えば、メインノード102-1又はサブノード102-2)に含まれ得るノードトランシーバ120のブロック図である。いくつかの実施形態では、ノードトランシーバ120は、システム100のノードの各々に含まれてもよく、ノードトランシーバ120がメインとして機能するのか(例えば、MAINピンがハイのとき)、又はサブとして機能するのか(例えば、MAINピンがローのとき)を示すために、制御信号が、メイン(MAIN)ピンを介して、ノードトランシーバ120に提供され得る。
ノードトランシーバ120は、上流差動シグナリング(DS)トランシーバ122及び下流DSトランシーバ124を含み得る。上流DSトランシーバ122は、図1を参照して上記で論じた正及び負の上流端子に結合され得、下流DSトランシーバ124は、図1を参照して上記で論じた正及び負下流端子に結合され得る。いくつかの実施形態では、上流DSトランシーバ122は、低電圧DS(LVDS)トランシーバであってもよく、下流DSトランシーバ124は、LVDSトランシーバであってもよい。システム100内の各ノードは、バス106にAC結合されてもよく、データ信号は、バス106を介してタイミング情報を提供するために適当な符号化(例えば、差動マンチェスタコード化、バイフェーズマークコード化、マンチェスタコード化、非ゼロ復帰、ランレングス制限を有する反転(NRZI)コード化、又は任意の他の好適な符号化)で、所定の形態のDS(例えば、LVDS又はマルチポイントLVDS(MLVDS)又は同様のシグナリング)を使用して、(例えば、上流DSトランシーバ122及び/又は下流DSトランシーバ124を介して)バス106に沿って伝達され得る。
上流DSトランシーバ122及び下流DSトランシーバ124は、バスプロトコル回路126と通信することができ、バスプロトコル回路126は、他の構成要素の中でも、位相ロックループ(PLL)128及び電圧レギュレータ回路130と通信することができる。ノードトランシーバ120が電源投入されると、電圧レギュレータ回路130は、PLL128によって電源オンリセットとして使用される「電源良好」信号を立ち上げ得る。
上述のように、システム100内のサブノード102-2のうちの1つ以上は、データと同時にバス106を介して送信される電力を受け取ることができる。配電(これは、サブノード102-2のうちのいくつかは、それらに独占的に提供されるローカル電源を有するように構成され得るので、任意選択である)のために、メインノード102-1は、(例えば、ローパスフィルタを介して、下流端子の一方を電圧レギュレータによって提供される電圧源に接続し、他方の下流端子を接地することによって)メインノード102-1とサブノード0との間のバスリンクにDCバイアスをかけ得る。DCバイアスは、5ボルト、8ボルト、自動車バッテリの電圧、又はより高い電圧などの所定の電圧であり得る。相続く各サブノード102-2は、電力を回復するために、(例えば、電圧レギュレータ回路130を使用して)その上流バスリンクを選択的にタップすることができる。この電力を使用して、サブノード102-2自体(及び、任意選択で、サブノード102-2に結合された1つ以上の周辺デバイス108)に電力供給し得る。サブノード102-2はまた、上流バスリンクから、又はローカル電源から回復された電力のいずれかで、次のインラインサブノード102-2のために下流バスリンクに選択的にバイアスをかけてもよい。例えば、サブノード0は、上流バスリンク106のDCバイアスを使用して、サブノード0自体及び/又は1つ以上の関連付けられた周辺デバイス108のための電力を回復してもよく、及び/又はサブノード0は、その上流バスリンク106から電力を回復して、その下流バスリンク106にバイアスをかけてもよい。
このため、いくつかの実施形態では、システム100内の各ノードは、下流バスリンクを介して後続の下流ノードに電力を提供し得る。ノードの電力供給は、順序付けられた様態で実行され得る。例えば、バス106を介してサブノード0が発見され、構成された後、メインノード102-1は、サブノード1に電力を提供するために、サブノード0に、その下流バスリンク106に電力を提供するように指示し得、サブノード1が発見され、構成された後、メインノード102-1は、サブノード2に電力を提供するために、サブノード1に、その下流バスリンク106に電力を提供するように指示し得る(バス106に結合された追加のサブノード102-2についても同様にされる)。いくつかの実施形態では、サブノード102-2のうちの1つ以上は、その上流バスリンクから電力供給される代わりに、又はそれに追加して、ローカルで電力供給されてもよい。いくつかのそのような実施形態では、所与のサブノード102-2用のローカル電源を使用して、1つ以上の下流サブノードに電力を提供してもよい。
いくつかの実施形態では、上流バスインターフェース回路132が、上流DSトランシーバ122と電圧レギュレータ回路130との間に配設され得、下流バスインターフェース回路131が、下流DSトランシーバ124と電圧レギュレータ回路130との間に配設され得る。バス106の各リンクは、AC(信号)成分及びDC(電力)成分を搬送し得るので、上流バスインターフェース回路132及び下流バスインターフェース回路131は、AC成分及びDC成分を分離し、AC成分を上流DSトランシーバ122及び下流DSトランシーバ124に提供し、DC成分を電圧レギュレータ回路130に提供し得る。上流DSトランシーバ122及び下流DSトランシーバ124のライン側のAC結合は、高速双方向通信を可能にするために、トランシーバ122及び124をライン上のDC成分から実質的に切り離す。上記で論じたように、DC成分は、給電のためにタップされてもよく、上流バスインターフェース回路132及び下流バスインターフェース回路131は、電圧レギュレータ回路130に提供されるAC成分を低減するために、例えば、フェライト、コモンモードチョーク、又はインダクタを含み得る。いくつかの実施形態では、上流バスインターフェース回路132は、上流DSトランシーバ122に含まれてもよく、及び/又は下流バスインターフェース回路131は、下流DSトランシーバ124に含まれてもよい。他の実施形態では、フィルタリング回路は、トランシーバ122及び124の外部であってもよい。
ノードトランシーバ120は、ノードトランシーバ120と外部デバイス155との間のI2S、TDM、及びPDM通信のためのトランシーバ127を含み得る。本明細書では、「外部デバイス155」を単数形で称することがあるが、これは単に例示を容易にするためのものであり、複数の外部デバイスが、I2S/TDM/PDMトランシーバ127を介してノードトランシーバ120と通信し得る。当技術分野において既知のように、I2Sプロトコルは、(例えば、プリント回路基板(PCB)上のオーディオチップ間で)パルス符号変調(PCM)情報を搬送するためのものである。本明細書で使用されるとき、「I2S/TDM」は、TDMを使用する複数のチャネルへのI2Sステレオ(2チャネル)コンテンツの拡張を指し得る。当技術分野において既知のように、PDMは、シグマデルタ変換器において使用され得、特に、PDMフォーマットは、デシメーション前のオーバーサンプリングされた1ビットシグマデルタADC信号を表し得る。PDMフォーマットは、デジタルマイクロホンの出力フォーマットとして使用されることが多い。I2S/TDM/PDMトランシーバ127は、バスプロトコル回路126及び外部デバイス155との通信のためのピンと通信し得る。図2には、6つのピン、BCLK、SYNC、DTX[1:0]、及びDRX[1:0]が図示されており、BCLKピンは、I2Sビットクロックのために使用され得、SYNCピンは、I2Sフレーム同期信号のために使用され得、DTX[1:0]ピン及びDRX[1:0]ピンは、それぞれ送信及び受信データチャネルのために使用される。図2には、2つの送信ピン(DTX[1:0])及び2つの受信ピン(DRX[1:0])が図示されているが、任意の所望の数の受信及び/又は送信ピンが使用されてもよい。
ノードトランシーバ120がメインノード102-1に含まれるとき、外部デバイス155は、ホスト110を含んでもよく、I2S/TDM/PDMトランシーバ127は、ホスト110からデータを受信し、ホスト110のI2Sインターフェースクロックと同期してデータをホスト110に送出することができるI2Sサブ(BCLK及びSYNCに関して)を提供してもよい。特に、I2Sフレーム同期信号は、SYNCピンで、ホスト110からの入力として受信され得、PLL128は、その信号を使用してクロックを生成し得る。ノードトランシーバ120がサブノード102-2に含まれるとき、外部デバイス155は、1つ以上の周辺デバイス108を含んでもよく、I2S/TDM/PDMトランシーバ127は、周辺デバイス108とのI2S通信を制御することができる(BCLK及びSYNCのための)I2Sクロックメインを提供してもよい。特に、I2S/TDM/PDMトランシーバ127は、SYNCピンで、出力としてI2Sフレーム同期信号を提供し得る。ノードトランシーバ120内のレジスタは、バス106を介してデータスロットとして、どのかつどれだけの数のI2S/TDMチャネルが送信されているかを決定することができる。ノードトランシーバ120内のTDMモード(TDMMODE)レジスタは、TDM送信又は受信ピン上の連続するSYNCパルス間にどれだけの数のTDMチャネルが適合するかの値を記憶し得る。チャネルサイズの知識とともに、ノードトランシーバ120は、サンプリング時間(例えば、48kHz)内のビット数と一致するように、BCLKレートを自動的に設定し得る。
ノードトランシーバ120は、ノードトランシーバ120と外部デバイス157との間のI2C通信のためのトランシーバ129を含み得る。本明細書では、「外部デバイス157」を単数形で称することがあるが、これは単に例示を容易にするためのものであり、複数の外部デバイスが、I2Cトランシーバ129を介してノードトランシーバ120と通信し得る。当技術分野において既知のように、I2Cプロトコルは、クロック(SCL)ライン及びデータ(SDA)ラインを使用して、データ移送を提供する。I2Cトランシーバ129は、バスプロトコル回路126及び外部デバイス157との通信のためのピンと通信し得る。図2には、4つのピン、ADR1、ADR2、SDA、及びSCLが図示されており、ADR1及びADR2は、ノードトランシーバ120がI2Cサブとして機能するとき(例えば、メインノード102-1に含まれるとき)、ノードトランシーバ120によって使用されるI2Cアドレスを修正するために使用され得、SDA及びSCLは、それぞれI2Cシリアルデータ及びシリアルクロック信号のために使用される。ノードトランシーバ120がメインノード102-1に含まれるとき、外部デバイス157は、ホスト110を含んでもよく、I2Cトランシーバ129は、ホスト110からプログラミング命令を受信することができるI2Cサブを提供してもよい。特に、I2Cシリアルクロック信号は、SCLピンで、レジスタアクセスのためのホスト110からの入力として受信され得る。ノードトランシーバ120がサブノード102-2に含まれるとき、外部デバイス157は、周辺デバイス108を含んでもよく、I2Cトランシーバ129は、ホスト110によって提供され、かつバス106を介してノードトランシーバ120に送信される命令に従って、I2Cトランシーバが1つ以上の周辺デバイスをプログラムすることを可能にするためにI2Cメインを提供してもよい。特に、I2Cトランシーバ129は、SCLピンで、出力としてI2Cシリアルクロック信号を提供し得る。
ノードトランシーバ120は、ノードトランシーバ120と外部デバイス138との間のSPI通信のためのトランシーバ136を含み得る。本明細書では、「外部デバイス138」を単数形で称することがあるが、これは単に例示を容易にするためのものであり、複数の外部デバイスが、SPIトランシーバ136を介してノードトランシーバ120と通信し得る。当技術分野において既知のように、SPIプロトコルは、サブ選択(SS)データライン、クロック(BCLK)データライン、メインアウトサブイン(MOSI)データライン、及びメインインサブアウト(MISO)データラインを使用してデータ移送を提供し、これら4つのラインに対応するピンは図2に図示されている。SPIトランシーバ136は、バスプロトコル回路126及び外部デバイス138との通信のためのピンと通信し得る。ノードトランシーバ120がメインノード102-1に含まれるとき、外部デバイス138は、ホスト110又は別の外部デバイスを含んでもよく、SPIトランシーバ136は、ホスト110又は他の外部デバイスからのコマンドを受信し、それに応答することができるSPIサブを提供してもよい。ノードトランシーバ120がサブノード102-2に含まれるとき、外部デバイス138は、周辺デバイス108を含んでもよく、SPIトランシーバ136は、SPIトランシーバ136が1つ以上の周辺デバイス108にコマンドを送出することを可能にするためにSPIホストを提供してもよい。SPIトランシーバ136は、読み取りデータ先入れ先出し(FIFO)バッファ及び書き込みデータFIFOバッファを含み得る。読み取りデータFIFOバッファは、他のノード102から読み取られたデータを収集するために使用され得、また、外部デバイス138が適切な読み取りコマンドを送信するときに、外部デバイス138によって読み取られ得る。書き込みデータFIFOバッファは、書き込みデータが別のデバイスに送信される前に、外部デバイス138から書き込みデータを収集するために使用され得る。
ノードトランシーバ120は、バスプロトコル回路126と通信する割り込み要求(IRQ)ピンを含み得る。ノードトランシーバ120がメインノード102-1に含まれるとき、バスプロトコル回路126は、IRQピンを介してホスト110に向けてイベント駆動型割り込み要求を提供し得る。ノードトランシーバ120がサブノード102-2に含まれるとき(例えば、MAINピンがローのとき)、IRQピンは、割り込み要求機能を有するGPIOピンとして機能し得る。ノードトランシーバ120は、図2に示されたものに加えて(例えば、以下で論じるように)他のピンを含み得る。
システム100は、いくつかの異なる動作モードのいずれかで動作し得る。バス106上のノードは、各々、どの動作モードが現在有効にされているかを示すレジスタを有し得る。実施され得る様々な動作モードの実施例について、以下に説明する。スタンバイ動作モードでは、バスの活動は、包括的な電力節約を有効にするために低減され、必要とされる唯一のトラフィックは、各ノードのPLL(例えば、PLL128)を同期させ続けるための最小の下流プリアンブルである。スタンバイ動作モードでは、バス106にわたる読み取り及び書き込みはサポートされない。発見動作モードでは、メインノード102-1は、バス106に沿って所定の信号を送出して、バス106に沿って分布するサブノード102-2のトポロジをマップアウトするために、好適な応答を待ち得る。通常動作モードでは、サブノード102-2への及びサブノード102-2からのフルレジスタアクセスだけでなく、バス106を介して周辺デバイス108への及び周辺デバイス108からのアクセスも利用可能であり得る。通常モードは、同期上流データの有無を問わずに、かつ同期下流データの有無を問わずに、ホスト110によって包括的に構成され得る。
図3は、様々な実施形態に従って、システム100における通信に使用される同期制御フレーム180の一部分の図である。特に、同期制御フレーム180は、以下で論じるように、データクロック回復及びPLL同期に使用され得る。上述のように、バス106を介した通信は、両方向で発生し得るため、通信は、下流部分と上流部分とに時間多重化され得る。下流部分では、同期制御フレーム及び下流データは、メインノード102-1から送信され得、一方、上流部分では、同期応答フレーム及び上流データは、サブノード102-2の各々からメインノード102-1に送信され得る。同期制御フレーム180は、プリアンブル182及び制御データ184を含み得る。各サブノード102-2は、受信した同期制御フレーム180のプリアンブル182を、PLL128にフィードするための時間基準として使用するように構成され得る。これを容易にするため、プリアンブル182は、有効な制御データ184の「規則」に従わず、このため、制御データ184から簡単に区別することができる。
例えば、いくつかの実施形態では、バス106に沿った通信は、最初にクロックを使用して符号化され得、ゼロで差動マンチェスタコード化スキームに遷移する。このような符号化スキームによれば、各ビット時間は、クロック遷移で始まる。データ値がゼロである場合、符号化された信号は、ビット時間の中間で再び遷移する。データ値が1である場合、符号化された信号は、再び遷移しない。図5に図示されるプリアンブル182は、符号化プロトコルに違反している場合があり(例えば、ビット時間5、7、及び8の始まりにおいて発生しないクロック遷移を有することによって)、これは、プリアンブル182が、制御データ184の任意のリーガル(例えば、正しく符号化された)パターンとも一致しない場合があることを意味する。加えて、プリアンブル182は、制御データ184のリーガルパターンを取り、かつ単一ビット時間又は複数ビット時間の期間について、バス106を強制的にハイ又はローにすることによって、複製することができない。図5に図示されるプリアンブル182は、単純に例示的であり、同期制御フレーム180は、任意の好適な様態で制御データ184によって使用される符号化に違反し得る異なるプリアンブル182を含み得る。
バスプロトコル回路126は、バス106から回復されたクロックで動作し、同期制御フレーム180を検出してPLL128にフレーム同期インジケータを送出する差動マンチェスタ復号器回路を含み得る。このような様態で、同期制御フレーム180は、システムクロック又はより高速なオーバーサンプリングクロックを使用することなく検出され得る。したがって、サブノード102-2は、サブノード102-2で水晶クロック源を必要とせずに、バス106からPLL同期信号を受信することができる。
上述のように、バス106に沿った通信は、周期的スーパーフレーム内で発生し得る。図4は、様々な実施形態に従って、スーパーフレーム190の図である。図6に示されるように、スーパーフレームは、同期制御フレーム180で始まり得る。同期制御フレーム180がPLL128のためのタイミング源として使用されるとき、スーパーフレームが通信される周波数(「スーパーフレーム周波数」)は、同期信号周波数と同じであり得る。オーディオデータがバス106に沿って送信されるいくつかの実施形態では、スーパーフレーム周波数は、システム100で使用されるオーディオサンプリング周波数と同じ(例えば、48kHz又は44.1kHzのいずれか)であってもよいが、任意の好適なスーパーフレーム周波数を使用してもよい。各スーパーフレーム190は、下流送信の期間192、上流送信の期間194、及び無送信の期間196(例えば、バス106が駆動されていないとき)に分割され得る。
図4では、スーパーフレーム190は、最初の下流送信の期間192及びその後の上流送信の期間194で示されている。下流送信の期間192は、同期制御フレーム180及びX個の下流データスロット198を含み得る。ここで、Xはゼロであってもよい。バス106上の実質的に全ての信号は、ラインコード化され得、同期信号は、上記で論じたように、同期制御フレーム180内の同期プリアンブル182の形態で、メインノード102-1から最後のサブノード102-2(例えば、サブノード102-2C)へ下流に転送され得る。下流、TDM、同期データは、同期制御フレーム180の後のX個の下流データスロット198に含まれ得る。下流データスロット198は、等しい幅を有し得る。上記で論じたように、PLL128は、ノードがバス106を介する通信のタイミングを計るために使用するクロックを提供し得る。バス106を使用してオーディオデータを送信するいくつかの実施形態では、PLL128は、オーディオサンプリング周波数の倍数(例えば、オーディオサンプリング周波数の1024倍、各スーパーフレームに1024ビットのクロックをもたらす)で動作し得る。
上流送信の期間194は、同期応答フレーム197及びY個の上流データスロット199を含み得る。ここで、Yはゼロであってもよい。いくつかの実施形態では、各サブノード102-2は、下流データスロット198の一部分を消費し得る。最後のサブノード(例えば、図1のサブノード2)は、(最後のサブノードのレジスタに記憶された所定の応答時間の後に)同期応答フレーム197で応答し得る。上流、TDM、同期データは、同期応答フレーム197の直後の上流データスロット199内に、各サブノード102-2によって追加され得る。上流データスロット199は、等しい幅を有し得る。最後のサブノードではないサブノード102-2(例えば、図1のサブノード0及び1)は、そのレジスタのうちの1つの読み取りがスーパーフレーム190の同期制御フレーム180において要求された場合、又はリモートI2C読み取りがスーパーフレーム190の同期制御フレーム180において要求された場合、受信された同期応答フレーム197をそれ自体の上流応答と置き換え得る。
上記で論じたように、同期制御フレーム180は、各下流送信を始め得る。いくつかの実施形態では、同期制御フレーム180は、64ビット長であってもよいが、任意の他の好適な長さを使用してもよい。同期制御フレーム180は、上述のように、プリアンブル182で始まり得る。いくつかの実施形態では、同期制御フレーム180がサブノード102-2によって下流のサブノード102-2に再送信されるとき、プリアンブル182は、再送信されるのではなく、送信するサブノード102-2によって生成され得る。
同期制御フレーム180の制御データ184は、バス106を介するトランザクションを制御するために使用されるデータを包含するフィールドを含み得る。これらのフィールドの実施例は以下で論じられ、図5に、いくつかの実施形態が図示されている。特に、図5は、様々な実施形態に従って、通常モード、I2Cモード、及び発見モードにおける同期制御フレーム180のためのフォーマット例を図示する。いくつかの実施形態では、異なるプリアンブル182又は同期制御フレーム180は、通常モードへの遷移が送出されるまで、サブノード102-2が同期制御フレーム180の全てを受信する必要がないように、完全にスタンバイモードで使用されてもよい。
いくつかの実施形態では、同期制御フレーム180は、カウント(CNT)フィールドを含み得る。CNTフィールドは、任意の好適な長さ(例えば、2ビット)を有し得、前のスーパーフレームで使用された値から(フィールドの長さを法として)インクリメントされ得る。予期しないCNT値を受信するサブノード102-2は、割り込みを返すようにプログラムされ得る。
いくつかの実施形態では、同期制御フレーム180は、ノードアドレス指定モード(NAM)フィールドを含み得る。NAMフィールドは、任意の好適な長さ(例えば、2ビット)を有し得、バス106を介するサブノード102-2のレジスタへのアクセスを制御するために使用され得る。通常モードでは、サブノード102-2のレジスタは、サブノード102-2のID及びレジスタのアドレスに基づいて読み取り及び/又は書き込みされ得る。ブロードキャストトランザクションは、全てのサブノード102-2によって取られるべき書き込みである。いくつかの実施形態では、NAMフィールドは、「無」(例えば、データはどの特定のサブノード102-2にもアドレス指定されない)、「通常」(例えば、データは、以下で論じられるアドレスフィールドに特定された特定のサブノード102-2にユニキャストされる)、「ブロードキャスト」(例えば、全てのサブノード102-2にアドレス指定される)、及び「発見」を含む4つのノードアドレス指定モードを提供し得る。
いくつかの実施形態では、同期制御フレーム180は、I2Cフィールドを含み得る。I2Cフィールドは、任意の好適な長さ(例えば、1ビット)を有し得、下流送信の期間192がI2Cトランザクションを含むことを示すために使用され得る。I2Cフィールドは、ホスト110が、関連付けられたサブノード102-2に対してI2Cサブとして機能する周辺デバイス108にリモートアクセスするための命令を提供したことを示し得る。
いくつかの実施形態では、同期制御フレーム180は、ノードフィールドを含み得る。ノードフィールドは、任意の好適な長さ(例えば、4ビット)を有し得、通常アクセス及びI2Cアクセスのためにどのサブノードがアドレス指定されているかを示すために使用され得る。発見モードでは、このフィールドは、サブノード102-2のノードIDレジスタ内に、新たに発見されたサブノード102-2のための識別子をプログラムするために使用され得る。以下で論じるように、システム100内の各サブノード102-2には、サブノード102-2がメインノード102-1によって発見されたとき、一意のIDが割り当てられ得る。いくつかの実施形態では、メインノード102-1はノードIDを有さず、一方、他の実施形態では、メインノード102-1はノードIDを有し得る。いくつかの実施形態では、バス106上でメインノード102-1に取り付けられたサブノード102-2(例えば、図1のサブノード0)が、サブノード0であり、相続く各サブノード102-2が、前のサブノードよりも1高い数を有する。しかしながら、これは単純に例示的であり、任意の好適なサブノード識別システムが使用されてもよい。
いくつかの実施形態では、同期制御フレーム180は、読み取り/書き込み(RW)フィールドを含み得る。RWフィールドは、任意の好適な長さ(例えば、1ビット)を有し得、通常アクセスが、読み取り(例えば、RW==1)であるか、又は書き込み(例えば、RW==0)であるかを制御するために使用され得る。
いくつかの実施形態では、同期制御フレーム180は、アドレスフィールドを含み得る。アドレスフィールドは、任意の好適な長さ(例えば、8ビット)を有し得、バス106を通してサブノード102-2の特定のレジスタをアドレス指定するために使用され得る。I2Cトランザクションでは、アドレスフィールドは、START/STOP、WAIT、RW、及びDATA VLDなどのI2C制御値に置き換えられ得る。発見トランザクションでは、アドレスフィールドは、(例えば、図5に図示されているような)所定の値を有し得る。
いくつかの実施形態では、同期制御フレーム180は、データフィールドを含み得る。データフィールドは、任意の好適な長さ(例えば、8ビット)を有し得、通常書き込み、I2C書き込み、及びブロードキャスト書き込みのために使用され得る。4を乗じたRESPCYCS値を使用して、受信されている同期制御フレーム180の開始と送信されている同期応答フレーム197の開始との間に、新たに発見されたノードが何サイクル経過することを許容すべきかを決定することができる。NAMフィールドが発見モードを示すとき、以下で論じられるノードアドレスフィールド及びデータフィールドは、好適な任意選択の乗数(例えば、4)を乗じたときに、同期制御フレーム180の終わりから同期応答フレーム197の開始までの時間をビットで示すRESPCYCS値として符号化され得る。これは、新たに発見されたサブノード102-2が、上流送信に適当なタイムスロットを決定することを可能にする。
いくつかの実施形態では、同期制御フレーム180は、巡回冗長検査(CRC)フィールドを含み得る。CRCフィールドは、任意の好適な長さ(例えば、16ビット)を有し得、プリアンブル182に続いて、同期制御フレーム180の制御データ184のためのCRC値を送信するために使用され得る。いくつかの実施形態では、CRCは、CCITT-CRC誤り検出スキームに従って計算され得る。
いくつかの実施形態では、プリアンブル182とCRCフィールドとの間の同期制御フレーム180の少なくとも一部分は、この間隔におけるビットのシーケンスがプリアンブル182と周期的に一致する(このため、サブノード102-2によって、新しいスーパーフレーム190の開始として誤って解釈され得る)可能性を低減するために、並びに上述のように電磁放射を低減するためにスクランブルされ得る。いくつかのそのような実施形態では、同期制御フレーム180のCNTフィールドは、スクランブルロジックによって使用されて、スクランブルされたフィールドが、1つのスーパーフレームと次のスーパーフレームとでは異なるようにスクランブルされることを確実にし得る。本明細書に説明されるシステム100の様々な実施形態は、スクランブリングを省略してもよい。
上記で論じたスクランブリング及び/又は誤り符号化などの技法に加えて、又はその代わりに、他の技法を使用して、プリアンブル182がサブノード102-2によって一意に識別され得ることを確実にするか、又はプリアンブル182が同期制御フレーム180内の他の場所に現れる可能性を低減してもよい。例えば、より長い同期シーケンスを使用して、同期制御フレーム180の残部の特定の符号化がそれに一致する可能性を低減させ得る。追加的又は代替的に、同期制御フレームの残部は、固定の「0」又は「1」値を適当なビットに置くことによってなど、同期シーケンスが発生し得ないように構造化され得る。
メインノード102-1は、バス106上の通信に特有の要求及びI2C要求の両方を含む、読み取り及び書き込み要求をサブノード102-2に送出し得る。例えば、メインノード102-1は、(RWフィールドを使用して示された)読み取り及び書き込み要求を(NAM及びノードフィールドを使用して)1つ以上の指定されたサブノード102-2に送出してもよく、その要求が、バス106に特有のサブノード102-2に対する要求であるか、サブノード102-2に対するI2C要求であるか、又はサブノード102-2の1つ以上のI2Cポートでサブノード102-2に結合されたI2C適合の周辺デバイス108に渡されるI2C要求であるかを示すことができる。
上流通信に目を向けると、同期応答フレーム197は、各上流送信を始め得る。いくつかの実施形態では、同期応答フレーム197は、64ビット長であってもよいが、任意の他の好適な長さを使用してもよい。同期応答フレーム197も、同期制御フレーム180のプリアンブル182に関して上記で論じたように、プリアンブルと、それに続いてデータ部分を含み得る。下流送信の終わりに、バス106上の最後のサブノード102-2は、RESPCYCSカウンタが満了するまで待機し、次いで、同期応答フレーム197を上流に送信し始めてもよい。上流のサブノード102-2が通常の読み取り又は書き込みトランザクションによって標的とされている場合、サブノード102-2は、それ自体の同期応答フレーム197を生成し、下流から受信したものと置き換え得る。どのサブノード102-2も、予想される時間に下流のサブノード102-2からの同期応答フレーム197を見ない場合、サブノード102-2は、それ自体の同期応答フレーム197を生成し、それを上流に送信し始める。
同期応答フレーム197のデータ部分は、応答情報をメインノード102-1に戻すために通信するために使用されるデータを包含するフィールドを含み得る。これらのフィールドの実施例は以下で論じられ、図6に、いくつかの実施形態が図示されている。特に、図6は、様々な実施形態に従って、通常モード、I2Cモード、及び発見モードにおける同期応答フレーム197のためのフォーマット例を図示する。
いくつかの実施形態では、同期応答フレーム197は、カウント(CNT)フィールドを含み得る。CNTフィールドは、任意の好適な長さ(例えば、2ビット)を有し得、前に受信した同期制御フレーム180内のCNTフィールドの値を送信するために使用され得る。
いくつかの実施形態では、同期応答フレーム197は、確認応答(ACK)フィールドを含み得る。ACKフィールドは、任意の好適な長さ(例えば、2ビット)を有し得、サブノード102-2が同期応答フレーム197を生成するとき、前の同期制御フレーム180において受信したコマンドに確認応答するためにそのサブノード102-2によって挿入され得る。ACKフィールド内で通信され得るインジケータ例としては、待機、確認応答、非肯定応答(NACK)、及び再試行が挙げられる。いくつかの実施形態では、ACKフィールドは、(例えば、ブロードキャスト確認応答をメインノード102-1に送信することによって)ブロードキャストメッセージを受信し処理したことをサブノード102-2によって確認応答を送信するようにサイズ決定され得る。いくつかのそのような実施形態では、サブノード102-2はまた、サブノード102-2が送信するデータ(例えば、キーパッド又はタッチスクリーンからの非TDM入力などのデマンドベースの上流送信のため、又はサブノード102-2が誤り又は緊急状態を報告したいときなどの優先上流送信のために使用することができる)を有するかどうかを示してもよい。
いくつかの実施形態では、同期応答フレーム197は、I2Cフィールドを含み得る。I2Cフィールドは、任意の好適な長さ(例えば、1ビット)を有し得、前に受信した同期制御フレーム180内のI2Cフィールドの値を送信するために使用され得る。
いくつかの実施形態では、同期応答フレーム197は、ノードフィールドを含み得る。ノードフィールドは、任意の好適な長さ(例えば、4ビット)を有し得、同期応答フレーム197を生成するサブノード102-2のIDを送信するために使用され得る。
いくつかの実施形態では、同期応答フレーム197は、データフィールドを含み得る。データフィールドは、任意の好適な長さ(例えば、8ビット)を有し得、その値は、同期応答フレーム197を生成するサブノード102-2のトランザクションのタイプ及びACK応答に依存し得る。発見トランザクションの場合、データフィールドは、前に受信した同期制御フレーム180内のRESPCYCSフィールドの値を含み得る。ACKフィールドがNACKを示すとき、又は同期応答フレーム197がブロードキャストトランザクションに応答しているとき、データフィールドは、ブロードキャスト確認応答(BA)インジケータ(最後のサブノード102-2が、ブロードキャスト書き込みが誤りなしに受信されたかどうかを示し得る)、発見誤り(DER)インジケータ(発見トランザクションにおいて新しく発見されたサブノード102-2が、既存のサブノード102-2と一致するかどうかを示す)、及びCRC誤り(CER)インジケータ(NACKがCRC誤りによって引き起こされたかどうかを示す)を含み得る。
いくつかの実施形態では、同期応答フレーム197は、CRCフィールドを含み得る。CRCフィールドは、任意の好適な長さ(例えば、16ビット)を有し得、プリアンブルとCRCフィールドとの間の同期応答フレーム197の部分に対するCRC値を送信するために使用され得る。
いくつかの実施形態では、同期応答フレーム197は、割り込み要求(IRQ)フィールドを含み得る。IRQフィールドは、任意の好適な長さ(例えば、1ビット)を有し得、サブノード102-2から割り込みがシグナリングされたことを示すために使用され得る。
いくつかの実施形態では、同期応答フレーム197は、IRQノード(IRQNODE)フィールドを含み得る。IRQNODEフィールドは、任意の好適な長さ(例えば、4ビット)を有し得、IRQフィールドによって表される割り込みをシグナリングしたサブノード102-2のIDを送信するために使用され得る。いくつかの実施形態では、IRQフィールドを生成するためのサブノード102-2は、それ自体のIDをIRQNODEフィールドに挿入する。
いくつかの実施形態では、同期応答フレーム197は、第2のCRC(CRC-4)フィールドを含み得る。CRC-4フィールドは、任意の好適な長さ(例えば、4ビット)を有し得、IRQフィールド及びIRQNODEフィールドのためのCRC値を送信するために使用され得る。
いくつかの実施形態では、同期応答フレーム197は、同期応答フレーム197の最後のビット(例えば、最後の10ビット)として、IRQフィールド、IRQNODEフィールド、及びCRC-4フィールドを含み得る。上記で論じたように、これらの割り込み関連フィールドは、CRC-4の形態でそれら自体のCRC保護を有し得る(そのため、先行するCRCフィールドによって保護されない)。メインノード102-1に割り込みをシグナリングする必要があるいずれのサブノード102-2も、その割り込み情報をこれらのフィールドに挿入する。いくつかの実施形態では、保留中の割り込みを有するサブノード102-2は、同じく保留中の割り込みを有する更に下流の任意のサブノード102-2よりも高い優先度を有し得る。バス106に沿った最後のサブノード102-2(例えば、図1のサブノード2)は、常にこれらの割り込みフィールドをポピュレートし得る。最後のサブノード102-2が保留中の割り込みを有さない場合、最後のサブノード102-2は、IRQビットを0に設定し、IRQNODEフィールドをそのノードIDに設定し、正しいCRC-4値を提供し得る。便宜上、割り込みを伝達する同期応答フレーム197は、本明細書において「割り込みフレーム」と称されることがある。
いくつかの実施形態では、プリアンブル182とCRCフィールドとの間の同期応答フレーム197の少なくとも一部分は、放射を低減するためにスクランブルされ得る。いくつかのそのような実施形態では、同期応答フレーム197のCNTフィールドは、スクランブルロジックによって使用されて、スクランブルされたフィールドが、1つのスーパーフレームと次のスーパーフレームとでは異なるようにスクランブルされることを確実にし得る。本明細書に説明されるシステム100の様々な実施形態は、スクランブリングを省略してもよい。
上記で論じたスクランブリング及び/又は誤り符号化などの技法に加えて、又はその代わりに、他の技法を使用して、プリアンブル182がサブノード102-2によって一意に識別され得ることを確実にするか、又はプリアンブル182が同期応答フレーム197内の他の場所に現れる可能性を低減してもよい。例えば、より長い同期シーケンスを使用して、同期応答フレーム197の残部の特定の符号化がそれに一致する可能性を低減させ得る。追加的又は代替的に、同期応答フレームの残部は、固定の「0」又は「1」値を適当なビットに置くことによってなど、同期シーケンスが発生し得ないように構造化され得る。
図7は、様々な実施形態に従って、図2のバスプロトコル回路126のブロック図である。バスプロトコル回路126は、本明細書に説明されるバス106のプロトコルに従ってノードトランシーバ120の動作を制御するための制御回路154を含み得る。特に、制御回路154は、送信のための同期フレーム(例えば、上記で論じた同期制御フレーム又は同期応答フレーム)の生成、受信した同期フレームの処理、及び受信した同期制御フレームにおいて特定された制御動作の実行を制御し得る。制御回路154は、以下で論じるように、プログラム可能なレジスタを含み得る。制御回路154は、同期制御フレームを作成及び受信し、(例えば、バスプロトコル回路126がサブノード102-2に含まれるときは同期制御フレームに関連付けられ、又はバスプロトコル回路126がメインノード102-1に含まれるときはI2Cデバイスから)受信したメッセージに適当に反応し、異なる動作モード(例えば、通常、発見、スタンバイなど)に対するフレーム形成を調整し得る。
ノードトランシーバ120がバス106に沿った送信のためのデータを準備しているとき、プリアンブル回路156は、送信用の同期フレームのためのプリアンブルを生成し、受信した同期フレームからプリアンブルを受信するように構成され得る。いくつかの実施形態では、下流同期制御フレームのプリアンブルは、1024ビットごとにメインノード102-1によって送出され得る。上記で論じたように、1つ以上のサブノード102-2は、下流同期制御フレームのプリアンブルに同期し、プリアンブルからローカルの位相の揃ったメインクロックを生成し得る。
CRC挿入回路158は、送信用の同期フレームのための1つ以上のCRCを生成するように構成され得る。フレーム/圧縮回路160は、I2S/TDM/PDMトランシーバ127から(例えば、トランシーバ127に関連付けられたフレームバッファから)、I2Cトランシーバ129から、及び/又はSPIトランシーバ136から入来データを取り、任意選択でデータを圧縮し、任意選択でデータのパリティ検査ビット又は誤り訂正コード(ECC)を生成するように構成され得る。マルチプレクサ(MUX)162は、プリアンブル回路156からのプリアンブル、同期フレーム、及びデータを送信用のストリームに多重化し得る。いくつかの実施形態では、送信ストリームは、送信前に、スクランブル回路164によってスクランブルされ得る。
例えば、いくつかの実施形態では、フレーム/圧縮回路160は、浮動小数点圧縮スキームを適用し得る。そのような一実施形態では、制御回路154は、数の中にいくつの繰り返し符号ビットがあるかを示す3ビットと、それに続いて符号ビット及びN-4ビットのデータを送信し得る。ここで、Nは、バス106を介して送信されるデータのサイズである。データ圧縮の使用は、所望の場合、メインノード102-1によって構成され得る。
いくつかの実施形態では、ノードトランシーバ120に入る受信ストリームは、スクランブル解除回路166によってスクランブル解除され得る。デマルチプレクサ(DEMUX)168が、受信ストリームからのプリアンブル、同期フレーム、及びデータを逆多重化し得る。受信側のCRC検査回路159が、正しいCRCについて受信した同期フレームを検査し得る。CRC検査回路159が入来同期制御フレーム180内にCRC失敗を識別するとき、制御回路154は、失敗が通知され得、同期制御フレーム180の制御データ184内のいずれの制御コマンドも実行しない。CRC検査回路159が入来同期応答フレーム197内にCRC失敗を識別するとき、制御回路154は、失敗が通知され得、割り込みフレーム内にホスト110に送信するための割り込みを生成し得る。フレーム解除/圧縮解除回路170は、受信データを受け入れ、任意選択でそのパリティを検査し、任意選択で誤り検出及び訂正(例えば、単一誤り訂正-二重誤り検出(SECDED))を実行し、任意選択でデータを圧縮解除し得、かつI2S/TDM/PDMトランシーバ127(例えば、トランシーバ127に関連付けられたフレームバッファ)、I2Cトランシーバ129、及び/又はSPIトランシーバ136に受信データを書き込み得る。
上記で論じたように、上流及び下流データは、スーパーフレーム190内のTDMデータスロットにおいてバス106に沿って送信され得る。制御回路154は、バス106上のこれらのデータスロットを管理するための専用のレジスタを含んでもよく、そのいくつかの例を以下で論じる。制御回路154がメインノード102-1に含まれるとき、これらのレジスタにおける値は、ホスト110によって制御回路154内にプログラムされ得る。制御回路154がサブノード102-2に含まれるとき、これらのレジスタにおける値は、メインノード102-1によって制御回路154内にプログラムされ得る。
いくつかの実施形態では、制御回路154は、下流スロット(DNSLOTS)レジスタを含み得る。ノードトランシーバ120がメインノード102-1に含まれるとき、このレジスタは、下流データスロットの総数の値を保持し得る。このレジスタはまた、メインノード102-1内のI2S/TDM/PDMトランシーバ127による組み合わせられたI2S/TDM/PDM受信のために使用されるデータスロットの数を定義し得る。サブノード102-2では、LDNSLOTSを参照して以下で更に詳しく論じるように、このレジスタは、ローカルで生成された下流スロットの追加前又は追加後に、次のサブノード102-2へ下流に渡されるデータスロットの数を定義し得る。
いくつかの実施形態では、制御回路154は、ローカル下流スロット(LDNSLOTS)レジスタを含み得る。このレジスタは、メインノード102-1内で使用されなくてもよい。サブノード102-2では、このレジスタは、サブノード102-2が使用し、再送信しないデータスロットの数を定義し得る。代替的に、このレジスタは、サブノード102-2が下流バスリンク106に寄与し得るスロットの数を定義し得る。
いくつかの実施形態では、制御回路154は、上流スロット(UPSLOTS)レジスタを含み得る。メインノード102-1では、このレジスタは、上流データスロットの総数の値を保持し得る。このレジスタはまた、メインノード102-1内のI2S/TDM/PDMトランシーバ127によるI2S/TDM送信のために使用されるスロットの数を定義し得る。サブノード102-2では、このレジスタは、サブノード102-2がそれ自体のデータを追加し始める前に、上流へ渡されるデータスロットの数を定義し得る。
いくつかの実施形態では、制御回路154は、ローカル上流スロット(LUPSLOTS)レジスタを含み得る。このレジスタは、メインノード102-1内で使用されなくてもよい。サブノード102-2では、このレジスタは、下流から受信したデータにサブノード102-2が追加するデータスロットの数を、それが上流に送出される前に定義し得る。このレジスタはまた、サブノード102-2内のI2S/TDM/PDMトランシーバ127による組み合わせられたI2S/TDM/PDM受信のために使用されるデータスロットの数を定義し得る。
いくつかの実施形態では、制御回路154は、ブロードキャスト下流スロット(BCDNSLOTS)レジスタを含み得る。このレジスタは、メインノード102-1内で使用されなくてもよい。サブノード102-2では、このレジスタは、ブロードキャストデータスロットの数を定義し得る。いくつかの実施形態では、ブロードキャストデータスロットは、常にデータフィールドの始まりに来ることができる。ブロードキャストデータスロット内のデータは、複数のサブノード102-2によって使用され得、それらが使用されるか否かにかかわらず、全てのサブノード102-2によって下流に渡され得る。
いくつかの実施形態では、制御回路154は、スロットフォーマット(SLOTFMT)レジスタを含み得る。このレジスタは、上流送信用又は下流送信用のデータのフォーマットを定義し得る。I2S/TDM/PDMトランシーバ127のデータサイズもまた、このレジスタによって決定され得る。いくつかの実施形態では、有効なデータサイズには、8、12、16、20、24、28、及び32ビットが含まれる。このレジスタはまた、下流トラフィック用又は上流トラフィック用に浮動小数点圧縮を有効にするビットを含み得る。浮動小数点圧縮が有効にされるとき、I2S/TDMデータサイズは、バス106を介したデータサイズよりも4ビット大きくなり得る。システム100内の全てのノードは、データスロットが有効にされるときにSLOTFMTに対して同じ値を有し得、ノードは、全てのノードが同じ値で更新されるように、ブロードキャスト書き込みによってプログラムされ得る。
図8~11は、本明細書に説明されるバスプロトコルの様々な実施形態に従って、バス106に沿った情報交換の例を図示する。特に、図8~11は、各サブノード102-2が、周辺デバイス108として1つ以上のスピーカ及び/又は1つ以上のマイクロホンに結合されている実施形態を図示する。本明細書に説明される技法に従って、周辺デバイス108の任意の所望の配置を、任意の特定のサブノード102-2に結合することができるので、これは単純に例示的なものである。
始めに、図8は、様々な実施形態に従う、バス106上の双方向通信のためのシグナリング及びタイミング考慮事項を図示する。図8に描写されるサブノード102-2は、様々な数のセンサ/アクチュエータ要素を有し、そのため、異なる量のデータが、様々なサブノード102-2に送出され、又はそこから受信され得る。具体的には、サブノード1は2つの要素を有し、サブノード4は4つの要素を有し、サブノード5は3つの要素を有し、そのため、メインノード102-1によって送信されるデータは、サブノード1のための2つのタイムスロット、サブノード4のための4つのタイムスロット、及びサブノード5のための3つのタイムスロットを含む。同様に、サブノード0は3つの要素を有し、サブノード2は3つの要素を有し、サブノード3は3つの要素を有し、サブノード6は1つの要素を有し、サブノード7は4つの要素を有し、そのため、それらのサブノード102-2によって上流に送信されるデータは、対応する数のタイムスロットを含む。要素とタイムスロットとの間に1対1の相関がある必要はないことに留意されたい。例えば、周辺デバイス108に含まれる、3つのマイクロホンを有するマイクロホンアレイは、3つのマイクロホンからの信号(及び、場合によっては、メインノード102-1から、又は他のサブノード102-2から受信した情報も)を組み合わせて、処理のタイプに応じて、単一のタイムスロット又は複数のタイムスロットに対応し得る単一のデータサンプルを作り出すDSPを含み得る。
図8において、メインノード102-1は、SCFと、それに続いて、特定のサブノード102-2に結合されたスピーカ用のデータ(SD)を送信する。相続く各サブノード102-2は、SCFを転送し、また、少なくとも、下流のサブノード102-2宛ての任意のデータも転送する。特定のサブノード102-2は、全てのデータを転送し得るか、又はそのサブノード102-2宛てのデータを除去し得る。最後のサブノード102-2がSCFを受信すると、そのサブノード102-2は、SRFと、任意選択で、それに続いて、サブノード102-2が送信することが許可されている任意のデータとを送信する。相続く各サブノード102-2は、SRFを、下流サブノード102-2からの任意のデータとともに転送し、任意選択で、特定のサブノード102-2に結合された1つ以上のマイクロホンからのデータ(MD)を挿入する。図8の実施例では、メインノード102-1は、データをサブノード1、4、及び5(図8にはアクティブスピーカとして描写されている)に送出し、サブノード7、6、3、2、及び0(図8にはマイクロホンアレイとして描写されている)からデータを受信する。
図9は、様々な実施形態に従って、下流DSトランシーバ124の見地から、下流送信からのデータの動的除去及び上流送信へのデータの挿入を概略的に図示する。図9では、図8にあるように、メインノード102-1は、SCFと、それに続いて、サブノード1、4、及び5のためのデータ(SD)を逆の順序で送信する(例えば、サブノード5のためのデータの後にサブノード4のためのデータが続き、その後にサブノード1のためのデータが続くなど)(MAINとラベル付けされた列を参照)。サブノード1がこの送信を受信するとき、サブノード1は、それ自体のデータを除去し、SCFと、それに続いて、サブノード5及び4のためのデータのみをサブノード2に転送する。サブノード2及び3は、サブノード1によって転送されたデータがサブノード4によって受信されるように(SUB3とラベル付けされた列を参照)、データを変更せずに転送する(SUB2とラベル付けされた列を参照)。サブノード4は、それ自体のデータを除去し、SCFと、それに続いて、サブノード5のためのデータのみをサブノード5に転送し、同様に、サブノード5は、それ自体のデータを除去し、SCFのみをサブノード6に転送する。サブノード6は、SCFをサブノード7に転送する(SUB6とラベル付けされた列を参照)。
この時点で、サブノード7は、SRFと、それに続いて、それ自体のデータをサブノード6に送信する(SUB6とラベル付けされた列を参照)。サブノード6は、SRFを、サブノード7からのデータ及びそれ自体のデータとともにサブノード5に転送し、次に、サブノード5は、SRFを、サブノード7及び6からのデータとともにサブノード4に転送する。サブノード4は、追加すべきデータを有さず、そのため単純にデータをサブノード3に転送し(SUB3とラベル付けされた列を参照)、サブノード3は、データをそれ自体のデータとともにサブノード2に転送し(SUB2とラベル付けされた列を参照)、次に、サブノード2は、データをそれ自体のデータとともにサブノード1に転送する。サブノード1は、追加すべきデータを有さず、そのためデータをサブノード0に転送し、サブノード0は、データをそれ自体のデータとともに転送する。結果として、メインノード102-1は、SRFと、それに続く、サブノード7、6、3、2、及び0からのデータとを受信する(MAINとラベル付けされた列を参照)。
図10は、図9にあるように、下流DSトランシーバ124の見地から、下流送信からのデータの動的除去及び上流送信へのデータの挿入の別の実施例を図示するが、図10では、サブノード102-2は、メインノード102-1が全てのサブノード102-2に対してデータを下流に送出し、全てのサブノード102-2から戻るデータを受信するように、周辺デバイス108としてのセンサ及びアクチュエータの両方に結合されている。また、図10では、データは、その宛先又はその発信元のノードアドレスに基づいて順序付けられる。「Y」とラベル付けされたデータスロットは、データの完全性検査又はデータ訂正のために使用され得る。
図11は、図9にあるように、下流DSトランシーバ124の見地から、下流送信からのデータの動的除去及び上流送信へのデータの挿入の別の実施例を図示するが、図11では、データは、逆の順序ではなく順次的順序で下流と上流に伝達される。各サブノード102-2におけるバッファリングは、データを選択的に追加、除去、及び/又は転送することを可能にする。
上記で論じたように、各サブノード102-2は、下流若しくは上流送信からデータを除去し得、及び/又は下流若しくは上流送信にデータを追加し得る。このため、例えば、メインノード102-1は、別個のデータサンプルをいくつかのサブノード102-2の各々に送信し得、そのような各サブノード102-2は、それ自体のデータサンプルを除去し、下流のサブ向けのデータのみを転送し得る。一方、サブノード102-2は、下流サブノード102-2からデータを受信し、そのデータを追加データとともに転送し得る。できるだけ少ない必要な情報を送信することの1つの利点は、システム100によって集合的に消費される電力量を低減させることである。
システム100はまた、具体的には、サブノード102-2の下流スロット使用の構成を通して、メインノード102-1からサブノード102-2へのブロードキャスト送信(及びマルチキャスト送信)をサポートし得る。各サブノード102-2は、ブロードキャスト送信を処理し、それを次のサブノード102-2に渡し得るが、特定のサブノード102-2が、ブロードキャストメッセージを「消費」する(すなわち、ブロードキャスト送信を次のサブノード102-2に渡さない)場合がある。
システム100はまた、(例えば、特定のサブノード102-2から1つ以上の他のサブノード102-2への)下流送信をサポートし得る。このような上流送信は、ユニキャスト上流送信、マルチキャスト上流送信、及び/又はブロードキャスト上流送信を含み得る。下流送信を参照して上記で論じたように、上流アドレス指定によって、サブノード102-2は、サブノード102-2の上流スロット使用の構成に基づいて、上流送信からデータを除去するか否か、及び/又は上流送信を次の上流サブノード102-2に渡すか否かを決定し得る。このため、例えば、データは、特定のサブノード102-2によって、そのデータをメインノード102-1に渡すことに加えて、又はその代わりに、1つ以上の他のサブノード102-2に渡され得る。このようなサブサブ関係は、例えば、メインノード102-1を介して構成され得る。
このため、様々な実施形態では、サブノード102-2は、情報を選択的に転送、ドロップ、及び追加する能力を有するアクティブ/インテリジェント中継器ノードとして動作し得る。サブノード102-2は、一般に、各サブノード102-2が、データを受信/送信する関係するタイムスロットを知っているので、必ずしも全てのデータを復号/検討することなしにこのような機能を実行し得、したがって、タイムスロットからデータを除去、又はタイムスロットにデータを追加することができる。サブノード102-2は、全てのデータを復号/検討する必要がなくてもよいが、サブノード102-2は、典型的に、それが送信/転送するデータを再クロックし得る。これは、システム100の堅牢性を向上させ得る。
いくつかの実施形態では、バス106は、リングトポロジにおける一方向通信のために構成され得る。例えば、図12は、リングトポロジにおけるメインノード102-1及び4つのサブノード102-2の配置1200を図示し、また、様々な実施形態に従って、配置1200における一方向通信のためのシグナリング及びタイミング考慮事項を図示する。このような実施形態では、ノード内のノードトランシーバ120は、上流通信及び下流通信のための2つの双方向トランシーバではなく、受信専用トランシーバ(MAIN IN)及び送信専用トランシーバ(MAIN OUT)を含み得る。図12に図示されるリンク層同期スキームでは、メインノード102-1は、SCF180と、任意選択で、それに続いて、様々なサブノード102-2に結合された3つのスピーカ用の「下流」データ1202(図8~11を参照して上記で論じたように、異なるスピーカ用のデータは、任意の好適な順序に配置され得る)を送信し、相続く各サブノード102-2は、前のサブノード102-2からの任意の「上流」データ及びそれ自体の「上流」データとともに同期制御フレーム180を転送して、「上流」データ1204を提供する(例えば、図8~11を参照して上記で論じたように、8つの異なるマイクロホンからのデータは、任意の好適な順序に配置され得る)。
本明細書に説明されるように、データは、システム100の要素間でいくつかの手段のうちのいずれかで通信され得る。いくつかの実施形態では、データは、サブノード102-2によって(例えば、データスロット199を使用して)上流に、又はサブノード102-2若しくはメインノード102-1によって(例えば、データスロット198を使用して)下流に、同期データスロットのセットの一部として送出され得る。このようなデータの量は、データスロット内のビット数を変更することによって、又は追加のデータスロットを含めることによって、調節され得る。データはまた、同期制御フレーム180又は同期応答フレーム197に含めることによって、システム100内で通信され得る。このように通信されるデータは、ホスト110からのI2C制御データ(サブノード102-2に関連付けられた周辺デバイス108からの応答を有する)、ホスト110/メインノード102-1からサブノード102-2への書き込みアクセス、及びサブノード102-2からホスト110/メインノード102-1への読み取りアクセスを含み得るサブノード102-2のレジスタへの(例えば、スロット及びインターフェースの発見及び構成のための)アクセス、並びに周辺デバイス108からホスト110への割り込みを介したイベントシグナリングを含み得る。いくつかの実施形態では、GPIOピンを使用して、サブノード102-2からメインノード102-1へ情報を伝達し得る(例えば、メインノード102-1にI2Cを介してGPIOピンをポーリングさせることによって、又はサブノード102-2のノードトランシーバ120に割り込み要求ピンで割り込みを生成させることによって)。例えば、いくつかのこのような実施形態では、ホスト110は、I2Cを介して情報をメインノード102-1に送出し得、次いで、メインノード102-1は、GPIOピンを介してその情報をサブに送出し得る。バス106を介して送信されるものとして本明細書で論じられるいずれのタイプのデータも、これらの通信経路のうちの任意の1つ以上を使用して送信され得る。システム100内の他のタイプのデータ及びデータ通信技法が、本明細書で開示され得る。
本開示の実施形態は、所望に応じて構成するために、任意の好適なハードウェア及び/又はソフトウェアを使用してシステム内に実装され得る。図13は、様々な実施形態に従って、システム100においてホスト又はノード(例えば、ホスト110、メインノード102-1、又はサブノード102-2)として機能し得るデバイス1300を概略的に図示する。図13では、いくつかの構成要素が、デバイス1300に含まれるものとして図示されているが、これらの構成要素のうちの任意の1つ以上は、用途に好適であるように、省略されても、複製されてもよい。
追加的に、様々な実施形態では、デバイス1300は、図13に図示された構成要素のうちの1つ以上を含まないことがあるが、デバイス1300は、その1つ以上の構成要素に結合するためのインターフェース回路を含み得る。例えば、デバイス1300は、表示デバイス1306を含まないことがあるが、表示デバイス1306が結合され得る表示デバイスインターフェース回路(例えば、コネクタ及び駆動回路)を含み得る。実施例の別のセットでは、デバイス1300は、オーディオ入力デバイス1324又はオーディオ出力デバイス1308を含まないことがあるが、オーディオ入力デバイス1324又はオーディオ出力デバイス1308が結合され得るオーディオ入力又は出力デバイスインターフェース回路(例えば、コネクタ及びサポート回路)を含み得る。
本明細書に開示される実施形態のいずれかに従って、デバイス1300は、デバイス1300がバス106に結合されるとき、バス106に沿った通信を管理するためのノードトランシーバ120を含み得る。デバイス1300は、ノードトランシーバ120に含まれていても、ノードトランシーバ120とは別個であってもよい処理デバイス1302(例えば、1つ以上の処理デバイス)を含み得る。本明細書で使用されるとき、「処理デバイス」という用語は、レジスタ及び/又はメモリからの電子データを処理して、その電子データをレジスタ及び/又はメモリに記憶され得る他の電子データに変換する任意のデバイス又はデバイスの一部分を指し得る。処理デバイス1302は、1つ以上のDSP、ASIC、中央処理ユニット(CPU)、グラフィック処理ユニット(GPU)、暗号プロセッサ、又は任意の他の好適な処理デバイスを含み得る。デバイス1300は、メモリ1304を含んでもよく、それ自体は、揮発性メモリ(例えば、ダイナミックランダムアクセスメモリ(DRAM))、不揮発性メモリ(例えば、読み取り専用メモリ(ROM))、フラッシュメモリ、ソリッドステートメモリ、及び/又はハードドライブなどの1つ以上のメモリデバイスを含み得る。
いくつかの実施形態では、メモリ1304は、デバイス1300に本明細書に開示される技法のうちの任意の好適なものを実行させるプログラミング命令の作業コピー及び永久コピーを記憶するために採用され得る。いくつかの実施形態では、上述の技法を実行するための機械アクセス可能な媒体(非一時的コンピュータ可読記憶媒体を含む)、方法、システム、及びデバイスは、2線式バスを介した通信のための本明細書に開示される実施形態の例示的な実施例である。例えば、コンピュータ可読媒体(例えば、メモリ1304)には、処理デバイス1302に含まれる処理デバイスのうちの1つ以上によって実行されるとき、デバイス1300に本明細書に開示される技法のうちのいずれかを実行させる命令が記憶され得る。
いくつかの実施形態では、デバイス1300は、別の通信チップ1312(例えば、1つ以上の他の通信チップ)を含んでもよい。例えば、通信チップ1312は、デバイス1300への及びデバイス1300からのデータ移送のためのワイヤレス通信を管理するために構成され得る。「ワイヤレス」という用語及びその派生語は、変調された電磁放射線の使用によって非ソリッド媒体を通じてデータを通信し得る回路、デバイス、システム、方法、技法、通信チャネルなどを説明するために使用され得る。この用語は、関連付けられるデバイスにいかなる線も包含されないことを暗示するものではないが、いくつかの実施形態では包含されないことがある。
通信チップ1312は、Wi-Fi(IEEE802.11ファミリー)、IEEE802.16規格(例えば、IEEE802.16-2005改正)、ロングタームエボリューション(LTE)プロジェクトとともに任意の改正、更新、及び/又は改訂(例えば、アドバンストLTEプロジェクト、ウルトラモバイル広帯域(UMB)プロジェクト(「3GPP(登録商標)2」とも称される)など)を含む電気電子技術者協会(IEEE)規格を含むが、これらに限定されない、いくつかのワイヤレス規格又はプロトコルのうちのいずれかを実装し得る。IEEE802.16適合広帯域ワイヤレスアクセス(BWA)ネットワークは、一般に、WiMAXネットワークと称され、IEEE802.16規格の適合性及び相互運用性テストに合格する製品に対する認証マークであるWorldwide Interoperability for Microwave Accessを表す頭字語である。1つ以上の通信チップ1312は、グローバルシステムフォーモバイルコミュニケーション(GSM)、汎用パケット無線サービス(GPRS)、ユニバーサル移動体通信システム(UMTS)、高速パケットアクセス(HSPA)、進化型HSPA(E-HSPA)、又はLTEネットワークに従って動作し得る。1つ以上の通信チップ1312は、GSM進化型高速データ(EDGE)、GSM EDGE無線アクセスネットワーク(GERAN)、ユニバーサル地上無線アクセスネットワーク(UTRAN)、又は進化型UTRAN(E-UTRAN)に従って動作し得る。1つ以上の通信チップ1312は、コード分割多元接続(CDMA)、時分割多元接続(TDMA)、デジタル強化コードレス通信(DECT)、進化-データ最適化(EV-DO)、及びそれらの派生物、並びに3G、4G、5G、及びそれ以降に指定された任意の他のワイヤレスプロトコルに従って動作し得る。他の実施形態では、通信チップ1312は、他のワイヤレスプロトコルに従って動作し得る。デバイス1300は、ワイヤレス通信を促進し、及び/又は他のワイヤレス通信(AM又はFM無線送信など)を受信するアンテナ1322を含んでもよい。
いくつかの実施形態では、通信チップ1312は、本明細書に説明されるバス106のためのプロトコル以外のプロトコルを使用して有線通信を管理してもよい。有線通信としては、電気通信プロトコル、光通信プロトコル、又は任意の他の好適な通信プロトコルを含み得る。通信チップ1312によって有効にされ得る有線通信プロトコルの例としては、イーサネット、コントローラエリアネットワーク(CAN)、I2C、媒体指向システムズトランスポート(MOST)、又は任意の他の好適な有線通信プロトコルを含む。
上述のように、通信チップ1312は、複数の通信チップを含んでもよい。例えば、第1の通信チップ1312は、Wi-Fi又はBluetoothなどの短距離ワイヤレス通信専用であり得、第2の通信チップ1312は、グローバルポジショニングシステム(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、その他などのより長距離のワイヤレス通信専用であり得る。いくつかの実施形態では、第1の通信チップ1312は、ワイヤレス通信専用であり得、第2の通信チップ1312は、有線通信専用であり得る。
デバイス1300は、バッテリ/電力回路1314を含んでもよい。バッテリ/電源回路1314は、1つ以上のエネルギー蓄積デバイス(例えば、バッテリ又はコンデンサ)及び/又はデバイス1300の構成要素をデバイス1300とは別個のエネルギー源(例えば、ACライン電源、自動車バッテリによって提供される電圧など)に結合するための回路を含み得る。例えば、バッテリ/電源回路1314は、図2を参照して上記で論じた上流バスインターフェース回路132及び下流バスインターフェース回路131を含んでもよく、バス106上のバイアスによって充電することができる。
デバイス1300は、表示デバイス1306(又は、上記で論じたように、対応するインターフェース回路)を含み得る。表示デバイス1306は、例えば、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ(LCD)、発光ダイオードディスプレイ、又はフラットパネルディスプレイなどの任意の視覚的インジケータを含み得る。
デバイス1300は、オーディオ出力デバイス1308(又は、上記で論じたように、対応するインターフェース回路)を含み得る。オーディオ出力デバイス1308は、例えば、スピーカ、ヘッドホン、又はイヤホンなどの、可聴インジケータを生成する任意のデバイスを含み得る。
デバイス1300は、オーディオ入力デバイス1324(又は、上記で論じたように、対応するインターフェース回路)を含み得る。オーディオ入力デバイス1324は、マイクロホン、マイクロホンアレイ、又はデジタル楽器(例えば、電子楽器デジタルインターフェース(MIDI)出力を有する楽器)などの音を表す信号を生成する任意のデバイスを含み得る。
デバイス1300は、GPSデバイス1318(又は、上記で論じたように、対応するインターフェース回路)を含み得る。GPSデバイス1318は、当技術分野において既知のように、衛星ベースのシステムと通信していてもよく、デバイス1300の位置を受信し得る。
デバイス1300は、別の出力デバイス1310(又は、上記で論じたように、対応するインターフェース回路)を含み得る。他の出力デバイス1310の例としては、オーディオコーデック、ビデオコーデック、プリンタ、他のデバイスに情報を提供するための有線送信器若しくはワイヤレス送信器、又は追加の記憶デバイスが挙げられ得る。追加的に、本明細書で論じられる周辺デバイス108のうちの任意の好適なものが、他の出力デバイス1310に含まれ得る。
デバイス1300は、別の入力デバイス1320(又は、上記で論じたように、対応するインターフェース回路)を含み得る。他の入力デバイス1320の例としては、加速度計、ジャイロスコープ、画像キャプチャデバイス、キーボード、マウス、スタイラス、タッチパッドのようなカーソル制御デバイス、バーコードリーダ、クイックレスポンス(QR)コードリーダ、又は無線自動識別(RFID)リーダが挙げられ得る。追加的に、本明細書で論じられる周辺デバイス108のうちの任意の好適なものが、他の入力デバイス1320に含まれ得る。
デバイス1300を参照して上記に説明した表示デバイス、入力デバイス、出力デバイス、通信デバイス、又はメモリデバイスのうちの任意の好適なものが、システム100の周辺デバイス108として機能し得る。代替的又は追加的に、デバイス1300を参照して上記に説明した表示デバイス、入力デバイス、出力デバイス、通信デバイス、又はメモリデバイスのうちの好適なものが、ホスト(例えば、ホスト110)又はノード(例えば、メインノード102-1又はサブノード102-2)に含まれてもよい。
上記で論じた実施形態のうちの様々なものが、車両設定におけるシステム100を説明するが、これは単純に例示的であり、システム100は、任意の所望の設定で実装され得る。例えば、いくつかの実施形態では、システム100の「スーツケース」実施態様が、システム100の所望の構成要素を含むポータブルハウジングを含み得、そのような実施態様は、ポータブルカラオケ又はエンターテイメントシステムなどのポータブルアプリケーションに特に好適であり得る。
以下の図では、ライン診断を実行するための様々なシステム及び技法について論じる。本明細書で論じられるシステム及び技法のいずれも、本明細書で開示されるシステム100のいずれかにおいて実装され得る。例えば、本明細書に開示されるライン診断技法は、システム100内のノード102(例えば、メインノード102-1及び/又はサブノード102-2)、及び/又はホスト110によって実装され得る。
ライン診断のためのシステム例
本明細書には、複数の時間間隔が空けられた刺激を使用し、異なる閾値レベルでのそれらの信号反射時間を検出することによって、電気ケーブルの状態を感知するライン診断のためのシステム及び技法が開示されている。データ記憶を最小限に抑えるストリーム処理技法を使用して、接続されたデバイス間のインターフェース/ラインの完全性を決定するシステム及び方法について論じる。特に、本明細書で論じるシステム及び方法は、接続されたデバイス間のインターフェースの任意の欠陥を識別する。例えば、ショート及びオープン負荷を識別するためのシステム及び方法が開示される。複数の反射から導出された情報を使用して、ケーブルの状態の「指紋」を構築することができ、それによって、ケーブル特性を決定することができる(例えば、「線ショート」、「線オープン」、「正しく終端処理されている」など)。時間領域反射率測定法(TDR)は、障害及び/又は他の異常を識別するために使用される。本明細書に開示されるシステム及び技法は、有利には、FFT、高速変換器、及び複雑な信号処理を使用する従来の時間領域反射率測定法(TDR)アプローチよりも複雑でないハードウェア及び実装アルゴリズムを必要とし得る。したがって、本明細書に開示されるシステム及び技法は、以前ではTDRが好適ではなかった設定で実装することができる。更に、ケーブル問題が検出された場合、本明細書に開示されるシステム及び技法は、ケーブルに沿ってケーブル問題のおおよその場所を決定することができ、問題の訂正を加速させる。
本明細書に開示されるライン診断システム及び方法のいずれも、本明細書に開示される通信システム100、又は任意の他の好適な電気システムによって実装され得る。いくつかの実施例では、ライン診断システム及び方法は、バスライン上で使用することができる。いくつかの実施例では、ライン診断システム及び方法は、メインノードをサブノードに接続するライン、及び/又はサブノードを互いに接続するライン上で使用することができる。いくつかの実施例では、ライン診断は、本明細書に開示される2線式通信システムのいずれかにおける周辺デバイス上で実行される。いくつかの実施例では、ライン診断は、2線式バスのネットワークバスサブノード上で実行される。
図14は、本開示の様々な実施形態に従って、TDRブロックを含む簡略化された信号処理経路を図示する図である。信号処理経路は、波形を作成するデジタル-アナログ変換器(DAC)1404への入力1402を含む。波形は、フィルタ1406でフィルタリングされる。フィルタ1406は、アンチエイリアスフィルタであってもよい。フィルタリングされた波形は、出力ドライバ1408で処理され、次いで、ハイブリッドモジュール1410に入力される。ハイブリッドモジュール1410は、AP/BPライン及びAN/BNラインに信号を出力し、AP/BPライン及びAN/BNラインに出力される信号は、以下で論じるように、TDRブロック1420によって評価される。様々な実施例では、APは、Aポート位置出力を指し、BPは、Bポート正出力を指し、ANは、ポート負出力を指し、BNは、Bポート負出力を指す。追加的に、ハイブリッドモジュール1410からの出力は、バッファ1412に送信され、次いで、フィルタ1414でフィルタリングされる。フィルタ1414は、アンチエイリアスフィルタであってもよい。次いで、フィルタリングされた信号は、処理されたデジタル信号を出力するアナログ-デジタル変換器(ADC)1416に入力される。
様々な実施例では、TDRブロック1420は、終端抵抗器を通って駆動するドライバ(バッファを含む)を有する送信側を含む。差動テストでは、ドライバは1つのレールから別のレールにエッジを駆動し、相補出力は他の手段で駆動される。一例では、差動テストは、1つのピン(例えば、AP)を負のレールから正のレールへ駆動し、相補出力(AN)を正のレールから負のレールへ駆動する。シングルエンドテストは、ドライバが1つのエッジをハイに駆動することができ、一方で、別のエッジがフローティングするように、トライステートにすることができる。一例では、シングルエンドにされたテストは、1つのピン(例えば、AP)を負のレールから正のレールに駆動し、一方で、相補ピン(AN)をトライステートのままにする。TDRブロック1420はまた、アナログ受信器を有する受信側を含む。受信器は、1つ以上のコンパレータ、コンパレータに基準電圧を設定するための抵抗器ラダー、及びピン上で検出されたレベルが基準レベルと交差する時間を登録するタイミングブロックを含む。いくつかの実施例では、抵抗器ラダーの代わりにデジタル-アナログ変換器(DAC)を使用して、基準電圧が設定される。様々な実施例では、ピンはPピン及びNピンを含む。一例では、第1のコンパレータは、1/16の基準レベルを有し、第2のコンパレータは、2/16の基準レベルを有する。ピンは、APが第1のコンパレータに行き、ANが第2のコンパレータに行くように、コンパレータに適用される。いくつかの実施例では、ドライブが開始されるときにカウンタが開始し、AP及びANがより低い閾値と交差する時間が測定される。AP及びANがより高い閾値と交差する時間も測定される。次いで、基準レベルが増加され、更なる測定が行われる。
様々な実施例では、受信ラインで3つのテストモードが実装される。第1のモードは、APがハイになり、ANがローになる差動テストモードである。第2のモードでは、APはハイに駆動され、ANはフローティングし(ANは駆動されていない)、各信号に何が起こるかが観測される。第3のモードでは、ANは駆動され、APはトライステートにされる。
図15Aは、本開示の様々な実施形態に従って、通信リンクの送信セクションの例を示す。図15Aに示される通信リンクのセクションは、駆動される送信ラインまでの出力に焦点を当てている。様々な実施例によれば、通信リンク1500には、オープン障害及び短絡障害を除いて、非理想性のいくつかの潜在的なソースがある。例えば、非理想性の1つの潜在的なソースは、オンチップ終端抵抗(RT)が送信ラインのインピーダンスと一致しないことである。非理想性の別の潜在的なソースは、バスインターフェース構成要素及び基板ルーティングである。非理想性の更なる潜在的なソースは、基板コネクタである。
様々な実施態様によれば、本明細書に説明される技法は、ドライバのDRVP/DRVN入力にステップ関数入力を駆動し、PADP/PADNチップピンで結果として得られる波形を観察する。DRVP入力は、ポートの正のピンPへのDrive入力であり、DRVN入力は、ポートの負のピンN(上述のように、ポートA又はB)へのDrive入力である。PADP/PADN出力は、チップの相補出力であり、PADPはAP又はBP(Aポート又はBポートの正の出力)に相当し、PADNはAN又はBN(Aポート又はBポートの負の出力)に相当する。PADP/PADNチップピンで結果として得られる波形は、送信波形と反射された波形との組み合わせとなる。いくつかの実施例では、この技法はチップ内に実装されているが、他の実施例では、この技法は、基板上の個別の要素を使用して実装される。
図15Bは、本開示の様々な実施形態に従って、2つの異なるタイプの欠陥についてのPADPでのサンプル送信波形を示す。測定する重要なイベントは、波形が「ジャンプ」する点である。すなわち、測定点には、立ち上がりイベント又は立ち下がりイベントが発生する時間が含まれる。いくつかの実施例では、これらの測定点は、基準範囲が送信されている電圧の基準範囲と等しい非常に高速なADCを使用して信号をデジタル化することによって識別され得る。例えば、図15Bに示すグラフでは、送信されている電圧は、フル電源電圧である。他の実施例では、より小さい電圧が送信されている。しかしながら、高速ADCは面積が大きく、かなりの電力を消費する。追加的に、変換器のフル解像度での各時点のデジタル化は、多くの無駄なデータを生成する。特に、低電圧では、有用なデータは波形電圧の付近にあり、波形電圧から離れていないため、高い基準電圧を有するADCのコンパレータは、一般に有用ではない。
いくつかの実施態様では、量子化を使用して、図15Bに示される波形に基準電圧レベルを重ね合わせることによって、デジタル化プロセスが簡略化される。例えば、3ビット量子化を使用して、電圧測定値を個別の量子化レベルにセグメント化することができる。このようにして、図15Bに示されるグラフは、8つの量子化レベルに分割され得る。波形が量子化レベル(すなわち、基準範囲)のほぼ中心にあるたびに、データ点が記録される。したがって、図15Bの波形は、立ち上がり及び/又は立ち下がりイベント中にいくつかのデータ点を記録するが、そうでなければデータ点をほとんど記録しない。このようにして、データのスパース性が記録される。
いくつかの実施態様では、単一の送信ステップ出力を使用し、並列動作する8つのレベルを有する高速ADCで測定する代わりに、8つの連続した同一のステップ出力を送信し、各送信ステップについて連続して増加する可変基準レベルを有する単一のコンパレータを使用するシステムを構築することができる。一般に、電圧の並列性は、時間のシリアル化とトレードされる。このトレードにより、高速高電力アナログ構成要素が大幅に削減される。
図16Aは、本開示の様々な実施形態に従って、単一の出力のためのアナログフロントエンドの簡略化されたブロック図である。図16Bは、本開示の様々な実施形態に従って、図16Aのアナログフロントエンドの駆動刺激及び基準シーケンシングを図示する図である。一連のNパルス1652が入力DRVライン1602に印加され、一連のN基準レベル1654が、送信された一連のNパルスの検出閾値として使用される。図16Aに示されるように、クラウド1610は、パッド電圧1606の立ち上がり及び立ち下がりエッジ(正又は負の方向に基準閾値と交差するパッド電圧1606によって表される)を探しているコンパレータの出力を処理するデジタルフロントエンドを表す。
検出動作は、いくつかのステップを含む。特に、駆動信号DRVが起動されたとき、高速カウンタが有効になり、カウントを始める。なお、高速デジタルカウンタは、それが事実上置き換わるアナログ回路に対して、面積及び電力が小さい。高速カウンタが有効にされると、検出回路が、コンパレータの出力を探して、ローからハイに遷移する。ローからハイへの遷移が検出されるとき、カウンタ値は、立ち上がりエッジ時間値として記憶される。コンパレータ出力がローからハイに遷移した後、検出回路はコンパレータの出力を探してハイからローに遷移する。ハイからローへの遷移が検出されるとき、カウンタ値は、立ち下がりエッジ時間値として記憶される。
様々な実施態様によれば、カウンタのクロック周波数及び最大カウントは、ケーブルの長さ及び障害検出精度までの距離に比例して選択される。例えば、典型的なラインは、約5ns/mの伝搬遅延を有し得、したがって、1GHzでカウンタを実行すると、1ns又は0.2mの解像度が得られる。クロックが速いほど、障害場所精度の解像度が細かくなる。最大カウントが大きいほど、評価できるラインが長くなる。本明細書に説明されるシステム及び方法は、駆動刺激の印加に対する検出の開始の遅延を可能にし、したがって、第1のイベントによって隠されることなく、ラインの更に奥を「見る」能力を有効にする。前のシステムでは、スプリアスな初期反射によって、アルゴリズムに実際の障害を見えなくさせる可能性があった。本明細書に説明されるシステム及び技法における検出は、DRV信号について正のパルスによって表される駆動フェーズ中に発生する。したがって、第1のエッジへの応答が検出される。パルスが反転され、ハイで開始し、ローで駆動する場合に、同じ概念が適用される。なお、図16Bは方形波駆動を示しているが、他の実施態様では、他のタイプの波が使用される。様々な実施例では、図16A及び16Bに関して説明されたシステムは、フル「検出」動作フェーズの半分未満の駆動フェーズを有する。これは、次に続くレベル検出の準備のために、1つのレベルで検出が実行された後、既知の開始点にラインをリセットするのに役立つ。いくつかの実施例では、送信ラインへの潜在的な外部構成要素であるBIN(ブロックインターフェースネットワーク)の時定数及びライン環境は、レベルからレベルへの検出の一貫性を容易にするために整定時間要件を有する。
様々な実施態様によれば、交差ロジック1656の出力は、いくつかの方法で対処することができる。図17に示されるように、交差ロジックの出力を対処するための1つの方法は、データアレイ又はメモリに、立ち上がり及び立ち下がりエッジカウントを記憶することである。特に、図17は、8レベルのケースのためのデータストアを示す。データが収集されると、データをバッチ処理して診断エンジンに送出して返すことができる。様々な実施例では、各々が、図17に示されるデータストアを使用する3つのサブテストがある。いくつかの実施例では、各レベルが完了すると、フロントエンドロジックがデータを診断エンジンに送信して返すように、ストリーム処理が使用される。
(車のような)厳しい電気環境では、ノイズがライン上に結合され、それによって交差点の測定値を破損する可能性が高い。いくつかの実施例では、このノイズは、コンパレータにヒステリシスを追加することによって扱うことができる。しかしながら、高速コンパレータにおけるヒステリシスは、典型的には、経験するノイズレベルに適当ではない小さな値である。更に、高速コンパレータにおけるヒステリシスには、しばしばプロセスと温度、そして場合によっては電源の依存性がある。いくつかの実施態様では、パッド(ピン)当たりに二重検出コンパレータを利用することによって、システムをより堅牢にするためのシステム及び方法が提供される。
図18は、本開示のいくつかの実施形態による、時間領域反射率測定法(TDR)ブロックの例を示す。いくつかの実施例では、TDRブロック1800は、図14のTDRブロック1420で使用される構成要素を示す。TDRブロック1800は、TDRコントローラ1804へのAPB入力信号1802を含む。いくつかの実施例では、APBは、集積回路全体がTDRの先の通信及び制御のために使用するデジタル制御バスである。いくつかの実施例では、集積回路は、TDRコントローラ1804に、TDRを開始するように命令する。いくつかの実施例では、APBは、データ及びコマンドがTDRコントローラ1804へ及び/又はTDRコントローラ1804から送出されるバスである。APBは、任意のデジタル制御バスとすることができる。TDRコントローラ1804からの出力信号は、TDRアナログフロントエンド(AFE)1806に入力される。いくつかの実施例では、デジタルコントローラ1804は、TDR動作を有効にすることを含む、制御情報をAFE1806に送出する。TDR AFE1806は、上述のように信号を処理し、信号を送信ドライバ1808に出力する。ドライバ1808は、Pピン及びNピンを駆動するように構成されている。様々な実施例では、ドライバ1808は、P及びNピンを、差動的に又はシングルエンド的に駆動することができる。ドライバ1808からの出力はまた、TDR AFE1806に戻って入力される。TDR AFE1806は、TDRデータをTDRコントローラ1804に出力して返す。
図19は、本開示のいくつかの実施形態による、二重検出コンパレータを有するシステムの例を示す。様々な実施例では、交差検出は、プロセス及び温度にわたって安定している2つの基準レベルを通って交差することを伴う。2つの基準レベルは、被駆動波形を追跡する電源電圧にわたって変化し得る。いくつかの実施例では、電源電圧に依存しない固定の最大駆動電圧が使用され、したがって、基準レベルは、固定の最大駆動電圧に比例し、変化しない。被駆動波形は、供給電圧に比例する。図19は、Mレベル電圧基準1902、電圧マルチプレクサ1904a、1904b、コンパレータ1906a、1906b、同期モジュール1908a、1908b、TDRエッジ検出器1910、及びデジタルインターフェース1912を含む。
図20は、本開示のいくつかの実施形態による、ノイズ耐性エッジ検出のための立ち上がり及び立ち下がりエッジ検出の原理を示す。立ち上がり検出を例として使用すると、レベル(N-1)=0、レベルN=1となるように、レベルはゼロに設定される。(図2002、2012で描かれた連続線で表される)パッド電圧は、立ち上がりエッジイベントとみなされるように、レベル0の下からレベル1の上に遷移する。レベル2の円2004a、2004bは、レベル2をテストするとき、波形のその部分が立ち上がりの意味でレベル2と交差するが、レベル3と交差するためには進まず、したがって、立ち上がりエッジとして拒否されることを示す。レベル2の第2の交差点、2006bは、正規の交差点を示す。交差点が負の傾斜を有することを除いて、立ち下がりエッジ図2002に同じ概念が適用される。様々な実施例によれば、図20に示される波形は、検出のための合格及び不合格の概念の議論のためのものである。様々な実施例では、異なる波形を使用することができる。いくつかの実施例では、アナログは、ロー及びハイ基準レベルの交差が発生した場合、それらが発生した時間を返す。いくつかの実施例では、レベルNのハイ基準と交差する時間は、レベルN+1のロー基準の交差と同じ時間でなければならないため、交差が発生する時間は、システムノイズの尺度を提供することができる。レベルNのハイ基準は、レベルN+1のロー基準と同じ基準電圧であるためである。
様々な実施態様によれば、3つの異なるタイプのテストモードを、TDR実施態様の一部として実行することができる。第1のテストモードは、差動モードテストである。第2のテストモードは、Pドライブ、Nトライステート(PDNT)テストである。第3のテストモードは、Nドライブ、Pトライステート(NDPT)テストである。差動モードテストでは、正と負のピンは相補的に駆動される。P/Nドライブは、正/負のピンが駆動されることを意味し、N/Pトライステートは、負/正のドライバがハイインピーダンス又はトライステート構成に設定されることを意味する。
図21は、本開示の様々な実施形態による、2つの連続したレベルの駆動波形及びサブフェーズを示す。様々な実施例では、4つの動作フェーズ、つまり、事前充電、基準確定、駆動、及び駆動後がある。事前充電フェーズは、各テストの始まりにおいて1回発生する。基準確定テストは、各テストのレベルごとに1回発生し、検出が始まる前に基準電圧時間を確定させることができる。駆動フェーズでは、所望の波形がパッド上に駆動され、検出が始まる。駆動フェーズの完了時に検出が停止する。駆動後フェーズは、次のレベルテストの前に、ラインを適当な初期条件にリセットする。様々な実施例では、フェーズは、タイミングを変更するようにデジタル処理でプログラムされ得る。
様々な実施態様によれば、データがTDR診断エンジンで受信されるとき、データが処理される。特に、オープン回路及び短絡の両方について、おおよその中間レベルからの追加のステップ関数は、極性が欠陥のタイプに依存していることを示す。追加的に、この追加のステップ関数のための高いスルーレートがある。つまり、電圧変化(立ち上がり又は立ち下がり)は、単位時間当たり高い。いくつかの実施例では、立ち上がり閾値はオープン回路を示し、立ち下がり閾値は短絡を示す。図15は、立ち上がり閾値及び立ち下がり閾値の例を示す。
図22は、本開示の様々な実施形態による、アナログフロントエンド(AFE)から返される模範的な立ち上がり及び立ち下がりエッジ値を示すカウントテーブルである。カウントテーブルは、立ち上がりエッジカウントテーブルを示す列と、立ち下がりエッジカウントテーブルを示す列とを含む。
オープン回路は、立ち上がりエッジカウントテーブルに関して定義することができる。いくつかの実施例では、オープン回路は、立ち上がりエッジ閾値を超える2つの後に続くレベルについて立ち上がりエッジカウントテーブルに関して定義される。立ち上がりエッジ閾値では、いずれのカウントもタイムアウトされず、2つのカウント間の差が選択された値未満である。いくつかの実施例では、オープン回路は、立ち上がりエッジ閾値を超える3つ以上の後に続くレベルの立ち上がりエッジカウントテーブルに関して定義される。いくつかの実施例では、オープン回路は、立ち上がりエッジ閾値に極めて近い2つの後に続くレベルについて立ち上がりエッジカウントテーブルに関して定義される。立ち上がりエッジ閾値では、いずれのカウントもタイムアウトされず、2つのカウント間の差が選択された値未満である。様々な実施例では、オープン回路までの距離は、立ち上がり閾値にある立ち上がりエッジカウントを取り、立ち上がりカウントに定数を乗じることによって計算することができ、定数は、カウンタクロック周波数及び送信ラインの伝搬速度に依存する。
短絡は、立ち下がりエッジカウントテーブルに関して定義することができる。いくつかの実施例では、短絡は、立ち下がりエッジ閾値を超える2つの後に続くレベルについて立ち下がりエッジカウントテーブルに関して定義される。立ち下がりエッジ閾値では、いずれのカウントもタイムアウトされず、2つのカウント間の差が選択された値未満である。いくつかの実施例では、短絡は、立ち下がりエッジ閾値を超える3つ以上の後に続くレベルの立ち下がりエッジカウントテーブルに関して定義される。いくつかの実施例では、短絡は、立ち下がりエッジ閾値に極めて近い2つの後に続くレベルについて立ち下がりエッジカウントテーブルに関して定義される。立ち下がりエッジ閾値では、いずれのカウントもタイムアウトされず、2つのカウント間の差が選択された値未満である。様々な実施例では、短絡までの距離は、立ち下がり閾値にある立ち下がりエッジカウントを取り、立ち下がりエッジカウントに定数を乗じることによって計算することができ、定数は、カウンタクロック周波数及び送信ラインの伝搬速度に依存する。
いくつかの実施例では、閾値は、配線された閾値である。いくつかの実施例では、閾値は、プログラム可能な閾値である。いくつかの実施例では、処理は、メモリベースのアーキテクチャを使用する。いくつかの実施例では、処理は、ストリームベースのアーキテクチャを使用する。様々な実施例では、処理は、立ち上がりエッジ及び立ち下がりエッジデータが最小限のデータ記憶で順次生成されるときに計算を実行する。
様々な実施態様では、TDR診断は、単一のライン、差動ライン、電力を有する差動ライン、及び/又は接地を有する差動ライン上で実行され得る。
検出可能な障害タイプはいくつかあり、様々な実施例では、障害コードに基づいて誤り標識が生成される。様々な実施例では、報告可能な障害は、差動ショート、メインでのショート、通常モードショート、オープン回路障害、及び電源/アースへのショートを含む。追加的に、障害までの距離を報告することができる。更に、障害の不在を報告することができる。様々な実施例では、障害検出は、分析及び/又は計算遅延なしで発生することができる。
様々な実施例では、障害までの距離は、各テストのそれぞれで決定された報告された立ち上がりエッジ時間及び/又は立ち下がりエッジ時間に定数を乗じたものである。定数は、使用されるクロック周波数及びラインの伝播速度に基づく。一般に、アナログフロントエンドが送信ライン上でテストを実行し、診断エンジンが返されたデータを処理する。
図23は、本開示の様々な実施形態による、TDR送信器での短絡の場合に受信され得る障害波形の例を示す。様々な実施例では、メインでの短絡障害を検出するために、差動テスト及び遅延なし検出データを使用して短絡検出アルゴリズムが適用され、立ち下がり閾値を低い値に設定する。遅延なし検出データが使用されるとき、障害は検出ノードに非常に極めて近い可能性がある。
図24は、本開示の様々な実施形態による、ライン沿いの選択された距離において発生するショートの場合に受信され得る障害波形の例を示す。様々な実施例では、通常モードでの短絡障害を検出するために、差動テスト及び遅延あり検出データを使用して短絡検出アルゴリズムが適用され、立ち下がり閾値を低い値に設定する。特に、立ち下がり閾値の値は、レベル数の半分未満に設定され得、図23に関して示される、マスタでの短絡障害に使用される値よりもわずかに高くなり得る。
図25は、本開示の様々な実施形態による、オープン回路の場合に受信され得る障害波形の例を示す。様々な実施例では、オープン回路障害を検出するために、差動テスト及び遅延あり検出データを使用してオープン回路検出アルゴリズムが適用され、立ち上がり閾値をレベル数の半分を上回る値に設定する。
図26A~26Dは、本開示の様々な実施形態による、電源/接地へのショートの場合に受信され得る障害波形の例を示す。図26Aは、終端処理されたラインが検出された場合に受信され得る波形の例を示す。特に、図26Aは、適切に終端処理されたラインの場合の波形を示しており、立ち上がり及び立ち下がりカウントはタイムアウトする。
図26Bは、ローカル電力供給されたサブノード(LPS)デバイスの波形を示す。特に、それ自体の電源で電力供給される受信デバイスの場合、図26Bの波形が受信され得る。立ち上がりエッジ遅延ありデータを用いた差動テストを使用することができる。テストでは、メモリは、クロック速度及びラインの伝播速度を考慮に入れて、クロック数でLPSラインの最大長を表すカウント値を含む、LPSラインの最悪ケースのライン長カウントを記憶する。送信された電圧の半分を上回る立ち上がりエッジイベントが検出され、立ち上がりエッジイベントが最悪のケースのライン長カウントを超えるが、差動テストパルスのアクティブ駆動期間よりも短い時間に発生する場合、ローカル電力供給されたサブノードデバイスが検出される。
図26Cは、バス電力供給されたサブノード(BPS)デバイスの波形を示す。特に、誘導構成要素を伴う電力オーバーレイを介して送信デバイスから電力供給される受信デバイスでは、図26Cの波形が受信され得る。立ち下がりエッジ遅延ありデータを用いた差動テストを使用することができる。テストでは、メモリは、BPSラインの最悪のケースのライン長カウントを記憶する。BPSラインの最悪のケースのライン長カウントは、クロック速度及びラインの伝播速度を考慮して、いくつかのクロックにおけるBPSラインの最大長を表すカウント値である。送信された電圧の半分を下回る立ち下がりエッジイベントが検出され、立ち下がりエッジイベントが最悪のケースのライン長カウントを超えるが、差動テストパルスのアクティブ駆動期間よりも短い時間に発生する場合、ローカル電力供給されたサブノードデバイスが検出される。
図26A~26Cに関して説明された3つのケースのいずれかが有効である場合、Pドライブ、Nトライステート(PDNT)テストからのデータは、電源/接地への1つ又は両方の差動ライン間の潜在的なショートを識別するために使用される。図26Dは、PDNTテストから生じ得る波形を示すグラフである。電源/接地ショートを検出するために、遅延ありデータを使用して、立ち下がりエッジ及び小さな立ち下がり閾値を識別する。一般に、電源/接地ショートは、前のテスト、例えば、図26A~26Cに関して説明したテストでサブノードが検出されたときに正確に識別される。
図27は、本開示の様々な実施形態による、TDR診断アーキテクチャの概観2700を示す図である。TDRアナログ入力2702及び/又はAPBテストレジスタ書き込み2704が、診断ソースマルチプレクサ2706に入力される。マルチプレクサ2706からの多重化された出力は、診断ブロック2708に入力される。診断ブロック2708は、上述のように、様々な短絡、オープン回路、LPS、及びBPSを含む様々なライン及び/又は回路障害を診断するように構成される。様々な実施例によれば、診断ブロック2708は、6つの構成可能な診断エンジンを含む。いくつかの実施例では、診断ブロック2708は、8つの構成可能な診断エンジンを含む。いくつかの実施例では、診断ブロックに含まれる追加の診断エンジンは、MOPEN、PGSP、及びPGSNである。いくつかの実施例では、PGSHORTは2つ、つまり、正のピンP上の電源/接地障害のための1つと、負のピンNの電源/接地障害のための1つとに分割される。
いくつかの実施例では、診断ブロック2708は、24個のテスト又はテストレジスタ書き込みデータのうちの1つを選択することができる。いくつかの実施例では、25個以上のテストがあり、いくつかの実施例では、24個未満のテストがある。いくつかの実施例では、診断ブロック2708は、診断のための時間及び電圧範囲を構成することができる。
診断ブロック2708からの出力は、TDRステータスレジスタ、テスト結果レジスタ、及びテスト距離レジスタを含むステータスレジスタ2710のセットで受信される。様々な実施例では、ステータスレジスタ2710は、復号された顧客向けステータスレジスタである。いくつかの実施例では、ステータスレジスタ2710は、診断ブロック2708からの各エンジンからの結果を含む生のステータスレジスタである。ステータスレジスタのセットは、APBインターフェース2716に出力する。
追加的に、マルチプレクサ2706からの多重化された出力は、テスト選択フィルタ2712及びテスト結果バッファ2714を含むテストラインでテストされる。様々な実施例によれば、テスト結果バッファ2714は、4つのテスト結果バッファを含む。いくつかの実施例では、テスト結果バッファ2714は、5つ以上のテスト結果バッファを含み、いくつかの実施例では、テスト結果バッファ2714は、4つ未満のテスト結果バッファを含む。いくつかの実施例では、各バッファは、バッファリングされる24個のテストのうちの1つを選択する。いくつかの実施例では、結果は、レジスタ読み取りを介して利用可能である。いくつかの実施例では、25個以上のテストがあり、いくつかの実施例では、24個未満のテストがある。テスト結果バッファ2714も、APBインターフェース2716に出力する。
APBインターフェース2716は、TDRアナログコントローラ2720と通信するAPB構成レジスタ2718と通信する。TDRアナログコントローラ2720は、TDRアナログ制御信号2722を出力する。
選択実施例
実施例1は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第1のピン及び第2のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、第1の基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、第2の基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。
実施例2は、デジタルフロントエンドが、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別するように構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例3は、第1及び第2の基準電圧を設定するように構成された抵抗器ラダーを更に備える、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例4は、第1及び第2の基準電圧を設定するように構成されたデジタル-アナログ変換器を更に備える、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例5は、ドライバがピンを差動的に駆動するように構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例6は、ドライバがピンをシングルエンド方式で駆動するように構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例7は、ドライバが起動されたときにカウントを始めるように構成されたカウンタを更に備え、カウンタは、第1の時間及び第2の時間を決定するために使用される、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例8は、第1のコンパレータ出力を受信し、かつ、第1のピン出力が少なくとも1つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例9は、第2のコンパレータ出力を受信し、かつ、第2のピン出力が少なくとも1つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例10は、2線式バスを更に備え、ライン診断は、ネットワークバスサブノードへの2線式バス上で実行される、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例11は、時間領域反射率測定法を使用するライン診断のための方法であって、第1のピン及び第2のピンのうちの少なくとも一方を駆動することと、少なくとも1つの基準電圧を設定することと、第1のコンパレータにおいて、少なくとも1つの基準電圧と、第1のピン出力とを比較することと、第2のコンパレータにおいて、少なくとも1つの基準電圧と、第2のピン出力とを比較することと、バッファに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間を記憶することと、バッファに、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間を記憶することと、バッファからデータを受信し、障害を識別することと、を含む、方法を提供する。
実施例12は、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別することを更に含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例13は、少なくとも1つの基準電圧が、第1の基準電圧及び第2の基準電圧を含み、第1のコンパレータにおいて、少なくとも1つの基準電圧と、第1のピン出力とを比較することは、第1の基準電圧と、第1のピン出力とを比較することを含み、第2のコンパレータにおいて、少なくとも1つの基準電圧と、第2のピン出力とを比較することは、第2の基準電圧と、第2のピン出力とを比較することを含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例14は、第1のピン及び第2のピンのうちの少なくとも一方を駆動することが、ピンを差動的に駆動することを含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例15は、第1のピン及び第2のピンのうちの少なくとも一方を駆動することが、第1及び第2のピンのうちの一方を駆動することを含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例16は、駆動が始まるときにカウンタを始めることを更に含み、カウンタは、第1の時間及び第2の時間を決定するために使用される、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例17は、第1のコンパレータ出力を受信し、第1のピン出力が少なくとも1つの基準電圧と交差した時点を判定することを更に含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例18は、第2のコンパレータ出力を受信し、第2のピン出力が少なくとも1つの基準電圧と交差した時点を判定することを更に含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例19は、2線式通信システムにおける周辺デバイスにおける障害を識別することを更に含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法を提供する。
実施例20は、時間領域反射率測定法を使用する、2線式通信システムにおけるライン診断のためのシステムであって、第1のピン及び第2のピンを駆動するように構成されたドライバと、ドライバが起動されたときにカウントを始めるように構成されたカウンタと、少なくとも1つの基準電圧を設定するための手段と、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータと、少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータと、第1のコンパレータ出力及び第2のコンパレータ出力を受信し、第1のピン出力が少なくとも1つの基準電圧と交差した時点を判定し、かつ、第2のピン出力が少なくとも1つの基準電圧と交差した時点を判定するように構成された検出回路と、検出回路からデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。
実施例21は、検出回路が、カウンタからカウンタ出力を受信し、検出回路が、カウンタ出力を使用して、第1のピン出力が少なくとも1つの基準電圧と交差した第1の時間を判定するように更に構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例22は、先行実施例及び/又は以下の実施例のいずれか1つに記載の主題を含み、本明細書に開示される2線式通信システムのいずれかにおける周辺デバイス上でライン診断が実行されることを更に特定する。
実施例23は、2線式バスを更に備え、ライン診断が、ネットワークバスサブノード上で実行される、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステム及び/又は方法を提供する。
実施例24は、デジタルフロントエンドが、高いスルーレートに基づいて、障害を識別するように構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステム及び/又は方法を提供する。
実施例25は、デジタルフロントエンドが、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステム及び/又は方法を提供する。
実施例26は、第1のコンパレータが、第1のコンパレータ出力を生成するように構成され、第2のコンパレータが、第2のコンパレータ出力、電圧を生成するように構成され、デジタルフロントエンドが、第1及び第2のコンパレータ出力を受信し、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステム及び/又は方法を提供する。
実施例27は、障害を識別することが、第1のコンパレータ出力及び第2のコンパレータ出力のうちの少なくとも一方のスルーレートを決定することを含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例28は、障害を識別することが、短絡及びオープン回路のうちの一方を識別することを含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例29は、障害を識別することが、短絡及びオープン回路のうちの一方を識別することを含む、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例30は、デジタルフロントエンドが、ローカル電力供給されるサブノードを識別するように更に構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例31は、デジタルフロントエンドが、バス電力供給されたサブノードを識別するように更に構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例32は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第1のピン及び第2のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも1つの基準電圧を設定するように構成されたデジタル-アナログ変換器、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。
実施例33は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第1のピン及び第2のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも1つの基準電圧を設定するための手段、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。
実施例34は、少なくとも1つの基準電圧を設定するための手段が、DAC及び抵抗器ラダーのうちの一方である、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例35は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第1のピン及び第2のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも1つの基準電圧を設定するように構成された抵抗器ラダー、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに、第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、第2のピン出力が少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。
実施例36は、少なくとも1つの基準電圧が、第1の基準電圧及び第2の基準電圧を含み、第1のコンパレータが、第1の基準電圧を受信するように構成され、第2のコンパレータが、第2の基準電圧を受信するように構成されている、先行実施例及び/又は以下の実施例のいずれか1つに記載のシステムを提供する。
実施例37は、少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第3のコンパレータを更に備える、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例38は、第3の基準電圧及び第1のピン出力を受信するように構成された第3のコンパレータを更に備える、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例39は、第4の基準電圧及び第2のピン出力を受信するように構成された第4のコンパレータを更に備える、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例40は、第1の基準電圧が第2の基準電圧に等しい、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
実施例41は、第1の基準電圧が第2の基準電圧と異なる、先行実施例及び/又は以下の実施例のいずれか1つに記載の方法及び/又はシステムを提供する。
変形及び実施態様
このように、本出願の技術のいくつかの態様及び実施形態が説明されたが、様々な変更、修正、及び改良が、当業者に容易に想起されるであろうことを理解されたい。そのような変更、修正、及び改良は、本出願に説明される技術の趣旨及び範囲内であることが意図される。例えば、当業者は、機能を実行するための、並びに/又は、結果及び/若しくは本明細書に説明される利点のうちの1つ以上を得るための様々な他の手段及び/又は構造を容易に想定するであろう。また、そのような変形及び/又は修正の各々は、本明細書に説明される実施形態の範囲内であるとみなされる。
当業者は、本明細書に説明される特定の実施形態に対する多くの等価物を認識するか、又は単なる日常的な実験を使用して確認することができるであろう。したがって、前述の実施形態は例としてのみ提示されており、添付の特許請求の範囲及びそれの等価物の範囲内で、発明的実施形態が、具体的に説明された以外の方法で実施され得ることを理解されたい。更に、本明細書に説明される2つ以上の特徴、システム、物品、材料、キット、及び/又は方法の任意の組み合わせは、そのような特徴、システム、物品、材料、キット、及び/又は方法が相互に矛盾していない場合、本開示の範囲内に含まれる。
上記は、本明細書に開示される主題の1つ以上の実施形態の特徴を概説する。これらの実施形態は、当業者(PHOSITA)が本開示の様々な態様をよりよく理解することを可能にするために提供される。特定のよく理解された用語、並びに基礎となる技術及び/又は標準は、詳細に説明されることなく参照され得る。PHOSITAは、本開示の教示を実践するのに十分なこれらの技術及び標準における背景知識又は情報を所有するか、又はそれらにアクセスすることが予想される。
PHOSITAは、本明細書で紹介された実施形態と同じ目的を実行するため及び/又は同じ利点を達成するために、他のプロセス、構造、又は変形を設計又は修正するための基礎として、本開示を容易に使用することができることを理解するであろう。PHOSITAはまた、そのような等価な構築物は、本開示の趣旨及び範囲から逸脱せず、本開示の趣旨及び範囲から逸脱することなく、様々な交換、置換、及び変更をそこに行い得ることを認識するであろう。
上記の実施形態は、多くの方法のいずれかで実施することができる。プロセス又は方法の実行を伴う本出願の1つ以上の態様及び実施形態は、デバイス(例えば、コンピュータ、プロセッサ、又は他のデバイス)によって実行可能なプログラム命令を利用して、プロセス又は方法を実行し得るか、又はその実行を制御し得る。
この点で、様々な発明的概念は、1つ以上のコンピュータ又は他のプロセッサ上で実行されると、上記の様々な実施形態のうちの1つ以上を実装する方法を実行する1つ以上のプログラムで符号化されたコンピュータ可読記憶媒体(又は複数のコンピュータ可読記憶媒体)(例えば、コンピュータメモリ、1つ以上のフロッピーディスク、コンパクトディスク、光ディスク、磁気テープ、フラッシュメモリ、フィールドプログラマブルゲートアレイ若しくは他の半導体デバイス内の回路構成、又は他の有形のコンピュータ記憶媒体)として具現化され得る。
1つ以上のコンピュータ可読媒体は、その上に記憶された1つ以上のプログラムが、上記の態様のうちの様々なものを実装するために、1つ以上の異なるコンピュータ又は他のプロセッサ上にロードされ得るように、搬送可能であり得る。いくつかの実施形態では、コンピュータ可読媒体は、非一時的媒体であり得る。
なお、信号処理(例えば、ジェスチャ信号処理、ビデオ信号処理、オーディオ信号処理、アナログ-デジタル変換、デジタル-アナログ変換)を伴う任意の集積回路、特に専門的なソフトウェアプログラム又はアルゴリズムを実行することができ、そのうちのいくつかはデジタル化されたリアルタイムデータの処理と関連付けられ得るものに適用可能である図を参照して上記で論じたアクティビティ。
場合によっては、本開示の教示は、実行されると、プログラマブルデバイス(プロセッサ又はDSPなど)に本明細書に開示された方法又は機能を実行するように命令する実行可能命令が記憶された1つ以上の有形の非一時的コンピュータ可読媒体に符号化され得る。本明細書の教示が少なくとも部分的にハードウェアデバイス(ASIC、IPブロック、又はSoCなど)において具現化される場合、非一時的媒体は、本明細書に開示された方法又は機能を実行するためのロジックでハードウェアプログラムされたハードウェアデバイスを含み得る。教示はまた、開示されたハードウェア要素を作り出すための製造プロセスをプログラムするために使用することができる、レジスタ転送レベル(RTL)、又はVHDL若しくはVerilogなどの他のハードウェア記述言語の形態で実践することができる。
実施態様例では、本明細書で概説された処理アクティビティの少なくともいくつかの部分はまた、ソフトウェアで実施され得る。いくつかの実施形態では、これらの特徴のうちの1つ以上は、開示された図の要素の外部に提供されるハードウェアにおいて実装されるか、又は意図された機能を達成するための任意の適当な方法で統合され得る。様々な構成要素は、本明細書で概説された動作を達成するために、連携させることができるソフトウェア(又は相互にやりとりするソフトウェア)を含み得る。更に他の実施形態では、これらの要素は、それらの動作を容易にする任意の好適なアルゴリズム、ハードウェア、ソフトウェア、構成要素、モジュール、インターフェース、又はオブジェクトを含み得る。
任意の好適に構成されたプロセッサ構成要素は、本明細書に詳述された動作を達成するためのデータに関連付けられた任意のタイプの命令を実行することができる。本明細書に開示されたどのプロセッサも、要素又は物品(例えば、データ)を1つの状態又は物から別の状態又は物に変換することができる。別の実施例では、本明細書で概説されたいくつかのアクティビティは、固定ロジック又はプログラマブルロジック(例えば、プロセッサによって実行されるソフトウェア及び/又はコンピュータ命令)で実装され得、本明細書で特定された要素は、なんらかのタイプのプログラマブルプロセッサ、プログラマブルデジタルロジック(例えば、FPGA、消去可能プログラマブル読み取り専用メモリ(EPROM)、電気的消去可能プログラマブル読み取り専用メモリ(EEPROM))、デジタルロジック、ソフトウェア、コード、電子命令を含むASIC、フラッシュメモリ、光ディスク、CD-ROM、DVD-ROM、磁気カード若しくは光学カード、電子命令を記憶するのに好適な他のタイプの機械可読媒体、又はこれらの任意の好適な組み合わせであり得る。
動作中、プロセッサは、任意の好適なタイプの非一時的記憶媒体(例えば、ランダムアクセスメモリ(RAM)、読み取り専用メモリ(ROM)、FPGA、EPROM、電気的消去可能プログラマブルROM(EEPROM)など)、ソフトウェア、ハードウェアに、又は必要に応じて及び特定のニーズに基づいて、任意の他の好適な構成要素、デバイス、要素、又はオブジェクトに、情報を記憶し得る。更に、追跡、送出、受信、又はプロセッサに記憶される情報は、特定のニーズ及び実施態様に基づいて、任意のデータベース、レジスタ、テーブル、キャッシュ、キュー、制御リスト、又は記憶構造で提供され得、これらの全ては、任意の好適な時間枠で参照され得る。
本明細書で論じたメモリ項目のいずれも、広義用語の「メモリ」に包含されるものとして解釈されるべきである。同様に、本明細書に説明された潜在的な処理要素、モジュール、及び機械のいずれも、広義用語の「マイクロプロセッサ」又は「プロセッサ」に包含されるものとして解釈されるべきである。更に、様々な実施形態では、本明細書に説明されたプロセッサ、メモリ、ネットワークカード、バス、記憶デバイス、関連周辺機器、及び他のハードウェア素子は、プロセッサ、メモリ、及びこれらのハードウェア要素の機能をエミュレート若しくは仮想化するためのソフトウェア又はファームウェアによって構成された他の関連デバイスによって実現され得る。
更に、コンピュータは、非限定的な例として、ラックマウント式コンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、又はタブレットコンピュータなどのいくつかの形態のいずれかで具現化され得ることが理解されるべきである。追加的に、コンピュータは、携帯情報端末(PDA)、スマートフォン、携帯電話、iPad(登録商標)、又は任意の他の好適なポータブル若しくは固定の電子デバイスを含む、一般にコンピュータとはみなされないが、好適な処理能力を有するデバイスに埋め込まれ得る。
また、コンピュータは、1つ以上の入出力デバイスを有し得る。これらのデバイスは、とりわけ、ユーザインターフェースを提示するために使用され得る。ユーザインターフェースを提供するために使用され得る出力デバイスの例としては、出力の視覚的提示のためのプリンタ又はディスプレイスクリーン、及び出力の可聴提示のためのスピーカ又は他の音生成デバイスが挙げられる。ユーザインターフェースに使用され得る入力デバイスの例としては、キーボード、並びにマウス、タッチパッド、及びデジタル化タブレットなどのポインティングデバイスが挙げられる。別の例として、コンピュータは、音声認識を介して、又は他の可聴フォーマットで入力情報を受信し得る。
そのようなコンピュータは、ローカルエリアネットワーク、又はエンタープライズネットワークなどのワイドエリアネットワーク、及びインテリジェントネットワーク(IN)又はインターネットを含む、任意の好適な形態の1つ以上のネットワークによって相互接続され得る。そのようなネットワークは、任意の好適な技術に基づいてもよく、任意の好適なプロトコルに従って動作してもよく、ワイヤレスネットワーク又は有線ネットワークを含んでもよい。
コンピュータ実行可能命令は、1つ以上のコンピュータ又は他のデバイスによって実行される、プログラムモジュールなどの多くの形態にあり得る。一般に、プログラムモジュールは、特定のタスクを実行するか、又は特定の抽象データタイプを実装するルーチン、プログラム、オブジェクト、構成要素、データ構造などを含む。典型的には、プログラムモジュールの機能性は、様々な実施形態において、所望のように組み合わされても、分布してもよい。
「プログラム」又は「ソフトウェア」という用語は、本明細書では、一般的な意味で、上述のように、様々な態様を実装するためにコンピュータ又は他のプロセッサをプログラムするために採用され得る、任意のタイプのコンピュータコード又はコンピュータ実行可能命令のセットを指すために使用される。追加的に、一態様によれば、実行されたときに、本出願の方法を実行する1つ以上のコンピュータプログラムは、単一のコンピュータ又はプロセッサ上に駐在する必要はないが、本出願の様々な態様を実装するために、いくつかの異なるコンピュータ又はプロセッサ間でモジュール方式で分布し得ることが理解されるべきである。
また、データ構造は、任意の好適な形態でコンピュータ可読媒体に記憶され得る。例示を簡単にするために、データ構造は、データ構造内の場所を介して関連付けられたフィールドを有することが示され得る。そのような関係は、同様に、フィールド間の関係を伝達するコンピュータ可読媒体内の場所をフィールドの記憶域に割り当てることによって達成され得る。しかしながら、任意の好適なメカニズムを使用して、ポインタ、タグ、又はデータ要素間の関係を確立する他のメカニズムの使用を含む、データ構造のフィールド内の情報間の関係を確立し得る。
ソフトウェアで実装される場合、ソフトウェアコードは、単一のコンピュータで提供されるか、又は複数のコンピュータ間で分布しているかにかかわらず、任意の好適なプロセッサ又はプロセッサの集合で実行され得る。
本明細書に説明された機能性の全部又は一部を実装するコンピュータプログラムロジックは、ソースコード形態、コンピュータ実行可能形態、ハードウェア記述形態、及び様々な中間形態(例えば、マスク作業、又はアセンブラ、コンパイラ、リンカ、若しくはロケータによって生成される形態)を含むが、これらに限定されない様々な形態で具現化される。一実施例では、ソースコードは、様々なオペレーティングシステム又は動作環境とともに使用するためのオブジェクトコード、アセンブリ言語、又はOpenCL、RTL、Verilog、VHDL、Fortran、C、C++、JAVA(登録商標)、若しくはHTMLなどのハイレベル言語など、様々なプログラミング言語で実装される一連のコンピュータプログラム命令を含む。ソースコードは、様々なデータ構造及び通信メッセージを定義及び使用し得る。ソースコードは、(例えば、インタプリタを介して)コンピュータ実行可能形態であり得、又はソースコードは、(例えば、トランスレータ、アセンブラ、又はコンパイラを介して)コンピュータ実行可能形態に変換され得る。
いくつかの実施形態では、図の任意の数の電気回路を、関連付けられる電子デバイスの基板上に実装し得る。基板は、電子デバイスの内部電子システムの様々な構成要素を保持し、更に、他の周辺機器用のコネクタを提供することができる一般的な回路基板とすることができる。より具体的には、基板は、電気接続を提供することができ、これにより、システムの他の構成要素が電気的に通信することができる。任意の好適なプロセッサ(デジタル信号プロセッサ、マイクロプロセッサ、サポートチップセットなどを含む)、メモリ要素などは、特定の構成ニーズ、処理デマンド、コンピュータ設計などに基づいて、基板に好適に結合され得る。
外部記憶装置、追加センサ、オーディオ/ビデオディスプレイ用のコントローラ、及び周辺デバイスなどの他の構成要素は、プラグインカードとして、ケーブルを介して基板に取り付けられても、基板自体に組み込まれてもよい。別の実施形態例では、図の電気回路は、スタンドアロンモジュール(例えば、特定のアプリケーション又は機能を実行するように構成された関連付けられた構成要素及び回路を有するデバイス)として実装されても、電子デバイスのアプリケーション特有ハードウェア内にプラグインモジュールとして実装されてもよい。
なお、本明細書で提供される多くの実施例では、相互作用は、2つ、3つ、4つ、又はそれ以上の電気的構成要素に関して説明され得る。しかしながら、これは、明瞭化及び単なる例示の目的でなされたものである。システムは、任意の好適な方式で整理統合され得ることが理解されるべきである。同様の設計代替案に沿って、図に図示された構成要素、モジュール、及び要素のいずれもが、様々な可能な構成で組み合わされ得、それらの全ては明らかに、本開示の広範な範囲内にある。
特定のケースでは、フローの所与のセットの機能性のうちの1つ以上を、限られた数の電気的要素のみに言及することによって説明する方が容易である場合がある。図及びその教示の電気回路は、容易に拡張可能であり、多数の構成要素並びにより複雑で/高度な配置及び構成に対応することができることが理解されるべきである。したがって、提供された実施例は、範囲を制限するべきものではなく、又は無数の他のアーキテクチャに潜在的に適用される電気回路の広範な教示を抑制するべきものではない。
また、説明されるように、いくつかの態様は、1つ以上の方法として具現化され得る。方法の一部として実行される行為は、任意の好適な方法で順序付けられ得る。したがって、図示されたものとは異なる順序で行為が実行される実施形態を構築することができ、この異なる順序は、いくつかの行為を、例示的な実施形態では順次的な行為として示されているけれども、同時に実行することを含み得る。
用語の解釈
本明細書で定義及び使用される全ての定義は、辞書の定義、参照により組み込まれる文書中の定義、及び/又は定義された用語の通常の意味に対する支配を有すると理解されるべきである。文脈が明確に他のことを必要としない限り、説明及び特許請求の範囲を通して:
「備える」、「備えている」などは、排他的又は網羅的な意味とは対照的に、包括的な意味で、すなわち、「~を含んでいるが、~に限定されない」という意味で解釈されるべきである。
「接続された」、「結合された」、又はそれらの任意の変形例は、2つ以上の要素間の直接又は間接のいずれかの任意の接続又は結合を意味し、要素間の結合又は接続は、物理的、論理的、又はそれらの組み合わせであり得る。
本明細書を説明するために使用されるとき、「本明細書に(で)」、「上記」、「下記」、及び類似の意味の単語は、本明細書全体を指すものであり、本明細書の任意の特定の部分を指すものではない。
2つ以上の項目のリストへの参照における「又は」は、以下の単語の解釈の全てを対象とする:リスト中の項目のうちのいずれか、リスト中の項目の全て、及びリスト中の項目の任意の組み合わせ。
単数形「a」、「an」、及び「the」はまた、任意の適当な複数形の意味を含む。
本説明及び任意の特許請求の範囲(ある場合)で使用される、「垂直」、「横」、「水平」、「上向き」、「下向き」、「前方」、「後方」、「内向き」、「外向き」、「垂直」、「横」、「左」、「右」、「前」、「後ろ」、「上部」、「下部」、「下方」、「上方」、「~の下」などの方向を示す単語は、説明及び図示される装置の特定の向きに依存する。本明細書に説明された主題は、様々な代替の向きを取ることができる。したがって、これらの方向性用語は厳密に定義されておらず、狭義に解釈されるべきではない。
明細書及び特許請求の範囲において、本明細書で使用される不定冠詞「a」及び「an」は、それとは反対に明確に示されない限り、「少なくとも1つ」を意味すると理解されるべきである。
明細書及び特許請求の範囲において、本明細書で使用される「及び/又は」という語句は、そのように等位接続された要素、すなわち、接続的に存在する場合もあれば、離接的に存在する場合もある要素のうちの「いずれか又は両方」を意味すると理解されるべきである。「及び/又は」を用いて列挙された複数の要素は、同様に、すなわち、そのように等位接続された要素の「1つ以上」と解釈されるべきである。
「及び/又は」句によって具体的に識別されるもの以外の要素は、具体的に識別されたこれらの要素に関連するか否かにかかわらず、任意選択で存在し得る。したがって、非限定的な例として、「A及び/又はB」への言及は、「備える」などの非制限的言語と併せて使用されるとき、一実施形態では、Aのみ(任意選択で、B以外の要素を含む)を指し得、別の実施形態では、Bのみ(任意選択で、A以外の要素を含む)を指し得、更に別の実施形態では、A及びBの両方(任意選択で、他の要素を含む)を指し得る。
明細書及び特許請求の範囲において、本明細書で使用されるように、1つ以上の要素のリストを参照する際の「少なくとも1つ」という語句は、要素のリスト内の要素のうちの任意の1つ以上から選択される少なくとも1つの要素を意味すると理解されるべきであるが、必ずしも要素のリスト内に具体的に列挙されている各要素及び全ての要素のうちの少なくとも1つを含んでおらず、要素のリスト内の要素の任意の組み合わせを除外しない。この定義はまた、「少なくとも1つ」という語句が言及する要素のリスト内で具体的に識別された要素以外の要素が、具体的に識別されたこれらの要素に関連するか否かにかかわらず、任意選択で存在し得ることを可能にする。
したがって、非限定的な例として、「A及びBのうちの少なくとも1つ」(又は、等価的に、「A又はBのうちの少なくとも1つ」、又は、等価的に、「A及び/又はBのうちの少なくとも1つ」)は、一実施形態では、少なくとも1つのA(任意選択で複数を含む)で、Bが存在しない(及び、任意選択でB以外の要素を含む)ことを指し得、別の実施形態では、少なくとも1つのB(任意選択で複数を含む)で、Aが存在しない(及び、任意選択で、A以外の要素を含む)ことを指し得、更に別の実施形態では、少なくとも1つのA(任意選択で複数を含む)及び少なくとも1つのB(任意選択で複数を含む)(及び、任意選択で、他の要素を含む)を指し得る。
本明細書で使用されるとき、「~の間」という用語は、別途示されない限り、包括的である。例えば、「AとBとの間」は、別途示されない限り、AとBとを含む。
また、本明細書で使用される専用語及び術語は、説明の目的のものであり、限定的なものとみなされるべきではない。本明細書における「含む」、「備える」、又は「有する」、「含有する」、「伴う」、及びそれらの変形例の使用は、その後に列挙された項目及びその等価物、並びに追加の項目を包含することを意味する。
特許請求の範囲においてだけでなく、上記の明細書において、「備える」、「含む」、「担持する」、「有する」、「含有する」、「関与する」、「保持する」、「~で構成される」などの全ての移行語句は、非制限的である、すなわち、~を含むが~に限定されない、を意味すると理解されるべきである。「~からなる」及び「~から本質的になる」という移行語句のみが、それぞれ、制限的又は半制限的な移行語句であるものとする。
多数の他の交換、置換、変形、調整、及び修正が、当業者に確認されてもよく、本開示は、添付の特許請求の範囲内であるものとして、全てのそのような交換、置換、変形、調整、及び修正を包含することが意図される。
本明細書に添付される特許請求項を解釈するに当たり、米国特許商標庁(USPTO)、及び、追加的に、本出願において発行された任意の特許の読者も支援するために、出願人は、出願人が(a)「~のための手段(means for)」又は「~のためのステップ(steps for)」という語が特定の特許請求項で具体的に使用されていない限り、添付の特許請求項のいずれも、本明細書の出願日に存在する米国特許法第112条(f)を行使することを意図しておらず、かつ、(b)本開示の任意の記述によって、添付の特許請求の範囲に別様に反映されていない任意の方法で本開示を限定することを意図していないことを指摘することを望む。
したがって、本発明は、上記の特定の実施形態に限定されるものと考えるべきではない。様々な修正、等価のプロセス、並びに本発明が適用可能であり得る多数の構造は、本開示の検討に際して本発明が対象とする技術の当業者に容易に明らかであろう。
120 トランシーバ
1302 処理デバイス
1304 メモリ
1306 表示デバイス
1308 オーディオ出力デバイス
1310 他の出力デバイス
1312 他の通信チップ
1314 電源
1318 GPSデバイス
1320 他の入力デバイス
1322 アンテナ
1324 オーディオ入力デバイス
1302 処理デバイス
1304 メモリ
1306 表示デバイス
1308 オーディオ出力デバイス
1310 他の出力デバイス
1312 他の通信チップ
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1318 GPSデバイス
1320 他の入力デバイス
1322 アンテナ
1324 オーディオ入力デバイス
Claims (20)
- 時間領域反射率測定法を使用するライン診断のためのシステムであって、
第1のピン及び第2のピンを駆動するように構成されたドライバと、
アナログフロントエンドであって、
第1の基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータ、
第2の基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータ、並びに
前記第1のピン出力が少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間と、前記第2のピン出力が前記少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間とを記憶するように構成されたバッファ、を含む、アナログフロントエンドと、
前記バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システム。 - 前記デジタルフロントエンドは、前記受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別するように構成されている、請求項1に記載のシステム。
- 前記第1及び第2の基準電圧を設定するように構成された、抵抗器ラダー及びデジタル-アナログ変換器のうちの1つを更に備える、請求項1又は2に記載のシステム。
- 前記ドライバは、差動的に及びシングルエンド的に、のうちの一方で、前記ピンを駆動するように構成されている、請求項1~3のいずれか一項に記載のシステム。
- 第3の基準電圧及び前記第1のピン出力を受信するように構成された第3のコンパレータと、第4の基準電圧及び前記第2のピン出力を受信するように構成された第4のコンパレータと、を更に備える、請求項1~4のいずれか一項に記載のシステム。
- 前記ドライバが起動されたときにカウントを始めるように構成されたカウンタを更に備え、前記カウンタは、前記第1の時間及び前記第2の時間を決定するために使用される、請求項1~5のいずれか一項に記載のシステム。
- 第1のコンパレータ出力を受信し、かつ、前記第1のピン出力が前記第1の基準電圧と交差した時点を判定するように構成された検出回路を更に備える、請求項1~6のいずれか一項に記載のシステム。
- 第2のコンパレータ出力を受信し、かつ、前記第2のピン出力が前記第2の基準電圧と交差した時点を判定するように構成された検出回路を更に備える、請求項1~7のいずれか一項に記載のシステム。
- 2線式バスを更に備え、前記ライン診断は、ネットワークバスサブノードへの前記2線式バス上で実行される、請求項1~8のいずれか一項に記載のシステム。
- 時間領域反射率測定法を使用するライン診断のための方法であって、
第1のピン及び第2のピンのうちの少なくとも一方を駆動することと、
少なくとも1つの基準電圧を設定することと、
第1のコンパレータにおいて、前記少なくとも1つの基準電圧と、第1のピン出力とを比較することと、
第2のコンパレータにおいて、前記少なくとも1つの基準電圧と、第2のピン出力とを比較することと、
バッファに、前記第1のピン出力が前記少なくとも1つの基準電圧と交差したと第1のコンパレータが判定した第1の時間を記憶することと、
前記バッファに、前記第2のピン出力が前記少なくとも1つの基準電圧と交差したと第2のコンパレータが判定した第2の時間を記憶することと、
前記バッファからデータを受信し、障害を識別することと、を含む、方法。 - 前記受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別することを更に含む、請求項10に記載の方法。
- 前記少なくとも1つの基準電圧は、第1の基準電圧及び第2の基準電圧を含み、
前記第1のコンパレータにおいて、前記少なくとも1つの基準電圧と、前記第1のピン出力とを比較することは、前記第1の基準電圧と、前記第1のピン出力とを比較することを含み、
前記第2のコンパレータにおいて、前記少なくとも1つの基準電圧と、前記第2のピン出力とを比較することは、前記第2の基準電圧と、前記第2のピン出力とを比較することを含む、請求項10又は11に記載の方法。 - 前記第1のピン及び前記第2のピンのうちの少なくとも一方を駆動することは、前記ピンを差動的に駆動することを含む、請求項10~12のいずれか一項に記載の方法。
- 駆動が始まるときにカウンタを始めることを更に含み、前記カウンタは、前記第1の時間及び前記第2の時間を決定するために使用される、請求項10~13のいずれか一項に記載の方法。
- 第1のコンパレータ出力を受信し、前記第1のピン出力が前記少なくとも1つの基準電圧と交差した時点を判定することと、
第2のコンパレータ出力を受信し、前記第2のピン出力が前記少なくとも1つの基準電圧と交差した時点を判定することと、を更に含む、請求項10~14のいずれか一項に記載の方法。 - 障害を識別することは、前記第1のコンパレータ出力及び前記第2のコンパレータ出力のうちの少なくとも一方のスルーレートを決定することを含む、請求項15に記載の方法。
- 障害の場所を決定することを更に含む、請求項10~16のいずれか一項に記載の方法。
- 2線式通信システムにおける周辺デバイスにおける障害を識別することを更に含む、請求項10~17のいずれか一項に記載の方法。
- 時間領域反射率測定法を使用する、2線式通信システムにおけるライン診断のためのシステムであって、
第1のピン及び第2のピンを駆動するように構成されたドライバと、
前記ドライバが起動されたときにカウントを始めるように構成されたカウンタと、
少なくとも1つの基準電圧を設定するための手段と、
前記少なくとも1つの基準電圧及び第1のピン出力を受信するように構成された第1のコンパレータと、
前記少なくとも1つの基準電圧及び第2のピン出力を受信するように構成された第2のコンパレータと、
第1のコンパレータ出力及び第2のコンパレータ出力を受信し、前記第1のピン出力が前記少なくとも1つの基準電圧と交差した時点を判定し、かつ、前記第2のピン出力が前記少なくとも1つの基準電圧と交差した時点を判定するように構成された検出回路と、
前記検出回路からデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システム。 - 前記検出回路は、前記カウンタからカウンタ出力を受信し、前記検出回路は、前記カウンタ出力を使用して、前記第1のピン出力が前記少なくとも1つの基準電圧と交差した第1の時間を判定するように更に構成されている、請求項19に記載のシステム。
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