JP2023510990A - 表示基板及びその製造方法、表示装置 - Google Patents

Abstract

本開示は表示基板及びその製造方法、表示装置に関し、該表示基板は表示領域と、周辺領域とを含む。表示領域は開口部を含み、周辺領域は開口部を少なくとも部分的に取り囲む第１周辺領域を含み、第１周辺領域は第１バンク領域と、第２バンク領域と、スペーサ領域とを含み、表示基板はベース基板と、第１導体化された半導体パターンと、第１導電性パターンと、第２導電性パターンとを含み、第１導電性パターンは第１導体化された半導体パターンと間隔をおいて絶縁して設置され、第２導電性パターンは第１導電性パターンと間隔をおいて絶縁して設置され、第１導電性パターンは表示領域に使用される電気信号を伝送するように配置され、第２導電性パターンは第１周辺領域に設置される複数のビアを介して第１導体化された半導体パターンに電気的に接続され、第１導体化された半導体パターン、第１導電性パターン及び第２導電性パターンは少なくとも第１バンク領域及びスペーサ領域に位置し、複数のビアのスペーサ領域での配列密度は第１バンク領域での配列密度よりも小さい。【選択図】図２Ｃ

Description

本開示の実施例は表示基板及びその製造方法、表示装置に関する。

有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示装置は、薄型かつ軽量であり、視野角が広く、自己発光で、発光色が連続的に調整可能であり、コストが低く、応答速度が速く、エネルギー消費量が小さく、駆動電圧が低く、動作温度範囲が広く、生産プロセスが簡単で、発光効率が高く、及びフレキシブルな表示が可能である等の利点を有し、従って、携帯電話、タブレットＰＣ、デジタルカメラ等の表示分野に広く使用されている。

製造工程において、通常、水蒸気や酸素ガス等の浸漬を防止するためにＯＬＥＤ表示装置の表示デバイスをパッケージする必要がある。ＯＬＥＤ表示装置のパッケージ技術は主にカバータイプのパッケージ及びフィルムパッケージを含む。フィルムパッケージは主に有機パッケージ層を利用したパッケージ及び／又は無機パッケージ層を利用したパッケージを含む。フィルムパッケージ技術を利用して表示デバイスをパッケージする場合、水蒸気や酸素ガス等が表示デバイスの内部に浸透しにくいように、形成された有機パッケージ層と無機パッケージ層は間隔をおいて積み重ねられる。

本開示の少なくとも１つの実施例は表示基板を提供し、該表示基板は表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記表示領域は開口部を含み、前記周辺領域は前記開口部を少なくとも部分的に取り囲む第１周辺領域を含み、前記第１周辺領域は第１バンク領域と、第２バンク領域と、スペーサ領域とを含み、前記第１バンク領域は前記開口部を少なくとも部分的に取り囲み、前記スペーサ領域は前記第１バンク領域を少なくとも部分的に取り囲み、前記第２バンク領域は前記スペーサ領域を少なくとも部分的に取り囲み、前記表示基板はベース基板と、第１導体化された半導体パターンと、第１導電性パターンと、第２導電性パターンとを含み、前記第１導体化された半導体パターンは前記ベース基板上に位置し、前記第１導電性パターンは、前記第１導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第１導体化された半導体パターンと間隔をおいて絶縁して設置され、前記第２導電性パターンは、前記第１導電性パターンの前記第１導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第１導電性パターンと間隔をおいて絶縁して設置され、前記第１導電性パターンは前記表示領域に使用される電気信号を伝送するように配置され、前記第２導電性パターンは前記第１周辺領域に設置される複数のビアを介して前記第１導体化された半導体パターンに電気的に接続され、前記第１導体化された半導体パターン、前記第１導電性パターン及び前記第２導電性パターンは少なくとも前記第１バンク領域及び前記スペーサ領域に位置し、前記複数のビアの前記スペーサ領域での配列密度は前記第１バンク領域での配列密度よりも小さい。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、第１絶縁層と、第２絶縁層とをさらに含み、前記第１絶縁層は前記第１導体化された半導体パターンの前記ベース基板から離れる側に位置し、前記第１導電性パターンは前記第１絶縁層の前記第１導体化された半導体パターンから離れる側に位置し、前記第２絶縁層は前記第１導電性パターンの前記第１絶縁層から離れる側に位置し、前記第２導電性パターンは前記第２絶縁層の前記第１導電性パターンから離れる側に位置し、前記複数のビアは、少なくとも前記第１絶縁層及び前記第２絶縁層内に位置しかつ少なくとも前記第１絶縁層及び前記第２絶縁層を貫通する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記複数のビアの前記スペーサ領域での配列密度は０である。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記第１導体化された半導体パターン及び前記第２導電性パターンはさらに前記第２バンク領域に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記第１導電性パターンはさらに前記第２バンク領域に位置する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記複数のビアの前記スペーサ領域での配列密度は前記第２バンク領域での配列密度よりも小さい。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記スペーサ領域内に、前記第２導電性パターンの前記ベース基板での正投影は前記第２絶縁層の前記ベース基板での正投影と重なり、かつ前記第２導電性パターンの前記ベース基板での正投影の面積は前記第２絶縁層の前記ベース基板での正投影の面積に等しい。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は第１電極層をさらに含み、前記第１電極層は前記第２導電性パターンの前記ベース基板から離れる側に位置しかつ前記第２導電性パターンに電気的に接続され、前記スペーサ領域内に、前記第１電極層は前記第２導電性パターンを被覆し、かつ前記第１電極層の前記ベース基板に向かう側の表面は前記第２導電性パターンの前記ベース基板とは反対側の表面に接触する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は第１パッケージ層をさらに含み、前記第１パッケージ層は前記第１電極層の前記ベース基板から離れる側に位置し、前記スペーサ領域内に、前記第１パッケージ層は前記第１電極層を被覆し、かつ前記第１パッケージ層の前記ベース基板に向かう側の表面は前記第１電極層の前記ベース基板とは反対側の表面に接触する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は第１バンク構造と、第２バンク構造とをさらに含み、前記第１バンク構造は前記第１バンク領域内に位置し、前記第２バンク構造は前記第２バンク領域内に位置し、前記第１バンク領域において、前記第１バンク構造は前記第１電極層の前記ベース基板から離れる側に位置し、前記第１パッケージ層は、前記第１バンク構造の前記第１電極層から離れる側に位置しかつ前記第１バンク構造を被覆し、前記第２バンク領域において、前記第２バンク構造は前記第２導電性パターンの前記ベース基板から離れる側に位置し、かつ前記第２バンク構造の一部は前記第１電極層を被覆し、前記第１パッケージ層は前記第１電極層及び前記第２バンク構造の前記第２導電性パターンから離れる側に位置しかつ前記第１電極層及び前記第２バンク構造を被覆する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記第１パッケージ層の前記第１バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第１パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きく、前記第１パッケージ層の前記第２バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第１パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きい。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記第１パッケージ層の前記第１バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第１パッケージ層の前記第２バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも小さい。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は、前記スペーサ領域を除かれた前記第１周辺領域に位置する第３絶縁層、第４絶縁層、及び第５絶縁層をさらに含み、前記第１バンク構造は前記第４絶縁層と前記第５絶縁層の積層構造を含み、前記第２バンク構造は前記第３絶縁層、前記第４絶縁層及び前記第５絶縁層の積層構造を含み、前記第１バンク領域において、前記第４絶縁層は前記第１電極層の前記ベース基板から離れる側に位置し、前記第５絶縁層は前記第４絶縁層の前記第１電極層から離れる側に位置し、前記第１パッケージ層は、前記第５絶縁層の前記第４絶縁層から離れる側に位置し、かつ前記第５絶縁層の前記ベース基板とは反対側の表面、前記第５絶縁層の少なくとも一側の側面、及び前記第４絶縁層の少なくとも一側の側面を被覆し、前記第２バンク領域において、前記第３絶縁層は前記第２導電性パターンの前記ベース基板から離れる側に位置し、前記第１電極層は、前記第３絶縁層の前記ベース基板とは反対側の表面の一部及び前記第３絶縁層の前記第１バンク領域に近い側の側面を被覆し、前記第４絶縁層は前記第３絶縁層及び前記第１電極層の前記第２導電性パターンから離れる側に位置し、前記第５絶縁層は前記第４絶縁層の前記第３絶縁層及び前記第１電極層から離れる側に位置し、前記第１パッケージ層は、前記第５絶縁層の前記第４絶縁層から離れる側に位置し、かつ前記第５絶縁層の前記ベース基板とは反対側の表面、前記第５絶縁層の少なくとも一側の側面、前記第４絶縁層の少なくとも一側の側面、前記第３絶縁層の前記ベース基板とは反対側の表面の一部、及び前記第３絶縁層の前記第１バンク領域から離れる側の側面を被覆する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記第２バンク領域内に、前記第３絶縁層は、前記第２導電性パターンの前記ベース基板とは反対側の表面の一部及び前記第２導電性パターンの前記第１バンク領域から離れる側の側面を被覆する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は第２パッケージ層をさらに含み、前記第２パッケージ層は、前記第１パッケージ層の前記第１電極層から離れる側に位置しかつ前記第１パッケージ層を被覆する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記第１導電性パターンは第１方向に沿って並列して配列される複数本の第１配線を含み、前記第１導体化された半導体パターンは第２方向に沿って並列して配列される複数本の第２配線を含み、前記第１方向は前記第２方向とは異なる。

たとえば、本開示の少なくとも１つの実施例に係る表示基板は前記表示領域に位置する画素構造をさらに含み、前記画素構造は前記ベース基板上に位置する画素駆動回路を含み、前記画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、前記薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、前記記憶コンデンサは第１コンデンサ電極と、前記第１コンデンサ電極と対向する第２コンデンサ電極とを含み、前記活性層は前記第１導体化された半導体パターンと同層に設置され、前記第２コンデンサ電極は前記第１導電性パターンと同層に設置され、前記ソース及び前記ドレインは前記第２導電性パターンと同層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記第１コンデンサ電極は前記ゲートと同層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板において、前記画素構造は第１平坦化層と、発光素子とをさらに含み、前記第１平坦化層は、第１平坦化表面及び第１ビアを提供するように前記画素駆動回路の前記ベース基板から離れる側に位置し、前記発光素子は前記第１平坦化表面上に位置し、かつ前記第１ビアを介して前記画素駆動回路に電気的に接続され、前記表示基板が前記第３絶縁層を含む場合、前記第３絶縁層は前記第１平坦化層と同層に設置される。

本開示の少なくとも１つの実施例は表示基板をさらに提供し、該表示基板は表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記表示領域は開口部を含み、前記周辺領域は前記開口部を少なくとも部分的に取り囲む第１周辺領域を含み、前記第１周辺領域は第１バンク領域と、第２バンク領域と、スペーサ領域とを含み、前記第１バンク領域は前記開口部を少なくとも部分的に取り囲み、前記スペーサ領域は前記第１バンク領域を少なくとも部分的に取り囲み、前記第２バンク領域は前記スペーサ領域を少なくとも部分的に取り囲み、前記表示基板はベース基板と、第１導体化された半導体パターンと、第１導電性パターンと、第２導電性パターンとを含み、前記第１導体化された半導体パターンは前記ベース基板上に位置し、前記第１導電性パターンは、前記第１導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第１導体化された半導体パターンと間隔をおいて絶縁して設置され、前記第２導電性パターンは、前記第１導電性パターンの前記第１導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第１導電性パターンと間隔をおいて絶縁して設置され、前記第１導電性パターンは前記表示領域に使用される電気信号を伝送するように配置され、前記第２導電性パターンは前記第１周辺領域に設置される複数のビアを介して前記第１導体化された半導体パターンに電気的に接続され、前記第１導体化された半導体パターン、前記第１導電性パターン及び前記第２導電性パターンは少なくとも前記第２バンク領域及び前記スペーサ領域に位置し、前記複数のビアの前記スペーサ領域での配列密度は前記第２バンク領域での配列密度よりも小さい。

本開示の少なくとも１つの実施例は表示装置をさらに提供し、本開示のいずれかの実施例に記載の表示基板を含む。

本開示の少なくとも１つの実施例は表示基板の製造方法をさらに提供し、ベース基板を提供するステップと、前記ベース基板上に第１導体化された半導体パターンを形成するステップと、前記第１導体化された半導体パターンに第１導電性パターンを形成し、前記第１導電性パターンは、コンデンサを形成できるように前記第１導体化された半導体パターンと間隔をおいて絶縁して設置されるステップと、前記第１導電性パターンに第２導電性パターンを形成し、前記第２導電性パターンは、コンデンサを形成できるように前記第１導電性パターンと間隔をおいて絶縁して設置されるステップと、を含み、前記表示基板は表示領域と、前記表示領域を取り囲む周辺領域とを含み、前記表示領域は開口部を含み、前記周辺領域は前記開口部を少なくとも部分的に取り囲む第１周辺領域を含み、前記第１周辺領域は第１バンク領域と、第２バンク領域と、スペーサ領域とを含み、前記第１バンク領域は前記開口部を少なくとも部分的に取り囲み、前記スペーサ領域は前記第１バンク領域を少なくとも部分的に取り囲み、前記第２バンク領域は前記スペーサ領域を少なくとも部分的に取り囲み、前記第１導電性パターンは前記表示領域に使用される電気信号を伝送するように配置され、前記第２導電性パターンは前記第１周辺領域に設置される複数のビアを介して前記第１導体化された半導体パターンに電気的に接続され、前記第１導体化された半導体パターン、前記第１導電性パターン及び前記第２導電性パターンは少なくとも前記第１バンク領域及び前記スペーサ領域に位置し、前記複数のビアの前記スペーサ領域での配列密度は前記第１バンク領域での配列密度よりも小さい。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法において、前記第１導体化された半導体パターンに前記第１導電性パターンを形成するステップは、前記第１導体化された半導体パターンに第１絶縁層を形成するステップと、前記第１絶縁層上に前記第１導電性パターンを形成するステップと、を含み、前記第１導電性パターンに前記第２導電性パターンを形成するステップは、前記第１導電性パターンに第２絶縁層を形成するステップと、前記第２絶縁層上に前記第２導電性パターンを形成するステップと、を含み、前記複数のビアは、少なくとも前記第１絶縁層及び前記第２絶縁層内に位置しかつ少なくとも前記第１絶縁層及び前記第２絶縁層を貫通する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、前記第２導電性パターンに第１電極層を形成するステップをさらに含み、前記第１電極層は前記第２導電性パターンに電気的に接続され、前記スペーサ領域内に、前記第１電極層は前記第２導電性パターンを被覆し、かつ前記第１電極層の前記ベース基板に向かう側の表面は前記第２導電性パターンの前記ベース基板とは反対側の表面に接触する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、前記第１電極層上に第１パッケージ層を形成するステップをさらに含み、前記スペーサ領域内に、前記第１パッケージ層は前記第１電極層を被覆し、かつ前記第１パッケージ層の前記ベース基板に向かう側の表面は前記第１電極層の前記ベース基板とは反対側の表面に接触する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、前記表示領域において、前記ベース基板上に画素構造の画素駆動回路を形成するステップをさらに含み、前記画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、前記薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、前記記憶コンデンサは第１コンデンサ電極と、前記第１コンデンサ電極と対向する第２コンデンサ電極とを含み、前記活性層は前記第１導体化された半導体パターンと同層に設置され、前記第２コンデンサ電極は前記第１導電性パターンと同層に設置され、前記ソース及び前記ドレインは前記第２導電性パターンと同層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法において、前記第１コンデンサ電極は前記ゲートと同層に設置される。

本発明の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかに、以下に説明される図面は、本発明を限定するものではなく、本発明のいくつかの実施例に関するものに過ぎない。

ＯＬＥＤ表示装置の平面模式図である。 本開示のいくつかの実施例に係る表示基板の平面模式図である。 図２Ａに示される表示基板の第１周辺領域の平面模式図である。 本開示のいくつかの実施例に係る表示基板の部分断面構造模式図である。 本開示のいくつかの実施例に係る別の表示基板の平面模式図である。 本開示のいくつかの実施例に係る別の表示基板の部分断面構造模式図である。 本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。 本開示のいくつかの実施例に係る第１周辺領域内の複数のビアの配列方式の模式図である。 本開示のいくつかの実施例に係る第１周辺領域内の複数のビアの配列方式の模式図である。 本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。 本開示のいくつかの実施例に係る表示基板の画素駆動回路の等価回路図である。 本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。 本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。 本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。 本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。 本開示のいくつかの実施例に係る表示基板の画素駆動回路の各層の模式図である。

本開示の実施例の目的、技術案及び利点をより明確にするために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案を明確、かつ完全に説明する。明らかに、説明される実施例は本開示の実施例の一部であり、全ての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な労働を必要とせずに得る全ての他の実施例は、いずれも本開示の保護範囲に属する。

特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解できる一般的な意味を有する。本開示で使用される「第１」、「第２」及び類似する用語は、何らかの順序、数又は重要性を示すものではなく、異なる構成要素を区別するためのものに過ぎない。同様に、「１つ」、「１」又は「該」等の類似する用語は、数を制限するものではなく、少なくとも１つが存在することを意味する。「備える」又は「含む」等の類似する用語は、該用語の前に記載された素子又は部材が、該用語の後に列挙される素子又は部材、及びそれらの同等物をカバーし、他の素子又は部材を排除しないことを意味する。

ＯＬＥＤ表示装置における表示デバイスのパッケージ効果を向上させるために、表示領域を取り囲むフレーム領域に高さの異なる２つのバンク構造を設置して水蒸気や酸素ガス等が表示デバイスの内部に浸透することを阻止し、それにより、表示デバイスの各機能層に悪影響を与えることを回避する。関連技術では、表示領域から離れるバンク構造の高さを、表示領域に近いバンク構造の高さよりも僅かに大きく設定し、かつ２つのバンク構造の間のたとえば画素画定層、平坦層等の有機膜層をできるだけすべて除去して「トレンチ」領域を形成し、さらにパッケージした後に形成されたパッケージ層は、水蒸気や酸素ガス等が表示デバイスの内部に浸透することを効果的に阻止することができる。

現在、電子表示製品の継続的な普及に伴って、ユーザーの電子表示製品の機能、外観に対する要件はさらに向上する。ユーザーの様々な実際のニーズを満たすため、電子表示製品の外観又は表示領域は不規則又は特別な形状として設計される必要がある場合がある。

図１はＯＬＥＤ表示装置の平面模式図である。たとえば、図１に示すように、該ＯＬＥＤ表示装置１０は表示領域１０１と、表示領域１０１を取り囲むフレーム領域１０２とを含み、表示領域１０１はたとえば少なくとも一側にノッチ１０３を有する不規則な形状として設計され、該表示装置１０はノッチ１０３の領域にたとえばカメラ、距離センサ等のデバイスが設置されてもよく、それにより狭額縁表示装置を実現するのに有利である。

たとえば、表示装置１０における表示デバイスの各機能層に悪影響をもたらすことを回避するために、表示領域１０１を取り囲むフレーム領域１０２内に高さの異なる２つのバンク構造が設置され、かつ２つのバンク構造の間のたとえば画素画定層、平坦層等の有機膜層をできるだけすべて除去して「トレンチ」領域を形成してもよい。さらに、パッケージした後、形成されたパッケージ層は水蒸気や酸素ガス等が表示装置１０の表示デバイスの内部に浸透することを効果的に阻止することができる。

表示領域１０１はノッチ１０３を有し、そのため、通常、ノッチ１０３の両側に位置する表示領域１０１における複数行の画素ユニットを対応して電気的に接続するためにノッチ１０３を取り囲むフレーム領域１０２内に複数本の金属配線を設置する必要があり、それにより、たとえば該複数行の画素ユニットに使用される走査信号等を提供する。かつ、電気信号を伝送する金属配線の負荷が低く、通常、金属配線の下方に複数本の信号補償配線を設計して信号補償配線と金属配線との間にコンデンサを形成できるようにし、それにより金属配線の伝送負荷を高め、金属配線の電気信号伝送効果を補償し、さらにノッチ１０３の両側に位置する表示領域１０１における画素ユニットに表示異常が発生することを回避する。

通常、フレーム領域１０２に補助電極（及び補助電極を被覆し接触する他の電極）を設置することで、該複数本の信号補償配線と、たとえば駆動電流信号又は駆動電圧信号を提供する電源信号線とを電気的に接続し、それにより、該複数本の信号補償配線は補償コンデンサの形成に必要な電気信号を受信する。補助電極は、通常、該複数本の信号補償配線及び金属配線の上方（すなわちパッケージ層に近い側）に設置され、かつフレーム領域１０２に設置される複数のビアを介して信号補償配線に電気的に接続される。また、金属配線の数により、ノッチ１０３を取り囲むフレーム領域１０２内に、金属配線の一部は「トレンチ」領域に設置される必要があり、対応して、該部分の金属配線の伝送負荷を補償するために、信号補償配線も「トレンチ」領域まで延伸して「トレンチ」領域に位置する金属配線とコンデンサを形成する必要があり、したがって、「トレンチ」領域で補助電極と信号補償配線とを電気的に接続するための複数のビアを開ける必要もある。

しかしながら、フレーム領域１０２内の２つのバンク構造の間のたとえば画素画定層、平坦層等の有機膜層をできるだけ除去する必要があり、従って、形成されたパッケージ層は「トレンチ」領域内に補助電極（又は補助電極を被覆する他の電極）の膜層表面を被覆し直接接触する。補助電極と信号補償配線との間に設置される複数のビアにより、補助電極（又は補助電極を被覆する他の電極）の膜層表面に複数のピットは発生し、膜層表面が上下の起伏状に形成されて非平坦になる。さらに、ＯＬＥＤ表示装置１０の「トレンチ」領域をパッケージする場合、補助電極（又は補助電極を被覆する他の電極）に形成されたパッケージ層の膜層表面も対応して上下の起伏状になり、パッケージ層の膜層表面は非平坦になり、さらにパッケージ層の膜層表面に割れが発生しやすくなる。生じた割れはパッケージ層に沿って拡張し、かつパッケージ層を破壊しやすいため、パッケージ層が水蒸気や酸素ガス等の表示デバイスの内部への浸透を防止することは不可能又は困難になり、それにより、表示デバイスにおける機能層が腐食され又は失効になることを引き起こし、表示装置の性能に深刻な悪影響をもたらし、さらに表示装置の歩留まりを大幅に低減させ、表示装置の耐用年数を短縮する。

本開示の少なくとも１つの実施例は表示基板を提供し、該表示基板は表示領域と、表示領域を取り囲む周辺領域とを含む。表示領域は開口部を含み、周辺領域は開口部を少なくとも部分的に取り囲む第１周辺領域を含み、第１周辺領域は第１バンク領域と、第２バンク領域と、スペーサ領域とを含み、第１バンク領域は開口部を少なくとも部分的に取り囲み、スペーサ領域は第１バンク領域を少なくとも部分的に取り囲み、第２バンク領域はスペーサ領域を少なくとも部分的に取り囲む。表示基板はベース基板と、第１導体化された半導体パターンと、第１導電性パターンと、第２導電性パターンとを含み、第１導体化された半導体パターンは、ベース基板上に位置し、第１導電性パターンは、第１導体化された半導体パターンのベース基板から離れる側に位置し、コンデンサを形成できるように第１導体化された半導体パターンと間隔をおいて絶縁して設置され、第２導電性パターンは、第１導電性パターンの第１導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように第１導電性パターンと間隔をおいて絶縁して設置され、第１導電性パターンは表示領域に使用される電気信号を伝送するように配置され、第２導電性パターンは第１周辺領域に設置される複数のビアを介して第１導体化された半導体パターンに電気的に接続され、第１導体化された半導体パターン、第１導電性パターン及び第２導電性パターンは少なくとも第１バンク領域及びスペーサ領域に位置し、複数のビアのスペーサ領域での配列密度は第１バンク領域での配列密度よりも小さく、たとえばスペーサ領域での隣接するビアの間の距離は第１バンク領域での隣接するビアの間の距離よりも大きい。

本開示の上記実施例に係る表示基板は、第２導電性パターンと第１導体化された半導体パターンとを電気的に接続するための複数のビアのスペーサ領域での配列密度を低減することで、ビアの設計に起因するスペーサ領域に位置する第２導電性パターンの膜層表面の上下起伏の現象を低減し、第２導電性パターンの膜層表面をより平坦にし、かつさらに第２導電性パターンを被覆する第１電極層及びパッケージ層の膜層表面をいずれもより平坦にすることができ、それにより、パッケージ層の表面に割れが発生することを低減又は回避する。それにより、本開示の上記実施例に係る表示基板は、製造されたパッケージ層の均一性及び一致性を向上させ、パッケージ層の表示基板に対するパッケージ効果を改善することができ、それにより、水蒸気や酸素ガス等が表示デバイスの内部に浸透して表示装置の機能層にたとえば腐食又は失効等の悪影響をもたらすことを効果的に回避し、さらに表示基板の性能及び歩留まりを向上させ、表示基板の耐用年数を延ばす。

以下、図面を参照しながら本開示のいくつかの実施例を詳細に説明する。なお、異なる図面における同じ図面番号は説明された同じ要素を指すために使用される。

図２Ａは本開示のいくつかの実施例に係る表示基板の平面模式図であり、図２Ｂは図２Ａに示される表示基板の第１周辺領域の平面模式図であり、図２Ｃは本開示のいくつかの実施例に係る表示基板の部分断面構造模式図である。たとえば、図２Ｃは図２Ａに示される表示基板のＡ－Ａ’線に沿った断面構造模式図である。

たとえば、図２Ａ－図２Ｃに示すように、表示基板２０は表示領域２０１と、表示領域２０１を取り囲む周辺領域２０２とを含む。表示領域２０１は開口部を含み、該開口部は密閉開口部又は非密閉開口部であってもよく、開口部の位置する領域にたとえばカメラ、距離センサ等のデバイスが設置されてもよく、それにより、狭額縁表示装置を実現するのに有利である。たとえば、該開口部は図２Ａに示された、表示領域２０１の少なくとも一側に形成されるノッチ（非密閉開口部の例）であり、周辺領域２０２は該開口部を少なくとも部分的に取り囲む第１周辺領域２０３を含む。第１周辺領域２０３は第１バンク領域２０４と、第２バンク領域２０５と、スペーサ領域２０６とを含み、第１バンク領域２０４は開口部を少なくとも部分的に取り囲み、スペーサ領域２０６は第１バンク領域２０４を少なくとも部分的に取り囲み、第２バンク領域２０５はスペーサ領域２０６を少なくとも部分的に取り囲み、それにより、第１バンク領域２０４、スペーサ領域２０６及び第２バンク領域２０５は開口部に対して近くから遠くまで設置される。

表示基板２０はベース基板２１０と、第１導体化された半導体パターン２２０と、第１導電性パターン２３０と、第２導電性パターン２４０とを含む。第１導体化された半導体パターン２２０はベース基板２１０上に位置し、第１導電性パターン２３０は、第１導体化された半導体パターン２２０のベース基板２１０から離れる側に位置し、コンデンサを形成できるように第１導体化された半導体パターン２２０と間隔をおいて絶縁して設置され、第２導電性パターン２４０は、第１導電性パターン２３０の第１導体化された半導体パターン２２０から離れる側に位置し、コンデンサを形成できるように第１導電性パターン２３０と間隔をおいて絶縁して設置される。第１導電性パターン２３０は表示領域２０１に使用される電気信号を伝送するように配置され、たとえば該電気信号は表示領域２０１の画素駆動回路に使用されるゲート走査信号、発光制御信号、リセット信号等のうちの１種又は複数種であってもよい。第２導電性パターン２４０は第１周辺領域２０３に設置される複数のビア２５０を介して第１導体化された半導体パターン２２０に電気的に接続される。第１導体化された半導体パターン２２０、第１導電性パターン２３０及び第２導電性パターン２４０は少なくとも第１バンク領域２０４及びスペーサ領域２０６に位置し、複数のビア２５０のスペーサ領域２０６での配列密度は第１バンク領域２０４での配列密度よりも小さい。

いくつかの実施例では、図２Ａと図２Ｃに示すように、第１導電性パターン２３０は第１方向Ｒ１に沿って並列して配列される複数本の第１配線２３１を含み、第１導体化された半導体パターン２２０は第２方向Ｒ２に沿って並列して配列される複数本の第２配線２２１を含み、第１方向Ｒ１は第２方向Ｒ２とは異なる。たとえば、第１方向Ｒ１は第２方向Ｒ２と垂直であってもよく、複数本の第１配線２３１と複数本の第２配線２２１をそれぞれ交差して配列させ、それにより、複数本の第１配線２３１と複数本の第２配線２２１との間にコンデンサを形成させることができ、さらに複数本の第１配線２３１の伝送負荷を高め、複数本の第１配線２３１の電気信号の伝送効果を補償し、表示領域２０１における各部分の表示効果を均一かつ一致に維持することができる。

いくつかの実施例では、図２Ｃに示される表示基板２０において、第１バンク領域２０４内に、隣接する２本の第１配線２３１の間にはいずれも１つのビア２５０が設置され、スペーサ領域２０６内に、第１配線２３１の２つおきに１つのビアが設置され、それにより、スペーサ領域２０６内の隣接するビア２５０の間の距離は第１バンク領域２０４内の隣接するビア２５０の間の距離よりも大きく、ビア２５０のスペーサ領域２０６での配列密度は第１バンク領域２０４での配列密度よりも小さい。

本開示の上記実施例では、複数のビア２５０のスペーサ領域２０６での配列密度を低減することで、ビアの設計に起因するスペーサ領域２０６に位置する第２導電性パターン２４０の表面の上下起伏の現象を低減し、さらに第２導電性パターン２４０の膜層表面をより平坦にすることができる。それにより、第２導電性パターン２４０を被覆する構造層又は機能層（たとえば、以下に述べる第１電極層２７０）のベース基板２１０とは反対側の表面をより平坦にすることができ、さらに表示基板２０における表示デバイスをパッケージする場合、形成されたパッケージ層（たとえば、以下に述べる第１パッケージ層２８１）のベース基板２１０とは反対側の表面をより平坦にすることができ、それによりパッケージ層の表面に割れが発生することを低減又は回避し、製造されたパッケージ層の均一性及び一致性を向上させる。従って、上記実施例では、表示基板２０のパッケージ効果は顕著に改善され、水蒸気や酸素ガス等が表示基板２０の表示装置の内部に浸透するため表示デバイスに悪影響をもたらすことを効果的に回避することができ、さらに表示基板２０の性能及び歩留まりを向上させ、表示基板２０の耐用年数を延ばす。

なお、図２Ｃに示される本開示の実施例では、第１バンク領域２０４内に、隣接する２本の第１配線２３１の間に１つのビア２５０が設置され、スペーサ領域２０６内に、第１配線２３１の２つおきに１つのビアが設置される。本開示の他のいくつかの実施例では、第１バンク領域２０４内に、隣接する２本の第１配線２３１の間に１つのビア２５０が設置され、スペーサ領域２０６内に、第１配線２３１の３本又は３本以上おきに１つのビア２５０が設置されることであってもよい。本開示の他のいくつかの実施例では、第１バンク領域２０４内に、第１配線２３１のｎ（ｎは１よりも大きい整数）本おきに１つのビア２５０が設置され、スペーサ領域２０６内に、第１配線２３１のｎ＋ｍ（ｍは０よりも大きい整数）本おきに１つのビア２５０が設置されることであってもよい。すなわち、本開示の実施例では、複数のビアのスペーサ領域での配列密度は第１バンク領域での配列密度よりも小さければよく、本開示の実施例は、スペーサ領域及び第１バンク領域内のビアの具体的な配列方式又は配列数を制限しない。

なお、図２Ｃに示される本開示の実施例では、第１バンク領域２０４及びスペーサ領域２０６内の第１方向Ｒ１に沿って配列される第１配線２３１の具体的な数は、例示的な説明に過ぎない。たとえば、本開示の他のいくつかの実施例では、第１配線２３１の設置数は、表示領域２０１内の開口部の両側に位置する画素ユニットの行数又は異なる実際のニーズに応じて確定でき、第１バンク領域２０４及びスペーサ領域２０６内に配列される第１配線２３１の数は、たとえば第１バンク領域２０４及びスペーサ領域２０６の実際のサイズ、第１配線２３１の設置ニーズ（たとえば第１配線２３１の幅等）に基づいて対応して調整でき、本開示の実施例はこれについて制限しない。

たとえば、図２Ｃに示される本開示の実施例では、第１方向Ｒ１における、第１バンク領域２０４、スペーサ領域２０６及び第２バンク領域２０５の幅はいずれも約４０μｍに設定されてもよく、たとえば３５μｍ～４５μｍの範囲内に設定されてもよい。

いくつかの実施例では、図２Ｃに示すように、表示基板２０は第１絶縁層２６１と、第２絶縁層２６２とをさらに含む。第１絶縁層２６１は第１導体化された半導体パターン２２０のベース基板２１０から離れる側に位置し、第１導電性パターン２３０は第１絶縁層２６１の第１導体化された半導体パターン２２０から離れる側に位置し、第２絶縁層２６２は第１導電性パターン２３０の第１絶縁層２６１から離れる側に位置し、第２導電性パターン２４０は第２絶縁層２６２の第１導電性パターン２３０から離れる側に位置する。複数のビア２５０は少なくとも、第１絶縁層２６１及び第２絶縁層２６２内に位置しかつ第１絶縁層２６１及び第２絶縁層２６２を少なくとも貫通する。

たとえば、第１導体化された半導体パターン２２０の複数本の第２配線２２１及び第１導電性パターン２３０の複数本の第１配線２３１は、第１絶縁層２６１を誘電体材料として使用してコンデンサを形成し、さらに複数本の第１配線２３１の伝送負荷を高め、複数本の第１配線２３１の電気信号の伝送効果を補償し、表示基板２０の表示領域２０１における各部分の表示効果を均一かつ一致に維持することができる。

いくつかの実施例では、図２Ｃに示すように、表示基板２０は第１電極層２７０をさらに含む。第１電極層２７０は、第２導電性パターン２４０のベース基板２１０から離れる側に位置しかつ第２導電性パターン２４０に電気的に接続される。スペーサ領域２０６内に、第１電極層２７０は第２導電性パターン２４０を被覆し、かつ第１電極層２７０のベース基板２１０に向かう側の表面は第２導電性パターン２４０のベース基板２１０とは反対側の表面に接触する。

いくつかの実施例では、図２Ｃに示すように、表示基板２０は第１パッケージ層２８１をさらに含む。第１パッケージ層２８１は第１電極層２７０のベース基板２１０から離れる側に位置する。スペーサ領域２０６内に、第１パッケージ層２８１は第１電極層２７０を被覆し、かつ第１パッケージ層２８１のベース基板２１０に向かう側の表面は第１電極層２７０のベース基板２１０とは反対側の表面に接触する。

上記実施例では、複数のビア２５０のスペーサ領域２０６での配列密度を低減することで、スビアの設計に起因するスペーサ領域２０６に位置する第２導電性パターン２４０の表面の上下起伏の現象を低減し、第２導電性パターン２４０の膜層表面をより平坦にし、さらに第２導電性パターン２４０を被覆する第１電極層２７０及び第１電極層２７０を被覆する第１パッケージ層２８１の膜層表面をいずれもより平坦にし、第１パッケージ層２８１の表面に割れが発生することを低減又は回避する。それにより、製造された第１パッケージ層２８１の均一性及び一致性を向上させ、第１パッケージ層２８１の表示基板２０の表示デバイスのパッケージ効果を改善し、水蒸気や酸素ガス等が表示基板２０の表示デバイスの内部に浸透するため表示デバイスに悪影響をもたらすことを効果的に回避することができ、さらに表示基板２０の性能及び歩留まりを向上させ、表示基板２０の耐用年数を延ばす。

いくつかの実施例では、図２Ｃに示すように、表示基板２０は第１バンク構造と、第２バンク構造とをさらに含み。第１バンク構造は第１バンク領域２０４内に位置し、第２バンク構造は第２バンク領域２０５内に位置する。第１バンク領域２０４において、第１バンク構造は第１電極層２７０のベース基板２１０から離れる側に位置し、第１パッケージ層２８１は第１バンク構造の第１電極層２７０から離れる側に位置しかつ第１バンク構造を被覆する。第２バンク領域２０５において、第２バンク構造は第２導電性パターン２４０のベース基板２１０から離れる側に位置し、かつ第２バンク構造の一部は第１電極層２７０を被覆し、第１パッケージ層２８１は第１電極層２７０及び第２バンク構造の第２導電性パターン２４０から離れる側に位置しかつ第１電極層２７０及び第２バンク構造を被覆する。

いくつかの実施例では、図２Ｃに示すように、第１パッケージ層２８１の第１バンク領域２０４に位置する部分のベース基板２１０とは反対側の表面とベース基板２１０との間の最大距離Ｄ１は、第１パッケージ層２８１のスペーサ領域２０６に位置する部分のベース基板２１０とは反対側の表面とベース基板２１０との間の最大距離Ｄ３よりも大きい。第１パッケージ層２８１の第２バンク領域２０５に位置する部分のベース基板２１０とは反対側の表面とベース基板２１０との間の最大距離Ｄ２は、第１パッケージ層２８１のスペーサ領域２０６に位置する部分のベース基板２１０とは反対側の表面とベース基板２１０との間の最大距離Ｄ３よりも大きい。したがって、表示基板２０はスペーサ領域２０６内のたとえば画素画定層、平坦層等の有機膜層を除去した後、第１バンク構造及び第２バンク構造によって第１周辺領域２０３内に「トレンチ」を形成し、それによりパッケージした後に水蒸気や酸素ガス等が表示基板２０の表示デバイスの内部に浸透することを効果的に阻止し、表示デバイスの各機能層又は構造層等に悪影響をもたらすことを回避することができる。

いくつかの実施例では、図２Ｃに示すように、第１パッケージ層２８１の第１バンク領域２０４に位置する部分のベース基板２１０とは反対側の表面とベース基板２１０との間の最大距離Ｄ１は、第１パッケージ層２８１の第２バンク領域２０５に位置する部分のベース基板２１０とは反対側の表面とベース基板２１０との間の最大距離Ｄ２よりも小さい。それにより、ベース基板２１０からの高さが異なる第１バンク構造及び第２バンク構造によって、パッケージした後に水蒸気や酸素ガス等が表示基板２０の表示デバイスの内部に浸透することをさらに効果的に阻止し、さらに表示デバイスの各機能層又は構造層等に悪影響をもたらすことを回避することができる。

いくつかの実施例では、図２Ｃに示すように、表示基板２０は、スペーサ領域２０６を除かれた第１周辺領域２０３に位置する第３絶縁層２６３、第４絶縁層２６４及び第５絶縁層２６５をさらに含む。第１バンク構造は第４絶縁層２６４と第５絶縁層２６５の積層構造を含み、第２バンク構造は第３絶縁層２６３、第４絶縁層２６４及び第５絶縁層２６５の積層構造を含む。

第１バンク領域２０４において、第４絶縁層２６４は第１電極層２７０のベース基板２１０から離れる側に位置し、第５絶縁層２６５は第４絶縁層２６４の第１電極層２７０から離れる側に位置し、第１パッケージ層２８１は、第５絶縁層２６５の第４絶縁層２６４から離れる側に位置し、かつ第５絶縁層２６５のベース基板２１０とは反対側の表面、第５絶縁層２６５の少なくとも一側の側面及び第４絶縁層２６４の少なくとも一側の側面を被覆する。

第２バンク領域２０５において、第３絶縁層２６３は第２導電性パターン２４０のベース基板２１０から離れる側に位置し、第１電極層２７０は第３絶縁層２６３のベース基板２１０とは反対側の表面の一部及び第３絶縁層２６３の第１バンク領域２０４に近い側の側面を被覆し、第４絶縁層２６４は第３絶縁層２６３及び第１電極層２７０の第２導電性パターン２４０から離れる側に位置し、第５絶縁層２６５は第４絶縁層２６４の第３絶縁層２６３及び第１電極層２７０から離れる側に位置し、第１パッケージ層２８１は、第５絶縁層２６５の第４絶縁層２６４から離れる側に位置し、かつ第５絶縁層２６５のベース基板２１０とは反対側の表面、第５絶縁層２６５の少なくとも一側の側面、第４絶縁層２６４の少なくとも一側の側面、第３絶縁層２６３のベース基板２１０とは反対側の表面の一部及び第３絶縁層２６３の第１バンク領域２０４から離れる側の側面を被覆する。

いくつかの実施例では、図２Ｃに示すように、第２バンク領域２０５内に、第３絶縁層２６３は、第２導電性パターン２４０のベース基板２１０とは反対側の表面の一部及び第２導電性パターン２４０の第１バンク領域２０４から離れる側の側面を被覆する。

いくつかの実施例では、図２Ｃに示すように、表示基板２０は第２パッケージ層２８２をさらに含む。第２パッケージ層２８２は、第１パッケージ層２８１の第１電極層２７０から離れる側に位置しかつ第１パッケージ層２８１を被覆する。たとえば、第１パッケージ層２８１及び第２パッケージ層２８２はいずれも有機パッケージ層であってもよく、第１パッケージ層２８１と第２パッケージ層２８２が積み重なるように設置されることで、さらに水蒸気や酸素ガス等が表示基板２０の表示デバイスの内部に浸透することは困難になる。

なお、図２Ｃに示される本開示の実施例では、第１導体化された半導体パターン２２０と第１導電性パターン２３０との間に一層の第１絶縁層２６１のみが設置され、第１導電性パターン２３０と第２導電性パターン２４０との間に一層の第２絶縁層２６２のみが設置される。本開示の他のいくつかの実施例では、第１導体化された半導体パターン２２０と第１導電性パターン２３０との間には、第１絶縁層２６１に加えて他の絶縁層又は他の構造層又は機能層が設置されてもよく、第１導電性パターン２３０と第２導電性パターン２４０との間に、第２絶縁層２６２に加えて、同様に、他の絶縁層又は他の構造層又は機能層が設置されてもよく、ビアが対応する絶縁層を貫通して第１導体化された半導体パターン２２０を第２導電性パターン２４０に電気的に接続できるようにし、さらに第１導電性パターン２３０と第１導体化された半導体パターン２２０との間に補償コンデンサを形成できることを満たすだけでよく、本開示の実施例はこれについて具体的に制限しない。

なお、本開示の他のいくつかの実施例では、第１周辺領域において、表示基板は、図２Ｃに示された、たとえば第１導体化された半導体パターン、第１導電性パターン、第２導電性パターン、第１絶縁層、第２絶縁層等に加えて他の構造又は機能層を含んでもよく、第１導電性パターンと第１導体化された半導体パターンとの間にコンデンサを形成して補償効果を実現できることを満たすだけでよい。本開示の実施例はこれについて制限しない。

なお、図２Ｃに示される断面構造は図２Ａに示される表示基板２０のＡ－Ａ’に沿った断面構造であってもよく、又は本開示の他のいくつかの実施例では、図２Ｃに示される断面構造はたとえば図３に示される表示基板３０（表示領域３０１を含む）のＢ－Ｂ’線に沿った断面構造にであってもよく、図３に示される表示基板３０の開口部は密閉である。すなわち、本開示の実施例は表示基板の表示領域の開口部の具体的な形状及び設置位置等について制限しない。

なお、本開示の実施例は表示基板の形状又は輪郭等についても制限せず、たとえば本開示の実施例の表示基板は図２Ａ又は図３に示される四角形であってもよく、たとえば円形、正六角形、正八角形等の他の適切な規則な形状又は不規則な形状等であってもよい。本開示の実施例はこれについて制限しない。

いくつかの実施例では、ベース基板２１０はガラス板、石英板、金属板又は樹脂系板等であってもよい。たとえば、ベース基板２１０の材料は有機材料を含んでもよく、たとえば該有機材料はポリイミド、ポリカーボネート、ポリアクリレート、ポリエーテルイミド、ポリエーテルスルホン、ポリエチレンテレフタレート及びポリエチレンナフタレート等の樹脂系材料であってもよい。たとえば、ベース基板２１０は可撓性基板又は非可撓性基板であってもよく、本開示の実施例はこれについて制限しない。

いくつかの実施例では、第１絶縁層２６１、第２絶縁層２６２、第３絶縁層２６３、第４絶縁層２６４、及び第５絶縁層２６５の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素等の無機絶縁材料を含んでもよく、又はポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン又はフェノール樹脂等の有機絶縁材料を含んでもよい。本開示の実施例は第１絶縁層、第２絶縁層、第３絶縁層、第４絶縁層、及び第５絶縁層の材料についていずれも具体的に限定しない。たとえば、第１絶縁層、第２絶縁層、第３絶縁層、第４絶縁層、及び第５絶縁層の材料は互いに同じまたは部分的に同じであってよく、互いに異なってもよく、本開示の実施例はこれについて制限しない。

いくつかの実施例では、第１導体化された半導体パターン２２０の複数本の第２配線２２１の材料は多結晶シリコン又は酸化物半導体（たとえば、インジウムガリウム亜鉛酸化物）を含んでもよい。

いくつかの実施例では、第１導電性パターン２３０の複数本の第１配線２３１の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造を含んでもよい。

いくつかの実施例では、第２導電性パターン２４０の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造、たとえば、該多層構造は多層金属層の積層構造（たとえばチタン、アルミニウム及びチタンの３層の金属積層構造（Ａｌ／Ｔｉ／Ａｌ））である。

いくつかの実施例では、第１電極層２７０の材料は酸化インジウムスズ（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等の少なくとも１種の導電性酸化物材料を含み、又は高反射率を有する銀（Ａｇ）等の金属を反射層として含んでもよい。

いくつかの実施例では、第１パッケージ層２６１及び第２パッケージ層２６２の材料は窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素等の絶縁材料を含んでもよい。窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素等の無機材料の緻密性は高く、水、酸素等の侵入を防止することができる。

たとえば、本開示のいくつかの実施例では、複数のビアのスペーサ領域での配列密度は０に設定されてもよく、すなわち、スペーサ領域内にビアが設置されない。それにより、スビアの設計に起因するスペーサ領域に位置する第２導電性パターンの表面の上下起伏の現象を解消し又はさらに低減し、第２導電性パターンの膜層表面を均一かつ平坦に維持することができる。さらに、第２導電性パターンを被覆する第１電極層及び第１電極層を被覆する第１パッケージ層の膜層表面をいずれも均一かつ平坦に維持することができ、それにより、第１パッケージ層の表面に割れが発生する現象を回避し又は顕著に低減し、さらに第１パッケージ層の均一性及び一致性を向上させ、第１パッケージ層の表示基板に対するパッケージ効果を改善する。さらに、第１パッケージ層を被覆する第２パッケージ層の膜層表面を均一かつ平坦に維持し、第２パッケージ層の表面に割れが発生する現象を回避又は顕著に低減することができ、それにより、製造された第２パッケージ層の表面の均一性及び一致性を向上させ、第２パッケージ層の表示基板に対するパッケージ効果を改善する。

図４は本開示のいくつかの実施例に係る別の表示基板の部分断面構造模式図である。たとえば、図４は、図２Ａに示される表示基板のＡ－Ａ’線に沿った断面構造模式図であってもよく、又は図３に示される表示基板のＢ－Ｂ’線に沿った断面構造模式図であってもよい。たとえば、第１導体化された半導体パターン４２０、第２導電性パターン４４０及びビア４５０を除く図４に示される表示基板４０の他の構造はいずれも図２Ｃに示される表示基板２０と基本的に同じ又は類似し、ここで詳細な説明は省略する。

いくつかの実施例では、図４に示すように、第１導体化された半導体パターン４２０、第２導電性パターン４４０及び複数のビア４５０は第１バンク領域４０４、スペーサ領域４０６及び第２バンク領域４０５に位置する。それにより、第１バンク領域４０４及び第２バンク領域４０５には、いずれも第１導体化された半導体パターン４２０と第２導電性パターン４４０を電気的に接続できるためのビア４５０を設置することで、第１導体化された半導体パターン４２０と第２導電性パターン４４０との間の電気的な接続効果をさらに向上させることができる。

いくつかの実施例では、図４に示すように、複数のビア４５０のスペーサ領域４０６での配列密度は０に設定されてもよい。つまり、第１導体化された半導体パターン４２０と第２導電性パターン４４０との間の電気的な接続効果を確保する場合、表示基板４０のスペーサ領域４０６内にビア４５０を設置しなくてもよく、それにより、スビアの設計に起因するスペーサ領域４０６に位置する第２導電性パターン４４０の表面の上下起伏の現象を解消又はさらに低減し、第２導電性パターン４４０の膜層表面を均一かつ平坦に維持することができる。さらに、第２導電性パターン４４０を被覆する第１電極層４７０及び第１電極層４７０を被覆する第１パッケージ層４８１の膜層表面を均一かつ平坦に維持することができ、それにより第１パッケージ層４８１の表面に割れが発生する現象を回避又は顕著に低減し、第１パッケージ層４８１の均一性及び一致性をさらに向上させ、さらに第１パッケージ層４８１の表示基板４０に対するパッケージ効果を改善する。さらに、第１パッケージ層４８１を被覆する第２パッケージ層４８２の膜層表面を均一かつ平坦に維持し、第２パッケージ層４８２の表面に割れが発生する現象を回避又は顕著に低減することができ、それにより製造された第２パッケージ層４８２の表面の均一性及び一致性を向上させ、第２パッケージ層４８２の表示基板４０に対するパッケージ効果を改善する。

たとえば、図４に示される本開示の実施例では、複数のビア４５０の第１バンク領域４０４での配列密度は第２バンク領域４０５での配列密度と同じである。本開示の他のいくつかの実施例では、複数のビアの第１バンク領域での配列密度は第２バンク領域での配列密度と異なってもよく、本開示の実施例はこれについて制限しない。

図５は本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。たとえば、図５は、図２Ａに示される表示基板のＡ－Ａ’線に沿った断面構造模式図であってもよく、又は図３に示される表示基板のＢ－Ｂ’線に沿った断面構造模式図であってもよい。たとえば、第１導体化された半導体パターン５２０、第１導電性パターン５３０、第２導電性パターン５４０及びビア５５０を除く図５に示される表示基板５０の他の構造は、いずれも図２Ｃに示される表示基板２０と基本的に同じ又は類似し、又は第１導電性パターン５３０を除く図５に示される表示基板４０の他の構造はいずれも図４に示される表示基板４０と基本的に同じ又は類似し、ここで詳細な説明は省略する。

いくつかの実施例では、図５に示すように、図４に示される表示基板４０に対して、第１導電性パターン５３０はさらに第２バンク領域５０５に位置する。つまり、第１導体化された半導体パターン５２０、第１導電性パターン５３０、第２導電性パターン５４０及び複数のビア５５０はいずれも少なくとも第１バンク領域５０４、第２バンク領域５０５及びスペーサ領域５０６に位置する。

いくつかの実施例では、図５に示すように、複数のビア５５０のスペーサ領域４０６での配列密度は０である。それにより、第１導体化された半導体パターン５２０と第２導電性パターン５４０との間の電気的な接続効果を確保する場合、表示基板５０のスペーサ領域５０６内にビア５５０を設置しないことで、ビア設計によるスペーサ領域５０６に位置する第２導電性パターン５４０の表面の上下起伏の現象を解消又はさらに低減し、第２導電性パターン５４０の膜層表面を均一かつ平坦に維持することができる。さらに、第２導電性パターン５４０を被覆する第１電極層５７０及び第１電極層５７０を被覆する第１パッケージ層５８１の膜層表面を均一かつ平坦に維持することができ、それにより第１パッケージ層５８１の表面に割れが発生する現象を回避又は顕著に低減し、さらに製造された第１パッケージ層５８１の均一性及び一致性をさらに向上させ、第１パッケージ層５８１の表示基板５０に対するパッケージ効果を改善する。

たとえば、図５に示される本開示の実施例では、ビア５５０の第１バンク領域５０４での配列密度は第２バンク領域５０５での配列密度と同じである。本開示の他のいくつかの実施例では、ビアの第１バンク領域での配列密度は第２バンク領域での配列密度と異なってもよい。たとえば、ビアの第１バンク領域での配列密度を第２バンク領域での配列密度よりも大きくし、かつ第２バンク領域での配列密度をスペーサ領域での配列密度よりも大きくすることもよく、又は、ビアの第２バンク領域での配列密度を第１バンク領域での配列密度よりも大きくし、かつ第１バンク領域での配列密度をスペーサ領域での配列密度よりも大きくすることもよく、本開示の実施例はこれについて制限しない。

本開示の他のいくつかの実施例では、ビアの第１バンク領域での配列密度がスペーサ領域での配列密度よりも大きい場合、ビアの第２バンク領域での配列密度をスペーサ領域での配列密度と同じに設定してもよく、たとえばビアの第２バンク領域での配列密度及びスペーサ領域での配列密度をいずれも０に設定してもよい。又は、本開示の他のいくつかの実施例では、ビアの第２バンク領域での配列密度がスペーサ領域での配列密度よりも大きい場合、ビアの第１バンク領域での配列密度をスペーサ領域での配列密度と同じに設定してもよく、たとえばビアの第１バンク領域での配列密度及びスペーサ領域での配列密度をいずれも０に設定してもよい。本開示の実施例はこれについて制限しない。

たとえば、本開示の他のいくつかの実施例では、第１導体化された半導体パターンと第２導電性パターンを、第１バンク領域及び第２バンク領域に設置されるビアを介して電気的に接続する場合、スペーサ領域内に実際のニーズに応じてビアを設置してもよく、複数のビアのスペーサ領域での配列密度が第１バンク領域及び第２バンク領域での配列密度よりも小さいことを満たすだけでよい。本開示の実施例はこれについて制限しない。

図６Ａ及び図６Ｂは本開示のいくつかの実施例に係る第１周辺領域内の複数のビアの配列方式の模式図である。たとえば、図６Ａ及び図６Ｂは第１周辺領域５０３内の図５に示される表示基板５０における複数のビア５５０の配列方式の模式図である。なお、説明の便宜上、図６Ａは第１導体化された半導体パターン５２０、第１導電性パターン５３０及び第２導電性パターン５４０の間の設置関係のみを示し、図６Ｂは第１導体化された半導体パターン５２０、第１導電性パターン５３０、第２導電性パターン５４０及び第１電極層５７０の間の設置関係を示し、表示基板５０における他の構造又は機能層の設計は本分野の一般的な設置形態を参照してもよく、ここで詳細な説明は省略する。

たとえば、図５に示される表示基板５０を例とし、図６Ａは、ベース基板５１０の表面と平行な平面内の第１導体化された半導体パターン５２０、第１導電性パターン５３０及び第２導電性パターン５４０の位置関係、及び複数のビア５５０の配列方式を示し、図６Ｂは、ベース基板５１０の表面と平行な平面内の第１導体化された半導体パターン５２０、第１導電性パターン５３０、第２導電性パターン５４０及び第１電極層５７０の位置関係、及び複数のビア５５０の配列方式を示す。

いくつかの実施例では、図６Ａ及び図６Ｂに示すように、第１導体化された半導体パターン５２０は第２方向Ｒ２に沿って配列される複数本の第２配線５２１を含み、第１導電性パターン５３０は第１方向Ｒ１に沿って配列される複数本の第１配線５３１を含み、第１方向Ｒ１は第２方向Ｒ２と垂直である。

たとえば、複数本の第１配線５３１は第１方向Ｒ１に沿って間隔をおいて配列され、かつ各本の第１配線５３１と複数本の第２配線５２１は互いに部分的に重複する。複数本の第２配線５２１は第２方向Ｒ２に沿って間隔をおいて配列され、かつ各本の第２配線５２１と複数本の第１配線５３１は互いに部分的に重複する。たとえば、ビア５５０は第２配線５２１の第１配線５３１と重複しない部分に設置されてもよく、すなわち２本の隣接する第１配線５３１の間の隙間内に設置される。

たとえば、第１電極層５７０は第１バンク領域５０４内に設置されるビア５５０を被覆し、かつ少なくとも第２バンク領域５０５内に設置されるビア５５０の一部を被覆する。

たとえば、第１バンク領域５０４及びスペーサ領域５０６内に、第１電極層５７０は複数本の第１配線５３１及び複数本の第２配線５２１を被覆する。第２バンク領域５０５内に、第１電極層５７０は複数本の第１配線５３１のうちの配線の一部を被覆し、かつそれぞれ複数本の第２配線５２１のそれぞれの一部を被覆する。

なお、図６Ａ及び図６Ｂに示される実施例では、複数本の第１配線５３１はいずれも同じ材料を用い、本開示の他のいくつかの実施例では、複数本の第１配線５３１はそれぞれ異なる材料で交互に形成されてもよく、本開示の実施例はこれについて制限しない。

複数本の第１配線５３１は表示領域の画素構造における特定の構造と同層に形成されてもよい。複数本の第１配線５３１は表示領域の画素構造における２つの構造と同層に形成されてもよく、すなわち、第１配線の一部は画素構造における１つの構造と同層に形成され、第１配線の他部は画素構造におけるもう１つの構造と同層に形成される。いくつかの実施例では、この２つの部分の第１配線は交互に配列されて複数本の第１配線５３１を形成する。複数本の第１配線５３１は表示領域の画素構造における３つの構造と同層に形成されてもよく、すなわち、第１配線の第１部分は画素構造における一番目の構造と同層に形成され、第１配線の第２部分は画素構造における二番目の構造と同層に形成され、第１配線の第３部分は画素構造における三番目の構造と同層に形成される。いくつかの実施例では、第１配線のこの３つの部分にはそれぞれ１本の配線を有し、３本の配線は１グループとして順に配列され、複数グループは配列して複数本の第１配線５３１を形成し、別のいくつかの実施例では、第１配線のこの３つの部分のそれぞれは全体として１つのグループになり、３つのグループは配列して複数本の第１配線５３１を形成する。

なお、第２方向Ｒ２において、各本の第２配線５２１に開けられるビア５５０の数は例示的な説明に過ぎない。本開示の他のいくつかの実施例では、第２方向Ｒ２において、各本の第２配線に開けられるビアの数は第２配線の第２方向Ｒ２の幅又は製造プロセスの精度等の要素に応じて確定でき、本開示の実施例はこれについて制限しない。

たとえば、本開示のいくつかの実施例では、スペーサ領域内に、第２導電性パターンのベース基板での正投影は第２絶縁層のベース基板での正投影と重なり、かつ第２導電性パターンのベース基板での正投影の面積は第２絶縁層のベース基板での正投影の面積に等しい。

たとえば、図５に示される表示基板５０を例として、第２導電性パターン５４０はスペーサ領域５０６内に全体として設置されてもよく、第２絶縁層５６２も全体として設置されてもよく、さらにスペーサ領域５０６にビア５５０が設置されていない場合、スペーサ領域５０６内に、第２導電性パターン５４０のベース基板５１０での正投影は第２絶縁層５６２のベース基板５１０での正投影と重なり、かつ第２導電性パターン５４０のベース基板５１０での正投影の面積は第２絶縁層５６２のベース基板５１０での正投影の面積に等しい。

たとえば、本開示のいくつかの実施例では、表示基板は表示領域に位置する画素構造をさらに含む。画素構造はベース基板上に位置する画素駆動回路を含み、画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、記憶コンデンサは第１コンデンサ電極と、第１コンデンサ電極と対向する第２コンデンサ電極とを含み、活性層は第１導体化された半導体パターンと同層に設置され、ゲートは第１コンデンサ電極と同層に設置され、第２コンデンサ電極は第１導電性パターンと同層に設置され、ソース及びドレインは第２導電性パターンと同層に設置される。これにより、表示基板の製造プロセスを簡略化し、表示基板の製造コストを低減することができる。

なお、「同層に設置される」ことは、２つの機能層又は構造層が表示基板の階層構造において同層でかつ同材料で形成されることを指し、すなわち、製造プロセスにおいて、該２つの機能層又は構造層は同じ材料層で形成されてもよく、かつ同じパターン形成プロセスによって必要なパターン及び構造を形成してもよく、たとえば該材料層が形成した後、該材料層を使用してパターン形成プロセスによって形成される。

なお、本開示の他のいくつかの実施例では、第１導電性パターンはゲート及び第１コンデンサ電極と同層に設置されてもよく、本開示の他のいくつかの実施例では、第１導電性パターンの一部は第２コンデンサ電極と同層に設置され、第１導電性パターンの他部はゲート及び第１コンデンサ電極と同層に設置されてもよく、すなわち、第１導電性パターンは交互に形成される２つの部分を含み、本開示の実施例はこれについて制限しない。

以下、図５に示される第１周辺領域５０３内の表示基板５０の断面構造を例とし、本開示の実施例に係る表示基板の表示領域を説明する。

図７は本開示のいくつかの実施例に係るさらに別の表示基板の部分断面構造模式図である。たとえば、図７に示される表示基板７０の第１周辺領域７０３の部分は図５に示される表示基板５０の第１周辺領域５０３の部分と基本的に同じ又は類似し、ここで詳細な説明は省略する。

たとえば、図７に示すように、表示基板７０は表示領域７０１に位置する画素構造をさらに含み、発光駆動、制御等の機能を実現することに使用される。該画素構造はベース基板７１０上に位置する画素駆動回路７１２０、第１平坦化層７１５０及び発光素子７１４０を含む。

たとえば、第１導電性パターン７３０（たとえば第１導電性パターン７３０の複数本の第１配線７３１）を介して、表示領域７０１の開口部の左右両側に位置する複数行の画素ユニットにおける画素駆動回路７１２０を対応して電気的に接続し、画素駆動回路７１２０に使用されるたとえばゲート走査信号、発光制御信号、リセット信号等のうちの１種又は複数種の電気信号を伝送することができる。

たとえば、表示領域７０１の開口部の左右両側に位置する各行の画素駆動回路７１２０に対応して１本の第１配線７３１を設置して上記電気信号のうちの１種を伝送することができ、たとえば第１配線７３１を介して、表示領域７０１の開口部の左右両側に位置する各行の画素駆動回路７１２０のグリッド線を電気的に接続してゲート走査信号を伝送することができ、表示領域７０１の開口部の左右両側に位置する各行の画素駆動回路７１２０に対応して複数本の第１配線７３１を設置してそれぞれ上記複数種の電気信号を伝送してもよく、たとえば第１配線７３１を介して、表示領域７０１の開口部の左右両側に位置する各行の画素駆動回路７１２０のグリッド線と発光制御線をそれぞれ電気的に接続してゲート走査信号及び発光制御信号をそれぞれ伝送し、本開示の実施例はこれについて制限しない。

たとえば、第１導電性パターン７３０の下方に第１導体化された半導体パターン７２０（たとえば第１導体化された半導体パターン７２０の複数本の第２配線７２１）を設置することで、複数本の第２配線７２１と複数本の第１配線７３１との間にコンデンサを形成でき、それにより第１配線７３１の伝送負荷を高め、第１配線７３１の電気信号の伝送効果を補償する。それにより、表示領域７０１の開口部の左右両側に位置する画素ユニットの表示効果を表示領域７０１内の他の画素ユニットの表示効果と一致させ、異なるグレースケールで画面に表示異常が発生することを回避又は低減し、さらに表示基板７０の画面表示効果を向上させることができる。

たとえば、第１導体化された半導体パターン７２０はビア７５０を介して第２導電性パターン７４０に電気的に接続されかつさらに第１電極層７７０に電気的に接続され、たとえば第１電極層７７０は低電圧信号（たとえば発光素子７１４０に提供される陰極信号）を受信するように配置されてもよく、さらに第１導体化された半導体パターン７２０の複数本の第２配線７２１に低電圧信号が印加され、それにより、たとえばゲート走査信号を伝送する第１配線７３１と第２配線７２１との間にコンデンサを形成することができ、補償効果を実現する。

以下、本開示の実施例は表示領域７０１の開口部の左右両側に位置する各行の画素駆動回路７１２０に対応して１本の第１配線７３１を設置してゲート走査信号を伝送する（すなわち、第１配線７３１を介して、表示領域７０１の開口部の左右両側に位置する各行の画素駆動回路７１２０のグリッド線を電気的に接続してゲート走査信号を伝送する）ことを例とし、画素駆動回路７１２０の具体的な構造を参照しながら表示基板７０を説明する。

図８は本開示のいくつかの実施例に係る表示基板における画素駆動回路の等価回路図であり、図９Ａ－９Ｅは本開示のいくつかの実施例に係る表示基板における画素駆動回路の各層の模式図である。たとえば、図７は図８及び図９Ａに示される画素駆動回路７１２０を含む表示基板７０の部分断面構造模式図である。なお、図８及び図９Ａに示される画素駆動回路７１２０の具体的な構造は例示的な説明に過ぎず、本開示の実施例はそれらを含むが、それら限定されない。

いくつかの実施例では、図８に示すように、画素駆動回路７１２０は、複数の薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７と、複数の薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７に接続される複数の信号線と、記憶コンデンサＣｓｔとを含み、複数の信号線はグリッド線ＧＬと、発光制御線ＥＭと、初期化線ＲＬと、データ回線ＤＡＴと、第１電源線ＶＤＤとを含む。グリッド線ＧＬは第１グリッド線ＧＬｎと、第２グリッド線ＧＬｎ－１とを含み、たとえば第１グリッド線ＧＬｎはゲート走査信号を伝送することに使用され、第２グリッド線ＧＬｎ－１はリセット信号を伝送することに使用される。発光制御線ＥＭは発光制御信号を伝送することに使用される。それにより、画素駆動回路７１２０は７Ｔ１Ｃの画素駆動回路である。

なお、本開示の実施例はそれらを含むが、それらに限定されず、画素駆動回路７１２０は他のタイプの回路構造、たとえば７Ｔ２Ｃ構造又は９Ｔ２Ｃ構造等を用いてもよく、本開示の実施例はこれについて制限しない。

たとえば、第１配線７３１を介して表示領域７０１の開口部の左右両側に位置する各行の画素駆動回路７１２０の第１グリッド線ＧＬｎを電気的に接続してゲート走査信号を伝送し、それによりゲート走査信号の補償効果を実現する。

たとえば、図８に示すように、第１薄膜トランジスタＴ１の第１ゲートＧ１は、第３薄膜トランジスタＴ３の第３ドレインＤ３及び第４薄膜トランジスタＴ４の第４ドレインＤ４に電気的に接続される。第１薄膜トランジスタＴ１の第１ソースＳ１は、第２薄膜トランジスタＴ２の第２ドレインＤ２及び第５薄膜トランジスタＴ５の第５ドレインＤ５に電気的に接続される。第１薄膜トランジスタＴ１の第１ドレインＤ１は、第３薄膜トランジスタＴ３の第３ソースＳ３及び第６薄膜トランジスタＴ６の第６ソースＳ６に電気的に接続される。

たとえば、図８に示すように、第２薄膜トランジスタＴ２の第２ゲートＧ２は、第１グリッド線ＧＬｎに電気的に接続されてゲート走査信号を受信するように配置され、第２薄膜トランジスタＴ２の第２ソースＳ２は、データ回線ＤＡＴに電気的に接続されてデータ信号を受信するように配置され、第２薄膜トランジスタＴ２の第２ドレインＤ２は、第１薄膜トランジスタＴ１の第１ソースＳ１に電気的に接続される。

たとえば、図８に示すように、第３薄膜トランジスタＴ３の第３ゲートＧ３は第１グリッド線ＧＬｎに電気的に接続されるように配置され、第３薄膜トランジスタＴ３の第３ソースＳ３は第１薄膜トランジスタＴ１の第１ドレインＤ１に電気的に接続され、第３薄膜トランジスタＴ３の第３ドレインＤ３は第１薄膜トランジスタＴ１の第１ゲートＧ１に電気的に接続される。

たとえば、図８に示すように、第４薄膜トランジスタＴ４の第４ゲートＧ４は、第２グリッド線ＧＬｎ－１に電気的に接続されてリセット信号を受信するように配置され、第４薄膜トランジスタＴ４の第４ソースＳ４は、初期化線ＲＬに電気的に接続されて初期化信号を受信するように配置され、第４薄膜トランジスタＴ４の第４ドレインＤ４は、第１薄膜トランジスタＴ１の第１ゲートＧ１に電気的に接続される。

たとえば、図８に示すように、第５薄膜トランジスタＴ５の第５ゲートＧ５は、発光制御線ＥＭに電気的に接続されて発光制御信号を受信するように配置され、第５薄膜トランジスタＴ５の第５ソースＳ５は、第１電源線ＶＤＤに電気的に接続されて第１電源信号を受信するように配置され、第５薄膜トランジスタＴ５の第５ドレインＤ５は、第１薄膜トランジスタＴ１の第１ソースＳ１に電気的に接続される。

たとえば、図８に示すように、第６薄膜トランジスタＴ６の第６ゲートＧ６は、発光制御線ＥＭに電気的に接続されて発光制御信号を受信するように配置され、第６薄膜トランジスタＴ６の第６ソースＳ６は、第１薄膜トランジスタＴ１の第１ドレインＤ１に電気的に接続され、第６薄膜トランジスタＴ６の第６ドレインＤ６は、発光素子７１４０の第１表示電極（たとえば陽極）に電気的に接続される。

たとえば、図８に示すように、第７薄膜トランジスタＴ７の第７ゲートＧ７は、第２グリッド線ＧＬｎ－１に電気的に接続されてリセット信号を受信するように配置され、第７薄膜トランジスタＴ７の第７ソースＳ７は、発光素子７１４０の第１表示電極（たとえば陽極）に電気的に接続され、第７薄膜トランジスタＴ７の第７ドレインＤ７は、初期化線ＲＬに電気的に接続されて初期化信号を受信するように配置される。たとえば、第７薄膜トランジスタＴ７の第７ドレインＤ７は、第４薄膜トランジスタＴ４の第４ソースＳ４に接続することにより、初期化線ＲＬに電気的に接続することができる。

たとえば、図８に示すように、記憶コンデンサＣｓｔは第１コンデンサ電極ＣＥ１と、第２コンデンサ電極ＣＥ２とを含む。第２コンデンサ電極ＣＥ２は第１電源線ＶＤＤに電気的に接続され、第１コンデンサ電極ＣＥ１は第１薄膜トランジスタＴ１の第１ゲートＧ１及び第３薄膜トランジスタＴ３の第３ドレインＤ３に電気的に接続される。

たとえば、図８に示すように、発光素子７１４０の第２表示電極（たとえば陰極）は第２電源線ＶＳＳに電気的に接続される。

なお、第１電源線ＶＤＤ及び第２電源線ＶＳＳの一方は高電圧を提供する電源線であり、他方は低電圧を提供する電源線である。図８に示される実施例では、第１電源線ＶＤＤは一定の第１電圧を提供し、第１電圧が正電圧であり、第２電源線ＶＳＳは一定の第２電圧を提供し、第２電圧が負電圧等であってもよい。たとえば、いくつかの例では、第２電圧は接地電圧であってもよい。

なお、上記リセット信号と上記初期化信号は同じ信号であってもよい。

たとえば、表示基板７０の第１電極層７７０は第２電源線ＶＳＳから提供される第２電圧を受信するように配置され、それにより第１電極層７７０に電気的に接続される第２導電性パターン７４０及び第２導電性パターン７４０に電気的に接続される第１導体化された半導体パターン７２０に該第２電圧が印加され、第１グリッド線ＧＬｎに電気的に接続されかつゲート走査信号を伝送するための第１配線７３１と第１導体化された半導体パターン７２０の第２配線７２１との間にコンデンサを形成し、補償効果を実現する。

なお、トランジスタの特性により、トランジスタはＮ型トランジスタ及びＰ型トランジスタに分けられ、明確にするために、本開示の実施例はトランジスタがＰ型トランジスタ（たとえば、Ｐ型ＭＯＳトランジスタ）であることを例として本開示の技術案を詳細に説明し、つまり、本開示の説明では、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６及び第７トランジスタＴ７等はいずれもＰ型トランジスタであってもよい。しかしながら、本開示の実施例のトランジスタはＰ型トランジスタに限定されず、当業者であれば、実際のニーズに応じてＮ型トランジスタ（たとえば、Ｎ型ＭＯＳトランジスタ）を利用して本開示の実施例の１つ又は複数のトランジスタの機能を実現することができる。

なお、本開示の実施例で使用されるトランジスタは薄膜トランジスタ又は電界効果トランジスタ又は特性が同じな他のスイッチングデバイスであってもよく、薄膜トランジスタは酸化物半導体薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ又はポリシリコン薄膜トランジスタ等を含んでもよい。トランジスタのソース、ドレインは構造において対称であってもよく、従ってそのソース、ドレインは物理的構造において区別できないものであってもよく、本開示の実施例のすべて又は一部のトランジスタのソース及びドレインは必要に応じて交換可能である。

いくつかの実施例では、図９Ａに示すように、画素駆動回路７１２０は、上記薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７と、記憶コンデンサＣｓｔと、複数の薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６及びＴ７に接続される第１グリッド線ＧＬｎと、第２グリッド線ＧＬｎ－１と、発光制御線ＥＭと、初期化線ＲＬと、データ回線ＤＡＴと、第１電源線ＶＤＤとを含む。以下、図８及び図９Ａ－９Ｅを参照しながら画素駆動回路７１２０の構造を説明する。

たとえば、図９Ａは画素駆動回路７１２０の半導体層、第１導電層、第２導電層及び第３導電層の積層位置関係の模式図である。

図９Ｂは画素駆動回路７１２０の半導体層を示す。たとえば、図９Ｂに示される該半導体層は図７に示される活性層７１２２であってもよい。図９Ｂに示すように、半導体層は半導体材料でパターン化して形成されてもよい。半導体層は、上記第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７の活性層を製造することに使用されてもよく、各活性層はソース領域、ドレイン領域、及びソース領域とドレイン領域との間のチャネル領域を含んでもよい。たとえば、半導体層はアモルファスシリコン、多結晶シリコン、及び酸化物半導体材料等で製造されてもよい。なお、上記ソース領域及びドレイン領域はｎ型不純物又はｐ型不純物がドーピングされた領域であってもよい。

本開示のいくつかの実施例に係る表示基板において、上記半導体層上にゲート絶縁層（たとえば図７に示されるゲート絶縁層７１２８であり、図９Ａ－９Ｅには図示されていない）が形成され、上記半導体層を保護することに使用される。

図９Ｃは画素駆動回路７１２０の第１導電層を示す。たとえば、図９Ｃに示すように、画素駆動回路７１２０の第１導電層はゲート絶縁層に設置され、それにより図９Ｂに示される半導体層に絶縁される。第１導電層は記憶コンデンサＣｓｔの第１コンデンサ電極ＣＥ１と、第１グリッド線ＧＬｎと、第２グリッド線ＧＬｎ－１と、発光制御線ＥＭと、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７のゲート（たとえば、上記第１ゲートＧ１、第２ゲートＧ２、第３ゲートＧ３、第４ゲートＧ４、第５ゲートＧ５、第６ゲートＧ６及び第７ゲートＧ７）とを含んでもよい。図９Ｃに示すように、第２薄膜トランジスタＴ２、第４薄膜トランジスタＴ４、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６及び第７薄膜トランジスタＴ７のゲートは、第１グリッド線ＧＬｎ、第２グリッド線ＧＬｎ－１と半導体層とが重複する部分であり、第３薄膜トランジスタＴ３はダブルゲート構造の薄膜トランジスタであってもよく、第３薄膜トランジスタＴ３の１つのゲートは第１グリッド線ＧＬｎと半導体層とが重複する部分であってもよく、第３薄膜トランジスタＴ３のもう１つのゲートは第１グリッド線ＧＬｎから突出する突出部であってもよく、第１薄膜トランジスタＴ１のゲートは第１コンデンサ電極ＣＥ１であってもよい。第４薄膜トランジスタＴ４はダブルゲート構造の薄膜トランジスタであってもよく、２つのゲートはそれぞれ第２グリッド線ＧＬｎ－１と半導体層とが重複する部分である。

本開示のいくつかの実施例に係る表示基板において、上記第１導電層に第１層間絶縁層（たとえば図７に示される第１層間絶縁層７１２９であり、図９Ａ－９Ｅには図示されていない）が形成され、上記第１導電層を保護することに使用される。

図９Ｄは画素駆動回路７１２０の第２導電層を示す。たとえば、図９Ｄに示すように、画素駆動回路７１２０の第２導電層は記憶コンデンサＣｓｔの第２コンデンサ電極ＣＥ２と、初期化線ＲＬとを含む。第２コンデンサ電極ＣＥ２は第１コンデンサ電極ＣＥ１と少なくとも部分的に重なって記憶コンデンサＣｓｔを形成する。

いくつかの実施例では、第２導電層は第１遮光部７９１と、第２遮光部７９２とをさらに含んでもよい。第１遮光部７９１のベース基板７１０での正投影は、第２薄膜トランジスタＴ２の活性層、第３薄膜トランジスタＴ３のドレインと第４薄膜トランジスタＴ４のドレインとの間の活性層を被覆し、それにより外光が第２薄膜トランジスタＴ２、第３薄膜トランジスタＴ３及び第４薄膜トランジスタＴ４の活性層に影響を与えることを防止する。第２遮光部７９２のベース基板７１０での正投影は第３薄膜トランジスタＴ３の２つのゲートの間の活性層を被覆し、それにより外光が第３薄膜トランジスタＴ３の活性層に影響を与えることを防止する。第１遮光部７９１は隣接する画素駆動回路の第２遮光部７９２と一体構造を形成でき、かつ第２層間絶縁層を貫通するビアを介して第１電源線ＶＤＤに電気的に接続される。

本開示のいくつかの実施例に係る表示基板において、上記第２導電層に第２層間絶縁層（たとえば図７に示される第２層間絶縁層７１３１であり、図９Ａ－９Ｅには図示されていない）が形成され、上記第２導電層を保護することに使用される。

図９Ｅは画素駆動回路７１２０の第３導電層を示す。たとえば、図９Ｅに示すように、画素駆動回路７１２０の第３導電層はデータ回線ＤＡＴと、第１電源線ＶＤＤとを含む。図９Ａ及び図９Ｅに示すように、データ回線ＤＡＴはゲート絶縁層、第１層間絶縁層及び第２層間絶縁層の少なくとも１つのビア（たとえばビアＶＨ１）を介して半導体層内の第２薄膜トランジスタＴ２のソース領域に接続される。第１電源線ＶＤＤはゲート絶縁層、第１層間絶縁層及び第２層間絶縁層の少なくとも１つのビア（たとえばビアＶＨ２）を介して半導体層内の第５薄膜トランジスタＴ５に対応するソース領域に接続される。第１電源線ＶＤＤは第２層間絶縁層内の少なくとも１つのビア（たとえばビアＶＨ３）を介して第２導電層内の第２コンデンサ電極ＣＥ２に接続される。

たとえば、第３導電層は第１接続部ＣＰ１と、第２接続部ＣＰ２と、第３接続部ＣＰ３とをさらに含む。第１接続部ＣＰ１の一端はゲート絶縁層、第１層間絶縁層及び第２層間絶縁層の少なくとも１つのビア（たとえばビアＶＨ４）を介して半導体層内の第３薄膜トランジスタＴ３に対応するドレイン領域に接続され、第１接続部ＣＰ１の他端は第１層間絶縁層及び第２層間絶縁層の少なくとも１つのビア（たとえばビアＶＨ５）を介して第１導電層内の第１薄膜トランジスタＴ１のゲートに接続される。第２接続部ＣＰ２の一端は第２層間絶縁層内の１つのビア（たとえばビアＶＨ６）を介して初期化線ＲＬに接続され、第２接続部ＣＰ２の他端はゲート絶縁層、第１層間絶縁層及び第２層間絶縁層内の少なくとも１つのビア（たとえばビアＶＨ７）を介して半導体層内の第７薄膜トランジスタＴ７のソース領域及び第４薄膜トランジスタＴ４のソース領域に接続される。第３接続部ＣＰ３はゲート絶縁層、第１層間絶縁層及び第２層間絶縁層内の少なくとも１つのビア（たとえばビアＶＨ８）を介して半導体層内の第６薄膜トランジスタＴ６のドレイン領域に接続される。

本開示のいくつかの実施例に係る表示基板において、上記の第３導電層に保護層（たとえば図７に示される第１平坦化層７１５０であり、図９Ａ－９Ｅには図示されていない）が形成され、上記第３導電層を保護することに使用される。画素構造における発光素子７１４０の第１表示電極（たとえば陽極）は保護層に設置されてもよい。

たとえば、第１導電性パターン７３０の第１配線７３１は第２導電層内の第２コンデンサ電極ＣＥ２と同層に設置されてもよく、第１配線７３１は第１層間絶縁層内の少なくとも１つのビアを介して第１導電層内の第１グリッド線ＧＬｎに接続されてもよい。

たとえば、図８及び図９Ａに示される画素駆動回路７１２０を参照しながら、図７は図８及び図９Ａに示される画素駆動回路７１２０を含む表示基板７０の部分断面構造模式図である。

いくつかの実施例では、図７に示すように、画素構造はベース基板７１０上に位置するバッファ層７１２１をさらに含み、画素駆動回路７１２０は、バッファ層７１２１上に位置する活性層７１２２（たとえば図９Ｂに示される画素駆動回路７１２０の半導体層）と、活性層７１２２のベース基板７１０から離れる側に位置するゲート絶縁層７１２８と、ゲート絶縁層７１２８上に位置するゲート７１３０（たとえば図９Ｃに示される画素駆動回路７１２０に位置する第１導電層）と、ゲート７１３０のベース基板７１０から離れる側に位置する第１層間絶縁層７１２９と、第１層間絶縁層７１２９上に位置する第２層間絶縁層７１３１と、第２層間絶縁層７１３１上に位置するソース７１２５及びドレイン７１２６とを含んでもよい。

たとえば、第１導体化された半導体パターン７２０（たとえば第１導体化された半導体パターン７２０の複数本の第２配線７２１）は活性層７１２２と同層に設置されてもよい。たとえば、第１絶縁層７６１は第１層間絶縁層７１２９と同層に設置されてもよく、第２絶縁層７６２は第２層間絶縁層７１３１と同層に設置されてもよい。たとえば、ソース７１２５及びドレイン７１２６は第２導電性パターン７４０と同層に設置されてもよい。たとえば、上記同層に設置される構造又は機能層は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成され、それにより表示基板７０の製造プロセスを簡略化し、表示基板７０の製造コストを低減する。

たとえば、バッファ層７１２１は遷移層とし、ベース基板７１０内の有害物質が表示基板７１０の内部に侵入することを防止することができるだけではなく、表示基板７１０における膜層のベース基板７１０での付着力を増加させることもできる。たとえば、バッファ層７１２１の材料は酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素等の絶縁材料を含んでもよい。たとえば、第１層間絶縁層７１２９、第２層間絶縁層７１３１及びゲート絶縁層７１２８のうちの１種又は複数種の材料は酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素等の絶縁材料を含んでもよい。第１層間絶縁層７１２９、第２層間絶縁層７１３１及びゲート絶縁層７１２８の材料は互いに同じであってもよく、互いに異なってもよく、本開示の実施例はこれについて制限しない。

たとえば、図７に示すように、活性層７１２２はソース領域７１２３、ドレイン領域７１２４、及びソース領域７１２３とドレイン領域７１２４との間に位置するチャネル領域を含んでもよい。第１層間絶縁層７１２９、第２層間絶縁層７１３１及びゲート絶縁層７１２８にはビアがあり、ソース領域７１２３及びドレイン領域７１２４を露出させる。ソース７１２５及びドレイン７１２６はそれぞれビアを介してソース領域７１２３及びドレイン領域７１２４に電気的に接続される。ゲート７１３０はベース基板７１０と垂直な方向において活性層７１２２のソース領域７１２３とドレイン領域７１２４との間に位置するチャネル領域と重なる。

たとえば、第１平坦化層７１５０は、ソース７１２５及びドレイン７１２６の上方に位置し、画素駆動回路７１２０のベース基板７１０とは反対側の表面を平坦化することに使用される。第１平坦化層７１５０は、画素駆動回路７１２０による非平坦な表面を平坦化し、かつ画素駆動回路７１２０により引き起こされる凹凸が発光素子７１４０に欠陥をもたらすのを防止することができる。

たとえば、第１平坦化層７１５０は第１周辺領域７０３内の第３絶縁層７６３と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成される。

たとえば、活性層７１２２の材料は多結晶シリコン又は酸化物半導体（たとえば、インジウムガリウム亜鉛酸化物）を含んでもよい。ゲート７１３０の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造を含んでもよく、たとえば、該多層構造は多層金属層の積層構造（たとえばチタン、アルミニウム及びチタンの３層金属積層構造（Ａｌ／Ｔｉ／Ａｌ））である。ソース７１２５及びドレイン７１２６の材料は金属材料又は合金材料、たとえばモリブデン、アルミニウム及びチタン等で形成される金属単層又は多層構造を含んでもよく、たとえば、該多層構造は多層金属層の積層構造（たとえばチタン、アルミニウム及びチタンの３層金属積層構造（Ａｌ／Ｔｉ／Ａｌ））である。本開示の実施例は各構造又は機能層の材料を具体的に限定しない。

たとえば、図７に示すように、第１平坦化層７１５０にビアが形成されてソース７１２５又はドレイン７１２６を露出させ（図７にはドレイン７１２６を露出させる状況が示される）、第１平坦化層７１５０に発光素子７１４０が形成される。発光素子７１４０は第１表示電極７１４１（たとえば陽極）と、発光層７１４２と、第２表示電極７１４３（たとえば陰極）とを含む。発光素子７１４０の第１表示電極７１４１は第１平坦化層７１５０内のビアを介してドレイン７１２６に電気的に接続される。第１表示電極７１４１に画素定義層７１４４が形成され、画素定義層７１４４は複数の開口部を含み、複数の画素ユニットを定義する。複数の開口部のそれぞれは第１表示電極７１４１を露出させ、発光層７１４２は画素定義層７１４４の複数の開口部に設置される。第２表示電極７１４３はたとえば一部又は全部の表示領域７０１に設置され、それにより製造プロセスにおいて全体として形成できる。

たとえば、第１表示電極７１４１は第１周辺領域７０３内の第１電極層７７０と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成される。

たとえば、画素定義層７１４４は第１周辺領域７０３内の第４絶縁層７６４と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成される。

たとえば、第１表示電極７１４１は反射層を含んでもよく、第２表示電極７１４３は透明層又は半透明層を含んでもよい。それにより、第１表示電極７１４１は発光層７１４２から発射される光を反射することができ、該部分の光は第２表示電極７１４３を介して外部環境に発射され、それにより光射出効率を高めることができる。第２表示電極７１４３が半透過層を含む場合、第１表示電極７１４１によって反射されるいくつかの光は第２表示電極７１４３によって再び反射され、従って第１表示電極７１４１及び第２表示電極７１４３は共鳴構造を形成し、それにより光射出効率を改善することができる。

たとえば、第１表示電極７１４１の材料は、酸化インジウムスズ（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等を含む少なくとも１種の透明な導電性酸化物材料を含んでもよい。また、第１表示電極７１４１は高反射率を有する銀（Ａｇ）等の金属を反射層として含んでもよい。

たとえば、表示基板７０が有機発光ダイオード（ＯＬＥＤ）表示基板である場合、発光層７１４２は小分子有機材料又はポリマー分子有機材料を含んでもよく、蛍光発光材料又はリン光発光材料であってもよく、赤色光、緑色光、青色光、又は白色光等を発することができる。かつ、実際の異なるニーズに応じて、異なる例では、発光層７１４２は電子注入層、電子輸送層、正孔注入層、正孔輸送層等の機能層をさらに含んでもよい。

表示基板７０が量子ドット発光ダイオード（ＱＬＥＤ）表示基板である場合、発光層７１４２は量子ドット材料、たとえば、シリコン量子ドット、ゲルマニウム量子ドット、硫化カドミウム量子ドット、セレン化カドミウム量子ドット、テルル化カドミウム量子ドット、セレン化亜鉛量子ドット、硫化鉛量子ドット、セレン化鉛量子ドット、リン化インジウム量子ドット及びヒ化インジウム量子ドット等を含んでもよく、量子ドットの粒径は２～２０ｎｍである。

たとえば、第２表示電極７１４３は様々な導電性材料を含んでもよい。たとえば、第２表示電極７１４３はリチウム（Ｌｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、銀（Ａｇ）等の金属材料を含んでもよい。

たとえば、画素定義層７１４４の材料は、ポリイミド、ポリフタルイミド、ポリフタルアミド、アクリル樹脂、ベンゾシクロブテン又はフェノール樹脂等の有機絶縁材料を含んでもよく、又は酸化ケイ素、窒化ケイ素等の無機絶縁材料を含んでもよく、本開示の実施例はこれについて制限しない。

たとえば、図７に示すように、表示基板７０は発光素子７１４０に位置するパッケージ層７１６０をさらに含んでもよい。パッケージ層７１６０は発光素子７１４０を密封し、それにより環境に含まれる湿気及び／又は酸素による発光素子７１４０の劣化を減少又は防止することができる。パッケージ層７１６０は単層構造であってもよく、複合層構造であってもよく、該複合層構造は無機層と有機層が積み重なる構造を含む。たとえば、パッケージ層７１６０は順に設置される第１無機パッケージ層７１６１（すなわち第１パッケージ層７８１）、第１有機パッケージ層７１６２、及び第２無機パッケージ層７１６３（すなわち第２パッケージ層７８２）を含んでもよい。

たとえば、該パッケージ層７１６０の材料は窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素、及び高分子樹脂等の絶縁材料を含んでもよい。窒化ケイ素、酸化ケイ素、及び酸窒化ケイ素等の無機材料は、緻密性が高く、水、酸素等の侵入を防止することができる。第１有機パッケージ層７１６２の材料は乾燥剤を含む高分子材料又は水蒸気を阻止できる高分子材料等であってもよく、たとえば、高分子樹脂等の材料は、表示基板７０の表示領域７０１の表面に対して平坦化処理を行うことができ、かつ第１無機パッケージ層７１６１及び第２無機パッケージ層７１６３の応力を緩和することもでき、内部に侵入する水、酸素等の物質を吸収するための乾燥剤等の吸水性材料をさらに含んでもよい。

たとえば、図７に示すように、画素駆動回路７１２０は第１表示金属層７１２７（たとえば図９Ｅに示される画素駆動回路７１２０の第３導電層）をさらに含んでもよい。第１表示金属層７１２７は図７に示される画素駆動回路７１２０の薄膜トランジスタにおけるソース７１２５及びドレイン７１２６を含み、他の図示されていない回路における電極等をさらに含んでもよい。

たとえば、図７に示すように、表示基板７０は記憶コンデンサ７１７０（たとえば図８及び図９Ａに示される記憶コンデンサＣｓｔ）をさらに含み、記憶コンデンサ７１７０は第１コンデンサ電極７１７１（たとえば図８及び図９Ｃに示される記憶コンデンサＣｓｔの第１コンデンサ電極ＣＥ１）と、第２コンデンサ電極７１７２（たとえば図８及び図９Ｄに示される記憶コンデンサＣｓｔの第２コンデンサ電極ＣＥ２）とを含んでもよい。第１コンデンサ電極７１７１はゲート絶縁層７１２８と第１層間絶縁層７１２９との間に設置され（たとえば図９Ｃに示される画素駆動回路７１２０に位置する第１導電層）、第２コンデンサ電極７１７２は第１層間絶縁層７１２９と第２層間絶縁層７１３１との間に設置される（たとえば図９Ｄに示される画素駆動回路７１２０に位置する第２導電層）。第１コンデンサ電極７１７１と第２コンデンサ電極７１７２は重ねられ、ベース基板７１０に垂直な方向において少なくとも部分的に重なる。第１コンデンサ電極７１７１及び第２コンデンサ電極７１７２は第１層間絶縁層７１２９を誘電体材料として使用して記憶コンデンサ７１７０を形成する。

たとえば、第２コンデンサ電極７１７２は第１周辺領域７０３内の第１導電性パターン７３０と同層に設置されてもよい。従って、両者は製造プロセスにおいて同層に形成されてもよく、たとえば同じ材料層を使用してパターン形成プロセスによって形成され、それにより表示基板７０の製造プロセスを簡略化し、表示基板７０の製造コストを低減する。

たとえば、本開示の他のいくつかの実施例では、記憶コンデンサの第１コンデンサ電極は依然としてゲートと同層に設置され、記憶コンデンサの第２コンデンサ電極は薄膜トランジスタにおけるソース及びドレインと同層に設置され、それにより、第１コンデンサ電極及び第２コンデンサ電極は第１層間絶縁層及び第２層間絶縁層の積層構造を誘電体材料として使用して記憶コンデンサを形成することができる。

たとえば、本開示の他のいくつかの実施例では、記憶コンデンサの第１コンデンサ電極はゲートと同層に設置されなくなり、第１層間絶縁層と第２層間絶縁層との間に位置し、記憶コンデンサの第２コンデンサ電極は薄膜トランジスタにおけるソース及びドレインと同層に設置され、それにより、第１コンデンサ電極及び第２コンデンサ電極は第２層間絶縁層を誘電体材料として使用して記憶コンデンサを形成する。

なお、図２Ｃに示される表示基板２０、図４に示される表示基板４０の表示領域内の断面構造は、図７に示される表示基板７０の表示領域７０１と同じ又は類似の構造を使用してもよく、又は他の適切な構造を使用してもよく、本開示の実施例はこれについて制限しない。

たとえば、本開示の実施例に係る表示基板において、たとえば表示基板２０、表示基板３０、表示基板４０、表示基板５０、表示基板７０は有機発光ダイオード表示基板であってもよい。

たとえば、本開示の実施例に係る表示基板は量子ドット発光ダイオード表示基板、電子ペーパー表示基板等の表示機能を有する基板又は他タイプの基板であってもよく、本開示の実施例はこれについて制限しない。

本開示の少なくとも１つの実施例は表示基板の製造方法をさらに提供し、該製造方法は、ベース基板を提供するステップと、ベース基板上に第１導体化された半導体パターンを形成するステップと、第１導体化された半導体パターンに第１導電性パターンを形成し、第１導電性パターンは、コンデンサを形成できるように第１導体化された半導体パターンと間隔をおいて絶縁して設置されるステップと、第１導電性パターンに第２導電性パターンを形成し、第２導電性パターンは、コンデンサを形成できるように第１導電性パターンと間隔をおいて絶縁して設置されるステップと、を含む。表示基板は表示領域と、表示領域を取り囲む周辺領域とを含み、表示領域は開口部を含み、周辺領域は開口部を少なくとも部分的に取り囲む第１周辺領域を含む。第１周辺領域は第１バンク領域と、第２バンク領域と、スペーサ領域とを含み、第１バンク領域は開口部を少なくとも部分的に取り囲み、スペーサ領域は第１バンク領域を少なくとも部分的に取り囲み、第２バンク領域はスペーサ領域を少なくとも部分的に取り囲む。第１導電性パターンは表示領域に使用される電気信号を伝送するように配置される。第２導電性パターンは第１周辺領域に設置される複数のビアを介して第１導体化された半導体パターンに電気的に接続される。第１導体化された半導体パターン、第１導電性パターン及び第２導電性パターンは少なくとも第１バンク領域及びスペーサ領域に位置し、複数のビアのスペーサ領域での配列密度は第１バンク領域での配列密度よりも小さい。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法において、第１導体化された半導体パターンに第１導電性パターンを形成するステップは、第１導体化された半導体パターンに第１絶縁層を形成するステップと、第１絶縁層上に第１導電性パターンを形成するステップとを含む。第１導電性パターンに第２導電性パターンを形成するステップは、第１導電性パターンに第２絶縁層を形成するステップと、第２絶縁層上に第２導電性パターンを形成するステップとを含む。複数のビアは少なくとも第１絶縁層及び第２絶縁層内に位置しかつ少なくとも第１絶縁層及び第２絶縁層を貫通する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、第２導電性パターンに第１電極層を形成するステップをさらに含む。第１電極層は第２導電性パターンに電気的に接続される。スペーサ領域内に、第１電極層は第２導電性パターンを被覆し、かつ第１電極層のベース基板に向かう側の表面は第２導電性パターンのベース基板とは反対側の表面に接触する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、第１電極層上に第１パッケージ層を形成するステップをさらに含む。スペーサ領域内に、第１パッケージ層は第１電極層を被覆し、かつ第１パッケージ層のベース基板に向かう側の表面は第１電極層のベース基板とは反対側の表面に接触する。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法は、表示領域において、ベース基板上に画素構造の画素駆動回路を形成するステップをさらに含む。画素駆動回路は薄膜トランジスタと、記憶コンデンサとを含み、薄膜トランジスタはゲートと、活性層と、ソースと、ドレインとを含み、記憶コンデンサは第１コンデンサ電極と、第１コンデンサ電極と対向する第２コンデンサ電極とを含む。活性層は第１導体化された半導体パターンと同層に設置され、第２コンデンサ電極は第１導電性パターンと同層に設置され、ソース及びドレインは第２導電性パターンと同層に設置される。

たとえば、本開示の少なくとも１つの実施例に係る表示基板の製造方法において、第１コンデンサ電極はゲートと同層に設置される。

たとえば、本開示の実施例に係る表示基板、たとえば上記表示基板２０、表示基板３０、表示基板４０、表示基板５０又は表示基板７０は、本開示の実施例に係る表示基板の製造方法によって製造される。

本開示の実施例に係る表示基板の製造方法の技術的効果は、上記本開示の実施例に係る表示基板の技術的効果を参照することができ、ここで詳細な説明は省略する。

本開示の少なくとも１つの実施例は表示装置をさらに提供し、本開示のいずれかの実施例に記載の表示基板を含み、たとえば上記表示基板２０、表示基板３０、表示基板４０、表示基板５０又は表示基板７０を含んでもよい。

本開示の実施例に係る表示装置の構造、機能及び技術的効果等は、上記本開示の実施例に係る表示基板の対応する説明を参照することができ、ここで詳細な説明は省略する。

たとえば、本開示の実施例に係る表示装置は有機発光ダイオード表示装置であってもよい。又は、本開示の実施例に係る表示装置は量子ドット発光ダイオード表示装置、電子ペーパー表示装置等の表示機能を有する装置又は他のタイプの装置であってもよく、本開示の実施例はこれについて制限しない。

たとえば、本開示の実施例に係る表示装置は表示基板、表示パネル、電子ペーパー、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品又は部材であってもよく、本開示の実施例はこれについて制限しない。

以下のいくつかの点を説明する必要がある。
（１）本開示の実施例の図面は本開示の実施例に関連する構造のみに関し、その他の構造は通常の設計を参照すればよい。
（２）明確にするために、本開示の実施例を説明する図面では、層又は領域の厚さは拡大又は縮小され、すなわち、これらの図面は実際の比例に応じてレンダリングするものではない。層、膜、領域又は基板などの素子が別の素子の「上」又は「下」にあると記載された場合、該素子は別の素子の「上」又は「下」に「直接」存在してもよく、又は中間素子が存在してもよいことが理解できる。
（３）矛盾しない場合、本開示の実施例及び実施例における特徴を互いに組み合わせて新しい実施例を得ることができる。

以上は、本開示の例示的な実施形態に過ぎず、本開示の保護範囲はそれに限定されない。当業者は本開示に開示されている技術範囲内に容易に想到できる変更又は置換は、本開示の保護範囲内に含まれるべきである。従って、本開示の保護範囲は特許請求の範囲の保護範囲に従うべきである。

Claims (27)

1. 表示基板であって、
   表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
   前記表示領域は、開口部を含み、
   前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第１周辺領域を含み、
   前記第１周辺領域は、第１バンク領域と、第２バンク領域と、スペーサ領域と、を含み、
   前記第１バンク領域は、前記開口部を少なくとも部分的に取り囲み、
   前記スペーサ領域は、前記第１バンク領域を少なくとも部分的に取り囲み、
   前記第２バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
   前記表示基板は、ベース基板と、第１導体化された半導体パターンと、第１導電性パターンと、第２導電性パターンと、を含み、
   前記第１導体化された半導体パターンは、前記ベース基板上に位置し、
   前記第１導電性パターンは、前記第１導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第１導体化された半導体パターンと間隔をおいて絶縁して設置され、
   前記第２導電性パターンは、前記第１導電性パターンの前記第１導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第１導電性パターンと間隔をおいて絶縁して設置され、
   前記第１導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
   前記第２導電性パターンは、前記第１周辺領域に設置される複数のビアを介して前記第１導体化された半導体パターンに電気的に接続され、
   前記第１導体化された半導体パターン、前記第１導電性パターン及び前記第２導電性パターンは、少なくとも前記第１バンク領域及び前記スペーサ領域に位置し、
   前記複数のビアの前記スペーサ領域での配列密度は、前記第１バンク領域での配列密度よりも小さい、
   表示基板。
2. 第１絶縁層と、第２絶縁層と、をさらに含み、
   前記第１絶縁層は、前記第１導体化された半導体パターンの前記ベース基板から離れる側に位置し、
   前記第１導電性パターンは、前記第１絶縁層の前記第１導体化された半導体パターンから離れる側に位置し、
   前記第２絶縁層は、前記第１導電性パターンの前記第１絶縁層から離れる側に位置し、前記第２導電性パターンは、前記第２絶縁層の前記第１導電性パターンから離れる側に位置し、
   前記複数のビアは、少なくとも前記第１絶縁層及び前記第２絶縁層内に位置しかつ少なくとも前記第１絶縁層及び前記第２絶縁層を貫通する、
   請求項１に記載の表示基板。
3. 前記複数のビアの前記スペーサ領域での配列密度は、０である、
   請求項１又は２に記載の表示基板。
4. 前記第１導体化された半導体パターン及び前記第２導電性パターンは、さらに、前記第２バンク領域に位置する、
   請求項１～３のいずれか１項に記載の表示基板。
5. 前記第１導電性パターンは、さらに、前記第２バンク領域に位置する、
   請求項４に記載の表示基板。
6. 前記複数のビアの前記スペーサ領域での配列密度は、前記第２バンク領域での配列密度よりも小さい、
   請求項４又は５に記載の表示基板。
7. 前記スペーサ領域内において、前記第２導電性パターンの前記ベース基板での正投影は、前記第２絶縁層の前記ベース基板での正投影と重なり、かつ、前記第２導電性パターンの前記ベース基板での正投影の面積は、前記第２絶縁層の前記ベース基板での正投影の面積に等しい、
   請求項２に記載の表示基板。
8. 第１電極層をさらに含み、
   前記第１電極層は、前記第２導電性パターンの前記ベース基板から離れる側に位置しかつ前記第２導電性パターンに電気的に接続され、
   前記スペーサ領域内において、前記第１電極層は、前記第２導電性パターンを被覆し、かつ、前記第１電極層の前記ベース基板に向かう側の表面は、前記第２導電性パターンの前記ベース基板とは反対側の表面に接触する、
   請求項１～７のいずれか１項に記載の表示基板。
9. 第１パッケージ層をさらに含み、
   前記第１パッケージ層は、前記第１電極層の前記ベース基板から離れる側に位置し、
   前記スペーサ領域内において、前記第１パッケージ層は、前記第１電極層を被覆し、かつ、前記第１パッケージ層の前記ベース基板に向かう側の表面は、前記第１電極層の前記ベース基板とは反対側の表面に接触する、
   請求項８に記載の表示基板。
10. 第１バンク構造と、第２バンク構造と、をさらに含み、
    前記第１バンク構造は、前記第１バンク領域内に位置し、
    前記第２バンク構造は、前記第２バンク領域内に位置し、
    前記第１バンク領域において、前記第１バンク構造は、前記第１電極層の前記ベース基板から離れる側に位置し、前記第１パッケージ層は、前記第１バンク構造の前記第１電極層から離れる側に位置しかつ前記第１バンク構造を被覆し、
    前記第２バンク領域において、前記第２バンク構造は、前記第２導電性パターンの前記ベース基板から離れる側に位置し、かつ、前記第２バンク構造の一部は前記第１電極層を被覆し、前記第１パッケージ層は、前記第１電極層及び前記第２バンク構造の前記第２導電性パターンから離れる側に位置しかつ前記第１電極層及び前記第２バンク構造を被覆する、
    請求項９に記載の表示基板。
11. 前記第１パッケージ層の前記第１バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第１パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きく、
    前記第１パッケージ層の前記第２バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第１パッケージ層の前記スペーサ領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも大きい、
    請求項１０に記載の表示基板。
12. 前記第１パッケージ層の前記第１バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離は、前記第１パッケージ層の前記第２バンク領域に位置する部分の前記ベース基板とは反対側の表面と前記ベース基板との間の最大距離よりも小さい、
    請求項１１に記載の表示基板。
13. 前記スペーサ領域を除かれた前記第１周辺領域に位置する第３絶縁層、第４絶縁層、及び第５絶縁層をさらに含み、
    前記第１バンク構造は、前記第４絶縁層と前記第５絶縁層との積層構造を含み、
    前記第２バンク構造は、前記第３絶縁層、前記第４絶縁層及び前記第５絶縁層の積層構造を含み、
    前記第１バンク領域において、前記第４絶縁層は、前記第１電極層の前記ベース基板から離れる側に位置し、前記第５絶縁層は、前記第４絶縁層の前記第１電極層から離れる側に位置し、
    前記第１パッケージ層は、前記第５絶縁層の前記第４絶縁層から離れる側に位置し、かつ、前記第５絶縁層の前記ベース基板とは反対側の表面、前記第５絶縁層の少なくとも一側の側面、及び前記第４絶縁層の少なくとも一側の側面を被覆し、
    前記第２バンク領域において、前記第３絶縁層は、前記第２導電性パターンの前記ベース基板から離れる側に位置し、前記第１電極層は、前記第３絶縁層の前記ベース基板とは反対側の表面の一部及び前記第３絶縁層の前記第１バンク領域に近い側の側面を被覆し、前記第４絶縁層は、前記第３絶縁層及び前記第１電極層の前記第２導電性パターンから離れる側に位置し、前記第５絶縁層は、前記第４絶縁層の前記第３絶縁層及び前記第１電極層から離れる側に位置し、
    前記第１パッケージ層は、前記第５絶縁層の前記第４絶縁層から離れる側に位置し、かつ、前記第５絶縁層の前記ベース基板とは反対側の表面、前記第５絶縁層の少なくとも一側の側面、前記第４絶縁層の少なくとも一側の側面、前記第３絶縁層の前記ベース基板とは反対側の表面の一部、及び前記第３絶縁層の前記第１バンク領域から離れる側の側面を被覆する、
    請求項１０～１２のいずれか１項に記載の表示基板。
14. 前記第２バンク領域内において、前記第３絶縁層は、前記第２導電性パターンの前記ベース基板とは反対側の表面の一部及び前記第２導電性パターンの前記第１バンク領域から離れる側の側面を被覆する、
    請求項１３に記載の表示基板。
15. 第２パッケージ層をさらに含み、
    前記第２パッケージ層は、前記第１パッケージ層の前記第１電極層から離れる側に位置し、かつ、前記第１パッケージ層を被覆する、
    請求項９～１４のいずれか１項に記載の表示基板。
16. 前記第１導電性パターンは、第１方向に沿って並列して配列される複数本の第１配線を含み、
    前記第１導体化された半導体パターンは、第２方向に沿って並列して配列される複数本の第２配線を含み、
    前記第１方向は、前記第２方向とは異なる、
    請求項１～１５のいずれか１項に記載の表示基板。
17. 前記表示領域に位置する画素構造をさらに含み、
    前記画素構造は、前記ベース基板上に位置する画素駆動回路を含み、
    前記画素駆動回路は、薄膜トランジスタと、記憶コンデンサと、を含み、
    前記薄膜トランジスタは、ゲートと、活性層と、ソースと、ドレインと、を含み、
    前記記憶コンデンサは、第１コンデンサ電極と、前記第１コンデンサ電極と対向する第２コンデンサ電極と、を含み、
    前記活性層は、前記第１導体化された半導体パターンと同層に設置され、
    前記第２コンデンサ電極は、前記第１導電性パターンと同層に設置され、
    前記ソース及び前記ドレインは、前記第２導電性パターンと同層に設置される、
    請求項１～１６のいずれか１項に記載の表示基板。
18. 前記第１コンデンサ電極は、前記ゲートと同層に設置される、
    請求項１７に記載の表示基板。
19. 前記画素構造は、第１平坦化層と、発光素子と、をさらに含み、
    前記第１平坦化層は、第１平坦化表面及び第１ビアを提供するように前記画素駆動回路の前記ベース基板から離れる側に位置し、
    前記発光素子は、前記第１平坦化表面上に位置し、かつ前記第１ビアを介して前記画素駆動回路に電気的に接続され、
    前記表示基板が第３絶縁層を含む場合、前記第３絶縁層は、前記第１平坦化層と同層に設置される、
    請求項１７又は１８に記載の表示基板。
20. 表示基板であって、
    表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
    前記表示領域は、開口部を含み、
    前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第１周辺領域を含み、
    前記第１周辺領域は、第１バンク領域と、第２バンク領域と、スペーサ領域と、を含み、
    前記第１バンク領域は、前記開口部を少なくとも部分的に取り囲み、
    前記スペーサ領域は、前記第１バンク領域を少なくとも部分的に取り囲み、
    前記第２バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
    前記表示基板は、ベース基板と、第１導体化された半導体パターンと、第１導電性パターンと、第２導電性パターンと、を含み、
    前記第１導体化された半導体パターンは、前記ベース基板上に位置し、
    前記第１導電性パターンは、前記第１導体化された半導体パターンの前記ベース基板から離れる側に位置し、コンデンサを形成できるように前記第１導体化された半導体パターンと間隔をおいて絶縁して設置され、
    前記第２導電性パターンは、前記第１導電性パターンの前記第１導体化された半導体パターンから離れる側に位置し、コンデンサを形成できるように前記第１導電性パターンと間隔をおいて絶縁して設置され、
    前記第１導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
    前記第２導電性パターンは、前記第１周辺領域に設置される複数のビアを介して前記第１導体化された半導体パターンに電気的に接続され、
    前記第１導体化された半導体パターン、前記第１導電性パターン及び前記第２導電性パターンは、少なくとも前記第２バンク領域及び前記スペーサ領域に位置し、
    前記複数のビアの前記スペーサ領域での配列密度は、前記第２バンク領域での配列密度よりも小さい、
    表示基板。
21. 請求項１～２０のいずれか１項に記載の表示基板を含む表示装置。
22. 表示基板の製造方法であって、
    ベース基板を提供するステップと、
    前記ベース基板上に第１導体化された半導体パターンを形成するステップと、
    前記第１導体化された半導体パターンに第１導電性パターンを形成するステップであって、前記第１導電性パターンは、コンデンサを形成できるように前記第１導体化された半導体パターンと間隔をおいて絶縁して設置される、ステップと、
    前記第１導電性パターンに第２導電性パターンを形成するステップであって、前記第２導電性パターンは、コンデンサを形成できるように前記第１導電性パターンと間隔をおいて絶縁して設置される、ステップと、
    を含み、
    前記表示基板は、表示領域と、前記表示領域を取り囲む周辺領域と、を含み、
    前記表示領域は、開口部を含み、
    前記周辺領域は、前記開口部を少なくとも部分的に取り囲む第１周辺領域を含み、
    前記第１周辺領域は、第１バンク領域と、第２バンク領域と、スペーサ領域と、を含み、
    前記第１バンク領域は、前記開口部を少なくとも部分的に取り囲み、
    前記スペーサ領域は、前記第１バンク領域を少なくとも部分的に取り囲み、
    前記第２バンク領域は、前記スペーサ領域を少なくとも部分的に取り囲み、
    前記第１導電性パターンは、前記表示領域に使用される電気信号を伝送するように配置され、
    前記第２導電性パターンは、前記第１周辺領域に設置される複数のビアを介して前記第１導体化された半導体パターンに電気的に接続され、
    前記第１導体化された半導体パターン、前記第１導電性パターン及び前記第２導電性パターンは、少なくとも前記第１バンク領域及び前記スペーサ領域に位置し、
    前記複数のビアの前記スペーサ領域での配列密度は、前記第１バンク領域での配列密度よりも小さい、
    表示基板の製造方法。
23. 前記第１導体化された半導体パターンに前記第１導電性パターンを形成するステップは、
    前記第１導体化された半導体パターンに第１絶縁層を形成するステップと、
    前記第１絶縁層上に前記第１導電性パターンを形成するステップと、を含み、
    前記第１導電性パターンに前記第２導電性パターンを形成するステップは、
    前記第１導電性パターンに第２絶縁層を形成するステップと、
    前記第２絶縁層上に前記第２導電性パターンを形成するステップと、を含み、
    前記複数のビアは、少なくとも前記第１絶縁層及び前記第２絶縁層内に位置し、かつ、少なくとも前記第１絶縁層及び前記第２絶縁層を貫通する、
    請求項２２に記載の表示基板の製造方法。
24. 前記第２導電性パターンに第１電極層を形成するステップをさらに含み、
    前記第１電極層は、前記第２導電性パターンに電気的に接続され、
    前記スペーサ領域内において、前記第１電極層は、前記第２導電性パターンを被覆し、かつ、前記第１電極層の前記ベース基板に向かう側の表面は、前記第２導電性パターンの前記ベース基板とは反対側の表面に接触する、
    請求項２２又は２３に記載の表示基板の製造方法。
25. 前記第１電極層上に第１パッケージ層を形成するステップをさらに含み、
    前記スペーサ領域内において、前記第１パッケージ層は、前記第１電極層を被覆し、かつ、前記第１パッケージ層の前記ベース基板に向かう側の表面は、前記第１電極層の前記ベース基板とは反対側の表面に接触する、
    請求項２４に記載の表示基板の製造方法。
26. 前記表示領域において、前記ベース基板上に画素構造の画素駆動回路を形成するステップをさらに含み、
    前記画素駆動回路は、薄膜トランジスタと、記憶コンデンサと、を含み、
    前記薄膜トランジスタは、ゲートと、活性層と、ソースと、ドレインと、を含み、
    前記記憶コンデンサは、第１コンデンサ電極と、前記第１コンデンサ電極と対向する第２コンデンサ電極と、を含み、
    前記活性層は、前記第１導体化された半導体パターンと同層に設置され、
    前記第２コンデンサ電極は、前記第１導電性パターンと同層に設置され、
    前記ソース及び前記ドレインは、前記第２導電性パターンと同層に設置される、
    請求項２２～２５のいずれか１項に記載の表示基板の製造方法。
27. 前記第１コンデンサ電極は、前記ゲートと同層に設置される、
    請求項２６に記載の表示基板の製造方法。

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