JP2023156384A - 表示装置 - Google Patents

Abstract

【課題】アレイ基板の一方の面から、反対側の他方の面側の背景を視認可能であって、透過率の低下を抑制できる表示装置を提供する。【解決手段】表示装置は、基板と、第１副画素と第２副画素とを含む画素と、第１発光素子と、第２発光素子と、ゲート配線と、第１信号線と、第２信号線と、アノード配線と、カソード配線と、を備え、第１副画素と第２副画素はそれぞれ書込みトランジスタと駆動トランジスタとを有し、第１信号線は第１副画素の書込みトランジスタに電気的に接続し、第２信号線は第２副画素の書込みトランジスタに電気的に接続し、ゲート配線は第１副画素及び第２副画素の書込みトランジスタに電気的に接続し、アノード配線は第１副画素及び第２副画素の駆動トランジスタと電気的に接続し、カソード配線は第１発光素子及び第２発光素子に電気的に接続し、アノード配線は平面視で、第１方向に延在し且つゲート配線に重畳して配置される。【選択図】図３

Description

本発明は、表示装置に関する。

近年、表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いたディスプレイが注目されている（例えば、特許文献１参照）。複数の発光ダイオードは、アレイ基板（特許文献１ではドライババックプレーン）に接続され、アレイ基板は、発光ダイオードを駆動するための画素回路（特許文献１では電子制御回路）を備える。また、特許文献２には、有機ＥＬ素子をアクティブマトリクスにより駆動する画素回路が記載されている。

特表２０１７－５２９５５７号公報 特開２００２－２７８５１３号公報

画面の向こう側が透けて見える態様で用いられる、いわゆる透明ディスプレイ（もしくは透過型ディスプレイ）と呼ばれる表示装置が知られている。透明ディスプレイの表示素子として発光ダイオードを採用した場合、発光ダイオードの駆動回路を構成する複数のトランジスタや配線等により、透過率が低下する可能性がある。

本発明は、アレイ基板の一方の面から、反対側の他方の面側の背景を視認可能であって、透過率の低下を抑制できる表示装置を提供することを目的とする。

本発明の一態様の表示装置は、基板と、前記基板に設けられ、光を照射する第１ＬＥＤ素子と第２ＬＥＤ素子と、前記第１ＬＥＤ素子と前記第２ＬＥＤ素子の間に設けられ、前記第１ＬＥＤ素子に電気的に接続される第１信号線と、前記第１ＬＥＤ素子と前記第２ＬＥＤ素子の間に設けられ、前記第２ＬＥＤ素子に電気的に接続される第２信号線と、前記第１信号線及び前記第２信号線に交差するゲート配線と、前記ゲート配線に重畳し、前記第１ＬＥＤ素子及び前記第２ＬＥＤ素子に電気的に接続されるアノード配線と、を有し、前記アノード配線は、前記ゲート配線に平行に延出する。

本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素の各々に設けられ、光を出射する複数の発光素子と、複数の前記発光素子に対応して設けられた複数のトランジスタと、複数の前記トランジスタに接続された信号線及びゲート線と、を有し、開口率が８０％以上の領域である透光領域と、開口率が８０％よりも小さい領域である非透光領域とが、第１方向に並んで配置され、前記透光領域の前記第１方向の長さは、前記非透光領域の前記第１方向の長さの５倍以上である。

図１は、第１実施形態に係る表示装置を模式的に示す平面図である。 図２は、１つの画素Ｐｉｘを示す平面図である。 図３は、画素回路を示す回路図である。 図４は、複数の画素を模式的に示す平面図である。 図５は、図４の隣接する２つの画素を拡大して示す平面図である。 図６は、１つの発光素子に対応して設けられたトランジスタの構成例を示す平面図である。 図７は、図５のＶＩＩ－ＶＩＩ’断面図である。 図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。 図９は、信号線の積層構造を説明するための説明図である。 図１０は、信号線及びアノード電源線の積層構造を説明するための説明図である。 図１１は、透光領域及び非透光領域の積層構造を示す断面図である。 図１２は、第１変形例に係る信号線の積層構造を説明するための説明図である。 図１３は、第２変形例に係る表示装置を模式的に示す断面図である。 図１４は、第３変形例に係る表示装置を模式的に示す断面図である。 図１５は、第２実施形態に係る表示装置の、複数の画素を模式的に示す平面図である。 図１６は、図１５の１つの画素を拡大して示す平面図である。 図１７は、第２実施形態の第４変形例に係る表示装置の、複数の画素を模式的に示す平面図である。 図１８は、図１７の１つの画素を拡大して示す平面図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。特に図示しないが、アレイ基板２上には、駆動回路１２及び駆動ＩＣ２１０を駆動するための制御信号及び電力を入力するためのフレキシブルプリント基板（ＦＰＣ）等が接続されていてもよい。

図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。

複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

駆動回路１２は、駆動ＩＣ２１０又は外部からの各種制御信号に基づいて複数のゲート線ＧＬ（図３参照）を駆動する回路である。駆動回路１２は、複数のゲート線ＧＬを順次又は同時に選択し、選択されたゲート線ＧＬにゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上に実装されてもよい。

カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に電気的に接続され、基準電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図７参照）は、カソード電極２２及びカソード電源線ＬＶＳＳを介して、カソード配線６０に接続される。

図２は、１つの画素Ｐｉｘを示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとを有する。第１副画素４９Ｒは、第１色としての原色の赤色を表示する。第２副画素４９Ｇは、第２色としての原色の緑色を表示する。第３副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとは第１方向Ｄｘで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとをそれぞれ区別する必要がない場合、副画素４９という。

第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂは、それぞれ、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂと、アノード電極２３と、を有する。表示装置１は、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂにおいて、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂごとに異なる光を出射することで画像を表示する。第１発光素子３Ｒは、赤色の光を出射する。第２発光素子３Ｇは、緑色の光を出射する。第３発光素子３Ｂは、青色の光を出射する。なお、以下の説明において、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂを区別して説明する必要がない場合には、単に発光素子３と表す。

発光素子３は、複数の副画素４９の各々に設けられる。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する発光ダイオード（ＬＥＤ：Light Emitting Diode）チップである。厳密な定義ではないが、チップサイズが１００μｍを下回るものは、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。

なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、第１副画素４９Ｒは第２副画素４９Ｇと第１方向Ｄｘに隣り合っていてもよい。第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂは、三角格子状に配置されてもよい。また、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂの、第１方向Ｄｘでの配置順も異なっていてもよい。

図３は、画素回路を示す回路図である。図３に示す画素回路は、基板２１に設けられ、駆動信号（電流）を各発光素子３に供給する回路である。図３に示すように、複数のゲート線ＧＬは、それぞれ第１方向Ｄｘに延在し、複数の第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂに接続される。複数の第１信号線ＳＬ－１、第２信号線ＳＬ－２及び第３信号線ＳＬ－３は、それぞれ第２方向Ｄｙに延在する。第１信号線ＳＬ－１は、第２方向Ｄｙに配列された複数の第１副画素４９Ｒに接続される。第２信号線ＳＬ－２は、第２方向Ｄｙに配列された複数の第２副画素４９Ｇに接続される。第３信号線ＳＬ－３は、第２方向Ｄｙに配列された複数の第３副画素４９Ｂに接続される。なお、以下の説明では、第１信号線ＳＬ－１、第２信号線ＳＬ－２及び第３信号線ＳＬ－３を区別して説明する必要がない場合には、単に信号線ＳＬと表す。

図３に示すように、各副画素４９は、それぞれ、２つのトランジスタと、１つの容量と、を含む。具体的には、各副画素４９は、駆動トランジスタＤＲＴと、書込トランジスタＳＳＴと、容量Ｃｓと、を含む。

各副画素４９が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

駆動トランジスタＤＲＴのゲートは、書込トランジスタＳＳＴのドレインに接続される。駆動トランジスタＤＲＴのソースは、アノード電源線ＬＶＤＤに接続される。駆動トランジスタＤＲＴのドレインは、発光素子３のアノードに接続されている。発光素子３のカソードは、カソード電源線ＬＶＳＳに接続され、基準電位が供給される。

書込トランジスタＳＳＴのゲートは、ゲート線ＧＬに接続される。書込トランジスタＳＳＴのソースは、信号線ＳＬに接続される。書込トランジスタＳＳＴのドレインは、駆動トランジスタＤＲＴのゲートに接続されている。

容量Ｃｓは、一端が駆動トランジスタＤＲＴのゲートと書込トランジスタＳＳＴのドレインとに接続され、他端が共通配線ＬＣｓに接続されている。共通配線ＬＣｓは、カソード電源線ＬＶＳＳと電気的に接続され、基準電位が供給される。容量Ｃｓは、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑えるために、画素回路に付加されている。

書込トランジスタＳＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子３に流れる電流を制御する電流制御素子として機能する。

具体的には、駆動回路１２が、複数のゲート線ＧＬを選択し、選択されたゲート線ＧＬにゲート駆動信号を供給する。ゲート駆動信号によりゲート線ＧＬの電位がＨ（ハイ）レベルになると、書込トランジスタＳＳＴがオンになる。これにより、信号線ＳＬから供給される映像信号に基づいて容量Ｃｓに電荷が蓄積される。駆動トランジスタＤＲＴのゲートドレイン間の電圧は、容量Ｃｓの電荷量に応じて決定される。

駆動トランジスタＤＲＴには、アノード電源線ＬＶＤＤから供給されたアノード電源電位ＰＶＤＤに基づいて電流が流れる。駆動トランジスタＤＲＴは、ゲートドレイン間の電圧の電圧に応じた電流を、発光素子３に供給する。発光素子３は、この電流に応じた輝度で発光する。また、書込トランジスタＳＳＴがオフになった後も、発光素子３には、駆動トランジスタＤＲＴを介してアノード電源線ＬＶＤＤから電流が供給される。

次に、画素Ｐｉｘの平面視での具体的な構成例について説明する。図４は、複数の画素を模式的に示す平面図である。図４では、表示領域ＡＡに複数配列された画素Ｐｉｘのうち、２行４列の８個の画素Ｐｉｘを拡大して示している。具体的には、図４に示すように、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）、Ｐｉｘ（３、１）、Ｐｉｘ（４、１）は、第１方向Ｄｘに配列される。また、画素Ｐｉｘ（１、１）、Ｐｉｘ（１、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（２、１）、Ｐｉｘ（２、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（３、１）、Ｐｉｘ（３、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（４、１）、Ｐｉｘ（４、２）は、第２方向Ｄｙに配列される。なお、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）、Ｐｉｘ（３、１）、Ｐｉｘ（４、１）、Ｐｉｘ（１、２）、Ｐｉｘ（２、２）、Ｐｉｘ（３、２）、Ｐｉｘ（４、２）を区別して説明する必要がない場合には、単に画素Ｐｉｘと表す。

複数の画素Ｐｉｘは、それぞれ、第１発光素子３Ｒ（第１副画素４９Ｒ）、第２発光素子３Ｇ（第２副画素４９Ｇ）、第３発光素子３Ｂ（第３副画素４９Ｂ）、第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３及びゲート線ＧＬを有する。第１発光素子３Ｒは、第１信号線ＳＬ－１に電気的に接続される。第２発光素子３Ｇは、第２信号線ＳＬ－２に電気的に接続される。第３発光素子３Ｂは、第３信号線ＳＬ－３に電気的に接続される。

本実施形態では、第１方向Ｄｘに隣接する２つの画素Ｐｉｘで、複数の発光素子３と、複数の信号線ＳＬ（信号線群ＳＬＧ）とがひとまとまりに近接して配置される。隣接する一方の画素Ｐｉｘと、他方の画素Ｐｉｘとは、第２方向Ｄｙに平行な仮想線を対称軸として、反転するような位置関係で配置される。

第１方向Ｄｘに隣り合う２つの画素Ｐｉｘ（例えば、画素Ｐｉｘ（２、２）と画素Ｐｉｘ（３、２））は、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧと、第２方向Ｄｙに隣り合う２つのゲート線ＧＬとで囲まれた領域である。ここで、画素Ｐｉｘの第１方向Ｄｘでの配置ピッチＰＰｘは、信号線群ＳＬＧの幅Ｗ－ＳＬＧの、第１方向Ｄｘでの中点と仮想線ＣＬとの間の距離で表される。仮想線ＣＬは、第１方向Ｄｘに隣り合う信号線群ＳＬＧ間の中点を通り、信号線ＳＬに平行な方向に延在する仮想線である。言い換えると、配置ピッチＰＰｘは、第１方向Ｄｘに隣り合う信号線群ＳＬＧの配置ピッチの１／２である。

画素Ｐｉｘの第２方向Ｄｙでの配置ピッチＰＰｙは、第２方向Ｄｙに隣り合うゲート線ＧＬの配置ピッチと等しい。つまり、配置ピッチＰＰｙは、第２方向Ｄｙに隣り合うゲート線ＧＬの第２方向Ｄｙ（＋Ｄｙ方向）での端部の距離で表される。

複数の画素Ｐｉｘは、それぞれ、透光領域ＣＡと、非透光領域ＮＣＡとを有する。透光領域ＣＡは、所定の領域において、開口率が８０％以上の領域であり、すなわち、所定の領域の面積に対する、信号線ＳＬ、ゲート線ＧＬ等の各種配線や、発光素子３に接続されたアノード電極２３等と重ならない領域の割合が８０％以上となる領域である。非透光領域ＮＣＡは、所定の領域において、開口率が８０％よりも小さい領域であり、すなわち、所定の領域の面積に対する、信号線ＳＬ、ゲート線ＧＬ等の各種配線や、発光素子３に接続されたアノード電極２３等と重ならない領域の割合が８０％よりも小さい領域である。

表示装置１は、非透光領域ＮＣＡの面積に比べて透光領域ＣＡの面積が大きく設けられている。このため、発光素子３が発光しない画素Ｐｉｘでは、透光領域ＣＡを介して基板２１（図７参照）の第１主面２１Ａ側（カバーガラス１０１側）から基板２１の第２主面２１Ｂ側の背景が視認され、また、基板２１の第２主面２１Ｂ側から第１主面２１Ａ側（カバーガラス１０１側）の背景が視認される。そして、本実施形態の表示装置１は、駆動ＩＣ２１０から映像信号が入力されると、画素Ｐｉｘの発光素子３が映像信号に応じて発光する。そして、画素Ｐｉｘで表示される画像は、背景とともに視認される。つまり、表示装置１は、表示領域ＡＡの向こう側が透けて見える態様で用いられる、いわゆる透明ディスプレイである。

次に、第１方向Ｄｘに隣接する画素Ｐｉｘ（１、１）と画素Ｐｉｘ（２、１）に着目して、各画素Ｐｉｘの構成の具体例を説明する。図５は、図４の隣接する２つの画素を拡大して示す平面図である。なお、以下の説明では、第１方向Ｄｘの一方（図５右側方向）を＋Ｄｘ方向と表し、第１方向Ｄｘの他方（図５左側方向）を－Ｄｘ方向と表す場合がある。同様に、第２方向Ｄｙの一方（図５上側方向）を＋Ｄｙ方向と表し、第２方向Ｄｙの他方（図５下側方向）を－Ｄｙ方向と表す場合がある。

信号線群ＳＬＧは、第１方向Ｄｘに隣り合う複数の信号線ＳＬを含む。具体的には、図５左側の画素Ｐｉｘ（１、１）（第１画素）に接続された３本の信号線ＳＬと、図５右側の画素Ｐｉｘ（２、１）（第２画素）に接続された３本の信号線ＳＬとが、第１方向Ｄｘに隣り合って配置され、ひとまとまりの信号線群ＳＬＧとして形成される。つまり、信号線群ＳＬＧは、１対の第１信号線ＳＬ－１、１対の第２信号線ＳＬ－２及び１対の第３信号線ＳＬ－３を含む。信号線群ＳＬＧは、第１方向Ｄｘで、第３信号線ＳＬ－３、第２信号線ＳＬ－２、第１信号線ＳＬ－１、第３信号線ＳＬ－３、第２信号線ＳＬ－２、第１信号線ＳＬ－１の順に配置される。左側の画素Ｐｉｘ（１、１）に接続された３本の信号線ＳＬと、右側の画素Ｐｉｘ（２、１）に接続された３本の信号線ＳＬとが、同じ配置関係で第１方向Ｄｘに配列される。ただし、これに限定されず、信号線群ＳＬＧの配置は適宜変更してもよい。

１つの信号線群ＳＬＧで、複数の信号線ＳＬは、第１方向Ｄｘに間隔を設けて配列される。信号線群ＳＬＧの幅Ｗ－ＳＬＧは、複数の信号線ＳＬと、信号線ＳＬの間隔とを含む。信号線群ＳＬＧは、開口率が８０％よりも小さくなるように、各信号線ＳＬの線幅と、信号線ＳＬの間隔とが設定されており、信号線群ＳＬＧと重なる領域が非透光領域ＮＣＡとなっている。

複数の画素Ｐｉｘのそれぞれにおいて、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、第１方向Ｄｘに隣り合って配置され、信号線群ＳＬＧとゲート線ＧＬとの交差部近傍に設けられる。具体的には、第１方向Ｄｘで、信号線群ＳＬＧは、画素Ｐｉｘ（１、１）を構成する複数の発光素子３と、画素Ｐｉｘ（２、１）を構成する複数の発光素子３との間に設けられる。また、第２方向Ｄｙで、信号線群ＳＬＧと交差するゲート線ＧＬは、画素Ｐｉｘ（１、１）を構成する複数の発光素子３と、画素Ｐｉｘ（２、１）を構成する複数の発光素子３との間に設けられる。

画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、この順で第１方向Ｄｘに配列される。第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、信号線群ＳＬＧと第１方向Ｄｘ（－Ｄｘ方向）に隣り合って配置される。また、画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、信号線群ＳＬＧと交差するゲート線ＧＬの－Ｄｙ方向に隣り合って配置される。

画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、この順で第１方向Ｄｘに配列され、信号線群ＳＬＧと第１方向Ｄｘ（＋Ｄｘ方向）に隣り合って配置される。また、画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、ゲート線ＧＬの＋Ｄｙ方向に隣り合って配置される。画素Ｐｉｘ（１、１）の複数の発光素子３と、画素Ｐｉｘ（２、１）の複数の発光素子３とは、第１方向Ｄｘで同じ配置関係で配列される。ただし、複数の発光素子３の配置の順番は、画素Ｐｉｘごとに異なっていてもよい。

発光素子３は、それぞれ、書込トランジスタＳＳＴの半導体層７１を介して、各信号線ＳＬに接続される。また、発光素子３は、それぞれ、コンタクトホールＨ４を介して、アノード電源線ＬＶＤＤに電気的に接続される。アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳは、ゲート線ＧＬと重なって設けられ、第１方向Ｄｘに延在する。なお、図４及び図５では、図面を見やすくするために、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳを二点鎖線で表している。

各画素Ｐｉｘの非透光領域ＮＣＡは、第１方向Ｄｘに隣り合う第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂと、各発光素子３に接続されたアノード電極２３と、信号線群ＳＬＧとに重なる領域を含む。非透光領域ＮＣＡは、信号線ＳＬの間隔、アノード電極２３の間隔、アノード電極２３とゲート線ＧＬとの間隔等も含む領域である。言い換えると、信号線群ＳＧＬと複数の発光素子３とは、第１方向Ｄｘに隣り合って配置されて第１方向Ｄｘに連続する非透光領域ＮＣＡを形成する。

画素Ｐｉｘ（１、１）において、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、第１発光素子３Ｒに接続されたアノード電極２３の第１方向Ｄｘ（－Ｄｘ方向）の端部から、信号線群ＳＬＧの第１方向Ｄｘ（＋Ｄｘ方向）の端部までの長さである。非透光領域ＮＣＡの、第２方向Ｄｙの長さＰｙ－ＮＣＡは、各発光素子３に接続されたアノード電極２３の第２方向Ｄｙ（－Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（＋Ｄｙ方向）の端部までの長さである。

画素Ｐｉｘ（２、１）において、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、第３発光素子３Ｂに接続されたアノード電極２３の第１方向Ｄｘ（＋Ｄｘ方向）の端部から、隣接する画素Ｐｉｘ（１、１）に接続された第３信号線ＳＬ－３の第１方向Ｄｘ（－Ｄｘ方向）の端部までの長さである。非透光領域ＮＣＡの、第２方向Ｄｙの長さＰｙ－ＮＣＡは、発光素子に接続されたアノード電極２３の第２方向Ｄｙ（＋Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（－Ｄｙ方向）の端部までの長さである。

図４に戻って、画素Ｐｉｘ（３、１）及び画素Ｐｉｘ（４、１）の構成は、画素Ｐｉｘ（１、１）及び画素Ｐｉｘ（２、１）と同様である。つまり、第１方向Ｄｘに隣接する２つの画素Ｐｉｘごとに、複数の信号線ＳＬが束ねて配置されて信号線群ＳＬＧが形成される。そして、第１方向Ｄｘに隣接する２つの画素Ｐｉｘをそれぞれ構成する複数の発光素子３はそれぞれの信号線群ＳＬＧに近接して配置される。また、画素Ｐｉｘ（２、１）の複数の発光素子３及び画素Ｐｉｘ（３、１）の複数の発光素子３は、第１方向Ｄｘに隣り合う信号線群ＳＬＧの間に配置される。つまり、画素Ｐｉｘ（２、１）の発光素子３と、画素Ｐｉｘ（３、１）の発光素子３との間には、信号線ＳＬが設けられず、第１方向Ｄｘで、２つの画素Ｐｉｘの配置ピッチＰＰｘ程度の長さで、透光領域ＣＡが連続して形成される。

画素Ｐｉｘの配置ピッチＰＰｘ、ＰＰｙは、非透光領域ＮＣＡの長さＰｘ－ＮＣＡ、Ｐｙ－ＮＣＡに比べて十分に長い。つまり、透光領域ＣＡと、非透光領域ＮＣＡとが、第１方向Ｄｘに並んで配置される。一例として、図４の画素Ｐｉｘ（２、１）、画素Ｐｉｘ（２、２）及び画素Ｐｉｘ（３、２）について、透光領域ＣＡ及び非透光領域ＮＣＡの関係を具体的に説明する。透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、画素Ｐｉｘ（例えば画素Ｐｉｘ（２、２））のアノード電極２３の＋Ｄｘ方向の端部と、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（３、２））の信号線群ＳＬＧとの間の距離と等しい。透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、画素Ｐｉｘ（例えば画素Ｐｉｘ（２、２））のアノード電極２３の＋Ｄｙ方向の端部と、第２方向Ｄｙに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（２、１））の電源線（アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳ）との間の距離と等しい。

透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対して５倍以上である。同様に、透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、非透光領域ＮＣＡの第２方向Ｄｙの長さＰｙ－ＮＣＡに対して５倍以上である。このような構成により、表示装置１は、背景を視認可能であって、透過率の低下を抑制できる。

また、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２）と画素Ｐｉｘ（２、２））では、発光素子３の第２方向Ｄｙでの位置が異なる。画素Ｐｉｘ（１、２）の複数の発光素子３は、ゲート線ＧＬに対して－Ｄｙ方向に隣り合って配置される。画素Ｐｉｘ（２、２）の複数の発光素子３は、ゲート線ＧＬに対して＋Ｄｙ方向に隣り合って配置される。これにより、第１方向Ｄｘに隣接する画素Ｐｉｘで、６個の発光素子３を第１方向Ｄｘに並べて配置した場合に比べて、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡを小さくし、かつ、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを大きくすることができる。

次に、画素Ｐｉｘの詳細な平面構造及び断面構造を説明する。図６は、１つの発光素子に対応して設けられたトランジスタの構成例を示す平面図である。なお、図６では、第１副画素４９Ｒの駆動回路の構成を拡大して示しているが、第１副画素４９Ｒについての説明は、第２副画素４９Ｇ及び第３副画素４９Ｂにも適用できる。また、図６では、アノード電極２３よりも上側の発光素子３や実装電極２４（図７参照）等の部材を省略して示している。

図６に示すように、駆動トランジスタＤＲＴは半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。半導体層６１は、第２方向Ｄｙに延在し、ゲート電極６４と平面視で交差する。半導体層６１のうち、ゲート電極６４と重なる領域にチャネル領域が形成される。半導体層６１の一端側は、コンタクトホールＨ１を介してドレイン電極６３と接続される。ドレイン電極６３は、コンタクトホールＨ３を介してアノード電極２３と接続される。アノード電極２３は、コンタクトホールＨ６を介して、実装電極２４及び発光素子３に電気的に接続される。

半導体層６１の他端側は、コンタクトホールＨ２を介してソース電極６２と接続される。ソース電極６２は、アノード電源線ＬＶＤＤと重なる領域まで延在し、コンタクトホールＨ４を介してアノード電源線ＬＶＤＤと接続される。なお、後述する図８にあるようにコンタクトホールＨ５は、カソード電源線ＬＶＳＳと、カソード電極２２とを電気的に接続する。コンタクトホールＨ５は、図５に示すように、各副画素４９にそれぞれ設けられ、ゲート線ＧＬ、アノード電源線ＬＶＤＤ、カソード電源線ＬＶＳＳに重なるように、ゲート線ＧＬにそって直線状に配置されている。また、各副画素４９にそれぞれコンタクトホールＨ５を設ける実施例に限らず、各画素Ｐｉｘに一つのコンタクトホールＨ５を形成し３副画素４９に亘るカソード電極２２を一つのコンタクトホールＨ５を介して接続する構造であってもよい。以上のように、駆動トランジスタＤＲＴは、アノード電源線ＬＶＤＤからのアノード電源電位ＰＶＤＤに応じた電圧信号を発光素子３に供給できる。

図６に示すように、書込トランジスタＳＳＴは、半導体層７１、ソース電極７２、ドレイン電極７３及びゲート電極７４を有する。半導体層７１は、第２方向Ｄｙに延在する２つの部分と、これら２つの部分を接続する接続部と有する。半導体層７１のうち、第２方向Ｄｙに延在する２つの部分は、それぞれゲート線ＧＬと平面視で交差する。ゲート線ＧＬのうち、半導体層７１と重なる部分が、それぞれゲート電極７４として機能する。

半導体層７１の一端側は、ソース電極７２と重なって設けられ、コンタクトホールＨ６Ａを介してソース電極７２と接続される。言い換えると、信号線ＳＬ（第１信号線ＳＬ－１）のうち半導体層７１と接続される部分がソース電極７２として機能する。半導体層７１の他端側は、コンタクトホールＨ７を介してドレイン電極７３と接続される。

ドレイン電極７３は、第２方向Ｄｙに延在し、コンタクトホールＨ８を介してゲート電極６４と接続される。さらにドレイン電極７３は、コンタクトホールＨ９を介して対向電極２５と接続される。以上のように、書込トランジスタＳＳＴは、駆動トランジスタＤＲＴのゲートに接続される。

なお、図６に示す副画素４９の駆動回路の配置等は、あくまで一例であり、変更してもよい。例えば、第２副画素４９Ｇの半導体層７１は、第１信号線ＳＬ－１と平面視で交差する。また、第２副画素４９Ｇの半導体層７１は、第１信号線ＳＬ－１及び第２信号線ＳＬ－２と平面視で交差する。これに限定されず、半導体層７１は、他の副画素４９に接続された信号線ＳＬと交差する部分において、半導体層７１とは異なる層に設けられたブリッジ配線を介して接続されてもよい。

次に、表示装置１の断面構造について説明する。図７は、図５のＶＩＩ－ＶＩＩ’断面図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ’断面図である。図７及び図８に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、アノード電極２３、実装電極２４、対向電極２５、各種トランジスタ、各種配線及び各種絶縁膜を有する。

基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。基板２１として、可撓性を有する樹脂基板を用いた場合には、シートディスプレイとして表示装置１を構成することができる。また、基板２１は、ポリイミドに限らず、他の樹脂材料を用いても良い。

なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。

基板２１の上にアンダーコート膜９１が設けられる。アンダーコート膜９１は、例えば、シリコン窒化膜やシリコン酸化膜等の複数の無機絶縁膜が積層されて形成される。なお、アンダーコート膜９１は、単層膜でもよいし、設けられていなくてもよい。

駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴは、アンダーコート膜９１の上に設けられる。半導体層６１及び半導体層７１（図８参照）は、アンダーコート膜９１の上に設けられる。半導体層６１、７１は、例えば、ポリシリコンが用いられる。ただし、半導体層６１、７１は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン等であってもよい。

ゲート絶縁膜９２は、半導体層６１、７１を覆ってアンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、例えばシリコン酸化膜である。ゲート電極６４及びゲート線ＧＬ（図８参照）は、ゲート絶縁膜９２の上に設けられる。ゲート電極６４及びゲート線ＧＬは、例えば、モリブデン（Ｍｏ）が用いられる。あるいは、ゲート電極６４及びゲート線ＧＬは、モリブデンとアルミニウムとの積層膜（Ｍｏ／Ａｌ／Ｍｏ）や、チタンとアルミニウムとの積層膜（Ｔｉ／Ａｌ／Ｔｉ）であってもよい。また、ゲート線ＧＬには、上記の金属膜の表面に黒色部材が積層される。黒色部材については後述する。

図７及び図８に示す例では、駆動トランジスタＤＲＴは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造である。ただし、これに限定されず、駆動トランジスタＤＲＴは、半導体層６１の下側にゲート電極６４が設けられたボトムゲート構造でもよく、半導体層６１の上側及び下側の両方にゲート電極６４が設けられたデュアルゲート構造でもよい。書込トランジスタＳＳＴについても駆動トランジスタＤＲＴと同様の構造を採用できる。

層間絶縁膜９３は、ゲート電極６４及びゲート線ＧＬを覆ってゲート絶縁膜９２の上に設けられる。層間絶縁膜９３は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２（図８参照）、ドレイン電極６３、信号線ＳＬ（ソース電極７２）及びドレイン電極７３は、層間絶縁膜９３の上に設けられる。

図８に示すように、ドレイン電極６３は、ゲート絶縁膜９２及び層間絶縁膜９３を貫通するコンタクトホールＨ１を介して、半導体層６１のドレイン領域に接続される。ソース電極６２は、ゲート絶縁膜９２及び層間絶縁膜９３を貫通するコンタクトホールＨ２を介して、半導体層６１のソース領域に接続される。信号線ＳＬ、ソース電極６２、７２、ドレイン電極６３、７３は、例えば、チタンとアルミニウムとの積層膜（Ｔｉ／Ａｌ／Ｔｉ）が用いられる。あるいは、信号線ＳＬ、ソース電極６２、７２、ドレイン電極６３、７３は、モリブデンとアルミニウムとの積層膜（Ｍｏ／Ａｌ／Ｍｏ）であってもよい。また、信号線ＳＬ及び各種電極のうち、少なくとも信号線ＳＬは、表面に黒色部材が積層される。

ドレイン電極６３は、ゲート電極６４と重なる領域まで延在する。層間絶縁膜９３を介して対向するドレイン電極６３とゲート電極６４とで、容量が形成される。

図７及び図８に示すように、第１有機絶縁膜９４は、駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ及び信号線ＳＬを覆って層間絶縁膜９３の上に設けられる。第１有機絶縁膜９４としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。第１有機絶縁膜９４及び第２有機絶縁膜９６は、アレイ基板２の表面を平坦化する平坦化膜である。

第１有機絶縁膜９４の上に、対向電極２５、容量絶縁膜９５、アノード電極２３の順に積層される。対向電極２５は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料で構成される。

容量絶縁膜９５は、対向電極２５を覆って設けられ、コンタクトホールＨ３、Ｈ４（図８参照）と重なる領域に開口を有する。容量絶縁膜９５は、例えば、シリコン窒化膜である。アノード電極２３は、容量絶縁膜９５を介して対向電極２５と対向する。アノード電極２３は、コンタクトホールＨ３を介してドレイン電極６３と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。アノード電極２３は、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造（例えば、Ｔｉ／Ａｌ／Ｔｉ）としている。ただし、これに限定されず、アノード電極２３は、モリブデンとアルミニウムとの積層膜（Ｍｏ／Ａｌ／Ｍｏ）であってもよく、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。

容量絶縁膜９５を介して対向するアノード電極２３と対向電極２５との間に容量Ｃｓが形成される。また、ＩＴＯで形成される対向電極２５は、アノード電極２３を形成する工程において、ソース電極６２、ドレイン電極６３等の各種配線を保護するためのバリア膜としての機能も有する。

第２有機絶縁膜９６は、アノード電極２３の上に設けられる。第２有機絶縁膜９６には、アノード電極２３に達するコンタクトホールＨ６（図８参照）が設けられる。第２有機絶縁膜９６は、第１有機絶縁膜９４と同じ有機材料が用いられる。実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＨ６を介してアノード電極２３と電気的に接続される。実装電極２４は、アノード電極２３と同様にチタン、アルミニウムの積層構造としている。ただし、実装電極２４は、アノード電極２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９６は、第１有機絶縁膜９４と異なる有機材料が用いられてもよい。

発光素子３（第１発光素子３Ｒ、第２発光素子３Ｇ、第３発光素子３Ｂ）は、それぞれに対応する実装電極２４に実装される。各発光素子３は、アノード端子３３が実装電極２４に接するように実装される。各発光素子３のアノード端子３３と実装電極２４との間の接合は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。アノード端子３３と実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。

ここで、アレイ基板２に第２有機絶縁膜９６及び実装電極２４を設けずに、アノード電極２３上に発光素子３を直接実装することも可能である。ただし、第２有機絶縁膜９６及び実装電極２４を設けることにより、発光素子３の実装時に加えられる力によって容量絶縁膜９５が破損することを抑制できる。つまり、容量Ｃｓを形成するアノード電極２３と対向電極２５との間の絶縁破壊が生ずることを抑制できる。

発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。また、発光素子３として、半導体基板上に半導体層３１が形成された構成でもよい。あるいは、発光素子３単体がアレイ基板２に実装される構成に限定されず、発光素子３を含むＬＥＤチップがアレイ基板２に実装される構成であってもよい。

複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の少なくとも側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。

カソード電極２２は、複数の発光素子３及び素子絶縁膜９７を覆って設けられ、複数の発光素子３のカソード端子３２と電気的に接続される。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。

図８に示すように、カソード電極２２はゲート線ＧＬと重なる領域まで延在し、コンタクトホールＨ５を介してカソード電源線ＬＶＳＳと接続される。カソード電源線ＬＶＳＳは、実装電極２４と同層、すなわち、第２有機絶縁膜９６の上に設けられる。また、アノード電源線ＬＶＤＤは、アノード電極２３と同層、すなわち、容量絶縁膜９５の上に設けられ、ゲート線ＧＬと重なる位置に設けられたコンタクトホールＨ４を介して、ソース電極６２と接続される。

アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳの少なくとも一部は、ゲート線ＧＬと重なって設けられる。これにより、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳを、平面視でゲート線ＧＬと重ならない位置に設けた場合に比べて、非透光領域ＮＣＡの面積（第２方向Ｄｙでの長さＰｙ－ＮＣＡ）を小さくすることができる。

図７及び図８に示すように、カソード電極２２の上に、オーバーコート層９８を介してカバーガラス１０１が設けられる。カバーガラス１０１は、表示装置１の表面を保護するための部材である。なお、カバーガラス１０１に換えて、表示装置１のカバー部材として、透光性の樹脂基板や、透光性の樹脂フィルム等の保護部材を設けてもよい。また、オーバーコート層９８はカバーガラス１０１と接着性を有する透明の紫外線硬化樹脂であってもよく、オーバーコート層９８とカバーガラス１０１とを接着するための透明接着層を別途設けてもよい。

図９は、信号線の積層構造を説明するための説明図である。図９に示すように、信号線ＳＬは、金属膜５１、５２、５３及び黒色部材５４を有する。信号線ＳＬは、層間絶縁膜９３の上に金属膜５１、５２、５３、黒色部材５４の順に積層される。黒色部材５４は、金属膜５３とカバーガラス１０１との間に設けられる。

上述したように、金属膜５１及び金属膜５３は、例えばチタン（Ｔｉ）である。金属膜５２は、例えばアルミニウム（Ａｌ）である。あるいは、金属膜５１及び金属膜５３は、モリブデン（Ｍｏ）であってもよい。金属膜５１、５２、５３の膜厚は、例えば、２５ｎｍ以上７０ｎｍ以下である。信号線ＳＬは、３層の金属膜５１、５２、５３が積層されているが、これに限定されず、単層の金属膜であってもよく、２層又は４層以上の金属膜であってもよい。

黒色部材５４は、金属膜５３の表面に設けられる。黒色部材５４は、例えば金属膜５１、５２、５３よりも光の吸収率が大きい材料で構成された低反射膜である。黒色部材５４は、黒色に着色された樹脂材料や、カーボン又は薄膜干渉により黒色を呈する金属酸化物、炭化物、金属炭化物が用いられる。黒色部材５４の膜厚は、例えば、４０ｎｍ以上８０ｎｍ以下である。黒色部材５４を設けることにより、基板２１の第１主面２１Ａ側（カバーガラス１０１側）から入射した光Ｌ１が、信号線ＳＬの表面で反射することを抑制できる。例えば、理想的な状態として、光Ｌ１が９０度入射、９０度反射した場合で、黒色部材５４が設けられた信号線ＳＬの可視光領域での反射率は、１０％以下である。この結果、信号線ＳＬでの反射光が観察者に視認されることを抑制でき、反射光による表示特性の低下を抑制できる。

また、仮に黒色部材５４を設けていない場合、図４及び図５に示したように、透光領域ＣＡと、非透光領域ＮＣＡとが、第１方向Ｄｘに繰り返し配置された構成では、第１方向Ｄｘに配列された非透光領域ＮＣＡの金属膜で、それぞれ光が反射されることにより、虹色回折が発生する場合がある。本実施形態では、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対して５倍以上とすることで、回折効率を抑制することができ、かつ、黒色部材５４により金属膜５１、５２、５３の表面での反射を抑制できる。これにより、表示装置１は、虹色回折を抑制することで、表示特性の低下を抑制できる。

なお、図９では、信号線ＳＬの積層構造を示したが、ゲート線ＧＬについても同様の構成を採用できる。

図１０は、信号線及びアノード電源線の積層構造を説明するための説明図である。なお、図１０では、理解を容易にするために、信号線ＳＬ及びアノード電源線ＬＶＤＤの断面を並べて配置している。すなわち、図１０は、第１方向Ｄｘに沿って切断した信号線ＳＬの断面図と、第２方向Ｄｙに沿って切断したアノード電源線ＬＶＤＤの断面図とを、模式的に並べて示している。

図１０に示すように、アノード電源線ＬＶＤＤは、金属膜５６、５７、５８及び黒色部材５９を有する。金属膜５６及び金属膜５８は、例えばチタン（Ｔｉ）である。金属膜５７は、例えばアルミニウム（Ａｌ）である。あるいは、金属膜５６及び金属膜５８は、モリブデン（Ｍｏ）であってもよい。黒色部材５９は、金属膜５８の表面に設けられ、上述した黒色部材５４と同じ材料を用いることができる。これにより、アノード電源線ＬＶＤＤは、第１主面２１Ａ側から入射する光Ｌ１の反射を抑制することができる。

また、アノード電源線ＬＶＤＤの幅（第２方向Ｄｙでの幅）は、信号線ＳＬの幅（第１方向Ｄｘでの幅）よりも大きい。これにより、アノード電源線ＬＶＤＤのシート抵抗値を小さくすることができる。したがって、アノード電源線ＬＶＤＤを介して発光素子３に供給されるアノード電源電位ＰＶＤＤの電圧降下を抑制できる。

黒色部材５９が金属酸化物又は金属炭化物である場合、黒色部材５９の比誘電率が金属膜５６、５７、５８よりも大きいので、アノード電源線ＬＶＤＤと、近傍の配線との間で形成される容量が大きくなる。このため、アノード電源電位ＰＶＤＤの電圧変動を抑制して、電源安定化を図ることができる。なお、カソード電源線ＬＶＳＳについてもアノード電源線ＬＶＤＤと同様の積層構造を採用することができる。

図１１は、透光領域及び非透光領域の積層構造を示す断面図である。図１１に示すように、透光領域ＣＡには、基板２１とカバーガラス１０１との間に、透光性の絶縁膜及びカソード電極２２が積層されている。具体的には、透光領域ＣＡでは、基板２１の第１主面２１Ａに、アンダーコート膜９１、ゲート絶縁膜９２、層間絶縁膜９３、第１有機絶縁膜９４、容量絶縁膜９５、第２有機絶縁膜９６、素子絶縁膜９７、カソード電極２２、オーバーコート層９８、カバーガラス１０１の順に積層される。すなわち、透光領域ＣＡには、非透光領域ＮＣＡの、各トランジスタ（駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴ）、各種配線、アノード電極２３等が設けられず、各絶縁膜（無機絶縁膜及び有機絶縁膜）が、非透光領域ＮＣＡ及び透光領域ＣＡに亘って連続して設けられる。

このような構成により、透光領域ＣＡでは、非透光領域ＮＣＡに比べて光の透過率を向上させることができる。非透光領域ＮＣＡに設けられた各絶縁膜は、透光領域ＣＡまで連続して設けられている。ただし、これに限定されず、上述したアンダーコート膜９１からオーバーコート層９８までの各絶縁膜のうち一部の絶縁膜は、透光領域ＣＡに設けられていなくてもよい。また、カソード電極２２も、非透光領域ＮＣＡに設けられ、透光領域ＣＡに設けられていなくてもよい。

以上説明したように、本実施形態の表示装置１は、基板２１と、基板２１に設けられ、光を照射する第１ＬＥＤ素子（例えば、画素Ｐｉｘ（２、１）の第１発光素子３Ｒ）と第２ＬＥＤ素子（例えば、画素Ｐｉｘ（１、１）の第２発光素子３Ｇ）と、第１ＬＥＤ素子と第２ＬＥＤ素子の間に設けられ、第１ＬＥＤ素子に電気的に接続される第１信号線ＳＬ－１と、第１ＬＥＤ素子と第２ＬＥＤ素子の間に設けられ、第２ＬＥＤ素子に電気的に接続される第２信号線ＳＬ－２と、第１信号線ＳＬ－１及び第２信号線ＳＬ－２に交差するゲート配線（ゲート線ＧＬ）と、ゲート配線に重畳し、第１ＬＥＤ素子及び第２ＬＥＤ素子に電気的に接続されるアノード配線（アノード電源線ＬＶＤＤ）と、を有し、アノード配線は、ゲート配線に平行に延出する。

また、表示装置１は、ゲート配線及びアノード配線に重畳し、第１ＬＥＤ素子及び第２ＬＥＤ素子に電気的に接続されるカソード配線（カソード電源線ＬＶＳＳ）と、を有し、カソード配線は、ゲート配線及びアノード配線に平行に延出する。

表示装置１は、さらに、第１ＬＥＤ素子及び第２ＬＥＤ素子に共通に接続されるカソード電極２２と、基板２１とカソード電極２２の間において、第１ＬＥＤ素子及び第２ＬＥＤ素子を囲う素子絶縁膜９７と、を有し、カソード配線は、基板２１と素子絶縁膜９７との間に位置し、カソード電極２２は、素子絶縁膜９７に形成されたコンタクトホールＨ５を介して、カソード配線に接続され、コンタクトホールＨ５はゲート配線又はアノード配線に重畳する。

また、表示装置１において、アノード配線は、カソード配線とゲート配線との間に位置する。

また、表示装置１は、さらに、第３信号線を有し、第１方向Ｄｘに沿って、第１信号線は第２信号線と第３信号線との間にあり、第３信号線は第１信号線の次列の信号線ＳＬ（例えば画素Ｐｉｘ（３、１）の信号線ＳＬ）であり、第１ＬＥＤ素子（例えば、画素Ｐｉｘ（２、１）の第１発光素子３Ｒ）は、第１信号線と第３信号線との間にあり、第１ＬＥＤ素子と第３信号線の間の距離は、第１信号線と第１ＬＥＤ素子との間の距離の５倍以上である。

（第１変形例）
図１２は、第１変形例に係る信号線の積層構造を説明するための説明図である。なお、以下の説明において、上述した実施形態で説明した構成要素については、同じ符号を付して、説明を省略する。図１２に示すように、変形例の信号線ＳＬＡは、黒色部材５４に加え、黒色部材５５を有する。黒色部材５４、５５は、それぞれ、金属膜５１、５２、５３の表面及び裏面に設けられる。具体的には、信号線ＳＬＡは、層間絶縁膜９３の上に黒色部材５５、金属膜５１、５２、５３、黒色部材５４の順に積層される。言い換えると、黒色部材５５は基板２１と金属膜５１との間に設けられる。

黒色部材５５を設けることにより、基板２１の第２主面２１Ｂ側から入射した光Ｌ２が、信号線ＳＬＡの裏面で反射することを抑制できる。変形例の信号線ＳＬＡは、第１主面２１Ａ側（カバーガラス１０１側）及び第２主面２１Ｂ側の両面から観察される表示装置１に適用できる。

なお、ゲート線ＧＬ、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳにおいても、図１２に示す第１変形例と同様の積層構造を適用することができる。つまり、ゲート線ＧＬ、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳの、表面及び裏面に黒色部材５４、５５が設けられていてもよい。

（第２変形例）
図１３は、第２変形例に係る表示装置を模式的に示す断面図である。図１３に示すように、第２変形例に係る表示装置１Ａにおいて、透光領域ＣＡでは、基板２１の第１主面２１Ａの上に、第１有機絶縁膜９４及び第２有機絶縁膜９６が積層されている。第２有機絶縁膜９６の上に、空隙ＳＰを介してカバーガラス１０１が設けられている。

つまり、非透光領域ＮＣＡでは、第３方向Ｄｚで、基板２１と発光素子３との間に複数の無機絶縁膜（アンダーコート膜９１、ゲート絶縁膜９２、層間絶縁膜９３、容量絶縁膜９５）及び複数の有機絶縁膜（第１有機絶縁膜９４及び第２有機絶縁膜９６）が積層されている。これに対し、透光領域ＣＡでは、複数の無機絶縁膜を有さず、第１有機絶縁膜９４及び第２有機絶縁膜９６が、基板２１の第１主面２１Ａの上に積層される。

透光領域ＣＡでの第２有機絶縁膜９６（平坦化膜）の表面と基板２１との間の、第３方向Ｄｚでの距離は、非透光領域ＮＣＡでの第２有機絶縁膜９６（平坦化膜）の表面と基板２１との間の、第３方向Ｄｚでの距離よりも小さい。つまり、透光領域ＣＡに積層された絶縁膜の合計の厚さは、非透光領域ＮＣＡに積層された絶縁膜の合計の厚さよりも薄い。さらに、透光領域ＣＡでは、素子絶縁膜９７、カソード電極２２及びオーバーコート層９８も設けられていない。このような構成により、透光領域ＣＡの光の透過率をさらに向上させることができる。

（第３変形例）
図１４は、第３変形例に係る表示装置を模式的に示す断面図である。第３変形例の表示装置１Ｂでは、上述した第１実施形態及び第２変形例に比べて、素子絶縁膜９７が、各発光素子３にそれぞれ設けられる構成が異なる。図１４に示すように、素子絶縁膜９７は、各発光素子３の側面及び実装電極２４の外縁を覆って設けられる。隣り合う発光素子３の間で、素子絶縁膜９７は凹状に設けられる。カソード電極２２は、発光素子３の上面及び素子絶縁膜９７で形成される凹凸形状に倣って形成される。

カバーガラス１０１は接着層９８Ａを介してカソード電極２２の上端と接着される。隣り合う発光素子３の間で、カソード電極２２とカバーガラス１０１との間には空隙ＳＰが形成される。発光素子３及び素子絶縁膜９７が設けられない領域では、第２有機絶縁膜９６とカバーガラス１０１との間に空隙ＳＰが設けられる。このような構成であっても、素子絶縁膜９７は、隣り合う発光素子３及び隣り合う実装電極２４を絶縁できる。

（第２実施形態）
図１５は、第２実施形態に係る表示装置の、複数の画素を模式的に示す平面図である。上述した第１実施形態では、第１方向Ｄｘに隣接する２つの画素Ｐｉｘで、複数の発光素子３と、複数の信号線ＳＬとがひとまとまりに近接して配置される構成を説明したが、これに限定されない。

図１５では、複数配列された画素Ｐｉｘのうち、２行２列の４個の画素Ｐｉｘを示している。具体的には、図１５に示すように、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）は、第１方向Ｄｘに配列される。また、画素Ｐｉｘ（１、１）、Ｐｉｘ（１、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（２、１）、Ｐｉｘ（２、２）は、第２方向Ｄｙに配列される。

本実施形態では、画素Ｐｉｘは、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧと、第２方向Ｄｙに隣り合う２つのゲート線ＧＬとで囲まれた領域である。ここで、画素Ｐｉｘの第１方向Ｄｘでの配置ピッチＰＰｘは、信号線群ＳＬＧの第１方向Ｄｘでの配置ピッチと等しい。画素Ｐｉｘの第２方向Ｄｙでの配置ピッチＰＰｙは、第２方向Ｄｙに隣り合うゲート線ＧＬの配置ピッチと等しい。

第２実施形態の表示装置１Ｃでは、画素Ｐｉｘごとに、複数の発光素子３と、複数の信号線ＳＬとがひとまとまりに近接して配置される。各画素Ｐｉｘで第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、第１方向Ｄｘに並んで配置される。各画素Ｐｉｘを構成する発光素子群（第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂ）は、第１方向Ｄｘ及び第２方向Ｄｙに離れて配置される。

ここで、１つの画素Ｐｉｘの構成の具体例を説明する。図１６は、図１５の１つの画素を拡大して示す平面図である。図１６では、画素Ｐｉｘ（１、１）を示しているが、画素Ｐｉｘ（１、１）についての説明は、他の画素Ｐｉｘにも適用できる。図１６に示すように、信号線群ＳＬＧは、第１方向Ｄｘに隣り合って設けられた、ひとまとまりの第１信号線ＳＬ－１、第２信号線ＳＬ－２、第３信号線ＳＬ－３を含む。信号線群ＳＬＧは、画素Ｐｉｘ（１、１）に接続される。

信号線群ＳＬＧでは、第１方向Ｄｘに、第１信号線ＳＬ－１、第３信号線ＳＬ－３、第２信号線ＳＬ－２の順に配列される。ただし、信号線群ＳＬＧでの各信号線ＳＬの配置の順番は適宜変更することができる。信号線群ＳＬＧの幅Ｗ－ＳＬＧは、３本の信号線ＳＬの幅と、隣接する２本の信号線ＳＬの間隔とを含む。本実施形態においても、信号線群ＳＬＧが非透光領域ＮＣＡを形成するように、各信号線ＳＬの幅と間隔が設定される。

第１発光素子３Ｒは、信号線群ＳＬＧの－Ｄｘ方向（図１６左側）に隣り合って配置される。第２発光素子３Ｇ及び第３発光素子３Ｂは、信号線群ＳＬＧの＋Ｄｘ方向（図１６右側）に隣り合って配置される。つまり、第１方向Ｄｘで、第１発光素子３Ｒと、第２発光素子３Ｇ及び第３発光素子３Ｂとの間に信号線群ＳＬＧが配置される。また、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、いずれもゲート線ＧＬの同じ側（＋Ｄｙ方向）に隣り合って配置される。

各発光素子３及び信号線群ＳＬＧの配置の順番は、あくまで一例であり、適宜変更してもよい。例えば、第１発光素子３Ｒは、第２発光素子３Ｇ及び第３発光素子３Ｂの一方と、信号線群ＳＬＧの－Ｄｘ方向に配置されてもよく、第２発光素子３Ｇ及び第３発光素子３Ｂの他方が、信号線群ＳＬＧの＋Ｄｘ方向に配置されてもよい。又は、信号線群ＳＬＧの＋Ｄｘ方向（又は－Ｄｘ方向）に、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂがひとまとまりに近接して配置されていてもよい。

各画素Ｐｉｘの非透光領域ＮＣＡは、第１方向Ｄｘに隣り合う第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂと、各発光素子３に接続されたアノード電極２３と重なる領域と、信号線群ＳＬＧを含む領域である。

画素Ｐｉｘ（１、１）において、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、第１発光素子３Ｒに接続されたアノード電極２３の第１方向Ｄｘ（－Ｄｘ方向）の端部から、信号線群ＳＬＧ及び第２発光素子３Ｇを跨がって、第３発光素子３Ｂに接続されたアノード電極２３の第１方向Ｄｘ（＋Ｄｘ方向）の端部までの長さである。非透光領域ＮＣＡの、第２方向Ｄｙの幅Ｐｙ－ＮＣＡは、各発光素子３に接続されたアノード電極２３の第２方向Ｄｙ（＋Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（－Ｄｙ方向）の端部までの長さである。

図１５に戻って、画素Ｐｉｘ（２、１）、Ｐｉｘ（１、２）、Ｐｉｘ（２、２）の構成は、画素Ｐｉｘ（１、１）と同様である。つまり、第１方向Ｄｘに配列された画素Ｐｉｘごとに、複数の信号線ＳＬが束ねて配置されて信号線群ＳＬＧが形成され、画素Ｐｉｘを構成する複数の発光素子３は信号線群ＳＬＧに近接して配置される。また、画素Ｐｉｘ（１、１）を構成する第２発光素子３Ｇ、第３発光素子３Ｂと、画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒとは、第１方向Ｄｘに離れて配置され、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧの間に配置される。同様に、画素Ｐｉｘ（１、２）を構成する第２発光素子３Ｇ、第３発光素子３Ｂと、画素Ｐｉｘ（２、２）を構成する第１発光素子３Ｒとは、第１方向Ｄｘに離れて配置され、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧの間に配置される。

つまり、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２）と画素Ｐｉｘ（２、２））のアノード電極２３間の距離と等しい。透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２））のアノード電極２３の＋Ｄｙ方向の端部と、第２方向Ｄｙに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、１））の電源線（アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳ）との間の距離と等しい。

以上のように、画素Ｐｉｘごとに、複数の発光素子３と、複数の信号線ＳＬとがひとまとまりに近接して配置された構成においても、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対して５倍以上とすることができる。また、透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡも、非透光領域ＮＣＡの第２方向Ｄｙの長さＰｙ－ＮＣＡに対して５倍以上とすることができる。

（第４変形例）
図１７は、第２実施形態の第４変形例に係る表示装置の、複数の画素を模式的に示す平面図である。図１８は、図１７の１つの画素を拡大して示す平面図である。図１８では、例えば画素Ｐｉｘ（１、１）を拡大して示している。

図１７及び図１８に示すように、第４変形例の表示装置１Ｄでは、上述した第２実施形態と比べて、第２方向Ｄｙで、画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒと、画素Ｐｉｘ（１、１）を構成する第２発光素子３Ｇ及び第３発光素子３Ｂとの間にゲート線ＧＬが設けられる構成が異なる。第１発光素子３Ｒは、ゲート線ＧＬと－Ｄｙ方向に隣り合って配置される。第２発光素子３Ｇ及び第３発光素子３Ｂは、ゲート線ＧＬと＋Ｄｙ方向に隣り合って配置される。なお、第４変形例では、１つの画素Ｐｉｘで、第１副画素４９Ｒと、第２副画素４９Ｇ及び第３副画素４９Ｂとで、画素回路や各種配線の構成が異なる。例えば、第１副画素４９Ｒと、第２副画素４９Ｇ及び第３副画素４９Ｂとで、第１方向Ｄｘに平行な仮想線を対称軸として、反転された構成とすることができる。

非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡは、信号線群ＳＬＧの第１信号線ＳＬ－１の第１方向Ｄｘ（－Ｄｘ方向）の端部から、第３発光素子３Ｂに接続されたアノード電極２３の第１方向Ｄｘ（＋Ｄｘ方向）の端部までの長さである。また、非透光領域ＮＣＡの、第２方向Ｄｙの幅Ｐｙ－ＮＣＡは、上述した第２実施形態と同様に、各発光素子３に接続されたアノード電極２３の第２方向Ｄｙ（＋Ｄｙ方向）の端部から、アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳの第２方向Ｄｙ（－Ｄｙ方向）の端部までの長さである。

透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡは、第１方向Ｄｘに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２）と画素Ｐｉｘ（２、２））において、画素Ｐｉｘ（１、２）のアノード電極２３の＋Ｄｘ方向の端部と、画素Ｐｉｘ（２、２）の信号線群ＳＬＧの－Ｄｘ方向の端部との間の距離と等しい。また、透光領域ＣＡの第２方向Ｄｙの長さＰｙ－ＣＡは、上述した第２実施形態と同様に、画素Ｐｉｘ（例えば画素Ｐｉｘ（１、２））のアノード電極２３の＋Ｄｙ方向の端部と、第２方向Ｄｙに隣接する画素Ｐｉｘ（例えば画素Ｐｉｘ（１、１））の電源線（アノード電源線ＬＶＤＤ又はカソード電源線ＬＶＳＳ）との間の距離と等しい。

このように、第４変形例では、上述した第２実施形態に比べて、非透光領域ＮＣＡの、第１方向Ｄｘの長さＰｘ－ＮＣＡを小さくすることができ、かつ、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡを大きくすることができる。すなわち、表示装置１Ｄは、第１方向Ｄｘで、透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡの、非透光領域ＮＣＡの第１方向Ｄｘの長さＰｘ－ＮＣＡに対する割合（Ｐｘ－ＣＡ／Ｐｘ－ＮＣＡ）を大きくすることができる。この結果、表示装置１Ｄは、光の透過率を向上させることができる。

各発光素子３及びゲート線ＧＬの配置の関係は、あくまで一例であり、適宜変更してもよい。例えば、第１発光素子３Ｒ及び第２発光素子３Ｇは、ゲート線ＧＬと－Ｄｙ方向に隣り合って配置され、第３発光素子３Ｂは、ゲート線ＧＬと＋Ｄｙ方向に隣り合って配置されてもよい。

なお、上述した各実施形態では、図面を見やすくするために、透光領域ＣＡに対する非透光領域ＮＣＡの面積を大きく拡大して示している。透光領域ＣＡの第１方向Ｄｘの長さＰｘ－ＣＡ及び第２方向Ｄｙの長さＰｙ－ＣＡは、いずれも非透光領域ＮＣＡよりも十分に長く５倍以上に設けられる。また、画素Ｐｉｘの第１方向Ｄｘの配置ピッチＰＰｘと、第２方向Ｄｙの配置ピッチＰＰｙの割合も、表示の解像度や、透過率に応じて適宜変更できる。

なお、これまでの説明において、アノード端子３３、カソード端子３２として表記してきた部分においては、発光素子３の接続方向、及び電圧の印加方向によっては明細書中の記載に限定するものではなく、逆転していても良い。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ 表示装置
２ アレイ基板
３ 発光素子
３Ｒ 第１発光素子
３Ｇ 第２発光素子
３Ｂ 第３発光素子
１２ 駆動回路
２１ 基板
２２ カソード電極
２３ アノード電極
２４ 実装電極
２５ 対向電極
３１ 半導体層
３２ カソード端子
３３ アノード端子
４９ 副画素
５１、５２、５３、５６、５７、５８ 金属膜
５４、５５、５９ 黒色部材
６０ カソード配線
１０１ カバーガラス
２１０ 駆動ＩＣ
ＣＡ 透光領域
ＮＣＡ 非透光領域
ＤＲＴ 駆動トランジスタ
ＳＳＴ 書込トランジスタ
ＳＬ 信号線
ＳＬ－１ 第１信号線
ＳＬ－２ 第２信号線
ＳＬ－３ 第３信号線
ＬＶＤＤ アノード電源線
ＬＶＳＳ カソード電源線
Ｐｉｘ 画素
Ｐｘ－ＣＡ、Ｐｙ－ＣＡ、Ｐｘ－ＮＣＡ、Ｐｙ－ＮＣＡ 長さ
ＰＰｘ、ＰＰｙ 配置ピッチ

Claims (5)

1. 基板と、
   前記基板に設けられた第１副画素と第２副画素とを含む画素と、
   前記第１副画素に配置された第１発光素子と、前記第２副画素に配置された第２発光素子と、
   第１方向に延在するゲート配線と、
   前記第１方向と交差する第２方向に延在し、前記第１発光素子に電気的に接続する第１信号線と、
   前記第２方向に延在し、前記第２発光素子に電気的に接続する第２信号線と、
   アノード電位を供給するアノード配線と、
   カソード電位を供給するカソード配線と、を備え、
   前記第１副画素と前記第２副画素はそれぞれ書込みトランジスタと駆動トランジスタとを有し、
   前記第１信号線は前記第１副画素の前記書込みトランジスタに電気的に接続し、
   前記第２信号線は前記第２副画素の前記書込みトランジスタに電気的に接続し、
   前記ゲート配線は前記第１副画素及び前記第２副画素の前記書込みトランジスタに電気的に接続し、
   前記アノード配線は前記第１副画素及び前記第２副画素の前記駆動トランジスタと電気的に接続し、
   前記カソード配線は前記第１発光素子及び前記第２発光素子に電気的に接続し、
   前記アノード配線は平面視で、前記第１方向に延在し且つ前記ゲート配線に重畳して配置される表示装置。
2. 前記カソード配線は前記第１方向に延在し、前記ゲート配線及び前記アノード配線に重畳する請求項１に記載の表示装置。
3. 前記第１発光素子及び前記第２発光素子はそれぞれＬＥＤ素子である請求項１又は請求項２に記載の表示装置。
4. さらに、前記第１発光素子及び前記第２発光素子に共通に接続され且つ前記カソード配線に電気的に接続するカソード電極と、
   前記基板と前記カソード電極の間において、前記第１発光素子及び前記第２発光素子を囲う素子絶縁膜と、を有し、
   前記カソード配線は、前記基板と前記素子絶縁膜との間に位置し、
   前記カソード電極は、前記素子絶縁膜に形成されたコンタクトホールを介して、前記カソード配線に接続され、
   前記コンタクトホールは前記ゲート配線又は前記アノード配線に重畳する、請求項１から請求項３のいずれか１項に記載の表示装置。
5. 前記アノード配線は、前記カソード配線と前記ゲート配線との間に位置する、請求項１から請求項４のいずれか１項に記載の表示装置。

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