JP2023119676A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2023119676A JP2023119676A JP2022022659A JP2022022659A JP2023119676A JP 2023119676 A JP2023119676 A JP 2023119676A JP 2022022659 A JP2022022659 A JP 2022022659A JP 2022022659 A JP2022022659 A JP 2022022659A JP 2023119676 A JP2023119676 A JP 2023119676A
- Authority
- JP
- Japan
- Prior art keywords
- region
- concentration
- semiconductor substrate
- peak
- helium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 233
- 239000000758 substrate Substances 0.000 claims abstract description 159
- 239000001307 helium Substances 0.000 claims description 164
- 229910052734 helium Inorganic materials 0.000 claims description 164
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 164
- 239000012535 impurity Substances 0.000 claims description 31
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 17
- 229910052698 phosphorus Inorganic materials 0.000 claims description 17
- 239000011574 phosphorus Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 2
- 239000000386 donor Substances 0.000 description 36
- 238000000034 method Methods 0.000 description 33
- 239000000370 acceptor Substances 0.000 description 27
- 238000009826 distribution Methods 0.000 description 27
- 238000010586 diagram Methods 0.000 description 19
- 230000007547 defect Effects 0.000 description 18
- 239000010410 layer Substances 0.000 description 16
- 238000009825 accumulation Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 13
- 239000000126 substance Substances 0.000 description 12
- 230000007423 decrease Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 239000001257 hydrogen Substances 0.000 description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 239000000852 hydrogen donor Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical compound [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 150000003609 titanium compounds Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体装置に関する。 The present invention relates to semiconductor devices.
従来、ＩＧＢＴ等の半導体装置において、フィールドストップ層等のバッファ領域を設ける構成が知られている。また、半導体基板中に欠陥を形成してキャリアライフタイムを調整する技術が知られている（例えば特許文献１、２参照）。
特許文献１ 特開２０１７－１２６７２４号公報
特許文献２ 特開２０１６－１８９４６５号公報
2. Description of the Related Art Conventionally, a semiconductor device such as an IGBT is known to have a configuration in which a buffer region such as a field stop layer is provided. Also, there is known a technique of adjusting carrier lifetime by forming defects in a semiconductor substrate (see
Patent Document 1: JP-A-2017-126724 Patent Document 2: JP-A-2016-189465
半導体装置においては漏れ電流を低減することが好ましい。 It is preferable to reduce leakage current in a semiconductor device.
上記課題を解決するために、本発明の第１の態様においては、半導体装置を提供する。半導体装置は、上面および下面を有し、第１導電型のドリフト領域が設けられた半導体基板を備えてよい。半導体装置は、前記半導体基板において前記ドリフト領域と前記下面との間に設けられ、前記ドリフト領域よりもドーピング濃度が高い１つ以上のドーピング濃度ピークを有するバッファ領域を備えてよい。半導体装置は、前記バッファ領域に設けられた前記ドーピング濃度ピークのうち、前記下面に最も近い最浅濃度ピークと重なる位置に設けられ、キャリアライフタイムが極小値を示すライフタイム調整部を備えてよい。前記半導体基板は、前記ドリフト領域の上端から前記半導体基板の前記下面に向かってドーピング濃度を積分した積分値が、前記半導体基板の臨界積分濃度に達する臨界深さ位置を有してよい。前記ライフタイム調整部において前記キャリアライフタイムが極小値となる深さ位置が、前記臨界深さ位置よりも前記下面側に配置されていてよい。 In order to solve the above problems, a first aspect of the present invention provides a semiconductor device. A semiconductor device may comprise a semiconductor substrate having a top surface and a bottom surface and provided with a drift region of a first conductivity type. The semiconductor device may comprise a buffer region provided between the drift region and the lower surface in the semiconductor substrate and having one or more doping concentration peaks higher in doping concentration than the drift region. The semiconductor device may include a lifetime adjusting portion provided at a position overlapping with the shallowest concentration peak closest to the bottom surface among the doping concentration peaks provided in the buffer region, and having a minimum carrier lifetime. . The semiconductor substrate may have a critical depth position where an integrated value obtained by integrating doping concentrations from the upper end of the drift region toward the lower surface of the semiconductor substrate reaches the critical integrated concentration of the semiconductor substrate. A depth position at which the carrier lifetime becomes a minimum value in the lifetime adjusting portion may be arranged on the lower surface side of the critical depth position.
前記最浅濃度ピークは、リンの濃度ピークであってよい。 The shallowest concentration peak may be a phosphorus concentration peak.
前記最浅濃度ピークの深さ方向の幅よりも、前記ライフタイム調整部の深さ方向の幅の方が小さくてよい。 The width of the lifetime adjusting portion in the depth direction may be smaller than the width of the shallowest concentration peak in the depth direction.
前記最浅濃度ピークの深さ方向の幅が１μｍ以上であってよい。 The width of the shallowest concentration peak in the depth direction may be 1 μm or more.
前記半導体基板の材料および前記バッファ領域に含まれる不純物の種類に応じた飛程－半値全幅特性に対して、前記最浅濃度ピークの深さ位置を不純物の注入時における飛程とすることで定まる半値全幅を標準半値全幅とした場合に、前記最浅濃度ピークの半値全幅が、前記標準半値全幅の２．２倍以上であってよい。 Determined by setting the depth position of the shallowest concentration peak as the range at the time of implantation of the impurity with respect to the range-full width at half maximum characteristic corresponding to the material of the semiconductor substrate and the type of impurity contained in the buffer region. When the full width at half maximum is defined as the standard full width at half maximum, the full width at half maximum of the shallowest concentration peak may be 2.2 times or more the standard full width at half maximum.
半導体装置は、前記バッファ領域と前記半導体基板の前記下面との間に設けられた、第２導電型のコレクタ領域を備えてよい。前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有してよい。前記コレクタ領域と前記バッファ領域との境界におけるヘリウム濃度が、前記ヘリウム濃度ピークの頂点におけるヘリウム濃度の１／１０以下であってよい。 The semiconductor device may comprise a second conductivity type collector region provided between the buffer region and the lower surface of the semiconductor substrate. The buffer region may have a helium concentration peak at a position overlapping with the lifetime adjustment section. The helium concentration at the boundary between the collector region and the buffer region may be 1/10 or less of the helium concentration at the peak of the helium concentration peak.
前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有してよい。前記臨界深さ位置におけるヘリウム濃度が、前記ヘリウム濃度ピークの頂点におけるヘリウム濃度の１／１０以下であってよい。 The buffer region may have a helium concentration peak at a position overlapping with the lifetime adjustment portion. The helium concentration at the critical depth position may be 1/10 or less of the helium concentration at the top of the helium concentration peak.
半導体装置は、前記バッファ領域と前記半導体基板の前記下面との間に設けられた、第２導電型のコレクタ領域を備えてよい。前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有してよい。前記コレクタ領域と前記バッファ領域との境界におけるヘリウム濃度よりも、前記臨界深さ位置におけるヘリウム濃度の方が高くてよい。 The semiconductor device may comprise a second conductivity type collector region provided between the buffer region and the lower surface of the semiconductor substrate. The buffer region may have a helium concentration peak at a position overlapping with the lifetime adjustment section. The helium concentration at the critical depth may be higher than the helium concentration at the boundary between the collector region and the buffer region.
半導体装置は、前記バッファ領域と前記半導体基板の前記下面との間に設けられた、第２導電型のコレクタ領域を備えてよい。前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有してよい。前記コレクタ領域と前記ヘリウム濃度ピークの頂点との距離は、前記臨界深さ位置と前記ヘリウム濃度ピークの頂点との距離よりも大きくてよい。 The semiconductor device may comprise a second conductivity type collector region provided between the buffer region and the lower surface of the semiconductor substrate. The buffer region may have a helium concentration peak at a position overlapping with the lifetime adjustment section. A distance between the collector region and the apex of the helium concentration peak may be greater than a distance between the critical depth location and the apex of the helium concentration peak.
前記半導体基板は、前記半導体装置が短絡状態となった場合に、前記ドリフト領域の上端から前記下面に向かって広がる空乏層が到達する短絡時到達位置を有してよい。前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有してよい。前記ヘリウム濃度ピークの少なくとも一部分が、前記短絡時到達位置よりも上面側に配置されていてよい。 The semiconductor substrate may have a short-circuit reaching position reached by a depletion layer extending from the upper end of the drift region toward the lower surface when the semiconductor device is short-circuited. The buffer region may have a helium concentration peak at a position overlapping with the lifetime adjustment portion. At least part of the helium concentration peak may be arranged on the upper surface side of the short-circuit reaching position.
前記バッファ領域は、異なる深さ位置に設けられた複数のヘリウム濃度ピークを有してよい。 The buffer region may have a plurality of helium concentration peaks provided at different depth positions.
前記複数のヘリウム濃度ピークのうち、前記半導体基板の下面に最も近いヘリウム濃度ピークのヘリウム濃度が、他のヘリウム濃度ピークのヘリウム濃度よりも低くてよい。 Among the plurality of helium concentration peaks, the helium concentration of the helium concentration peak closest to the bottom surface of the semiconductor substrate may be lower than the helium concentration of other helium concentration peaks.
前記バッファ領域は、前記ライフタイム調整部と重なる位置に第１ヘリウム濃度ピークを有してよい。前記ドリフト領域は、前記半導体基板の下面側に第２ヘリウム濃度ピークを有してよい。 The buffer region may have a first helium concentration peak at a position overlapping the lifetime adjustment section. The drift region may have a second helium concentration peak on the lower surface side of the semiconductor substrate.
前記第２ヘリウム濃度ピークは、前記第１ヘリウム濃度ピークよりもヘリウム濃度が低くてよい。 The second helium concentration peak may have a lower helium concentration than the first helium concentration peak.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not list all the necessary features of the invention. Subcombinations of these feature groups can also be inventions.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Also, not all combinations of features described in the embodiments are essential for the solution of the invention.
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。 In this specification, one side in a direction parallel to the depth direction of the semiconductor substrate is called "upper", and the other side is called "lower". One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface. The directions of “up” and “down” are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。 In this specification, technical matters may be described using X-, Y-, and Z-axis orthogonal coordinate axes. The Cartesian coordinate axes only specify the relative positions of the components and do not limit any particular orientation. For example, the Z axis does not limit the height direction with respect to the ground. Note that the +Z-axis direction and the −Z-axis direction are directions opposite to each other. When the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis.
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。 In this specification, orthogonal axes parallel to the upper and lower surfaces of the semiconductor substrate are defined as the X-axis and the Y-axis. Also, the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z-axis. In this specification, the Z-axis direction may be referred to as the depth direction. Further, in this specification, a direction parallel to the upper and lower surfaces of the semiconductor substrate, including the X-axis and Y-axis, may be referred to as a horizontal direction.
また、半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。 Further, the region from the center of the semiconductor substrate in the depth direction to the upper surface of the semiconductor substrate may be referred to as the upper surface side. Similarly, the region from the center of the semiconductor substrate in the depth direction to the bottom surface of the semiconductor substrate may be referred to as the bottom surface side.
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。 In this specification, terms such as "identical" or "equal" may include cases where there is an error due to manufacturing variations or the like. The error is, for example, within 10%.
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。 In this specification, the conductivity type of the doping region doped with an impurity is described as either P-type or N-type. As used herein, impurities may specifically refer to either N-type donors or P-type acceptors, and may also be referred to as dopants. As used herein, doping means introducing donors or acceptors into a semiconductor substrate to make it a semiconductor exhibiting N-type conductivity or a semiconductor exhibiting P-type conductivity.
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。 As used herein, doping concentration means the concentration of donors or the concentration of acceptors at thermal equilibrium. In this specification, the net doping concentration means the net concentration including charge polarity, where the donor concentration is the positive ion concentration and the acceptor concentration is the negative ion concentration. As an example, if the donor concentration is N D and the acceptor concentration is N A , then the net net doping concentration at any location is N D −N A. In this specification, net doping concentration may be simply referred to as doping concentration.
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。 A donor has a function of supplying electrons to a semiconductor. The acceptor has the function of receiving electrons from the semiconductor. Donors and acceptors are not limited to impurities per se. For example, a VOH defect, which is a combination of vacancies (V), oxygen (O), and hydrogen (H) present in a semiconductor, functions as a donor that supplies electrons. VOH defects are sometimes referred to herein as hydrogen donors.
本明細書において半導体基板は、Ｎ型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、Ｐ型の領域にも含まれている。半導体基板は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）のいずれかで製造されよい。本例におけるインゴットは、ＭＣＺ法で製造されている。ＭＣＺ法で製造された基板に含まれる酸素濃度は１×１０１７～７×１０１７／ｃｍ３である。ＦＺ法で製造された基板に含まれる酸素濃度は１×１０１５～５×１０１６／ｃｍ３である。酸素濃度が高い方が水素ドナーを生成しやすい傾向がある。バルク・ドナー濃度は、半導体基板の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の９０％から１００％の間の値であってもよい。また、半導体基板は、リン等のドーパントを含まないノンドープ基板を用いてもよい。その場合、ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は例えば１×１０１０／ｃｍ３以上、５×１０１２／ｃｍ３以下である。ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は、好ましくは１×１０１１／ｃｍ３以上である。ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は、好ましくは５×１０１２／ｃｍ３以下である。尚、本発明における各濃度は、室温における値でよい。室温における値は、一例として３００Ｋ（ケルビン）（約２６．９℃）のときの値を用いてよい。 The semiconductor substrate herein is distributed throughout with N-type bulk donors. Bulk donors are donors from dopants that are substantially uniformly contained within the ingot during the manufacture of the ingot from which the semiconductor substrate is made. The bulk donor in this example is an element other than hydrogen. Bulk donor dopants include, but are not limited to, phosphorus, antimony, arsenic, selenium or sulfur. The bulk donor in this example is phosphorus. Bulk donors are also included in the P-type regions. The semiconductor substrate may be a wafer cut from a semiconductor ingot, or may be a chip obtained by singulating the wafer. Semiconductor ingots may be manufactured by any of the Czochralski method (CZ method), the magnetic field applied Czochralski method (MCZ method), and the float zone method (FZ method). The ingot in this example is manufactured by the MCZ method. The oxygen concentration contained in the substrate manufactured by the MCZ method is 1×10 17 to 7×10 17 /cm 3 . The oxygen concentration contained in the substrate manufactured by the FZ method is 1×10 15 to 5×10 16 /cm 3 . A higher oxygen concentration tends to generate hydrogen donors more easily. The bulk donor concentration may be the chemical concentration of bulk donors distributed throughout the semiconductor substrate and may be between 90% and 100% of the chemical concentration. Also, a non-doped substrate that does not contain a dopant such as phosphorus may be used as the semiconductor substrate. In that case, the bulk donor concentration (D0) of the non-doped substrate is, for example, 1×10 10 /cm 3 or more and 5×10 12 /cm 3 or less. The bulk donor concentration (D0) of the non-doped substrate is preferably 1×10 11 /cm 3 or higher. The bulk donor concentration (D0) of the non-doped substrate is preferably 5×10 12 /cm 3 or less. Each concentration in the present invention may be a value at room temperature. As an example of the value at room temperature, the value at 300 K (Kelvin) (approximately 26.9° C.) may be used.
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。 References herein to P-type or N-type refer to higher doping concentrations than P-type or N-type; references to P-type or N-type refer to higher doping than P-type or N-type. It means that the concentration is low. In addition, the term P++ type or N++ type in this specification means that the doping concentration is higher than that of the P+ type or N+ type. The unit system in this specification is the SI unit system unless otherwise specified. The unit of length is sometimes displayed in cm, but various calculations may be performed after converting to meters (m).
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、Ｎ型領域のドーピング濃度をドナー濃度と称する場合があり、Ｐ型領域のドーピング濃度をアクセプタ濃度と称する場合がある。 As used herein, the chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation. Chemical concentrations can be measured, for example, by secondary ion mass spectroscopy (SIMS). The net doping concentrations mentioned above can be measured by the voltage-capacitance method (CV method). Also, the carrier concentration measured by the spreading resistance measurement method (SR method) may be used as the net doping concentration. The carrier concentration measured by the CV method or SR method may be a value in thermal equilibrium. In addition, since the donor concentration is sufficiently higher than the acceptor concentration in the N-type region, the carrier concentration in the region may be used as the donor concentration. Similarly, in a P-type region, the carrier concentration in that region may be used as the acceptor concentration. The doping concentration of the N-type regions is sometimes referred to herein as the donor concentration, and the doping concentration of the P-type regions is sometimes referred to as the acceptor concentration.
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。本明細書において、単位体積当りの濃度表示にａｔоｍｓ／ｃｍ３、または、／ｃｍ３を用いる。この単位は、半導体基板内のドナーまたはアクセプタ濃度、または、化学濃度に用いられる。ａｔоｍｓ表記は省略してもよい。 Further, when the concentration distribution of donors, acceptors or net doping has a peak, the peak value may be taken as the concentration of donors, acceptors or net doping in the region. In cases such as when the concentration of donors, acceptors or net doping is substantially uniform, the average value of the concentration of donors, acceptors or net doping in the region may be used as the concentration of donors, acceptors or net doping. In this specification, atoms/cm 3 or /cm 3 are used to express concentration per unit volume. This unit is used for donor or acceptor concentrations, or chemical concentrations, within a semiconductor substrate. The atoms notation may be omitted.
ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。 The carrier concentration measured by the SR method may be lower than the donor or acceptor concentration. In the range through which the current flows when measuring the spreading resistance, the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state. A decrease in carrier mobility is caused by scattering of carriers due to disorder of the crystal structure due to lattice defects or the like.
ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。 The donor or acceptor concentration calculated from the carrier concentration measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor. As an example, the donor concentration of phosphorus or arsenic as a donor or the acceptor concentration of boron (boron) as an acceptor in a silicon semiconductor is about 99% of these chemical concentrations. On the other hand, the donor concentration of hydrogen serving as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
FIG. 1 is a top view showing an example of a
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板である。半導体基板１０は、上面視において端辺１６２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１６２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１６２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
A
半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。活性部１６０は、上面視においてエミッタ電極で重なる領域を指してよい。また、上面視において活性部１６０で挟まれる領域も、活性部１６０に含めてよい。
An
活性部１６０には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ素子を含むトランジスタ部７０が設けられている。活性部１６０には、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０が更に設けられていてもよい。図１の例では、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、トランジスタ部７０およびダイオード部８０が交互に配置されている。本例の半導体装置１００は逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。
The
図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
In FIG. 1, the region where the
ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
The
トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
The
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１６４を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１６２の近傍に配置されている。端辺１６２の近傍とは、上面視における端辺１６２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド１６４には、ゲート電位が印加される。ゲートパッド１６４は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１６４とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
A gate potential is applied to the
本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１６２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、ゲート配線の下方には、ウェル領域が形成されている。ウェル領域とは、後述するベース領域よりも高濃度のＰ型領域であり、半導体基板１０の上面からベース領域よりも深い位置まで形成されている。上面視においてウェル領域で囲まれる領域を活性部１６０としてもよい。
The gate wiring of this example has an outer
外周ゲート配線１３０は、ゲートパッド１６４と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
活性側ゲート配線１３１は、活性部１６０に設けられている。活性部１６０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１６４からの配線長のバラツキを低減できる。
The active-
外周ゲート配線１３０および活性側ゲート配線１３１は、活性部１６０のゲートトレンチ部と接続される。外周ゲート配線１３０および活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。外周ゲート配線１３０および活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
The
活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、活性部１６０を挟む一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１６０をＹ軸方向の略中央で横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
The active
また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
The
本例の半導体装置１００は、上面視において、活性部１６０と端辺１６２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺１６２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
The
図２は、図１における領域Ｄの拡大図である。領域Ｄは、トランジスタ部７０、ダイオード部８０、および、活性側ゲート配線１３１を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および活性側ゲート配線１３１を備える。エミッタ電極５２および活性側ゲート配線１３１は互いに分離して設けられる。
FIG. 2 is an enlarged view of area D in FIG. Region D is a region including
エミッタ電極５２および活性側ゲート配線１３１と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図２では省略している。本例の層間絶縁膜には、コンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図２においては、それぞれのコンタクトホール５４に斜線のハッチングを付している。
An interlayer insulating film is provided between the
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。ダミートレンチ部３０のダミー導電部は、エミッタ電極５２およびゲート導電部と接続されなくてよく、エミッタ電極５２の電位およびゲート導電部の電位とは異なる電位に制御されてもよい。
活性側ゲート配線１３１は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部４０と接続する。活性側ゲート配線１３１は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。活性側ゲート配線１３１は、ダミートレンチ部３０内のダミー導電部とは接続されない。
The active-
エミッタ電極５２は、金属を含む材料で形成される。図２においては、エミッタ電極５２が設けられる範囲を示している。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばＡｌＳｉ、ＡｌＳｉＣｕ等の金属合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
The
ウェル領域１１は、活性側ゲート配線１３１と重なって設けられている。ウェル領域１１は、活性側ゲート配線１３１と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、活性側ゲート配線１３１側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
The
トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
Each of the
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
The
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
It is preferable that at least part of the
トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図２に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
In the
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
The diffusion depth of
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
A mesa portion is provided between each trench portion in the arrangement direction. The mesa portion refers to a region sandwiched between trench portions inside the
それぞれのメサ部には、ベース領域１４が設けられる。メサ部において半導体基板１０の上面に露出したベース領域１４のうち、活性側ゲート配線１３１に最も近く配置された領域をベース領域１４－ｅとする。図２においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域１４－ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４－ｅが配置されている。それぞれのメサ部には、上面視においてベース領域１４－ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０の上面との間に設けられてよい。
Each mesa is provided with a
トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０は、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。
The
メサ部６０におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
Each of the
他の例においては、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
In another example, the
ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていない。メサ部６１の上面には、ベース領域１４およびコンタクト領域１５が設けられてよい。メサ部６１の上面においてベース領域１４－ｅに挟まれた領域には、それぞれのベース領域１４－ｅに接してコンタクト領域１５が設けられてよい。メサ部６１の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。
The
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４－ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には設けられない。コンタクトホール５４は、メサ部６０の配列方向（Ｘ軸方向）における中央に配置されてよい。
A
ダイオード部８０において、半導体基板１０の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。カソード領域８２およびコレクタ領域２２は、半導体基板１０の下面２３と、バッファ領域２０との間に設けられている。図２においては、カソード領域８２およびコレクタ領域２２の境界を点線で示している。
In the
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保して、耐圧を向上できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
The
図３は、図２におけるｅ－ｅ断面の一例を示す図である。ｅ－ｅ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。
FIG. 3 is a diagram showing an example of an ee cross section in FIG. The ee section is the XZ plane passing through
層間絶縁膜３８は、半導体基板１０の上面に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
An interlayer insulating
エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
半導体基板１０は、Ｎ型またはＮ－型のドリフト領域１８を有する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０のそれぞれに設けられている。
トランジスタ部７０のメサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ＋型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
In the
エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
The
ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。
A
蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。すなわち蓄積領域１６は、ドナー濃度がドリフト領域１８よりも高い。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
An
ダイオード部８０のメサ部６１には、半導体基板１０の上面２１に接して、Ｐ－型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。メサ部６１において、ベース領域１４の下方に蓄積領域１６が設けられていてもよい。
A P−
トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度の高い濃度ピークを有してよい。濃度ピークのドーピング濃度とは、濃度ピークの頂点におけるドーピング濃度を指す。また、ドリフト領域１８のドーピング濃度は、ドーピング濃度分布がほぼ平坦な領域におけるドーピング濃度の平均値を用いてよい。
An N+
バッファ領域２０は、半導体基板１０の深さ方向（Ｚ軸方向）において、２つ以上の濃度ピークを有してよい。バッファ領域２０の濃度ピークは、例えば水素（プロトン）またはリンの化学濃度ピークと同一の深さ位置に設けられていてよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
The
トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
In the
ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドナー濃度は、ドリフト領域１８のドナー濃度より高い。カソード領域８２のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
In the
半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ベース領域１４の下方まで設けられている。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
One or more
上述したように、トランジスタ部７０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ダイオード部８０には、ダミートレンチ部３０が設けられ、ゲートトレンチ部４０が設けられていない。本例においてダイオード部８０とトランジスタ部７０のＸ軸方向における境界は、カソード領域８２とコレクタ領域２２の境界である。
As described above, the
ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
The
ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
The gate
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
The
本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。本明細書では、ゲートトレンチ部４０の下端の深さ位置をＺｔとする。
The
本例の半導体装置１００は、キャリアライフタイムを調整するライフタイム調整部２００を備える。ライフタイム調整部２００は、半導体基板１０の深さ方向において、キャリアライフタイムが極小値を示す領域である。格子欠陥が多く残留している領域では、キャリアが格子欠陥に捕捉されるので、キャリアのライフタイムが短くなる。キャリアのライフタイムを調整することで、半導体装置１００のターンオフ時間等の特性を調整できる。本例では、所定の深さ位置にヘリウムイオンビーム等の荷電粒子線を照射することで、当該深さ位置の近傍に格子欠陥を形成し、ライフタイム調整部２００を形成する。本例のライフタイム調整部２００は、トランジスタ部７０およびダイオード部８０におけるバッファ領域２０に設けられている。
The
図４は、図３のｆ－ｆ線におけるドーピング濃度分布３００の一例を示す図である。図４においては、ｆ－ｆ線の一部分におけるキャリアライフタイムの分布も合わせて示している。ｆ－ｆ線は、メサ部６０を通過するＺ軸と平行な線である。図４における横軸は、半導体基板１０内におけるＺ軸方向の位置を示している。本明細書では、半導体基板１０の下面２３をＺ軸方向の基準位置として、下面２３からの距離をＺ軸方向の位置とする。
FIG. 4 is a diagram showing an example of
図３に示したように、半導体基板１０にはドリフト領域１８が設けられる。ドリフト領域１８は、ドーピング濃度がほぼ一定であってよい。ドリフト領域１８のドーピング濃度は、バルク・ドナー濃度と一致してよい。他の例では、ドリフト領域１８のドーピング濃度は、バルク・ドナー濃度より高くてもよい。半導体基板１０の上面２１側には、エミッタ領域１２、ベース領域１４および蓄積領域１６が設けられる。エミッタ領域１２、ベース領域１４および蓄積領域１６は、それぞれドーピング濃度のピークを有してよい。
As shown in FIG. 3, the
ドリフト領域１８と下面２３との間にはバッファ領域２０が設けられる。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度が高い１つ以上のドーピング濃度ピーク２５２を有する。バッファ領域２０と下面２３との間にはコレクタ領域２２が設けられる。コレクタ領域２２は、ドーピング濃度のピークを有してよい。
A
バッファ領域２０の下端の深さ位置をＺ１とする。本例の深さ位置Ｚ１は、バッファ領域２０とコレクタ領域２２とのＰＮ接合の位置である。バッファ領域２０の上端の深さ位置をＺ２とする。深さ位置Ｚ２は、バッファ領域２０とドリフト領域１８との境界の位置である。深さ位置Ｚ２は、ドリフト領域１８から下面２３に向かう方向において、ドーピング濃度がドリフト領域１８のドーピング濃度ＤＤから上昇し始める位置であってよく、ドーピング濃度がドリフト領域１８のドーピング濃度ＤＤの１．５倍となる位置であってよく、２倍となる位置であってもよい。
The depth position of the lower end of the
バッファ領域２０には、ライフタイム調整部２００が設けられる。ライフタイム調整部２００は、図４に示すように、キャリアライフタイムが深さ方向において極小値τｍｉｎを示す領域である。キャリアライフタイムが極小値τｍｉｎを示す深さ位置をＺＬとする。キャリアライフタイムの深さ方向の分布において、深さ位置ＺＬの前後でキャリアライフタイムが２×τｍｉｎ以下となる領域をライフタイム調整部２００としてよい。他の例では、深さ位置ＺＬの前後でキャリアライフタイムが５×τｍｉｎ以下となる領域をライフタイム調整部２００としてよく、深さ位置ＺＬの前後でキャリアライフタイムが１０×τｍｉｎ以下となる領域をライフタイム調整部２００としてもよい。他の例では、深さ位置ＺＬの前後におけるキャリアライフタイムが、ドリフト領域１８のキャリアライフタイムτｄｒｉｆｔの８０％以下（０．８倍以下）となる領域をライフタイム調整部２００としてよく、ドリフト領域１８のキャリアライフタイムτｄｒｉｆｔの５０％以下（０．５倍以下）となる領域をライフタイム調整部２００としてよく、ドリフト領域１８のキャリアライフタイムτｄｒｉｆｔの２０％以下（０．２倍以下）となる領域をライフタイム調整部２００としてよい。ライフタイム調整部２００は、全体がバッファ領域２０に設けられてよい。他の例では、ライフタイム調整部２００の一部がドリフト領域１８に設けられてもよい。この場合においても深さ位置ＺＬはバッファ領域２０に配置される。
A
本例のバッファ領域２０は、ライフタイム調整部２００と重なる位置に、ヘリウム濃度分布２１０を有するヘリウムを有する。ヘリウム濃度分布２１０は、深さ位置ＺＬにおいてヘリウム濃度ピーク２０２を有する。ヘリウム濃度ピーク２０２の頂点２０３の位置は、深さ位置ＺＬに一致してよく、一致していなくてもよい。一致していない場合は、ヘリウム濃度ピーク２０２の頂点２０３は、深さ位置ＺＬから深さ位置ＺＬの１０％から３０％の範囲に位置してよい。他の例では、ヘリウム濃度ピーク２０２に代えて、水素、アルゴンなど他の不純物の濃度ピークを有してもよい。当該不純物は、半導体基板１０に照射することで格子欠陥が形成され、ライフタイム調整部２００を形成できるものであればよい。なお本明細書においては、単位面積当たりのヘリウムの化学濃度（ａｔｏｍｓ／ｃｍ３）を単にヘリウム濃度と称する。
The
ヘリウム濃度ピーク２０２がライフタイム調整部２００と重なるとは、例えばヘリウム濃度ピーク２０２の頂点２０３がライフタイム調整部２００内に配置されることを指す。他の例では、ヘリウム濃度ピーク２０２の半値全幅内に深さ位置ＺＬが配置されることを指してもよい。ヘリウム濃度ピーク２０２の半値全幅の領域をライフタイム調整部２００としてもよい。ヘリウム濃度ピーク２０２の頂点２０３の位置を、キャリアライフタイムが極小値τｍｉｎを示す深さ位置ＺＬとして用いてもよい。
The
半導体基板１０は、ドリフト領域１８の上端から半導体基板１０の下面２３に向かってドーピング濃度を積分した積分値３０２が、半導体基板１０の臨界積分濃度ｎＣに達する臨界深さ位置ＺＣを有する。ドリフト領域１８と蓄積領域１６が接している場合、ドリフト領域１８の上端は蓄積領域１６とドリフト領域１８との境界である。ドリフト領域１８とベース領域１４が接している場合、ドリフト領域１８の上端はベース領域１４とドリフト領域１８とのＰＮ接合部分である。またゲートトレンチ部４０の下端位置Ｚｔをドリフト領域１８の上端位置としてもよい。図４の例では、下端位置Ｚｔをドリフト領域１８の上端位置としている。
The
臨界積分濃度ｎＣは、例えば下式で示される。
ｎＣ＝εｓ×Ｅｃ／ｑ
ただし、εｓは半導体基板１０を形成する材料の誘電率であり、ｑは電荷素量であり、Ｅｃは半導体基板１０の絶縁破壊電界強度である。εｓは、真空の誘電率ε０に半導体基板１０を形成する材料の比誘電率εｒを乗じた値である。例えば半導体基板１０がシリコン基板の場合、Ｅｃは１．８×１０５～２．５×１０５（Ｖ／ｃｍ）であり、ｎＣは１．２×１０１２～１．６×１０１２（／ｃｍ２）である。
The critical integral concentration n C is represented, for example, by the following equation.
n C =εs×Ec/q
where εs is the dielectric constant of the material forming the
また、コレクタ電極２４およびエミッタ電極５２間に、ゲート電圧を０Ｖ以下として順バイアスが印加され、電界強度の最大値が半導体基板１０の絶縁破壊電界強度に達してアバランシェ降伏が発生した場合において、ドリフト領域１８の特定位置までが空乏化（空間電荷領域化）する場合に、ゲートトレンチ部４０の下端から当該特定位置までドナー濃度を積分した値が、臨界積分濃度ｎＣに対応する。つまり臨界深さ位置ＺＣは、当該特定位置であり、アバランシェ降伏が発生した場合に空乏層（空間電荷領域）が到達し得る位置でもある。臨界深さ位置ＺＣよりも下面２３側には、アバランシェ降伏が発生した場合でも空乏層が到達しない。
Further, when a forward bias is applied between the
半導体基板１０は、半導体装置１００が短絡状態となった場合に、ドリフト領域１８の上端から下面２３に向かって広がる空乏層が到達する短絡時到達位置ＺＳを有する。半導体装置１００の短絡状態とは、直列に接続されて相補的にオンオフ制御される２つの半導体装置１００が同時にオン状態となってしまう状態を指す。短絡状態では、１つの半導体装置１００に対して大きなコレクタ－エミッタ間電圧が印加され、非常に大きな電流が流れる。この状態における空乏層の下端位置を短絡時到達位置ＺＳとする。短絡状態および短絡時到達位置ＺＳについては後述する。
The
図５は、バッファ領域２０におけるドーピング濃度分布３００、ライフタイム調整部２００およびヘリウム濃度ピーク２０２を拡大した図である。本例では、ヘリウム濃度分布２１０におけるヘリウム濃度ピーク２０２の半値全幅の領域をライフタイム調整部２００としているが、図４に示したようにキャリアライフタイムの分布に応じてライフタイム調整部２００の位置を定めてもよい。
FIG. 5 is an enlarged view of the
ドーピング濃度ピーク２５２は、頂点２５３、下側裾２５５、上側裾２５４を有する。頂点２５３の深さ位置をＺＤとする。頂点２５３におけるドーピング濃度をＤＰ（／ｃｍ３）とする。下側裾２５５は、頂点２５３から下面２３に向かってドーピング濃度が単調に減少する部分である。下側裾２５５は、深さ位置ＺＤから深さ位置Ｚ１までの部分であってよい。上側裾２５４は、頂点２５３から上面２１に向かってドーピング濃度が単調に減少する部分である。上側裾２５４は、深さ位置ＺＤから深さ位置Ｚ２までの部分であってよい。
ヘリウム濃度分布２１０のヘリウム濃度ピーク２０２は、頂点２０３、下側裾２０５、上側裾２０４を有する。頂点２０３の深さ位置をＺＬとする。頂点２０３におけるドーピング濃度をＨＰ（／ｃｍ３）とする。下側裾２０５は、頂点２０３から下面２３に向かってヘリウム濃度が単調に減少する部分である。上側裾２０４は、頂点２０３から上面２１に向かってドーピング濃度が単調に減少する部分である。
ライフタイム調整部２００は、バッファ領域２０に設けられたドーピング濃度ピーク２５２のうち、半導体基板１０の下面２３に最も近い最浅濃度ピークと重なる位置に設けられる。本例のバッファ領域２０は、単一のドーピング濃度ピーク２５２を有するので、当該ドーピング濃度ピーク２５２が最浅濃度ピークである。
The
ライフタイム調整部２００がドーピング濃度ピーク２５２と重なるとは、ドーピング濃度ピーク２５２の頂点２５３の前後においてドーピング濃度がα×ＤＰ以上となる範囲に、ライフタイム調整部２００の深さ位置ＺＬが配置されていることを指してよい。αは、例えば５％であってよく、１０％であってよく、２０％であってよく、５０％であってもよい。当該範囲の下端位置は、深さ位置Ｚ１であってもよい。この場合の当該範囲は、深さ位置Ｚ１から、上側裾２５４においてドーピング濃度がα×ＤＰとなる位置までである。
When the
深さ位置ＺＬは、臨界深さ位置ＺＣよりも下面２３側に配置されている。つまりヘリウム濃度ピーク２０２の頂点２０３が、臨界深さ位置ＺＣよりも下面２３側に配置されている。これにより、深さ位置ＺＬに空乏層が到達することを抑制できる。格子欠陥が多く存在する領域に空乏層が到達すると漏れ電流が増加するが、本例によれば漏れ電流を抑制できる。ライフタイム調整部２００の全体が臨界深さ位置ＺＣよりも下面２３側に配置されることが好ましい。
The depth position ZL is arranged closer to the
なお、深さ位置ＺＬは、バッファ領域２０の下端の深さ位置Ｚ１よりも上面２１側に配置される。コレクタ領域２２に格子欠陥が多く形成されると、半導体装置１００の特性に影響を与える場合がある。ライフタイム調整部２００の全体が、深さ位置Ｚ１よりも上面２１側に配置されることが好ましい。
Note that the depth position ZL is located closer to the upper surface 21 than the depth position Z1 at the lower end of the
最浅濃度ピーク（本例ではドーピング濃度ピーク２５２）の深さ方向の幅よりも、ライフタイム調整部２００の深さ方向の幅の方が小さくてよい。これにより、ライフタイム調整部２００の全体を最浅濃度ピーク内に配置できる。ライフタイム調整部２００の幅は、最浅濃度ピークの幅の７５％以下であってよく、５０％以下であってもよい。なおドーピング濃度ピーク２５２の幅は、ドーピング濃度ピーク２５２の頂点２５３の前後においてドーピング濃度がα×ＤＰ以上となる範囲の幅であってよい。当該範囲の下端位置は、深さ位置Ｚ１であってもよい。
The width in the depth direction of the
最浅濃度ピークであるドーピング濃度ピーク２５２の深さ方向の幅は、１μｍ以上であってよい。当該幅は２μｍ以上であってよく、３μｍ以上であってもよい。最浅濃度ピークであるドーピング濃度ピーク２５２の深さ方向の幅は、１０μｍ以下であってよく、７μｍ以下であってよく、５μｍ以下であってよい。ライフタイム調整部２００の幅は、１μｍ未満であってよく、０．７５μｍ以下であってよく、０．５μｍ以下であってもよい。ライフタイム調整部２００の幅は、０．１μｍ以上であってよく、０．２μｍ以上であってよく、０．３μｍ以上であってよい。
The width of the
コレクタ領域２２とヘリウム濃度ピーク２０２の頂点２０３との距離をＬ１とする。本例の距離Ｌ１は、深さ位置Ｚ１からＺＬまでの距離である。臨界深さ位置ＺＣと頂点２０３（深さ位置ＺＬ）との距離をＬ２とする。距離Ｌ１は、距離Ｌ２よりも大きくてよい。コレクタ領域２２とバッファ領域２０との境界（ｐｎ接合）に格子欠陥が形成されると、コレクタ領域２２からバッファ領域２０およびドリフト領域１８への正孔の注入が抑制され、オン電圧が増加する場合がある。本例により、コレクタ領域２２、または、コレクタ領域２２とバッファ領域２０との境界（ｐｎ接合）に格子欠陥が形成されるのを抑制し、半導体装置１００のオン電圧の増加を抑制できる。距離Ｌ１は距離Ｌ２の１．５倍以上であってよく、２倍以上であってもよい。ただし、距離Ｌ１は距離Ｌ２以下であってもよい。この場合でも、ライフタイム調整部２００の全体が、深さ位置Ｚ１よりも上面２１側に設けられることが好ましい。
Let the distance between the
図５に示すように、ヘリウム濃度ピーク２０２の頂点２０３は、ドーピング濃度ピーク２５２の頂点２５３よりも上面２１側に配置されてよい。他の例では、頂点２０３は頂点２５３よりも下面２３側に配置されてもよい。
As shown in FIG. 5, the
コレクタ領域２２とバッファ領域２０との境界（本例では深さ位置Ｚ１）におけるヘリウム濃度をＨ１とする。ヘリウム濃度Ｈ１は、ヘリウム濃度ピーク２０２の頂点２０３におけるヘリウム濃度ＨＰの１／１０以下であってよい。これにより、コレクタ領域２２に形成される格子欠陥を少なくできる。ヘリウム濃度Ｈ１は、ヘリウム濃度ＨＰの１／１００以下であってよく、１／１０００以下であってもよい。ヘリウム濃度Ｈ１は、０ａｔｍｓ／ｃｍ３であってもよい。
Let H 1 be the helium concentration at the boundary (depth position Z 1 in this example) between the
臨界深さ位置ＺＣにおけるヘリウム濃度をＨＣとする。本例の臨界深さ位置ＺＣには、ヘリウム濃度ピーク２０２の上側裾２０４が設けられている。ヘリウム濃度ＨＣは、ヘリウム濃度ピーク２０２の頂点２０３におけるヘリウム濃度ＨＰの１／１０以下であってよい。これにより、臨界深さ位置ＺＣよりも上面２１側に設けられる格子欠陥を少なくし、漏れ電流を抑制できる。ヘリウム濃度ＨＣは、ヘリウム濃度ＨＰの１／１００以下であってよく、１／１０００以下であってもよい。ヘリウム濃度ＨＣは、０ａｔｍｓ／ｃｍ３であってもよい。
Let H C be the helium concentration at the critical depth position Z C . An
臨界深さ位置ＺＣにおけるヘリウム濃度ＨＣは、深さ位置Ｚ１におけるヘリウム濃度Ｈ１よりも高くてよい。これにより、コレクタ領域２２に形成される格子欠陥を少なくできる。ヘリウム濃度Ｈ１は、ヘリウム濃度ＨＣの１／２以下であってよく、１／５以下であってよく、１／１０以下であってもよい。
The helium concentration H C at the critical depth location Z C may be higher than the helium concentration H 1 at the depth location Z 1 . Thereby, lattice defects formed in the
図６は、ドーピング濃度分布３００の他の例を示す図である。本例のドーピング濃度分布３００は、バッファ領域２０において複数のドーピング濃度ピーク２５２を有する。図６では２つのドーピング濃度ピーク２５２－１、２５２－２を示しているが、バッファ領域２０は３つ以上のドーピング濃度ピーク２５２を有していてもよい。
FIG. 6 is a diagram showing another example of the
図６の例では、ドーピング濃度ピーク２５２－１が最浅濃度ピークである。ライフタイム調整部２００およびヘリウム濃度ピーク２０２は、図４および図５において説明したライフタイム調整部２００およびヘリウム濃度ピーク２０２と同様の位置に設けられている。ドーピング濃度ピーク２５２－１は、図４および図５において説明したドーピング濃度ピーク２５２と同様である。
In the example of FIG. 6, doping concentration peak 252-1 is the shallowest concentration peak. The
ドーピング濃度ピーク２５２－２は、ドーピング濃度ピーク２５２－１よりも上面２１側に設けられている。それぞれのドーピング濃度ピーク２５２は、半導体基板１０の下面２３側に配置されてよい。ドーピング濃度ピーク２５２－１は、複数のドーピング濃度ピーク２５２のうち、頂点２０３におけるドーピング濃度ＤＰが最も大きい濃度ピークであってよい。
The doping concentration peak 252-2 is provided closer to the upper surface 21 than the doping concentration peak 252-1. Each
図４から図６において説明したそれぞれのドーピング濃度ピーク２５２は、水素ドナーの濃度ピークであってよく、リンの濃度ピークであってもよい。バッファ領域２０は、水素ドナーのドーピング濃度ピーク２５２と、リンのドーピング濃度ピーク２５２の両方を含んでもよい。この場合、最浅濃度ピークであるドーピング濃度ピーク２５２－１がリンの濃度ピークであってよい。
Each of the doping concentration peaks 252 illustrated in FIGS. 4-6 may be a hydrogen donor concentration peak or a phosphorus concentration peak. The
図７Ａは、最浅濃度ピークであるドーピング濃度ピーク２５２の他の例を示す図である。本例のドーピング濃度ピーク２５２は、平坦部２５６を有する。ドーピング濃度ピーク２５２が平坦部２５６を有すること以外は、図４から図６に示した例と同様である。
FIG. 7A shows another example of
平坦部２５６は、深さ方向においてドーピング濃度がほぼ一定となる領域である。ほぼ一定とは、深さ方向の単位長さ（１μｍ）あたりの濃度変動が１０倍以下であることを指してよく、５倍以下であることを指してよく、３倍以下であることを指してよく、２倍以下であることを指してもよい。濃度変動が１０倍以下であるとは、単位長さの深さ方向の範囲において、ドーピング濃度の最大値がドーピング濃度の最小値の１０倍以下であることを指す。平坦部２５６は、下側裾２５５と上側裾２５４との間に配置されている。平坦部２５６は、深さ方向において０．３μｍ以上の長さを有してよく、０．５μｍ以上の長さを有してよく、１μｍ以上の長さを有してもよい。平坦部２５６は、深さ方向において１０μｍ以下の長さを有してよく、５μｍ以下の長さを有してよく、３μｍ以下の長さを有してもよい。深さ位置ＺＬは平坦部２５６に配置されてよい。ライフタイム調整部２００の全体が平坦部２５６に配置されてもよい。
The
最浅濃度ピークであるドーピング濃度ピーク２５２の半値全幅をＷ１とする。なお半値全幅の領域の下端位置は、深さ位置Ｚ１であってよい。半値全幅Ｗ１は、所定の標準半値全幅の２．２倍以上である。ドーピング濃度ピーク２５２の半値全幅Ｗ１を大きくすることで、ドーピング濃度ピーク２５２内に容易にライフタイム調整部２００の全体を設けることができる。また、深さ位置Ｚ１から臨界深さ位置ＺＣの間に、容易にライフタイム調整部２００の全体を設けることができる。
Let W1 be the full width at half maximum of the
標準半値全幅は、半導体基板１０の材料およびバッファ領域２０に含まれる不純物の種類に応じた飛程－半値全幅特性に対して、ドーピング濃度ピーク２５２の頂点２５３の深さ位置ＺＤを不純物の注入時における飛程とすることで定まる半値全幅である。なおドーピング濃度ピーク２５２が平坦部２５６を有する場合、平坦部２５６の深さ方向における中央位置を、深さ位置ＺＤとして用いてよい。
The standard full width at half maximum is the range-full width at half maximum characteristic corresponding to the material of the
半導体基板１０に対して所定の飛程（つまり、半導体基板１０における深さ位置）で不純物を注入すると、深さ方向において一定のばらつきを有して不純物が分布する。不純物が注入される深さ位置のばらつき量（ストラグリング）は、不純物の飛程（つまり、不純物を注入するときの加速エネルギー）に応じて定まる。ただし当該ばらつき量は、半導体基板１０の材料と、注入する不純物の種類に依存する。
When impurities are implanted into the
つまり標準半値全幅は、飛程を深さ位置Ｚｐに固定して不純物を注入し、且つ、熱処理を行っていない通常状態での半値全幅に対応する。標準半値全幅は、半導体基板１０の上面に垂直に不純物を注入したときの、半値全幅であってよい。これに対して半導体装置１００においては、標準半値全幅よりもドーピング濃度ピーク２５２のドーピング濃度分布の半値全幅Ｗ１を十分大きくしている。半値全幅Ｗ１は、標準半値全幅の３倍以上であってよく、４倍以上であってよく、５倍以上であってもよい。
That is, the standard full width at half maximum corresponds to the full width at half maximum in a normal state in which impurities are implanted with the range fixed at the depth position Zp and heat treatment is not performed. The standard full width at half maximum may be the full width at half maximum when the impurity is implanted perpendicularly to the top surface of the
半値全幅の大きいドーピング濃度ピーク２５２は、異なる複数種類の飛程で、半導体基板１０に不純物を注入することで形成できる。不純物を注入した後に、所定の温度や時間で適切にアニール等の熱処理を行うことで、例えば図７Ａに示すようなドーピング濃度ピーク２５２を形成できる。ただし、ドーピング濃度ピーク２５２の形成方法はこれに限定されない。図４から図７Ａにおいて説明した各例のドーピング濃度ピーク２５２を形成する場合において、半導体基板１０の下面２３に対して斜めに不純物を注入してよく、垂直に不純物を注入してもよい。
The
図７Ｂは、飛程－半値全幅特性の一例を示す図である。図７Ｂにおいては、半導体基板１０はシリコン基板であり、注入される不純物はリンである。それぞれの飛程における標準半値全幅は、半導体基板１０に当該飛程で不純物を注入して、熱処理を行わない状態で不純物の分布を測定することで得られる。一例としてシリコン基板にリンを注入した場合の飛程－半値全幅特性は、下式で近似できる。
図８は、最浅濃度ピークであるドーピング濃度ピーク２５２の他の例を示す図である。本例のドーピング濃度ピーク２５２は、傾斜部２５７を有する。ドーピング濃度ピーク２５２が傾斜部２５７を有すること以外は、図４から図７Ｂに示した例と同様である。
FIG. 8 shows another example of
傾斜部２５７は、下面２３から上面２１に向かってドーピング濃度が僅かずつ単調に増加する領域である。傾斜部２５７の下端におけるドーピング濃度に対する、傾斜部２５７の上端におけるドーピング濃度の比は、１０倍以下であってよく、５倍以下であってよく、３倍以下であってよく、２倍以下であってもよい。傾斜部２５７は、下側裾２５５と上側裾２５４との間に配置されている。傾斜部２５７は、深さ方向において０．３μｍ以上の長さを有してよく、０．５μｍ以上の長さを有してよく、１μｍ以上の長さを有してもよい。傾斜部２５７は、深さ方向において１０μｍ以下の長さを有してよく、５μｍ以下の長さを有してよく、３μｍ以下の長さを有してもよい。傾斜部２５７と上側裾２５４との境界が頂点２５３であってよい。深さ位置ＺＬは傾斜部２５７に配置されてよい。ライフタイム調整部２００の全体が傾斜部２５７に配置されてもよい。
The sloped
図９は、最浅濃度ピークであるドーピング濃度ピーク２５２の他の例を示す図である。本例のドーピング濃度ピーク２５２は、傾斜部２５８を有する。ドーピング濃度ピーク２５２が傾斜部２５８を有すること以外は、図４から図７Ｂに示した例と同様である。
FIG. 9 shows another example of
傾斜部２５８は、下面２３から上面２１に向かってドーピング濃度が僅かずつ単調に減少する領域である。傾斜部２５８の上端におけるドーピング濃度に対する、傾斜部２５８の下端におけるドーピング濃度の比は、１０倍以下であってよく、５倍以下であってよく、３倍以下であってよく、２倍以下であってもよい。傾斜部２５８は、下側裾２５５と上側裾２５４との間に配置されている。傾斜部２５８は、深さ方向において０．３μｍ以上の長さを有してよく、０．５μｍ以上の長さを有してよく、１μｍ以上の長さを有してもよい。斜部２５８は、深さ方向において１０μｍ以下の長さを有してよく、５μｍ以下の長さを有してよく、３μｍ以下の長さを有してもよい。傾斜部２５８と下側裾２５５との境界が頂点２５３であってよい。深さ位置ＺＬは傾斜部２５８に配置されてよい。ライフタイム調整部２００の全体が傾斜部２５８に配置されてもよい。
The sloped
図７Ａから図９において説明した例において、深さ位置ＺＬにおけるドーピング濃度をＤＬとする。ドーピング濃度ピーク２５２におけるドーピング濃度の最大値ＤＰをドーピング濃度ＤＬで除算した濃度比ＤＰ／ＤＬは、１以上であってよい。濃度比ＤＰ／ＤＬは、１０以下であってよく、５以下であってよく、３以下であってもよい。
In the example described in FIGS. 7A to 9, the doping concentration at depth position ZL is DL . A concentration ratio D P /D L obtained by dividing the maximum value D P of the doping concentration at the
図１０は、バッファ領域２０の他の例を示す図である。本例のバッファ領域２０は、異なる深さ位置に設けられた複数のヘリウム濃度ピーク２０２を有する。図１０では２つのヘリウム濃度ピーク２０２－１、２０２－２を示しているが、バッファ領域２０は３つ以上のヘリウム濃度ピーク２０２を有していてもよい。図１０におけるバッファ領域２０のドーピング濃度分布は図７Ａの例と同様であるが、バッファ領域２０のドーピング濃度分布は図４から図９のいずれの例と同様であってもよい。
FIG. 10 is a diagram showing another example of the
複数のヘリウム濃度ピーク２０２は、最浅濃度ピークであるドーピング濃度ピーク２５２と重なる位置に設けられてよい。バッファ領域２０の全てのヘリウム濃度ピーク２０２が最浅濃度ピークであるドーピング濃度ピーク２５２と重なる位置に設けられてよい。他の例では、少なくとも１つのヘリウム濃度ピーク２０２が、最浅濃度ピークであるドーピング濃度ピーク２５２よりも上面２１側に設けられてもよい。深さ位置Ｚ１、ＺＳ、ＺＣにおけるヘリウム濃度は、図４から図９において説明したいずれかの例と同様であってよい。
The plurality of
それぞれのヘリウム濃度ピーク２０２の頂点２０３におけるヘリウム濃度は同一であってよい。または、最も下面２３側に設けられたヘリウム濃度ピーク２０２―１の頂点２０３―１におけるヘリウム濃度は、上面２１側に隣り合う他のヘリウム濃度ピーク２０２―２の頂点２０３―２におけるヘリウム濃度より低くてもよい。これにより、コレクタ領域２２に格子欠陥が形成されるのを抑制できる。最も下面２３側に設けられたヘリウム濃度ピーク２０２―１の頂点２０３―１におけるヘリウム濃度は、他のいずれのヘリウム濃度ピーク２０２の頂点２０３のヘリウム濃度より低くてもよい。
The helium concentration at the apex 203 of each
他の例では、最も上面２１側に設けられたヘリウム濃度ピーク２０２－２の頂点２０３－２におけるヘリウム濃度は、下面２３側に隣り合う他のヘリウム濃度ピーク２０２－１の頂点２０３－１におけるヘリウム濃度より低くてもよい。これにより、臨界深さ位置ＺＣより上面２１側に格子欠陥が形成されるのを抑制できる。最も上面２１側に設けられたヘリウム濃度ピーク２０２―２の頂点２０３―２におけるヘリウム濃度は、他のいずれのヘリウム濃度ピーク２０２の頂点２０３のヘリウム濃度より低くてもよい。
In another example, the helium concentration at the vertex 203-2 of the helium concentration peak 202-2 provided closest to the upper surface 21 side is the helium concentration at the vertex 203-1 of the other adjacent helium concentration peak 202-1 on the
深さ方向において隣り合う２つのヘリウム濃度ピーク２０２は、互いに重なるように配置されてよい。例えばそれぞれのヘリウム濃度ピーク２０２の半値全幅の領域が部分的に重なっていてよい。複数のヘリウム濃度ピーク２０２を設けることにより、ヘリウム濃度ピーク２０２の各頂点の濃度を小さくできる。また、複数のヘリウム濃度ピーク２０２を重なりあって設けることで、幅の広いライフタイム調整部２００を形成できる。
Two
また図４から図１０のそれぞれの例において、半導体基板１０の下面２３に照射するヘリウムイオンビームを、半導体基板１０の下面２３に対してほぼ垂直に入射することで、ヘリウム濃度ピーク２０２の幅を大きくしてもよい。ほぼ垂直とは、例えば３度以下である。
4 to 10, the width of the
図１１は、ヘリウム濃度の他の分布例を示す図である。本例の半導体基板１０は、図４から図１０において説明したいずれかの構成に加えて、第２ヘリウム濃度ピーク２６２を更に有する。他の構造は図４から図１０において説明したいずれかの例と同様である。
FIG. 11 is a diagram showing another distribution example of the helium concentration. The
第２ヘリウム濃度ピーク２６２は、半導体基板１０の下面２３側で、且つ、ドリフト領域１８に設けられる。バッファ領域２０には、１つ以上のヘリウム濃度ピーク２０２（第１ヘリウム濃度ピークと称する）が設けられている。第２ヘリウム濃度ピーク２６２の頂点２６３におけるヘリウム濃度は、第１ヘリウム濃度ピークの頂点２０３におけるヘリウム濃度より低くてよい。この場合、第２ヘリウム濃度ピーク２６２に空乏層が到達したときの漏れ電流を抑制できる。第２ヘリウム濃度ピーク２６２の頂点２６３におけるヘリウム濃度は、第１ヘリウム濃度ピークの頂点２０３におけるヘリウム濃度の１／１０以下であってよく、１／１００以下であってもよい。第２ヘリウム濃度ピーク２６２は、臨界深さ位置ＺＣよりも上面２１側に配置されてよい。他の例では、第２ヘリウム濃度ピーク２６２の頂点２６３におけるヘリウム濃度は、第１ヘリウム濃度ピークの頂点２０３におけるヘリウム濃度以上であってもよい。
A second
図１２は、半導体回路４００の一例を示す図である。半導体回路４００は、高圧側の電源線ＶＣＣおよび低圧側の電源線ＧＮＤの間に直列に接続された２つの半導体装置１００を備える。２つの半導体装置１００のゲート電極には、２つの半導体装置１００を相補的にオンおよびオフさせるためのゲート信号が入力される。
FIG. 12 is a diagram showing an example of the
例えば下側の半導体装置１００－２がオンの場合、上側の半導体装置１００－１がオフとなるように制御される。しかし何らかの原因で、上側の半導体装置１００－１もオンとなり、２つの半導体装置１００が同時にオン状態になる場合がある。このような状態を短絡状態と称する。短絡状態では、オン状態の半導体装置１００－１および半導体装置１００－２に、電源線ＶＣＣの電圧ＶＣＣが印加される。このため、半導体装置１００－１および半導体装置１００－２を介して、電源線ＶＣＣから電源線ＧＮＤに大きな貫通電流が流れてしまう。貫通電流の値は、導体装置１００－１および半導体装置１００－２それぞれにおけるゲート電圧とゲート閾値との差分の電圧によって決まる飽和電流であってよい。
For example, when the lower semiconductor device 100-2 is on, the upper semiconductor device 100-1 is controlled to be off. However, for some reason, the upper semiconductor device 100-1 may also be turned on, and the two
図１３は、半導体装置１００の電圧－電流特性の一例を示す図である。図１３の横軸はコレクタエミッタ間電圧ＶＣＥを示し、縦軸はコレクタ電流ＩＣを示す。本例の半導体装置１００の閾値電圧Ｖｔｈは８Ｖより小さい。また半導体装置１００をオンするためにゲート電極に印加するゲート電圧ＶＧＥは１５Ｖである。
FIG. 13 is a diagram showing an example of voltage-current characteristics of the
図１３においてＩｒａｔｅは半導体装置１００の定格電流、Ｖｓａｔは線形領域において定格電流Ｉｒａｔｅに対応するコレクタエミッタ間電圧である。半導体装置１００が短絡状態になると、コレクタエミッタ間に電源電圧ＶＣＣに近い電圧が印加されて、大きな短絡電流ＩＳが流れる。この状態において、ドリフト領域１８の上端から下面２３に向かって広がる空乏層が到達する深さ位置を、図４等において説明した短絡時到達位置ＺＳとする。
In FIG. 13, I rate is the rated current of the
図４等において説明したように、ヘリウム濃度ピーク２０２の少なくとも一部分は、短絡時到達位置ＺＳよりも上面２１側に配置されてよい。ヘリウム濃度ピーク２０２の頂点２０３は、短絡時到達位置ＺＳよりも上面２１側に配置されてよい。ヘリウム濃度ピーク２０２の頂点２０３は、短絡時到達位置ＺＳと臨界深さ位置ＺＣとの間に配置されてもよい。また、ヘリウム濃度ピーク２０２の半値全幅の領域の全部が、短絡時到達位置ＺＳよりも上面２１側に配置されてもよい。ヘリウム濃度ピーク２０２の半値全幅の領域の全部が、短絡時到達位置ＺＳと臨界深さ位置ＺＣとの間に配置されてもよい。また、ライフタイム調整部２００の少なくとも一部分は、短絡時到達位置ＺＳよりも上面２１側に配置されてよい。ライフタイム調整部２００の全体が、短絡時到達位置ＺＳよりも上面２１側に配置されてもよい。ライフタイム調整部２００の全体が、短絡時到達位置ＺＳと臨界深さ位置ＺＣとの間に配置されてもよい。本例により、短絡時到達位置ＺＳに空乏層が到達することを抑制でき、短絡時における漏れ電流の相乗による貫通電流の増加を防ぐことができる。
As described with reference to FIG. 4 and the like, at least a portion of the
また、図４などで説明したように、コレクタ領域２２とバッファ領域２０との境界（ｐｎ接合）に格子欠陥が形成されると、コレクタ領域２２からバッファ領域２０およびドリフト領域１８への正孔の注入が抑制される。一方、短絡時には電子が空間電荷領域に注入され続けるため、正孔と電子の電荷密度が相殺されて、電界強度分布が比較的に平坦となる。短絡時にコレクタ領域２２からバッファ領域２０およびドリフト領域１８への正孔の注入が抑制されると、正孔濃度よりも電子濃度が高くなる。その結果、空間電荷密度の極性が反転し、電界強度分布がコレクタ領域２２側に向かって増加するようになる。このため、コレクタ領域２２に比較的に近い深さ位置でアバランシェ降伏が発生し、半導体装置１００が破壊する場合がある。本例により、短絡時においても正孔の注入低下を抑え、正孔濃度を電子濃度よりも高く維持できる。これにより、短絡時において、コレクタ領域２２に比較的に近い深さ位置におけるアバランシェ降伏を抑制し、半導体装置１００の破壊を抑えることができる。
Further, as described with reference to FIG. 4 and the like, when a lattice defect is formed at the boundary (pn junction) between the
なお短絡時到達位置ＺＳはデバイスシミュレータで決定してもよい。半導体基板１０の深さ方向における不純物濃度プロファイル、電源電圧およびゲート電圧等のパラメータを用いて、短絡時到達位置ＺＳをシミュレート等により決定してよい。
The arrival position ZS at short circuit may be determined by a device simulator. The arrival position ZS at the time of short circuit may be determined by simulation or the like using parameters such as the impurity concentration profile in the depth direction of the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It is obvious to those skilled in the art that various modifications and improvements can be made to the above embodiments. It is clear from the description of the scope of claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The execution order of each process such as actions, procedures, steps, and stages in the devices, systems, programs, and methods shown in the claims, the specification, and the drawings is particularly "before", "before etc., and it should be noted that it can be implemented in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the specification, and the drawings, even if the description is made using "first," "next," etc. for the sake of convenience, it means that it is essential to carry out in this order. not a thing
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・エッジ終端構造部、１００・・・半導体装置、１１０、１１２、１１３、１１４・・・曲線、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１６０・・・活性部、１６２・・・端辺、１６４・・・ゲートパッド、２００・・・ライフタイム調整部、２０２・・・ヘリウム濃度ピーク、２０３・・・頂点、２０４・・・上側裾、２０５・・・下側裾、２１０・・・ヘリウム濃度分布、２５２・・・ドーピング濃度ピーク、２５３・・・頂点、２５４・・・上側裾、２５５・・・下側裾、２５６・・・平坦部、２５７・・・傾斜部、２５８・・・傾斜部、２６２・・・第２ヘリウム濃度ピーク、２６３・・・頂点、３００・・・ドーピング濃度分布、３０２・・・積分値、４００・・・半導体回路
本明細書において半導体基板は、Ｎ型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、Ｐ型の領域にも含まれている。半導体基板は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）のいずれかで製造されてよい。本例におけるインゴットは、ＭＣＺ法で製造されている。ＭＣＺ法で製造された基板に含まれる酸素濃度は１×１０１７～７×１０１７／ｃｍ３である。ＦＺ法で製造された基板に含まれる酸素濃度は１×１０１５～５×１０１６／ｃｍ３である。酸素濃度が高い方が水素ドナーを生成しやすい傾向がある。バルク・ドナー濃度は、半導体基板の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の９０％から１００％の間の値であってもよい。また、半導体基板は、リン等のドーパントを含まないノンドープ基板を用いてもよい。その場合、ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は例えば１×１０１０／ｃｍ３以上、５×１０１２／ｃｍ３以下である。ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は、好ましくは１×１０１１／ｃｍ３以上である。ノンドーピング基板のバルク・ドナー濃度（Ｄ０）は、好ましくは５×１０１２／ｃｍ３以下である。尚、本発明における各濃度は、室温における値でよい。室温における値は、一例として３００Ｋ（ケルビン）（約２６．９℃）のときの値を用いてよい。 The semiconductor substrate herein is distributed throughout with N-type bulk donors. Bulk donors are donors from dopants that are substantially uniformly contained within the ingot during the manufacture of the ingot from which the semiconductor substrate is made. The bulk donor in this example is an element other than hydrogen. Bulk donor dopants include, but are not limited to, phosphorus, antimony, arsenic, selenium or sulfur. The bulk donor in this example is phosphorus. Bulk donors are also included in the P-type regions. The semiconductor substrate may be a wafer cut from a semiconductor ingot, or may be a chip obtained by singulating the wafer. Semiconductor ingots may be manufactured by any of the Czochralski method (CZ method), the magnetic field applied Czochralski method (MCZ method), and the float zone method (FZ method). The ingot in this example is manufactured by the MCZ method. The oxygen concentration contained in the substrate manufactured by the MCZ method is 1×10 17 to 7×10 17 /cm 3 . The oxygen concentration contained in the substrate manufactured by the FZ method is 1×10 15 to 5×10 16 /cm 3 . A higher oxygen concentration tends to generate hydrogen donors more easily. The bulk donor concentration may be the chemical concentration of bulk donors distributed throughout the semiconductor substrate and may be between 90% and 100% of the chemical concentration. Also, a non-doped substrate that does not contain a dopant such as phosphorus may be used as the semiconductor substrate. In that case, the bulk donor concentration (D0) of the non-doped substrate is, for example, 1×10 10 /cm 3 or more and 5×10 12 /cm 3 or less. The bulk donor concentration (D0) of the non-doped substrate is preferably 1×10 11 /cm 3 or higher. The bulk donor concentration (D0) of the non-doped substrate is preferably 5×10 12 /cm 3 or less. Each concentration in the present invention may be a value at room temperature. As an example of the value at room temperature, a value at 300 K (Kelvin) (approximately 26.9° C.) may be used.
半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。活性部１６０は、上面視においてエミッタ電極と重なる領域を指してよい。また、上面視において活性部１６０で挟まれる領域も、活性部１６０に含めてよい。
An
ヘリウム濃度分布２１０のヘリウム濃度ピーク２０２は、頂点２０３、下側裾２０５、上側裾２０４を有する。頂点２０３の深さ位置をＺＬとする。頂点２０３におけるドーピング濃度をＨＰ（／ｃｍ３）とする。下側裾２０５は、頂点２０３から下面２３に向かってヘリウム濃度が単調に減少する部分である。上側裾２０４は、頂点２０３から上面２１に向かってヘリウム濃度が単調に減少する部分である。
Claims (14)
前記半導体基板において前記ドリフト領域と前記下面との間に設けられ、前記ドリフト領域よりもドーピング濃度が高い１つ以上のドーピング濃度ピークを有するバッファ領域と、
前記バッファ領域に設けられた前記ドーピング濃度ピークのうち、前記下面に最も近い最浅濃度ピークと重なる位置に設けられ、キャリアライフタイムが極小値を示すライフタイム調整部と
を備え、
前記半導体基板は、前記ドリフト領域の上端から前記半導体基板の前記下面に向かってドーピング濃度を積分した積分値が、前記半導体基板の臨界積分濃度に達する臨界深さ位置を有し、
前記ライフタイム調整部において前記キャリアライフタイムが極小値となる深さ位置が、前記臨界深さ位置よりも前記下面側に配置されている
半導体装置。 a semiconductor substrate having an upper surface and a lower surface and provided with a drift region of a first conductivity type;
a buffer region provided between the drift region and the lower surface in the semiconductor substrate and having one or more doping concentration peaks having a doping concentration higher than that of the drift region;
a lifetime adjustment part provided at a position overlapping with the shallowest concentration peak closest to the bottom surface among the doping concentration peaks provided in the buffer region and showing a minimum carrier lifetime,
the semiconductor substrate has a critical depth position where an integrated value obtained by integrating a doping concentration from an upper end of the drift region toward the lower surface of the semiconductor substrate reaches a critical integrated concentration of the semiconductor substrate;
A semiconductor device, wherein a depth position at which the carrier lifetime becomes a minimum value in the lifetime adjusting portion is located closer to the lower surface than the critical depth position.
請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the shallowest concentration peak is a phosphorus concentration peak.
請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the width of said lifetime adjusting portion in the depth direction is smaller than the width of said shallowest concentration peak in the depth direction.
請求項１から３のいずれか一項に記載の半導体装置。 4. The semiconductor device according to claim 1, wherein the width of said shallowest concentration peak in the depth direction is 1 [mu]m or more.
請求項１から４のいずれか一項に記載の半導体装置。 Determined by setting the depth position of the shallowest concentration peak as the range at the time of implantation of the impurity with respect to the range-full width at half maximum characteristic corresponding to the material of the semiconductor substrate and the type of impurity contained in the buffer region. 5 . The semiconductor device according to claim 1 , wherein the full width at half maximum of the shallowest concentration peak is 2.2 times or more the standard full width at half maximum, where the full width at half maximum is the standard full width at half maximum.
前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有し、
前記コレクタ領域と前記バッファ領域との境界におけるヘリウム濃度が、前記ヘリウム濃度ピークの頂点におけるヘリウム濃度の１／１０以下である
請求項１から５のいずれか一項に記載の半導体装置。 further comprising a collector region of a second conductivity type provided between the buffer region and the lower surface of the semiconductor substrate;
The buffer region has a helium concentration peak at a position overlapping with the lifetime adjustment section,
6. The semiconductor device according to claim 1, wherein the helium concentration at the boundary between the collector region and the buffer region is 1/10 or less of the helium concentration at the peak of the helium concentration peak.
前記臨界深さ位置におけるヘリウム濃度が、前記ヘリウム濃度ピークの頂点におけるヘリウム濃度の１／１０以下である
請求項１に記載の半導体装置。 The buffer region has a helium concentration peak at a position overlapping with the lifetime adjustment section,
2. The semiconductor device according to claim 1, wherein the helium concentration at the critical depth position is 1/10 or less of the helium concentration at the top of the helium concentration peak.
前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有し、
前記コレクタ領域と前記バッファ領域との境界におけるヘリウム濃度よりも、前記臨界深さ位置におけるヘリウム濃度の方が高い
請求項１に記載の半導体装置。 further comprising a collector region of a second conductivity type provided between the buffer region and the lower surface of the semiconductor substrate;
The buffer region has a helium concentration peak at a position overlapping with the lifetime adjustment section,
2. The semiconductor device according to claim 1, wherein the helium concentration at the critical depth position is higher than the helium concentration at the boundary between the collector region and the buffer region.
前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有し、
前記コレクタ領域と前記ヘリウム濃度ピークの頂点との距離は、前記臨界深さ位置と前記ヘリウム濃度ピークの頂点との距離よりも大きい
請求項１に記載の半導体装置。 further comprising a collector region of a second conductivity type provided between the buffer region and the lower surface of the semiconductor substrate;
The buffer region has a helium concentration peak at a position overlapping with the lifetime adjustment section,
2 . The semiconductor device according to claim 1 , wherein a distance between the collector region and the peak of the helium concentration peak is greater than a distance between the critical depth position and the peak of the helium concentration peak.
前記バッファ領域は、前記ライフタイム調整部と重なる位置にヘリウム濃度ピークを有し、
前記ヘリウム濃度ピークの少なくとも一部分が、前記短絡時到達位置よりも上面側に配置されている
請求項１から９のいずれか一項に記載の半導体装置。 the semiconductor substrate has a short-circuit reaching position where a depletion layer extending from an upper end of the drift region toward the lower surface reaches when the semiconductor device is in a short-circuited state;
The buffer region has a helium concentration peak at a position overlapping with the lifetime adjustment section,
The semiconductor device according to any one of claims 1 to 9, wherein at least part of said helium concentration peak is located on the upper surface side of said reaching position at the time of short circuit.
請求項１から５のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 5, wherein the buffer region has a plurality of helium concentration peaks provided at different depth positions.
請求項１１に記載の半導体装置。 12. The semiconductor device according to claim 11, wherein among said plurality of helium concentration peaks, the helium concentration of the helium concentration peak closest to the bottom surface of said semiconductor substrate is lower than the helium concentration of other helium concentration peaks.
前記ドリフト領域は、前記半導体基板の下面側に第２ヘリウム濃度ピークを有する
請求項１から５のいずれか一項に記載の半導体装置。 The buffer region has a first helium concentration peak at a position overlapping with the lifetime adjustment section,
6. The semiconductor device according to claim 1, wherein said drift region has a second helium concentration peak on the lower surface side of said semiconductor substrate.
請求項１３に記載の半導体装置。 14. The semiconductor device according to claim 13, wherein said second helium concentration peak has a lower helium concentration than said first helium concentration peak.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022022659A JP2023119676A (en) | 2022-02-17 | 2022-02-17 | Semiconductor device |
| US18/145,027 US20230261044A1 (en) | 2022-02-17 | 2022-12-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022022659A JP2023119676A (en) | 2022-02-17 | 2022-02-17 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2023119676A true JP2023119676A (en) | 2023-08-29 |
Family
ID=87559146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022022659A Pending JP2023119676A (en) | 2022-02-17 | 2022-02-17 | Semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230261044A1 (en) |
| JP (1) | JP2023119676A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113287201A (en) * | 2019-07-12 | 2021-08-20 | 富士电机株式会社 | Semiconductor device with a plurality of semiconductor chips |
-
2022
- 2022-02-17 JP JP2022022659A patent/JP2023119676A/en active Pending
- 2022-12-22 US US18/145,027 patent/US20230261044A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230261044A1 (en) | 2023-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7268743B2 (en) | semiconductor equipment | |
| US11894426B2 (en) | Semiconductor device and manufacturing method for semiconductor device | |
| US20230039920A1 (en) | Semiconductor device | |
| US20230361167A1 (en) | Semiconductor device and manufacturing method | |
| JP7279846B2 (en) | semiconductor equipment | |
| JP2023119676A (en) | Semiconductor device | |
| US20220216056A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| WO2022196768A1 (en) | Semiconductor device | |
| WO2023199932A1 (en) | Semiconductor device and manufacturing method | |
| WO2023145805A1 (en) | Semiconductor device and manufacturing method | |
| US20240006520A1 (en) | Semiconductor device | |
| US20240154003A1 (en) | Semiconductor device | |
| US20240055483A1 (en) | Semiconductor device | |
| US20240234555A1 (en) | Semiconductor device and manufacturing method | |
| US20220123133A1 (en) | Semiconductor apparatus and manufacturing method of semiconductor apparatus | |
| WO2023063412A1 (en) | Semiconductor device and manufacturing method for semiconductor device | |
| US20240162284A1 (en) | Manufacturing method of semiconductor device and semiconductor device | |
| WO2023140254A1 (en) | Semiconductor device | |
| US20240194777A1 (en) | Semiconductor device | |
| US20230038712A1 (en) | Semiconductor device | |
| US20220216055A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US20240128349A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| US20240030322A1 (en) | Semiconductor apparatus, and manufacturing method thereof | |
| JP2024035557A (en) | Semiconductor device | |
| JP2022161357A (en) | Semiconductor device and manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221130 |