JP2023119423A - wiring board - Google Patents

Abstract

To improve mounting reliability of a wiring board.SOLUTION: A wiring board 100 includes: a first insulation layer 31; a first conductor layer 1 formed on the first insulation layer 31; a second insulation layer 32 covering the first insulation layer 31 and the first conductor layer 1; and a plurality of conductor posts 5 which come into contact with the first conductor layer 1 and penetrate the second insulation layer 32 so as to protrude from a surface 32a of the second insulation layer 32. Each of the plurality of conductor posts 5 includes: a body part 51 made of an electrolytic plating film; and a coating film 52 made of a metal film partially covering the body part 51. An upper surface 5a, of each of the plurality of conductor posts 5, opposite to the first conductor layer 1 is a polished surface. The coating film 52 covers the body part 51 on a lateral surface of a portion of each of the conductor posts 5 protruding from the second insulation layer 32.SELECTED DRAWING: Figure 3

Description

本発明は、配線基板に関する。 The present invention relates to wiring boards.

特許文献１には、バンプを備える配線基板が開示されている。バンプは、電解めっきで形成されている突起金属層を含み、突起金属層の上面には表面金属層を介して半導体チップが接続される。突起金属層の上面は凸状に湾曲している。 Patent Literature 1 discloses a wiring board having bumps. The bump includes a protruding metal layer formed by electrolytic plating, and a semiconductor chip is connected to the upper surface of the protruding metal layer via a surface metal layer. The upper surface of the protruding metal layer is convexly curved.

特開２０１８－８２１３０号公報JP 2018-82130 A

特許文献１に開示の配線基板では、突起金属層の上に半導体チップが安定して載置され難いと考えられる。 In the wiring board disclosed in Patent Document 1, it is considered difficult to stably mount a semiconductor chip on the protruding metal layer.

本発明の配線基板は、第１絶縁層と、前記第１絶縁層の上に形成されている第１導体層と、前記第１絶縁層及び前記第１導体層を覆う第２絶縁層と、前記第１導体層に接すると共に前記第２絶縁層を貫通して前記第２絶縁層の表面から突出する複数の導体ポストと、を含んでいる。前記複数の導体ポストは、それぞれ、電解めっき膜からなる本体部と、前記本体部を部分的に覆う金属膜からなる被覆膜と、を含み、前記複数の導体ポストそれぞれにおける前記第１導体層と反対側の上面は研磨面であり、前記被覆膜は、前記導体ポストにおける前記第２絶縁層から突出している部分の側面において前記本体部を覆っている。 A wiring board of the present invention comprises a first insulating layer, a first conductor layer formed on the first insulating layer, a second insulating layer covering the first insulating layer and the first conductor layer, a plurality of conductor posts that are in contact with the first conductor layer, penetrate the second insulation layer, and protrude from the surface of the second insulation layer. Each of the plurality of conductor posts includes a main body portion made of an electrolytic plating film and a coating film made of a metal film that partially covers the main body portion, and the first conductor layer in each of the plurality of conductor posts. The upper surface on the opposite side is a polished surface, and the coating film covers the main body on the side surface of the portion of the conductor post protruding from the second insulating layer.

本発明の実施形態によれば、配線基板の上に安定して部品を配置することができるので、配線基板の実装信頼性を向上させ得ることがある。 According to the embodiments of the present invention, since components can be stably arranged on the wiring board, the mounting reliability of the wiring board can be improved.

本発明の一実施形態の配線基板の一例を示す断面図。1 is a cross-sectional view showing an example of a wiring board according to one embodiment of the present invention; FIG. 図１に例示の配線基板の平面図。FIG. 2 is a plan view of the wiring substrate illustrated in FIG. 1; 図１のIII部の拡大図。The enlarged view of the III section of FIG. 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention; 本発明の一実施形態の配線基板の製造工程の一例を示す断面図。FIG. 4 is a cross-sectional view showing an example of a manufacturing process of a wiring board according to one embodiment of the present invention;

本発明の一実施形態の配線基板が図面を参照しながら説明される。図１は一実施形態の配線基板の一例である配線基板１００を示す断面図である。図２には配線基板１００の平面図が示されており、図３には図１のIII部の拡大図が示されている。なお、配線基板１００は本実施形態の配線基板の一例に過ぎない。実施形態の配線基板の積層構造、並びに、導体層及び絶縁層それぞれの数は、図１の配線基板１００の積層構造、並びに配線基板１００に含まれる導体層及び絶縁層それぞれの数に限定されない。 A wiring board according to one embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view showing a wiring board 100 that is an example of a wiring board according to one embodiment. FIG. 2 shows a plan view of the wiring board 100, and FIG. 3 shows an enlarged view of part III in FIG. Note that the wiring board 100 is merely an example of the wiring board of the present embodiment. The laminated structure of the wiring board of the embodiment and the number of conductor layers and insulating layers are not limited to the laminated structure of the wiring board 100 in FIG.

図１に示されるように、配線基板１００は、絶縁層３１（第１絶縁層）と、絶縁層３１の上に形成されている導体層１（第１導体層）と、導体層１に覆われていない絶縁層３１の表面及び導体層１を覆う絶縁層３２（第２絶縁層）と、を含んでいる。図１の配線基板１００は、さらに、コア基板４と、コア基板４の一方の表面に積層されている絶縁層３３（第３絶縁層）と、絶縁層３３上に形成されている導体層２（第２導体層）と、絶縁層３１を貫通して導体層１と導体層２とを接続するビア導体６と、を含んでいる。絶縁層３１は、絶縁層３３及び導体層２の上に積層されている。絶縁層３３における導体層２に覆われていない表面、及び導体層２は絶縁層３１に覆われている。ビア導体６は、絶縁層３１を貫く貫通孔６ａの内部に形成されている。絶縁層３３には、絶縁層３３を貫通して導体層２とコア基板４の導体層４１とを接続するビア導体６１が形成されている。 As shown in FIG. 1, the wiring board 100 includes an insulating layer 31 (first insulating layer), a conductor layer 1 (first conductor layer) formed on the insulating layer 31, and a conductor layer 1 covering the conductor layer 1. and an insulating layer 32 (second insulating layer) covering the surface of the insulating layer 31 and the conductor layer 1 which are not exposed. The wiring board 100 of FIG. 1 further includes a core substrate 4, an insulating layer 33 (third insulating layer) laminated on one surface of the core substrate 4, and a conductor layer 2 formed on the insulating layer 33. (second conductor layer) and via conductors 6 that penetrate the insulating layer 31 and connect the conductor layers 1 and 2 together. The insulating layer 31 is laminated on the insulating layer 33 and the conductor layer 2 . The surface of the insulating layer 33 not covered with the conductor layer 2 and the conductor layer 2 are covered with the insulating layer 31 . Via conductors 6 are formed inside through holes 6 a penetrating insulating layer 31 . Via conductors 61 are formed in the insulating layer 33 to penetrate the insulating layer 33 and connect the conductor layer 2 and the conductor layer 41 of the core substrate 4 .

配線基板１００は、さらに、複数の導体ポスト５を含んでいる。複数の導体ポスト５は、それぞれ、導体層１の上に形成されていて導体層１に接している。複数の導体ポスト５は、それぞれ、絶縁層３２を貫通して絶縁層３２の表面３２ａから突出している。絶縁層３２は配線基板１００の厚さ方向における最も外側の絶縁層である。絶縁層３２の表面３２ａは、配線基板１００の２つの表面（配線基板１００の厚さ方向と直交する表面）のうちの一方を構成している。従って、導体ポスト５は配線基板１００の表面から突出している。 Wiring board 100 further includes a plurality of conductor posts 5 . A plurality of conductor posts 5 are formed on the conductor layer 1 and are in contact with the conductor layer 1 . The plurality of conductor posts 5 each penetrate the insulating layer 32 and protrude from the surface 32 a of the insulating layer 32 . The insulating layer 32 is the outermost insulating layer in the thickness direction of the wiring board 100 . The surface 32a of the insulating layer 32 constitutes one of the two surfaces of the wiring board 100 (the surface orthogonal to the thickness direction of the wiring board 100). Accordingly, the conductor post 5 protrudes from the surface of the wiring board 100. As shown in FIG.

コア基板４は、絶縁層３４と、絶縁層３４の一方の表面３４ａに形成されている導体層４１とを含んでいる。コア基板４は、さらに、絶縁層３４を貫通するスルーホール導体４２を含むと共に、絶縁層３４の他方の表面（図示せず）にも導体層４１と同様の導体層（図示せず）を含んでいる。導体層４１はスルーホール導体４２によって絶縁層３４の図示されない他方の表面の導体層と接続されている。スルーホール導体４２の内部は、エポキシ樹脂などを含む樹脂体４３で充填されている。導体層４１は、絶縁層３４上の金属箔からなる下層と、スルーホール導体４２と一体の中層と、樹脂体４３を覆う上層とを含む多層構造を有している。図示されていないが、配線基板１００は、絶縁層３４の一方の表面３４ａと反対側の表面上に積層又は形成された、任意の導体パターンを含む任意の数の導体層及び任意の数の絶縁層を含み得る。 The core substrate 4 includes an insulating layer 34 and a conductor layer 41 formed on one surface 34 a of the insulating layer 34 . The core substrate 4 further includes a through-hole conductor 42 passing through the insulating layer 34, and also includes a conductor layer (not shown) similar to the conductor layer 41 on the other surface (not shown) of the insulating layer 34. I'm in. The conductor layer 41 is connected to a conductor layer on the other surface (not shown) of the insulating layer 34 by a through-hole conductor 42 . The inside of the through-hole conductor 42 is filled with a resin body 43 containing epoxy resin or the like. The conductor layer 41 has a multi-layer structure including a lower layer made of metal foil on the insulating layer 34 , a middle layer integrated with the through-hole conductor 42 , and an upper layer covering the resin body 43 . Although not shown, the wiring board 100 includes an arbitrary number of conductor layers including arbitrary conductor patterns and an arbitrary number of insulating layers laminated or formed on the surface of the insulating layer 34 opposite to the one surface 34a. It can contain layers.

実施形態の説明では、配線基板１００の厚さ方向において絶縁層３４から遠い側は、「外側」、「上側」もしくは「上方」、又は単に「上」とも称され、絶縁層３４に近い側は、「内側」、「下側」もしくは「下方」、又は単に「下」とも称される。さらに、各導体層及び各絶縁層において、絶縁層３４と反対側を向く表面は「上面」とも称され、絶縁層３４側を向く表面は「下面」とも称される。また、配線基板１００の厚さ方向は「Ｚ方向」とも称される。 In the description of the embodiments, the side farther from the insulating layer 34 in the thickness direction of the wiring board 100 is also referred to as "outer", "upper" or "upper", or simply "upper", and the side closer to the insulating layer 34 is , "inner", "lower" or "lower", or simply "lower". Furthermore, in each conductor layer and each insulating layer, the surface facing away from the insulating layer 34 is also referred to as the "upper surface", and the surface facing the insulating layer 34 is also referred to as the "lower surface". Also, the thickness direction of the wiring substrate 100 is also referred to as the “Z direction”.

絶縁層３１～３４は、任意の絶縁性樹脂を含んでいる。絶縁性樹脂としては、エポキシ樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、又はフェノール樹脂のような熱硬化性樹脂、並びに、フッ素樹脂、液晶ポリマー（ＬＣＰ）、フッ化エチレン（ＰＴＦＥ）樹脂、ポリエステル（ＰＥ）樹脂、及び変性ポリイミド（ＭＰＩ）樹脂のような熱可塑性樹脂が例示される。各絶縁層は、ガラス繊維やアラミド繊維からなる芯材（補強材）を含んでいてもよい。図１の例では絶縁層３４は芯材３４ｂを含んでいる。各絶縁層はさらに、シリカ（ＳｉＯ₂）、アルミナ、又はムライトなどの微粒子からなる無機フィラー（図示せず）を含み得る。このような無機フィラーを含む絶縁層は、例えば各導体層の熱膨張率と近い熱膨張率を有し得るので好ましいことがある。 The insulating layers 31-34 contain any insulating resin. Examples of insulating resins include thermosetting resins such as epoxy resins, bismaleimide triazine resins (BT resins), and phenolic resins, as well as fluorine resins, liquid crystal polymers (LCP), ethylene fluoride (PTFE) resins, polyester ( PE) resins, and thermoplastic resins such as modified polyimide (MPI) resins. Each insulating layer may contain a core material (reinforcing material) made of glass fiber or aramid fiber. In the example of FIG. 1, the insulating layer 34 includes a core material 34b. Each insulating layer may further include an inorganic filler (not shown) consisting of particulates such as silica ( _SiO2 ), alumina, or mullite. An insulating layer containing such an inorganic filler may be preferable because it can have a coefficient of thermal expansion close to that of each conductor layer, for example.

図１の例において絶縁層３１及び絶縁層３３は、２つの導体層の間に介在する層間絶縁層である。一方、絶縁層３２の表面３２ａ上には、導体ポスト５の突出部のみが存在している。従って絶縁層３２は層間絶縁層とは限らない。本実施形態において、絶縁層３２は層間絶縁層でなくてもよい。従って絶縁層３２は、絶縁層３１及び絶縁層３３と同じ絶縁性樹脂を含んでいてもよく、異なる絶縁性樹脂を含んでいてもよい。 In the example of FIG. 1, the insulating layers 31 and 33 are interlayer insulating layers interposed between two conductor layers. On the other hand, on the surface 32a of the insulating layer 32, only the projections of the conductor posts 5 are present. Therefore, the insulating layer 32 is not necessarily an interlayer insulating layer. In this embodiment, the insulating layer 32 may not be an interlayer insulating layer. Therefore, the insulating layer 32 may contain the same insulating resin as the insulating layers 31 and 33, or may contain a different insulating resin.

例えば、絶縁層３２はソルダーレジストであってもよい。ソルダーレジストである絶縁層３２によって、絶縁層３１及び導体層１が保護され、導体層１の導体パターン１１同士の短絡及び導体ポスト５同士の短絡が抑制され得る。すなわち、本実施形態における導体ポスト５は、ソルダーレジストとして設けられている絶縁層３２を貫通してその表面３２ａから突出していてもよい。絶縁層３２がソルダーレジストである場合、絶縁層３２は、エポキシ樹脂やポリイミド樹脂などの絶縁層樹脂を含み得るが、絶縁層３１及び絶縁層３３のような層間絶縁層に含まれる絶縁性樹脂と異なる組成の絶縁性樹脂を含んでいてもよい。 For example, the insulating layer 32 may be solder resist. The insulating layer 32, which is a solder resist, protects the insulating layer 31 and the conductor layer 1, and can suppress short circuits between the conductor patterns 11 of the conductor layer 1 and short circuits between the conductor posts 5. FIG. That is, the conductor post 5 in this embodiment may penetrate the insulating layer 32 provided as a solder resist and protrude from the surface 32a thereof. When the insulating layer 32 is a solder resist, the insulating layer 32 may contain an insulating layer resin such as an epoxy resin or a polyimide resin. Insulating resins with different compositions may be included.

導体層１、２、４１、導体ポスト５、及び、ビア導体６、６１は、銅又はニッケルなどの任意の金属を用いて形成されている。図１の例において、導体層１は２層構造を有し、導体層２も２層構造を有している。導体層１は、絶縁層３１における絶縁層３２側の表面３１ａ上に形成されている第１層１ａと、第１層１ａの上に形成されている第２層１ｂと、を含んでいる。導体層２は、絶縁層３３の表面上に形成されている下層２ａと、下層２ａの上に形成されている上層２ｂと、を含んでいる。 Conductive layers 1, 2, 41, conductive posts 5, and via conductors 6, 61 are formed using any metal such as copper or nickel. In the example of FIG. 1, the conductor layer 1 has a two-layer structure, and the conductor layer 2 also has a two-layer structure. The conductor layer 1 includes a first layer 1a formed on a surface 31a of the insulating layer 31 on the insulating layer 32 side, and a second layer 1b formed on the first layer 1a. The conductor layer 2 includes a lower layer 2a formed on the surface of the insulating layer 33 and an upper layer 2b formed on the lower layer 2a.

導体層１、２、及び４１は、それぞれ、任意の導体パターンを含んでいる。導体層１は導体パターン１１を含んでいる。図１の例において導体パターン１１は、ビア導体６と一体的に形成されているビアパッド１１３と、複数の配線パターン１１２からなる配線群１１１（第１配線群）を含んでいる。また、図１の例において導体層２は、複数の配線パターン２１２からなる配線群２１１（第２配線群）を含んでいる。 Conductor layers 1, 2, and 41 each include arbitrary conductor patterns. The conductor layer 1 includes conductor patterns 11 . In the example of FIG. 1, the conductor pattern 11 includes a via pad 113 integrally formed with the via conductor 6 and a wiring group 111 (first wiring group) made up of a plurality of wiring patterns 112 . In addition, in the example of FIG. 1, the conductor layer 2 includes a wiring group 211 (second wiring group) composed of a plurality of wiring patterns 212 .

図１及び図２に示されるように、複数の導体ポスト５は、それぞれ、電解めっき膜からなる本体部５１と、本体部５１を部分的に覆う金属膜からなる被覆膜５２と、を含んでいる。被覆膜５２は、導体ポスト５の側面において前記本体部５１を覆っている。すなわち、導体ポスト５の中核部を構成する本体部５１の側面は被覆膜５２に覆われているが、導体ポスト５の上面５ａ（導体ポスト５における導体層１と反対側の表面）には本体部５１が露出している。なお、導体ポスト５の側面は、導体ポスト５における導体層１を向く面（下面）及び上面５ａ以外の導体ポスト５の表面である。導体ポスト５の上面５ａは、本体部５１における導体層１と反対側の表面と、被覆膜５２における導体層１と反対側を向く端面とで構成されている。 As shown in FIGS. 1 and 2, each of the plurality of conductor posts 5 includes a body portion 51 made of an electrolytic plating film and a coating film 52 made of a metal film that partially covers the body portion 51. I'm in. A coating film 52 covers the body portion 51 on the side surface of the conductor post 5 . That is, the side surface of the body portion 51 constituting the core portion of the conductor post 5 is covered with the coating film 52, but the upper surface 5a of the conductor post 5 (the surface of the conductor post 5 opposite to the conductor layer 1) has The body portion 51 is exposed. The side surface of the conductor post 5 is the surface of the conductor post 5 other than the surface (lower surface) facing the conductor layer 1 of the conductor post 5 and the upper surface 5a. The upper surface 5 a of the conductor post 5 is composed of the surface of the body portion 51 opposite to the conductor layer 1 and the end surface of the coating film 52 facing away from the conductor layer 1 .

本実施形態では、複数の導体ポスト５それぞれにおける上面５ａは研磨面である。上面５ａは、例えば、ＣＭＰ（Chemical Mechanical Polishing）やサンドブラストによって研磨された研磨面である。すなわち、各導体ポスト５の上面５ａは、後述されるように、配線基板１００の製造工程において研磨仕上げされた面である。従って、本体部５１の電解めっきによる形成後に本体部５１における導体層１と反対側の表面に凹凸が生じていても、凸部が削られることによって上面５ａが平らに均されている。 In this embodiment, the upper surface 5a of each of the plurality of conductor posts 5 is a polished surface. The upper surface 5a is a polished surface polished by, for example, CMP (Chemical Mechanical Polishing) or sandblasting. That is, the upper surface 5a of each conductor post 5 is a surface that has been polished in the manufacturing process of the wiring substrate 100, as will be described later. Therefore, even if the surface of the body portion 51 opposite to the conductor layer 1 is uneven after the body portion 51 is formed by electroplating, the top surface 5a is flattened by scraping the protrusions.

また、本体部５１の電解めっきによる形成後に複数の導体ポスト５の本体部５１それぞれの間で導体層１からの高さが異なっていても、研磨によって、複数の本体部５１の高さが均一化されている。すなわち、上面５ａを構成する本体部５１の表面は、複数の導体ポスト５の上面５ａが面一に近付くように研磨されている。複数の導体ポスト５は、そのように研磨仕上げされた表面を、それぞれの上面５ａとして有している。 Further, even if the heights from the conductor layer 1 differ among the main bodies 51 of the plurality of conductor posts 5 after the main bodies 51 are formed by electroplating, the heights of the plurality of main bodies 51 are made uniform by polishing. has been made That is, the surface of the body portion 51 forming the upper surface 5a is polished so that the upper surfaces 5a of the plurality of conductor posts 5 are nearly flush with each other. A plurality of conductor posts 5 have such polished surfaces as upper surfaces 5a.

図１及び図２に示されるように、各導体ポスト５は、絶縁層３２の表面３２ａによって構成される配線基板１００の表面に露出すると共にその表面から突出している。各導体ポスト５には、配線基板１００における絶縁層３２側の表面に実装される部品Ｅが接続される。すなわち、複数の導体ポスト５の上面５ａによって、その上に外部の部品Ｅが載置される部品実装面Ｆｍが構成されている。前述したように本実施形態では複数の導体ポスト５それぞれの上面５ａは研磨面である。そのため、部品Ｅが配線基板１００に安定して配置されると考えられる。従って、配線基板１００への部品Ｅなどの部品の実装信頼性を向上させ得ることがある。 As shown in FIGS. 1 and 2, each conductor post 5 is exposed on the surface of the wiring board 100 formed by the surface 32a of the insulating layer 32 and protrudes from the surface. A component E mounted on the surface of the wiring substrate 100 on the insulating layer 32 side is connected to each conductor post 5 . That is, the upper surfaces 5a of the plurality of conductor posts 5 constitute a component mounting surface Fm on which external components E are mounted. As described above, in this embodiment, the upper surface 5a of each of the plurality of conductor posts 5 is a polished surface. Therefore, it is considered that the component E is stably arranged on the wiring board 100 . Therefore, the mounting reliability of components such as the component E on the wiring board 100 can be improved.

複数の導体ポスト５の上面５ａは、部品Ｅが安定して配線基板１００に配置され得る程度に研磨されている。複数の導体ポスト５の上面５ａは、例えば、配線基板１００の厚さ方向（Ｚ方向）における上面５ａの位置のばらつきが、３μｍ以下になるように研磨されている。すなわち、部品実装面Ｆｍを構成する複数の導体ポスト５において、複数の導体ポスト５それぞれの上面５ａ同士の高低差の最大値は、３μｍ以下であり得る。複数の導体ポスト５が上面５ａに関してそのような小さな高低差を有していると、部品Ｅが安定して配線基板１００に配置されると考えられる。なお、上面５ａ同士の高低差は、Ｚ方向と直交する任意の仮想平面からの各上面５ａの平面視における中心点での高さの差異である。また、実施形態の説明において「平面視」は配線基板１００をＺ方向に沿う視線で見ることを意味している。 The upper surfaces 5 a of the plurality of conductor posts 5 are polished to such an extent that the component E can be stably arranged on the wiring board 100 . The upper surfaces 5a of the plurality of conductor posts 5 are polished, for example, so that the positional variation of the upper surfaces 5a in the thickness direction (Z direction) of the wiring board 100 is 3 μm or less. That is, in the plurality of conductor posts 5 forming the component mounting surface Fm, the maximum height difference between the upper surfaces 5a of the plurality of conductor posts 5 can be 3 μm or less. If the plurality of conductor posts 5 have such a small height difference with respect to the upper surface 5a, it is considered that the component E can be stably arranged on the wiring board 100. FIG. The height difference between the top surfaces 5a is the difference in height at the center point of each top surface 5a in plan view from an arbitrary imaginary plane orthogonal to the Z direction. In addition, in the description of the embodiments, "planar view" means viewing the wiring board 100 with a line of sight along the Z direction.

さらに本実施形態では、前述したように複数の導体ポスト５は絶縁層３２の表面３２ａから突出している。従って、例えばソルダーレジスト層のような絶縁層の開口の中に露出する導体パッドと部品とを接続する場合と比べて、部品と配線基板との接続に用いるはんだなどの接続材の量を少なくし得ることがある。そのため、部品Ｅにおいて隣接する電極Ｅ１間におけるはんだなどによる短絡不良が生じ難いと考えられる。この点からも、配線基板１００への部品Ｅなどの部品の実装信頼性が向上し得ると考えられる。 Furthermore, in this embodiment, the plurality of conductor posts 5 protrude from the surface 32a of the insulating layer 32 as described above. Therefore, the amount of connecting material such as solder used for connecting the component and the wiring board is reduced compared to the case of connecting the component to the conductor pads exposed in the openings of the insulating layer such as the solder resist layer. I have something to gain. Therefore, it is considered that short-circuit failure due to solder or the like between the adjacent electrodes E1 in the component E is unlikely to occur. Also from this point, it is considered that the mounting reliability of components such as the component E on the wiring board 100 can be improved.

なお、導体ポスト５に接続される部品は任意の電子部品であり得る。図１の部品Ｅとしては、マイコンやメモリなどの半導体集積回路装置、トランジスタなどの個別半導体素子、及び抵抗やコンデンサなどの受動部品が例示されるが、導体ポスト５に接続される部品はこれらに限定されない。導体ポスト５に接続される半導体集積回路装置は、ベアチップ状態であってもよく、樹脂封止などによってパッケージングされていてもよい。 The component connected to the conductor post 5 may be any electronic component. Examples of components E in FIG. 1 include semiconductor integrated circuit devices such as microcomputers and memories, individual semiconductor elements such as transistors, and passive components such as resistors and capacitors. Not limited. The semiconductor integrated circuit device connected to the conductor post 5 may be in a bare chip state or may be packaged by resin sealing or the like.

図１に示されるように、導体ポスト５における絶縁層３２の表面３２ａから突出している部分の一部は表面３２ａ上に形成されていて表面３２ａを覆っている。図１及び図２の例において、絶縁層３２の表面３２ａ、すなわち絶縁層３２側の配線基板１００の表面に露出している配線基板１００の構成要素は、導体ポスト５だけである。換言すると、配線基板１００が含む導電体のうちで絶縁層３２の表面３２ａに露出している導電体は導体ポスト５だけである。従って、表面３２ａを覆っている導電体は、複数の導体ポスト５それぞれにおいて表面３２ａから突出している部分（突出部）だけである。導体ポスト５以外の導電体が表面３２ａを覆っておらず、また表面３２ａに露出もしていないので、部品Ｅと配線基板１００の導電体との間の短絡不良が生じ難いと考えられる。 As shown in FIG. 1, part of the portion of the conductor post 5 protruding from the surface 32a of the insulating layer 32 is formed on the surface 32a to cover the surface 32a. In the example of FIGS. 1 and 2, the conductive post 5 is the only component of the wiring board 100 exposed on the surface 32a of the insulating layer 32, that is, the surface of the wiring board 100 on the insulating layer 32 side. In other words, the conductor posts 5 are the only conductors exposed on the surface 32 a of the insulating layer 32 among the conductors included in the wiring board 100 . Therefore, the conductors covering the surface 32a are only the portions (protrusions) protruding from the surface 32a in each of the plurality of conductor posts 5. As shown in FIG. Since conductors other than the conductor posts 5 do not cover the surface 32a and are not exposed on the surface 32a, short-circuit failure between the component E and the conductors of the wiring board 100 is unlikely to occur.

図３を参照して、導体ポスト５、導体層１、及び導体層２がさらに詳述される。図３に示される導体ポスト５の被覆膜５２は、導体ポスト５における上面５ａを除く表面全体を構成しており、絶縁層３２からの突出部においても導体ポスト５の側面を構成している。すなわち、本実施形態において本体部５１の側面を覆う被覆膜５２は、導体ポスト５における絶縁層３２から突出している部分の側面においても本体部５１を覆っている。その被覆膜５２よりも導体ポスト５の内側に電解めっき膜からなる本体部５１が形成されている。一方、被覆膜５２を構成する金属膜は、スパッタリング膜又は無電解めっき膜であり得る。一般にスパッタリング膜や無電解めっき膜は、電解めっき膜よりも、硬度が高く、耐食性にも優れている。従って、本実施形態では、絶縁層３２の表面３２ａから突出して絶縁層３２から露出する本体部５１の側面が、被覆膜５２によって保護される。そのため、外的ストレスによる導体ポスト５の破断や、部品Ｅ（図１参照）と導体ポスト５との接続不良などが生じ難いと考えられる。 The conductor post 5, the conductor layer 1 and the conductor layer 2 are further detailed with reference to FIG. The coating film 52 of the conductor post 5 shown in FIG. 3 constitutes the entire surface of the conductor post 5 except for the upper surface 5a, and the protruding portion from the insulating layer 32 also constitutes the side surface of the conductor post 5. . That is, in the present embodiment, the coating film 52 covering the side surface of the body portion 51 also covers the side surface of the portion of the conductor post 5 that protrudes from the insulating layer 32 . A body portion 51 made of an electrolytic plating film is formed inside the conductor post 5 with respect to the coating film 52 . On the other hand, the metal film forming the coating film 52 may be a sputtering film or an electroless plating film. Sputtered films and electroless plated films generally have higher hardness and better corrosion resistance than electrolytic plated films. Therefore, in this embodiment, the side surface of the main body 51 protruding from the surface 32 a of the insulating layer 32 and exposed from the insulating layer 32 is protected by the coating film 52 . For this reason, it is considered that breakage of the conductor post 5 due to external stress and poor connection between the component E (see FIG. 1) and the conductor post 5 are unlikely to occur.

導体ポスト５は、絶縁層３２からの突出部以外に、絶縁層３２内の部分も有している。その絶縁層３２内の部分は、絶縁層３２に設けられた貫通孔３２ｂを充填すると共に、絶縁層３２を貫通している。図３の例の貫通孔３２ｂは、導体層１側に向かって先細るテーパー形状を有しており、導体ポスト５における貫通孔３２ｂ内の部分も、同様のテーパー形状を有している。複数の導体ポスト５それぞれの被覆膜５２は、絶縁層３２の表面３２ａから突出している部分から貫通孔３２ｂ内の部分まで、すなわち絶縁層３２の内部まで、連続的に形成されている。同様に、本体部５１も、表面３２ａから突出している部分から絶縁層３２を貫通している内部まで連続的に形成されている。従って、導体ポスト５において、絶縁層３２からの突出部と絶縁層３２の内部の部分との間でクラックや破断などが生じ難いと考えられる。また、絶縁層３２からの導体ポスト５の突出部の剥離が生じ難いと考えられる。 The conductor post 5 also has a portion within the insulating layer 32 in addition to the protruding portion from the insulating layer 32 . The portion in the insulating layer 32 penetrates the insulating layer 32 while filling the through hole 32 b provided in the insulating layer 32 . The through hole 32b in the example of FIG. 3 has a tapered shape that tapers toward the conductor layer 1 side, and the portion of the conductor post 5 inside the through hole 32b also has a similar tapered shape. The coating film 52 of each of the plurality of conductor posts 5 is formed continuously from the portion protruding from the surface 32 a of the insulating layer 32 to the portion inside the through hole 32 b , that is, the inside of the insulating layer 32 . Similarly, the body portion 51 is also formed continuously from the portion protruding from the surface 32 a to the inside penetrating the insulating layer 32 . Therefore, in the conductor post 5 , cracks and breakages are unlikely to occur between the protruding portion from the insulating layer 32 and the portion inside the insulating layer 32 . In addition, it is considered that the protruding portion of the conductor post 5 is unlikely to be peeled off from the insulating layer 32 .

図３の例では、複数の導体ポスト５は、ビア導体６と平面視で重なっている。そのため、導体層２などの導体層１よりも下側の導体層と、部品Ｅ（図１参照）とが短い経路で接続されると考えられる。図１の配線基板１００のように複数の導体ポスト５の全部が平面視でビア導体６と重なっていてもよく、その一部だけがビア導体６と重なっていてもよい。少なくともその一部において、部品Ｅと導体層２などとが短い経路で接続され得る。なお、導体ポスト５とビア導体６とが「平面視で重なる」は、導体ポスト５における導体層１を向く面（下面）全体が、平面視で、絶縁層３１と導体層１との界面における貫通孔６ａの開口内に収まっていることを意味している。 In the example of FIG. 3, the plurality of conductor posts 5 overlap the via conductors 6 in plan view. Therefore, it is considered that the conductor layer below the conductor layer 1, such as the conductor layer 2, and the component E (see FIG. 1) are connected by a short path. All of the plurality of conductor posts 5 may overlap the via conductors 6 in a plan view as in the wiring board 100 of FIG. At least in part thereof, the component E and the conductor layer 2 or the like can be connected by a short path. It should be noted that the phrase “the conductor post 5 and the via conductor 6 overlap in plan view” means that the entire surface (lower surface) of the conductor post 5 facing the conductor layer 1 is at the interface between the insulating layer 31 and the conductor layer 1 in plan view. It means that it is contained within the opening of the through hole 6a.

電解めっき膜からなる本体部５１は、被覆膜５２を給電層として用いる電解めっきを含むパターンめっきによって形成される。そのパターンめっきの際に、導体ポスト５が形成されない領域では、本体部５１の側面を覆う被覆膜５２はパターンめっきに用いられるめっきレジスト（図示せず）上に形成される。すなわち、導体ポスト５が形成されない領域では被覆膜５２は絶縁層３２の表面３２ａ上には形成されない。そのため、表面３２ａのうち導体ポスト５の間に露出する部分は、その上に被覆膜５２が形成されるという経緯を経ておらず、その上から被覆膜５２のような導電体が除去された面ではない。従って、導電体の残渣などの懸念がないので、複数の導体ポスト５それぞれを互いに近接させて配置することができる。従って、本実施形態の配線基板は、微細なピッチで並ぶ電極を有する部品Ｅ（図１参照）の接続が可能な、微細なピッチで並ぶ導体ポスト５を備え得ると考えられる。 The body portion 51 made of an electrolytic plated film is formed by pattern plating including electrolytic plating using the coating film 52 as a power feeding layer. During the pattern plating, in areas where the conductor posts 5 are not formed, the coating film 52 covering the side surface of the main body 51 is formed on a plating resist (not shown) used for pattern plating. That is, the coating film 52 is not formed on the surface 32a of the insulating layer 32 in the regions where the conductor posts 5 are not formed. Therefore, the portion of the surface 32a exposed between the conductor posts 5 has not undergone the process of forming the coating film 52 thereon, and the conductor such as the coating film 52 has not been removed therefrom. not the face. Therefore, since there is no concern about conductor residues, the plurality of conductor posts 5 can be arranged close to each other. Therefore, it is considered that the wiring board of the present embodiment can include the conductor posts 5 arranged at a fine pitch, which can be connected to the component E (see FIG. 1) having electrodes arranged at a fine pitch.

微細なピッチで並ぶ導体ポスト５の形成には、小径の貫通孔３２ｂが好ましい。その点では、小径の貫通孔３２ｂが形成され易いように、前述した無機フィラーを含まない絶縁層３２が好ましいことがある。一方、無機フィラーを含まない樹脂は、例えば導体層１のような金属からなる導体層の熱膨張率と近い熱膨張率を有し難い。そのため、絶縁層３２が無機フィラーを含まない場合、例えば絶縁層３２の硬化などの配線基板１００の製造工程において、絶縁層３２が高温に晒されないことが好ましいと考えられる。従って、絶縁層３２は、熱硬化以外の硬化機構を有する樹脂、例えば光硬化型の樹脂を含んでいてもよい。すなわち、絶縁層３２は感光性樹脂を含んでいてもよい。感光性樹脂を含む絶縁層３２は、例えば、ベンゾインイソプロピルエーテル、ベンゾフェノン、又はミヒラーズケトンなどの光重合開始剤を含み得る。 Small-diameter through-holes 32b are preferable for forming the conductor posts 5 arranged at a fine pitch. From this point of view, the insulating layer 32 containing no inorganic filler as described above may be preferable so that the small-diameter through-holes 32b can be easily formed. On the other hand, a resin that does not contain an inorganic filler is unlikely to have a coefficient of thermal expansion close to that of a conductor layer made of metal, such as the conductor layer 1 . Therefore, when the insulating layer 32 does not contain an inorganic filler, it is considered preferable that the insulating layer 32 is not exposed to high temperature in the manufacturing process of the wiring substrate 100 such as hardening of the insulating layer 32 . Therefore, the insulating layer 32 may contain a resin having a curing mechanism other than thermosetting, such as a photocurable resin. That is, the insulating layer 32 may contain a photosensitive resin. The insulating layer 32 containing a photosensitive resin may contain a photoinitiator such as, for example, benzoin isopropyl ether, benzophenone, or Michler's ketone.

図３に示されるように、絶縁層３２は、導体層１における絶縁層３１と反対側の表面１１ａを覆っている。絶縁層３２は、さらに、導体層１の側面、すなわち導体層１に含まれるビアパッド１１３及び配線パターン１１２などの導体パターン１１の側面を、覆っている。各導体パターン１１は、導体層１が含む第１層１ａ及び第２層１ｂを含んでいる。第１層１ａは金属膜からなり、導体層１の側面及び絶縁層３１側の表面である下面を構成している。第２層１ｂは、導体層１において第１層１ａよりも内側、すなわち、第１層１ａよりも各導体パターン１１の内側に形成されている電解めっき膜からなる。第１層１ａによって、第２層１ｂの側面及び絶縁層３１側の表面が覆われている。 As shown in FIG. 3 , the insulating layer 32 covers the surface 11 a of the conductor layer 1 opposite to the insulating layer 31 . The insulating layer 32 further covers the side surfaces of the conductor layer 1 , that is, the side surfaces of the conductor patterns 11 such as the via pads 113 and the wiring patterns 112 included in the conductor layer 1 . Each conductor pattern 11 includes a first layer 1 a and a second layer 1 b included in the conductor layer 1 . The first layer 1a is made of a metal film and constitutes the side surface of the conductor layer 1 and the lower surface, which is the surface on the insulating layer 31 side. The second layer 1b is an electroplated film formed inside the first layer 1a in the conductor layer 1, that is, inside each conductor pattern 11 relative to the first layer 1a. The side surface of the second layer 1b and the surface on the insulating layer 31 side are covered with the first layer 1a.

第１層１ａを構成する金属膜は、例えばスパッタリング膜や無電解めっき膜などである。第２層１ｂは、第１層１ａを給電層として用いる電解めっきを含むパターンめっきによって形成される。すなわち、導体層１は、前述した導体ポスト５と同様の方法で形成され得る。そのため、導体層１における絶縁層３１と反対側の表面１１ａは、ＣＭＰやサンドブラストなどによって研磨仕上げされた研磨面であってもよい。表面１１ａが凹凸の少ない研磨面であると、例えば複数の配線パターン１１２において、良好な高周波伝送特性が得られることがある。 The metal film forming the first layer 1a is, for example, a sputtering film or an electroless plating film. The second layer 1b is formed by pattern plating including electrolytic plating using the first layer 1a as a power supply layer. That is, the conductor layer 1 can be formed in the same manner as the conductor posts 5 described above. Therefore, the surface 11a of the conductor layer 1 opposite to the insulating layer 31 may be a polished surface polished by CMP, sandblasting, or the like. If the surface 11a is a polished surface with few irregularities, for example, in the plurality of wiring patterns 112, good high-frequency transmission characteristics may be obtained.

また、導体ポスト５と同様の方法で形成され得る導体層１には、導体ポスト５について前述したように、複数の配線パターン１１２が微細なピッチで配置され得る。ビア導体６も、微細なピッチで配置され得る。加えて、高いアスペクト比を有する配線パターン１１２が形成され得る。従って、導体層１に、低抵抗の配線パターン１１２を高密度で形成することができる。また、小径のビア導体６の形成が容易なように、前述した無機フィラーを含まない絶縁層３１が好ましいことがあり、高温での硬化工程を回避できるように、感光性樹脂を含む絶縁層３１が好ましいことがある。 Also, on the conductor layer 1, which can be formed by the same method as the conductor post 5, a plurality of wiring patterns 112 can be arranged at fine pitches, as described above for the conductor post 5. FIG. Via conductors 6 can also be arranged at a fine pitch. In addition, wiring patterns 112 having a high aspect ratio can be formed. Therefore, the wiring pattern 112 with low resistance can be formed on the conductor layer 1 at high density. In some cases, the insulating layer 31 containing no inorganic filler is preferable in order to facilitate the formation of via conductors 6 having a small diameter. is sometimes preferred.

図３に示されるように、ビア導体６は、導体層１と一体的に形成されている。すなわち、導体層１を構成する第１層１ａ及び第２層１ｂは、絶縁層３１の表面３１ａから貫通孔６ａの内部まで連続的に形成されていてビア導体６を構成している。第１層１ａは、導体パターン１１の側面だけでなく、ビア導体６の側面も導体パターン１１の側面と一体的に構成している。そのためビア導体６の側面に加わる応力が、ビアパッド１１３のような導体パターン１１の側面にも分散されると考えられる。結果として、ビア導体６と絶縁層３１との剥離などが抑制されることがある。 As shown in FIG. 3 , via conductors 6 are formed integrally with conductor layer 1 . That is, the first layer 1a and the second layer 1b forming the conductor layer 1 are continuously formed from the surface 31a of the insulating layer 31 to the inside of the through hole 6a to form the via conductor 6. As shown in FIG. In the first layer 1 a , not only the side surfaces of the conductor pattern 11 but also the side surfaces of the via conductors 6 are integrated with the side surfaces of the conductor pattern 11 . Therefore, it is considered that the stress applied to the side surface of via conductor 6 is also distributed to the side surface of conductor pattern 11 such as via pad 113 . As a result, peeling of via conductor 6 and insulating layer 31 may be suppressed.

導体層２は、前述したように下層２ａと上層２ｂとを含んでいる。ビアパッド２１３や配線パターン２１２などの導体層２の導体パターン２１は、導体層２が含む下層２ａ及び上層２ｂを含んでいる。下層２ａは金属膜からなり、各導体パターン２１の側面及び絶縁層３３側の表面である下面を構成している。上層２ｂは、下層２ａよりも各導体パターン２１の内側に形成されている電解めっき膜からなる。下層２ａによって、上層２ｂの側面及び絶縁層３３側の表面が覆われている。すなわち、導体層２の各導体パターン２１は導体層１の各導体パターン１１と同様の構造を有しており、導体層２は導体層１の形成方法と同様の方法で形成され得る。 The conductor layer 2 includes the lower layer 2a and the upper layer 2b as described above. The conductor pattern 21 of the conductor layer 2 , such as the via pad 213 and the wiring pattern 212 , includes the lower layer 2 a and the upper layer 2 b included in the conductor layer 2 . The lower layer 2a is made of a metal film and constitutes the side surface of each conductor pattern 21 and the lower surface, which is the surface on the insulating layer 33 side. The upper layer 2b is made of an electrolytic plated film formed inside each conductor pattern 21 relative to the lower layer 2a. The side surface of the upper layer 2b and the surface on the insulating layer 33 side are covered with the lower layer 2a. That is, each conductor pattern 21 of the conductor layer 2 has the same structure as each conductor pattern 11 of the conductor layer 1 , and the conductor layer 2 can be formed by the same method as the formation method of the conductor layer 1 .

このように実施形態の配線基板には、電解めっき時に給電層として用いられる金属膜によって側面を構成されている導体パターンを含む、複数の導体層が含まれていてもよい。例えば、コア基板４を構成する導体層４１のような導体層以外の全ての導体層が、電解めっき時に給電層として用いられる金属膜によって側面を構成されている導体パターンを含んでいてもよい。 As described above, the wiring board of the embodiment may include a plurality of conductor layers including a conductor pattern whose side surface is formed by a metal film used as a power supply layer during electroplating. For example, all conductor layers other than conductor layers such as the conductor layer 41 that constitutes the core substrate 4 may include a conductor pattern whose side surface is configured by a metal film that is used as a power supply layer during electrolytic plating.

図３の例では、導体層１の導体パターン１１、導体層２の導体パターン２１、及び導体ポスト５における絶縁層３２からの突出部分が、それぞれの側面が下側（コア基板４側）ほど内側に向かって傾くテーパー形状を有している。従って、そのテーパー形状によって絶縁層３２又は絶縁層３１が浮き上がり難く、そのため、導体パターン１１及び導体パターン２１と絶縁層３２又は絶縁層３１との剥離が生じ難いと考えられる。なお、図３の例のような形状を有する導体パターン１１、導体パターン２１、及び導体ポスト５は、導体層１、導体層２、及び導体ポスト５の形成時における適しためっきレジストの選択、及びそのめっきレジストに対する適した露光条件の選択によって形成され得る。 In the example of FIG. 3, the protruding portions of the conductor pattern 11 of the conductor layer 1, the conductor pattern 21 of the conductor layer 2, and the conductor post 5 from the insulating layer 32 are arranged so that the lower side (the side of the core substrate 4) is inward. It has a tapered shape that slopes toward Therefore, the tapered shape prevents the insulating layer 32 or the insulating layer 31 from being lifted up. The conductor pattern 11, the conductor pattern 21, and the conductor post 5 having shapes as shown in the example of FIG. It can be formed by selecting suitable exposure conditions for the plating resist.

つぎに、実施形態の配線基板を製造する方法の一例が、図１の配線基板１００を例に用いて図４Ａ～図４Ｋを参照して説明される。 Next, an example of a method for manufacturing the wiring board of the embodiment will be described with reference to FIGS. 4A to 4K using the wiring board 100 of FIG. 1 as an example.

図４Ａに示されるように、絶縁層３４とその両面の導体層４１とを含むコア基板４が用意され、その両面に絶縁層３３が形成される。例えば両面銅張積層板にスルーホール導体４２の形成用の貫通孔が形成され、その貫通孔の内壁及び両面銅張積層板の表面に無電解めっき又はスパッタリング、及び電解めっきなどで金属膜が形成される。貫通孔内には、その金属膜と一体の金属膜からなるスルーホール導体４２が形成される。例えばエポキシ樹脂の注入によってスルーホール導体４２の内部が樹脂体４３で充填される。そして、先に形成された金属膜及び樹脂体４３の上にさらに無電解めっきや電解めっきによって金属膜が形成される。そして、サブトラクティブ法によるパターニングによって、所定の導体パターンを有する多層構造の導体層４１が絶縁層３４の両面に形成される。例えばこのようにコア基板４が用意され、コア基板４の両面に、例えばフィルム状のエポキシ樹脂を積層して熱圧着することによって絶縁層３３が形成される。 As shown in FIG. 4A, a core substrate 4 including an insulating layer 34 and conductor layers 41 on both sides thereof is prepared, and insulating layers 33 are formed on both sides thereof. For example, a through-hole for forming a through-hole conductor 42 is formed in a double-sided copper-clad laminate, and a metal film is formed on the inner wall of the through-hole and the surface of the double-sided copper-clad laminate by electroless plating, sputtering, electroplating, or the like. be done. A through-hole conductor 42 made of a metal film integrated with the metal film is formed in the through-hole. For example, the inside of the through-hole conductor 42 is filled with the resin body 43 by injecting epoxy resin. Then, a metal film is further formed on the previously formed metal film and resin body 43 by electroless plating or electrolytic plating. Conductive layers 41 having a multi-layered structure having a predetermined conductive pattern are formed on both surfaces of the insulating layer 34 by patterning using a subtractive method. For example, the core substrate 4 is prepared in this manner, and the insulating layers 33 are formed on both surfaces of the core substrate 4 by laminating, for example, film-like epoxy resin and thermally compressing them.

図４Ｂに示されるように、絶縁層３３におけるビア導体６１（図１参照）の形成位置に、例えば炭酸ガスレーザー光の照射によって貫通孔６１ａが形成される。絶縁層３３の上に、導体層２（図１参照）に含まれる導体パターンに応じた開口Ｒ１１を有するめっきレジストＲ１が、例えばドライフィルムレジストの積層並びに露光及び現像などによって設けられる。そして、貫通孔６１ａの内壁及び絶縁層３３の表面上、並びにめっきレジストＲ１の表面上に、導体層２の下層２ａ（図１参照）を構成する金属膜２ａａが無電解めっき又はスパッタリングなどによって形成される。なお、図４Ｂ、並びに以下で参照する図４Ｃ～図４Ｅ及び図４Ｇ～図４Ｋでは、絶縁層３４の一方の表面３４ａの反対側の表面上に形成され得る導体層及び絶縁層の図示は省略されており、それらの説明も省略される。しかし、表面３４ａと反対側にも、表面３４ａ上と同様の態様及び数の、又は表面３４ａ上とは異なる態様及び数の導体層及び絶縁層が形成されてもよく、そのような導体層及び絶縁層が形成されなくてもよい。 As shown in FIG. 4B, through holes 61a are formed in the insulating layer 33 at positions where the via conductors 61 (see FIG. 1) are to be formed by, for example, carbon dioxide laser light irradiation. A plating resist R1 having an opening R11 corresponding to the conductor pattern included in the conductor layer 2 (see FIG. 1) is provided on the insulating layer 33 by lamination of dry film resist, exposure, and development, for example. Then, a metal film 2aa constituting the lower layer 2a (see FIG. 1) of the conductor layer 2 is formed on the inner wall of the through-hole 61a, the surface of the insulating layer 33, and the surface of the plating resist R1 by electroless plating, sputtering, or the like. be done. It should be noted that FIG. 4B and FIGS. 4C-4E and 4G-4K referred to below omit the illustration of a conductor layer and an insulating layer that may be formed on the opposite surface of one surface 34a of the insulating layer 34. and their explanations are also omitted. However, on the opposite side of the surface 34a, conductor layers and insulating layers may be formed in the same manner and number as on the surface 34a, or different in manner and number than on the surface 34a, and such conductor layers and numbers may be formed. An insulating layer may not be formed.

図４Ｃに示されるように、前述した金属膜２ａａの一部からなる下層２ａ及び上層２ｂを含む導体層２が絶縁層３３の表面上に形成される。上層２ｂは、例えば、前述した金属膜２ａａを給電層として用いる電解めっきによって形成される。貫通孔６１ａ内にはビア導体６１が形成される。めっきレジストＲ１（図４Ｂ参照）は導体層２の形成後に除去される。その結果、ビアパッド２１３や複数の配線パターン２１２などの導体パターン２１を含む導体層２が形成される。なお、導体層２の形成方法は、前述したように導体層１の形成方法と同様であり得る。導体層１の詳細な形成方法は後述される。 As shown in FIG. 4C, a conductor layer 2 including a lower layer 2a and an upper layer 2b made of a portion of the metal film 2aa is formed on the surface of the insulating layer 33. As shown in FIG. The upper layer 2b is formed, for example, by electroplating using the aforementioned metal film 2aa as a power supply layer. A via conductor 61 is formed in the through hole 61a. The plating resist R1 (see FIG. 4B) is removed after the conductor layer 2 is formed. As a result, a conductor layer 2 including conductor patterns 21 such as via pads 213 and a plurality of wiring patterns 212 is formed. The method for forming the conductor layer 2 may be the same as the method for forming the conductor layer 1 as described above. A detailed method of forming the conductor layer 1 will be described later.

図４Ｄに示されるように、絶縁層３１が形成され、絶縁層３１に貫通孔６ａが形成される。絶縁層３１は、例えば絶縁層３３と同様に、エポキシ樹脂などを含むフィルム状樹脂の積層並びに加熱及び加圧をすることによって形成され得る。絶縁層３１の形成に用いられるフィルム状樹脂は、前述した光重合開始剤を含む感光性樹脂であってもよい。貫通孔６ａは、例えば炭酸ガスレーザー光やエキシマレーザー光の照射によって形成され得る。絶縁層３１が感光性樹脂を用いて形成される場合は、貫通孔６ａに対応する開口を有する露光マスクを用いる露光及び現像によって貫通孔６ａが形成されてもよい。 As shown in FIG. 4D , an insulating layer 31 is formed and through holes 6 a are formed in the insulating layer 31 . The insulating layer 31 can be formed, for example, similarly to the insulating layer 33, by laminating a film-like resin containing epoxy resin or the like and applying heat and pressure. The film-like resin used for forming the insulating layer 31 may be a photosensitive resin containing the photopolymerization initiator described above. The through holes 6a can be formed by, for example, irradiating carbon dioxide laser light or excimer laser light. When the insulating layer 31 is formed using a photosensitive resin, the through holes 6a may be formed by exposure and development using an exposure mask having openings corresponding to the through holes 6a.

図４Ｅに示されるように、めっきレジストＲ２が、絶縁層３１の表面上に設けられる。めっきレジストＲ２には、導体層１の導体パターン１１（図１参照）に対応した開口Ｒ２１が形成される。めっきレジストＲ２は、ドライフィルムレジストの積層によって設けられてもよく、ポジ型の液状レジストの塗布及び乾燥によって設けられてもよい。開口Ｒ２１は、開口Ｒ２１に対応する開口を有する露光マスクを用いる露光、及び現像によって形成され得る。例えばポジ型のめっきレジストの形成と露光条件の調整によって、図１に例示のテーパー面である側面を有する導体パターン１１が形成され得る。 A plating resist R2 is provided on the surface of the insulating layer 31, as shown in FIG. 4E. An opening R21 corresponding to the conductor pattern 11 (see FIG. 1) of the conductor layer 1 is formed in the plating resist R2. The plating resist R2 may be provided by laminating a dry film resist, or may be provided by applying and drying a positive liquid resist. The opening R21 can be formed by exposure using an exposure mask having openings corresponding to the opening R21 and development. For example, by forming a positive plating resist and adjusting exposure conditions, the conductor pattern 11 having tapered side surfaces illustrated in FIG. 1 can be formed.

図４Ｆに示されるように、導体層１の第１層１ａ（図１参照）を構成する金属膜１ａａが形成される。なお、図４Ｆには、図４Ｅに示されるIVＦ部に相当する部分の金属膜１ａａの形成後の状態が示されている。図４Ｆに示されるように、金属膜１ａａは、貫通孔６ａの内壁上、及びめっきレジストＲ２に覆われていない絶縁層３１の表面３１ａの上に形成される。金属膜１ａａは、さらに、めっきレジストＲ２を覆うように、めっきレジストＲ２の表面上、及びメッキレジストＲ２の開口Ｒ２１の内壁上にも形成される。 As shown in FIG. 4F, a metal film 1aa forming the first layer 1a (see FIG. 1) of the conductor layer 1 is formed. FIG. 4F shows the state after forming the metal film 1aa in the portion corresponding to the IVF portion shown in FIG. 4E. As shown in FIG. 4F, the metal film 1aa is formed on the inner wall of the through hole 6a and on the surface 31a of the insulating layer 31 not covered with the plating resist R2. The metal film 1aa is further formed on the surface of the plating resist R2 and on the inner wall of the opening R21 of the plating resist R2 so as to cover the plating resist R2.

図４Ｇに示されるように、金属膜１ａａの上に、導体層１の第２層１ｂ（図１参照）を構成する電解めっき膜１ｂｂが形成される。電解めっき膜１ｂｂは、金属膜１ａａを給電層として用いる電解めっきによって形成される。図４Ｇに示されるように、電解めっき膜１ｂｂは、めっきレジストＲ２の表面上にも、具体的にはめっきレジストＲ２の表面を覆う金属膜１ａａ上にも形成される。絶縁層３１の表面３１ａ上の金属膜１ａａ上において少なくとも導体層１の第２層１ｂに求められる厚さ以上の厚さを有する電解めっき膜１ｂｂが形成される。従って、電解めっき膜１ｂｂで、めっきレジストＲ２の開口Ｒ２１が完全に充填されてもよく、完全には充填されなくてもよい。一方、電解めっき膜１ｂｂは、絶縁層３１の貫通孔６ａを完全に充填する。その結果、ビア導体６が形成される。 As shown in FIG. 4G, an electrolytic plated film 1bb forming the second layer 1b (see FIG. 1) of the conductor layer 1 is formed on the metal film 1aa. The electrolytic plated film 1bb is formed by electrolytic plating using the metal film 1aa as a power feeding layer. As shown in FIG. 4G, the electrolytic plated film 1bb is also formed on the surface of the plating resist R2, specifically, on the metal film 1aa covering the surface of the plating resist R2. On metal film 1aa on surface 31a of insulating layer 31, electrolytic plated film 1bb having a thickness equal to or greater than the thickness required for at least second layer 1b of conductor layer 1 is formed. Therefore, the opening R21 of the plating resist R2 may or may not be completely filled with the electrolytic plated film 1bb. On the other hand, the electrolytic plated film 1bb completely fills the through holes 6a of the insulating layer 31 . As a result, via conductors 6 are formed.

図４Ｈに示されるように、電解めっき膜１ｂｂのＺ方向の一部が、研磨によって除去される。例えば、ＣＭＰやサンドブラストなどによって、電解めっき膜１ｂｂの一部が除去される。この研磨によって、金属膜１ａａのうちの少なくともめっきレジストＲ２の表面上の部分も除去される。電解めっき膜１ｂｂは、絶縁層３１の表面３１ａ上の電解めっき膜１ｂｂの厚さが導体層１の第２層１ｂに求められる所定の厚さになるまで、めっきレジストＲ２と共に研磨される。導体層１において平坦な表面１１ａが得られる。その後、めっきレジストＲ２が除去される。 As shown in FIG. 4H, part of the electroplated film 1bb in the Z direction is removed by polishing. A portion of the electrolytic plated film 1bb is removed by, for example, CMP, sandblasting, or the like. This polishing also removes at least a portion of the metal film 1aa on the surface of the plating resist R2. The electrolytic plated film 1bb is polished together with the plating resist R2 until the thickness of the electrolytic plated film 1bb on the surface 31a of the insulating layer 31 reaches a predetermined thickness required for the second layer 1b of the conductor layer 1. FIG. A flat surface 11a is obtained on the conductor layer 1 . After that, the plating resist R2 is removed.

図４Ｉに示されるように、ビアパッド１１３などの導体パターン１１を含むと共に、第１層１ａ及び第２層１ｂからなる２層構造を有する導体層１が得られる。導体パターン１１を含む導体層１が、エッチングによる第１層１ａの除去工程を経ずに形成されるので、微細なピッチで並ぶ配線パターン１１２が形成され得る。 As shown in FIG. 4I, a conductor layer 1 including conductor patterns 11 such as via pads 113 and having a two-layer structure consisting of a first layer 1a and a second layer 1b is obtained. Since the conductor layer 1 including the conductor pattern 11 is formed without going through the step of removing the first layer 1a by etching, the wiring patterns 112 arranged at a fine pitch can be formed.

図４Ｊに示されるように、絶縁層３２が形成される。絶縁層３２は、例えば前述した絶縁層３１の形成方法と同様の方法で形成され得る。絶縁層３２も、光重合開始剤を含む感光性のエポキシ樹脂で形成されてもよい。絶縁層３２には、導体ポスト５の形成個所に貫通孔３２ｂが形成される。貫通孔３２ｂは、絶縁層３２が感光性樹脂で形成される場合、露光及び現像によって形成され得る。貫通孔３２ｂは、炭酸ガスレーザー光やエキシマレーザー光の照射によって形成されてもよい。 As shown in FIG. 4J, an insulating layer 32 is formed. The insulating layer 32 can be formed, for example, by a method similar to the method for forming the insulating layer 31 described above. The insulating layer 32 may also be made of a photosensitive epoxy resin containing a photopolymerization initiator. A through hole 32b is formed in the insulating layer 32 at the location where the conductor post 5 is formed. The through holes 32b can be formed by exposure and development when the insulating layer 32 is made of a photosensitive resin. The through holes 32b may be formed by irradiating carbon dioxide laser light or excimer laser light.

前述した導体層１の形成方法と同様の方法で、導体ポスト５が形成される。すなわち、図４Ｊに示されるように、導体ポスト５の形成位置に応じた開口Ｒ３１を有するめっきレジストＲ３が絶縁層３２の表面３２ａ上に形成され、導体ポスト５の被覆膜５２（図１参照）を構成する金属膜５２ａが形成される。金属膜５２ａは、例えばスパッタリングや無電解めっきによって形成される。金属膜５２ａは、貫通孔３２ｂの内壁上、絶縁層３２の表面３２ａ上、めっきレジストＲ３の表面上、及び開口Ｒ３１の内壁上に形成される。そして、金属膜５２ａの上に、金属膜５２ａを給電層として用いる電解めっきによって、導体ポスト５の本体部５１（図１参照）を構成する電解めっき膜５１ａが形成される。電解めっき膜５１ａは、絶縁層３２の表面３２ａ上において、少なくとも導体ポスト５の本体部５１に求められる厚さ以上の厚さを有するように形成される。 A conductor post 5 is formed by a method similar to the method for forming the conductor layer 1 described above. That is, as shown in FIG. 4J, a plating resist R3 having an opening R31 corresponding to the formation position of the conductor post 5 is formed on the surface 32a of the insulating layer 32, and the coating film 52 of the conductor post 5 (see FIG. 1) is formed. ) is formed. The metal film 52a is formed by sputtering or electroless plating, for example. The metal film 52a is formed on the inner wall of the through hole 32b, the surface 32a of the insulating layer 32, the surface of the plating resist R3, and the inner wall of the opening R31. Then, on the metal film 52a, an electrolytic plating film 51a forming the main body portion 51 (see FIG. 1) of the conductor post 5 is formed by electrolytic plating using the metal film 52a as a power supply layer. The electrolytic plated film 51 a is formed on the surface 32 a of the insulating layer 32 so as to have a thickness at least equal to or greater than the thickness required for the main body portion 51 of the conductor post 5 .

その後、電解めっき膜５１ａのＺ方向の一部が、例えば、ＣＭＰやサンドブラストなどによって除去される。この研磨によって、金属膜５２ａのうちの少なくともめっきレジストＲ３の表面上の部分も除去される。電解めっき膜５１ａは、絶縁層３２の表面３２ａ上の電解めっき膜５１ａの厚さが導体ポスト５の本体部５１（図１参照）に求められる所定の厚さになるまで、めっきレジストＲ３と共に研磨される。その後、めっきレジストＲ３が除去される。 After that, a part of the electroplated film 51a in the Z direction is removed by, for example, CMP or sandblasting. This polishing also removes at least a portion of the metal film 52a on the surface of the plating resist R3. The electrolytic plated film 51a is polished together with the plating resist R3 until the thickness of the electrolytic plated film 51a on the surface 32a of the insulating layer 32 reaches a predetermined thickness required for the main body portion 51 (see FIG. 1) of the conductor post 5. be done. After that, the plating resist R3 is removed.

図４Ｋに示されるように、本体部５１と被覆膜５２を含む導体ポスト５が得られる。例えば以上の工程を経ることによって、図１の例の配線基板１００が製造され得る。本体部５１の側面は被覆膜５２で覆われており、絶縁層３２の表面３２ａから突出する部分の側面を含めて導体ポスト５の側面は被覆膜５２で構成される。導体ポスト５では、前述した電解めっき膜５１ａ（図４Ｊ参照）の研磨工程を経た研磨面である平坦な上面５ａが得られる。 As shown in FIG. 4K, a conductor post 5 including a body portion 51 and a coating film 52 is obtained. For example, the wiring substrate 100 in the example of FIG. 1 can be manufactured through the above steps. The side surface of the main body portion 51 is covered with the coating film 52 , and the side surface of the conductor post 5 including the side surface of the portion protruding from the surface 32 a of the insulating layer 32 is formed of the coating film 52 . In the conductor post 5, a flat upper surface 5a, which is a polished surface that has undergone the above-described polishing step of the electrolytic plated film 51a (see FIG. 4J), is obtained.

実施形態の配線基板は、各図面に例示される構造、並びに、本明細書において例示される構造、形状、及び材料を備えるものに限定されない。前述したように、実施形態の配線基板は任意の積層構造を有し得る。例えば実施形態の配線基板はコア基板を含まないコアレス基板であってもよい。実施形態の配線基板は任意の数の導体層及び絶縁層を有し得る。 The wiring substrates of the embodiments are not limited to those having the structures illustrated in each drawing, and the structures, shapes, and materials illustrated in this specification. As described above, the wiring board of the embodiment can have any laminated structure. For example, the wiring board of the embodiment may be a coreless board that does not include a core board. A wiring board of embodiments may have any number of conductor layers and insulating layers.

１００ 配線基板
１ 導体層（第１導体層）
１１ 導体パターン
１１ａ 第１導体層の表面
１１ｂ 導体パターンの側面
１１ｃ 導体パターンの下面
１ａ 第１層
１ｂ 第２層
２ 導体層（第２導体層）
２１ 導体パターン
２ａ 下層
２ｂ 上層
３１ 絶縁層（第１絶縁層）
３１ａ 表面
３２ 絶縁層（第２絶縁層）
３２ａ 表面
５ 導体ポスト
５１ 本体部
５２ 被覆膜
５ａ 上面
６、６１ ビア導体
６ａ、６１a 貫通孔
Ｅ 部品
Ｆｍ 部品実装面 100 Wiring board 1 Conductor layer (first conductor layer)
11 Conductor pattern 11a First conductor layer surface 11b Conductor pattern side surface 11c Conductor pattern lower surface 1a First layer 1b Second layer 2 Conductor layer (second conductor layer)
21 Conductor pattern 2a Lower layer 2b Upper layer 31 Insulating layer (first insulating layer)
31a surface 32 insulating layer (second insulating layer)
32a surface 5 conductor post 51 main body 52 coating film 5a upper surface 6, 61 via conductors 6a, 61a through hole E component Fm component mounting surface

Claims (9)

第１絶縁層と、
前記第１絶縁層の上に形成されている第１導体層と、
前記第１絶縁層及び前記第１導体層を覆う第２絶縁層と、
前記第１導体層に接すると共に前記第２絶縁層を貫通して前記第２絶縁層の表面から突出する複数の導体ポストと、
を含む配線基板であって、
前記複数の導体ポストは、それぞれ、電解めっき膜からなる本体部と、前記本体部を部分的に覆う金属膜からなる被覆膜と、を含み、
前記複数の導体ポストそれぞれにおける前記第１導体層と反対側の上面は研磨面であり、
前記被覆膜は、前記導体ポストにおける前記第２絶縁層から突出している部分の側面において前記本体部を覆っている。 a first insulating layer;
a first conductor layer formed on the first insulating layer;
a second insulating layer covering the first insulating layer and the first conductor layer;
a plurality of conductor posts in contact with the first conductor layer and penetrating the second insulation layer to protrude from the surface of the second insulation layer;
A wiring board comprising
each of the plurality of conductor posts includes a main body made of an electrolytic plating film and a coating film made of a metal film that partially covers the main body;
an upper surface of each of the plurality of conductor posts opposite to the first conductor layer is a polished surface;
The coating film covers the body portion on the side surface of the portion of the conductor post protruding from the second insulating layer. 請求項１記載の配線基板であって、
前記第１導体層における前記第１絶縁層と反対側の表面は研磨面であり、
前記第１導体層は、側面及び前記第１絶縁層側の表面である下面を構成する金属膜からなる第１層と、前記第１層よりも内側に形成されている電解めっき膜からなる第２層とを含んでいる。 The wiring board according to claim 1,
a surface of the first conductor layer opposite to the first insulating layer is a polished surface;
The first conductor layer includes a first layer made of a metal film forming a side surface and a lower surface, which is a surface on the side of the first insulating layer, and a first layer made of an electrolytic plating film formed inside the first layer. 2 layers. 請求項２記載の配線基板であって、さらに、
前記第１絶縁層に覆われている第２導体層と、
前記第１絶縁層を貫く貫通孔の内部に形成されていて前記第１導体層と前記第２導体層とを接続するビア導体と、
を含み、
前記第１層及び前記第２層は、前記第１絶縁層の表面から前記貫通孔の内部まで連続的に形成されていて前記ビア導体を構成している。 The wiring board according to claim 2, further comprising:
a second conductor layer covered with the first insulating layer;
a via conductor formed inside a through hole penetrating the first insulating layer and connecting the first conductor layer and the second conductor layer;
including
The first layer and the second layer are formed continuously from the surface of the first insulating layer to the inside of the through-hole to constitute the via conductor. 請求項１記載の配線基板であって、前記導体ポストにおける前記第２絶縁層の前記表面から突出している部分の一部は前記表面の上に形成されている。 2. The wiring board according to claim 1, wherein a portion of said conductor post protruding from said surface of said second insulating layer is formed on said surface. 請求項４記載の配線基板であって、前記第２絶縁層の前記表面を覆っている導電体は、前記複数の導体ポストだけである。 5. The wiring board according to claim 4, wherein the conductor covering the surface of the second insulating layer is only the plurality of conductor posts. 請求項１記載の配線基板であって、前記複数の導体ポストそれぞれの前記被覆膜は、前記第２絶縁層の前記表面から突出している部分から前記第２絶縁層を貫通している内部まで連続的に形成されている。 2. The wiring board according to claim 1, wherein the coating film of each of the plurality of conductor posts extends from the portion protruding from the surface of the second insulating layer to the inside penetrating the second insulating layer. formed continuously. 請求項１記載の配線基板であって、前記第２絶縁層は感光性樹脂を含んでいる。 2. The wiring board according to claim 1, wherein said second insulating layer contains a photosensitive resin. 請求項１記載の配線基板であって、
前記複数の導体ポストの前記上面によって部品実装面が構成されており、
前記複数の導体ポストのうちの前記上面同士の最大の高低差は３μｍ以下である。 The wiring board according to claim 1,
A component mounting surface is configured by the top surfaces of the plurality of conductor posts,
A maximum height difference between the upper surfaces of the plurality of conductor posts is 3 μm or less. 請求項１記載の配線基板であって、さらに、
前記第１絶縁層に覆われている第２導体層と、
前記第１絶縁層を貫通して前記第１導体層と前記第２導体層とを接続するビア導体と、
を含み、
前記複数の導体ポストは、平面視で前記ビア導体と重なっている。 The wiring board according to claim 1, further comprising:
a second conductor layer covered with the first insulating layer;
a via conductor penetrating through the first insulating layer and connecting the first conductor layer and the second conductor layer;
including
The plurality of conductor posts overlap the via conductors in plan view.

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