JP2023115493A

JP2023115493A - capacitor

Info

Publication number: JP2023115493A
Application number: JP2022017730A
Authority: JP
Inventors: 俊治丸井; Toshiharu Marui; 哲也林; Tetsuya Hayashi; 啓一郎沼倉; Keiichiro Numakura; 威倪; Akira Gei; 泰明早見; Yasuaki Hayami; 亮太田中; Ryota Tanaka
Original assignee: Renault SAS; Nissan Motor Co Ltd
Current assignee: Renault SAS; Nissan Motor Co Ltd
Priority date: 2022-02-08
Filing date: 2022-02-08
Publication date: 2023-08-21

Abstract

To accumulate charges in areas where no electrostatic breakdown occurs even when electrostatic breakdown occurs in a dielectric layer.SOLUTION: In a capacitor including two or more dielectric layers and two or more conductive layers alternately laminated on at least an inner surface of a groove formed on a main surface of a substrate, a contact layer is arranged between an electrode formed on the main surface of the substrate and a conductive layer electrically connected to the electrode. The contact layer is made of a metal that contacts the conductive layer and reacts with the material of the conductive layer to form a compound.SELECTED DRAWING: Figure 1A

Description

本発明は、コンデンサに関するものである。 The present invention relates to capacitors.

基板を貫通して延在する開口部の内部に導電層と誘電層とが交互に堆積された層配列が埋め込まれたコンデンサが知られている（特許文献１参照）。特許文献１では、開口部の内部に埋め込まれた層配列が基板の上面の電極及び基板の裏面の電極とそれぞれ電気的に接続している。 A capacitor is known in which a layer sequence of alternately deposited conductive and dielectric layers is embedded within an opening extending through a substrate (see DE 10 2005 000 013 A1). In Patent Document 1, a layer arrangement embedded inside an opening is electrically connected to an electrode on the top surface of the substrate and an electrode on the back surface of the substrate, respectively.

特表２０１４－５０５３５４号公報Japanese Patent Publication No. 2014-505354

コンデンサの容量密度を増大させるため、２つの導電層に挟まれた誘電層を薄く形成する方法があるが、薄い誘電層に静電破壊が発生すると、導電層と外部電極との間にショート電流が発生し、ショート電流がコンデンサの動作不良などの故障を引き起こす問題がある。 In order to increase the capacitance density of a capacitor, there is a method of forming a thin dielectric layer sandwiched between two conductive layers. occurs, and the short current causes failures such as malfunction of the capacitor.

本発明は、上記のような事情に鑑み成されたものであり、誘電層に静電破壊が発生したとしても、非発生箇所においては電荷を蓄積できるコンデンサ及びその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a capacitor capable of accumulating electric charges in areas where electrostatic breakdown does not occur even if electrostatic breakdown occurs in the dielectric layer, and a method of manufacturing the same. and

上述の課題を解決するため、本発明の一態様は、少なくとも基板の主面に形成された溝の内面に交互に積層された２層以上の誘電層及び２層以上の導電層を備えるコンデンサであって、基板の主面上に形成された電極と当該電極に電気的に接続された導電層との間にコンタクト層が配置されている。コンタクト層は、導電層に接触し、且つ導電層の材料と反応して化合物を形成する金属からなる。 In order to solve the above-described problems, one aspect of the present invention provides a capacitor including two or more dielectric layers and two or more conductive layers alternately stacked on at least the inner surface of a groove formed on the main surface of a substrate. A contact layer is arranged between an electrode formed on the main surface of the substrate and a conductive layer electrically connected to the electrode. The contact layer consists of a metal that contacts the conductive layer and that reacts with the material of the conductive layer to form a compound.

本発明の一態様によれば、誘電層に静電破壊が発生したとしても、非発生箇所においては電荷を蓄積できる。 According to one aspect of the present invention, even if electrostatic breakdown occurs in the dielectric layer, electric charges can be accumulated in the non-breakdown locations.

図１Ａは、第１実施形態に係るコンデンサの構成を示す模式的な断面図（図１Ｂの１Ａ－１Ａ線に沿う断面図）である。FIG. 1A is a schematic cross-sectional view (a cross-sectional view taken along line 1A-1A in FIG. 1B) showing the configuration of the capacitor according to the first embodiment. 図１Ｂは、基板１の第１主面をその法線方向から見たときの、図１Ａに示すコンデンサの平面図である。FIG. 1B is a plan view of the capacitor shown in FIG. 1A when the first main surface of substrate 1 is viewed from its normal direction. 図２Ａは、第１実施形態に係るコンデンサの動作前を説明する模式的な断面図である。FIG. 2A is a schematic cross-sectional view illustrating the capacitor before operation according to the first embodiment; 図２Ｂは、第１実施形態に係るコンデンサの動作後を説明する模式的な断面図である。FIG. 2B is a schematic cross-sectional view illustrating the operation of the capacitor according to the first embodiment. 図３Ａは、図１Ａに示すコンデンサの製造方法の工程を示す断面図である（その１）。FIG. 3A is a cross-sectional view showing steps of a method of manufacturing the capacitor shown in FIG. 1A (No. 1). 図３Ｂは、図１Ａに示すコンデンサの製造方法の工程を示す断面図である（その２）。FIG. 3B is a cross-sectional view showing the steps of the method of manufacturing the capacitor shown in FIG. 1A (No. 2). 図３Ｃは、図１Ａに示すコンデンサの製造方法の工程を示す断面図である（その３）。FIG. 3C is a cross-sectional view showing the steps of the method of manufacturing the capacitor shown in FIG. 1A (No. 3). 図３Ｄは、図１Ａに示すコンデンサの製造方法の工程を示す断面図である（その４）。FIG. 3D is a cross-sectional view showing steps in the method of manufacturing the capacitor shown in FIG. 1A (No. 4). 図３Ｅは、図１Ａに示すコンデンサの製造方法の工程を示す断面図である（その５）。FIG. 3E is a cross-sectional view showing steps in the method of manufacturing the capacitor shown in FIG. 1A (No. 5). 図３Ｆは、図１Ａに示すコンデンサの製造方法の工程を示す断面図である（その６）。FIG. 3F is a cross-sectional view showing the steps of the method of manufacturing the capacitor shown in FIG. 1A (No. 6). 図３Ｇは、図１Ａに示すコンデンサの製造方法の工程を示す断面図である（その７）。FIG. 3G is a cross-sectional view showing steps of the method of manufacturing the capacitor shown in FIG. 1A (No. 7). 図４は、第２実施形態に係るコンデンサの構成を示す模式的な断面図である。FIG. 4 is a schematic cross-sectional view showing the configuration of a capacitor according to the second embodiment. 図５Ａは、図４に示すコンデンサの製造方法の工程を示す断面図である（その１）。FIG. 5A is a cross-sectional view showing steps of a method of manufacturing the capacitor shown in FIG. 4 (No. 1). 図５Ｂは、図４に示すコンデンサの製造方法の工程を示す断面図である（その２）。5B is a cross-sectional view showing the steps of the method of manufacturing the capacitor shown in FIG. 4 (No. 2). 図５Ｃは、図４に示すコンデンサの製造方法の工程を示す断面図である（その３）。FIG. 5C is a cross-sectional view showing the steps of the method of manufacturing the capacitor shown in FIG. 4 (No. 3). 図５Ｄは、図４に示すコンデンサの製造方法の工程を示す断面図である（その４）。FIG. 5D is a cross-sectional view showing the steps of the method of manufacturing the capacitor shown in FIG. 4 (No. 4). 図５Ｅは、図４に示すコンデンサの製造方法の工程を示す断面図である（その５）。FIG. 5E is a cross-sectional view showing the steps of the method of manufacturing the capacitor shown in FIG. 4 (No. 5). 図５Ｆは、図４に示すコンデンサの製造方法の工程を示す断面図である（その６）。FIG. 5F is a cross-sectional view showing steps of the method of manufacturing the capacitor shown in FIG. 4 (No. 6). 図５Ｇは、図４に示すコンデンサの製造方法の工程を示す断面図である（その７）。FIG. 5G is a cross-sectional view showing steps of the method of manufacturing the capacitor shown in FIG. 4 (No. 7). 図６は、第３実施形態に係るコンデンサの構成を示す模式的な断面図である。FIG. 6 is a schematic cross-sectional view showing the configuration of a capacitor according to the third embodiment.

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。 Embodiments will be described below with reference to the drawings. In the description of the drawings, the same parts are denoted by the same reference numerals, and the description thereof is omitted. However, the drawings are schematic, and the relationship between the thickness and the planar dimension, the ratio of the thickness of each layer, and the like include portions different from the actual ones. In addition, there are portions with different dimensional relationships and ratios between the drawings.

（第１実施形態）
図１Ａ及び図１Ｂを参照して、第１実施形態に係るコンデンサの構成を説明する。図１Ａは、コンデンサ１００の模式的な断面図である。図１Ｂは、後述する第１主面１Ｆを基準にしたときの、図１Ａの俯瞰図である。コンデンサ１００は、基板１を備える。基板１は、第１主面１Ｆと、第１主面１Ｆと反対側の第２主面１Ｒと、第１主面１Ｆに形成された溝２と、を有する。溝２は、内面２Ｉを有する。基板１は、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、又は酸化ガリウム（Ｇａ_２Ｏ_３）からなる単結晶基板である。基板１にはＮ型又はＰ型の不純物が高濃度にドープされ、後述する導電層と同様に基板１は導電体として用いられている。 (First embodiment)
The configuration of the capacitor according to the first embodiment will be described with reference to FIGS. 1A and 1B. FIG. 1A is a schematic cross-sectional view of capacitor 100. FIG. FIG. 1B is a bird's-eye view of FIG. 1A when the first main surface 1F, which will be described later, is used as a reference. A capacitor 100 comprises a substrate 1 . The substrate 1 has a first main surface 1F, a second main surface 1R opposite to the first main surface 1F, and grooves 2 formed in the first main surface 1F. The groove 2 has an inner surface 2I. The substrate 1 is a single crystal substrate made of silicon (Si), germanium (Ge), silicon carbide (SiC), gallium nitride (GaN), or gallium oxide (Ga ₂ O ₃ ). The substrate 1 is doped with N-type or P-type impurities at a high concentration, and the substrate 1 is used as a conductor like the conductive layer described later.

コンデンサ１００は、溝２の内面２Ｉ、第１主面１Ｆ、及び第２主面１Ｒに交互に積層された２層以上の誘電層３及び２層以上の導電層（４ａ～４ｃ、７ａ、７ｂ）を備える。本実施形態では、５層の誘電層３及び５層の導電層（４ａ～４ｃ、７ａ、７ｂ）が、溝２の内面２Ｉ、第１主面１Ｆ及び第２主面１Ｒに交互に積層されている。５層の導電層（４ａ～４ｃ、７ａ、７ｂ）は誘電層３によって互いに電気的に絶縁されている。５層の導電層（４ａ～４ｃ、７ａ、７ｂ）及び５層の誘電層３の各々は、第１主面１Ｆ、溝２の内面２Ｉ、及び第２主面１Ｒに連続して形成されている。溝２の内面２Ｉに積層される誘電層及び導電層の数は、溝の幅及び誘電層及び導電層の厚さによって定まり、それぞれ３～４層、又は５層以上であってもよい。 The capacitor 100 includes two or more dielectric layers 3 and two or more conductive layers (4a to 4c, 7a, 7b) alternately laminated on the inner surface 2I of the groove 2, the first main surface 1F, and the second main surface 1R. ). In this embodiment, five layers of dielectric layers 3 and five layers of conductive layers (4a to 4c, 7a, 7b) are alternately laminated on the inner surface 2I of the groove 2, the first main surface 1F and the second main surface 1R. ing. The five conductive layers (4a-4c, 7a, 7b) are electrically insulated from each other by a dielectric layer 3. FIG. Each of the five conductive layers (4a to 4c, 7a, 7b) and the five dielectric layers 3 is formed continuously on the first main surface 1F, the inner surface 2I of the groove 2, and the second main surface 1R. there is The number of dielectric layers and conductive layers laminated on the inner surface 2I of the groove 2 is determined by the width of the groove and the thickness of the dielectric layers and conductive layers, and may be 3 to 4 layers, or 5 layers or more.

以後、図１Ａに示す５層の導電層を、基板１に近い側から順に、導電層４ａ、導電層７ａ、導電層４ｂ、導電層７ｂ、及び導電層４ｃと個別に呼称する場合がある。 Hereinafter, the five conductive layers shown in FIG. 1A may be individually referred to as conductive layer 4a, conductive layer 7a, conductive layer 4b, conductive layer 7b, and conductive layer 4c in order from the substrate 1 side.

溝２は、第１主面１Ｆと第２主面１Ｒとの間を貫通していてもよい。基板１に形成された溝２を第１主面１Ｆから第２主面１Ｒまで到達させることにより、第１主面１Ｆ上及び第２主面１Ｒ上に形成される誘電層３及び導電層（４ａ～４ｃ、７ａ、７ｂ）を基板１の膜厚方向における中央を基準に対称な構造にすることができ、誘電層３の応力に起因した基板１の反りを緩和することができる。 The groove 2 may penetrate between the first main surface 1F and the second main surface 1R. Dielectric layer 3 and conductive layer ( 4a to 4c, 7a, and 7b) can be made symmetrical with respect to the center in the film thickness direction of the substrate 1, and the warping of the substrate 1 caused by the stress of the dielectric layer 3 can be alleviated.

コンデンサ１００は、第１主面１Ｆ上に形成された高電位側開口部１５に埋め込まれた高電位表面電極２３（第１電極）と、第１主面１Ｆ上に形成された低電位側開口部１３に埋め込まれた低電位表面電極２４（第２電極）と、をさらに備える。高電位表面電極２３は、導電層（４ａ～４ｃ）に電気的に接続されている。低電位表面電極２４は、高電位表面電極２３に電気的に接続されていない導電層（７ａ、７ｂ）及び基板１に電気的に接続されている。本実施形態では、高電位表面電極が第１電極に対応し、高電位表面電極が第２電極に対応する場合を示すが、逆であっても構わない。 The capacitor 100 has a high potential surface electrode 23 (first electrode) embedded in a high potential side opening 15 formed on the first main surface 1F and a low potential side opening formed on the first main surface 1F. and a low potential surface electrode 24 (second electrode) embedded in the portion 13 . The high potential surface electrodes 23 are electrically connected to the conductive layers (4a-4c). The low potential surface electrode 24 is electrically connected to the substrate 1 and conductive layers (7a, 7b) that are not electrically connected to the high potential surface electrode 23. FIG. In this embodiment, the case where the high potential surface electrode corresponds to the first electrode and the high potential surface electrode corresponds to the second electrode is shown, but the reverse is also possible.

本実施形態では、２つの高電位側開口部１５が第１主面１Ｆ上に形成され、高電位側開口部１５の側面（後述のコンタクト層２０の面の一部も含む）及び底面に高電位表面電極２３が形成されている。高電位表面電極２３は、高電位側開口部１５の側面において、コンタクト層２０に接触しており、コンタクト層２０を介して導電層（４ａ～４ｃ）と電気的に接続されている。 In the present embodiment, two high potential side openings 15 are formed on the first main surface 1F, and high potential side openings 15 are provided on the side surface (including part of the surface of the contact layer 20 described later) and the bottom surface. A potential surface electrode 23 is formed. The high potential surface electrode 23 is in contact with the contact layer 20 on the side surface of the high potential side opening 15 and is electrically connected to the conductive layers (4a to 4c) via the contact layer 20. FIG.

高電位側開口部１５には、内面の一部に高電位側コンタクトホールが設けられている。高電位側コンタクトホールの内部には、コンタクト層２０が埋め込まれている。コンタクト層２０は、高電位表面電極２３と導電層（４ａ～４ｃ）との間に配置されている。コンタクト層２０は、導電層（４ａ～４ｃ）に接触し、且つ導電層（４ａ～４ｃ）の材料と反応して化合物を形成する金属からなる。 A high potential side contact hole is provided in a part of the inner surface of the high potential side opening 15 . A contact layer 20 is buried inside the high potential side contact hole. The contact layer 20 is arranged between the high potential surface electrode 23 and the conductive layers (4a-4c). The contact layer 20 is made of a metal that contacts the conductive layers (4a-4c) and that reacts with the material of the conductive layers (4a-4c) to form compounds.

コンタクト層２０は、マイクロヒューズとしての機能を有する。コンタクト層２０は、２層の誘電層３に接して挟まれている。コンタクト層２０の材料としては金属が一般的である。具体的には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銀（Ａｇ）を用いることができる。また、コンタクト層２０はチタン（Ｔｉ）／ニッケル（Ｎｉ）／銀（Ａｇ）などの積層膜でもよい。コンタクト層２０の膜厚が高電位表面電極２３の膜厚よりも小さいことが好ましい。これにより、高密度のショート電流がコンタクト層２０に流れる際、コンタクト層２０に流れるショート電流の経路が狭くなり、これにより抵抗が高くなる。このため、コンタクト層２０が高温になりやすく、結果としてコンタクト層２０内部で溶断部を容易に形成できる。溶断部によりショート電流の電流経路が遮断される。 The contact layer 20 functions as a microfuse. The contact layer 20 is sandwiched in contact with the two dielectric layers 3 . A metal is generally used as the material of the contact layer 20 . Specifically, titanium (Ti), nickel (Ni), molybdenum (Mo), tungsten (W), and silver (Ag) can be used. Further, the contact layer 20 may be a laminated film such as titanium (Ti)/nickel (Ni)/silver (Ag). It is preferable that the thickness of the contact layer 20 is smaller than the thickness of the high-potential surface electrode 23 . As a result, when a high-density short-circuit current flows through the contact layer 20, the path of the short-circuit current flowing through the contact layer 20 becomes narrower, thereby increasing the resistance. For this reason, the contact layer 20 is likely to reach a high temperature, and as a result, the fusing portion can be easily formed inside the contact layer 20 . The fusing part cuts off the current path of the short current.

第１主面１Ｆの法線方向からみて、複数のコンタクト層２０の各々は、互いに重畳している。また、複数のコンタクト層２０は、導電層（４ａ～４ｃ）及び高電位表面電極２３と接触している。このように第１主面１Ｆの法線方向からみて、複数のコンタクト層２０の各々は、互いに重畳していると、第１主面１Ｆにおけるコンタクト層２０の占有面積を低減でき、コンデンサ１００の容量密度を向上させることができる。 Each of the plurality of contact layers 20 overlaps each other when viewed from the normal direction of the first main surface 1F. Also, the plurality of contact layers 20 are in contact with the conductive layers (4a-4c) and the high potential surface electrodes 23. FIG. As seen from the normal direction of the first main surface 1F, each of the plurality of contact layers 20 overlaps with each other. Capacity density can be improved.

同様に、２つの低電位側開口部１３が第１主面１Ｆ上に形成され、低電位側開口部１３の側面（後述のコンタクト層２１の面の一部も含む）及び底面に低電位表面電極２４が形成されている。低電位表面電極２４は、低電位側開口部１３の底面において、基板１に接触して電気的に接続され、低電位側開口部１３の側面において、コンタクト層２１に接触しており、コンタクト層２１を介して導電層（７ａ、７ｂ）と電気的に接続されている。 Similarly, two low potential side openings 13 are formed on the first main surface 1F, and low potential surfaces are formed on the side surfaces (including part of the surface of the contact layer 21 to be described later) and the bottom surface of the low potential side openings 13. An electrode 24 is formed. The low potential surface electrode 24 is in contact with and electrically connected to the substrate 1 at the bottom surface of the low potential side opening 13, and is in contact with the contact layer 21 at the side surface of the low potential side opening 13. 21 to the conductive layers (7a, 7b).

低電位側開口部１３には、内面の一部に低電位側コンタクトホールが設けられている。低電位側コンタクトホールの内部には、コンタクト層２１が埋め込まれている。コンタクト層２１は、低電位表面電極２４と導電層（７ａ、７ｂ）との間に配置されている。コンタクト層２１は、導電層（７ａ、７ｂ）に接触し、且つ導電層（７ａ、７ｂ）の材料と反応して化合物を形成する金属からなる。 A low-potential-side contact hole is provided in a part of the inner surface of the low-potential-side opening 13 . A contact layer 21 is buried inside the low potential side contact hole. The contact layer 21 is arranged between the low potential surface electrode 24 and the conductive layers (7a, 7b). The contact layer 21 is made of a metal that contacts the conductive layers (7a, 7b) and that reacts with the material of the conductive layers (7a, 7b) to form a compound.

コンタクト層２１は、マイクロヒューズとしての機能を有する。コンタクト層２１は、２層の誘電層３に接して挟まれている。コンタクト層２１の材料としては金属が一般的である。具体的には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銀（Ａｇ）を用いることができる。また、コンタクト層２１はチタン（Ｔｉ）／ニッケル（Ｎｉ）／銀（Ａｇ）などの積層膜でもよい。コンタクト層２１の膜厚が低電位表面電極２４の膜厚よりも小さいことが好ましい。これにより、高密度のショート電流がコンタクト層２１に流れる際、コンタクト層２１に流れるショート電流の経路が狭くなり、これにより抵抗が高くなる。このため、コンタクト層２１が高温になりやすく、結果としてコンタクト層２１内部で溶断部を容易に形成できるため好ましい。溶断部によりショート電流の電流経路が遮断される。 The contact layer 21 functions as a microfuse. The contact layer 21 is sandwiched in contact with the two dielectric layers 3 . A metal is generally used as the material of the contact layer 21 . Specifically, titanium (Ti), nickel (Ni), molybdenum (Mo), tungsten (W), and silver (Ag) can be used. Further, the contact layer 21 may be a laminated film such as titanium (Ti)/nickel (Ni)/silver (Ag). It is preferable that the thickness of the contact layer 21 is smaller than the thickness of the low potential surface electrode 24 . As a result, when a high-density short-circuit current flows through the contact layer 21, the path of the short-circuit current flowing through the contact layer 21 becomes narrower, thereby increasing the resistance. For this reason, the contact layer 21 is likely to reach a high temperature, and as a result, the fusing portion can be easily formed inside the contact layer 21, which is preferable. The fusing part cuts off the current path of the short current.

第１主面１Ｆの法線方向からみて、複数のコンタクト層２１の各々は、互いに重畳している。また、複数のコンタクト層２１は、導電層（７ａ、７ｂ）及び低電位表面電極２４と接触している。このように第１主面１Ｆの法線方向からみて、複数のコンタクト層２１の各々は、互いに重畳していると、第１主面１Ｆにおけるコンタクト層２１の占有面積を低減でき、コンデンサ１００の容量密度を向上させることができる。 Each of the plurality of contact layers 21 overlaps each other when viewed from the normal direction of the first main surface 1F. Also, the plurality of contact layers 21 are in contact with the conductive layers (7a, 7b) and the low potential surface electrodes 24. FIG. In this way, when each of the plurality of contact layers 21 overlaps with each other when viewed from the normal direction of the first main surface 1F, the area occupied by the contact layers 21 on the first main surface 1F can be reduced, and the capacitor 100 can be improved. Capacity density can be improved.

また、図１Ｂに示すように、第１主面１Ｆの法線方向からみて、コンタクト層２０及びコンタクト層２１のそれぞれが溝２の周囲を取り囲んでいると、積層された導電層と誘電層の応力が溝２周辺において、コンタクト層２０及びコンタクト層２１によって断絶され、コンデンサ１００全体の応力を緩和することができる。 Also, as shown in FIG. 1B, when the contact layer 20 and the contact layer 21 each surround the groove 2 when viewed from the normal direction of the first main surface 1F, the laminated conductive layer and the dielectric layer are separated from each other. The stress is interrupted by the contact layer 20 and the contact layer 21 around the groove 2, and the stress of the entire capacitor 100 can be relieved.

誘電層３としては、シリコン酸化膜を用いることができる。これにより、高電圧での動作が可能となる。また、誘電層３として、誘電率の高いシリコン窒化膜を用いてもよい。これにより、容量密度を向上させることができる。あるいは、各誘電層３としてシリコン酸化膜とシリコン窒化膜の積層膜を用いてもよい。誘電層３により、高電位表面電極２３と電気的に接続している導電層（４ａ～４ｃ）は、低電位表面電極２４と電気的に接続している導電層（７ａ、７ｂ）から電気的に絶縁されている。 A silicon oxide film can be used as the dielectric layer 3 . This allows operation at high voltages. Alternatively, a silicon nitride film having a high dielectric constant may be used as the dielectric layer 3 . Thereby, capacity density can be improved. Alternatively, a laminated film of a silicon oxide film and a silicon nitride film may be used as each dielectric layer 3 . The dielectric layer 3 allows the conductive layers (4a-4c) electrically connected to the high potential surface electrode 23 to be electrically isolated from the conductive layers (7a, 7b) electrically connected to the low potential surface electrode 24. insulated to

導電層（４ａ～４ｃ、７ａ、７ｂ）としては、例えば、ポリシリコン膜が用いることができる。または、導電層（４ａ～４ｃ、７ａ、７ｂ）に金属が用いてもよい。この場合、導電層（４ａ～４ｃ、７ａ、７ｂ）の等価直列抵抗（ＥＳＲ）を低減することができる。導電層（４ａ～４ｃ、７ａ、７ｂ）がポリシリコンからなると、低圧ＣＶＤ法を用いて、基板１の第１主面１Ｆ及び第２主面１Ｒ、並びに溝２の内面２Ｉに沿って導電層（４ａ～４ｃ、７ａ、７ｂ）を均一に成長させることができる。 Polysilicon films, for example, can be used as the conductive layers (4a to 4c, 7a, 7b). Alternatively, metal may be used for the conductive layers (4a-4c, 7a, 7b). In this case, the equivalent series resistance (ESR) of the conductive layers (4a-4c, 7a, 7b) can be reduced. When the conductive layers (4a-4c, 7a, 7b) are made of polysilicon, the conductive layers are deposited along the first main surface 1F and the second main surface 1R of the substrate 1 and the inner surface 2I of the trench 2 using the low-pressure CVD method. (4a to 4c, 7a, 7b) can be grown uniformly.

次に、コンデンサ１００の基本的な動作について説明する。高電位表面電極２３に正の電圧を印加し、低電位表面電極２４に負の電圧を印加する。これにより、高電位表面電極２３に電気的に接続された導電層（４ａ～４ｃ）に正電荷が充電され、低電位表面電極２４に電気的に接続された基板１及び導電層（７ａ、７ｂ）に負電荷が充電される。この時、誘電層３の内部で分極が起こり、静電容量が発生する。この状態において、溝２の内部の、高電位表面電極２３に電気的に接続された導電層（例えば、導電層４ｂ）と低電位表面電極２４に電気的に接続された導電層（例えば、導電層７ｂ）との間の誘電層３に静電破壊が発生すると、図２Ａに示すように、例えば、ショート箇所ＳＰを介して導電層４ｂと導電層７ｂとの間にショート電流Ｃが流れる。 Next, the basic operation of capacitor 100 will be described. A positive voltage is applied to the high potential surface electrode 23 and a negative voltage is applied to the low potential surface electrode 24 . As a result, the conductive layers (4a to 4c) electrically connected to the high potential surface electrode 23 are charged with a positive charge, and the substrate 1 and the conductive layers (7a, 7b) electrically connected to the low potential surface electrode 24 are charged. ) is charged with a negative charge. At this time, polarization occurs inside the dielectric layer 3 to generate capacitance. In this state, a conductive layer (eg, conductive layer 4b) electrically connected to the high-potential surface electrode 23 and a conductive layer (eg, conductive layer 4b) electrically connected to the low-potential surface electrode 24 inside the groove 2 When electrostatic breakdown occurs in the dielectric layer 3 between the layer 7b), as shown in FIG. 2A, for example, a short current C flows between the conductive layers 4b and 7b via the short-circuit point SP.

この時、導電層４ｂと接するコンタクト層２０には高密度のショート電流Ｃが流れる。高密度のショート電流Ｃにより、コンタクト層２０は非常に高温となり、コンタクト層２０の材料と導電層４ｂの材料とが反応して化合物Ｒが形成される。化合物Ｒは、シリサイドであることが好ましく、例えば、導電層４ｂがポリシリコンからなり、且つコンタクト層２０がチタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）又はタングステン（Ｗ）等からなる場合、これらが反応してシリサイドが形成される。この反応と同時に高温により溶融したコンタクト層２０を構成する金属原子は導電層４ｂ側に引き寄せられ、図２Ｂに示すように、コンタクト層２０内部で溶断部Ｆが形成され、溶断部Ｆによりショート電流Ｃの電流経路（導電層４ｂからショート箇所ＳＰを介して導電層７ｂに電流が流れる経路）が遮断される。化合物Ｒがシリサイドであると、溶断部Ｆが容易に形成できるため好ましい。このようにしてコンタクト層２０はマイクロヒューズとして動作する。同様にして、コンタクト層２１もマイクロヒューズとして動作する。なお、誘電層３に静電破壊が発生していない非発生箇所においては電荷を蓄積でき、コンデンサとして機能させることができる。 At this time, a high-density short current C flows through the contact layer 20 in contact with the conductive layer 4b. Due to the high-density short current C, the contact layer 20 becomes extremely hot, and the material of the contact layer 20 reacts with the material of the conductive layer 4b to form the compound R. The compound R is preferably a silicide. For example, when the conductive layer 4b is made of polysilicon and the contact layer 20 is made of titanium (Ti), molybdenum (Mo), nickel (Ni), tungsten (W), or the like. , and these react to form silicide. Simultaneously with this reaction, the metal atoms forming the contact layer 20 melted at a high temperature are attracted to the conductive layer 4b side, and as shown in FIG. The current path of C (the path through which the current flows from the conductive layer 4b to the conductive layer 7b via the short-circuited portion SP) is cut off. It is preferable that the compound R is a silicide because the fusing portion F can be easily formed. Thus, contact layer 20 operates as a microfuse. Similarly, contact layer 21 also operates as a microfuse. It should be noted that electric charge can be accumulated in the non-discharged portions of the dielectric layer 3 where no electrostatic discharge has occurred, and can be made to function as a capacitor.

基板１が導電性を有していてもよい。基板１を導電層として使用することができるため、コンデンサ１００の容量密度が向上する。もちろん、これに限らず、基板１は半導体特性を有していても絶縁性を有していてもよい。基板１が絶縁性を有していると素子分離が容易になる。 The substrate 1 may have conductivity. Since the substrate 1 can be used as a conductive layer, the capacitance density of the capacitor 100 is improved. Of course, the present invention is not limited to this, and the substrate 1 may have semiconductor properties or may have insulating properties. If the substrate 1 is insulative, element isolation is facilitated.

以下に、図面を参照して、本実施形態に係るコンデンサの製造方法を説明する。なお、以下に述べるコンデンサの製造方法は一例であり、これ以外の種々の製造方法により実現可能である。 A method for manufacturing a capacitor according to this embodiment will be described below with reference to the drawings. Note that the capacitor manufacturing method described below is merely an example, and other various manufacturing methods can be used.

先ず、Ｎ型又はＰ型の不純物が高濃度にドープされた半導体基板（基板１）を用意する。Ｓｉ基板を用いる場合、リン（Ｐ）、ヒ素（Ａｓ）などの５価の元素の不純物を添加してＮ型半導体基板を製造し、ホウ素（Ｂ）、ガリウム（Ｇａ）などの３価の元素の不純物を添加してＰ型半導体基板を製造することができる。 First, a semiconductor substrate (substrate 1) heavily doped with N-type or P-type impurities is prepared. When using a Si substrate, an N-type semiconductor substrate is manufactured by doping an impurity of a pentavalent element such as phosphorus (P) or arsenic (As), and a trivalent element such as boron (B) or gallium (Ga) is added. can be added to manufacture a P-type semiconductor substrate.

次に、基板１の第１主面１Ｆから第２主面１Ｒまで基板１の一部をエッチングすることにより溝２を形成する。具体的には、まず、基板１の第１主面１Ｆにマスク材を形成する。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法又はプラズマＣＶＤ法を用いることができる。次に、マスク材上にレジストをパターニングする。パターニングの方法としては、一般的なフォトリソグラフィ法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。マスク材は、溝２が形成される部分に開口を有する。エッチング方法としては、水酸化カリウム水溶液、フッ酸、熱リン酸を用いたウェットエッチング、又は、反応性イオンエッチングなどのドライエッチングを用いることができる。次に、レジストを酸素プラズマ又は硫酸等で除去する。このようにして形成したマスク材を用いてドライエッチングによって、マスク材の開口から表出する基板１をエッチングし、溝２を形成する。 Next, a groove 2 is formed by etching a portion of the substrate 1 from the first principal surface 1F to the second principal surface 1R of the substrate 1 . Specifically, first, a mask material is formed on the first main surface 1</b>F of the substrate 1 . A silicon oxide film can be used as a mask material, and a thermal CVD method or a plasma CVD method can be used as a deposition method. Next, a resist is patterned on the mask material. As a patterning method, a general photolithography method can be used. Using the patterned resist as a mask, the mask material is etched. The mask material has openings where the grooves 2 are to be formed. As an etching method, wet etching using a potassium hydroxide aqueous solution, hydrofluoric acid, or hot phosphoric acid, or dry etching such as reactive ion etching can be used. Next, the resist is removed with oxygen plasma, sulfuric acid, or the like. Using the mask material thus formed, the substrate 1 exposed through the openings of the mask material is etched by dry etching to form grooves 2 .

次に、溝２の内面２Ｉ、並びに第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、基板１を覆うように誘電層３を堆積する。誘電層３としてはシリコン酸化膜を用いることができ、堆積方法としては熱酸化法、熱ＣＶＤ法を用いることができる。また、熱ＣＶＤ法を用いる際は減圧条件にすることによって溝２が深い場合にもカバレッジ良くシリコン酸化膜を堆積できる。 Next, a dielectric layer 3 is deposited on the surface of the substrate 1 including the inner surface 2I of the trench 2 and the first main surface 1F and the second main surface 1R so as to cover the substrate 1 . A silicon oxide film can be used as the dielectric layer 3, and a thermal oxidation method or a thermal CVD method can be used as a deposition method. Further, when the thermal CVD method is used, a silicon oxide film can be deposited with good coverage even when the trench 2 is deep by setting the pressure to be reduced.

次に、溝２の内面２Ｉ、並びに第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３を覆うように導電層４ａを堆積する。ここでは導電層４ａの例としてポリシリコン膜を用いる。ポリシリコン膜の堆積後に、９５０℃でＰＯＣｌ_３中にてアニール処理を施すことで、Ｎ型のポリシリコン膜が形成され、導電層４ａに導電性をもたせることができる。ここでは導電層４ａの例としてＮ型のポリシリコン膜を用いるが、Ｐ型のポリシリコン膜、シリコンゲルマニウム等の半導体膜、導電性を有するポリ炭化珪素膜、チタン（Ｔｉ）、アルミニウム（Ａｌ）等の金属膜を用いることもできる。ポリシリコン膜の堆積方法としては減圧ＣＶＤ法を用いることができる。 Next, a conductive layer 4a is deposited to cover the dielectric layer 3 on the surface of the substrate 1 including the inner surface 2I of the trench 2 and the first and second main surfaces 1F and 1R. Here, a polysilicon film is used as an example of the conductive layer 4a. After deposition of the polysilicon film, annealing treatment is performed in POCl ₃ at 950° C. to form an N-type polysilicon film and to impart conductivity to the conductive layer 4a. Here, an N-type polysilicon film is used as an example of the conductive layer 4a, but a P-type polysilicon film, a semiconductor film such as silicon germanium, a conductive polysilicon carbide film, titanium (Ti), and aluminum (Al) may be used. etc. can also be used. A low pressure CVD method can be used as a method for depositing the polysilicon film.

次に、図３Ａに示すように、基板１の第１主面１Ｆにシリコン酸化膜からなるマスク材５を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材５にパターニングする。パターニングされたマスク材５は、後に低電位側開口部１３が形成される領域６に開口を有する。マスク材５を用いてエッチングを行い、マスク材５の開口から表出する導電層４ａを選択的にエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域６における導電層４ａが除去されて誘電層３が表出する。エッチング方向に指向性をもたせることによって溝２の内面２Ｉに堆積された誘電層３及び導電層４ａをエッチングすることなく領域６を形成することができる。 Next, as shown in FIG. 3A, a mask material 5 made of a silicon oxide film is formed on the first main surface 1F of the substrate 1, and the mask material 5 is patterned using lithography technology and etching technology. The patterned mask material 5 has openings in regions 6 where low potential side openings 13 are to be formed later. Etching is performed using the mask material 5 to selectively etch the conductive layer 4a exposed through the openings of the mask material 5 . An anisotropic etching method may be used as the etching method. Conductive layer 4a in region 6 is removed to expose dielectric layer 3. FIG. By imparting directivity to the etching direction, the region 6 can be formed without etching the dielectric layer 3 and the conductive layer 4a deposited on the inner surface 2I of the groove 2. FIG.

次に、溝２の内面２Ｉ、並びに第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、導電層４ａを覆うように誘電層３を堆積する。この時、誘電層３は、後に低電位側開口部１３が形成される領域６にも形成される。 Next, a dielectric layer 3 is deposited on the surface of the substrate 1 including the inner surface 2I of the groove 2 and the first main surface 1F and the second main surface 1R so as to cover the conductive layer 4a. At this time, the dielectric layer 3 is also formed in the region 6 where the low potential side opening 13 is formed later.

次に、溝２の内面２Ｉ、並びに第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３を覆うように導電層７ａを堆積する。導電層７ａの材料及び堆積方法は、導電層４ａと同じである。 Next, a conductive layer 7a is deposited to cover the dielectric layer 3 on the surface of the substrate 1 including the inner surface 2I of the trench 2 and the first and second main surfaces 1F and 1R. The material and deposition method of the conductive layer 7a are the same as those of the conductive layer 4a.

次に、図３Ｂに示すように、基板１の第１主面１Ｆにシリコン酸化膜からなるマスク材８を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材８にパターニングする。パターニングされたマスク材８は、後に高電位側開口部１５が形成される領域９に開口を有する。マスク材８を用いてエッチングを行い、マスク材８の開口から表出する導電層７ａを選択的にエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域９における導電層７ａが除去されて誘電層３が表出する。エッチング方向に指向性をもたせることによって溝２の内面２Ｉに堆積された誘電層３及び導電層７ａをエッチングすることなく領域９を形成することができる。 Next, as shown in FIG. 3B, a mask material 8 made of a silicon oxide film is formed on the first main surface 1F of the substrate 1, and the mask material 8 is patterned using lithography technology and etching technology. The patterned mask material 8 has openings in regions 9 where high potential side openings 15 are to be formed later. Etching is performed using the mask material 8 to selectively etch the conductive layer 7a exposed through the openings of the mask material 8 . An anisotropic etching method may be used as the etching method. Conductive layer 7a in region 9 is removed to expose dielectric layer 3. FIG. By imparting directivity to the etching direction, the region 9 can be formed without etching the dielectric layer 3 and the conductive layer 7a deposited on the inner surface 2I of the groove 2. FIG.

次に、図３Ａ及び図３Ｂに示した、誘電層３の堆積、並びに導電層（４ａ、７ａ）の堆積及びエッチングを繰り返し実施する。これにより、図３Ｃに示すように、基板１から近い順に、導電層４ａ、導電層７ａ、導電層４ｂ、導電層７ｂ、導電層４ｃが、誘電層３を介して、基板１の表面に積層され、溝２は埋め戻される。導電層４ａ及び導電層４ｂは、基板１の第１主面１Ｆのうち、後に低電位側開口部１３が形成される領域６を除く領域に形成されている。導電層７ａ及び導電層７ｂは、基板１の第１主面１Ｆのうち、高電位側開口部１５が形成される領域９を除く領域に形成されている。 Then the deposition of the dielectric layer 3 and the deposition and etching of the conductive layers (4a, 7a) shown in FIGS. 3A and 3B are repeated. As a result, as shown in FIG. 3C, a conductive layer 4a, a conductive layer 7a, a conductive layer 4b, a conductive layer 7b, and a conductive layer 4c are laminated on the surface of the substrate 1 via the dielectric layer 3 in order from the substrate 1. and the groove 2 is backfilled. The conductive layers 4a and 4b are formed in a region of the first main surface 1F of the substrate 1 excluding a region 6 where the low potential side opening 13 is formed later. The conductive layers 7a and 7b are formed in a region of the first main surface 1F of the substrate 1 excluding the region 9 where the high potential side opening 15 is formed.

次に、図３Ｃに示すように、基板１の第１主面１Ｆにシリコン酸化膜からなるマスク材１０を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材１０にパターニングする。パターニングされたマスク材１０は、後に低電位側開口部１３が形成される領域６に開口を有する。マスク材１０を用いてエッチングを行い、マスク材１０の開口から表出する導電層４ｃを選択的にエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域６における導電層４ｃが除去されて誘電層３が表出する。 Next, as shown in FIG. 3C, a mask material 10 made of a silicon oxide film is formed on the first main surface 1F of the substrate 1, and the mask material 10 is patterned using lithography technology and etching technology. The patterned mask material 10 has openings in regions 6 where low potential side openings 13 are to be formed later. Etching is performed using the mask material 10 to selectively etch the conductive layer 4c exposed through the openings of the mask material 10 . An anisotropic etching method may be used as the etching method. Conductive layer 4c in region 6 is removed to expose dielectric layer 3. FIG.

次に、図３Ｄに示すように、基板１の第１主面１Ｆ及び第２主面１Ｒ上に、層間膜１１を堆積する。層間膜１１はシリコン酸化膜を用いることができる。さらに、基板１の第１主面１Ｆにマスク材１２を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材１２にパターニングする。パターニングされたマスク材１２は、低電位側開口部１３を形成するための開口を有する。マスク材１２を用いて、マスク材１２の開口から表出する層間膜１１、誘電層３、導電層７ｂ、誘電層３、導電層７ａ、誘電層３を順番にエッチングする。これにより、基板１が表出する低電位側開口部１３が形成される。 Next, as shown in FIG. 3D, an interlayer film 11 is deposited on the first main surface 1F and the second main surface 1R of the substrate 1. Next, as shown in FIG. A silicon oxide film can be used for the interlayer film 11 . Further, a mask material 12 is formed on the first main surface 1F of the substrate 1 and patterned on the mask material 12 using lithography technology and etching technology. The patterned mask material 12 has openings for forming the low potential side openings 13 . Using the mask material 12, the interlayer film 11, the dielectric layer 3, the conductive layer 7b, the dielectric layer 3, the conductive layer 7a and the dielectric layer 3 exposed through the openings of the mask material 12 are sequentially etched. Thereby, a low potential side opening 13 through which the substrate 1 is exposed is formed.

次に、図３Ｅに示すように、基板１の第１主面１Ｆにマスク材１４を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材１４にパターニングする。パターニングされたマスク材１４は、高電位側開口部１５を形成するための開口を有する。マスク材１４を用いて、マスク材１４の開口から表出する層間膜１１、導電層４ｃ、誘電層３、導電層４ｂ、誘電層３、導電層４ａを順番にエッチングする。これにより、誘電層３が表出する高電位側開口部１５が形成される。 Next, as shown in FIG. 3E, a mask material 14 is formed on the first main surface 1F of the substrate 1, and the mask material 14 is patterned using lithography technology and etching technology. The patterned mask material 14 has openings for forming high potential side openings 15 . Using the mask material 14, the interlayer film 11, the conductive layer 4c, the dielectric layer 3, the conductive layer 4b, the dielectric layer 3, and the conductive layer 4a exposed from the opening of the mask material 14 are sequentially etched. Thereby, the high potential side opening 15 through which the dielectric layer 3 is exposed is formed.

次に、図３Ｆに示すように、基板１の第１主面１Ｆにマスク材１６を形成し、リソグラフィ技術及びエッチング技術を用いてマスク材１６にパターニングする。パターニングされたマスク材１６は、高電位側開口部１５の内面の一部に高電位側コンタクトホール１７を形成するための開口、及び低電位側開口部１３の内面の一部に低電位側コンタクトホール１８を形成するための開口を有する。マスク材１６を用いて、導電層（４ａ～４ｃ、７ａ、７ｂ）をエッチングする。エッチング法は、等方性エッチング法を用いればよく、例えば、ウェットエッチング法を用いて導電層（４ａ～４ｃ、７ａ、７ｂ）を５μｍエッチングする。これにより、高電位側コンタクトホール１７及び低電位側コンタクトホール１８が形成される。 Next, as shown in FIG. 3F, a mask material 16 is formed on the first main surface 1F of the substrate 1, and the mask material 16 is patterned using lithography technology and etching technology. The patterned mask material 16 has an opening for forming a high potential side contact hole 17 on a part of the inner surface of the high potential side opening 15 and a low potential side contact on a part of the inner surface of the low potential side opening 13 . It has openings for forming holes 18 . Using the mask material 16, the conductive layers (4a to 4c, 7a, 7b) are etched. An isotropic etching method may be used as the etching method. For example, a wet etching method is used to etch the conductive layers (4a to 4c, 7a, 7b) by 5 μm. Thereby, a high potential side contact hole 17 and a low potential side contact hole 18 are formed.

次に、基板１の第１主面１Ｆを覆うように、表面電極を堆積する。この時、高電位側開口部１５及び低電位側開口部１３のそれぞれの底面及び側面、並びに高電位側コンタクトホール１７の内部及び低電位側コンタクトホール１８の内部にも、表面電極が堆積される。高電位側コンタクトホール１７の内部に堆積された表面電極は、コンタクト層２０となり、コンタクト層２０はマイクロヒューズとして機能する。低電位側コンタクトホール１８の内部に堆積された表面電極は、コンタクト層２１となり、コンタクト層２１はマイクロヒューズとして機能する。表面電極は、低電位側開口部１３の底面に露出した基板１、並びに高電位側コンタクトホール１７及び低電位側コンタクトホール１８のそれぞれに埋め込まれたコンタクト層２０及びコンタクト層２１を介して導電層（４ａ～４ｃ、７ａ、７ｂ）に電気的に接続される。コンタクト層２０及びコンタクト層２１の材料としては、導電層（４ａ～４ｃ、７ａ、７ｂ）の材料と反応して化合物を形成する金属からなり、具体的には、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）及びタングステン（Ｗ）等の導電層（４ａ～４ｃ、７ａ、７ｂ）と結合してシリサイドを形成する金属からなる。表面電極の形成方法はスパッタ法、電子ビーム（ＥＢ）蒸着、又は原子層堆積（ＡＬＤ）法等を用いることができる。なお、表面電極は、分割される前の高電位表面電極２３及び低電位表面電極２４に相当する。 Next, a surface electrode is deposited so as to cover the first main surface 1F of the substrate 1. Next, as shown in FIG. At this time, the surface electrodes are deposited on the bottom surfaces and side surfaces of the high-potential side opening 15 and the low-potential side opening 13, as well as the interior of the high-potential side contact hole 17 and the interior of the low-potential side contact hole 18. . The surface electrode deposited inside the high potential side contact hole 17 becomes the contact layer 20, and the contact layer 20 functions as a microfuse. The surface electrode deposited inside the low potential side contact hole 18 becomes the contact layer 21, and the contact layer 21 functions as a microfuse. The surface electrode is connected to the conductive layer through the substrate 1 exposed at the bottom surface of the low potential side opening 13, and the contact layer 20 and the contact layer 21 embedded in the high potential side contact hole 17 and the low potential side contact hole 18, respectively. (4a-4c, 7a, 7b). The contact layer 20 and the contact layer 21 are made of a metal that reacts with the material of the conductive layers (4a to 4c, 7a, 7b) to form a compound. Specifically, titanium (Ti), molybdenum (Mo ), nickel (Ni) and tungsten (W), which combine with the conductive layers (4a-4c, 7a, 7b) to form silicide. Sputtering, electron beam (EB) vapor deposition, atomic layer deposition (ALD), or the like can be used as a method for forming the surface electrode. The surface electrodes correspond to the high-potential surface electrode 23 and the low-potential surface electrode 24 before division.

次に、図３Ｇに示すように、一般的なフォトリソグラフィ法によってマスク材２２をパターニングし、パターニングされたマスク材２２を用いてドライエッチングにより表面電極の一部をエッチングする。これにより、表面電極は、高電位表面電極２３及び低電位表面電極２４に分割される。 Next, as shown in FIG. 3G, the mask material 22 is patterned by a general photolithography method, and the patterned mask material 22 is used to etch a part of the surface electrode by dry etching. This divides the surface electrode into a high potential surface electrode 23 and a low potential surface electrode 24 .

次に、マスク材２２を除去することにより、コンデンサ１００が完成する。 Next, the capacitor 100 is completed by removing the mask material 22 .

また、溝２はドライエッチングで形成することにより、高アスペクト比の溝２を形成することができる。 Further, by forming the groove 2 by dry etching, the groove 2 with a high aspect ratio can be formed.

また、溝２をウェットエッチングで形成してもよい。これにより、低コストで溝２を形成することができる。 Alternatively, the groove 2 may be formed by wet etching. Thereby, the groove 2 can be formed at low cost.

本実施形態によれば、誘電層３に静電破壊が発生したとしても当該発生箇所であるショート箇所を介してショート電流が流れるコンタクト層をマイクロヒューズとして機能させ、誘電層３に静電破壊が発生していない非発生箇所においては電荷を蓄積でき、コンデンサとして機能させることができる。 According to the present embodiment, even if electrostatic breakdown occurs in the dielectric layer 3, the contact layer through which the short current flows through the short-circuited location is made to function as a microfuse, and the electrostatic breakdown does not occur in the dielectric layer 3. Electric charges can be accumulated in the non-generated portions, and can function as capacitors.

また、コンタクト層２０の膜厚及びコンタクト層２１の膜厚をそれぞれ高電位表面電極２３の膜厚及び低電位表面電極２４の膜厚よりも小さくすることにより、コンタクト層２０及びコンタクト層２１が高温になりやすく、結果としてコンタクト層２０内部及びコンタクト層２１内部で溶断部を容易に形成できる。 Further, by making the thickness of the contact layer 20 and the thickness of the contact layer 21 smaller than the thickness of the high-potential surface electrode 23 and the thickness of the low-potential surface electrode 24, respectively, the contact layer 20 and the contact layer 21 are heated to a high temperature. As a result, the fusing portions can be easily formed inside the contact layer 20 and inside the contact layer 21 .

さらに、複数のコンタクト層２０及び複数のコンタクト層２１をそれぞれ第１主面１Ｆの法線方向からみて、互いに重畳させることにより、第１主面１Ｆにおけるコンタクト層２０及びコンタクト層２１の占有面積を低減でき、コンデンサ１００の容量密度を向上させることができる。 Furthermore, by overlapping the plurality of contact layers 20 and the plurality of contact layers 21 with each other when viewed from the normal direction of the first main surface 1F, the area occupied by the contact layers 20 and the contact layers 21 on the first main surface 1F can be reduced to can be reduced and the capacitance density of the capacitor 100 can be improved.

さらに、第１主面１Ｆの法線方向からみて、コンタクト層２０及びコンタクト層２１のそれぞれが溝２の周囲を取り囲んでいると、積層された導電層と誘電層の応力が溝２周辺において、コンタクト層２０及びコンタクト層２１によって断絶され、コンデンサ１００全体の応力を緩和することができる。 Furthermore, when the contact layer 20 and the contact layer 21 each surround the groove 2 when viewed from the normal direction of the first main surface 1F, the stress of the stacked conductive layer and dielectric layer is applied around the groove 2 to It is cut off by contact layer 20 and contact layer 21, and the stress of the entire capacitor 100 can be relaxed.

さらに、基板１に形成された溝２を第１主面１Ｆから第２主面１Ｒまで到達させることにより、第１主面１Ｆ上及び第２主面１Ｒ上に形成される誘電層３及び導電層（４ａ～４ｃ、７ａ、７ｂ）を基板１の中央を基準に対称な構造にすることができ、誘電層３の応力に起因した基板１の反りを緩和することができる。 Furthermore, by extending the grooves 2 formed in the substrate 1 from the first main surface 1F to the second main surface 1R, the dielectric layer 3 and the conductive layer formed on the first main surface 1F and the second main surface 1R are formed. The layers (4a to 4c, 7a, 7b) can have a symmetrical structure with respect to the center of the substrate 1, and the warpage of the substrate 1 caused by the stress of the dielectric layer 3 can be alleviated.

（第２実施形態）
図４を参照して、第２実施形態に係るコンデンサの構成を説明する。コンデンサ１００Ａは、図１Ａに示したコンデンサ１００と比較して、第１主面１Ｆ側に高電位表面電極３２、第２主面１Ｒ側に低電位表面電極３３が設けられている点、溝２の内部に誘電層３、導電層（４ａ～４ｃ、７ａ、７ｂ）、コンタクト層３０、及びコンタクト層３１が埋め込まれている点が相違する。 (Second embodiment)
The configuration of the capacitor according to the second embodiment will be described with reference to FIG. Capacitor 100A differs from capacitor 100 shown in FIG. The difference is that the dielectric layer 3, the conductive layers (4a to 4c, 7a, 7b), the contact layer 30, and the contact layer 31 are buried inside.

コンデンサ１００Ａは、第１主面１Ｆ側に形成されている高電位表面電極３２（第１電極）と、第２主面１Ｒ側に形成されている低電位表面電極３３（第２電極）と、を備える。高電位表面電極３２は、導電層（４ａ～４ｃ）に電気的に接続されている。低電位表面電極３３は、高電位表面電極２３に電気的に接続されていない導電層（７ａ、７ｂ）及び基板１に電気的に接続されている。本実施形態では、高電位表面電極が第１電極に対応し、高電位表面電極が第２電極に対応する場合を示すが、逆であっても構わない。 The capacitor 100A includes a high potential surface electrode 32 (first electrode) formed on the first main surface 1F side, a low potential surface electrode 33 (second electrode) formed on the second main surface 1R side, Prepare. The high potential surface electrodes 32 are electrically connected to the conductive layers (4a-4c). The low potential surface electrode 33 is electrically connected to the substrate 1 and conductive layers (7a, 7b) that are not electrically connected to the high potential surface electrode 23. FIG. In this embodiment, the case where the high potential surface electrode corresponds to the first electrode and the high potential surface electrode corresponds to the second electrode is shown, but the reverse is also possible.

基板１の両側（第１主面１Ｆ側及び第２主面１Ｒ側）に電極（高電位表面電極３２及び低電位表面電極３３）が配置されていることにより、コンデンサ１００Ａをモジュール等への実装が容易にできる。 Electrodes (high-potential surface electrodes 32 and low-potential surface electrodes 33) are arranged on both sides (first main surface 1F side and second main surface 1R side) of the substrate 1, so that the capacitor 100A can be mounted on a module or the like. can be easily done.

また、コンタクト層３０は、高電位表面電極３２及び導電層（４ａ～４ｃ）と接触し、且つ、第１主面１Ｆの法線方向からみて、互いに重畳している。また、コンタクト層３１は、低電位表面電極３３及び導電層（７ａ、７ｂ）と接触し、且つ、第１主面１Ｆの法線方向からみて、互いに重畳している。なお、コンタクト層３０及びコンタクト層３１の材料としては、第１実施形態で説明したコンタクト層２０及びコンタクト層２１の材料を用いることができる。コンタクト層３０及びコンタクト層３１がそれぞれ高電位表面電極３２及び低電位表面電極３３に近接して存在していることにより、高電位表面電極３２及び低電位表面電極３３のそれぞれの長さを最短にでき、等価直列抵抗（ＥＳＲ）を低減することができる。 The contact layer 30 is in contact with the high-potential surface electrode 32 and the conductive layers (4a to 4c), and overlaps each other when viewed from the normal direction of the first main surface 1F. Also, the contact layer 31 is in contact with the low-potential surface electrode 33 and the conductive layers (7a, 7b), and overlaps each other when viewed from the normal direction of the first main surface 1F. As materials for the contact layers 30 and 31, the materials for the contact layers 20 and 21 described in the first embodiment can be used. Since the contact layer 30 and the contact layer 31 are present close to the high potential surface electrode 32 and the low potential surface electrode 33, respectively, the lengths of the high potential surface electrode 32 and the low potential surface electrode 33 are minimized. and the equivalent series resistance (ESR) can be reduced.

その他、基板１、導電層４ａ、導電層７ａ、導電層４ｂ、導電層７ｂ、及び導電層４ｃ、誘電層３は、第１実施形態と同じであるため、再度の説明を割愛する。 In addition, the substrate 1, the conductive layer 4a, the conductive layer 7a, the conductive layer 4b, the conductive layer 7b, the conductive layer 4c, and the dielectric layer 3 are the same as those in the first embodiment, so the description thereof will be omitted.

本実施形態では、高電位側コンタクトホールが第１主面１Ｆ側に形成され、低電位側コンタクトホールが第２主面１Ｒ側に形成されている。高電位側コンタクトホールの内部には、コンタクト層３０が埋め込まれている。コンタクト層３０は、高電位表面電極３２と導電層（４ａ～４ｃ）との間に配置されている。コンタクト層３０は、導電層（４ａ～４ｃ）に接触し、且つ導電層（４ａ～４ｃ）の材料と反応して化合物を形成する金属からなる。低電位側コンタクトホールの内部には、コンタクト層３１が埋め込まれている。コンタクト層３１は、低電位表面電極３３と導電層（７ａ、７ｂ）との間に配置されている。コンタクト層３１は、導電層（７ａ、７ｂ）に接触し、且つ導電層（７ａ、７ｂ）の材料と反応して化合物を形成する金属からなる。 In this embodiment, the high potential side contact holes are formed on the first main surface 1F side, and the low potential side contact holes are formed on the second main surface 1R side. A contact layer 30 is buried inside the high potential side contact hole. The contact layer 30 is arranged between the high potential surface electrode 32 and the conductive layers (4a-4c). The contact layer 30 is made of a metal that contacts the conductive layers (4a-4c) and that reacts with the material of the conductive layers (4a-4c) to form a compound. A contact layer 31 is embedded inside the low potential side contact hole. The contact layer 31 is arranged between the low potential surface electrode 33 and the conductive layers (7a, 7b). The contact layer 31 is made of a metal that contacts the conductive layers (7a, 7b) and that reacts with the material of the conductive layers (7a, 7b) to form a compound.

第１実施形態と同様に、コンタクト層３０及びコンタクト層３１は、マイクロヒューズとしての機能を有する。コンデンサ１００Ａの基本的な動作についても第１実施形態と同じであるため、再度の説明を割愛する。 As in the first embodiment, the contact layers 30 and 31 function as microfuses. Since the basic operation of the capacitor 100A is also the same as that of the first embodiment, the explanation will be omitted.

以下に、図面を参照して、本実施形態に係るコンデンサの製造方法を説明する。なお、以下に述べるコンデンサ置の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。 A method for manufacturing a capacitor according to this embodiment will be described below with reference to the drawings. Note that the manufacturing method of the capacitor device described below is merely an example, and other various manufacturing methods can be used.

第１実施形態と同様に、先ず、Ｎ型又はＰ型の不純物が高濃度にドープされた半導体基板（基板１）を用意する。次に、基板１の第１主面１Ｆから第２主面１Ｒまで基板１の一部をエッチングすることにより溝２を形成する。次に、溝２の内面２Ｉ、並びに第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、基板１を覆うように誘電層３を堆積する。 As in the first embodiment, first, a semiconductor substrate (substrate 1) heavily doped with N-type or P-type impurities is prepared. Next, a groove 2 is formed by etching a portion of the substrate 1 from the first principal surface 1F to the second principal surface 1R of the substrate 1 . Next, a dielectric layer 3 is deposited on the surface of the substrate 1 including the inner surface 2I of the trench 2 and the first main surface 1F and the second main surface 1R so as to cover the substrate 1 .

次に、第１主面１Ｆ上の誘電層３に、層間膜２５を堆積する。層間膜２５はシリコン酸化膜を用いることができ、堆積方法としては常圧ＣＶＤ法を用いることができる。 Next, an interlayer film 25 is deposited on the dielectric layer 3 on the first main surface 1F. A silicon oxide film can be used for the interlayer film 25, and an atmospheric pressure CVD method can be used as a deposition method.

次に、図５Ａに示すように、溝２の内面２Ｉ、第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３及び層間膜２５を覆うように導電層４ａを堆積する。 Next, as shown in FIG. 5A, a conductive layer 4a is formed on the surface of the substrate 1 including the inner surface 2I of the trench 2, the first main surface 1F and the second main surface 1R so as to cover the dielectric layer 3 and the interlayer film 25. accumulate.

次に、図５Ｂに示すように、基板１の第２主面１Ｒにおける導電層４ａをエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域２６における導電層４ａが除去されて誘電層３が表出する。エッチング方向に指向性をもたせることによって溝２の内面２Ｉに堆積された誘電層３及び導電層４ａをエッチングすることなく領域２６を形成することができる。 Next, as shown in FIG. 5B, the conductive layer 4a on the second main surface 1R of the substrate 1 is etched. An anisotropic etching method may be used as the etching method. Conductive layer 4a in region 26 is removed to expose dielectric layer 3. FIG. By imparting directivity to the etching direction, the region 26 can be formed without etching the dielectric layer 3 and the conductive layer 4a deposited on the inner surface 2I of the groove 2. FIG.

次に、溝２の内面２Ｉ、第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、導電層４ａを覆うように誘電層３を堆積する。 Next, a dielectric layer 3 is deposited on the surface of the substrate 1 including the inner surface 2I of the trench 2, the first main surface 1F and the second main surface 1R so as to cover the conductive layer 4a.

次に、溝２の内面２Ｉ、第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、誘電層３を覆うように導電層７ａを堆積する。導電層７ａの材料及び堆積方法は、導電層４ａと同じである。 Next, a conductive layer 7a is deposited to cover the dielectric layer 3 on the surface of the substrate 1 including the inner surface 2I of the trench 2, the first main surface 1F and the second main surface 1R. The material and deposition method of the conductive layer 7a are the same as those of the conductive layer 4a.

次に、図５Ｃに示すように、基板１の第１主面１Ｆにおける導電層７ａをエッチングする。エッチング法は、異方性エッチング法を用いればよい。領域２７における導電層７ａが除去されて誘電層３が表出する。エッチング方向に指向性をもたせることによって溝２の内面２Ｉに堆積された誘電層３及び導電層７ａをエッチングすることなく領域２７を形成することができる。 Next, as shown in FIG. 5C, the conductive layer 7a on the first main surface 1F of the substrate 1 is etched. An anisotropic etching method may be used as the etching method. Conductive layer 7a in region 27 is removed and dielectric layer 3 is exposed. By imparting directivity to the etching direction, the region 27 can be formed without etching the dielectric layer 3 and the conductive layer 7a deposited on the inner surface 2I of the groove 2. FIG.

次に、図５Ａ及び図５Ｂに示した、誘電層３の堆積、並びに導電層（４ａ、７ａ）の堆積及びエッチングを繰り返し実施する。これにより、図５Ｄに示すように、基板１から近い順に、導電層４ａ、導電層７ａ、導電層４ｂ、導電層７ｂ、導電層４ｃが、誘電層３を介して、基板１の表面に積層され、溝２は埋め戻される。導電層４ａ及び導電層４ｂは、基板１の第２主面１Ｒの領域２６を除く領域に形成されている。導電層７ａ及び導電層７ｂは、基板１の第１主面１Ｆの領域２７を除く領域に形成されている。 Then the deposition of the dielectric layer 3 and the deposition and etching of the conductive layers (4a, 7a) shown in FIGS. 5A and 5B are repeated. As a result, as shown in FIG. 5D, a conductive layer 4a, a conductive layer 7a, a conductive layer 4b, a conductive layer 7b, and a conductive layer 4c are laminated on the surface of the substrate 1 via the dielectric layer 3 in order from the substrate 1. and the groove 2 is backfilled. The conductive layers 4a and 4b are formed in a region of the second main surface 1R of the substrate 1 excluding the region 26. As shown in FIG. The conductive layers 7a and 7b are formed in a region of the first main surface 1F of the substrate 1 excluding the region 27. As shown in FIG.

次に、図５Ｄに示すように、溝２の内面２Ｉ、第１主面１Ｆ及び第２主面１Ｒを含む基板１の表面に、導電層４ｃ及び導電層７ｂを覆うように誘電層３を堆積する。 Next, as shown in FIG. 5D, a dielectric layer 3 is formed on the surface of the substrate 1 including the inner surface 2I of the groove 2, the first main surface 1F and the second main surface 1R so as to cover the conductive layers 4c and 7b. accumulate.

次に、図５Ｅに示すように、第１主面１Ｆ及び第２主面１Ｒに対して化学機械研磨（ＣＭＰ）処理を施して層間膜２５及び第２主面１Ｒを露出させる。これにより、第１主面１Ｆ側では、導電層４ａ、導電層４ｂ、及び導電層４ｃが露出し、第２主面１Ｒ側では、導電層７ａ及び導電層７ｂが露出している。 Next, as shown in FIG. 5E, the first main surface 1F and the second main surface 1R are subjected to a chemical mechanical polishing (CMP) process to expose the interlayer film 25 and the second main surface 1R. As a result, the conductive layers 4a, 4b, and 4c are exposed on the first main surface 1F side, and the conductive layers 7a and 7b are exposed on the second main surface 1R side.

次に、図５Ｆに示すように、導電層（４ａ～４ｃ、７ａ、７ｂ）をエッチングする。エッチング法は、ドライエッチング又はウェットエッチングを用いればよく、例えば、導電層（４ａ～４ｃ、７ａ、７ｂ）を５μｍエッチングする。これにより、高電位側コンタクトホール２８及び低電位側コンタクトホール２９が形成される。 Next, as shown in FIG. 5F, the conductive layers (4a-4c, 7a, 7b) are etched. Dry etching or wet etching may be used as the etching method. For example, the conductive layers (4a to 4c, 7a, 7b) are etched by 5 μm. Thereby, a high potential side contact hole 28 and a low potential side contact hole 29 are formed.

次に、図５Ｇに示すように、基板１の第１主面１Ｆ及び第２主面１Ｒを覆うように、それぞれ高電位表面電極３２及び低電位表面電極３３を堆積する。この時、高電位側コンタクトホール２８の内部に堆積された高電位表面電極３２は、コンタクト層３０となり、コンタクト層３０はマイクロヒューズとして機能する。低電位側コンタクトホール２９の内部に堆積された低電位表面電極３３は、コンタクト層３１となり、コンタクト層３１はマイクロヒューズとして機能する。高電位表面電極３２は、高電位側コンタクトホール２８に埋め込まれたコンタクト層３０を介して導電層（４ａ～４ｃ）に電気的に接続される。低電位表面電極３３は、低電位側コンタクトホール２９に埋め込まれたコンタクト層３１を介して導電層（７ａ、７ｂ）に電気的に接続される。高電位表面電極３２及び低電位表面電極３３の材料としては、導電層（４ａ～４ｃ、７ａ、７ｂ）の材料と反応して化合物を形成する金属からなり、具体的には、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）及びタングステン（Ｗ）等の、導電層（４ａ～４ｃ、７ａ、７ｂ）と結合してシリサイドを形成する金属からなる。表面電極の形成方法はスパッタ法、電子ビーム（ＥＢ）蒸着、又は原子層堆積（ＡＬＤ）法等を用いることができる。 Next, as shown in FIG. 5G, a high potential surface electrode 32 and a low potential surface electrode 33 are deposited so as to cover the first main surface 1F and the second main surface 1R of the substrate 1, respectively. At this time, the high potential surface electrode 32 deposited inside the high potential side contact hole 28 becomes the contact layer 30, and the contact layer 30 functions as a microfuse. The low potential surface electrode 33 deposited inside the low potential side contact hole 29 becomes the contact layer 31, and the contact layer 31 functions as a microfuse. The high-potential surface electrode 32 is electrically connected to the conductive layers (4a-4c) through the contact layer 30 embedded in the high-potential side contact hole . The low potential surface electrode 33 is electrically connected to the conductive layers (7a, 7b) through the contact layer 31 embedded in the low potential side contact hole 29. As shown in FIG. The material of the high-potential surface electrode 32 and the low-potential surface electrode 33 is made of a metal that reacts with the material of the conductive layers (4a to 4c, 7a, 7b) to form a compound, specifically titanium (Ti). , Molybdenum (Mo), Nickel (Ni) and Tungsten (W), which combine with the conductive layers (4a-4c, 7a, 7b) to form silicides. Sputtering, electron beam (EB) vapor deposition, atomic layer deposition (ALD), or the like can be used as a method for forming the surface electrode.

以上の工程により、コンデンサ１００Ａが完成する。 Through the above steps, the capacitor 100A is completed.

第２実施形態に係るコンデンサ１００Ａの製造法によれば、第１実施形態と同様な作用効果が得られるとともに、以下の作用効果も得られる。 According to the method for manufacturing the capacitor 100A according to the second embodiment, the same effects as those of the first embodiment can be obtained, and the following effects can also be obtained.

また、コンタクト層３０は、高電位表面電極３２及び導電層（４ａ～４ｃ）と接触し、且つ第１主面１Ｆの法線方向からみて、互いに重畳している。コンタクト層３１は、低電位表面電極３３及び導電層（７ａ、７ｂ）と接触し、且つ、第１主面１Ｆの法線方向からみて、互いに重畳している。コンタクト層３０及びコンタクト層３１がそれぞれ高電位表面電極３２及び低電位表面電極３３に近接して存在していることにより、高電位表面電極３２及び低電位表面電極３３のそれぞれの長さを最短にでき、等価直列抵抗（ＥＳＲ）を低減することができる。 Further, the contact layer 30 is in contact with the high-potential surface electrode 32 and the conductive layers (4a to 4c), and overlaps each other when viewed from the normal direction of the first main surface 1F. The contact layer 31 is in contact with the low-potential surface electrode 33 and the conductive layers (7a, 7b), and overlaps each other when viewed from the normal direction of the first main surface 1F. Since the contact layer 30 and the contact layer 31 are present close to the high potential surface electrode 32 and the low potential surface electrode 33, respectively, the lengths of the high potential surface electrode 32 and the low potential surface electrode 33 are minimized. and the equivalent series resistance (ESR) can be reduced.

（第３実施形態）
第１実施形態及び第２実施形態では、コンタクト層の材料と高電位表面電極及び低電位表面電極の材料とが同じである例を示したが、図６に示すコンデンサ１００Ｂのように、これらがそれぞれ異なる材料からなってもよい。 (Third Embodiment)
In the first embodiment and the second embodiment, an example in which the material of the contact layer and the material of the high-potential surface electrode and the material of the low-potential surface electrode are the same is shown. Each may be made of different materials.

コンデンサ１００Ｂは、第１主面１Ｆ上に形成された高電位側開口部１５に埋め込まれた高電位表面電極３５Ａ（第１電極）と、第１主面１Ｆ上に形成された低電位側開口部１３に埋め込まれた低電位表面電極３５Ｂ（第２電極）と、を備える。高電位表面電極３５Ａは、導電層（４ａ～４ｃ）に電気的に接続されている。低電位表面電極３５Ｂは、高電位表面電極３５Ａに電気的に接続されていない導電層（７ａ、７ｂ）及び基板１に電気的に接続されている。本実施形態では、高電位表面電極が第１電極に対応し、高電位表面電極が第２電極に対応する場合を示すが、逆であっても構わない。 The capacitor 100B includes a high potential surface electrode 35A (first electrode) embedded in a high potential side opening 15 formed on the first main surface 1F and a low potential side opening formed on the first main surface 1F. and a low-potential surface electrode 35B (second electrode) embedded in the portion 13 . The high potential surface electrode 35A is electrically connected to the conductive layers (4a-4c). The low potential surface electrode 35B is electrically connected to the substrate 1 and conductive layers (7a, 7b) that are not electrically connected to the high potential surface electrode 35A. In this embodiment, the case where the high potential surface electrode corresponds to the first electrode and the high potential surface electrode corresponds to the second electrode is shown, but the reverse is also possible.

高電位表面電極３５Ａは、高電位側開口部１５の側面において、コンタクト層３４Ａに接触しており、コンタクト層３４Ａを介して導電層（４ａ～４ｃ）と電気的に接続されている。低電位表面電極３５Ｂは、低電位側開口部１３の側面において、コンタクト層３４Ｂに接触しており、コンタクト層３４Ｂを介して導電層（７ａ、７ｂ）と電気的に接続されている。 The high potential surface electrode 35A is in contact with the contact layer 34A on the side surface of the high potential side opening 15, and is electrically connected to the conductive layers (4a to 4c) via the contact layer 34A. The low potential surface electrode 35B is in contact with the contact layer 34B on the side surface of the low potential side opening 13, and is electrically connected to the conductive layers (7a, 7b) via the contact layer 34B.

コンタクト層３４Ａは、導電層（４ａ～４ｃ）に接触し、且つ導電層（４ａ～４ｃ）の材料と反応して化合物を形成する金属からなる。コンタクト層３４Ｂは、導電層（７ａ、７ｂ）に接触し、且つ導電層（７ａ、７ｂ）の材料と反応して化合物を形成する金属からなり、例えば、アルミニウム（Ａｌ）を用いることができる。 The contact layer 34A is made of a metal that contacts the conductive layers (4a-4c) and that reacts with the material of the conductive layers (4a-4c) to form a compound. The contact layer 34B is made of a metal that contacts the conductive layers (7a, 7b) and reacts with the material of the conductive layers (7a, 7b) to form a compound, such as aluminum (Al).

コンタクト層３４Ａ及びコンタクト層３４Ｂは、コンタクト層の材料を高電位側開口部１５及び低電位側開口部１３のそれぞれの底面及び側面、並びに高電位側コンタクトホール１７の内部及び低電位側コンタクトホール１８の内部に堆積した後、高電位側開口部１５及び低電位側開口部１３のそれぞれの底面及び側面に堆積したコンタクト層の材料を除去することにより形成することができる。 The contact layer 34A and the contact layer 34B are formed by applying the material of the contact layer to the bottom and side surfaces of the high potential side opening 15 and the low potential side opening 13, the inside of the high potential side contact hole 17 and the low potential side contact hole 18, respectively. can be formed by removing the material of the contact layer deposited on the bottom and side surfaces of the high-potential side opening 15 and the low-potential side opening 13, respectively, after depositing it inside the .

高電位表面電極３５Ａ及び低電位表面電極３５Ｂは、コンタクト層３４Ａ及びコンタクト層３４Ｂよりも融点が高い材料からなり、例えば、ニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）を用いることができる。高電位表面電極３５Ａ及び低電位表面電極３５Ｂにコンタクト層３４Ａ及びコンタクト層３４Ｂよりも融点が高い材料を用いることにより、ショート電流が流れた際に高電位表面電極３５Ａ及び低電位表面電極３５Ｂは溶融しにくく、コンタクト層３４Ａ及びコンタクト層３４Ｂを構成する金属原子のみが導電層側に引き寄せられ、ショートした際にコンタクト層３４Ａ内部及びコンタクト層３４Ｂ内部で溶断部を容易に形成することができる。 The high-potential surface electrode 35A and the low-potential surface electrode 35B are made of a material having a higher melting point than the contact layer 34A and the contact layer 34B. For example, nickel (Ni), gold (Au), and platinum (Pt) can be used. . By using a material having a melting point higher than that of the contact layer 34A and the contact layer 34B for the high potential surface electrode 35A and the low potential surface electrode 35B, the high potential surface electrode 35A and the low potential surface electrode 35B melt when a short current flows. Only the metal atoms forming the contact layers 34A and 34B are attracted to the conductive layer side, and when a short circuit occurs, a fused portion can be easily formed inside the contact layers 34A and 34B.

第１実施形態と同様に、コンタクト層３４Ａ及びコンタクト層３４Ｂは、マイクロヒューズとしての機能を有する。その他、基板１、導電層４ａ、導電層７ａ、導電層４ｂ、導電層７ｂ、及び導電層４ｃ、誘電層３は、第１実施形態と同じであり、コンデンサ１００Ｂの基本的な動作及び製造方法についても第１実施形態と同じであるため、再度の説明を割愛する。 As in the first embodiment, the contact layers 34A and 34B function as microfuses. In addition, the substrate 1, the conductive layer 4a, the conductive layer 7a, the conductive layer 4b, the conductive layer 7b, the conductive layer 4c, and the dielectric layer 3 are the same as in the first embodiment, and the basic operation and manufacturing method of the capacitor 100B. are also the same as in the first embodiment, so a re-explanation is omitted.

第３実施形態に係るコンデンサ１００Ｂによれば、第１実施形態と同様な作用効果が得られるとともに、以下の作用効果も得られる。 According to the capacitor 100B according to the third embodiment, the same effects as those of the first embodiment can be obtained, and the following effects can also be obtained.

コンタクト層３４Ａ及びコンタクト層３４Ｂよりも融点が高い材料を用いて高電位表面電極３５Ａ及び低電位表面電極３５Ｂを形成することにより、ショートした際にコンタクト層３４Ａ内部及びコンタクト層３４Ｂ内部で溶断部を容易に形成することができる。 By forming the high-potential surface electrode 35A and the low-potential surface electrode 35B using a material having a higher melting point than that of the contact layer 34A and the contact layer 34B, when a short circuit occurs, a fused portion is formed inside the contact layer 34A and inside the contact layer 34B. It can be easily formed.

（その他の実施形態） (Other embodiments)

上述の実施形態は、本発明を実施する形態の例である。このため、本発明は、上述の実施形態に限定されることはなく、これ以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは言うまでもない。 The above-described embodiments are examples of modes for carrying out the present invention. For this reason, the present invention is not limited to the above-described embodiments, and various other forms may be used depending on the design etc. as long as they do not depart from the technical idea of the present invention. It goes without saying that changes are possible.

１基板
１Ｆ第１主面
１Ｒ第２主面
２溝
２Ｉ内面
３誘電層
４ａ、４ｂ、４ｃ、７ａ、７ｂ導電層
１７、２８高電位側コンタクトホール
１８、２９低電位側コンタクトホール
２０、２１、３０、３１、３４Ａ、３４Ｂコンタクト層
２３、３２、３５Ａ高電位表面電極
２４、３３、３５Ｂ低電位表面電極
１００、１００Ａ、１００Ｂコンデンサ Reference Signs List 1 substrate 1F first main surface 1R second main surface 2 groove 2I inner surface 3 dielectric layer 4a, 4b, 4c, 7a, 7b conductive layer 17, 28 high potential side contact holes 18, 29 low potential side contact holes 20, 21, 30, 31, 34A, 34B contact layer 23, 32, 35A high potential surface electrode 24, 33, 35B low potential surface electrode 100, 100A, 100B capacitor

Claims

第１主面と、前記第１主面と反対側の第２主面と、前記第１主面に形成された溝と、を有する基板と、
少なくとも前記溝の内面に交互に積層された２層以上の誘電層及び２層以上の導電層と、
前記第１主面上に形成された第１電極であって、前記導電層のうち少なくとも１層に電気的に接続している前記第１電極と、
前記第１主面上又は前記第２主面上に形成された第２電極であって、前記第１電極に電気的に接続されていない前記導電層のうち少なくとも１層に電気的に接続している前記第２電極と、
前記第１電極と、前記第１電極と電気的に接続している前記導電層のうち少なくとも１層である第１導電層との間に配置された第１コンタクト層と、を備え、
前記第１コンタクト層は、前記第１導電層に接触し、且つ前記第１導電層の材料と反応して化合物を形成する金属からなる、コンデンサ。 a substrate having a first principal surface, a second principal surface opposite to the first principal surface, and grooves formed in the first principal surface;
two or more dielectric layers and two or more conductive layers alternately laminated on at least the inner surface of the groove;
a first electrode formed on the first main surface and electrically connected to at least one of the conductive layers;
A second electrode formed on the first principal surface or the second principal surface and electrically connected to at least one of the conductive layers not electrically connected to the first electrode. the second electrode,
a first contact layer disposed between the first electrode and a first conductive layer that is at least one of the conductive layers electrically connected to the first electrode;
The capacitor of claim 1, wherein the first contact layer comprises a metal that contacts the first conductive layer and reacts with the material of the first conductive layer to form a compound.

前記第１コンタクト層の膜厚は、前記第１電極の膜厚よりも小さい、請求項１に記載のコンデンサ。 2. The capacitor according to claim 1, wherein the thickness of said first contact layer is smaller than the thickness of said first electrode.

前記第１電極は、前記第１コンタクト層よりも融点が高い材料からなる、請求項１又は２に記載のコンデンサ。 3. The capacitor according to claim 1, wherein said first electrode is made of a material having a higher melting point than said first contact layer.

前記第１電極と電気的に接続している複数の前記導電層の各々に接触している複数の前記第１コンタクト層を備え、
前記複数の第１コンタクト層は、複数の前記導電層の各々及び前記第１電極と接触し、
前記第１主面の法線方向からみて、前記複数の第１コンタクト層の各々は、互いに重畳している、請求項１～３のいずれか１項に記載のコンデンサ。 comprising a plurality of the first contact layers in contact with each of the plurality of conductive layers electrically connected to the first electrode;
the plurality of first contact layers are in contact with each of the plurality of conductive layers and the first electrode;
4. The capacitor according to claim 1, wherein each of said plurality of first contact layers overlaps with each other when viewed from the normal direction of said first main surface.

前記第１コンタクト層は、前記第１電極及び前記第１導電層と接触し、且つ、前記第１主面の法線方向からみて、互いに重畳している、請求項１～３のいずれか１項に記載のコンデンサ。 4. The first contact layer according to claim 1, wherein the first contact layer is in contact with the first electrode and the first conductive layer, and overlaps each other when viewed from the normal direction of the first main surface. capacitors as described in section.

前記第２電極と、前記第２電極と電気的に接続している前記導電層のうち少なくとも１層である第２導電層との間に配置された第２コンタクト層をさらに備え、
前記第２コンタクト層は、前記第２導電層に接触し、且つ前記第２導電層の材料と反応して化合物を形成する金属からなる、請求項１～５のいずれか１項に記載のコンデンサ。 further comprising a second contact layer disposed between the second electrode and a second conductive layer that is at least one of the conductive layers electrically connected to the second electrode;
The capacitor according to any one of claims 1 to 5, wherein said second contact layer is made of a metal that contacts said second conductive layer and reacts with the material of said second conductive layer to form a compound. .

前記第１主面の法線方向からみて、前記第１コンタクト層は前記溝の周囲を取り囲んでいる、請求項１～６のいずれか１項に記載のコンデンサ。 7. The capacitor according to claim 1, wherein said first contact layer surrounds said groove when viewed from the normal direction of said first main surface.

前記溝は、前記第１主面と前記第２主面との間を貫通しており、請求項１～７のいずれか１項に記載のコンデンサ。 The capacitor according to any one of claims 1 to 7, wherein said groove penetrates between said first main surface and said second main surface.

前記第１導電層がポリシリコンからなる、請求項１～８のいずれか１項に記載のコンデンサ。 A capacitor as claimed in any preceding claim, wherein the first conductive layer comprises polysilicon.

前記化合物は、シリサイドである、請求項１～９のいずれか１項に記載のコンデンサ。 A capacitor according to any preceding claim, wherein said compound is a silicide.

前記基板が導電性を有する、請求項１～１０のいずれか１項に記載のコンデンサ。 A capacitor according to any preceding claim, wherein the substrate is electrically conductive.

前記基板が絶縁性を有する、請求項１～１０のいずれか１項に記載のコンデンサ。 The capacitor according to any one of claims 1 to 10, wherein said substrate has insulating properties.