JP2023108808A - 電流制限回路、表示装置、及び、電流制限方法 - Google Patents

電流制限回路、表示装置、及び、電流制限方法 Download PDF

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Abstract

Figure 2023108808000001
【課題】映像信号が示す輝度が急激に増大する場合にも表示パネルの消費電力を抑制できる電流制限回路などを提供する。
【解決手段】電流制限回路４０は、複数の画素を有する表示パネル用の映像信号が入力され、複数の画素の消費電流を制限する回路であって、映像信号に対応する複数の画素での消費電力である第一消費電力に基づいて、映像信号に乗算するための第一ゲインを演算する第一ゲイン演算回路５１と、第一消費電力、及び第一消費電力の変化率に基づいて、映像信号に乗算するための第二ゲインを演算する第二ゲイン演算回路５２と、映像信号に乗算するゲインとして、第一ゲイン及び第二ゲインの一方を選択するゲイン選択回路５５と、映像信号とゲインとを乗算するゲイン乗算回路４４とを備える。
【選択図】図２

Description

本開示は、電流制限回路、表示装置、及び、電流制限方法に関する。
従来、有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの各画素が自発光素子を含む表示装置が開発されている。このような表示装置においては表示パネルの大型化が求められている。表示パネルの大型化に伴い、表示装置において消費される消費電力が増加する。そこで、表示装置における消費電力を抑制する技術が知られている（特許文献１参照）。特許文献１に開示された表示装置においては、映像信号に基づいて水平期間（水平同期周期）毎に表示パネルにおける消費電力を計算し、計算結果に基づいて表示パネルの各画素に供給する電流を制限することによって、表示パネルの消費電力を制御している。これにより、特許文献１に開示された表示装置においては、表示パネルにおける消費電力を制御目標電力値以下に抑制しようとしている。
特開２００７－２１２６４４号公報
しかしながら、特許文献１に開示された表示装置においては、例えば、全黒表示から全白表示に切り替わる場合のように、映像信号が示す輝度が急激に上昇する場合などに、表示パネルの消費電力が制御目標電力値を大幅に超え得る。
本開示は、上記の課題に鑑みてなされたものであり、映像信号が示す輝度が急激に増大する場合にも表示パネルの消費電力を抑制できる電流制限回路などを提供することを目的とする。
上記目的を達成するために、本開示の一態様に係る電流制限回路は、複数の画素を有する表示パネル用の映像信号が入力され、前記複数の画素の消費電流を制限する電流制限回路であって、前記映像信号に対応する前記複数の画素での消費電力である第一消費電力に基づいて、前記映像信号に乗算するための第一ゲインを演算する第一ゲイン演算回路と、前記第一消費電力、及び前記第一消費電力の変化率に基づいて、前記映像信号に乗算するための第二ゲインを演算する第二ゲイン演算回路と、前記映像信号に乗算するゲインとして、前記第一ゲイン及び前記第二ゲインの一方を選択するゲイン選択回路と、前記映像信号と前記ゲインとを乗算するゲイン乗算回路とを備える。
また、上記目的を達成するために、本開示の一態様に係る表示装置は、前記電流制限回路と、前記表示パネルとを備える。
また、上記目的を達成するために、本開示の一態様に係る電流制限方法は、表示パネルが有する複数の画素の消費電流を制限する電流制限方法であって、前記表示パネル用の映像信号に対応する前記複数の画素での消費電力である第一消費電力に基づいて、前記映像信号に乗算するための第一ゲインを演算する第一ゲイン演算ステップと、前記第一消費電力、及び前記第一消費電力の変化率に基づいて、前記映像信号に乗算するための第二ゲインを演算する第二ゲイン演算ステップと、前記映像信号に乗算するゲインとして、前記第一ゲイン及び前記第二ゲインのうち一方を選択するゲイン選択ステップと、前記映像信号と前記ゲインとを乗算するゲイン乗算ステップとを含む。
本開示によれば、映像信号が示す輝度が急激に増大する場合にも表示パネルの消費電力を抑制できる電流制限回路などを提供できる。
図１は、実施の形態に係る表示装置の構成を示すブロック図である。 図２は、実施の形態に係る電流制限回路の機能構成を示すブロック図である。 図３は、実施の形態に係る電流制限回路が有する加重平均回路の機能構成を示すブロック図である。 図４は、実施の形態に係る電流制限回路が有するゲイン乗算回路の機能構成を示すブロック図である。 図５は、実施の形態に係る表示装置が備える表示パネルの機能構成を示すブロック図である。 図６は、実施の形態に係る画素を構成するサブ画素の構成の一例を示す回路図である。 図７は、実施の形態に係るサブ画素に入力される書き込み信号の一例を示す図である。 図８は、実施の形態に係る表示部の表示状態の遷移を示す模式図である。 図９は、実施の形態に係る電流制限方法の流れを示すフローチャートである。 図１０は、実施の形態に係る第一画面データ記憶部の構成を示す模式図である。 図１１は、実施の形態に係る第一ゲイン演算回路における第一ゲイン演算方法を示すフローチャートである。 図１２は、実施の形態に係る第二画面データ記憶部の構成を示す模式図である。 図１３は、実施の形態に係る第二ゲイン演算回路における第二ゲイン演算方法を示すフローチャートである。 図１４は、比較例１、比較例２、及び実施の形態に係る各表示装置において全黒表示から全白表示に変化させる際の複数の画素での消費電力の時間波形を示すグラフである。 図１５は、変形例に係る電流制限回路と表示装置との関係を示すブロック図である。 図１６は、変形例に係る電流制限回路を内蔵したＰＣの外観図である。 図１７は、変形例に係る電流制限回路を内蔵したハードディスクレコーダの外観図である。 図１８は、実施の形態に係る表示装置を内蔵した薄型フラットＴＶの外観図である。
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態）
実施の形態に係る電流制限回路、表示装置、及び電流制限方法について説明する。
［１．表示装置の全体構成］
実施の形態に係る表示装置の全体構成について図１～図５を用いて説明する。
図１は、本実施の形態に係る表示装置１０の構成を示すブロック図である。図２は、本実施の形態に係る電流制限回路４０の機能構成を示すブロック図である。図３及び図４は、それぞれ、本実施の形態に係る電流制限回路４０が有する加重平均回路４５及びゲイン乗算回路４４の機能構成を示すブロック図である。図５は、本実施の形態に係る表示装置１０が備える表示パネル６０の機能構成を示すブロック図である。
図１に示されるように、表示装置１０は、電流制限回路４０と、表示パネル６０とを備える。
表示パネル６０は、各々が自発光素子を含む複数の画素を有し、映像信号に対応する画像を表示するパネルである。図５に示されるように、表示パネル６０は、表示部７０と、書き込み処理部６２と、ソースドライバ６８と、書き込み用シフトレジスタ６４とを有する。表示部７０は、マトリクス状に配置された複数の画素を有し、映像信号に対応する画像を表示する。書き込み処理部６２は、表示データを表示部７０に書き込むための制御信号とデータ信号を出力する。書き込み処理部６２は、いわゆるＴＣＯＮ（Ｔｉｍｉｎｇ－Ｃｏｎｔｒｏｌｌｅｒ）チップに含まれる回路である。ソースドライバ６８は、表示部７０に対してデータ信号を出力する。書き込み用シフトレジスタ６４は、データ信号を表示部７０に書き込むための制御信号である書き込み信号を表示部７０に出力する。
電流制限回路４０は、複数の画素を有する表示パネル６０用の映像信号が入力され、複数の画素の消費電流を制限することで、表示パネル６０の消費電力を抑制する回路である。本実施の形態では、電流制限回路４０は、表示パネル６０の消費電力に相当する複数の画素に供給される電力値が制御目標電力値を超えることを抑制するように、複数の画素に供給される電流を制限する。制御目標電力値は、複数の画素での消費電力の制御目標上限値である。電流制限回路４０は、映像信号に含まれる画素値に１以下のゲインを乗算することにより、映像信号の画素値を低減し、低減された画素値を含む映像信号を表示パネル６０に出力することにより、複数の画素の消費電流を制限する。電流制限回路４０は、図２に示されるように、加重平均回路４５と、水平期間データ演算回路４６と、第一画面データ記憶部４１と、第二画面データ記憶部４２と、係数生成回路４７と、乗算回路４８と、第一ゲイン演算回路５１と、第二ゲイン演算回路５２と、ゲイン選択回路５５と、ゲイン乗算回路４４とを有する。
電流制限回路４０は、例えば、集積回路として実現される。電流制限回路４０は、表示パネル６０に含まれる書き込み処理部６２などと併せてＴＣＯＮチップの一部として集積されてもよいし、単独の集積回路であってもよい。また、電流制限回路４０の集積態様は、これらに限定されない。なお、電流制限回路４０は、集積回路以外の電気回路などを用いて実現されてもよい。
加重平均回路４５は、映像信号に含まれる画素値の加重平均を演算する回路である。本実施の形態では、映像信号は、ＲＧＢ信号を含む。図３に示されるように、加重平均回路４５は、ＲＧＢ各々の表示データに対して、表示部７０のＲＧＢ画素別の電力消費特性に応じた重み係数（Ｒ信号重み係数、Ｇ信号重み係数、及びＢ信号重み係数）を乗算し、それらの和を演算する。
水平期間データ演算回路４６は、水平期間毎に表示データに対応する水平期間電力換算データを演算する。本実施の形態では、水平期間データ演算回路４６は、加重平均回路４５が出力した加重平均の水平期間における積算値、又は、平均値を水平期間電力換算データ（レベル積算値）として演算する。
第一画面データ記憶部４１は、少なくとも１フレーム分の電力換算データを記憶する記憶部である。本実施の形態では、第一画面データ記憶部４１には、水平期間データ演算回路４６が出力する電力換算データが入力され、第一画面データ記憶部４１は、１フレーム分の電力換算データを記憶する。
第一ゲイン演算回路５１は、映像信号に対応する複数の画素での消費電力である第一消費電力に基づいて、映像信号に乗算するための第一ゲインを演算する回路である。第一消費電力は、映像信号が表示パネル６０に入力された場合に、複数の画素において消費される電力である。第一ゲイン演算回路５１は、演算した第一ゲインをゲイン選択回路５５へ出力する。
第一ゲイン演算回路５１は、第一画面データ記憶部４１が記憶する電力換算データと、制御目標電力値とに基づいて、映像信号に乗算するための第一ゲインを演算する。本実施の形態では、第一ゲイン演算回路５１は、第一画面データ記憶部４１が記憶する電力換算データに基づいて、１フレーム分の映像信号に対応する複数の画素での消費電力の予測値である第一画面電力値を演算する。第一画面電力値は、第一消費電力の一例である。第一ゲイン演算回路５１は、第一画面データ記憶部４１に記憶された水平ライン数の水平期間電力換算データの和を第一画面電力値として演算する。
第一ゲイン演算回路５１が演算する第一ゲインは、第一画面電力値が制御目標電力値を超える場合には、１未満である。より具体的には、第一ゲイン演算回路５１が演算する第一ゲインは、第一画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除した値以下の値である。本実施の形態では、第一ゲインは、第一画面電力値が制御目標電力値を超える場合には、制御目標電力値を第一画面電力値で除した値である。第一ゲイン演算回路５１は、第一画面電力値が制御目標電力値を超えない場合に、第一ゲインを１に設定する。本実施の形態では、第一ゲイン演算回路５１は、第一画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除することで第一ゲインを演算する。
第一ゲイン演算回路５１は、第一ゲインを映像信号の垂直期間より短い周期毎に演算し、かつ、出力する。本実施の形態では、第一ゲイン演算回路５１は、第一ゲインを水平期間毎に演算し、かつ、出力する。
なお、第一ゲインの設定方法は、これに限定されない。例えば、第一ゲイン演算回路５１は、第一画面電力値に対応する値と、第一ゲインとの関係を示すルックアップテーブルを有し、当該ルックアップテーブルに基づいて、第一画面電力値に対応する第一ゲインを設定してもよい。
係数生成回路４７は、感度係数を生成する回路である。感度係数は、第一消費電力の変化率が増大するにしたがって増大する係数である。本実施の形態では、感度係数Ｃｓは、感度レベルｌｖ、フレーム平均画像レベルａｐｌ、変化率ｄｌ、変化係数ｄｉｆｆを用いて、以下の式（１）で表される。

Ｃｓ＝１＋ｌｖ×ｄｌ×ｄｉｆｆ×ａｐｌ （１）
ここで、感度レベルｌｖは、感度係数Ｃｓの電流制限回路４０における電流制限に及ぼす感度を調整する係数であり、例えば、０より大きく、１６以下の値に設定される。
フレーム平均画像レベルａｐｌは、１フレームに表示する画像における階調数の平均値に対応する値である。本実施の形態では、フレーム平均画像レベルとして、第一画面電力値の、第一画面電力値の上限値に対する比を用いる。第一画面電力値の上限値とは、複数の画素の各々を最高輝度とする場合（つまり、全白表示の場合）の第一画面電力値である。フレーム平均画像レベルａｐｌは、第一消費電力に対応する値の一例である。
変化率ｄｌは、フレーム平均画像レベルａｐｌの時間に対する変化率である。変化率ｄｌは、垂直期間より短い周期毎のフレーム平均画像レベルａｐｌの変化量の、フレーム平均画像レベルａｐｌの上限値に対する比である。フレーム平均画像レベルの上限値とは、複数の画素の各々を最高輝度とする場合（つまり、全白表示の場合）のフレーム平均画像レベルである。変化率ｄｌは、－１以上１以下の値となる。本実施の形態では、変化率ｄｌは、水平期間毎に演算される。
変化係数ｄｉｆｆは、変化率ｄｌの感度係数Ｃｓに対する影響割合を調整する係数であり、例えば、０以上１以下の値に設定される。本実施の形態では、変化率ｄｌが０以下の場合、つまり、フレーム平均画像レベルａｐｌが上昇していない場合には、変化係数ｄｉｆｆは、０に設定される。この場合、感度係数Ｃｓは１となる。
感度係数Ｃｓは、上記式（１）で表されるように、フレーム平均画像レベルａｐｌの変化率ｄｌ（つまり、第一消費電力の変化率）が増大するにしたがって増大する係数である。なお、感度係数Ｃｓを表す式は、式（１）に限定されない。例えば、変化係数ｄｉｆｆと感度レベルｌｖとをまとめて一つの係数としてもよい。また、フレーム平均画像レベルａｐｌの感度係数Ｃｓに対する影響割合を調整するための係数を、式（１）のフレーム平均画像レベルａｐｌに乗算してもよい。
乗算回路４８は、電力換算データに感度係数を乗算する回路である。乗算回路４８は、水平期間データ演算回路４６から出力された水平期間電力換算データに、係数生成回路４７から出力された感度係数を乗算して、乗算によって得られた積を第二画面データ記憶部４２へ出力する。
第二画面データ記憶部４２は、電力換算データに感度係数を乗算した値を記憶する記憶部である。本実施の形態では、第二画面データ記憶部４２は、１フレーム分の水平期間電力換算データの各々に、各水平期間電力換算データが第一画面データ記憶部４１に記憶された直後に生成される感度係数を乗算した変換データを記憶する。
第二ゲイン演算回路５２は、映像信号に対応する複数の画素での消費電力である第一消費電力、及び第一消費電力の変化率に基づいて、映像信号に乗算するための第二ゲインを演算する回路である。本実施の形態では、第二ゲイン演算回路５２は、第二消費電力に基づいて、第二ゲインを演算する。ここで、第二消費電力とは、係数生成回路４７で生成された感度係数を映像信号に乗算した値に対応する複数の画素での消費電力である。つまり、第二消費電力とは、映像信号に感度係数を乗算することで得られる信号が表示パネル６０に入力された場合に、複数の画素において消費される電力である。第二ゲイン演算回路５２は、演算した第二ゲインをゲイン選択回路５５へ出力する。上述したとおり、第二消費電力の演算において用いられる感度係数は、第一消費電力に対応するフレーム平均画像レベルａｐｌと、その変化率ｄｌとに依存する係数である。したがって、第二消費電力は、第一消費電力、及び第一消費電力の変化率に基づいて決定される値である。このように本実施の形態では、第二ゲイン演算回路５２は、第二消費電力に基づいて第二ゲインを演算することで、第一消費電力、及び第一消費電力の変化率に基づいて第二ゲインを演算している。
第二ゲイン演算回路５２は、第二画面データ記憶部４２が記憶する変換データと、制御目標電力値とに基づいて、映像信号に乗算するための第二ゲインを演算する。本実施の形態では、第二ゲイン演算回路５２は、第二画面データ記憶部４２が記憶する変換データに基づいて、１フレーム分の映像信号に感度係数を乗算した値に対応する複数の画素での消費電力の予測値である第二画面電力値を演算する。第二画面電力値は、第二消費電力の一例であり、第一消費電力、及び第一消費電力の変化率に基づいて決定される。第二ゲイン演算回路５２は、第二画面データ記憶部４２に記憶された水平ライン数の変換データの和を第二画面電力値として演算する。
第二ゲイン演算回路５２が演算する第二ゲインは、第二画面電力値が制御目標電力値を超える場合には、１未満である。より具体的には、第二ゲイン演算回路５２が演算する第二ゲインは、第二画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除した値以下の値である。本実施の形態では、第二ゲインは、第二画面電力値が制御目標電力値を超える場合には、制御目標電力値を第二画面電力値で除した値である。第二ゲイン演算回路５２は、第二画面電力値が制御目標電力値を超えない場合に、第二ゲインを１に設定する。本実施の形態では、第二ゲイン演算回路５２は、第二画面電力値が制御目標電力値を超える場合には、制御目標電力値を画面電力値で除することで第二ゲインを演算する。
第二ゲイン演算回路５２は、第二ゲインを映像信号の垂直期間より短い周期毎に演算し、かつ、出力する。本実施の形態では、第二ゲイン演算回路５２は、第二ゲインを水平期間毎に演算し、かつ、出力する。
なお、第二ゲインの設定方法は、これに限定されない。例えば、第二ゲイン演算回路５２は、第二画面電力値に対応する値と、第二ゲインとの関係を示すルックアップテーブルを有し、当該ルックアップテーブルに基づいて、第二画面電力値に対応する第二ゲインを設定してもよい。
ゲイン選択回路５５は、映像信号に乗算するゲインとして、第一ゲイン及び第二ゲインの一方を選択する回路である。ゲイン選択回路５５には、第一ゲイン演算回路５１及び第二ゲイン演算回路５２から、それぞれ、第一ゲイン及び第二ゲインが入力される。本実施の形態では、ゲイン選択回路５５は、第一消費電力が下降している場合（つまり、時間が経過するにしたがって第一消費電力が減少する場合）には、ゲインとして第一ゲインを選択し、第一消費電力が上昇している場合（つまり、時間が経過するにしたがって第一消費電力が増大する場合）には、ゲインとして第二ゲインを選択する。なお、ゲイン選択回路５５は、第一消費電力が変化していない場合（つまり、時間に対して第一消費電力が一定である場合）には、ゲインとして、第一ゲイン及び第二ゲインのうち、直前まで選択していたゲインを選択する。また、電流制限回路４０への映像信号の入力開始直後などのように、第一消費電力の時間に対する変化を判定できない場合には、ゲイン選択回路５５は、第一ゲインを選択する。
本実施の形態では、第一消費電力の時間に対する変化を判定するために、第二画面データ記憶部４２に蓄積された変換データが用いられる。ゲイン選択回路５５は、第二画面データ記憶部４２に記憶された水平ライン数の変換データの和を第二画面電力値として演算し、第二画面電力値の上昇又は下降に基づいて、第一ゲイン又は第二ゲインを選択する。第二画面電力値の上昇又は下降は、第一消費電力の上昇又は下降にそれぞれ対応する。
なお、ゲイン選択回路５５において、第一消費電力の時間に対する変化を判定するために、第二画面データ記憶部４２に蓄積された変換データ以外の情報が用いられてもよい。例えば、第一画面データ記憶部４１に蓄積された電力換算データが用いられてもよい。
ゲイン乗算回路４４は、映像信号にゲインを乗算する回路である。ゲイン乗算回路４４は、映像信号に、ゲイン選択回路５５で選択されたゲインを乗算する。本実施の形態では、図５に示されるように、映像信号に含まれるＲＧＢの各信号にゲインを乗算する。これにより、画面電力値が制御目標電力値を超える場合に、映像信号に１未満のゲインが乗算されるため、映像信号の輝度を低減できる。したがって、表示パネル６０の複数の画素に供給される電流が制限される。
表示パネル６０が有する複数の画素について、図６を用いて説明する。図６は、本実施の形態に係る画素を構成するサブ画素の構成の一例を示す回路図である。図６には、自発光素子として有機ＥＬ素子を用いるサブ画素が示されている。本実施の形態に係る画素は、ＲＧＢの三色にそれぞれ対応する三つのサブ画素を含む。図６に示されるサブ画素は、赤色（Ｒ）の光を出射するためのサブ画素である。なお、緑色及び青色の光を出射するためのサブ画素も、図６に示される回路と同様の回路構成を有する。
サブ画素は、図６に示されるように、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）８１と、コンデンサ８４と、ＴＦＴ８２と、自発光素子８５ｒとを有する。
ＴＦＴ８１は、ソースドライバ６８の出力信号であるデータ信号が一端に入力される。コンデンサ８４は、ＴＦＴ８１に接続される。ＴＦＴ８２は、ＴＦＴ８１とコンデンサ８４との接続点に制御端子が接続されている。自発光素子８５ｒは、ＴＦＴ８２に接続される。
ＴＦＴ８１は、書き込み用シフトレジスタ６４が出力する制御信号である書き込み信号に基づいてオン／オフを切り替える。１水平期間内に書き込み信号によりＴＦＴ８１がオンすると、画素に書き込む信号レベルに応じたソースドライバ出力信号であるデータ信号がコンデンサ８４に保持される。
書き込み信号がオフになった後、コンデンサ８４に保持された電圧に応じた電流がＴＦＴ８２に流れ、自発光素子８５ｒは点灯する。
［２．電流制限回路の動作及び電流制限方法］
電流制限回路４０の動作及び電流制限方法について説明する。
まず、電流制限回路４０の動作などの説明に先立って、図６に示されるサブ画素に入力される信号について図７を用いて説明する。図７は、本実施の形態に係るサブ画素に入力される書き込み信号の一例を示す図である。表示装置１０は、ソースドライバ６８が水平期間毎に出力するデータ信号を、書き込み信号により表示部７０に書き込み、水平ライン（以下、単に「ライン」ともいう。）単位の発光を行う。表示装置１０は、このような動作を垂直期間毎に繰り返す。
次に、表示部７０の表示状態の遷移について図８を用いて説明する。図８は、本実施の形態に係る表示部７０の表示状態の遷移を示す模式図である。図８において、表示画面は、時点Ｔ１から時点Ｔ２、時点Ｔ２から時点Ｔ３の表示へと移行する。図８に示される第ｍフレームの終わりに相当する時点Ｔ１においては第ｍフレームの画面が表示されている。ここで、データ信号を各画素に書き込むための制御信号である書き込み信号を出力する書き込み用シフトレジスタ６４は、表示部７０の表示エリアの先頭を起点に画面の上から下へと走査するように書き込み信号を出力する。このため、第ｍフレームの次のフレームである第ｎフレーム（つまり、第ｍ＋１フレーム）の中間に相当する時点Ｔ２では、画面の上半分が第ｎフレームの画面となり、下半分は第ｍフレームの画面のままとなる。第ｎフレームの終わりに相当する時点Ｔ３になると、表示エリアの下まで走査され、全画面第ｎフレームの画面となる。
次に、本実施の形態に係る電流制限回路４０の動作及び電流制限方法について図９を用いて説明する。図９は、本実施の形態に係る電流制限方法の流れを示すフローチャートである。
図９に示されるように、まず、電流制限回路４０の第一ゲイン演算回路５１は、表示パネル６０用の映像信号に対応する複数の画素での消費電力である第一消費電力に基づいて、映像信号に乗算するための第一ゲインを演算する（第一ゲイン演算ステップＳ１）。以下、第一ゲイン演算ステップＳ１について説明する。
第一ゲイン演算回路５１は、第一ゲインの演算において電力換算データを用いる。この電力換算データを記憶する第一画面データ記憶部４１の構成について図１０を用いて説明する。図１０は、本実施の形態に係る第一画面データ記憶部４１の構成を示す模式図である。図１０に示されるように、第一画面データ記憶部４１は、水平期間データ演算回路４６から出力された電力換算データを記憶する。水平期間データ演算回路４６から出力された電力換算データは、第ｉラインの電力値として第一画面データ記憶部４１に記憶される。次のフレームの書き替えが始まると、第一画面データ記憶部４１は、記憶する電力値を、第１ラインから順に新たに書き替える。
次に、第一ゲイン演算回路５１における演算処理について、図１１を用いて説明する。図１１は、本実施の形態に係る第一ゲイン演算回路５１における第一ゲイン演算方法を示すフローチャートである。
図１１に示されるように、まず、第一ゲイン演算回路５１は、第一画面データ記憶部４１が記憶する水平期間電力換算データに基づいて第一画面電力値を演算する（Ｓ１１）。具体的には、第一画面データ記憶部４１に記憶された水平ライン数の水平期間電力換算データの和を第一画面電力値として演算する。上述したとおり第一画面電力値は、第一消費電力の一例である。
続いて、第一ゲイン演算回路５１は、演算した第一画面電力値が予め定められた制御目標電力値を超えているかどうか判断する（Ｓ１２）。第一画面電力値が制御目標電力値を超えていなければ（Ｓ１２でＮｏ）、第一ゲインを１に設定する（Ｓ１３）。第一画面電力値が制御目標電力値を超えていれば（Ｓ１２でＹｅｓ）、第一画面電力値に対する制御目標電力値の比を１未満の第一ゲインとして演算する（Ｓ１４）。
以上のように、第一ゲインが演算される。
図９に戻り、電流制限回路４０の第二ゲイン演算回路５２は、第一消費電力、及び第一消費電力の変化率に基づいて、映像信号に乗算するための第二ゲインを演算する（第二ゲイン演算ステップＳ２）。以下、第二ゲイン演算ステップＳ２について説明する。
第二ゲイン演算回路５２は、第二ゲインの演算において変換データを用いる。この変換データを記憶する第二画面データ記憶部４２の構成について図１２を用いて説明する。図１２は、本実施の形態に係る第二画面データ記憶部４２の構成を示す模式図である。図１２に示されるように、第二画面データ記憶部４２は、水平期間データ演算回路４６から出力された電力換算データに感度係数を乗算した変換データを記憶する。当該変換データは、第ｉラインの電力値として第二画面データ記憶部４２に記憶される。次のフレームの書き替えが始まると、第二画面データ記憶部４２は、記憶する電力値を、第１ラインから順に新たに書き替える。
次に、第二ゲイン演算回路５２における演算処理について、図１３を用いて説明する。図１３は、本実施の形態に係る第二ゲイン演算回路５２における第二ゲイン演算方法を示すフローチャートである。
図１３に示されるように、まず、第二ゲイン演算回路５２は、第二画面データ記憶部４２が記憶する変換データに基づいて第二画面電力値を演算する（Ｓ２１）。具体的には、第二画面データ記憶部４２に記憶された水平ライン数の変換データの和を第二画面電力値として演算する。上述したとおり、第二画面電力値は、第二消費電力の一例であり、第一消費電力、及び第一消費電力の変化率に基づいて決定される。
続いて、第二ゲイン演算回路５２は、演算した第二画面電力値が予め定められた制御目標電力値を超えているかどうか判断する（Ｓ２２）。第二画面電力値が制御目標電力値を超えていなければ（Ｓ２２でＮｏ）、第二ゲインを１に設定する（Ｓ２３）。第二画面電力値が制御目標電力値を超えていれば（Ｓ２２でＹｅｓ）、第二画面電力値に対する制御目標電力値の比を１未満の第二ゲインとして演算する（Ｓ２４）。
以上のように、第二ゲインが演算される。
図９に戻り、電流制限回路４０のゲイン選択回路５５は、映像信号に乗算するゲインとして、第一ゲイン及び第二ゲインのうち一方を選択する（ゲイン選択ステップＳ３）。ゲイン選択回路５５は、第一消費電力が下降している場合には、ゲインとして第一ゲインを選択し、第一消費電力が上昇している場合には、ゲインとして第二ゲインを選択する。
続いて、電流制限回路４０のゲイン乗算回路４４は、映像信号と、ゲインとを乗算する（ゲイン乗算ステップＳ４）。ゲイン乗算回路４４は、入力された映像信号と、ゲイン選択回路５５から入力されたゲインとを乗算する。本実施の形態では、ゲイン乗算回路４４は、映像信号に含まれるＲ信号、Ｇ信号、及びＢ信号の各々にゲインを乗算する。ゲイン乗算回路４４が、ゲインを映像信号に乗算することで、画面電力値が制御目標電力値を超えている場合に、表示パネル６０が有する複数の画素に供給される電流が制限される。以上のように、本実施の形態に係る電流制限方法によれば、表示パネル６０が有する複数の画素の消費電流を制限できる。
［３．効果］
本実施の形態に係る表示装置１０の効果について、比較例に係る表示装置と比較しながら説明する。ここでは、比較例１に係る表示装置として、電流制限回路を備えない点において、本実施の形態に係る表示装置１０と相違し、その他の点において一致する表示装置を用いる。また、比較例２に係る表示装置として、従来技術の電流制限回路を備える点において、本実施の形態に係る表示装置１０と相違し、その他の点において一致する表示装置を用いる。比較例２に係る表示装置が備える電流制限回路は、映像信号に乗算するゲインとして、本実施の形態に係る第一ゲインを常に用いる点において本実施の形態に係る電流制限回路４０と相違する。
表示部７０の複数の画素の消費電力について、図１４を用いて説明する。図１４は、比較例１、比較例２、及び本実施の形態に係る各表示装置において全黒表示から全白表示に変化させる際の複数の画素での消費電力の時間波形を示すグラフである。図１４に示される例では、表示部７０を全黒表示から全白表示（つまり、最高輝度での全画素白表示）に変化させた後、全白表示に維持される。図１４には、各時点において、比較例２に係る表示部７０に表示される画像（ａ）～（ｄ）、及び、本実施の形態に係る表示部７０に表示される画像（ｅ）～（ｈ）が併せて示されている。
図１４の画像（ａ）及び（ｅ）に示されるように、図１４のグラフの時刻ｔ＝１．０［フレーム時間］においては、各表示装置の表示部７０は、いずれも全黒表示状態である。この場合、表示部７０の複数の画素に供給される電流はほぼゼロである。続いて、全白表示を示す映像信号が各表示装置に入力された場合、表示部７０の水平期間毎に、表示部７０の上端のラインから順に、黒表示から白表示に切り替えられる。ここで、比較例１に係る表示装置においては、すべてのラインにおいて表示装置に入力される映像信号どおりに白表示に切り替えられる。つまり、比較例１に係る表示装置は、映像信号に乗算されるゲインが常に１である表示装置に相当する。
比較例１に係る表示装置においては、時刻ｔ＝１．０以降に表示部７０の上端のラインから順に黒表示から最高輝度での白表示に切り替えられる。これに伴い、図１４のグラフに示されるように、消費電力は、０％から徐々に上昇し、時刻ｔ＝２．０において、１００％となる。
比較例２に係る表示装置においては、時刻ｔ＝１．０以降に表示部７０の上端のラインから順に黒表示から白表示に切り替えられる際に、上端付近のラインにおいては、映像信号どおりに最高輝度での白表示に切り替えられる。この場合、図１４のグラフに示されるように、白表示への切り替えの途中で、消費電力が制御目標電力値を超える（図１４のグラフの時刻ｔ＝１．４付近参照）。図１４に示される例では、制御目標電力値は、全画面において最高輝度で白表示を行った場合の消費電力の４０％である。このように複数の画素の消費電力が制御目標電力値を超える場合、比較例２に係る電流制限回路は、映像信号に１未満のゲイン（本実施の形態に係る第一ゲイン）を乗算する。これにより、複数の画素に供給される電流が制限される。
例えば、図１４の時刻ｔ＝１．５においては、表示部７０の上側の半分の領域に配置されたラインが黒表示から白表示に切り替えられる。比較例２に係る表示装置において、この状態では、図１４の画像（ｂ）に示されるように、電流制限回路によって映像信号の輝度が低減されるため、上端のラインから下方のラインに近づくにしたがって、白表示の輝度が低下する。具体的には、表示部７０の上端のラインは、映像信号どおりに白表示されるが、図１４の画像（ｂ）において白表示されているラインのうち最も下方に配置されているライン（つまり、表示部７０の上下方向の中央に位置するライン）は、映像信号が示す輝度より低い輝度で白表示（つまりグレー表示）される。その後、表示部７０の下半分のラインに配置された画素も、映像信号が示す輝度より低い輝度で白表示される。図１４に示される例では、時刻ｔ＝１．４程度以降にゲインは１未満となり、時刻ｔ＝２．０では、ゲインは、０．４（＝４０／１００）となる。これにより、時刻ｔ＝２．０では、図１４の画像（ｃ）に示されるように、比較例２に係る表示部７０は、表示部７０の下端に近づくほど輝度が低下する全白表示となる。時刻ｔ＝２．０では、表示部７０の上端に付近のラインにおいて、映像信号どおりの輝度で白表示されるため、複数の画素の消費電力は、制御目標電力値を大幅に超える。
時刻ｔ＝２．０から１フレーム時間の間も電流制限回路によって複数の画素に供給される電流が制限される。図１４に示される例では、ゲインは、０．４に維持される。これにより、時刻ｔ＝２．０から１垂直期間経過後の時刻ｔ＝３．０では、すべてのラインが、映像信号が示す輝度より低い輝度で全白表示される。これにより、時刻ｔ＝３．０以降において複数の画素の消費電力は、制御目標電力値以下に制限される。
以上のように比較例２に係る表示装置では、複数の画素の消費電力が一時的に大幅に制御目標電力値を超え得る。
一方、本実施の形態に係る表示装置１０の表示部７０は、図１４の画像（ｅ）に示されるように、図１４のグラフの時刻ｔ＝１．０においては、全黒表示状態である。表示パネル６０に入力される１フレーム分の映像信号が全黒表示を示す場合に表示部７０は全黒表示となる。全黒表示を示す１フレーム分の映像信号に続く１フレーム分の映像信号が全白表示を示す場合、時刻ｔ＝１．０以降では、第一消費電力は上昇する。このため、ゲイン選択回路５５は、ゲインとして第二ゲインを選択する。第二ゲインを演算する際に用いる上述したとおり、第二画面電力値は、水平期間電力換算データに感度係数を乗算した値を用いて演算される。第一消費電力が上昇する際には、感度係数は１より大きくなるため（上記式（１）参照）、第二画面電力値は、水平期間電力換算データそのものを用いて演算される第一画面電力値より大きくなる。したがって、第一消費電力が上昇する際には、第二ゲインは、第一ゲインよりも小さい。また、第二ゲインは、第一画面電力値が制御目標電力値を超える前に１未満になる。図１４の画像（ｆ）に示されるように、電流制限回路４０によって映像信号の輝度が低減されるため、画像（ｂ）と同様に、上端のラインから下方のラインに近づくにしたがって、白表示の輝度が低下する。具体的には、表示部７０の上端のラインは、映像信号どおりに白表示されるが、図１４の画像（ｂ）において白表示されているラインのうち最も下方に配置されているライン（つまり、表示部７０の上下方向の中央に位置するライン）は、映像信号が示す輝度より低く、かつ、画像（ｂ）に示される比較例２に係る表示部７０における輝度より低い輝度で白表示される。その後、表示部７０の下半分のラインに配置された画素も、映像信号が示す輝度より低く、かつ、比較例２に係る表示部７０における輝度よりも低い輝度で白表示される。これにより、時刻ｔ＝２．０では、図１４の画像（ｇ）に示されるように、本実施の形態に係る表示部７０は、表示部７０の下端に近づくほど輝度が低下する全白表示となる。
時刻ｔ＝２．０では、表示部７０の上端に付近のラインにおいて、映像信号どおりの輝度で白表示されるため、複数の画素の消費電力は、制御目標電力値を少し超える。しかしながら、第二ゲインは、比較例２に係るゲインより小さい。例えば、時刻ｔ＝２．０において、第二ゲインは、比較例に係るゲイン（０．４）より小さくなる。このため、本実施の形態に係る複数の画素の消費電力は、比較例２に係る複数の画素の消費電力より抑制される。
時刻ｔ＝２．０以降においては、黒表示から白表示への切り替えが完了し、第一消費電力は、一定となる。したがって、時刻ｔ＝２．０以降においては、感度係数は、１となるため、第二ゲインは、第一ゲインと等しくなる。このため、時刻ｔ＝２．０以降においては、比較例２に係る表示装置と同様に、本実施の形態に係る表示装置１０においても、複数の画素の消費電力は低下する。ただし、本実施の形態では、表示部７０の下端付近のラインにおいては、比較例２に係る表示部７０の下端付近のラインより、輝度が低いため、本実施の形態に係る複数の画素の消費電力は、一旦、制御目標電力値を下回る。そして、表示部７０の下端付近のラインが、比較例２と同様に比較的輝度が高い白表示に切り替えられることで、本実施の形態に係る複数の画素の消費電力は上昇し、時刻ｔ＝３．０において、制御目標電力値となる。時刻ｔ＝３．０以降において、複数の画素の消費電力は、制御目標電力値以下に制限される。
以上のように、本実施の形態に係る電流制限回路４０及び電流制限方法によれば、第一消費電力、及び第一消費電力の変化率に基づいて演算した第二ゲインを用いることで、映像信号が示す輝度が急激に増大する場合にも表示パネル６０の消費電力を抑制することが可能となる。
また、本実施の形態に係る表示装置１０において、感度係数を調整することで、複数の画素における消費電力（及び消費電流）を調整することが可能である。例えば、図１４のグラフに一点鎖線で示されるように、上記式（１）に示される感度レベルｌｖを低減することで感度係数を低減すれば、感度係数の影響を低減できる。つまり、本実施の形態に係る電流制限回路４０の電流制限特性を比較例２に係る電流制限回路の電流制限特性に近づけることができる。また、図１４のグラフに二点鎖線で示されるように、上記式（１）の感度レベルｌｖを増大させることで感度係数を増大させれば、感度係数の影響を増大させることができる。つまり、より一層電流を制限することができる。
（その他の実施の形態）
以上、本開示について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る電流制限回路などを内蔵した各種機器も本開示に含まれる。
例えば、上記実施の形態では、電流制限回路４０は表示装置１０に備えられているが、電流制限回路４０は、必ずしも表示装置１０に備えられなくてもよい。このような変形例について図１５を用いて説明する。図１５は、本変形例に係る電流制限回路４０と表示装置７１０との関係を示すブロック図である。図１５に示されるように、電流制限回路４０は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）７１２に備えられる。ＧＰＵ７１２は、画像処理用の演算装置であり、映像信号が入力されて、電流制限回路４０によってゲインが乗算された映像信号を出力する。ＧＰＵ７１２は、表示装置７１０の外部に配置される。ＧＰＵ７１２は、例えば、図１６に示されるようなＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）８０４に備えられてもよい。ＰＣ８０４は、キーボード８０６及びマウス８０７などによって操作される。表示装置７１０は、図１６に示されるモニタ８０５に備えられてもよい。モニタ８０５は、表示装置７１０を備え、ＰＣ８０４からの映像信号を表示する。また、ＧＰＵ７１２は、図１７に示されるようなハードディスクレコーダ８０８に備えられてもよい。
以上のように上記実施の形態に係る電流制限回路４０が表示装置１０に備えられない場合にも、上記実施の形態に係る電流制限回路４０と同様の効果が奏される。
また、上記実施の形態に係る表示装置１０は、図１８に示されるような薄型フラットＴＶ８０２に内蔵されてもよい。この場合にも、上記実施の形態と同様の効果が奏される。
また、上記実施の形態では、表示パネルが有する画素が、ＲＧＢの三色にそれぞれ対応する三つのサブ画素を含む構成を示したが、画素の構成はこれに限定されない。例えば、画素が、ＲＧＢＷの四色にそれぞれ対応する四つのサブ画素を含んでもよい。また表示パネルがモノクロ表示パネルである場合には、画素には、図６に示されるような単一の回路が含まれてもよい。
また、上記実施の形態では、映像信号は、ＲＧＢ信号であったが、映像信号には、ＲＧＢ信号以外の信号が含まれてもよい。つまり、映像信号は、ＲＧＢ信号を含めばよい。
また、映像信号は、ＲＧＢ信号を含む信号に限定されない。例えば、映像信号は、輝度信号を含む色差信号であってもよい。
また、上記実施の形態においては、自発光素子として、有機ＥＬ素子を用いる例を示したが、自発光素子はこれに限定されない。例えば、自発光素子として、無機ＥＬ素子などを用いてもよい。
また、上記実施の形態に係る電流制限回路４０を構成する構成要素の一部は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレイユニット、キーボード、マウスなどから構成されるコンピュータシステムであってもよい。上記ＲＡＭ又は上記ハードディスクユニットには、コンピュータプログラムが記憶されている。上記マイクロプロセッサが、当該コンピュータプログラムにしたがって動作することにより、その機能を達成する。ここでコンピュータプログラムは、所定の機能を達成するために、コンピュータに対する指令を示す命令コードが複数個組み合わされて構成されたものである。
また、上記実施の形態に係る電流制限回路４０を構成する構成要素の一部は、１個のシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）から構成されているとしてもよい。システムＬＳＩは、複数の構成部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどを含んで構成されるコンピュータシステムである。上記ＲＡＭには、コンピュータプログラムが記憶されている。上記マイクロプロセッサが、上記コンピュータプログラムにしたがって動作することにより、システムＬＳＩは、その機能を達成する。
また、上記実施の形態に係る電流制限回路４０を構成する構成要素の一部は、各装置に脱着可能なＩＣカード又は単体のモジュールから構成されているとしてもよい。上記ＩＣカード又は上記モジュールは、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどから構成されるコンピュータシステムである。上記ＩＣカード又は上記モジュールは、上記の超多機能ＬＳＩを含むとしてもよい。マイクロプロセッサが、コンピュータプログラムにしたがって動作することにより、上記ＩＣカード又は上記モジュールは、その機能を達成する。このＩＣカード又はこのモジュールは、耐タンパ性を有するとしてもよい。
また、上記実施の形態に係る電流制限回路４０を構成する構成要素の一部は、上記コンピュータプログラム又は上記デジタル信号をコンピュータで読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ－ＲＯＭ、ＤＶＤ－ＲＡＭ、ＢＤ（Ｂｌｕ－ｒａｙ（登録商標） Ｄｉｓｃ）、半導体メモリなどに記録したものとしてもよい。また、これらの記録媒体に記録されている上記デジタル信号であるとしてもよい。
また、上記実施の形態に係る電流制限回路４０を構成する構成要素の一部は、上記コンピュータプログラム又は上記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク、データ放送等を経由して伝送するものとしてもよい。
また、本開示は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、上記コンピュータプログラムからなるデジタル信号であるとしてもよい。さらに、本開示は、そのコンピュータプログラムを記録したＣＤ－ＲＯＭ等である非一時的なコンピュータ読み取り可能な記録媒体として実現してもよい。
また、本開示は、マイクロプロセッサとメモリを備えたコンピュータシステムであって、上記メモリは、上記コンピュータプログラムを記憶しており、上記マイクロプロセッサは、上記コンピュータプログラムにしたがって動作するとしてもよい。
また、上記プログラム又は上記デジタル信号を上記記録媒体に記録して移送することにより、又は上記プログラム又は上記デジタル信号を、上記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
上記実施の形態及び上記変形例をそれぞれ組み合わせてもよい。
本開示は、例えば、有機ＥＬフラットパネルディスプレイに有用であり、特に、消費電力が大きくなる大画面のディスプレイにおいて用いるのに最適である。
１０、７１０ 表示装置
４０ 電流制限回路
４１ 第一画面データ記憶部
４２ 第二画面データ記憶部
４４ ゲイン乗算回路
４５ 加重平均回路
４６ 水平期間データ演算回路
４７ 係数生成回路
４８ 乗算回路
５１ 第一ゲイン演算回路
５２ 第二ゲイン演算回路
５５ ゲイン選択回路
６０ 表示パネル
６２ 書き込み処理部
６４ 書き込み用シフトレジスタ
６８ ソースドライバ
７０ 表示部
８１、８２ ＴＦＴ
８４ コンデンサ
８５ｒ 自発光素子
７１２ ＧＰＵ
８０２ 薄型フラットＴＶ
８０４ ＰＣ
８０５ モニタ
８０６ キーボード
８０７ マウス
８０８ ハードディスクレコーダ

Claims (13)

  1. 複数の画素を有する表示パネル用の映像信号が入力され、前記複数の画素の消費電流を制限する電流制限回路であって、
    前記映像信号に対応する前記複数の画素での消費電力である第一消費電力に基づいて、前記映像信号に乗算するための第一ゲインを演算する第一ゲイン演算回路と、
    前記第一消費電力、及び前記第一消費電力の変化率に基づいて、前記映像信号に乗算するための第二ゲインを演算する第二ゲイン演算回路と、
    前記映像信号に乗算するゲインとして、前記第一ゲイン及び前記第二ゲインの一方を選択するゲイン選択回路と、
    前記映像信号と前記ゲインとを乗算するゲイン乗算回路とを備える
    電流制限回路。
  2. 前記ゲイン選択回路は、前記第一消費電力が下降している場合には、前記ゲインとして前記第一ゲインを選択し、前記第一消費電力が上昇している場合には、前記ゲインとして前記第二ゲインを選択する
    請求項１に記載の電流制限回路。
  3. 前記ゲイン選択回路は、前記第一消費電力が変化していない場合には、前記ゲインとして、前記第一ゲイン及び前記第二ゲインのうち、直前まで選択していた一方を選択する
    請求項２に記載の電流制限回路。
  4. 前記ゲイン選択回路は、前記第一消費電力の時間に対する変化を判定できない場合には、前記ゲインとして、前記第一ゲインを選択する
    請求項２又は３に記載の電流制限回路。
  5. 前記第一ゲイン演算回路は、１フレーム分の前記映像信号に対応する前記複数の画素での消費電力の予測値である第一画面電力値を演算し、
    前記第一ゲインは、前記第一画面電力値が前記複数の画素での消費電力の制御目標上限値である制御目標電力値を超える場合には、１未満である
    請求項１～４のいずれか１項に記載の電流制限回路。
  6. 前記第一ゲインは、前記第一画面電力値が前記制御目標電力値を超える場合には、前記制御目標電力値を前記第一画面電力値で除した値以下の値である
    請求項５に記載の電流制限回路。
  7. 前記第二ゲイン演算回路は、感度係数を前記映像信号に乗算した値に対応する前記複数の画素での消費電力である第二消費電力に基づいて、前記第二ゲインを演算し、
    前記感度係数は、前記第一消費電力の変化率が増大するにしたがって増大する係数である
    請求項１～６のいずれか１項に記載の電流制限回路。
  8. 前記第二ゲイン演算回路は、１フレーム分の前記映像信号に前記感度係数を乗算した値に対応する前記複数の画素での消費電力の予測値である第二画面電力値を演算し、
    前記第二ゲインは、前記第二画面電力値が前記複数の画素の消費電力の制御目標上限値である制御目標電力値を超える場合には、１未満である
    請求項７に記載の電流制限回路。
  9. 前記第二ゲインは、前記第二画面電力値が前記制御目標電力値を超える場合には、前記制御目標電力値を前記第二画面電力値で除した値以下の値である
    請求項８に記載の電流制限回路。
  10. 前記第一ゲイン演算回路及び前記第二ゲイン演算回路は、それぞれ、前記第一ゲイン及び前記第二ゲインを前記映像信号の垂直期間より短い周期毎に演算し、かつ、出力する
    請求項１～９のいずれか１項に記載の電流制限回路。
  11. 前記映像信号は、ＲＧＢ信号を含む
    請求項１～１０のいずれか１項に記載の電流制限回路。
  12. 請求項１～１１のいずれか１項に記載の電流制限回路と、
    前記表示パネルとを備える
    表示装置。
  13. 表示パネルが有する複数の画素の消費電流を制限する電流制限方法であって、
    前記表示パネル用の映像信号に対応する前記複数の画素での消費電力である第一消費電力に基づいて、前記映像信号に乗算するための第一ゲインを演算する第一ゲイン演算ステップと、
    前記第一消費電力、及び前記第一消費電力の変化率に基づいて、前記映像信号に乗算するための第二ゲインを演算する第二ゲイン演算ステップと、
    前記映像信号に乗算するゲインとして、前記第一ゲイン及び前記第二ゲインのうち一方を選択するゲイン選択ステップと、
    前記映像信号と前記ゲインとを乗算するゲイン乗算ステップとを含む
    電流制限方法。
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