JP2023100097A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の耐圧の低下を抑制しつつ、フィールドプレート電極の抵抗を低減する。【解決手段】半導体装置10は、半導体層12と、半導体層12に形成され、平面視で第1方向に延びるトレンチ14と、半導体層12上に形成された絶縁層16と、トレンチ14内に配置されたゲート電極50と、トレンチ14内に配置され、トレンチ14の深さ方向においてゲート電極50から下方に離隔されたフィールドプレート電極52とを備えている。フィールドプレート電極52は、上部60と、平面視で第1方向と直交する第2方向に上部60よりも幅広な拡幅部62とを含む。絶縁層16は、上部60と半導体層12との間に介在してトレンチ14の側壁14Aを覆う第1側壁絶縁部70と、拡幅部62と半導体層12との間に介在してトレンチ14の側壁14Aを覆う第2側壁絶縁部72とを含み、第1側壁絶縁部70は、第2方向において第2側壁絶縁部72よりも厚い。【選択図】図2
Description
本開示は、半導体装置に関する。
特許文献1には、スプリットゲート構造を有する金属-絶縁体-半導体電界効果トランジス(Metal Insulator Semiconductor Field Effect Transistor,MISFET)が開示されている。
特許文献1に記載のスプリットゲート構造のMISFETは、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に埋め込まれたフィールドプレート電極としての埋め込み電極と、ゲートトレンチの上部に埋め込まれたゲート電極とを含む。ゲート電極およびフィールドプレート電極は、ゲートトレンチ内において絶縁層によって離隔されている。
スプリットゲート構造を有する半導体装置において、例えば高速スイッチング時にフィールドプレート電極を流れる変位電流は、フィールドプレート電極の抵抗に起因してフィールドプレート電極の電位を上昇させる可能性がある。フィールドプレート電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得る。
本開示の一態様による半導体装置は、半導体層と、前記半導体層に形成され、側壁および底壁を有し、平面視で第1方向に延びるトレンチと、前記半導体層上に形成された絶縁層と、前記トレンチ内に配置されたゲート電極と、前記トレンチ内に配置され、前記トレンチの深さ方向において前記ゲート電極から下方に離隔されたフィールドプレート電極であって、前記絶縁層を介して前記ゲート電極と対向する上面を含む、フィールドプレート電極とを備えている。前記フィールドプレート電極は、前記上面を含む上部と、前記深さ方向において前記上部の下方に位置し、平面視で前記第1方向と直交する第2方向に前記上部よりも幅広な拡幅部とを含む。前記絶縁層は、前記上部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第1側壁絶縁部と、前記拡幅部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第2側壁絶縁部とを含み、前記第1側壁絶縁部は、前記第2方向において前記第2側壁絶縁部よりも厚い。
本開示の半導体装置によれば、耐圧の低下を抑制しつつ、フィールドプレート電極の抵抗を低減することができる。
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
図1は、第1実施形態による例示的な半導体装置10の概略上面図である。なお、本開示において使用される「平面視」という用語は、図1に示される互いに直交するXYZ軸のZ方向に半導体装置10を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置10をZ軸に沿って上方から視ることを指す。
半導体装置10は、例えばスプリットゲート構造を有するMISFETである。半導体装置10は、半導体層12と、半導体層12に形成されたゲートトレンチ14(トレンチともいう)と、半導体層12上に形成された絶縁層16とを含む。
半導体層12は、一例ではシリコン(Si)から形成することができる。半導体層12は、第1面12A、および第1面12Aとは反対側の第2面12Bを含み(図2参照)、第1面12Aに垂直な方向(Z方向)の厚さを有している。
ゲートトレンチ14は、半導体層12の第2面12Bに開口を有しており、Z方向に深さを有している。また、ゲートトレンチ14は、平面視でY方向に延び、X方向に幅を有している。本明細書においては、Z方向を「ゲートトレンチ14の深さ方向」、Y方向を「第1方向」、X方向を「第2方向」ともいう。したがって、ゲートトレンチ14の深さ方向は、第1方向および第2方向の双方と直交しており、第2方向は、平面視で第1方向と直交している。
ゲートトレンチ14は、半導体層12に形成された複数のゲートトレンチ14のうちの1つであってよい。複数のゲートトレンチ14(図1の例では4つのゲートトレンチ14)は、ストライプ状に整列することができる。一例では、複数のゲートトレンチ14が、平面視でX方向に等間隔で配置されていてもよい。ゲートトレンチ14内には、図2を参照して後述するゲート電極50およびフィールドプレート電極52を配置することができる。
半導体装置10は、半導体層12に形成された周縁トレンチ18をさらに含んでいてもよい。周縁トレンチ18は、ゲートトレンチ14から離隔されつつ、平面視でゲートトレンチ14を取り囲むように配置することができる。周縁トレンチ18内には、周縁トレンチ18の形状に沿って形成された周縁電極(図示略)を配置することができる。
図1に示すように、半導体層12の第2面12Bは、n型不純物を含むn-型領域20と、p型不純物を含むp-型領域22と、n型不純物を含むn+型領域24とを含むことができる。n-型領域20は、周縁トレンチ18を取り囲んでいてよい。また、p-型領域22およびn+型領域24は、周縁トレンチ18によって取り囲まれていてよい。周縁トレンチ18の存在によりp-型領域22とn+型領域24との間のpn接合界面が露出しないため、半導体装置10の耐圧を向上させることができる。
ゲートトレンチ14は、p-型領域22およびn+型領域24の両方と隣接するように配置することができる。図1の例では、n+型領域24は、Y方向において2つのp-型領域22の間に位置することができる。ゲートトレンチ14のY方向における各端部は、2つのp-型領域22のうちの1つに隣接することができ、一方、ゲートトレンチ14の中間部分は、n+型領域24に隣接することができる。
絶縁層16は、半導体層12の第2面12Bを覆うとともに、ゲートトレンチ14および周縁トレンチ18内に埋め込まれている。絶縁層16は、一例では、シリコン酸化膜(SiO2)から形成することができる。絶縁層16は、追加的または代替的に、SiO2とは異なる絶縁材料、例えばシリコン窒化膜(SiN)などから形成された膜を含んでいてもよい。
半導体装置10は、絶縁層16上に形成されたゲート配線26およびソース配線28をさらに含むことができる。ゲート配線26およびソース配線28の各々は、ゲートトレンチ14の一部と、周縁トレンチ18の一部とを覆うように配置することができる。ゲート配線26は、2つのp-型領域22のうちの一方と少なくとも部分的に重なるように配置することができる。ソース配線28は、2つのp-型領域22のうちの他方と少なくとも部分的に重なるように配置することができる。ソース配線28は、ゲート配線26から離隔されつつ、少なくともn+型領域24の全体を覆っていてよい。
ゲート配線26およびソース配線28は、チタン(Ti)、ニッケル(Ni)、金(Au)、銀(Ag)、銅(Cu)、アルミニウム(Al)、Cu合金、およびAl合金のうちの少なくとも1つから形成することができる。
半導体装置10は、複数のゲートコンタクト部30をさらに含むことができる。各ゲートコンタクト部30は、各ゲートトレンチ14内に配置されたゲート電極50(図2参照)をゲート配線26に接続することができる。ゲートコンタクト部30は、ゲート電極50とゲート配線26との間に位置する絶縁層16を貫通するようにZ方向に延びることができる。ゲートコンタクト部30は、平面視でゲートトレンチ14とゲート配線26とが重なる領域に配置することができる。より詳細には、ゲートコンタクト部30は、平面視でゲートトレンチ14の2つの端部のうちの一方とゲート配線26とが重なる領域に配置することができる。
半導体装置10は、複数のソースコンタクト部32をさらに含むことができる。各ソースコンタクト部32は、各ゲートトレンチ14内に配置されたフィールドプレート電極52(図2参照)をソース配線28に接続することができる。ソースコンタクト部32は、フィールドプレート電極52とソース配線28との間に位置する絶縁層16を貫通するようにZ方向に延びることができる。ソースコンタクト部32は、平面視でゲートトレンチ14とソース配線28とが重なる領域に配置することができる。より詳細には、ソースコンタクト部32は、平面視でゲートトレンチ14の2つの端部のうちの他方とソース配線28とが重なる領域に配置することができる。
半導体装置10は、平面視でY方向に延びる1つまたは複数のラインコンタクト部34をさらに含むことができる。ラインコンタクト部34は、平面視で少なくともn+型領域24の端から端までY方向に延びていてよい。ラインコンタクト部34は、2つの隣り合うゲートトレンチ14の間に配置することができる。ラインコンタクト部34は、半導体層12内に形成されたコンタクト領域48(図2参照)をソース配線28に接続することができる。ラインコンタクト部34は、コンタクト領域48とソース配線28との間に位置する半導体層12および絶縁層16を貫通するようにZ方向に延びることができる。
半導体装置10は、周縁トレンチ18内に配置された周縁電極(図示略)をソース配線28に接続する1つまたは複数のコンタクト部36をさらに含んでいてもよい。
ゲートコンタクト部30、ソースコンタクト部32、ラインコンタクト部34、およびコンタクト部36は、任意の金属材料から形成することができる。一例では、各コンタクト部30,32,34,36は、タングステン(W)、Ti、および窒化チタン(TiN)のうちの少なくとも1つから形成することができる。
ゲートコンタクト部30、ソースコンタクト部32、ラインコンタクト部34、およびコンタクト部36は、任意の金属材料から形成することができる。一例では、各コンタクト部30,32,34,36は、タングステン(W)、Ti、および窒化チタン(TiN)のうちの少なくとも1つから形成することができる。
図2は、図1の半導体装置10のF2-F2線に沿った概略断面図である。
半導体層12は、半導体層12の第1面12Aを含む半導体基板38と、半導体基板38上に形成され、半導体層12の第2面12Bを含むエピタキシャル層40とを含むことができる。半導体基板38は、Si基板であってよい。半導体基板38は、MISFETのドレイン領域に対応することができる。エピタキシャル層40は、Si基板上にエピタキシャル成長されたSi層であってよい。エピタキシャル層40は、ドリフト領域42と、ドリフト領域42上に形成されたボディ領域44と、ボディ領域44上に形成されたソース領域46とを含むことができる。ソース領域46は、半導体層12の第2面12Bを含むことができる。ソース領域46の上面は、図1に示すn+型領域24に対応している。エピタキシャル層40は、ラインコンタクト部34の下に位置するコンタクト領域48をさらに含むことができる。
半導体層12は、半導体層12の第1面12Aを含む半導体基板38と、半導体基板38上に形成され、半導体層12の第2面12Bを含むエピタキシャル層40とを含むことができる。半導体基板38は、Si基板であってよい。半導体基板38は、MISFETのドレイン領域に対応することができる。エピタキシャル層40は、Si基板上にエピタキシャル成長されたSi層であってよい。エピタキシャル層40は、ドリフト領域42と、ドリフト領域42上に形成されたボディ領域44と、ボディ領域44上に形成されたソース領域46とを含むことができる。ソース領域46は、半導体層12の第2面12Bを含むことができる。ソース領域46の上面は、図1に示すn+型領域24に対応している。エピタキシャル層40は、ラインコンタクト部34の下に位置するコンタクト領域48をさらに含むことができる。
ドレイン領域38(半導体基板38)は、n型不純物を含むn+型の領域であってよい。ドレイン領域38のn型不純物濃度は、1×1018cm-3以上1×1020cm-3以下とすることができる。ドレイン領域38は、50μm以上450μm以下の厚さを有していてよい。
ドリフト領域42は、ドレイン領域38よりも低い濃度のn型不純物を含むn-型の領域であってよい。ドリフト領域42のn型不純物濃度は、1×1015cm-3以上1×1018cm-3以下とすることができる。ドリフト領域42は、1μm以上25μm以下の厚さを有していてよい。
ボディ領域44は、p型不純物を含むp-型の領域であってよい。ボディ領域44のp型不純物濃度は、1×1016cm-3以上1×1018cm-3以下とすることができる。ボディ領域44は、0.5μm以上1.5μm以下の厚さを有していてよい。
ソース領域46は、ドリフト領域42よりも高い濃度のn型不純物を含むn+型の領域であってよい。ソース領域46のn型不純物濃度は、1×1019cm-3以上1×1021cm-3以下とすることができる。ソース領域46は、0.1μm以上1μm以下の厚さを有していてよい。
コンタクト領域48は、p型不純物を含むp+型の領域であってよい。コンタクト領域48のp型不純物濃度は、ボディ領域44よりも高く、1×1019cm-3以上1×1021cm-3以下とすることができる。
なお、本開示において、n型を第1導電型、およびp型を第2導電型ともいう。n型不純物は、例えば、リン(P)、ヒ素(As)などであってよい。また、p型不純物は、例えば、ホウ素(B)、アルミニウム(Al)などであってよい。
ゲートトレンチ14は、半導体層12の第2面12Bに開口を有している。ゲートトレンチ14は、側壁14Aおよび底壁14Bを有し、底壁14Bは、ドリフト領域42に隣接している。すなわち、ゲートトレンチ14は、半導体層12のソース領域46およびボディ領域44を貫通してドリフト領域42に達している。ゲートトレンチ14の深さは、1μm以上10μm以下であってよい。ゲートトレンチ14の深さは、半導体層12の第2面12Bからゲートトレンチ14の底壁14B(底壁14Bが湾曲している場合にはゲートトレンチ14の最深部)までのZ方向の距離と定義することができる。
ゲートトレンチ14の側壁14Aは、半導体層12の第2面12Bに対して垂直な方向(Z方向)に延びていてもよいし、延びていなくてもよい。一例では、側壁14Aは、ゲートトレンチ14の幅が底壁14Bに向かって小さくなるようにZ方向に対して傾斜していてもよい。また、ゲートトレンチ14の底壁14Bは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。
半導体装置10は、ゲートトレンチ14内に配置されたゲート電極50と、ゲートトレンチ14内に配置され、Z方向においてゲート電極50から下方に離隔されたフィールドプレート電極52とをさらに含むことができる。フィールドプレート電極52は、上面52Aを含み、上面52Aは、絶縁層16を介してゲート電極50と対向している。フィールドプレート電極52の上面52Aは、Z方向においてゲート電極50の下方に位置している。
ゲート電極50は、フィールドプレート電極52の上面52Aと少なくとも一部が対向している底面50Aと、底面50Aとは反対側の上面50Bとを含むことができる。ゲート電極50の底面50Aの少なくとも一部は、フィールドプレート電極52の上面52AとZ方向に対向していてよい。ゲート電極50の上面50Bは、半導体層12の第2面12Bよりも下方に位置することができる。ゲート電極50の底面50Aおよび上面50Bは、平坦であってもよいし、湾曲していてもよい。ゲート電極50は、図2に示すように略一様な幅(X方向の寸法)を有していてもよい。別の例では、ゲート電極50は、上面50Bからの距離と共に減少する幅を有していてもよい。追加的にまたは代替的に、ゲート電極50の底面50Aを含む底部が、他の部分よりもX方向に幅狭に形成されていてもよい。
絶縁層16は、ゲート電極50と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆うゲート絶縁部54を含むことができる。ゲート電極50は、ゲート絶縁部54を介して半導体層12とX方向に対向している。ゲート電極50に所定の電圧が印加されると、ゲート絶縁部54と隣接するp-型のボディ領域44内にチャネルが形成される。半導体装置10は、このチャネルを介したn+型のソース領域46とn-型のドリフト領域42との間のZ方向の電子の流れの制御を可能とすることができる。
ゲート電極50は、ドリフト領域42とボディ領域44との界面が、ゲート電極50の底面50AよりもZ方向において下方とならないような位置にあってよい。ドリフト領域42とボディ領域44との界面は、Z方向においてゲート電極50の底面50Aの位置と揃っていてもよいし、底面50Aの位置よりも上方にあってよい。
フィールドプレート電極52は、ゲートトレンチ14内において、ゲート電極50の底面50Aと、ゲートトレンチ14の底壁14Bとの間に配置されている。フィールドプレート電極52の上面52Aは、Z方向においてゲート電極50の底面50Aの下方に位置している。フィールドプレート電極52は、ソース領域46と同電位とすることができる。フィールドプレート電極52にソース電圧を印加することにより、ゲートトレンチ14内の電界集中を緩和して半導体装置10の耐圧を向上させることができる。フィールドプレート電極52の断面形状の詳細については後述する。
ゲート電極50およびフィールドプレート電極52は、一例では、導電性のポリシリコンから形成することができる。
半導体装置10は、半導体層12の第1面12Aに形成されたドレイン電極56をさらに含むことができる。ドレイン電極56は、ドレイン領域38と電気的に接続されている。ドレイン電極56は、Ti、Ni、Au、Ag、Cu、Al、Cu合金、およびAl合金のうちの少なくとも1つから形成されてもよい。
半導体装置10は、半導体層12の第1面12Aに形成されたドレイン電極56をさらに含むことができる。ドレイン電極56は、ドレイン領域38と電気的に接続されている。ドレイン電極56は、Ti、Ni、Au、Ag、Cu、Al、Cu合金、およびAl合金のうちの少なくとも1つから形成されてもよい。
図2に示される断面において、絶縁層16上にはソース配線28が形成されている。ソース配線28は、絶縁層16を覆うとともに、ラインコンタクト部34を介してコンタクト領域48と電気的に接続されている。
以下、フィールドプレート電極52およびフィールドプレート電極52の周囲を取り囲む絶縁層16についてさらに詳しく説明する。
フィールドプレート電極52は、上面52Aを含む上部60と、Z方向において上部60の下方に位置し、X方向に上部60よりも幅広な拡幅部62とを含むことができる。上部60は、拡幅部62の上面62Aから上方に延びていてよい。拡幅部62の上面62Aは、少なくとも部分的に平坦であってよい。
フィールドプレート電極52は、上面52Aを含む上部60と、Z方向において上部60の下方に位置し、X方向に上部60よりも幅広な拡幅部62とを含むことができる。上部60は、拡幅部62の上面62Aから上方に延びていてよい。拡幅部62の上面62Aは、少なくとも部分的に平坦であってよい。
フィールドプレート電極52は、Z方向において拡幅部62の下方に位置する底部64をさらに含むことができる。底部64は、X方向に拡幅部62よりも幅狭であってよい。
絶縁層16は、上部60と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第1側壁絶縁部70と、拡幅部62と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第2側壁絶縁部72とを含むことができる。第1側壁絶縁部70は、X方向において、第2側壁絶縁部72よりも厚くてよい。一例では、第2側壁絶縁部72のX方向の厚さは、第1側壁絶縁部70のX方向の厚さの20%以上80%未満であってよい。
絶縁層16は、上部60と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第1側壁絶縁部70と、拡幅部62と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第2側壁絶縁部72とを含むことができる。第1側壁絶縁部70は、X方向において、第2側壁絶縁部72よりも厚くてよい。一例では、第2側壁絶縁部72のX方向の厚さは、第1側壁絶縁部70のX方向の厚さの20%以上80%未満であってよい。
絶縁層16は、底部64と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第3側壁絶縁部74をさらに含むことができる。第3側壁絶縁部74は、X方向において、第2側壁絶縁部72よりも厚くてよい。一例では、第2側壁絶縁部72のX方向の厚さは、第3側壁絶縁部74のX方向の厚さの20%以上80%未満であってよい。本実施形態においては、第3側壁絶縁部74のX方向の厚さは、第1側壁絶縁部70のX方向の厚さと略同等であってよい。例えば、第3側壁絶縁部74のX方向の厚さと第1側壁絶縁部70のX方向の厚さとの差が第1側壁絶縁部70のX方向の厚さの10%以内である場合に、第3側壁絶縁部74のX方向の厚さが第1側壁絶縁部70のX方向の厚さと略同等であるとみなすことができる。別の例においては、第3側壁絶縁部74のX方向の厚さは、第1側壁絶縁部70のX方向の厚さと異なっていてもよい。例えば、第3側壁絶縁部74のX方向の厚さは、第1側壁絶縁部70のX方向の厚さよりも小さくてもよく、または大きくてもよい。
絶縁層16は、フィールドプレート電極52の上面52Aとゲート電極50との間に介在する中間絶縁部76をさらに含むことができる。中間絶縁部76のZ方向の厚さは、第2側壁絶縁部72のX方向の厚さよりも大きくてよい。
絶縁層16は、底部64と半導体層12との間に介在してゲートトレンチ14の底壁14Bを覆う底壁絶縁部78をさらに含むことができる。第2側壁絶縁部72のX方向の厚さは、底壁絶縁部78のZ方向の厚さよりも小さくてよい。底壁絶縁部78のZ方向の厚さは、中間絶縁部76のZ方向の厚さよりも大きくてよい。
なお、前述のゲート絶縁部54のX方向の厚さは、第2側壁絶縁部72のX方向の厚さよりも小さくてよい。
次に、図2の半導体装置10の製造方法の一例を説明する。
次に、図2の半導体装置10の製造方法の一例を説明する。
図3~図21は、半導体装置10の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図3~図21では、図2の構成要素と同様な構成要素には同一の符号を付している。
図3に示すように、製造方法は、半導体基板38上にエピタキシャル層40を形成することを含む。これにより、半導体基板38およびエピタキシャル層40を含む半導体層12が形成される。半導体基板38は、n型不純物を含むSi基板であってよい。エピタキシャル層40は、n型不純物をドーピングしながら半導体基板38上にエピタキシャル成長させたn-型のSi層であってよい。
図4は、図3に続く製造工程を示す概略断面図である。図4に示すように、製造方法は、半導体層12に側壁14Aおよび底壁14Bを有するゲートトレンチ14を形成することを含む。この工程では、半導体層12の第2面12Bに形成した所定パターンのマスク(図示せず)を用いたエッチングによりエピタキシャル層40の一部が選択的に除去される。これにより、半導体層12の第2面12Bに開口を有するゲートトレンチ14を形成することができる。
図5は、図4に続く製造工程を示す概略断面図である。図5に示すように、製造方法は、半導体層12上に第1絶縁層80を形成することを含む。第1絶縁層80は、半導体層12の第2面12Bと、ゲートトレンチ14の側壁14Aおよび底壁14Bとに沿って形成することができる。第1絶縁層80は、一例では、熱酸化法で形成されたSiO2であってよい。別の例においては、第1絶縁層80は、化学気相成長(chemical vapor deposition,CVD)法で形成されたSiO2であってもよい。
この工程において形成される第1絶縁層80の厚さを調整することにより、最終的に形成されるフィールドプレート電極52の底部64(図2参照)の寸法(例えば、X方向の寸法)を調整することができる。第1絶縁層80は、ゲートトレンチ14を完全に埋め込むほど厚くは形成されない。第1絶縁層80によって埋め込まれていないゲートトレンチ14内の空間は、後の工程において、フィールドプレート電極52の底部64を形成するために用いることができる。
図6は、図5に続く製造工程を示す概略断面図である。図6に示すように、製造方法は、第1絶縁層80上に第1導電体層82を形成することを含む。これにより、ゲートトレンチ14を、第1絶縁層80および第1導電体層82によって埋め込むことができる。第1導電体層82は、例えば導電性のポリシリコンであってよい。
図7は、図6に続く製造工程を示す概略断面図である。図7に示すように、製造方法は、第1導電体層82の一部をエッチングにより除去することを含む。この工程では、第1導電体層82がエッチングされて、半導体層12の第2面12Bを覆う第1絶縁層80を露出させる一方、ゲートトレンチ14内の第1導電体層82の上面をゲートトレンチ14の深さ方向の途中に位置させることができる。
この工程においてゲートトレンチ14内に残される第1導電体層82の上面の位置を調整することにより、最終的に形成されるフィールドプレート電極52の底部64(図2参照)の寸法(例えば、Z方向の寸法)を調整することができる。図7の例においては、第1導電体層82の上面の位置は、ゲートトレンチ14の底壁14Bに比較的近くてよい。
図8は、図7に続く製造工程を示す概略断面図である。図8に示すように、製造方法は、第1絶縁層80の一部をエッチングにより除去することを含む。この工程では、第1導電体層82の上面よりもZ方向において上方にある第1絶縁層80を部分的にエッチングすることができる。この結果、側壁14Aを覆う第1絶縁層80のうち、第1導電体層82の上面よりもZ方向において上方に位置する部分の厚さを減少させることができる。
この工程において除去されるゲートトレンチ14の側壁14A上の第1絶縁層80の厚さを調整することにより、最終的に形成されるフィールドプレート電極52の拡幅部62(図2参照)の寸法(例えば、X方向の寸法)を調整することができる。
図9は、図8に続く製造工程を示す概略断面図である。図9に示すように、製造方法は、第1絶縁層80および第1導電体層82上に第2導電体層84を形成することを含む。これにより、ゲートトレンチ14を、第1絶縁層80、第1導電体層82、および第2導電体層84によって埋め込むことができる。第2導電体層84は、例えば導電性のポリシリコンであってよい。
図10は、図9に続く製造工程を示す概略断面図である。図10に示すように、製造方法は、第2導電体層84の一部をエッチングにより除去することを含む。この工程では、第2導電体層84がエッチングされて、半導体層12の第2面12Bを覆う第1絶縁層80を露出させる一方、ゲートトレンチ14内の第2導電体層84の上面をゲートトレンチ14の深さ方向の途中に位置させることができる。
この工程においてゲートトレンチ14内に残される第2導電体層84の上面の位置を調整することにより、最終的に形成されるフィールドプレート電極52の拡幅部62(図2参照)の寸法(例えば、Z方向の寸法)を調整することができる。
図11は、図10に続く製造工程を示す概略断面図である。図11に示すように、製造方法は、第1絶縁層80および第2導電体層84上に第2絶縁層86を形成することを含む。この結果、ゲートトレンチ14内の第2導電体層84の上面が第2絶縁層86によって覆われる。第2絶縁層86は、第1絶縁層80と同様、SiO2であってよい。第2絶縁層86は、熱酸化法で形成されたSiO2、CVD法で形成されたSiO2、またはこれらの組み合わせであってもよい。以下の工程では、第1絶縁層80と第2絶縁層86とからなる絶縁層を複合絶縁層88と呼ぶ。
この工程において形成される第2絶縁層86の厚さを調整することにより、最終的に形成されるフィールドプレート電極52の上部60(図2参照)の寸法(例えば、X方向の寸法)を調整することができる。第2絶縁層86は、ゲートトレンチ14を完全に埋め込むほど厚くは形成されない。第2絶縁層86によって埋め込まれていないゲートトレンチ14内の空間は、後の工程において、フィールドプレート電極52の上部60を形成するために用いることができる。
図12は、図11に続く製造工程を示す概略断面図である。図12に示すように、製造方法は、複合絶縁層88の一部をエッチングにより除去することを含む。この工程では、第2導電体層84の上面よりもZ方向において上方にある複合絶縁層88を部分的にエッチングして、第2導電体層84の上面の少なくとも一部を露出させることができる。
この工程において除去されるゲートトレンチ14の側壁14A上の複合絶縁層88の厚さを調整することにより、最終的に形成されるフィールドプレート電極52の上部60(図2参照)の寸法(例えば、X方向の寸法)を調整することができる。この工程では、(例えば図8に示す第1絶縁層80のエッチングと比べて)深さ方向のエッチングレートが比較的大きい異方性エッチングを用いることにより、除去されるゲートトレンチ14の側壁14A上の複合絶縁層88の厚さを抑制するようにしてもよい。この工程では、第2導電体層84の上面の全てが露出されることはなく、その結果、図2に示すように、フィールドプレート電極52の上部60を、拡幅部62よりもX方向に小さい幅を有するように形成することができる。
図13は、図12に続く製造工程を示す概略断面図である。図13に示すように、製造方法は、複合絶縁層88および第2導電体層84上に第3導電体層90を形成することを含む。これにより、ゲートトレンチ14を、複合絶縁層88、第1導電体層82、第2導電体層84、および第3導電体層90によって埋め込むことができる。第3導電体層90は、例えば導電性のポリシリコンであってよい。
図14は、図13に続く製造工程を示す概略断面図である。図14に示すように、製造方法は、第3導電体層90の一部をエッチングにより除去することを含む。この工程では、第3導電体層90がエッチングされて、半導体層12の第2面12Bを覆う複合絶縁層88を露出させる一方、ゲートトレンチ14内の第3導電体層90の上面90Aをゲートトレンチ14の深さ方向の途中に位置させることができる。
この工程においてゲートトレンチ14内に残される第3導電体層90の上面90Aの位置を調整することにより、最終的に形成されるフィールドプレート電極52の上部60(図2参照)の寸法(例えば、Z方向の寸法)を調整することができる。
図15は、図14に続く製造工程を示す概略断面図である。図15に示すように、製造方法は、複合絶縁層88および第3導電体層90上に第3絶縁層92を形成することを含む。この結果、ゲートトレンチ14内の第3導電体層90の上面90Aが第3絶縁層92によって覆われる。ゲートトレンチ14は、複合絶縁層88、第1導電体層82、第2導電体層84、第3導電体層90、および第3絶縁層92によって完全に埋め込むことができる。第3絶縁層92は、複合絶縁層88と同様、SiO2であってよい。第3絶縁層92は、CVD法で形成されたSiO2、熱酸化法で形成されたSiO2、またはこれらの組み合わせであってもよい。以下の工程では、複合絶縁層88と第3絶縁層92とからなる絶縁層を複合絶縁層94と呼ぶ。
なお、図15における第1導電体層82、第2導電体層84、および第3導電体層90が、図2のフィールドプレート電極52の底部64、拡幅部62、および上部60にそれぞれ対応する。すなわち、フィールドプレート電極52は、第1導電体層82、第2導電体層84、および第3導電体層90から形成することができる。第3導電体層90の上面90Aは、フィールドプレート電極52の上面52Aに対応する。
図16は、図15に続く製造工程を示す概略断面図である。図16に示すように、製造方法は、ゲートトレンチ14内の複合絶縁層94の一部を除去することを含む。一例では、ゲートトレンチ14外の複合絶縁層94が化学機械研磨により平坦化され、次いで複合絶縁層94がエッチングされる。この結果、半導体層12の第2面12Bが露出され、ゲートトレンチ14内の複合絶縁層94の上面94Aをゲートトレンチ14の深さ方向の途中に位置させることができる。複合絶縁層94の上面94Aは、フィールドプレート電極52の上面52AよりもZ方向において上方にあってよい。複合絶縁層94の上面94Aは、図16に示すように平坦であってよい。別の例では、複合絶縁層94の上面94Aは、湾曲面および/または傾斜面を部分的に含んでいてもよい。
図17は、図16に続く製造工程を示す概略断面図である。図17に示すように、製造方法は、半導体層12およびゲートトレンチ14内の複合絶縁層94上に第4絶縁層96を形成することを含む。第4絶縁層96は、一例では、熱酸化法により形成されたSiO2であってよい。別の例においては、第4絶縁層96は、CVD法により形成されたSiO2であってよい。第4絶縁層96は、複合絶縁層94の上面94Aおよびゲートトレンチ14の側壁14Aに沿って比較的薄い厚さで形成することができる。
図18は、図17に続く製造工程を示す概略断面図である。図18に示すように、製造方法は、第4絶縁層96上に第4導電体層98を形成することを含む。この結果、ゲートトレンチ14の上部を第4導電体層98により埋め込むことができる。第4導電体層98は、例えば導電性のポリシリコンであってよい。
図19は、図18に続く製造工程を示す概略断面図である。図19に示すように、製造方法は、第4導電体層98の一部をエッチングにより除去することを含む。この結果、半導体層12の第2面12Bを覆う第4絶縁層96が露出されるとともに、第4導電体層98の上面98Bが、半導体層12の第2面12BよりもZ方向において下方に形成される。第4導電体層98の底面98Aおよび上面98Bは、図19に示すように平坦であってよい。別の例では、第4導電体層98の底面98Aおよび上面98Bのうちの少なくとも一方は、湾曲面および/または傾斜面を部分的に含んでいてもよい。
図19における第4導電体層98が、図2のゲート電極50に対応する。すなわち、第4導電体層98の底面98Aおよび上面98Bが、図2のゲート電極50の底面50Aおよび上面50Bにそれぞれ対応する。
図20は、図19に続く製造工程を示す概略断面図である。図19に示すように、製造方法は、エピタキシャル層40内にドリフト領域42、ボディ領域44、ソース領域46を形成することを含む。この工程では、マスク(図示せず)を用いたイオン注入により、n型のSi層であるエピタキシャル層40の表面(半導体層12の第2面12B)からp型不純物が注入され、次いでn型不純物が注入される。
図21は、図20に続く製造工程を示す概略断面図である。図21に示すように、製造方法は、第4絶縁層96およびゲート電極50を覆う第5絶縁層100を形成し、コンタクトトレンチ102およびコンタクト領域48を形成することを含む。
第5絶縁層100は、一例では、CVD法によって形成されてもよい。第5絶縁層100は、SiO2、SiN、またはこれらの組み合わせであってもよい。複合絶縁層94、第4絶縁層96、および第5絶縁層100を含む絶縁層が、図2に示す絶縁層16に対応する。
コンタクトトレンチ102をエッチングにより形成した後、p型不純物をコンタクトトレンチ102の底壁102Aから注入することにより、コンタクトトレンチ102の下にコンタクト領域48を形成することができる。
図21に示す工程の後、コンタクトトレンチ102内に金属(例えば、W、Ti、TiN、またはこれらの任意の組み合わせ)が埋め込まれることにより、図2に示すラインコンタクト部34を形成することができる。これと同時に、図1に示すコンタクト部30,32,36も形成することができる。絶縁層16上にゲート配線26(図1参照)およびソース配線28を形成し、半導体層12の第1面12Aにドレイン電極56(図2参照)を形成することにより、半導体装置10を得ることができる。
半導体装置10の製造方法は、順次実行される複数の製造工程を含むものとして上記に説明されているが、いくつかの製造工程は並列に実行されてもよく、および/または異なる順序で実行されてもよいことを理解されたい。また、いくつかの製造工程は省略されてもよく、いずれかの製造工程において上記の例とは異なる処理が実行されてもよい。
図22は、図1の半導体装置10のF22-F22線に沿った概略断面図であり、ここでは、ソースコンタクト部32を介してソース配線28に接続するために、フィールドプレート電極52がゲートトレンチ14の開口近傍まで引き上げられている。
フィールドプレート電極52がソースコンタクト部32と接続されている領域においても、フィールドプレート電極52は、拡幅部62および底部64を含むことができる。この領域では、フィールドプレート電極52は、拡幅部62の上に位置する引き上げ部104をさらに含むことができる。引き上げ部104は、ソースコンタクト部32を介してソース配線28に接続されている。
引き上げ部104は、X方向に拡幅部62よりも幅狭であってよい。一例では、引き上げ部104は、図2に示す上部60と同等の幅を有していてよい。絶縁層16は、引き上げ部104と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第4側壁絶縁部106をさらに含むことができる。第4側壁絶縁部106は、X方向において第2側壁絶縁部72よりも厚くてよい。
(作用)
以下、本実施形態の半導体装置10の作用について説明する。
本実施形態の半導体装置10によれば、フィールドプレート電極52は、上面52Aを含む上部60と、Z方向において上部60の下方に位置し、X方向に上部60よりも幅広な拡幅部62とを含んでいる。また、フィールドプレート電極52は、Z方向において拡幅部62の下方に位置する底部64をさらに含み、底部64は、X方向に拡幅部62よりも幅狭である。
以下、本実施形態の半導体装置10の作用について説明する。
本実施形態の半導体装置10によれば、フィールドプレート電極52は、上面52Aを含む上部60と、Z方向において上部60の下方に位置し、X方向に上部60よりも幅広な拡幅部62とを含んでいる。また、フィールドプレート電極52は、Z方向において拡幅部62の下方に位置する底部64をさらに含み、底部64は、X方向に拡幅部62よりも幅狭である。
絶縁層16は、上部60と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第1側壁絶縁部70と、拡幅部62と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第2側壁絶縁部72とを含んでいる。第1側壁絶縁部70は、X方向において第2側壁絶縁部72よりも厚い。また、絶縁層16は、底部64と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第3側壁絶縁部74をさらに含み、第3側壁絶縁部74は、X方向において第2側壁絶縁部72よりも厚い。
一般に、スプリットゲート構造を有する半導体装置において、例えば高速スイッチング時にフィールドプレート電極を流れる変位電流は、フィールドプレート電極の抵抗に起因してフィールドプレート電極の電位を上昇させる可能性がある。フィールドプレート電極の電位の上昇は、動的アバランシェ降伏現象を生じさせ得るため、フィールドプレート電極の抵抗を低減することが望ましい。ゲートトレンチ内におけるフィールドプレート電極の断面積を大きくすることによって、フィールドプレート電極の抵抗を低減することができるが、フィールドプレート電極を取り囲む絶縁層の厚さが相対的に薄くなる。電界集中が生じやすい領域(例えば、フィールドプレート電極の上部および/または底部の近傍)において絶縁層の厚さが薄いことは、半導体装置の耐圧を低下させる可能性がある。
この点、本実施形態の半導体装置10では、拡幅部62を設けることでフィールドプレート電極52の抵抗を低減しつつ、比較的厚い第1側壁絶縁部70および第3側壁絶縁部74を設けることで半導体装置10の耐圧の低下を抑制することができる。
(効果)
本実施形態の半導体装置10は、以下の利点を有する。
(1)フィールドプレート電極52は、上面52Aを含む上部60と、Z方向において上部60の下方に位置し、X方向に上部60よりも幅広な拡幅部62とを含んでいる。また、絶縁層16は、上部60と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第1側壁絶縁部70と、拡幅部62と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第2側壁絶縁部72とを含んでいる。第1側壁絶縁部70は、X方向において第2側壁絶縁部72よりも厚い。
本実施形態の半導体装置10は、以下の利点を有する。
(1)フィールドプレート電極52は、上面52Aを含む上部60と、Z方向において上部60の下方に位置し、X方向に上部60よりも幅広な拡幅部62とを含んでいる。また、絶縁層16は、上部60と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第1側壁絶縁部70と、拡幅部62と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第2側壁絶縁部72とを含んでいる。第1側壁絶縁部70は、X方向において第2側壁絶縁部72よりも厚い。
この構成によれば、拡幅部62を設けることにより、フィールドプレート電極52の断面積を増加させることができるため、フィールドプレート電極52の抵抗を低減することができる。一方、電界集中の生じやすいフィールドプレート電極52の上部60の近傍にある第1側壁絶縁部70を比較的厚くすることができるため、半導体装置10の耐圧の低下を抑制することができる。これにより、耐圧の低下を抑制しつつ、フィールドプレート電極52の抵抗を低減することができる。
(2)絶縁層16は、フィールドプレート電極52の上面52Aとゲート電極50との間に介在する中間絶縁部76をさらに含むことができ、中間絶縁部76のZ方向の厚さは、第2側壁絶縁部72のX方向の厚さよりも大きい。この構成によれば、電界集中の生じやすいフィールドプレート電極52の上部60の近傍にある中間絶縁部76を比較的厚くすることができるため、半導体装置10の耐圧の低下を抑制することができる。
(3)第2側壁絶縁部72のX方向の厚さは、第1側壁絶縁部70のX方向の厚さの20%以上80%未満であってよい。この構成によれば、第1側壁絶縁部70の電界ストレス耐性を維持しつつ、フィールドプレート電極52の抵抗を低減することができる。
(4)フィールドプレート電極52は、Z方向において拡幅部62の下方に位置する底部64をさらに含むことができ、底部64は、X方向に拡幅部62よりも幅狭である。また、絶縁層16は、底部64と半導体層12との間に介在してゲートトレンチ14の側壁14Aを覆う第3側壁絶縁部74をさらに含むことができ、第3側壁絶縁部74は、X方向において、第2側壁絶縁部72よりも厚い。この構成によれば、電界集中の生じやすいフィールドプレート電極52の底部64の近傍にある第3側壁絶縁部74を比較的厚くすることができるため、半導体装置10の耐圧の低下を抑制することができる。
(5)第2側壁絶縁部72のX方向の厚さは、第3側壁絶縁部74のX方向の厚さの20%以上80%未満であってよい。この構成によれば、第3側壁絶縁部74の電界ストレス耐性を維持しつつ、フィールドプレート電極52の抵抗を低減することができる。
(6)絶縁層16は、底部64と半導体層12との間に介在してゲートトレンチ14の底壁14Bを覆う底壁絶縁部78をさらに含むことができ、底壁絶縁部78のZ方向の厚さは、第2側壁絶縁部72のX方向の厚さよりも大きい。この構成によれば、電界集中の生じやすいフィールドプレート電極52の底部64の近傍にある底壁絶縁部78を比較的厚くすることができるため、半導体装置10の耐圧の低下を抑制することができる。
(7)底壁絶縁部78のZ方向の厚さは、中間絶縁部76のZ方向の厚さよりも大きくてよい。この構成によれば、フィールドプレート電極52の上部60近傍よりも、底部64近傍において電界強度がより強い場合に、半導体装置10の耐圧の低下を効果的に抑制することができる。
[変更例]
上記した実施形態は、以下のようにさらに変更して実施することができる。
・第1側壁絶縁部70のX方向の厚さおよび第3側壁絶縁部74のX方向の厚さは、任意に変更することができる。図23は、変更例1による半導体装置200の概略断面図である。図23において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
上記した実施形態は、以下のようにさらに変更して実施することができる。
・第1側壁絶縁部70のX方向の厚さおよび第3側壁絶縁部74のX方向の厚さは、任意に変更することができる。図23は、変更例1による半導体装置200の概略断面図である。図23において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
図23に示される半導体装置200は、第3側壁絶縁部74が、X方向において第1側壁絶縁部70よりも厚いという点で、図2に示す半導体装置10と相違している。変更例1においては、フィールドプレート電極52の上部60は、X方向に底部64よりも幅広であり、この結果、第3側壁絶縁部74は、X方向において第1側壁絶縁部70よりも厚い。
この構成によれば、フィールドプレート電極52の上部60近傍よりも、底部64近傍において電界強度がより強い場合に、半導体装置10の耐圧の低下を効果的に抑制することができる。また、フィールドプレート電極52の上部60の幅が比較的大きいため、フィールドプレート電極52の抵抗をさらに低減することができる。
代替的に、フィールドプレート電極52の底部64近傍よりも、上部60近傍において電界強度がより強い場合には、第1側壁絶縁部70が、X方向において第3側壁絶縁部74よりも厚くなるようにしてもよい。
・フィールドプレート電極52の底部64および上部60の形状は、任意に変更することができる。図24は、変更例2による半導体装置300の概略断面図である。図24において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
図24に示される半導体装置300は、フィールドプレート電極52の底部64が、拡幅部62からの距離とともに減少する幅を有するという点で、図2に示す半導体装置10と相違している。変更例2においては、第3側壁絶縁部74のX方向の厚さは、ゲートトレンチ14の底壁14Bに向かって増加している。
この構成によれば、フィールドプレート電極52の底部64の幅が徐々に減少するため、フィールドプレート電極52の抵抗を低減しつつ、半導体装置10の耐圧の低下を抑制することができる。
代替的に、フィールドプレート電極52の上部60の幅が、拡幅部62からの距離と共に減少してもよい。
・フィールドプレート電極52は、上部60および拡幅部62を含み、底部64を含んでいなくてもよい。図25は、変更例3による半導体装置400の概略断面図である。図25において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
・フィールドプレート電極52は、上部60および拡幅部62を含み、底部64を含んでいなくてもよい。図25は、変更例3による半導体装置400の概略断面図である。図25において、半導体装置10と同様の構成要素には同じ符号が付されている。また、半導体装置10と同様な構成要素については詳細な説明を省略する。
図25に示される半導体装置400は、フィールドプレート電極52が、底部64を含んでいないという点で、半導体装置10と相違している。変更例3においては、フィールドプレート電極52のうち、拡幅部62の占める割合が比較的大きいため、フィールドプレート電極52の抵抗を低減することができる。
・フィールドプレート電極52の上部60、拡幅部62、および底部64のZ方向の寸法は、任意に変更することができる。
例えば、拡幅部62のZ方向の寸法を比較的小さく(例えば、上部60のZ方向の寸法および/または底部64のZ方向の寸法よりも小さく)してもよい。この結果、フィールドプレート電極52の抵抗の低減効果は小さくなるものの、比較的厚い第1側壁絶縁部70および第3側壁絶縁部74がZ方向に広く形成されることで、半導体装置10の耐圧を向上させることができる。一例では、フィールドプレート電極52の底部64のZ方向の寸法を比較的大きく(例えば、上部60のZ方向の寸法および/または拡幅部62のZ方向の寸法よりも大きく)することによって、ゲートトレンチ14の底部に埋め込まれた絶縁層16の電界ストレス耐性の低下をより抑制することができる。
例えば、拡幅部62のZ方向の寸法を比較的小さく(例えば、上部60のZ方向の寸法および/または底部64のZ方向の寸法よりも小さく)してもよい。この結果、フィールドプレート電極52の抵抗の低減効果は小さくなるものの、比較的厚い第1側壁絶縁部70および第3側壁絶縁部74がZ方向に広く形成されることで、半導体装置10の耐圧を向上させることができる。一例では、フィールドプレート電極52の底部64のZ方向の寸法を比較的大きく(例えば、上部60のZ方向の寸法および/または拡幅部62のZ方向の寸法よりも大きく)することによって、ゲートトレンチ14の底部に埋め込まれた絶縁層16の電界ストレス耐性の低下をより抑制することができる。
あるいは、拡幅部62のZ方向の寸法を比較的大きく(例えば、上部60のZ方向の寸法および/または底部64のZ方向の寸法よりも大きく)してもよい。例えば、半導体装置10の耐圧が十分確保されている場合には、拡幅部62のZ方向の寸法を比較的大きくすることができる。この結果、フィールドプレート電極52の抵抗をさらに低減することができる。
・周縁トレンチ18は、矩形枠状のトレンチではなく、複数のゲートトレンチ14の両側に配置された2つの直線状のトレンチであってもよい。
・上記実施形態において、半導体層12内の各領域の導電型が反転された構造が採用されてもよい。すなわち、p型の領域がn型の領域とされ、n型の領域がp型の領域とされてもよい。
・上記実施形態において、半導体層12内の各領域の導電型が反転された構造が採用されてもよい。すなわち、p型の領域がn型の領域とされ、n型の領域がp型の領域とされてもよい。
・ゲート配線26およびソース配線28を含む層の上に、さらなる配線構造が形成されていてもよい。
本明細書に記載の様々な例のうちの1つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書に記載の様々な例のうちの1つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「AおよびBのうちの少なくとも1つ」とは、「Aのみ、または、Bのみ、または、AおよびBの両方」を意味するものとして理解されるべきである。
本明細書で使用される「~上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「~上に」と「~の上方に」の意味を含む。したがって、「第1層が第2層上に形成される」という表現は、或る実施形態では第1層が第2層に接触して第2層上に直接配置され得るが、他の実施形態では第1層が第2層に接触することなく第2層の上方に配置され得ることが意図される。すなわち、「~上に」という用語は、第1層と第2層との間に他の層が形成される構造を排除しない。
本明細書で使用される「~上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「~上に」と「~の上方に」の意味を含む。したがって、「第1層が第2層上に形成される」という表現は、或る実施形態では第1層が第2層に接触して第2層上に直接配置され得るが、他の実施形態では第1層が第2層に接触することなく第2層の上方に配置され得ることが意図される。すなわち、「~上に」という用語は、第1層と第2層との間に他の層が形成される構造を排除しない。
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
例えば、本明細書で使用されるZ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造(例えば、図1に示される構造)は、本明細書で説明されるZ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、X軸方向が鉛直方向であってもよく、またはY軸方向が鉛直方向であってもよい。
[付記]
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
(付記1)
半導体層(12)と、
前記半導体層(12)に形成され、側壁(14A)および底壁(14B)を有し、平面視で第1方向に延びるトレンチ(14)と、
前記半導体層(12)上に形成された絶縁層(16)と、
前記トレンチ(14)内に配置されたゲート電極(50)と、
前記トレンチ(14)内に配置され、前記トレンチ(14)の深さ方向において前記ゲート電極(50)から下方に離隔されたフィールドプレート電極(52)であって、前記絶縁層(16)を介して前記ゲート電極(50)と対向する上面(52A)を含む、フィールドプレート電極(52)と
を備え、
前記フィールドプレート電極(52)は、前記上面(52A)を含む上部(60)と、前記深さ方向において前記上部(60)の下方に位置し、平面視で前記第1方向と直交する第2方向に前記上部(60)よりも幅広な拡幅部(62)とを含み、
前記絶縁層(16)は、前記上部(60)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆う第1側壁絶縁部(70)と、前記拡幅部(62)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆う第2側壁絶縁部(72)とを含み、前記第1側壁絶縁部(70)は、前記第2方向において前記第2側壁絶縁部(72)よりも厚い、
半導体装置。
半導体層(12)と、
前記半導体層(12)に形成され、側壁(14A)および底壁(14B)を有し、平面視で第1方向に延びるトレンチ(14)と、
前記半導体層(12)上に形成された絶縁層(16)と、
前記トレンチ(14)内に配置されたゲート電極(50)と、
前記トレンチ(14)内に配置され、前記トレンチ(14)の深さ方向において前記ゲート電極(50)から下方に離隔されたフィールドプレート電極(52)であって、前記絶縁層(16)を介して前記ゲート電極(50)と対向する上面(52A)を含む、フィールドプレート電極(52)と
を備え、
前記フィールドプレート電極(52)は、前記上面(52A)を含む上部(60)と、前記深さ方向において前記上部(60)の下方に位置し、平面視で前記第1方向と直交する第2方向に前記上部(60)よりも幅広な拡幅部(62)とを含み、
前記絶縁層(16)は、前記上部(60)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆う第1側壁絶縁部(70)と、前記拡幅部(62)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆う第2側壁絶縁部(72)とを含み、前記第1側壁絶縁部(70)は、前記第2方向において前記第2側壁絶縁部(72)よりも厚い、
半導体装置。
(付記2)
前記絶縁層(16)は、前記フィールドプレート電極(52)の前記上面(52A)と前記ゲート電極(50)との間に介在する中間絶縁部(76)をさらに含み、前記中間絶縁部(76)の前記深さ方向の厚さは、前記第2側壁絶縁部(72)の前記第2方向の厚さよりも大きい、付記1に記載の半導体装置。
前記絶縁層(16)は、前記フィールドプレート電極(52)の前記上面(52A)と前記ゲート電極(50)との間に介在する中間絶縁部(76)をさらに含み、前記中間絶縁部(76)の前記深さ方向の厚さは、前記第2側壁絶縁部(72)の前記第2方向の厚さよりも大きい、付記1に記載の半導体装置。
(付記3)
前記フィールドプレート電極(52)の上部(60)は、前記深さ方向において前記拡幅部(62)の上面(62A)から上方に延びている、付記1または2に記載の半導体装置。
前記フィールドプレート電極(52)の上部(60)は、前記深さ方向において前記拡幅部(62)の上面(62A)から上方に延びている、付記1または2に記載の半導体装置。
(付記4)
前記第2側壁絶縁部(72)の前記第2方向の厚さは、前記第1側壁絶縁部(70)の前記第2方向の厚さの20%以上80%未満である、付記1~3のうちのいずれか1つに記載の半導体装置。
前記第2側壁絶縁部(72)の前記第2方向の厚さは、前記第1側壁絶縁部(70)の前記第2方向の厚さの20%以上80%未満である、付記1~3のうちのいずれか1つに記載の半導体装置。
(付記5)
前記フィールドプレート電極(52)は、前記深さ方向において前記拡幅部(62)の下方に位置する底部(64)をさらに含み、前記底部(64)は、前記第2方向に前記拡幅部(62)よりも幅狭であり、
前記絶縁層(16)は、前記底部(64)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆う第3側壁絶縁部(74)をさらに含み、前記第3側壁絶縁部(74)は、前記第2方向において前記第2側壁絶縁部(72)よりも厚い、付記1~4のうちのいずれか1つに記載の半導体装置。
前記フィールドプレート電極(52)は、前記深さ方向において前記拡幅部(62)の下方に位置する底部(64)をさらに含み、前記底部(64)は、前記第2方向に前記拡幅部(62)よりも幅狭であり、
前記絶縁層(16)は、前記底部(64)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆う第3側壁絶縁部(74)をさらに含み、前記第3側壁絶縁部(74)は、前記第2方向において前記第2側壁絶縁部(72)よりも厚い、付記1~4のうちのいずれか1つに記載の半導体装置。
(付記6)
前記第2側壁絶縁部(72)の前記第2方向の厚さは、前記第3側壁絶縁部(74)の前記第2方向の厚さの20%以上80%未満である、付記5に記載の半導体装置。
前記第2側壁絶縁部(72)の前記第2方向の厚さは、前記第3側壁絶縁部(74)の前記第2方向の厚さの20%以上80%未満である、付記5に記載の半導体装置。
(付記7)
前記第3側壁絶縁部(74)の前記第2方向の厚さは、前記第1側壁絶縁部(70)の前記第2方向の厚さと同等である、付記5または6に記載の半導体装置。
前記第3側壁絶縁部(74)の前記第2方向の厚さは、前記第1側壁絶縁部(70)の前記第2方向の厚さと同等である、付記5または6に記載の半導体装置。
(付記8)
前記第3側壁絶縁部(74)の前記第2方向の厚さは、前記第1側壁絶縁部(70)の前記第2方向の厚さよりも大きい、付記5または6に記載の半導体装置。
前記第3側壁絶縁部(74)の前記第2方向の厚さは、前記第1側壁絶縁部(70)の前記第2方向の厚さよりも大きい、付記5または6に記載の半導体装置。
(付記9)
前記底部(64)は、前記拡幅部(62)からの距離とともに減少する幅を有し、
前記第3側壁絶縁部(74)の前記第2方向の厚さは、前記トレンチ(14)の前記底壁(14B)に向かって増加している、付記5または6に記載の半導体装置。
前記底部(64)は、前記拡幅部(62)からの距離とともに減少する幅を有し、
前記第3側壁絶縁部(74)の前記第2方向の厚さは、前記トレンチ(14)の前記底壁(14B)に向かって増加している、付記5または6に記載の半導体装置。
(付記10)
前記絶縁層(16)は、前記底部(64)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記底壁(14B)を覆う底壁絶縁部(78)をさらに含み、前記底壁絶縁部(78)の前記深さ方向の厚さは、前記第2側壁絶縁部(72)の前記第2方向の厚さよりも大きい、付記5~9のうちのいずれか1つに記載の半導体装置。
前記絶縁層(16)は、前記底部(64)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記底壁(14B)を覆う底壁絶縁部(78)をさらに含み、前記底壁絶縁部(78)の前記深さ方向の厚さは、前記第2側壁絶縁部(72)の前記第2方向の厚さよりも大きい、付記5~9のうちのいずれか1つに記載の半導体装置。
(付記11)
前記絶縁層(16)は、前記フィールドプレート電極(52)の前記上面(52A)と前記ゲート電極(50)との間に介在する中間絶縁部(76)をさらに含み、前記底壁絶縁部(78)の前記深さ方向の厚さは、前記中間絶縁部(76)の前記深さ方向の厚さよりも大きい、付記10に記載の半導体装置。
前記絶縁層(16)は、前記フィールドプレート電極(52)の前記上面(52A)と前記ゲート電極(50)との間に介在する中間絶縁部(76)をさらに含み、前記底壁絶縁部(78)の前記深さ方向の厚さは、前記中間絶縁部(76)の前記深さ方向の厚さよりも大きい、付記10に記載の半導体装置。
(付記12)
前記絶縁層(16)は、前記ゲート電極(50)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆うゲート絶縁部(54)をさらに含み、前記ゲート絶縁部(54)の前記第2方向の厚さは、前記第2側壁絶縁部(72)の前記第2方向の厚さよりも小さい、付記1~11のうちのいずれか1つに記載の半導体装置。
前記絶縁層(16)は、前記ゲート電極(50)と前記半導体層(12)との間に介在して前記トレンチ(14)の前記側壁(14A)を覆うゲート絶縁部(54)をさらに含み、前記ゲート絶縁部(54)の前記第2方向の厚さは、前記第2側壁絶縁部(72)の前記第2方向の厚さよりも小さい、付記1~11のうちのいずれか1つに記載の半導体装置。
(付記13)
前記半導体層(12)は、
第1導電型のドリフト領域(42)と、
前記ドリフト領域(42)上に形成された第2導電型のボディ領域(44)と、
前記ボディ領域(44)上に形成された第1導電型のソース領域(46)と
を含む、付記1~12のうちのいずれか1つに記載の半導体装置。
前記半導体層(12)は、
第1導電型のドリフト領域(42)と、
前記ドリフト領域(42)上に形成された第2導電型のボディ領域(44)と、
前記ボディ領域(44)上に形成された第1導電型のソース領域(46)と
を含む、付記1~12のうちのいずれか1つに記載の半導体装置。
(付記14)
前記トレンチ(14)は、前記ソース領域(46)および前記ボディ領域(44)を貫通して前記ドリフト領域(42)に達している、付記13に記載の半導体装置。
前記トレンチ(14)は、前記ソース領域(46)および前記ボディ領域(44)を貫通して前記ドリフト領域(42)に達している、付記13に記載の半導体装置。
(付記15)
前記第1側壁絶縁部(70)は、前記ドリフト領域(42)と隣接している、付記13または14に記載の半導体装置。
前記第1側壁絶縁部(70)は、前記ドリフト領域(42)と隣接している、付記13または14に記載の半導体装置。
(付記16)
前記拡幅部(62)の前記深さ方向の寸法は、前記底部(64)の前記深さ方向の寸法よりも小さい、付記5~11のうちのいずれか1つに記載の半導体装置。
前記拡幅部(62)の前記深さ方向の寸法は、前記底部(64)の前記深さ方向の寸法よりも小さい、付記5~11のうちのいずれか1つに記載の半導体装置。
(付記17)
前記拡幅部(62)の前記深さ方向の寸法は、前記上部(60)の前記深さ方向の寸法よりも小さい、付記1~16のうちのいずれか1つに記載の半導体装置。
前記拡幅部(62)の前記深さ方向の寸法は、前記上部(60)の前記深さ方向の寸法よりも小さい、付記1~16のうちのいずれか1つに記載の半導体装置。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法(製造プロセス)以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
10,200,300,400…半導体装置
12…半導体層
12A…第1面
12B…第2面
14…ゲートトレンチ
14A…側壁
14B…底壁
16…絶縁層
18…周縁トレンチ
20…n-型領域
22…p-型領域
24…n+型領域
26…ゲート配線
28…ソース配線
30…ゲートコンタクト部
32…ソースコンタクト部
34…ラインコンタクト部
36…コンタクト部
38…半導体基板(ドレイン領域)
40…エピタキシャル層
42…ドリフト領域
44…ボディ領域
46…ソース領域
48…コンタクト領域
50…ゲート電極
52…フィールドプレート電極
52A…上面
54…ゲート絶縁部
56…ドレイン電極
60…上部
62…拡幅部
64…底部
70…第1側壁絶縁部
72…第2側壁絶縁部
74…第3側壁絶縁部
76…中間絶縁部
78…底壁絶縁部
80…第1絶縁層
82…第1導電体層
84…第2導電体層
86…第2絶縁層
88,94…複合絶縁層
90…第3導電体層
92…第3絶縁層
96…第4絶縁層
98…第4導電体層
100…第5絶縁層
102…コンタクトトレンチ
104…引き上げ部
106…第4側壁絶縁部
12…半導体層
12A…第1面
12B…第2面
14…ゲートトレンチ
14A…側壁
14B…底壁
16…絶縁層
18…周縁トレンチ
20…n-型領域
22…p-型領域
24…n+型領域
26…ゲート配線
28…ソース配線
30…ゲートコンタクト部
32…ソースコンタクト部
34…ラインコンタクト部
36…コンタクト部
38…半導体基板(ドレイン領域)
40…エピタキシャル層
42…ドリフト領域
44…ボディ領域
46…ソース領域
48…コンタクト領域
50…ゲート電極
52…フィールドプレート電極
52A…上面
54…ゲート絶縁部
56…ドレイン電極
60…上部
62…拡幅部
64…底部
70…第1側壁絶縁部
72…第2側壁絶縁部
74…第3側壁絶縁部
76…中間絶縁部
78…底壁絶縁部
80…第1絶縁層
82…第1導電体層
84…第2導電体層
86…第2絶縁層
88,94…複合絶縁層
90…第3導電体層
92…第3絶縁層
96…第4絶縁層
98…第4導電体層
100…第5絶縁層
102…コンタクトトレンチ
104…引き上げ部
106…第4側壁絶縁部
Claims (15)
- 半導体層と、
前記半導体層に形成され、側壁および底壁を有し、平面視で第1方向に延びるトレンチと、
前記半導体層上に形成された絶縁層と、
前記トレンチ内に配置されたゲート電極と、
前記トレンチ内に配置され、前記トレンチの深さ方向において前記ゲート電極から下方に離隔されたフィールドプレート電極であって、前記絶縁層を介して前記ゲート電極と対向する上面を含む、フィールドプレート電極と
を備え、
前記フィールドプレート電極は、前記上面を含む上部と、前記深さ方向において前記上部の下方に位置し、平面視で前記第1方向と直交する第2方向に前記上部よりも幅広な拡幅部とを含み、
前記絶縁層は、前記上部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第1側壁絶縁部と、前記拡幅部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第2側壁絶縁部とを含み、前記第1側壁絶縁部は、前記第2方向において前記第2側壁絶縁部よりも厚い、
半導体装置。 - 前記絶縁層は、前記フィールドプレート電極の前記上面と前記ゲート電極との間に介在する中間絶縁部をさらに含み、前記中間絶縁部の前記深さ方向の厚さは、前記第2側壁絶縁部の前記第2方向の厚さよりも大きい、請求項1に記載の半導体装置。
- 前記フィールドプレート電極の上部は、前記深さ方向において前記拡幅部の上面から上方に延びている、請求項1または2に記載の半導体装置。
- 前記第2側壁絶縁部の前記第2方向の厚さは、前記第1側壁絶縁部の前記第2方向の厚さの20%以上80%未満である、請求項1~3のうちのいずれか一項に記載の半導体装置。
- 前記フィールドプレート電極は、前記深さ方向において前記拡幅部の下方に位置する底部をさらに含み、前記底部は、前記第2方向に前記拡幅部よりも幅狭であり、
前記絶縁層は、前記底部と前記半導体層との間に介在して前記トレンチの前記側壁を覆う第3側壁絶縁部をさらに含み、前記第3側壁絶縁部は、前記第2方向において前記第2側壁絶縁部よりも厚い、請求項1~4のうちのいずれか一項に記載の半導体装置。 - 前記第2側壁絶縁部の前記第2方向の厚さは、前記第3側壁絶縁部の前記第2方向の厚さの20%以上80%未満である、請求項5に記載の半導体装置。
- 前記第3側壁絶縁部の前記第2方向の厚さは、前記第1側壁絶縁部の前記第2方向の厚さと同等である、請求項5または6に記載の半導体装置。
- 前記第3側壁絶縁部の前記第2方向の厚さは、前記第1側壁絶縁部の前記第2方向の厚さよりも大きい、請求項5または6に記載の半導体装置。
- 前記底部は、前記拡幅部からの距離とともに減少する幅を有し、
前記第3側壁絶縁部の前記第2方向の厚さは、前記トレンチの前記底壁に向かって増加している、請求項5または6に記載の半導体装置。 - 前記絶縁層は、前記底部と前記半導体層との間に介在して前記トレンチの前記底壁を覆う底壁絶縁部をさらに含み、前記底壁絶縁部の前記深さ方向の厚さは、前記第2側壁絶縁部の前記第2方向の厚さよりも大きい、請求項5~9のうちのいずれか一項に記載の半導体装置。
- 前記絶縁層は、前記フィールドプレート電極の前記上面と前記ゲート電極との間に介在する中間絶縁部をさらに含み、前記底壁絶縁部の前記深さ方向の厚さは、前記中間絶縁部の前記深さ方向の厚さよりも大きい、請求項10に記載の半導体装置。
- 前記絶縁層は、前記ゲート電極と前記半導体層との間に介在して前記トレンチの前記側壁を覆うゲート絶縁部をさらに含み、前記ゲート絶縁部の前記第2方向の厚さは、前記第2側壁絶縁部の前記第2方向の厚さよりも小さい、請求項1~11のうちのいずれか一項に記載の半導体装置。
- 前記半導体層は、
第1導電型のドリフト領域と、
前記ドリフト領域上に形成された第2導電型のボディ領域と、
前記ボディ領域上に形成された第1導電型のソース領域と
を含む、請求項1~12のうちのいずれか一項に記載の半導体装置。 - 前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達している、請求項13に記載の半導体装置。
- 前記第1側壁絶縁部は、前記ドリフト領域と隣接している、請求項13または14に記載の半導体装置。
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