JP2023092425A - ストレージフラグメンテーションを定量化し性能低下を予測するための記憶システム及び方法 - Google Patents

ストレージフラグメンテーションを定量化し性能低下を予測するための記憶システム及び方法 Download PDF

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Abstract

Figure 2023092425000001
【課題】ストレージフラグメンテーションを定量化し性能低下を予測するための記憶システム及び方法を提供する。
【解決手段】記憶システムは、複数の論理ブロックアドレス範囲のそれぞれについてのメモリフラグメンテーションレベルを決定する。所与の論理ブロックアドレス範囲についてのメモリフラグメンテーションレベルは、メモリのフラグメンテーションの現在の状態において当該論理ブロックアドレス範囲を読み出すのに必要とされるメモリセンスの数と、フラグメンテーションがないと想定して当該論理ブロックアドレス範囲を読み出すのに必要とされるメモリセンスの数とに従って、決定される。メモリフラグメンテーションレベルは、メモリフラグメンテーションレベルの増加が逐次読み出し性能の減少をもたらすということにおいて、当該論理ブロックアドレス範囲についての逐次読み出し性能と相関する。
【選択図】図４

Description

記憶システムのメモリのフラグメンテーションは、記憶システムの性能を低減し得る。このようなフラグメンテーションは、ホストが更新をメモリ内に以前に記憶されたファイルに書き込むときに起こり得る。経時的に、フラグメンテーションのレベルが増加し得、性能の劣化の増加をもたらす。記憶システムの性能を増加させるために、パーソナルコンピュータなどの電子デバイスは、ファイルの論理アドレスが断片化された場合、ファイルシステムデフラグメンテーション動作を実行することができる。
一実施形態の不揮発性記憶システムのブロック図である。
一実施形態の記憶モジュールを示すブロック図である。
一実施形態の階層記憶システムを示すブロック図である。
一実施形態による、図１Ａに示す不揮発性記憶システムのコントローラの構成要素を示すブロック図である。
一実施形態による、図１Ａに示す不揮発性記憶システムの構成要素を示すブロック図である。
一実施形態のホスト及び記憶システムのブロック図である。
一実施形態のホスト、コントローラ、及びメモリダイのブロック図である。
メモリセンスのパーセンテージの増加につれての逐次読み出し低下を示す一実施形態のグラフである。
逐次読み出し低下とフラグメンテーションレベルとの間の相関関係を示す一実施形態のグラフである。
ストレージフラグメンテーションを定量化し性能低下を予測するための一実施形態の方法のフローチャートである。
以下の実施形態は、概して、ストレージフラグメンテーションを定量化し性能低下を予測するための記憶システム及び方法に関する。一実施形態では、メモリとコントローラとを備える記憶システムが提示されている。コントローラは、メモリの複数の論理ブロックアドレス範囲のそれぞれについてのメモリフラグメンテーションレベルを、（ｉ）メモリのフラグメンテーションの現在の状態において当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスと、（ｉｉ）フラグメンテーションがないと想定して当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスとに従って、決定し、決定されたメモリフラグメンテーションレベルと相関する逐次読み出し性能の減少を予測するように構成されている。
別の実施形態において、メモリの複数の論理ブロックアドレス範囲のそれぞれについてメモリフラグメンテーションレベルを、（ｉ）メモリのフラグメンテーションの現在の状態において当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスと、（ｉｉ）フラグメンテーションがないと想定して当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスとから、計算することと、計算されたメモリフラグメンテーションレベルと相関する逐次読み出し性能の減少を予測することを含む方法が提供されている。更に別の実施形態では、メモリと、複数の論理ブロックアドレス範囲のそれぞれについてメモリフラグメンテーションレベルを決定するための手段と、メモリフラグメンテーションレベルに基づいて、逐次読み出し性能の減少を予測するための手段とを備える記憶システムが提供されている。他の実施形態が提供されており、単独で又は組み合わせて使用されてもよい。
ここで図面を参照すると、これらの実施形態の態様の実装において使用するのに好適な記憶システムが、図１Ａ～図１Ｃに示されている。図１Ａは、本明細書に記載の主題の一実施形態による（本明細書では記憶デバイス又は単にデバイスと称されることがある）不揮発性記憶システム１００を示すブロック図である。図１Ａを参照すると、不揮発性記憶システム１００は、コントローラ１０２と、１つ以上の不揮発性メモリダイ１０４から構成され得る不揮発性メモリとを含む。本明細書で使用される際、ダイという用語は、単一の半導体基板上に形成されている、不揮発性メモリセルと、これらの不揮発性メモリセルの物理的動作を管理するための関連付けられた回路との集合体を指す。コントローラ１０２は、ホストシステムとインターフェースし、不揮発性メモリダイ１０４への読み出し、プログラム、及び消去動作のためのコマンドシーケンスを送信する。
コントローラ１０２（コントローラ１０２は、不揮発性メモリコントローラ（例えば、フラッシュ、抵抗性ランダムアクセスメモリ（Resistive Random-Access Memory、ＲｅＲＡＭ）、相変化メモリ（Phase-Change Memory、ＰＣＭ）、又は磁気抵抗性ランダムアクセスメモリ（Magneto-Resistive Random-Access Memory、ＭＲＡＭ）コントローラ）であってもよい）は、処理回路、マイクロプロセッサ又はプロセッサ、及びコンピュータ可読媒体の形態をとることができ、コンピュータ可読媒体は、例えば、（マイクロ）プロセッサ、ロジックゲート、スイッチ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、プログラム可能ロジックコントローラ、及び埋め込みマイクロコントローラによって実行可能なコンピュータ可読プログラムコード（例えば、ファームウェア）を記憶する。コントローラ１０２は、以下に記載しフロー図に示す様々な機能を実行するためのハードウェア及び／又はファームウェアで構成され得る。また、コントローラの内部にあるとして図に示す構成要素のうちのいくつかはまた、コントローラの外部に記憶されてもよく、他の構成要素が使用されてもよい。追加的に、「と動作可能に通信する」という語句は、と直接通信する、又はと１つ以上の構成要素を介して間接的に（有線又は無線）通信することを意味し得、これは、本明細書において図示及び記載されていることがあり、又は図示及び記載されていないことがある。
本明細書で使用される際、不揮発性メモリコントローラは、不揮発性メモリに記憶されたデータを管理しコンピュータ又は電子デバイスなどのホストと通信するデバイスである。不揮発性メモリコントローラは、本明細書に記載の特定の機能に加えて、様々な機能を有することができる。例えば、不揮発性メモリコントローラは、不揮発性メモリが適切に動作していることを確実にし、不良の不揮発性メモリセルをマッピングし出し（map out）、将来の故障セルと置換される予備セルを割り当てるために、メモリをフォーマットすることができる。予備セルのうちのある部分は、不揮発性メモリコントローラを動作させ他の特徴を実装するためのファームウェアを保持するために使用され得る。動作において、ホストがデータを不揮発性メモリから読み出す又はデータを不揮発性メモリに書き込む必要があるときに、ホストは不揮発性メモリコントローラと通信することができる。ホストが、データがそれに読み出される／書き込まれる論理アドレスを提供する場合、不揮発性メモリコントローラは、ホストから受信された論理アドレスを不揮発性メモリ内の物理アドレスに変換することができる。（代替的に、ホストが、物理アドレスを提供することができる。）不揮発性メモリコントローラはまた、（そうでなければ繰り返しそれに書き込まれる特定のメモリセルブロックのウェアを回避するために書き込みを分散させる）ウェアレベリング及び（ブロックが満杯になった後、有効なデータページのみを新たなブロックに移動させ、このため、フルブロックが消去及び再使用され得る）ガーベッジコレクションなどを含むがこれらに限定されない様々なメモリ管理機能を実行することができる。また、特許請求の範囲に記載の「手段」のための構造は、例えば、コントローラに、記載されている機能を実行するために動作させるように必要に応じてプログラム又は製造される、本明細書に記載のコントローラの構造のうちのいくつか又は全てを含むことができる。
不揮発性メモリダイ１０４は、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル及び／又はＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性記憶媒体を含み得る。メモリセルは、固体（例えば、フラッシュ）メモリセルの形態をとることができ、１回プログラム可能、複数回プログラム可能、又は多数回プログラム可能であり得る。メモリセルはまた、シングルレベルセル（Single-Level Cell、ＳＬＣ）、マルチレベルセル（Multiple-Level Cell、ＭＬＣ）、トリプルレベルセル（Triple-Level Cell、ＴＬＣ）、クワッドレベルセル（Quad-Level Cell、ＱＬＣ）であり得、又は現在既知である若しくは今後開発される他のメモリセルレベル技術を使用し得る。また、メモリセルは、二次元的に又は三次元的に作製され得る。
コントローラ１０２と不揮発性メモリダイ１０４との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであってもよい。一実施形態では、記憶システム１００は、セキュアデジタル（Secure Digital、ＳＤ）又はマイクロセキュアデジタル（Micro Secure Digital、マイクロＳＤ）カード（又はＵＳＢ、ＳＳＤなど）などのカードベースシステムであってもよい。代替の実施形態では、記憶システム１００は、埋め込み記憶システムの一部分であってもよい。
図１Ａに示す例では、（本明細書では記憶モジュールと称されることがある）不揮発性記憶システム１００は、コントローラ１０２と不揮発性メモリダイ１０４との間に単一のチャネルを含み、本明細書に記載の主題は、単一のメモリチャネルを有することに限定されない。例えば、（図１Ｂ及び図１Ｃに示すものなど）いくつかの記憶システムアーキテクチャでは、２つ、４つ、８つ、又はこれ以上のメモリチャネルが、コントローラの能力に依存して、コントローラとメモリデバイスとの間に存在し得る。本明細書に記載の実施形態のうちのいずれでは、単一のチャネルが図に示されている場合でも、単一より多いチャネルが、コントローラとメモリダイとの間に存在し得る。
図１Ｂは、複数の不揮発性記憶システム１００を含む記憶モジュール２００を示す。したがって、記憶モジュール２００は、記憶コントローラ２０２を含み得、記憶コントローラ２０２は、ホスト及び記憶システム２０４とインターフェースし、記憶システム２０４は、複数の不揮発性記憶システム１００を含む。記憶コントローラ２０２と不揮発性記憶システム１００との間のインターフェースは、シリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect express、ＰＣＩｅ）インターフェース、又はダブルデータレート（Double-Data-Rate、ＤＤＲ）インターフェースなどのバスインターフェースであってもよい。一実施形態では、記憶モジュール２００は、ラップトップコンピュータ及びタブレットコンピュータなどのサーバＰＣ又はポータブルコンピューティングデバイスにおいて見出されるような、ソリッドステートドライブ（Solid State Drive、ＳＳＤ）、又は不揮発性デュアルインラインメモリモジュール（Non-Volatile Dual In-line Memory Module、ＮＶＤＩＭＭ）であってもよい。
図１Ｃは、階層記憶システムを示すブロック図である。階層記憶システム２５０は、複数の記憶コントローラ２０２を含み、複数の記憶コントローラ２０２のそれぞれは、個々の記憶システム２０４を制御する。ホストシステム２５２は、記憶システム内のメモリにバスインターフェースを介してアクセスし得る。一実施形態では、バスインターフェースは、不揮発性メモリエクスプレス（Non-Volatile Memory express、ＮＶＭｅ）又はファイバチャネルオーバイーサネット（Fiber Channel over Ethernet、ＦＣｏＥ）インターフェースであってもよい。一実施形態では、図１Ｃに示すシステムは、データセンタ又は大容量記憶装置が必要とされる他の場所において見出されるような、複数のホストコンピュータによってアクセス可能であるラックマウント可能な大容量記憶システムであってもよい。
図２Ａは、コントローラ１０２の構成要素をより詳細に示すブロック図である。コントローラ１０２は、ホストとインターフェースするフロントエンドモジュール１０８と、１つ以上の不揮発性メモリダイ１０４とインターフェースするバックエンドモジュール１１０と、ここで詳細に説明する機能を実行する様々な他のモジュールとを含む。モジュールは、例えば、他の構成要素との使用のために設計されたパッケージ化された機能ハードウェアユニット、関連する機能の特定の機能を通常実行する（マイクロ）プロセッサ若しくは処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部分、又はより大きいシステムとインターフェースする自己完結型のハードウェア若しくはソフトウェア構成要素の形態をとり得る。コントローラ１０２は、本明細書では、ＮＡＮＤコントローラ又はフラッシュコントローラと称され得ることがあるが、コントローラ１０２は、任意の好適なメモリ技術とともに使用され得ることを理解されたく、このうちのいくつかの例が、以下に提供されている。
コントローラ１０２のモジュールを再び参照すると、バッファマネージャ／バスコントローラ１１４は、ランダムアクセスメモリ（Random Access Memory、ＲＡＭ）１１６内のバッファを管理し、コントローラ１０２の内部バス調停を制御する。読み出し専用メモリ（Read Only Memory、ＲＯＭ）１１８は、システム起動コードを記憶する。コントローラ１０２から分離して位置するとして図２Ａに示すが、他の実施形態では、ＲＡＭ １１６及びＲＯＭ １１８の一方又は両方がコントローラ内に位置してもよい。更に他の実施形態では、ＲＡＭ及びＲＯＭの一部分が、コントローラ１０２内及びコントローラ外の両方に位置し得る。
フロントエンドモジュール１０８は、ホストインターフェース１２０及び物理層インターフェース（Physical Layer Interface、ＰＨＹ）１２２を含み、ホストインターフェース１２０及びＰＨＹ １２２は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供する。ホストインターフェース１２０のタイプの選択は、使用されているメモリのタイプに依存し得る。ホストインターフェース１２０の例としては、ＳＡＴＡ、ＳＡＴＡエクスプレス、シリアルアタッチドスモールコンピュータシステムインターフェース（Serially Attached Small Computer System Interface、ＳＡＳ）、ファイバチャネル、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）、ＰＣＩｅ、及びＮＶＭｅが挙げられるが、これらに限定されない。ホストインターフェース１２０は、典型的には、データ、制御信号、及びタイミング信号についての転送を容易にする。
バックエンドモジュール１１０は、エラー訂正コード（Error Correction Code、ＥＣＣ）エンジン１２４を含み、ＥＣＣエンジン１２４は、ホストから受信されたデータバイトをコード化し、不揮発性メモリから読み出されたデータバイトを復号及びエラー訂正をする。コマンドシーケンサ１２６は、不揮発性メモリダイ１０４に送信されるプログラムコマンドシーケンス及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。独立ドライブの冗長配列（Redundant Array of Independent Drive、ＲＡＩＤ）モジュール１２８は、ＲＡＩＤパリティの生成及び失敗したデータの回復を管理する。ＲＡＩＤパリティは、メモリデバイス１０４内に書き込まれているデータのための完全性保護の追加のレベルとして使用され得る。いくつかのケースでは、ＲＡＩＤモジュール１２８は、ＥＣＣエンジン１２４の一部分であってもよい。メモリインターフェース１３０は、コマンドシーケンスを不揮発性メモリダイ１０４に提供し、状態情報を不揮発性メモリダイ１０４から受信する。一実施形態では、メモリインターフェース１３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（ＤＤＲ）インターフェースであり得る。フラッシュ制御層１３２は、バックエンドモジュール１１０の全体的な動作を制御する。
記憶システム１００はまた、外部電気的インターフェース、外部ＲＡＭ、抵抗器、コンデンサ、又はコントローラ１０２とインターフェースし得る他の構成要素などの他の分離した構成要素１４０を含む。代替の実施形態では、物理層インターフェース１２２、ＲＡＩＤモジュール１２８、メディア管理層１３８、及びバッファ管理／バスコントローラ１１４のうちの１つ以上は、コントローラ１０２内で必要でない任意選択の構成要素である。
図２Ｂは、不揮発性メモリダイ１０４の構成要素をより詳細に示すブロック図である。不揮発性メモリダイ１０４は、周辺回路１４１及び不揮発性メモリ配列１４２を含む。不揮発性メモリ配列１４２は、データを記憶するために使用される不揮発性メモリセルを含む。不揮発性メモリセルは、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、ＮＡＮＤフラッシュメモリセル、並びに／又は二次元及び／若しくは三次元構成におけるＮＯＲフラッシュメモリセルを含む任意の好適な不揮発性メモリセルであってもよい。不揮発性メモリダイ１０４は、データをキャッシュするデータキャッシュ１５６を更に含む。周辺回路１４１は、状態情報をコントローラ１０２に提供する状態マシン１５２を含む。
再び図２Ａを参照すると、（本明細書ではフラッシュ変換層（Flash Translation Layer、ＦＴＬ）と称される、又はより一般に、メモリがフラッシュでないことがある場合、「メディア管理層」と称される）フラッシュ制御層１３２は、フラッシュエラーを処理し、ホストとインターフェースする。特に、ファームウェア内のアルゴリズムであり得るＦＴＬは、メモリ管理の内部に関与し、ホストからの書き込みをメモリ１０４内への書き込みに変換する。メモリ１０４は、制限された耐久性を有することがあり、複数のページ内にのみ書き込まれ得、及び／又は、メモリ１０４がメモリセルのブロックとして消去されない限り、書き込まれないことがあるため、ＦＴＬが、必要とされることがある。ＦＴＬは、ホストに可視でない可能性がある、メモリ１０４のこれらの潜在的制限を理解する。したがって、ＦＴＬは、ホストからの書き込みをメモリ１０４内への書き込みに変換することを試みる。
ＦＴＬは、（本明細書では、テーブル又はデータ構造と称されることがある）論理から物理アドレス（Logical-to-Physical address、Ｌ２Ｐ）マップ及び割り当てられたキャッシュメモリを含んでもよい。このようにして、ＦＴＬは、ホストからの論理ブロックアドレス（Logical Block Address、「ＬＢＡ」）をメモリ１０４内の物理アドレスに変換する。ＦＴＬは、電力オフ回復（このため、ＦＴＬのデータ構造は、急な電力損失の事象において回復され得る）、及びウェアレベリング（このため、メモリブロックにわたるウェアは、故障のより大きい機会をもたらし得るあるブロックの過剰ウェアを防止するように一様である）などを含むがこれらに限定されない他の特徴を含むことができる。
再び図面を参照すると、図３は、一実施形態のホスト３００及び（本明細書では、デバイスと称されることがある）記憶システム１００のブロック図である。ホスト３００は、コンピュータ、携帯電話、デジタルカメラ、タブレット、ウェアラブルデバイス、デジタルビデオレコーダ、監視システムなどを含むがこれらに限定されない任意の好適な形態をとることができる。ホスト３００は、プロセッサ３３０を備え、プロセッサ３３０は、記憶システムのメモリ１０４（例えば、不揮発性メモリダイ）内に記憶するために、（例えば、ホストのメモリ３４０（例えば、ＤＲＡＭ）内に最初に記憶された）データを記憶システム１００に送信するように構成されている。ホスト３００及び記憶システム１００は、図３では別個のボックスとして示されているが、記憶システム１００は、ホスト３００内に統合されてもよく、記憶システム１００は、ホスト３００に取り外し可能に接続されてもよく、記憶システム１００及びホスト３００は、ネットワークを介して通信することができることに留意されたい。また、メモリ１０４は、記憶システム１００内に統合されてもよく、又は記憶システム１００に取り外し可能に接続されてもよいことに留意されたい。
上記のように、記憶システムのメモリのフラグメンテーションは、記憶システムの性能を減少させることがある。ホスト（例えば、電話又はラップトップ）が古くなるにつれて（例えば、実地において１年を超える動作後）ストレージを一貫した高性能に保つことは、携帯端末産業及び消費財産業にとって大きな課題及び痛点であり、多くの相手先商標製造会社（Original Equipment Manufacturer、ＯＥＭ）及び記憶システムベンダーが、この課題を解決しようとしている。記憶デバイスにおいて経時的に観察される性能の劣化の主な理由の１つは、記憶媒体（メモリ）におけるＮＡＮＤ物理フラグメンテーションに関係し、ＮＡＮＤ物理フラグメンテーションは、ホスト論理ブロックアドレス（ＬＢＡ）範囲内のホストファイルシステムレイアウトに整合しない。これは、ホストＬＢＡ範囲上に逐次的に存在するファイル又はファイルの一部分が、物理ＮＡＮＤレベルで断片化され得ることを意味する。この状況は、ＮＡＮＤメモリがランダムにアクセスされないという基本的なＮＡＮＤ属性に起因して、記憶システムにおいて非常に頻繁に起こり得る。結果として、ホストファイルシステムによって書き込まれるファイルへの全ての「その場更新（update in place）」（すなわち、既に書き込まれたＬＢＡの再書き込み）は、ＮＡＮＤに順次書き込まれる必要があり、これは、以前に書き込まれたＮＡＮＤブロックにおいて無効化（「ホール（hole）」を作成する。ファイルが依然としてホストＬＢＡ範囲上に逐次的に存在しつつ、ファイルシステムのこの基本的な動作は、記憶物理媒体におけるフラグメンテーションレベルを徐々に増加させる。ホストが、断片化されたファイル又は断片化されたファイルの一部分の逐次読み出しを実行したときに、経験される性能は、断片化されたファイルを読み取るのに必要とされるＮＡＮＤデータセンス動作の数の増加に起因して、著しく低下し得る。
この状況は、ファイルシステムの挙動がＮＡＮＤの物理的制限と整合しないことに起因して、記憶システムにおいて非常に頻繁に起こり得るため、記憶システム１００が多くの（例えば、数十の）断片化されたファイルで終了する状況があり得る。任意の所与のファイルのデフラグメンテーション（「デフラグ」）プロセスは、追加の書き込みを作成し、記憶システム１００の書き込み増幅率（Write Amplification Factor、ＷＡＦ）、耐久性、及び待機時間に影響を与え得るため、このプロセスは、コストのかかるプロセスである。このため、ホスト３００又は記憶システム１００は、断片化されたファイルの間で優先順位付けし、デフラグメンテーションプロセスによって最も利益を得るファイルを選択する必要があり得る。
いくつかのホストファイルシステムは、ファイルフラグメンテーションレベルを計算及び定量化するための機構を有する。例えば、ＦＳ＿ＩＯＣ＿ＦＩＥＭＡＰは、ファイルエクステントマッピングを得て論理フラグメンテーションレベルを理解するためにＦ２ＦＳファイルシステムによって使用される入出力制御（Input-Output Control、ＩＯＣＴＬ）である。しかしながら、この機構は、ファイルシステムに可視であるファイルＬＢＡマッピングのみに基づく。ファイルは、上記のように、ホストＬＢＡ範囲上で逐次的存在するが、この機構は、メモリ１０４内のフラグメンテーションの実際のレベルを定量化せず、これは、記憶システム１００内の内部アルゴリズム及び分析によって行われ得る。
別の手法では、記憶システム１００は、物理ファイルフラグメンテーション条件を徐々に改善し逐次読み出し性能の経時的な劣化を防止するために、コントローラ１０２によって内部的に（例えば、ファームウェアにおいて）実行される自動デフラグメンテーション解決策を提供するように構成され得る。例えば、コントローラ１０２は、コントローラ１０２がＮＡＮＤ読み出しページサイズよりも大きいホスト読み出しのそれぞれについて実行するデータセンスの数を監視するように構成され得る。この方法は、断片化されたＮＡＮＤページの全てのホスト読み出しにおいて実行され得る。
一実施形態では、コントローラ１０２は、デフラグ動作のためのＬＢＡ範囲間の優先順位付けを可能にするために、（ファイルに対応してもよく又はファイルに対応しなくてもよい）ＬＢＡ範囲ごとに全体的なデフラグメンテーション尺度を計算するように構成されている。コントローラ１０２はまた、学習システム、警告機構、又は任意の他のシステム回復実施の一部分として使用され得るファイル読み出し性能低下を予測するように構成され得る。より具体的には、コントローラ１０２は、（コントローラ１０２又はホスト３００によって作成され得る）ＬＢＡ範囲マップを参照してストレージ物理フラグメンテーションレベルを定量化し、ＬＢＡ範囲のそれぞれについての物理フラグメンテーションのレベルを定量化し、ＬＢＡ範囲のそれぞれについての予想される性能低下のレベルを評価し、デフラグメンテーションのための最も重大なケース（例えば、最も大きい逐次読み出し性能低下が予想されるケース）を識別及び優先順位付けし、システム学習、警告、又は回復方法の一部分として性能低下予測を統合するように構成され得る。
以下の段落は、例示的な実施形態の詳細を提供する。これらは単に例であり、他の実装が使用され得ることを理解されたい。したがって、これらの例の詳細は、例において明示的に記載されていない限り、特許請求の範囲と解釈されるべきではない。
再び図面を参照すると、図４は、一実施形態のホスト１００及び記憶システム構成要素（コントローラ１０２及びメモリダイ１０４）のブロック図である。図４に示すように、この実施形態でのコントローラ１０２は、ＬＢＡマッピングモジュール４００及びフラグメンテーションレベルモジュール４１０を備える。ＬＢＡマッピングモジュール４００は、特定のファイルに関係してもよく又は特定のファイルに関係しなくてもよいＬＢＡ範囲のマップを作成するように構成されている。上記のように、代替の実施形態では、ＬＢＡ範囲のマップは、ホスト３００又は別のエンティティによって作成される。フラグメンテーションレベルモジュール４１０は、以下に記載するスキャン及び式の計算を実行するように構成されている。これらの２つのモジュールは、別個のモジュールとして図４に示されているが、これらのモジュールは、組み合わされてもよいことを理解されたい。また、一方又は両方のモジュールは、本明細書に記載されており図面に示す機能を提供するために、ソフトウェア／ファームウェア及び／又はハードウェアで実装されてもよい。
これらの実施形態は、相関関係が、ＮＡＮＤセンスの数の増加と、ファイルをメモリ１０４から読み出す間に観察される性能低下との間にあることを認識する。この相関関係は、メモリ１０４に逐次的に書き込まれた１つのＧＢファイルについて図５のグラフに示されている。図５に示すように、ＮＡＮＤセンスの数が増加するにつれて、逐次読み出しの性能が減少する。より具体的には、グラフの左端は、ファイルの最大逐次読み出し性能を示す。ファイルのランダム書き込み及び逐次読み出しの繰り返しサイクルが実行されるにつれて、ランダム書き込みペイロードはサイクルごとに徐々に増加する。モデル分析の結果は、逐次読み出し性能が、ＮＡＮＤセンスの数が増加するにつれて徐々の劣化を経験することを示す。
一実施形態では、コントローラ１０２は、ＮＡＮＤセンス動作の数に基づいて、所与のファイル又はＬＢＡマッピングのストレージフラグメンテーションレベル及び予想される性能低下を定義する。これを行うために、コントローラ１０２は、（例えば、図５に示すように）ＮＡＮＤセンス増加比と予想される性能低下との間の相関関係に基づく式を使用することができる。最初に、コントローラ１０２は、ＬＢＡマッピングの論理から物理マッピングテーブルをスキャンすることができる。このスキャンに基づいて、コントローラ１０２は、ＬＢＡ範囲を読み出すのに必要とされるＮＡＮＤセンスの数を決定することができる。これは、「ａｃｔｕａｌＮＡＮＤＳｅｎｓｅｓ」として定義される。加えて、コントローラ１０２は、物理フラグメンテーションが全くない場合、ＬＢＡ範囲を読み出すのに必要とされたＮＡＮＤセンスの数として「ｂｅｓｔＮＡＮＤＳｅｎｓｅｓ」を計算することができる。次いで、「ｂｅｓｔＮＡＮＤＳｅｎｓｅｓ」及び「ａｃｔｕａｌＮＡＮＤＳｅｎｓｅｓ」に基づいて、コントローラ１０２は、以下の式を使用して物理フラグメンテーションレベルを定量化することができる。
Figure 2023092425000002
図６は、逐次読み出し低下とフラグメンテーションレベルとの間の相関関係を示すグラフである。図６は、フラグメンテーションレベル式が、所与のＬＢＡ範囲についての予想される性能低下を＋／－１０％の分解能で予測することができることを示す。この予測は、記憶システム１００又はホスト３００内のタスクの優先順位付けのために使用され得る。この予測はまた、予想される性能レベル低下が、ある予め構成された閾値を下回るときにフラグを立てるために、記憶システム１００又はホスト３００のための警告通知又は機構として使用され得、これは、デフラグメンテーション／回復アクションが実行されるべきであることを示すことができる。
図７は、ストレージフラグメンテーションを定量化し性能低下を予測するための一実施形態の方法のフローチャート７００である。図７に示すように、物理フラグメンテーションレベル尺度に基づいて記憶システムをデフラグするための方法が提供されている（動作（act）７１０）。ここで、コントローラ１０２は、相関ＬＢＡ範囲マップを作成する（動作７２０）。上記のように、ＬＢＡ範囲は、ファイルに関係してもよく、又はファイルに関係しなくてもよく、ＬＢＡ範囲マップは、記憶システム１００の代わりに、ホスト３００又は別のエンティティによって作成されてもよい。次いで、コントローラ１０２は、上記の式に基づいて、ＬＢＡ範囲のそれぞれについての物理フラグメンテーションのレベルを定量化する（動作７３０）。次いで、コントローラ１０２は、ＬＢＡ範囲のそれぞれについての予想される性能低下のレベルを評価する（動作７４０）。その後、コントローラ１０２は、デフラグメンテーションのための最も重大なケース（すなわち、最も大きい逐次読み出し性能低下が予想されるケース）を識別及び優先順位付けする（動作７５０）。コントローラ１０２は、性能予測方法を、学習システム、警告機構、又は任意の他のシステム回復実施の一部分として使用することができる（動作７６０）。
これらの実施形態に関連付けられたいくつかの利点がある。例えば、これらの実施形態は、メモリ１０４が物理的に断片化されているがＬＢＡ範囲が逐次であるときに、記憶システム１００又はホスト３００が、コストのかかるデフラグメンテーション動作を優先させることを可能にする。これは、全体的なシステム性能及びユーザエクスペリエンスと、このようなデフラグメンテーションプロセスが記憶システム１００に課す書き込み増幅率、耐久性、及び待機時間ヒットとの間のより良好なトレードオフをもたらす。これらの実施形態はまた、ある閾値が超えられたときに警告又は回復推奨が提案／トリガされる、予測ベースの学習システム／機構／人工知能（Artificial Intelligence、ＡＩ）アルゴリズムのために使用され得る。
最後に、上記のように、任意の好適なタイプのメモリが使用され得る。半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（Static Random Access Memory、「ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、ＲｅＲＡＭ、電気的消去可能プログラム可能読み出し専用メモリ（Electrically Erasable Programmable Read Only Memory、「ＥＥＰＲＯＭ」）、（ＥＥＰＲＯＭのサブセットとも考えられる）フラッシュメモリ、強誘電性ランダムアクセスメモリ（Ferroelectric Random Access Memory、「ＦＲＡＭ」）、及びＭＲＡＭなどの不揮発性メモリデバイス、並びに情報を記憶することが可能である他の半導体素子を含む。これらのタイプのメモリデバイスのそれぞれは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。
メモリデバイスは、受動素子及び／又は能動素子から、任意の組み合わせで形成されてもよい。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これらは、いくつかの実施形態では、抗ヒューズ、相変化材料などの抵抗スイッチング記憶素子、及び任意選択で、ダイオードなどのステアリング素子（steering element）を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これらは、いくつかの実施形態では、浮遊ゲート、導電性ナノ粒子、又は電荷蓄積誘電材料などの電荷蓄積領域を含む素子を含む。
複数のメモリ素子は、複数のメモリ素子が直列に接続されているように、又は複数のメモリ素子のそれぞれが個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤメモリ配列は、配列がストリングが複数のメモリストリングから構成されているように構成され得、複数のメモリストリングにおいて、ストリングは、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子から構成されている。代替的に、メモリ素子は、素子のそれぞれが個々にアクセス可能であるように構成され得、例えば、ＮＯＲメモリ配列であるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は、例であり、メモリ素子は、別法で構成されてもよい。
基板内及び／又は基板の上に位置する半導体メモリ素子は、二次元（two Dimensional、２Ｄ）メモリ構造、三次元（three Dimensional、３Ｄ）メモリ構造などのように、二次元又は三次元で配置され得る。
２Ｄメモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置されている。典型的には、２Ｄメモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延びる平面（例えば、ｘｚ方向平面）に配置されている。基板は、ウェハであってもよく、ウェハの上又はウェハ内に、メモリ素子の層が形成されており、又は基板は、メモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。
メモリ素子は、複数の行及び／又は列などの整列した配列において単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子はそれぞれ、２つ以上の電極、又はビット線及びワード線などの接触線を有し得る。
３Ｄメモリ配列は、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置されており、これによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｙ方向は、基板の主表面に実質的に垂直であり、ｘ及びｚ方向は、基板の主表面に実質的に平行である）の構造を形成する。
非限定的な例として、３Ｄメモリ構造は、複数の２Ｄメモリデバイスレベルのスタックとして垂直に配置され得る。別の非限定的な例として、３Ｄメモリ配列は、列のそれぞれが複数のメモリ素子を列のそれぞれにおいて有する複数の垂直列（例えば、基板の主表面に実質的に垂直に、すなわちｙ方向に延びる列）として配置され得る。列は、２Ｄ構成、例えば、ｘｚ平面に配置されてもよく、素子が複数の垂直にスタックされたメモリ平面上にあるメモリ素子の３Ｄ配置をもたらす。三次元のメモリ素子の他の構成がまた、３Ｄメモリ配列を構築することができる。
非限定的な例として、３Ｄ ＮＡＮＤメモリ配列では、メモリ素子は、ＮＡＮＤストリングを単一の水平（例えば、ｘｚ）メモリデバイスレベル内に形成するように一緒に結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するように一緒に結合され得る。他の３Ｄ構成が、企図され得、他の３Ｄ構成では、いくつかのＮＡＮＤストリングは、メモリ素子を単一のメモリレベルで含み、他のストリングは、複数のメモリレベルにわたるメモリ素子を含む。３Ｄメモリ配列はまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。
典型的には、モノリシック３Ｄメモリ配列では、１つ以上のメモリデバイスレベルは、単一の基板の上に形成されている。任意選択で、モノリシック３Ｄメモリ配列はまた、１つ以上のメモリ層を少なくとも部分的に単一の基板内に有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック３Ｄ配列では、配列のメモリデバイスレベルのそれぞれを構築する層は、典型的には、配列の下にあるメモリデバイスレベルの層上に形成されている。しかしながら、モノリシック３Ｄメモリ配列の隣接するメモリデバイスレベルの層は、共有されてもよく、又はメモリデバイスレベル間に介在する層を有してもよい。
次いで、同様に、二次元配列は、別個に形成されてもよく、次いで、一緒にパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシックスタックメモリは、メモリレベルを別個の基板上に形成することと、次いで、メモリレベルを互いの上にスタックすることとによって構築され得る。基板は、薄くてもよく、又はスタックの前にメモリデバイスレベルから除去されてもよいが、メモリデバイスレベルは、最初に、別個の基板の上に形成されるため、結果として得られるメモリ配列は、モノリシック３Ｄメモリ配列ではない。更に、複数の２Ｄメモリ配列又は３Ｄメモリ配列（モノリシック又は非モノリシック）は、別個のチップ上に形成されてもよく、次いで、一緒にパッケージ化されてスタックチップメモリデバイスを形成してもよい。
関連付けられた回路は、典型的には、メモリ素子の動作及びメモリ素子との通信のために必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読み出しなどの機能を達成するためにメモリ素子を制御及び駆動するために使用される回路を有し得る。これの関連付けられた回路は、メモリ素子と同じ基板上及び／又は別個の基板上にあってもよい。例えば、メモリ読み出し書き込み動作のためのコントローラは、別個のコントローラチップ上及び／又はメモリ素子と同じ基板上に位置し得る。
本発明は、記載されている２Ｄ及び３Ｄの構造に限定されず、本明細書で説明されているように及び当業者によって理解されるように、本発明の精神及び範囲内の全ての関連するメモリ構造を網羅することが、当業者には理解されよう。
前述の詳細な説明は、本発明がとり得る選択された形態の例示として理解され、本発明の定義として理解されないことが意図されている。全ての均等物を含む以下の特許請求の範囲のみが、特許請求されている発明の範囲を定義することが意図されている。最後に、本明細書に記載の実施形態のうちのいずれかの任意の態様は、単独で又は互いと組み合わせて使用され得ることに留意されたい。

Claims (20)

  1. メモリと、
    前記メモリに結合されたコントローラと
    を備える記憶システムであって、前記コントローラは、
    前記メモリの複数の論理ブロックアドレス範囲のそれぞれについてのメモリフラグメンテーションレベルを、（ｉ）前記メモリのフラグメンテーションの現在の状態において当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスと、（ｉｉ）フラグメンテーションがないと想定して当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスとに従って、決定し、
    前記決定されたメモリフラグメンテーションレベルと相関する逐次読み出し性能の減少を予測するように構成されている、記憶システム。
  2. 前記コントローラは、論理から物理アドレスマップを使用して、前記メモリフラグメンテーションレベルを決定するように更に構成されている、請求項１に記載の記憶システム。
  3. 逐次読み出し性能の前記予測された減少は、学習システム、警告機構、又はシステム回復動作のうちの１つ以上において使用される、請求項１に記載の記憶システム。
  4. 前記論理ブロックアドレス範囲のそれぞれは、前記メモリ内の非逐次物理ブロックアドレスにマッピングする逐次論理ブロックアドレスを含む、請求項１に記載の記憶システム。
  5. 前記コントローラは、読み出しコマンドをホストから受信することから独立して、前記メモリフラグメンテーションレベルを決定するように更に構成されている、請求項１に記載の記憶システム。
  6. 前記コントローラは、前記優先順位付けに基づいてデフラグメンテーション動作を実行するように更に構成されている、請求項１に記載の記憶システム。
  7. 前記デフラグメンテーション動作は、前記デフラグメンテーション動作を実行するために命令をホストから受信することなく実行される、請求項６に記載の記憶システム。
  8. 前記複数の論理ブロックアドレス範囲は、複数のファイルに対応する、請求項１に記載の記憶システム。
  9. 前記コントローラは、前記複数の論理ブロックアドレス範囲を識別するように更に構成されている、請求項１に記載の記憶システム。
  10. 前記複数の論理ブロックアドレス範囲は、ホストによって識別される、請求項１に記載の記憶システム。
  11. 前記コントローラは、前記決定されたメモリフラグメンテーションレベルに基づいて、前記複数の論理ブロックアドレス範囲をデフラグメンテーションのために優先順位付けするように更に構成されており、比較的より高いメモリフラグメンテーションレベルを有する論理ブロックアドレス範囲は、比較的より低いメモリフラグメンテーションレベルを有する論理ブロックアドレス範囲よりも優先される、請求項１に記載の記憶システム。
  12. 前記メモリは、三次元メモリを含む、請求項１に記載の記憶システム。
  13. メモリを備える記憶システムにおいて、
    前記メモリの複数の論理ブロックアドレス範囲のそれぞれについてのメモリフラグメンテーションレベルを、（ｉ）前記メモリのフラグメンテーションの現在の状態において当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスと、（ｉｉ）フラグメンテーションがないと想定して当該論理ブロックアドレス範囲を読み出すのに必要とされるいくつかのメモリセンスとから、計算することと、
    前記計算されたメモリフラグメンテーションレベルと相関する逐次読み出し性能の減少を予測することと
    を含む方法。
  14. 前記複数の論理ブロックアドレス範囲におけるデフラグメンテーション動作を、メモリフラグメンテーションレベルが減少する順序で実行することを更に含む、請求項１３に記載の方法。
  15. 前記デフラグメンテーション動作は、読み出しコマンドをホストから受信することから独立して実行される、請求項１４に記載の方法。
  16. 前記デフラグメンテーション動作は、前記デフラグメンテーション動作を実行するためにコマンドをホストから受信することなく実行される、請求項１４に記載の方法。
  17. 前記複数の論理ブロックアドレス範囲は、複数のファイルに対応する、請求項１３に記載の方法。
  18. メモリと、
    複数の論理ブロックアドレス範囲のそれぞれについてのメモリフラグメンテーションレベルを決定するための手段と、
    前記メモリフラグメンテーションレベルに基づいて、逐次読み出し性能の減少を予測するための手段と
    を備える記憶システム。
  19. 前記複数の論理ブロックアドレス範囲におけるデフラグメンテーション動作を、メモリフラグメンテーションレベルが減少する順序で実行するための手段を更に備える、請求項１８に記載の記憶システム。
  20. 読み出しコマンドをホストから受信することから独立して、デフラグメンテーション動作を実行するための手段を更に備える、請求項１８に記載の記憶システム。
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