JP2023087260A - 磁気メモリデバイス - Google Patents

Abstract

【課題】メモリセルのリテンション特性を向上させる。【解決手段】磁気メモリデバイスは、第１導電体、第２導電体、及び第３導電体層と、第１導電体、第２導電体、及び第３導電体層に接続された３端子型のメモリセルと、を備える。メモリセルは、第４導電体層と、磁気抵抗効果素子と、を含む。第４導電体層は、第１導電体、第２導電体、及び第３導電体層とそれぞれ接続された第１部分、第２部分、及び第３部分を有する。第３部分は、第１部分と第２部分との間に位置する。磁気抵抗効果素子は、第３導電体及び第４導電体の間に接続される。第４導電体層は、磁性層と、磁性層と磁気抵抗効果素子との間に設けられた非磁性層と、を含む。磁性層は、スタンバイ状態又は読出し状態において第１飽和磁化を有し、書込み状態において前記第１飽和磁化より大きい第２飽和磁化を有する。【選択図】図５

Description

実施形態は、磁気メモリデバイスに関する。

磁気抵抗効果素子を記憶素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。

米国特許第９０７６５４１号明細書 米国特許出願公開第２０２１／００１２８２０号明細書 米国特許第９８３０９６８号明細書

Luqiao Liu, et al., "Spin torque switching with the giant spin Hall effect of tantalum," Science Vol. 336, pp. 555-558, 2012 S. Fukami, et al., "A spin-orbit torque switching scheme with collinear magnetic easy axis and current configuration," Nature, Vol. 11, pp. 621-625, 2016 Ioan Mihai Miron, et al., "Perpendicular switching of a single ferromagnetic layer induced by in-plane current injection," Nature, Vol. 476, pp. 189-193, 2011 Kevin Garello, et al., "Ultrafast magnetization switching by spin-orbit torques," Applied Physics Letters, Vol. 105, 212402, 2014 Jan-Ulrich Thiele, et al., "Spin dynamics of the antiferromagnetic-to-ferromagnetic phase transition in FeRh on a sub-picosecond time scale," Applied Physics Letters, Vol. 85, 2857, 2004 Jan-Ulrich Thiele, et al., "FeRh/FePt exchange spring films for thermally assisted magnetic recording media," Applied Physics Letters, Vol. 82, 2859, 2003 Joseph Finley, et al., "Spin-orbit-torque efficiency in compensated ferromagnetic Cobalt-Terbium alloys," Physical Review Applied, Vol. 6, 054001, 2016 Lukasz Frackowiak, et al., "Wide-range tuning of interfacial exchange coupling between ferromagnetic Au/Co and ferromagnetic Tb/Fe(Co) multilayers," Nature, 8:16911, 2018

メモリセルのリテンション特性を向上させる。

実施形態の磁気メモリデバイスは、第１導電体層と、第２導電体層と、第３導電体層と、上記第１導電体層、上記第２導電体層、及び上記第３導電体層に接続された３端子型のメモリセルと、を備える。上記メモリセルは、上記第１導電体層と接続された第１部分と、上記第２導電体層と接続された第２部分と、上記第３導電体層と接続されかつ上記第１部分と上記第２部分との間に位置する第３部分と、を有する第４導電体層と、上記第３導電体層と上記第４導電体層との間に接続された磁気抵抗効果素子と、を含む。上記第４導電体層は、磁性層と、上記磁性層と上記磁気抵抗効果素子との間に設けられた第１非磁性層と、を含む。上記磁性層は、スタンバイ状態又は読出し状態において第１飽和磁化を有し、書込み状態において上記第１飽和磁化より大きい第２飽和磁化を有する。

第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリセルアレイの断面構造の一例を示す、図３のＩＶ－ＩＶ線に沿った断面図。 第１実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す、図４の領域Ｖの断面図。 第１実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す、図４の領域Ｖの断面図。 第１実施形態に係る磁性層の温度と飽和磁化との関係の一例を示すダイアグラム。 第１実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の特性との関係の一例を示すダイアグラム。 第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図。 第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第２実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。 第２実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。 第２実施形態に係る磁性層の組成と飽和磁化との関係の一例を示すダイアグラム。 第２実施形態に係る磁性層の組成と保持力との関係の一例を示すダイアグラム。 第２実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の特性との関係の一例を示すダイアグラム。 第２実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第２実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図。 第１変形例に係るメモリセルアレイの回路構成の一例を示す回路図。 第２変形例に係るメモリセルアレイの回路構成の一例を示す回路図。 第３変形例に係るメモリセルアレイの回路構成の一例を示す回路図。

以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、記号、及び配列を意味するインデックス等を含む。

本明細書において、磁気メモリデバイスは、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。磁気メモリデバイスは、記憶素子として磁気抵抗効果素子を含む。磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する抵抗変化素子である。磁気抵抗効果素子は、ＭＴＪ素子とも称する。

１．第１実施形態
第１実施形態について説明する。

１．１ 構成
まず、第１実施形態に係る磁気メモリデバイスの構成について説明する。

１．１．１ 磁気メモリデバイス
図１は、第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。

メモリセルアレイ１０は、磁気メモリデバイス１におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを備える。複数のメモリセルＭＣの各々は、行（row）及び列（column）の組に対応付けられる。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一の読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬの組に接続される。

ロウ選択回路１１は、メモリセルアレイ１０の行を選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

カラム選択回路１２は、メモリセルアレイ１０の列を選択する回路である。カラム選択回路１２は、読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応する読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬを選択する。以下において、選択された読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬはそれぞれ、選択ビット線ＲＢＬ及び選択ビット線ＷＢＬと言う。また、選択ビット線ＲＢＬ以外の読出し用ビット線ＲＢＬ、及び選択ビット線ＷＢＬ以外の書込み用ビット線ＷＢＬはそれぞれ、非選択ビット線ＲＢＬ及び非選択ビット線ＷＢＬと言う。

デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードするデコーダである。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。

書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。

読出し回路１５は、例えば、センスアンプ（図示せず）を含む。読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。

電圧生成回路１６は、磁気メモリデバイス１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。

入出力回路１７は、磁気メモリデバイス１の外部との通信を司る。入出力回路１７は、磁気メモリデバイス１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気メモリデバイス１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気メモリデバイス１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気メモリデバイス１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気メモリデバイス１の外部に出力する。

制御回路１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリデバイス１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

１．１．２ メモリセルアレイ
次に、第１実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。

（回路構成）
図２は、第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２では、ワード線ＷＬ、読出し用ビット線ＲＢＬ、及び書込み用ビット線ＷＢＬの各々が、インデックス（“＜＞”）を含む添え字によって分類されて示される。

メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数の読出し用ビット線ＲＢＬ、及び複数の書込み用ビット線ＷＢＬを含む。図２の例では、複数のメモリセルＭＣは、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、ＭＣ＜０，１＞、…、ＭＣ＜０，Ｎ＞、ＭＣ＜１，０＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む（Ｍ及びＮは、２以上の整数）。なお、図２の例では、Ｍ及びＮが２以上の整数である場合について示したが、これに限られない。Ｍ及びＮは、０又は１であってもよい。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、ＷＬ＜１＞、…、及びＷＬ＜Ｍ＞を含む。複数の読出し用ビット線ＲＢＬは、（Ｎ＋１）本の読出し用ビット線ＲＢＬ＜０＞、ＲＢＬ＜１＞、…、及びＲＢＬ＜Ｎ＞を含む。複数の書込み用ビット線ＷＢＬは、（Ｎ＋１）本の書込み用ビット線ＷＢＬ＜０＞、ＷＢＬ＜１＞、…、及びＷＢＬ＜Ｎ＞を含む。

複数のメモリセルＭＣは、メモリセルアレイ１０内でマトリクス状に配置される。メモリセルＭＣは、複数のワード線ＷＬのうちの１本と、複数の読出し用ビット線ＲＢＬ及び複数の書込み用ビット線ＷＢＬのうちの１組の読出し用ビット線ＲＢＬ及び書込み用ビット線ＷＢＬと、の組に対応付けられる。すなわち、メモリセルＭＣ＜ｉ，ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞、読出し用ビット線ＲＢＬ＜ｊ＞、及び書込み用ビット線ＷＢＬ＜ｊ＞に接続される。

メモリセルＭＣ＜ｉ，ｊ＞は、ワード線ＷＬ＜ｉ＞に接続される第１端と、書込み用ビット線ＷＢＬ＜ｊ＞に接続される第２端と、読出し用ビット線ＲＢＬ＜ｊ＞に接続される第３端と、を有する３端子型メモリセルである。メモリセルＭＣ＜ｉ，ｊ＞、スイッチング素子ＳＥＬ１＜ｉ，ｊ＞及びＳＥＬ２＜ｉ，ｊ＞、磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞、並びに配線ＳＯＴＬ＜ｉ，ｊ＞を含む。

配線ＳＯＴＬ＜ｉ，ｊ＞は、第１部分と、第２部分と、第１部分及び第２部分の間の第３部分と、を含む。配線ＳＯＴＬ＜ｉ，ｊ＞の第１部分は、ワード線ＷＬ＜ｉ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第２部分は、書込み用ビット線ＷＢＬ＜ｊ＞に接続される。配線ＳＯＴＬ＜ｉ，ｊ＞の第３部分は、読出し用ビット線ＲＢＬ＜ｊ＞に接続される。スイッチング素子ＳＥＬ１＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第２部分と書込み用ビット線ＷＢＬ＜ｊ＞との間に接続される。磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞は、配線ＳＯＴＬ＜ｉ，ｊ＞の第３部分と読出し用ビット線ＲＢＬ＜ｊ＞との間に接続される。スイッチング素子ＳＥＬ２＜ｉ，ｊ＞は、磁気抵抗効果素子ＭＴＪ＜ｉ，ｊ＞と読出し用ビット線ＲＢＬ＜ｊ＞との間に接続される。

スイッチング素子ＳＥＬ１及びＳＥＬ２は、２端子型のスイッチング素子である。２端子型スイッチング素子は、３個目の端子を含まない点において、トランジスタ等の３端子型のスイッチング素子と異なる。２端子間に印加する電圧がそれぞれ閾値電圧Ｖｔｈ１及びＶｔｈ２未満の場合、スイッチング素子ＳＥＬ１及びＳＥＬ２は、“高抵抗”状態又は“オフ”状態、例えば電気的に非導通状態である。２端子間に印加する電圧がそれぞれ閾値電圧Ｖｔｈ１及びＶｔｈ２以上の場合、スイッチング素子ＳＥＬ１及びＳＥＬ２は“低抵抗”状態又は“オン”状態、例えば電気的に導通状態に変わる。より具体的には、例えば、スイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ１及びＶｔｈ２を下回る場合、抵抗値の大きい絶縁体として電流を遮断する（オフ状態となる）。スイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ１及びＶｔｈ２を上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。スイッチング素子ＳＥＬ１及びＳＥＬ２は、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替える。

配線ＳＯＴＬは、メモリセルＭＣにおける電流経路である。例えば、スイッチング素子ＳＥＬ１がオン状態かつスイッチング素子ＳＥＬ２がオフ状態の場合、配線ＳＯＴＬは、ワード線ＷＬと書込み用ビット線ＷＢＬとの間の電流経路として機能する。また、例えば、スイッチング素子ＳＥＬ１がオフ状態かつスイッチング素子ＳＥＬ２がオン状態の場合、配線ＳＯＴＬの一部は、ワード線ＷＬと読出し用ビット線ＲＢＬとの間の電流経路として機能する。

磁気抵抗効果素子ＭＴＪは、抵抗変化素子である。磁気抵抗効果素子ＭＴＪは、スイッチング素子ＳＥＬ１及びＳＥＬ２によって経路を制御された電流に基づき、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを不揮発に記憶する記憶素子として機能する。

（平面レイアウト）
次に、第１実施形態に係るメモリセルアレイの平面レイアウトについて説明する。以下では、基板表面に平行な面をＸＹ平面とする。基板表面に対して磁気メモリデバイス１が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。

図３は、第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図３では、絶縁体層等の構造が省略されて示される。

メモリセルアレイ１０は、複数の縦型構造Ｖ１、複数の縦型構造Ｖ２、及び複数の縦型構造Ｖ３を更に含む。複数の縦型構造Ｖ１の各々は、スイッチング素子ＳＥＬ１を含む。複数の縦型構造Ｖ２の各々は、磁気抵抗効果素子ＭＴＪ及びスイッチング素子ＳＥＬ２を含む。

複数の書込み用ビット線ＷＢＬは、Ｘ方向に並ぶ。複数の書込み用ビット線ＷＢＬの各々は、Ｙ方向に延びる。

複数の書込み用ビット線ＷＢＬの上方に、複数のワード線ＷＬが設けられる。複数のワード線ＷＬは、Ｙ方向に並ぶ。複数のワード線ＷＬの各々は、Ｘ方向に延びる。

複数のワード線ＷＬの上方に、複数の配線ＳＯＴＬが設けられる。平面視において、複数の配線ＳＯＴＬの各々は、Ｘ方向に対してＹ方向に長い矩形状を有する。複数の配線ＳＯＴＬの各々は、Ｙ方向に延びる。平面視において、複数の配線ＳＯＴＬの各々は、１本のワード線ＷＬ、及び１本の書込み用ビット線ＷＢＬと重なる位置に対応して、マトリクス状に設けられる。

複数の配線ＳＯＴＬの上方に、複数の読出し用ビット線ＲＢＬが設けられる。複数の読出し用ビット線ＲＢＬは、Ｘ方向に並ぶ。複数の読出し用ビット線ＲＢＬの各々は、Ｙ方向に延びる。平面視において、複数の読出し用ビット線ＲＢＬはそれぞれ、複数の書込み用ビット線ＷＢＬに重なる位置に設けられる。

複数の縦型構造Ｖ１は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ１は、円形状を有する。複数の縦型構造Ｖ１の各々は、対応する１本の書込み用ビット線ＷＢＬと１本の配線ＳＯＴＬとの間を接続する。すなわち、複数の縦型構造Ｖ１の各々は、対応する配線ＳＯＴＬの第２部分に接続される。

複数の縦型構造Ｖ２は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ２は、円形状を有する。複数の縦型構造Ｖ２の各々は、対応する１本の読出し用ビット線ＲＢＬと１本の配線ＳＯＴＬとの間を接続する。すなわち、複数の縦型構造Ｖ２の各々は、対応する配線ＳＯＴＬの第３部分に接続される。

複数の縦型構造Ｖ３は、Ｚ方向に延びる。平面視において、複数の縦型構造Ｖ３は、円形状を有する。複数の縦型構造Ｖ３の各々は、対応する１本のワード線ＷＬと１本の配線ＳＯＴＬとの間を接続する。すなわち、複数の縦型構造Ｖ３の各々は、対応する配線ＳＯＴＬの第１部分に接続される。

以上のような構成のうち、１本の配線ＳＯＴＬ、並びに当該１本の配線ＳＯＴＬに接続された１個の縦型構造Ｖ１、１個の縦型構造Ｖ２、及び１個の縦型構造Ｖ３の組が、１個のメモリセルＭＣとして機能する。

（断面構造）
次に、第１実施形態に係るメモリセルアレイの断面構造について説明する。

図４は、第１実施形態に係るメモリセルアレイの断面構造の一例を示す、図３のＩＶ―ＩＶ線に沿った断面図である。メモリセルアレイ１０は、半導体基板２０、並びに階層構造Ｌ１及びＬ２を含む。階層構造Ｌ１は、導電体層２１＿１、２３＿１、２４＿１、２５＿１、２６＿１、及び２９＿１、並びに素子層２２＿１、２７＿１、及び２８＿１を含む。階層構造Ｌ２は、導電体層２１＿２、２３＿２、２４＿２、２５＿２、２６＿２、及び２９＿２、並びに素子層２２＿２、２７＿２、及び２８＿２を含む。添え字“＿ｘ”が付された構成は、階層構造Ｌｘに属する構成であることを示す（ｘは、１以上の整数）。

半導体基板２０の上方には、階層構造Ｌ１及びＬ２が、この順にＺ方向に積層される。階層構造Ｌ１及びＬ２の各々は、図３に示された平面レイアウトに対応する。

半導体基板２０と階層構造Ｌ１との間には、ロウ選択回路１１及びカラム選択回路１２等の周辺回路が設けられていてもよい。半導体基板２０と階層構造Ｌ１との間には、回路が形成されていなくてもよい。半導体基板２０と階層構造Ｌ１との間に回路が形成されない場合、半導体基板２０のうち階層構造Ｌ１の下方に位置する部分には、ＳＴＩ（Shallow Trench Isolation）が形成されていてもよい。

階層構造Ｌ１について説明する。

半導体基板２０の上方には、導電体層２１＿１が設けられる。導電体層２１＿１は、書込み用ビット線ＷＢＬとして使用される。導電体層２１＿１は、Ｙ方向に延びる。

導電体層２１＿１の上面上には、素子層２２＿１が設けられる。素子層２２＿１は、スイッチング素子ＳＥＬ１として使用される。

素子層２２＿１の上面上には、導電体層２３＿１が設けられる。導電体層２３＿１は、コンタクトとして使用される。素子層２２＿１及び導電体層２３＿１は、縦型構造Ｖ１を構成する。

導電体層２３＿１の上面上には、導電体層２４＿１が設けられる。導電体層２４＿１は、配線ＳＯＴＬとして使用される。導電体層２４＿１のうち導電体層２３＿１に接する部分は、配線ＳＯＴＬの第２部分に対応する。導電体層２４＿１は、Ｙ方向に延びる。

導電体層２４＿１のうち導電体層２３＿１が設けられる部分とは異なる部分の下面上には、導電体層２５＿１が設けられる。導電体層２４＿１のうち導電体層２５＿１に接する部分は、配線ＳＯＴＬの第１部分に対応する。導電体層２５＿１は、コンタクトとして使用される。導電体層２５＿１は、縦型構造Ｖ３を構成する。

導電体層２５＿１の下面上には、導電体層２６＿１が設けられる。導電体層２６＿１は、ワード線ＷＬとして使用される。導電体層２６＿１は、Ｘ方向に延びる。

導電体層２４＿１のうち導電体層２３＿１が設けられる部分と導電体層２５＿１が設けられる部分との間の部分の上面上には、素子層２７＿１が設けられる。導電体層２４＿１のうち素子層２７＿１に接する部分は、配線ＳＯＴＬの第３部分に対応する。素子層２７＿１は、磁気抵抗効果素子ＭＴＪとして使用される。

素子層２７＿１の上面上には、素子層２８＿１が設けられる。素子層２８＿１は、スイッチング素子ＳＥＬ２として使用される。素子層２７＿１及び２８＿１は、縦型構造Ｖ２を構成する。

素子層２８＿１の上面上には、導電体層２９＿１が設けられる。導電体層２９＿１は、読出し用ビット線ＲＢＬとして使用される。導電体層２９＿１は、Ｙ方向に延びる。

以上のような構成により、階層構造Ｌ１内の１組の導電体層２４＿１、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層２１＿１、２６＿１、及び２９＿１にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。

階層構造Ｌ２は、階層構造Ｌ１と同等の構成を有する。すなわち、導電体層２１＿２、２３＿２、２４＿２、２５＿２、２６＿２、及び２９＿２、並びに素子層２２＿２、２７＿２、及び２８＿２はそれぞれ、導電体層２１＿１、２３＿１、２４＿１、２５＿１、２６＿１、及び２９＿１、並びに素子層２２＿１、２７＿１、及び２８＿１と同等の構造及び機能を有する。これにより、階層構造Ｌ２内の１組の導電体層２４＿２、並びに縦型構造Ｖ１、Ｖ２、及びＶ３は、導電体層２１＿２、２６＿２、及び２９＿２にそれぞれ接続された３端子を有する１個のメモリセルＭＣとして機能する。

１．１．３ 磁気抵抗効果素子及び周辺の配線
次に、第１実施形態に係る磁気メモリデバイスの磁気抵抗効果素子及び周辺の配線の構成について説明する。

図５及び図６は、第１実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す、図４の領域Ｖの断面図である。図５は、配線ＳＯＴＬが低温の場合に対応する。図６は、配線ＳＯＴＬが高温の場合に対応する。

配線ＳＯＴＬとしての導電体層２４は、非磁性層２４ａ、磁性層２４ｂ、及び非磁性層２４ｃを含む。素子層２７は、強磁性層２７ａ、非磁性層２７ｂ、強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅを含む。

まず、導電体層２４の構造の詳細について説明する。

非磁性層２４ａは、非磁性を有する導電膜である。非磁性層２４ａは、磁性層２４ｂの下地層として機能する。膜の密着性向上の観点から、非磁性層２４ａは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、又はチタン窒化物（ＴｉＮ）等を含む。非磁性層２４ａの膜厚は、０．５ナノメートル（ｎｍ）以上５ｎｍ以下であることが好ましい。非磁性層２４ａの膜厚の下限値は、導電体層２４における膜の連続性の観点から決定される。また、電流の分流抑制の観点から、非磁性層２４ａの膜厚は、３ｎｍ以下であることがより好ましい。

非磁性層２４ａの上面上には、磁性層２４ｂが設けられる。磁性層２４ｂは、反強磁性と強磁性との間の磁気相変態（Magnetic phase transformation）又は磁気相転移（Magnetic phase transition）を示す導電膜である。磁性層２４ｂは、例えば、鉄（Ｆｅ）及びロジウム（Ｒｈ）を含む合金（ＦｅＲｈ合金）を有する。ＦｅＲｈ合金は、鉄とロジウムの組成比（ａｔ％）が５０：５０付近で、上記の磁気相転移（磁気相変態）を起こす。ＦｅＲｈ合金における鉄の組成比は、５０±１０ａｔ％（４０ａｔ％以上６０ａｔ％以下）であることが好ましい。磁性層２４ｂの組成は、エネルギー分散型Ｘ線分析（ＥＤＸ：Energy Dispersive X-ray spectroscopy）、二次イオン質量分析（ＳＩＭＳ：Secondary Ion Mass Spectrometry）、及び蛍光Ｘ線等によって薄膜状態で分析できる。電流分流の抑制の観点、及び磁性層２４ｂにおけるジュール熱発生の観点から、磁性層２４ｂは、高抵抗かつ薄膜であることが好ましい。磁性層２４ｂの膜厚は、２ｎｍ以上１０ｎｍ以下であることが好ましい。

磁性層２４ｂの磁気相変態は、閾値温度ＴＡを境界として発生する。すなわち、閾値温度ＴＡは、磁性層２４ｂの相変態温度である。具体的には、図５に示されるように、磁性層２４ｂの温度Ｔが閾値温度ＴＡ未満の場合（Ｔ＜ＴＡ）、磁性層２４ｂは、反強磁性を示す。一方、図６に示されるように、磁性層２４ｂの温度Ｔが閾値温度ＴＡを超える場合（Ｔ＞ＴＡ）、磁性層２４ｂは、強磁性を示す。

磁性層２４ｂが強磁性を示す場合、磁性層２４ｂの飽和磁化（Ｍｓ：Saturation Magnetization）は、ゼロより有意に大きくなる。そして、磁性層２４ｂは、磁性層２４ｂの外部に漏洩磁界ＳＦを発生させる。磁性層２４ｂの磁化方向は、例えば、形状異方性によって、Ｙ方向に沿って安定する。磁性層２４ｂの磁化方向は、磁性層２４ｂ内を流れる電流の方向に応じて反転する。すなわち、磁性層２４ｂは、磁性層２４ｂの延びる方向（±Ｙ方向）に磁化容易軸方向を有する。一方、磁性層２４ｂが反強磁性を示す場合、磁性層２４ｂの磁気モーメントは、内部で相殺される。これにより、磁性層２４ｂの飽和磁化Ｍｓは、ゼロになる。このため、磁性層２４ｂは、磁性層２４ｂの外部に漏洩磁界ＳＦを発生させない。

なお、磁性層２４ｂは、添加物としてイリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、又は銅（Ｃｕ）を更に含んでいてもよい。磁性層２４ｂにＦｅＲｈ合金が用いられる場合、当該添加物は、ロジウム（Ｒｈ）との置換によって添加されることが好ましい。磁性層２４ｂに当該添加物が含まれることによって、閾値温度ＴＡを、所望の値に調整することができる。

また、磁性層２４ｂは、更なる添加物として、コバルト（Ｃｏ）又はニッケル（Ｎｉ）を含んでもよい。当該更なる添加物は、鉄（Ｆｅ）との置換によって添加されることが好ましい。当該更なる添加物を含む場合、磁性層２４ｂは、強磁性状態での飽和磁化Ｍｓの調整が可能となる。これにより、磁性層２４ｂからの漏洩磁界ＳＦの強度の調整が可能となる。

図７は、第１実施形態に係る磁性層の温度と飽和磁化との関係の一例を示すダイアグラムである。図７では、磁性層２４ｂの温度Ｔの変化に対する飽和磁化ＭｓのヒステリシスＨ１及びＨ２が示される。実線のヒステリシスＨ１は、例えば、磁性層２４ｂが添加物を含まない場合に対応する。破線のヒステリシスＨ２は、例えば、磁性層２４ｂが添加物を含む場合に対応する。

ヒステリシスＨ１に示されるように、添加物が含まれない場合、磁性層２４ｂは、閾値温度ＴＡ１で相変態する。これに対して、ヒステリシスＨ２に示されるように、添加物が含まれる場合、磁性層２４ｂは、閾値温度ＴＡ１より高い閾値温度ＴＡ２で相変態する。また、添加物の組成比（ａｔ％）を変化させることにより、閾値温度ＴＡ２の高さ、及び強磁性化後の飽和磁化Ｍｓを調整することができる。添加物Ｘを含む磁性層２４ｂの組成がＦｅ_ａ（Ｒｈ_{（１－ｂ）}Ｘ_ｂ）_{（１００－ａ）}と表される場合、組成比ｂは、例えば、０ａｔ％以上０．１ａｔ％以下の範囲で調整され得る。

再び図５及び図６を参照して、導電体層２４の構造の詳細について説明する。

磁性層２４ｂの上面上には、非磁性層２４ｃが設けられる。非磁性層２４ｃは、非磁性を有する重金属の導電膜である。非磁性層２４ｃは、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及び金（Ａｕ）から選択される少なくとも１つの元素を含む。

非磁性層２４ｃは、内部を流れる電流により、主としてスピンホール効果起因のスピン軌道トルク（ＳＯＴ：Spin Orbit Torque）を発生させる層となる。大きなスピン軌道トルクを得るには、非磁性層２４ｃを流れる電流を増やす、すなわち、電流密度を高くすることが要求される。このため、その他の層である非磁性層２４ａ及び磁性層２４ｂへの電流分流抑制が要求される。スピン軌道トルクは、強磁性層２７ａに作用する。非磁性層２４ｃの膜厚は、例えば、０．３ｎｍ以上１０ｎｍ以下であることが好ましい。導電体層２４における膜の連続性の観点から、非磁性層２４ｃの膜厚は、１ｎｍ以上であることが好ましい。

次に、素子層２７の構造の詳細について説明する。

非磁性層２４ｃの上面上には、強磁性層２７ａが設けられる。強磁性層２７ａは、強磁性を有する導電膜である。強磁性層２７ａは、記憶層（Storage Layer）として使用される。強磁性層２７ａは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。

磁性層２４ｂが反強磁性を示す場合、強磁性層２７ａには、漏洩磁界ＳＦが印加されない。すなわち、磁性層２４ｂが反強磁性を示す場合、強磁性層２７ａには、バイアス磁界は印加されない。一方、磁性層２４ｂが強磁性を示す場合、強磁性層２７ａには、漏洩磁界ＳＦが印加される。すなわち、磁性層２４ｂが強磁性を示す場合、強磁性層２７ａには、バイアス磁界が印加されることになる。また、強磁性層２７ａには、非磁性層２４ｃにおいて発生したスピン軌道トルクが作用する。所定の大きさの漏洩磁界ＳＦが印加され、かつ所定の大きさのスピン軌道トルクが作用した場合、強磁性層２７ａの磁化方向は、反転するように構成される。

強磁性層２７ａは、鉄（Ｆｅ）を含む。強磁性層２７ａは、更にコバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を含み得る。また、強磁性層２７ａは、ボロン（Ｂ）を更に含み得る。より具体的には、例えば、強磁性層２７ａは、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。

また、磁性体が有する、データ保持のためのリテンションエネルギーΔＥを増大させる観点から、強磁性層２７ａは、層Ａ及び層Ｂの積層膜が含まれていてもよい。層Ａは、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）から選択される少なくとも１つの元素を含む層である。層Ｂは、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）、及び金（Ａｕ）から選択される少なくとも１つの元素を含む層である。積層膜は、例えば、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｉｒ積層膜、Ｃｏ／Ｐｄ積層膜等が挙げられる。非磁性層２７ｂに（００１）配向した酸化マグネシウム（ＭｇＯ）が用いられる場合、積層膜は、コバルト鉄ボロン（ＣｏＦｅＢ）等を含む層Ｃ（界面層）と更に積層される。この場合、積層膜が非磁性層２４ｃと接し、かつ層Ｃが非磁性層２７ｂと接するように設けられる。

強磁性層２７ａの上面上には、非磁性層２７ｂが設けられる。非磁性層２７ｂは、非磁性を有する絶縁膜である。非磁性層２７ｂは、トンネルバリア層（Tunnel Barrier Layer）として使用される。非磁性層２７ｂは、強磁性層２７ａと強磁性層２７ｃとの間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。また、強磁性層２７ａ及び強磁性層２７ｃの界面層にコバルト鉄ボロン（ＣｏＦｅＢ）等の初期アモルファス層が用いられる場合、非磁性層２７ｂは、強磁性層２７ａの結晶化処理において、強磁性層２７ａとの界面から結晶質の膜を成長させるための核となるシード材として機能する。ここで、初期アモルファス層とは、成膜直後にアモルファス状態であり、アニール処理後に結晶化する層である。非磁性層２７ｂは、膜面が（００１）面に配向したＮａＣｌ結晶構造を有する。非磁性層２７ｂに用いられる化合物としては、例えば、酸化マグネシウム（ＭｇＯ）が挙げられる。非磁性層２７ｂに酸化マグネシウム（ＭｇＯ）が用いられる場合、酸化マグネシウム（ＭｇＯ）の（００１）界面とコバルト鉄ボロン（ＣｏＦｅＢ）の（００１）界面とは整合して成長する。このため、コバルト鉄ボロン（ＣｏＦｅＢ）は、（００１）配向した体心立方構造となる。なお、（１１１）配向した酸化マグネシウム（ＭｇＯ）及び酸化マグネシウムアルミニウム（ＭｇＡｌＯ）等が用いられる場合には、界面層としてのコバルト鉄ボロン（ＣｏＦｅＢ）等が不要になる場合がある。

非磁性層２７ｂの上面上には、強磁性層２７ｃが設けられる。強磁性層２７ｃは、強磁性を有する導電膜である。強磁性層２７ｃは、参照層（Reference Layer）として使用される。強磁性層２７ｃは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｃの磁化方向は、固定されている。図５の例では、強磁性層２７ｃの磁化方向は、強磁性層２７ａの方向を向いている。なお、「磁化方向が固定されている」とは、強磁性層２７ａの磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。強磁性層２７ｃは、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金膜を含む。また、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等の積層膜でもよい。（００１）配向したＭｇＯが非磁性層２７ｂに用いられる場合、強磁性層２７ｃには、界面層としてＣｏＦｅＢ等の初期アモルファス層が用いられる。当該初期アモルファス層は、上記のＣｏＰｔ、ＣｏＰｄ、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等と積層して用いられる。この場合、強磁性層２７ｃのうちＣｏＦｅＢを含む層は、他の層よりも（００１）配向したＭｇＯが非磁性層２７ｂ側に形成される。

強磁性層２７ｃの上面上には、非磁性層２７ｄが設けられる。非磁性層２７ｄは、非磁性を有する導電膜である。非磁性層２７ｄは、スペーサ層（Spacer Layer）として使用される。非磁性層２７ｄは、例えば、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される元素又はこれらの合金からなる。例えば、非磁性層２７ｄの膜厚は、２ｎｍ以下である。

非磁性層２７ｄの上面上には、強磁性層２７ｅが設けられる。強磁性層２７ｅは、強磁性を有する導電膜である。強磁性層２７ｅは、シフトキャンセル層（Shift Cancelling Layer）として使用される。強磁性層２７ｅは、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層２７ｅは、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金層を含む。また、強磁性層２７ｅは、Ｃｏ／Ｐｔ積層膜、及びＣｏ／Ｐｄ積層膜等の積層膜でもよい。

強磁性層２７ｃ及び強磁性層２７ｅは、非磁性層２７ｄによって反強磁性的に結合される。すなわち、強磁性層２７ｃ及び強磁性層２７ｅは、互いに反平行な磁化方向を有するように結合される。このような強磁性層２７ｃ、非磁性層２７ｄ、及び強磁性層２７ｅの結合構造を、ＳＡＦ（Synthetic Anti - Ferromagnetic）構造という。ＳＡＦ構造により、強磁性層２７ｅは、強磁性層２７ｃの漏洩磁界が強磁性層２７ａの磁化方向変化に与える影響を相殺し、実質的な強磁性層２７ｃの漏洩磁界を低減することができる。

磁気抵抗効果素子ＭＴＪは、記憶層及び参照層の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。実施形態では、このような磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、参照層の磁化方向に対する記憶層の磁化方向を制御する。具体的には、配線ＳＯＴＬに電流を流すことによって発生させたスピン軌道トルクを利用した書込み方式が採用される。

配線ＳＯＴＬに、Ｙ方向に或る大きさの書込み電流Ｉｃ０を流すと、記憶層及び参照層の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

また、配線ＳＯＴＬに、書込み電流Ｉｃ０と反対方向に書込み電流Ｉｃ０より大きい書込み電流Ｉｃ１を流すと、記憶層及び参照層の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti - Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

なお、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

磁気抵抗効果素子ＭＴＪのＺ方向に見た形状は、楕円形又は円形である。メモリセルＭＣの高密度な集積の観点において、磁気抵抗効果素子ＭＴＪのＺ方向に見た形状は、円形が好ましい。面積低減および消費電力低減の観点から、楕円形である場合の磁気抵抗効果素子ＭＴＪの短辺長、及び円形である場合の磁気抵抗効果素子ＭＴＪの半径は、１００ｎｍ以下であることが好ましい。さらに、強磁性層２７ａに関して、５ｎｓｅｃ以下の高速磁化反転を行う場合は、３０ｎｍ以下が好ましい。磁化反転の速度が３０ｎｍ以下の場合、単磁区軸一斉磁化反転となる、又は明確な磁壁が形成されない磁化反転モードとなる。これにより、高速磁化反転が実現される。

１．２ 動作
次に、第１実施形態に係る磁気メモリデバイスの動作について説明する。

１．２．１ 各種動作と磁性層の温度との関係
図８は、第１実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の温度との関係の一例を示すダイアグラムである。

磁気メモリデバイス１の状態は、例えば、書込み状態、読出し状態、及びスタンバイ状態に分けられる。書込み状態は、メモリセルアレイ１０へデータが書き込まれている（書込み動作が実行中の）状態である。読出し状態は、メモリセルアレイ１０からデータが読み出されている（読出し動作が実行中の）状態である。スタンバイ状態は、書込み動作及び読出し動作のいずれも実行中でない状態である。

スタンバイ状態又は読出し状態において、磁性層２４ｂの温度Ｔは、閾値温度ＴＡ未満となるように設計される。これに対して、書込み状態において、磁性層２４ｂの温度Ｔは、閾値温度ＴＡを超えるように設計される。これにより、書込み動作が実行されているか否かに応じて、磁性層２４ｂの磁気特性を変化させることができる。具体的には、書込み動作が実行中でない場合には、磁性層２４ｂは、反強磁性を示す。これに対して、書込み動作が実行中の場合には、磁性層２４ｂは、強磁性を示す。

１．２．２ 書込み動作
図９は、第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図である。図９の例では、複数のメモリセルＭＣのうち、メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合が示される（０＜ｍ＜Ｍ、０＜ｎ＜Ｎ）。

メモリセルＭＣ＜ｍ，ｎ＞にデータが書き込まれる場合、ワード線ＷＬ＜ｍ＞及び書込み用ビット線ＷＢＬ＜ｎ＞の各々には、電圧ＶＤＤ又はＶＳＳが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＤＤが印加される場合、書込み用ビット線ＷＢＬ＜ｎ＞には、電圧ＶＳＳが印加される。ワード線ＷＬ＜ｍ＞に電圧ＶＳＳが印加される場合、書込み用ビット線ＷＢＬ＜ｎ＞には、電圧ＶＤＤが印加される。ワード線ＷＬ＜ｍ＞以外の全てのワード線ＷＬ、書込み用ビット線ＷＢＬ＜ｎ＞以外の全ての書込み用ビット線ＷＢＬ、及び全ての読出し用ビット線ＲＢＬには、電圧ＶＤＤ／２が印加される。

電圧ＶＳＳは、基準電位である。電圧ＶＳＳは、例えば、０Ｖである。電圧ＶＳＳに対する電圧ＶＤＤ（電位差ＶＤＤ）は、スイッチング素子ＳＥＬ１及びＳＥＬ２をオン状態にする電圧である。また、電位差ＶＤＤは、磁気抵抗効果素子ＭＴＪの抵抗状態を変化させるための電流を流すことができる電圧である。電位差ＶＤＤ／２は、スイッチング素子ＳＥＬ１及びＳＥＬ２をオフ状態にする電圧である。

これにより、ワード線ＷＬ＜ｍ＞と書込み用ビット線ＷＢＬ＜ｎ＞との間には、電位差ＶＤＤが発生する。ワード線ＷＬ＜ｍ＞と書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬとの間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞と任意の読出し用ビット線ＲＢＬとの間には、電位差ＶＤＤ／２が発生する。

また、ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと書込み用ビット線ＷＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬとの間には、電位差が発生しない。ワード線ＷＬ＜ｍ＞を除く任意のワード線ＷＬと任意の読出し用ビット線ＲＢＬとの間には、電位差が発生しない。

書込み用ビット線ＷＢＬ＜ｎ＞と読出し用ビット線ＲＢＬ＜ｎ＞との間には、電位差ＶＤＤ／２が発生する。書込み用ビット線ＷＢＬ＜ｎ＞を除く任意の書込み用ビット線ＷＢＬと対応する読出し用ビット線ＲＢＬとの間には、電位差が発生しない。

このため、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、オン状態となる。スイッチング素子ＳＥＬ１＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ１は、オフ状態となる。また、全てのスイッチング素子ＳＥＬ２は、オフ状態となる。

したがって、配線ＳＯＴＬ＜ｍ，ｎ＞を除く全ての配線ＳＯＴＬ、及び全ての磁気抵抗効果素子ＭＴＪに電流を流すことなく、配線ＳＯＴＬ＜ｍ，ｎ＞に電流を流すことができる。

上述の書込み動作において、メモリセルＭＣ＜ｍ，ｎ＞の状態は、選択状態とも呼ばれる。メモリセルＭＣ＜０，ｎ＞～ＭＣ＜ｍ－１，ｎ＞、ＭＣ＜ｍ＋１，ｎ＞～ＭＣ＜Ｍ，ｎ＞、ＭＣ＜ｍ，０＞～ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞～ＭＣ＜ｍ，Ｎ＞の状態は、半選択状態とも呼ばれる。選択状態及び半選択状態でない全てのメモリセルＭＣの状態は、非選択状態とも呼ばれる。

図１０及び図１１は、第１実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図１０及び図１１では、選択状態のメモリセルＭＣに流れる電流、及び磁気抵抗効果素子ＭＴＪの磁化方向が模式的に示される。図１０は、データ“１”を書き込む場合の書込み動作に対応する。図１１は、データ“０”を書き込む場合の書込み動作に対応する。

まず、図１０を参照してデータ“１”の書込み動作について説明する。図１０の例では、ワード線ＷＬ（紙面右側）から書込み用ビット線ＷＢＬ（紙面左側）に向けて書込み電流Ｉｃ１が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ１が流れる。書込み電流Ｉｃ１が導電体層２４内の特に非磁性層２４ｃ内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに作用する。

また、書込み電流Ｉｃ１が導電体層２４内を流れることにより、磁性層２４ｂの温度Ｔは、閾値温度ＴＡを超える。これにより、磁性層２４ｂが反強磁性から強磁性に相変態する。このため、磁性層２４ｂは、磁化を発生させると共に、磁性層２４ｂの外部に漏洩磁界ＳＦを発生させる。磁性層２４ｂの磁化方向は、書込み電流Ｉｃ１の流れる方向に依存しない。図１０の例では、強磁性層２７ａには、磁性層２４ｂの内部の磁化方向と反平行な＋Ｙ方向に、漏洩磁界ＳＦが印加される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、漏洩磁界ＳＦによるアシストと、によって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。以上のように動作することにより、データ“１”の書込み動作が完了する。

次に、図１１を参照してデータ“０”の書込み動作について説明する。図１１の例では、書込み用ビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向けて書込み電流Ｉｃ０が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４内に、書込み電流Ｉｃ０が流れる。書込み電流Ｉｃ０が導電体層２４内の特に非磁性層２４ｃ内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに作用する。

また、書込み電流Ｉｃ０が導電体層２４内を流れることにより、磁性層２４ｂの温度Ｔは、閾値温度ＴＡを超える。これにより、磁性層２４ｂが反強磁性から強磁性に相変態する。このため、磁性層２４ｂは、磁化を発生させると共に、磁性層２４ｂの外部に漏洩磁界ＳＦを発生させる。磁性層２４ｂの磁化方向は、書込み電流Ｉｃ０の流れる方向に依存しない。図１１の例では、図１０と同様、強磁性層２７ａには、磁性層２４ｂの内部の磁化方向と反平行な＋Ｙ方向に、漏洩磁界ＳＦが印加される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、漏洩磁界ＳＦによるアシストと、によって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。以上のように動作することにより、データ“０”の書込み動作が完了する。

１．３ 第１実施形態に係る効果
第１実施形態には、垂直磁化を有する磁気抵抗効果素子ＭＴＪを有するＭＲＡＭにおいて、スピン軌道トルクを利用した書込み方式が適用される。この場合、磁気抵抗効果素子ＭＴＪにバイアス磁界を作用させることが要求される。バイアス磁界を発生させる構成は、デバイス構造の複雑化の原因となり得る。第１実施形態によれば、デバイス構造の複雑化を回避しつつバイアス磁界を発生させることにより、ライト動作の負荷を軽減することができる。以下、第１実施形態に係る本効果について説明する。

配線ＳＯＴＬは、ワード線ＷＬに接続される第１部分と、書込み用ビット線ＷＢＬに接続される第２部分と、読出し用ビット線ＲＢＬに接続される第３部分と、を有する。磁気抵抗効果素子ＭＴＪは、配線ＳＯＴＬの第３部分と読出し用ビット線ＲＢＬとの間に接続される。スイッチング素子ＳＥＬ１は、配線ＳＯＴＬの第２部分と書込み用ビット線ＷＢＬとの間に接続される。スイッチング素子ＳＥＬ２は、磁気抵抗効果素子ＭＴＪと読出し用ビット線ＲＢＬとの間に接続される。これにより、スピン軌道トルクを利用した書込み手法が適用されるメモリセルＭＣを構成することができる。

また、配線ＳＯＴＬは、磁性層２４ｂを含む。磁性層２４ｂは、鉄（Ｆｅ）及びロジウム（Ｒｈ）を含む合金を有する。これにより、磁性層２４ｂは、閾値温度ＴＡ未満では反強磁性を示し、かつ閾値温度ＴＡを超えると強磁性を示す磁気特性を有することができる。

また、磁性層２４ｂは、添加物として、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）から選択される少なくとも１つの元素を更に含む、これにより、磁性層２４ｂの閾値温度ＴＡを、所望の高さの温度に調整することができる。

具体的には、磁性層２４ｂの温度Ｔは、書込み状態において、磁性層２４ｂを流れる電流Ｉｃ０又はＩｃ１の各々に伴う発熱によって、閾値温度ＴＡを超えるように設計される。これにより、書込み状態において漏洩磁界ＳＦをバイアス磁界として発生させることができる。このため、磁性層２４ｂは、スピン軌道トルクによる強磁性層２７ａの磁化方向の反転をアシストすることができる。

一方、磁性層２４ｂの温度Ｔは、スタンバイ状態又は読出し状態において閾値温度ＴＡ未満となるように設計される。これにより、スタンバイ状態又は読出し状態では、バイアス磁界としての漏洩磁界ＳＦを発生させないようにすることができる。このため、磁性層２４ｂは、磁気抵抗効果素子ＭＴＪへの不要な外部磁場の印加を抑制できる。したがって、不要なバイアス磁界の印加を避けることにより、スタンバイ時の磁気抵抗効果素子ＭＴＪの記憶層のリテンション特性の劣化を抑制できる。

２． 第２実施形態
次に、第２実施形態について説明する。第２実施形態は、配線ＳＯＴＬにおける磁化の発生メカニズムが第１実施形態とは異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜説明を省略する。

２．１ 磁気抵抗効果素子及び周辺の配線の構成
図１２及び図１３は、第２実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。図１２及び図１３はそれぞれ、第１実施形態における図５及び図６に対応する。具体的には、図１２は、配線ＳＯＴＬが低温の場合に対応する。図１３は、配線ＳＯＴＬが高温の場合に対応する。

第２実施形態では、配線ＳＯＴＬとして、導電体層２４に代えて、導電体層２４’が設けられる。すなわち、導電体層２４’は、非磁性層２４ａ、磁性層２４ｂ’、及び非磁性層２４ｃを含む。非磁性層２４ａ及び非磁性層２４ｃの構成は、第１実施形態における非磁性層２４ａ及び非磁性層２４ｃの構成と同等である。また、素子層２７の構成は、第１実施形態における素子層２７の構成と同等である。

磁性層２４ｂ’は、非磁性層２４ａと非磁性層２４ｃとの間に設けられる。磁性層２４ｂ’は、フェリ磁性を示す導電膜である。磁性層２４ｂ’は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）から選択される少なくとも１つの磁性元素（３ｄ遷移金属強磁性元素）を含む。また、磁性層２４ｂ’は、ランタン（Ｌａ）、セシウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イットリウム（Ｙｂ）、及びルテチウム（Ｌｕ）から選択される少なくとも１つの希土類元素を含む。磁性層２４ｂ’は、磁性元素及び希土類元素を含む合金の単層膜であってもよい。

磁性層２４ｂ’が単層膜である場合、磁性層２４ｂ’は、アモルファス構造を有する。また、磁性層２４ｂ’は、磁性元素を含む層と、希土類元素を含む層と、がこの順に積層された積層膜であってもよい。磁性層２４ｂ’が積層膜である場合、磁性層２４ｂ’のうち少なくとも希土類元素を含む層は、アモルファス構造を有する。このように、アモルファス構造を有することにより、磁性層２４ｂ’は、高抵抗に設計される。また、電流分流の抑制の観点から、磁性層２４ｂ’は、高抵抗かつ薄膜であることが好ましい。磁性層２４ｂ’の膜厚は、２ｎｍ以上１０ｎｍ以下であることが好ましい。

磁性層２４ｂ’の磁気特性は、閾値温度ＴＢを境界として変化する。すなわち、閾値温度ＴＢは、磁性層２４ｂ’の補償温度（Compensation temperature）である。具体的には、図１２に示されるように、磁性層２４ｂ’の温度Ｔが閾値温度ＴＢ未満の場合（Ｔ＜ＴＢ）、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、ほぼゼロになる。これにより、磁性層２４ｂ’は、磁性層２４ｂの外部に漏洩磁界ＳＦを発生させない。このため、強磁性層２７ａには、漏洩磁界ＳＦが印加されない。

一方、図１３に示されるように、磁性層２４ｂ’の温度Ｔが閾値温度ＴＢを超える場合（Ｔ＞ＴＢ）、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、ゼロより有意に大きくなる。磁性層２４ｂ’の磁化方向は、例えば、形状異方性によって、Ｙ方向に沿って安定する。磁性層２４ｂ’の磁化方向は、磁性層２４ｂ’内を流れる電流の方向に応じて反転する。すなわち、磁性層２４ｂ’は、磁性層２４ｂ’の延びる方向（±Ｙ方向）に磁化容易軸方向を有する。そして、磁性層２４ｂ’は、磁性層２４ｂ’の外部に漏洩磁界ＳＦを発生させる。このため、強磁性層２７ａには、漏洩磁界ＳＦが印加される。

強磁性層２７ａに印加される漏洩磁界ＳＦの方向は、磁性層２４ｂ’の磁化方向と反平行となる。また、強磁性層２７ａには、非磁性層２４ｃにおいて発生したスピン軌道トルクが作用する。所定の大きさの漏洩磁界ＳＦが印加され、かつ所定の大きさのスピン軌道トルクが作用した場合、第１実施形態の場合と同様に、強磁性層２７ａの磁化方向は、反転するように構成される。

なお、上述したような磁性層２４ｂ’の磁気特性は、磁性層２４ｂ’の組成を調整することによって実現される。

図１４は、第２実施形態に係る磁性層の組成と飽和磁化との関係の一例を示すダイアグラムである。図１５は、第２実施形態に係る磁性層の組成と保持力との関係の一例を示すダイアグラムである。図１４及び図１５では、磁性層２４ｂ’に含まれる磁性元素ＴＭ及び希土類元素ＲＥの組成がＲＥ_ｘＴＭ_{（１００－ｘ）}で表される場合において、横軸に希土類元素の組成比ｘが示される。また、図１４では、組成比ｘに対する正味の飽和磁化Ｍｓの変化が、線Ｌｅ１で示される。図１５では、組成比ｘに対する保持力（Ｈｃ：Coercivity）の変化が、線Ｌｅ２及びＬｅ３で示される。

線Ｌｅ１に示されるように、希土類元素の組成比ｘがｘ０に近づくにつれて、正味の飽和磁化Ｍｓは小さくなる。そして、組成比ｘがｘ０の場合、正味の飽和磁化Ｍｓはゼロとなる。

線Ｌｅ２及びＬｅ３に示されるように、希土類元素の組成比ｘがｘ０に近づくにつれて、保持力Ｈｃは大きくなる。そして、組成比ｘがｘ０の場合、保持力Ｈｃは発散する。

このような組成比ｘ０を有する磁性層２４ｂ’の組成は、補償組成とも呼ばれる。磁性層２４ｂ’が補償組成となるような組成比ｘ０は、例えば、２０ａｔ％以上３０ａｔ％以下の範囲で実現され得る。なお、組成の初期設定は、補償組成よりも強磁性元素がリッチな組成領域でなされる。

２．２ 各種動作と磁性層の温度との関係
図１６は、第２実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の温度との関係の一例を示すダイアグラムである。図１６は、第１実施形態における図８に対応する。

スタンバイ状態又は読出し状態において、磁性層２４ｂ’の温度Ｔは、閾値温度ＴＢ未満となるように設計される。これに対して、書込み状態において、磁性層２４ｂ’の温度Ｔは、閾値温度ＴＢを超えるように設計される。これにより、磁性層２４ｂ’は、書込み動作が実行されているか否かに応じて、正味の飽和磁化Ｍｓを変化させることができる。具体的には、書込み動作が実行中でない場合には、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、ほぼゼロになる。これに対して、書込み動作が実行中の場合には、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、ゼロより有意に大きくなる。

２．３ 書込み動作
図１７及び図１８は、第２実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図１７及び図１８はそれぞれ、第１実施形態における図１０及び図１１に対応する。具体的には、図１７は、データ“１”を書き込む場合の書込み動作に対応する。図１８は、データ“０”を書き込む場合の書込み動作に対応する。

まず、図１７を参照してデータ“１”の書込み動作について説明する。図１７の例では、ワード線ＷＬ（紙面右側）から書込み用ビット線ＷＢＬ（紙面左側）に向けて書込み電流Ｉｃ１が流れる場合が示される。

上述の通り、導電体層２４’の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４’内に、書込み電流Ｉｃ１が流れる。書込み電流Ｉｃ１が導電体層２４’内の特に非磁性層２４ｃ内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに作用する。

また、書込み電流Ｉｃ１が導電体層２４’内を流れることにより、磁性層２４ｂ’の温度Ｔは、閾値温度ＴＢを超える。これにより、磁性層２４ｂ’の正味の飽和磁化Ｍｓがゼロより有意に大きくなる。このため、磁性層２４ｂ’は、磁性層２４ｂ’の外部に漏洩磁界ＳＦを発生させる。磁性層２４ｂ’の磁化方向は、書込み電流Ｉｃ１の流れる方向に依存しない。図１７の例では、強磁性層２７ａには、磁性層２４ｂ’の内部の磁化方向と反平行な＋Ｙ方向に、漏洩磁界ＳＦが印加される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、漏洩磁界ＳＦによるアシストと、によって、強磁性層２７ｃの磁化方向に対して反平行な方向に反転する。以上のように動作することにより、データ“１”の書込み動作が完了する。

次に、図１８を参照してデータ“０”の書込み動作について説明する。図１８の例では、書込み用ビット線ＷＢＬ（紙面左側）からワード線ＷＬ（紙面右側）に向けて書込み電流Ｉｃ０が流れる場合が示される。

上述の通り、導電体層２４の両端には、スイッチング素子ＳＥＬ１をオン状態にする電位差ＶＤＤが発生する。電位差ＶＤＤを制御することにより、導電体層２４’内に、書込み電流Ｉｃ０が流れる。書込み電流Ｉｃ０が導電体層２４’内の特に非磁性層２４ｃ内を流れることにより、強磁性層２７ａの磁化方向を強磁性層２７ｃの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層２４ｃに近接する強磁性層２７ａに作用する。

また、書込み電流Ｉｃ０が導電体層２４’内を流れることにより、磁性層２４ｂ’の温度Ｔは、閾値温度ＴＢを超える。これにより、磁性層２４ｂ’の正味の飽和磁化Ｍｓがゼロより有意に大きくなる。このため、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、磁性層２４ｂ’の外部に漏洩磁界ＳＦを発生させる。磁性層２４ｂ’の磁化方向は、書込み電流Ｉｃ０の流れる方向には依存しない。図１８の例では、図１７と同様、強磁性層２７ａには、磁性層２４ｂ’の内部の磁化方向と反平行な＋Ｙ方向に、漏洩磁界ＳＦが印加される。

これにより、強磁性層２７ａの磁化方向は、スピン軌道トルクと、漏洩磁界ＳＦによるアシストと、によって、強磁性層２７ｃの磁化方向に対して平行な方向に反転する。以上のように動作することにより、データ“０”の書込み動作が完了する。

２．４ 第２実施形態に係る効果
第２実施形態によれば、配線ＳＯＴＬは、磁性層２４ｂ’を含む。磁性層２４ｂ’は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）から選択される少なくとも１つの磁性元素（３ｄ遷移金属強磁性元素）と、ランタン（Ｌａ）、セシウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イットリウム（Ｙｂ）、及びルテチウム（Ｌｕ）から選択される少なくとも１つの希土類元素と、を含む。これにより、磁性層２４ｂ’は、補償温度として閾値温度ＴＢを有するフェリ磁性体として機能する。

ここで、フェリ磁性体とは、希土類元素と強磁性元素とからなり、それぞれの磁化が相反する方向になるように磁気的に結合している材料である。具体的には、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、閾値温度ＴＢ未満では、組成制御により飽和磁化Ｍｓを極小に設定できる（ほぼゼロとなる）。また、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、閾値温度ＴＢを超えると、希土類元素側の飽和磁化Ｍｓが温度特性により消失することで強磁性元素側の飽和磁化Ｍｓが出現する。これにより、磁性層２４ｂ’の正味の飽和磁化Ｍｓは、閾値温度ＴＢを超えると初期状態より有意に大きくなるような特性を有する。このような特性を有する磁性体は、希土類フェリ磁性体とも呼ばれる。希土類フェリ磁性体は、希土類元素の組成比が２０ａｔ％以上３０ａｔ％以下の組成領域で、室温において、正味の飽和磁化Ｍｓがゼロとなる補償組成となる。このような希土類フェリ磁性体の組成は、ＲＥ_ＸＴＭ_{１００－Ｘ}（２０≦Ｘ３０ａｔ％）のように記述される。ここで、ＴＭは、３ｄ強磁性体元素である。ＲＥは、希土類元素である。実用的には、希土類フェリ磁性体の初期状態における組成には、補償組成よりＴＭが若干リッチで、かつ正味の飽和磁化Ｍｓが微小にゼロ以上となるような組成が選ばれることが好ましい。

磁性層２４ｂ’の温度Ｔは、書込み状態において、磁性層２４ｂ’を流れる電流Ｉｃ０又はＩｃ１に伴う発熱又は電流擾乱によって、エネルギー的に閾値温度ＴＢを超えるように設計される。これにより、書込み状態において漏洩磁界ＳＦをバイアス磁界として発生させることができる。このため、磁性層２４ｂ’は、スピン軌道トルクによる強磁性層２７ａの磁化方向の反転をアシストすることができる。

一方、磁性層２４ｂ’の温度Ｔは、スタンバイ状態又は読出し状態において閾値温度ＴＢ未満となるように設計される。これにより、スタンバイ状態又は読出し状態では、バイアス磁界としての漏洩磁界ＳＦを発生させないようにすることができる。このため、磁性層２４ｂ’は、磁気抵抗効果素子ＭＴＪへの不要な外部磁場の印加を抑制できる。したがって、第１実施形態と同様に、不要なバイアス磁界の印加を避けることにより、スタンバイ時の磁気抵抗効果素子ＭＴＪの記憶層のリテンション特性の劣化を抑制できる。

３． 変形例等
なお、上述の第１実施形態及び第２実施形態は、上述の例に限らず、種々の変形が適用可能である。

上述の第１実施形態及び第２実施形態ではそれぞれ、磁性層２４ｂ及び２４ｂ’から発生する漏洩磁界ＳＦが、強磁性層２７ａにバイアス磁界として印加される場合について説明した。しかしながら、強磁性層２７ａに印加されるバイアス磁界は、漏洩磁界ＳＦに限られない。例えば、磁性層２４ｂ及び２４ｂ’と、強磁性層２７ａとの間の交換結合を利用してバイアス磁界を発生させてもよい。この場合、バイアス磁界は、強磁性層２７ａと非磁性層２４ｃとの界面に発生する。交換結合を利用したバイアス磁界も、漏洩磁界ＳＦを利用したバイアス磁界と同様に、通電に伴う発熱によって磁性層２４ｂ又は磁性層２４ｂ’に自発磁化が生じた場合に限って磁気抵抗効果素子ＭＴＪに作用する。このため、スタンバイ状態又は読出し状態のように、磁性層２４ｂが閾値温度ＴＡを超える程度に、あるいは、磁性層２４ｂ’が閾値温度ＴＢを超える程度に発熱しない場合には、磁気抵抗効果素子ＭＴＪへの不要な外部磁場の印加を抑制できる。

また、上述の第１実施形態及び第２実施形態では、スイッチング素子ＳＥＬ２に適用される２端子型のスイッチング素子としてセレクタが適用される場合について説明したが、これに限られない。例えば、スイッチング素子ＳＥＬ２には、ダイオードが適用されてもよい。

また、上述の第１実施形態及び第２実施形態では、スイッチング素子ＳＥＬ１及びＳＥＬ２に２端子型のスイッチング素子が適用される場合について説明したが、これに限られない。例えば、図１９及び図２０に示されるように、スイッチング素子ＳＥＬ１及びＳＥＬ２には、３端子型のスイッチング素子が適用されてもよい。具体的には、例えば、スイッチング素子ＳＥＬ１及びＳＥＬ２には、ＳＧＴ（Surrounding Gate Transistor）等のトランジスタが適用されてもよい。この場合、全ての配線ＳＯＴＬの第１部分は、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば、接地される。そして、スイッチング素子ＳＥＬ１＜ｉ，ｊ＞のゲートは、ワード線ＷＬ１＜ｉ，ｊ＞に接続される。スイッチング素子ＳＥＬ２＜ｉ，ｊ＞のゲートは、ワード線ＷＬ２＜ｉ，ｊ＞に接続される。このように、各スイッチング素子ＳＥＬ１及びＳＥＬ２が個別のワード線ＷＬ１及びＷＬ２によってそれぞれ制御されることにより、１個のメモリセルＭＣを選択することができる。

なお、図１９に示されるように、スイッチング素子ＳＥＬ１及びＳＥＬ２に３端子型のスイッチング素子が適用される場合、同一のメモリセルＭＣ内のスイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応する書込み用ビット線ＷＢＬ及び読出し用ビット線ＲＢＬに接続されてもよい。また、図２０に示されるように、スイッチング素子ＳＥＬ１及びＳＥＬ２に３端子型のスイッチング素子が適用される場合、同一のメモリセルＭＣ内のスイッチング素子ＳＥＬ１及びＳＥＬ２は、対応するビット線ＢＬに共通接続されてもよい。

また、上述の第１実施形態及び第２実施形態では、スイッチング素子ＳＥＬ１及びＳＥＬ２がいずれも２端子型又はいずれも３端子型である場合が示されたが、これに限られない。例えば、図２１に示されるように、スイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、３端子型及び２端子型のスイッチング素子が適用されてもよい。この場合、全ての配線ＳＯＴＬの第１部分は、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば、接地される。そして、スイッチング素子ＳＥＬ１＜ｉ，ｊ＞のゲートは、ワード線ＷＬ１＜ｉ，ｊ＞に接続される。また、同一のメモリセルＭＣ内のスイッチング素子ＳＥＬ１及びＳＥＬ２はそれぞれ、対応する書込み用ビット線ＷＢＬ及び読出し用ビット線ＲＢＬに接続される。これにより、１個のメモリセルＭＣを選択することができる。

また、上述の第１実施形態及び第２実施形態では、半導体基板２０の上方に２個の階層構造Ｌ１及びＬ２が積層される場合が示されたが、これに限られない。例えば、半導体基板２０の上方には、同等の構造を有する３以上の階層構造が積層されていてもよい。また、例えば、半導体基板２０の上方には、１個の階層構造が積層されていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…磁気メモリデバイス
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０…半導体基板
２１，２３，２４，２５，２６，２９…導電体層
２２，２７，２８…素子層
２４ａ，２４ｃ，２４ｄ，２７ｂ，２７ｄ…非磁性層
２４ｂ…磁性層
２７ａ，２７ｃ，２７ｅ…強磁性層

Claims (20)

1. 第１導電体層と、
   第２導電体層と、
   第３導電体層と、
   前記第１導電体層、前記第２導電体層、及び前記第３導電体層に接続された３端子型のメモリセルと、
   を備え、
   前記メモリセルは、
   前記第１導電体層と接続された第１部分と、前記第２導電体層と接続された第２部分と、前記第３導電体層と接続されかつ前記第１部分と前記第２部分との間に位置する第３部分と、を有する第４導電体層と、
   前記第３導電体層と前記第４導電体層との間に接続された磁気抵抗効果素子と、
   を含み、
   前記第４導電体層は、
   磁性層と、
   前記磁性層と前記磁気抵抗効果素子との間に設けられた第１非磁性層と、
   を含み、
   前記磁性層は、
   スタンバイ状態又は読出し状態において第１飽和磁化を有し、
   書込み状態において前記第１飽和磁化より大きい第２飽和磁化を有する、
   磁気メモリデバイス。
2. 前記磁性層は、
   前記スタンバイ状態又は前記読出し状態において反強磁性を示し、
   前記書込み状態において強磁性を示す、
   請求項１記載の磁気メモリデバイス。
3. 前記磁性層の温度は、
   前記スタンバイ状態及び前記読出し状態において前記磁性層の相変態温度未満であり、
   前記書込み状態において前記相変態温度を超える、
   請求項２記載の磁気メモリデバイス。
4. 前記磁性層は、鉄（Ｆｅ）及びロジウム（Ｒｈ）を含む合金を有し、
   前記合金における鉄（Ｆｅ）の組成は、４０ａｔ％以上６０ａｔ％以下である、
   請求項２記載の磁気メモリデバイス。
5. 前記磁性層は、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、及び銅（Ｃｕ）から選択される少なくとも１つの元素を更に含む、
   請求項４記載の磁気メモリデバイス。
6. 前記磁性層は、フェリ磁性を示す、
   請求項１記載の磁気メモリデバイス。
7. 前記磁性層の温度は、
   前記スタンバイ状態及び前記読出し状態において前記磁性層の補償温度未満であり、
   前記書込み状態において前記補償温度を超える、
   請求項６記載の磁気メモリデバイス。
8. 前記磁性層は、
   ランタン（Ｌａ）、セシウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イットリウム（Ｙｂ）、及びルテチウム（Ｌｕ）から選択される少なくとも１つの第１元素と、
   鉄（Ｆｅ）、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）から選択される少なくとも１つの第２元素と、
   を含む、
   請求項６記載の磁気メモリデバイス。
9. 前記磁性層は、
   前記第１元素を含む第１層と、
   前記第２元素を含む第２層と、
   を含む、
   請求項８記載の磁気メモリデバイス。
10. 前記磁性層は、前記第１元素及び前記第２元素を含むアモルファス合金を有する、
    請求項８記載の磁気メモリデバイス。
11. 前記第１非磁性層は、タンタル（Ｔａ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、及び金（Ａｕ）から選択される少なくとも１つの元素を含む、
    請求項１記載の磁気メモリデバイス。
12. 前記第１非磁性層の膜厚は、０．３ナノメートル以上１０ナノメートル以下である、
    請求項１記載の磁気メモリデバイス。
13. 前記磁性層の膜厚は、２ナノメートル以上１０ナノメートル以下である、
    請求項１記載の磁気メモリデバイス。
14. 前記第４導電体層は、前記磁性層に対して前記第１非磁性層と反対側に設けられた第２非磁性層を更に含む、
    請求項１記載の磁気メモリデバイス。
15. 前記第２非磁性層は、タンタル（Ｔａ）、チタン（Ｔｉ）、及びタングステン（Ｗ）から選択される少なくとも１つの元素を含む、
    請求項１４記載の磁気メモリデバイス。
16. 前記第２非磁性層の膜厚は、０．５ナノメートル以上５ナノメートル以下である、
    請求項１４記載の磁気メモリデバイス。
17. 前記磁気抵抗効果素子は、前記書込み状態において、
    前記第４導電体層の前記第１部分から前記第２部分に流れる第１電流に応じて第１抵抗値となり、
    前記第４導電体層の前記第２部分から前記第１部分に流れる第２電流に応じて前記第１抵抗値と異なる第２抵抗値となる、
    請求項１記載の磁気メモリデバイス。
18. 前記磁気抵抗効果素子は、
    第１強磁性層と、
    前記第１強磁性層に対して前記第４導電体層と反対側に設けられた第２強磁性層と、
    前記第１強磁性層と前記第２強磁性層との間に設けられた第３非磁性層と、
    を含み、
    前記第１強磁性層及び前記第２強磁性層の各々の磁化方向は、前記第１強磁性層、前記第３非磁性層、及び前記第２強磁性層の積層方向に沿っている、
    請求項１７記載の磁気メモリデバイス。
19. 前記メモリセルは、
    前記第２導電体層と前記第４導電体層との間に接続された第１スイッチング素子と、
    前記第１導電体層と前記第３導電体層との間に接続された第２スイッチング素子と、
    を更に含む、
    請求項１記載の磁気メモリデバイス。
20. 前記第１スイッチング素子は、３端子型のスイッチング素子であり、
    前記第２スイッチング素子は、２端子型のスイッチング素子である、
    請求項１９記載の磁気メモリデバイス。
    

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