JP2023087260A - 磁気メモリデバイス - Google Patents
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Abstract
【課題】メモリセルのリテンション特性を向上させる。【解決手段】磁気メモリデバイスは、第1導電体、第2導電体、及び第3導電体層と、第1導電体、第2導電体、及び第3導電体層に接続された3端子型のメモリセルと、を備える。メモリセルは、第4導電体層と、磁気抵抗効果素子と、を含む。第4導電体層は、第1導電体、第2導電体、及び第3導電体層とそれぞれ接続された第1部分、第2部分、及び第3部分を有する。第3部分は、第1部分と第2部分との間に位置する。磁気抵抗効果素子は、第3導電体及び第4導電体の間に接続される。第4導電体層は、磁性層と、磁性層と磁気抵抗効果素子との間に設けられた非磁性層と、を含む。磁性層は、スタンバイ状態又は読出し状態において第1飽和磁化を有し、書込み状態において前記第1飽和磁化より大きい第2飽和磁化を有する。【選択図】図5
Description
実施形態は、磁気メモリデバイスに関する。
磁気抵抗効果素子を記憶素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。
Luqiao Liu, et al., "Spin torque switching with the giant spin Hall effect of tantalum," Science Vol. 336, pp. 555-558, 2012
S. Fukami, et al., "A spin-orbit torque switching scheme with collinear magnetic easy axis and current configuration," Nature, Vol. 11, pp. 621-625, 2016
Ioan Mihai Miron, et al., "Perpendicular switching of a single ferromagnetic layer induced by in-plane current injection," Nature, Vol. 476, pp. 189-193, 2011
Kevin Garello, et al., "Ultrafast magnetization switching by spin-orbit torques," Applied Physics Letters, Vol. 105, 212402, 2014
Jan-Ulrich Thiele, et al., "Spin dynamics of the antiferromagnetic-to-ferromagnetic phase transition in FeRh on a sub-picosecond time scale," Applied Physics Letters, Vol. 85, 2857, 2004
Jan-Ulrich Thiele, et al., "FeRh/FePt exchange spring films for thermally assisted magnetic recording media," Applied Physics Letters, Vol. 82, 2859, 2003
Joseph Finley, et al., "Spin-orbit-torque efficiency in compensated ferromagnetic Cobalt-Terbium alloys," Physical Review Applied, Vol. 6, 054001, 2016
Lukasz Frackowiak, et al., "Wide-range tuning of interfacial exchange coupling between ferromagnetic Au/Co and ferromagnetic Tb/Fe(Co) multilayers," Nature, 8:16911, 2018
メモリセルのリテンション特性を向上させる。
実施形態の磁気メモリデバイスは、第1導電体層と、第2導電体層と、第3導電体層と、上記第1導電体層、上記第2導電体層、及び上記第3導電体層に接続された3端子型のメモリセルと、を備える。上記メモリセルは、上記第1導電体層と接続された第1部分と、上記第2導電体層と接続された第2部分と、上記第3導電体層と接続されかつ上記第1部分と上記第2部分との間に位置する第3部分と、を有する第4導電体層と、上記第3導電体層と上記第4導電体層との間に接続された磁気抵抗効果素子と、を含む。上記第4導電体層は、磁性層と、上記磁性層と上記磁気抵抗効果素子との間に設けられた第1非磁性層と、を含む。上記磁性層は、スタンバイ状態又は読出し状態において第1飽和磁化を有し、書込み状態において上記第1飽和磁化より大きい第2飽和磁化を有する。
以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、記号、及び配列を意味するインデックス等を含む。
本明細書において、磁気メモリデバイスは、例えば、MRAM(Magnetoresistive Random Access Memory)である。磁気メモリデバイスは、記憶素子として磁気抵抗効果素子を含む。磁気抵抗効果素子は、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)によって磁気抵抗効果(Magnetoresistance effect)を有する抵抗変化素子である。磁気抵抗効果素子は、MTJ素子とも称する。
1.第1実施形態
第1実施形態について説明する。
第1実施形態について説明する。
1.1 構成
まず、第1実施形態に係る磁気メモリデバイスの構成について説明する。
まず、第1実施形態に係る磁気メモリデバイスの構成について説明する。
1.1.1 磁気メモリデバイス
図1は、第1実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス1は、メモリセルアレイ10、ロウ選択回路11、カラム選択回路12、デコード回路13、書込み回路14、読出し回路15、電圧生成回路16、入出力回路17、及び制御回路18を備える。
図1は、第1実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス1は、メモリセルアレイ10、ロウ選択回路11、カラム選択回路12、デコード回路13、書込み回路14、読出し回路15、電圧生成回路16、入出力回路17、及び制御回路18を備える。
メモリセルアレイ10は、磁気メモリデバイス1におけるデータの記憶部である。メモリセルアレイ10は、複数のメモリセルMCを備える。複数のメモリセルMCの各々は、行(row)及び列(column)の組に対応付けられる。同一行にあるメモリセルMCは、同一のワード線WLに接続され、同一列にあるメモリセルMCは、同一の読出し用ビット線RBL及び書込み用ビット線WBLの組に接続される。
ロウ選択回路11は、メモリセルアレイ10の行を選択する回路である。ロウ選択回路11は、ワード線WLを介してメモリセルアレイ10と接続される。ロウ選択回路11には、デコード回路13からのアドレスADDのデコード結果(ロウアドレス)が供給される。ロウ選択回路11は、アドレスADDのデコード結果に基づいた行に対応するワード線WLを選択する。以下において、選択されたワード線WLは、選択ワード線WLと言う。また、選択ワード線WL以外のワード線WLは、非選択ワード線WLと言う。
カラム選択回路12は、メモリセルアレイ10の列を選択する回路である。カラム選択回路12は、読出し用ビット線RBL及び書込み用ビット線WBLを介してメモリセルアレイ10と接続される。カラム選択回路12には、デコード回路13からのアドレスADDのデコード結果(カラムアドレス)が供給される。カラム選択回路12は、アドレスADDのデコード結果に基づいた列に対応する読出し用ビット線RBL及び書込み用ビット線WBLを選択する。以下において、選択された読出し用ビット線RBL及び書込み用ビット線WBLはそれぞれ、選択ビット線RBL及び選択ビット線WBLと言う。また、選択ビット線RBL以外の読出し用ビット線RBL、及び選択ビット線WBL以外の書込み用ビット線WBLはそれぞれ、非選択ビット線RBL及び非選択ビット線WBLと言う。
デコード回路13は、入出力回路17からのアドレスADDをデコードするデコーダである。デコード回路13は、アドレスADDのデコード結果を、ロウ選択回路11、及びカラム選択回路12に供給する。アドレスADDは、選択されるカラムアドレス、及びロウアドレスを含む。
書込み回路14は、例えば、書込みドライバ(図示せず)を含む。書込み回路14は、メモリセルMCへのデータの書込みを行う。
読出し回路15は、例えば、センスアンプ(図示せず)を含む。読出し回路15は、メモリセルMCからのデータの読出しを行う。
電圧生成回路16は、磁気メモリデバイス1の外部(図示せず)から提供された電源電圧を用いて、メモリセルアレイ10の各種の動作のための電圧を生成する。例えば、電圧生成回路16は、書込み動作の際に必要な種々の電圧を生成し、書込み回路14に出力する。また、例えば、電圧生成回路16は、読出し動作の際に必要な種々の電圧を生成し、読出し回路15に出力する。
入出力回路17は、磁気メモリデバイス1の外部との通信を司る。入出力回路17は、磁気メモリデバイス1の外部からのアドレスADDを、デコード回路13に転送する。入出力回路17は、磁気メモリデバイス1の外部からのコマンドCMDを、制御回路18に転送する。入出力回路17は、種々の制御信号CNTを、磁気メモリデバイス1の外部と、制御回路18と、の間で送受信する。入出力回路17は、磁気メモリデバイス1の外部からのデータDATを書込み回路14に転送し、読出し回路15から転送されたデータDATを磁気メモリデバイス1の外部に出力する。
制御回路18は、例えば、CPU(Central Processing Unit)のようなプロセッサ、及びROM(Read Only Memory)を含む。制御回路18は、制御信号CNT及びコマンドCMDに基づいて、磁気メモリデバイス1内のロウ選択回路11、カラム選択回路12、デコード回路13、書込み回路14、読出し回路15、電圧生成回路16、及び入出力回路17の動作を制御する。
1.1.2 メモリセルアレイ
次に、第1実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
次に、第1実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
(回路構成)
図2は、第1実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図2では、ワード線WL、読出し用ビット線RBL、及び書込み用ビット線WBLの各々が、インデックス(“<>”)を含む添え字によって分類されて示される。
図2は、第1実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図2では、ワード線WL、読出し用ビット線RBL、及び書込み用ビット線WBLの各々が、インデックス(“<>”)を含む添え字によって分類されて示される。
メモリセルアレイ10は、複数のメモリセルMC、複数のワード線WL、複数の読出し用ビット線RBL、及び複数の書込み用ビット線WBLを含む。図2の例では、複数のメモリセルMCは、(M+1)×(N+1)個のメモリセルMC<0,0>、MC<0,1>、…、MC<0,N>、MC<1,0>、…、及びMC<M,N>を含む(M及びNは、2以上の整数)。なお、図2の例では、M及びNが2以上の整数である場合について示したが、これに限られない。M及びNは、0又は1であってもよい。複数のワード線WLは、(M+1)本のワード線WL<0>、WL<1>、…、及びWL<M>を含む。複数の読出し用ビット線RBLは、(N+1)本の読出し用ビット線RBL<0>、RBL<1>、…、及びRBL<N>を含む。複数の書込み用ビット線WBLは、(N+1)本の書込み用ビット線WBL<0>、WBL<1>、…、及びWBL<N>を含む。
複数のメモリセルMCは、メモリセルアレイ10内でマトリクス状に配置される。メモリセルMCは、複数のワード線WLのうちの1本と、複数の読出し用ビット線RBL及び複数の書込み用ビット線WBLのうちの1組の読出し用ビット線RBL及び書込み用ビット線WBLと、の組に対応付けられる。すなわち、メモリセルMC<i,j>(0≦i≦M、0≦j≦N)は、ワード線WL<i>、読出し用ビット線RBL<j>、及び書込み用ビット線WBL<j>に接続される。
メモリセルMC<i,j>は、ワード線WL<i>に接続される第1端と、書込み用ビット線WBL<j>に接続される第2端と、読出し用ビット線RBL<j>に接続される第3端と、を有する3端子型メモリセルである。メモリセルMC<i,j>、スイッチング素子SEL1<i,j>及びSEL2<i,j>、磁気抵抗効果素子MTJ<i,j>、並びに配線SOTL<i,j>を含む。
配線SOTL<i,j>は、第1部分と、第2部分と、第1部分及び第2部分の間の第3部分と、を含む。配線SOTL<i,j>の第1部分は、ワード線WL<i>に接続される。配線SOTL<i,j>の第2部分は、書込み用ビット線WBL<j>に接続される。配線SOTL<i,j>の第3部分は、読出し用ビット線RBL<j>に接続される。スイッチング素子SEL1<i,j>は、配線SOTL<i,j>の第2部分と書込み用ビット線WBL<j>との間に接続される。磁気抵抗効果素子MTJ<i,j>は、配線SOTL<i,j>の第3部分と読出し用ビット線RBL<j>との間に接続される。スイッチング素子SEL2<i,j>は、磁気抵抗効果素子MTJ<i,j>と読出し用ビット線RBL<j>との間に接続される。
スイッチング素子SEL1及びSEL2は、2端子型のスイッチング素子である。2端子型スイッチング素子は、3個目の端子を含まない点において、トランジスタ等の3端子型のスイッチング素子と異なる。2端子間に印加する電圧がそれぞれ閾値電圧Vth1及びVth2未満の場合、スイッチング素子SEL1及びSEL2は、“高抵抗”状態又は“オフ”状態、例えば電気的に非導通状態である。2端子間に印加する電圧がそれぞれ閾値電圧Vth1及びVth2以上の場合、スイッチング素子SEL1及びSEL2は“低抵抗”状態又は“オン”状態、例えば電気的に導通状態に変わる。より具体的には、例えば、スイッチング素子SEL1及びSEL2はそれぞれ、対応するメモリセルMCに印加される電圧が閾値電圧Vth1及びVth2を下回る場合、抵抗値の大きい絶縁体として電流を遮断する(オフ状態となる)。スイッチング素子SEL1及びSEL2はそれぞれ、対応するメモリセルMCに印加される電圧が閾値電圧Vth1及びVth2を上回る場合、抵抗値の小さい導電体として電流を流す(オン状態となる)。スイッチング素子SEL1及びSEL2は、2端子間に印加される電圧がどちらの極性でも(流れる電流の方向に依らず)、対応するメモリセルMCに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替える。
配線SOTLは、メモリセルMCにおける電流経路である。例えば、スイッチング素子SEL1がオン状態かつスイッチング素子SEL2がオフ状態の場合、配線SOTLは、ワード線WLと書込み用ビット線WBLとの間の電流経路として機能する。また、例えば、スイッチング素子SEL1がオフ状態かつスイッチング素子SEL2がオン状態の場合、配線SOTLの一部は、ワード線WLと読出し用ビット線RBLとの間の電流経路として機能する。
磁気抵抗効果素子MTJは、抵抗変化素子である。磁気抵抗効果素子MTJは、スイッチング素子SEL1及びSEL2によって経路を制御された電流に基づき、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子MTJは、その抵抗状態の変化によってデータを不揮発に記憶する記憶素子として機能する。
(平面レイアウト)
次に、第1実施形態に係るメモリセルアレイの平面レイアウトについて説明する。以下では、基板表面に平行な面をXY平面とする。基板表面に対して磁気メモリデバイス1が設けられる方向をZ方向又は上方向とする。XY平面内において互いに交差する方向をX方向及びY方向とする。
次に、第1実施形態に係るメモリセルアレイの平面レイアウトについて説明する。以下では、基板表面に平行な面をXY平面とする。基板表面に対して磁気メモリデバイス1が設けられる方向をZ方向又は上方向とする。XY平面内において互いに交差する方向をX方向及びY方向とする。
図3は、第1実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図である。図3では、絶縁体層等の構造が省略されて示される。
メモリセルアレイ10は、複数の縦型構造V1、複数の縦型構造V2、及び複数の縦型構造V3を更に含む。複数の縦型構造V1の各々は、スイッチング素子SEL1を含む。複数の縦型構造V2の各々は、磁気抵抗効果素子MTJ及びスイッチング素子SEL2を含む。
複数の書込み用ビット線WBLは、X方向に並ぶ。複数の書込み用ビット線WBLの各々は、Y方向に延びる。
複数の書込み用ビット線WBLの上方に、複数のワード線WLが設けられる。複数のワード線WLは、Y方向に並ぶ。複数のワード線WLの各々は、X方向に延びる。
複数のワード線WLの上方に、複数の配線SOTLが設けられる。平面視において、複数の配線SOTLの各々は、X方向に対してY方向に長い矩形状を有する。複数の配線SOTLの各々は、Y方向に延びる。平面視において、複数の配線SOTLの各々は、1本のワード線WL、及び1本の書込み用ビット線WBLと重なる位置に対応して、マトリクス状に設けられる。
複数の配線SOTLの上方に、複数の読出し用ビット線RBLが設けられる。複数の読出し用ビット線RBLは、X方向に並ぶ。複数の読出し用ビット線RBLの各々は、Y方向に延びる。平面視において、複数の読出し用ビット線RBLはそれぞれ、複数の書込み用ビット線WBLに重なる位置に設けられる。
複数の縦型構造V1は、Z方向に延びる。平面視において、複数の縦型構造V1は、円形状を有する。複数の縦型構造V1の各々は、対応する1本の書込み用ビット線WBLと1本の配線SOTLとの間を接続する。すなわち、複数の縦型構造V1の各々は、対応する配線SOTLの第2部分に接続される。
複数の縦型構造V2は、Z方向に延びる。平面視において、複数の縦型構造V2は、円形状を有する。複数の縦型構造V2の各々は、対応する1本の読出し用ビット線RBLと1本の配線SOTLとの間を接続する。すなわち、複数の縦型構造V2の各々は、対応する配線SOTLの第3部分に接続される。
複数の縦型構造V3は、Z方向に延びる。平面視において、複数の縦型構造V3は、円形状を有する。複数の縦型構造V3の各々は、対応する1本のワード線WLと1本の配線SOTLとの間を接続する。すなわち、複数の縦型構造V3の各々は、対応する配線SOTLの第1部分に接続される。
以上のような構成のうち、1本の配線SOTL、並びに当該1本の配線SOTLに接続された1個の縦型構造V1、1個の縦型構造V2、及び1個の縦型構造V3の組が、1個のメモリセルMCとして機能する。
(断面構造)
次に、第1実施形態に係るメモリセルアレイの断面構造について説明する。
次に、第1実施形態に係るメモリセルアレイの断面構造について説明する。
図4は、第1実施形態に係るメモリセルアレイの断面構造の一例を示す、図3のIV―IV線に沿った断面図である。メモリセルアレイ10は、半導体基板20、並びに階層構造L1及びL2を含む。階層構造L1は、導電体層21_1、23_1、24_1、25_1、26_1、及び29_1、並びに素子層22_1、27_1、及び28_1を含む。階層構造L2は、導電体層21_2、23_2、24_2、25_2、26_2、及び29_2、並びに素子層22_2、27_2、及び28_2を含む。添え字“_x”が付された構成は、階層構造Lxに属する構成であることを示す(xは、1以上の整数)。
半導体基板20の上方には、階層構造L1及びL2が、この順にZ方向に積層される。階層構造L1及びL2の各々は、図3に示された平面レイアウトに対応する。
半導体基板20と階層構造L1との間には、ロウ選択回路11及びカラム選択回路12等の周辺回路が設けられていてもよい。半導体基板20と階層構造L1との間には、回路が形成されていなくてもよい。半導体基板20と階層構造L1との間に回路が形成されない場合、半導体基板20のうち階層構造L1の下方に位置する部分には、STI(Shallow Trench Isolation)が形成されていてもよい。
階層構造L1について説明する。
半導体基板20の上方には、導電体層21_1が設けられる。導電体層21_1は、書込み用ビット線WBLとして使用される。導電体層21_1は、Y方向に延びる。
導電体層21_1の上面上には、素子層22_1が設けられる。素子層22_1は、スイッチング素子SEL1として使用される。
素子層22_1の上面上には、導電体層23_1が設けられる。導電体層23_1は、コンタクトとして使用される。素子層22_1及び導電体層23_1は、縦型構造V1を構成する。
導電体層23_1の上面上には、導電体層24_1が設けられる。導電体層24_1は、配線SOTLとして使用される。導電体層24_1のうち導電体層23_1に接する部分は、配線SOTLの第2部分に対応する。導電体層24_1は、Y方向に延びる。
導電体層24_1のうち導電体層23_1が設けられる部分とは異なる部分の下面上には、導電体層25_1が設けられる。導電体層24_1のうち導電体層25_1に接する部分は、配線SOTLの第1部分に対応する。導電体層25_1は、コンタクトとして使用される。導電体層25_1は、縦型構造V3を構成する。
導電体層25_1の下面上には、導電体層26_1が設けられる。導電体層26_1は、ワード線WLとして使用される。導電体層26_1は、X方向に延びる。
導電体層24_1のうち導電体層23_1が設けられる部分と導電体層25_1が設けられる部分との間の部分の上面上には、素子層27_1が設けられる。導電体層24_1のうち素子層27_1に接する部分は、配線SOTLの第3部分に対応する。素子層27_1は、磁気抵抗効果素子MTJとして使用される。
素子層27_1の上面上には、素子層28_1が設けられる。素子層28_1は、スイッチング素子SEL2として使用される。素子層27_1及び28_1は、縦型構造V2を構成する。
素子層28_1の上面上には、導電体層29_1が設けられる。導電体層29_1は、読出し用ビット線RBLとして使用される。導電体層29_1は、Y方向に延びる。
以上のような構成により、階層構造L1内の1組の導電体層24_1、並びに縦型構造V1、V2、及びV3は、導電体層21_1、26_1、及び29_1にそれぞれ接続された3端子を有する1個のメモリセルMCとして機能する。
階層構造L2は、階層構造L1と同等の構成を有する。すなわち、導電体層21_2、23_2、24_2、25_2、26_2、及び29_2、並びに素子層22_2、27_2、及び28_2はそれぞれ、導電体層21_1、23_1、24_1、25_1、26_1、及び29_1、並びに素子層22_1、27_1、及び28_1と同等の構造及び機能を有する。これにより、階層構造L2内の1組の導電体層24_2、並びに縦型構造V1、V2、及びV3は、導電体層21_2、26_2、及び29_2にそれぞれ接続された3端子を有する1個のメモリセルMCとして機能する。
1.1.3 磁気抵抗効果素子及び周辺の配線
次に、第1実施形態に係る磁気メモリデバイスの磁気抵抗効果素子及び周辺の配線の構成について説明する。
次に、第1実施形態に係る磁気メモリデバイスの磁気抵抗効果素子及び周辺の配線の構成について説明する。
図5及び図6は、第1実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す、図4の領域Vの断面図である。図5は、配線SOTLが低温の場合に対応する。図6は、配線SOTLが高温の場合に対応する。
配線SOTLとしての導電体層24は、非磁性層24a、磁性層24b、及び非磁性層24cを含む。素子層27は、強磁性層27a、非磁性層27b、強磁性層27c、非磁性層27d、及び強磁性層27eを含む。
まず、導電体層24の構造の詳細について説明する。
非磁性層24aは、非磁性を有する導電膜である。非磁性層24aは、磁性層24bの下地層として機能する。膜の密着性向上の観点から、非磁性層24aは、タンタル(Ta)、タングステン(W)、チタン(Ti)、又はチタン窒化物(TiN)等を含む。非磁性層24aの膜厚は、0.5ナノメートル(nm)以上5nm以下であることが好ましい。非磁性層24aの膜厚の下限値は、導電体層24における膜の連続性の観点から決定される。また、電流の分流抑制の観点から、非磁性層24aの膜厚は、3nm以下であることがより好ましい。
非磁性層24aの上面上には、磁性層24bが設けられる。磁性層24bは、反強磁性と強磁性との間の磁気相変態(Magnetic phase transformation)又は磁気相転移(Magnetic phase transition)を示す導電膜である。磁性層24bは、例えば、鉄(Fe)及びロジウム(Rh)を含む合金(FeRh合金)を有する。FeRh合金は、鉄とロジウムの組成比(at%)が50:50付近で、上記の磁気相転移(磁気相変態)を起こす。FeRh合金における鉄の組成比は、50±10at%(40at%以上60at%以下)であることが好ましい。磁性層24bの組成は、エネルギー分散型X線分析(EDX:Energy Dispersive X-ray spectroscopy)、二次イオン質量分析(SIMS:Secondary Ion Mass Spectrometry)、及び蛍光X線等によって薄膜状態で分析できる。電流分流の抑制の観点、及び磁性層24bにおけるジュール熱発生の観点から、磁性層24bは、高抵抗かつ薄膜であることが好ましい。磁性層24bの膜厚は、2nm以上10nm以下であることが好ましい。
磁性層24bの磁気相変態は、閾値温度TAを境界として発生する。すなわち、閾値温度TAは、磁性層24bの相変態温度である。具体的には、図5に示されるように、磁性層24bの温度Tが閾値温度TA未満の場合(T<TA)、磁性層24bは、反強磁性を示す。一方、図6に示されるように、磁性層24bの温度Tが閾値温度TAを超える場合(T>TA)、磁性層24bは、強磁性を示す。
磁性層24bが強磁性を示す場合、磁性層24bの飽和磁化(Ms:Saturation Magnetization)は、ゼロより有意に大きくなる。そして、磁性層24bは、磁性層24bの外部に漏洩磁界SFを発生させる。磁性層24bの磁化方向は、例えば、形状異方性によって、Y方向に沿って安定する。磁性層24bの磁化方向は、磁性層24b内を流れる電流の方向に応じて反転する。すなわち、磁性層24bは、磁性層24bの延びる方向(±Y方向)に磁化容易軸方向を有する。一方、磁性層24bが反強磁性を示す場合、磁性層24bの磁気モーメントは、内部で相殺される。これにより、磁性層24bの飽和磁化Msは、ゼロになる。このため、磁性層24bは、磁性層24bの外部に漏洩磁界SFを発生させない。
なお、磁性層24bは、添加物としてイリジウム(Ir)、パラジウム(Pd)、ルテニウム(Ru)、オスミウム(Os)、白金(Pt)、金(Au)、銀(Ag)、又は銅(Cu)を更に含んでいてもよい。磁性層24bにFeRh合金が用いられる場合、当該添加物は、ロジウム(Rh)との置換によって添加されることが好ましい。磁性層24bに当該添加物が含まれることによって、閾値温度TAを、所望の値に調整することができる。
また、磁性層24bは、更なる添加物として、コバルト(Co)又はニッケル(Ni)を含んでもよい。当該更なる添加物は、鉄(Fe)との置換によって添加されることが好ましい。当該更なる添加物を含む場合、磁性層24bは、強磁性状態での飽和磁化Msの調整が可能となる。これにより、磁性層24bからの漏洩磁界SFの強度の調整が可能となる。
図7は、第1実施形態に係る磁性層の温度と飽和磁化との関係の一例を示すダイアグラムである。図7では、磁性層24bの温度Tの変化に対する飽和磁化MsのヒステリシスH1及びH2が示される。実線のヒステリシスH1は、例えば、磁性層24bが添加物を含まない場合に対応する。破線のヒステリシスH2は、例えば、磁性層24bが添加物を含む場合に対応する。
ヒステリシスH1に示されるように、添加物が含まれない場合、磁性層24bは、閾値温度TA1で相変態する。これに対して、ヒステリシスH2に示されるように、添加物が含まれる場合、磁性層24bは、閾値温度TA1より高い閾値温度TA2で相変態する。また、添加物の組成比(at%)を変化させることにより、閾値温度TA2の高さ、及び強磁性化後の飽和磁化Msを調整することができる。添加物Xを含む磁性層24bの組成がFea(Rh(1-b)Xb)(100-a)と表される場合、組成比bは、例えば、0at%以上0.1at%以下の範囲で調整され得る。
再び図5及び図6を参照して、導電体層24の構造の詳細について説明する。
磁性層24bの上面上には、非磁性層24cが設けられる。非磁性層24cは、非磁性を有する重金属の導電膜である。非磁性層24cは、例えば、タンタル(Ta)、タングステン(W)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、銅(Cu)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、及び金(Au)から選択される少なくとも1つの元素を含む。
非磁性層24cは、内部を流れる電流により、主としてスピンホール効果起因のスピン軌道トルク(SOT:Spin Orbit Torque)を発生させる層となる。大きなスピン軌道トルクを得るには、非磁性層24cを流れる電流を増やす、すなわち、電流密度を高くすることが要求される。このため、その他の層である非磁性層24a及び磁性層24bへの電流分流抑制が要求される。スピン軌道トルクは、強磁性層27aに作用する。非磁性層24cの膜厚は、例えば、0.3nm以上10nm以下であることが好ましい。導電体層24における膜の連続性の観点から、非磁性層24cの膜厚は、1nm以上であることが好ましい。
次に、素子層27の構造の詳細について説明する。
非磁性層24cの上面上には、強磁性層27aが設けられる。強磁性層27aは、強磁性を有する導電膜である。強磁性層27aは、記憶層(Storage Layer)として使用される。強磁性層27aは、膜面に垂直な方向(Z方向)に磁化容易軸方向を有する。
磁性層24bが反強磁性を示す場合、強磁性層27aには、漏洩磁界SFが印加されない。すなわち、磁性層24bが反強磁性を示す場合、強磁性層27aには、バイアス磁界は印加されない。一方、磁性層24bが強磁性を示す場合、強磁性層27aには、漏洩磁界SFが印加される。すなわち、磁性層24bが強磁性を示す場合、強磁性層27aには、バイアス磁界が印加されることになる。また、強磁性層27aには、非磁性層24cにおいて発生したスピン軌道トルクが作用する。所定の大きさの漏洩磁界SFが印加され、かつ所定の大きさのスピン軌道トルクが作用した場合、強磁性層27aの磁化方向は、反転するように構成される。
強磁性層27aは、鉄(Fe)を含む。強磁性層27aは、更にコバルト(Co)、及びニッケル(Ni)のうちの少なくとも1つの元素を含み得る。また、強磁性層27aは、ボロン(B)を更に含み得る。より具体的には、例えば、強磁性層27aは、コバルト鉄ボロン(CoFeB)又はホウ化鉄(FeB)を含む。
また、磁性体が有する、データ保持のためのリテンションエネルギーΔEを増大させる観点から、強磁性層27aは、層A及び層Bの積層膜が含まれていてもよい。層Aは、コバルト(Co)、鉄(Fe)、ニッケル(Ni)から選択される少なくとも1つの元素を含む層である。層Bは、白金(Pt)、イリジウム(Ir)、ルテニウム(Ru)、オスミウム(Os)、パラジウム(Pd)、及び金(Au)から選択される少なくとも1つの元素を含む層である。積層膜は、例えば、Co/Pt積層膜、Co/Ir積層膜、Co/Pd積層膜等が挙げられる。非磁性層27bに(001)配向した酸化マグネシウム(MgO)が用いられる場合、積層膜は、コバルト鉄ボロン(CoFeB)等を含む層C(界面層)と更に積層される。この場合、積層膜が非磁性層24cと接し、かつ層Cが非磁性層27bと接するように設けられる。
強磁性層27aの上面上には、非磁性層27bが設けられる。非磁性層27bは、非磁性を有する絶縁膜である。非磁性層27bは、トンネルバリア層(Tunnel Barrier Layer)として使用される。非磁性層27bは、強磁性層27aと強磁性層27cとの間に設けられて、これら2つの強磁性層と共に磁気トンネル接合を形成する。また、強磁性層27a及び強磁性層27cの界面層にコバルト鉄ボロン(CoFeB)等の初期アモルファス層が用いられる場合、非磁性層27bは、強磁性層27aの結晶化処理において、強磁性層27aとの界面から結晶質の膜を成長させるための核となるシード材として機能する。ここで、初期アモルファス層とは、成膜直後にアモルファス状態であり、アニール処理後に結晶化する層である。非磁性層27bは、膜面が(001)面に配向したNaCl結晶構造を有する。非磁性層27bに用いられる化合物としては、例えば、酸化マグネシウム(MgO)が挙げられる。非磁性層27bに酸化マグネシウム(MgO)が用いられる場合、酸化マグネシウム(MgO)の(001)界面とコバルト鉄ボロン(CoFeB)の(001)界面とは整合して成長する。このため、コバルト鉄ボロン(CoFeB)は、(001)配向した体心立方構造となる。なお、(111)配向した酸化マグネシウム(MgO)及び酸化マグネシウムアルミニウム(MgAlO)等が用いられる場合には、界面層としてのコバルト鉄ボロン(CoFeB)等が不要になる場合がある。
非磁性層27bの上面上には、強磁性層27cが設けられる。強磁性層27cは、強磁性を有する導電膜である。強磁性層27cは、参照層(Reference Layer)として使用される。強磁性層27cは、膜面に垂直な方向(Z方向)に磁化容易軸方向を有する。強磁性層27cの磁化方向は、固定されている。図5の例では、強磁性層27cの磁化方向は、強磁性層27aの方向を向いている。なお、「磁化方向が固定されている」とは、強磁性層27aの磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。強磁性層27cは、例えば、コバルト白金(CoPt)、コバルトニッケル(CoNi)、及びコバルトパラジウム(CoPd)から選択される少なくとも1つの合金膜を含む。また、Co/Pt積層膜、Co/Pd積層膜等の積層膜でもよい。(001)配向したMgOが非磁性層27bに用いられる場合、強磁性層27cには、界面層としてCoFeB等の初期アモルファス層が用いられる。当該初期アモルファス層は、上記のCoPt、CoPd、Co/Pt積層膜、Co/Pd積層膜等と積層して用いられる。この場合、強磁性層27cのうちCoFeBを含む層は、他の層よりも(001)配向したMgOが非磁性層27b側に形成される。
強磁性層27cの上面上には、非磁性層27dが設けられる。非磁性層27dは、非磁性を有する導電膜である。非磁性層27dは、スペーサ層(Spacer Layer)として使用される。非磁性層27dは、例えば、ルテニウム(Ru)、オスミウム(Os)、ロジウム(Rh)、イリジウム(Ir)、バナジウム(V)、及びクロム(Cr)から選択される元素又はこれらの合金からなる。例えば、非磁性層27dの膜厚は、2nm以下である。
非磁性層27dの上面上には、強磁性層27eが設けられる。強磁性層27eは、強磁性を有する導電膜である。強磁性層27eは、シフトキャンセル層(Shift Cancelling Layer)として使用される。強磁性層27eは、膜面に垂直な方向(Z方向)に磁化容易軸方向を有する。強磁性層27eは、例えば、コバルト白金(CoPt)、コバルトニッケル(CoNi)、及びコバルトパラジウム(CoPd)から選択される少なくとも1つの合金層を含む。また、強磁性層27eは、Co/Pt積層膜、及びCo/Pd積層膜等の積層膜でもよい。
強磁性層27c及び強磁性層27eは、非磁性層27dによって反強磁性的に結合される。すなわち、強磁性層27c及び強磁性層27eは、互いに反平行な磁化方向を有するように結合される。このような強磁性層27c、非磁性層27d、及び強磁性層27eの結合構造を、SAF(Synthetic Anti - Ferromagnetic)構造という。SAF構造により、強磁性層27eは、強磁性層27cの漏洩磁界が強磁性層27aの磁化方向変化に与える影響を相殺し、実質的な強磁性層27cの漏洩磁界を低減することができる。
磁気抵抗効果素子MTJは、記憶層及び参照層の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。実施形態では、このような磁気抵抗効果素子MTJに書込み電流を流すことなく、参照層の磁化方向に対する記憶層の磁化方向を制御する。具体的には、配線SOTLに電流を流すことによって発生させたスピン軌道トルクを利用した書込み方式が採用される。
配線SOTLに、Y方向に或る大きさの書込み電流Ic0を流すと、記憶層及び参照層の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子MTJの抵抗値は最も低くなり、磁気抵抗効果素子MTJは低抵抗状態に設定される。この低抵抗状態は、「P(Parallel)状態」と呼ばれ、例えばデータ“0”の状態と規定される。
また、配線SOTLに、書込み電流Ic0と反対方向に書込み電流Ic0より大きい書込み電流Ic1を流すと、記憶層及び参照層の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子MTJの抵抗値は最も高くなり、磁気抵抗効果素子MTJは高抵抗状態に設定される。この高抵抗状態は、「AP(Anti - Parallel)状態」と呼ばれ、例えばデータ“1”の状態と規定される。
なお、データ“1”及びデータ“0”の規定の仕方は、上述した例に限られない。例えば、P状態をデータ“1”と規定し、AP状態をデータ“0”と規定してもよい。
磁気抵抗効果素子MTJのZ方向に見た形状は、楕円形又は円形である。メモリセルMCの高密度な集積の観点において、磁気抵抗効果素子MTJのZ方向に見た形状は、円形が好ましい。面積低減および消費電力低減の観点から、楕円形である場合の磁気抵抗効果素子MTJの短辺長、及び円形である場合の磁気抵抗効果素子MTJの半径は、100nm以下であることが好ましい。さらに、強磁性層27aに関して、5nsec以下の高速磁化反転を行う場合は、30nm以下が好ましい。磁化反転の速度が30nm以下の場合、単磁区軸一斉磁化反転となる、又は明確な磁壁が形成されない磁化反転モードとなる。これにより、高速磁化反転が実現される。
1.2 動作
次に、第1実施形態に係る磁気メモリデバイスの動作について説明する。
次に、第1実施形態に係る磁気メモリデバイスの動作について説明する。
1.2.1 各種動作と磁性層の温度との関係
図8は、第1実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の温度との関係の一例を示すダイアグラムである。
図8は、第1実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の温度との関係の一例を示すダイアグラムである。
磁気メモリデバイス1の状態は、例えば、書込み状態、読出し状態、及びスタンバイ状態に分けられる。書込み状態は、メモリセルアレイ10へデータが書き込まれている(書込み動作が実行中の)状態である。読出し状態は、メモリセルアレイ10からデータが読み出されている(読出し動作が実行中の)状態である。スタンバイ状態は、書込み動作及び読出し動作のいずれも実行中でない状態である。
スタンバイ状態又は読出し状態において、磁性層24bの温度Tは、閾値温度TA未満となるように設計される。これに対して、書込み状態において、磁性層24bの温度Tは、閾値温度TAを超えるように設計される。これにより、書込み動作が実行されているか否かに応じて、磁性層24bの磁気特性を変化させることができる。具体的には、書込み動作が実行中でない場合には、磁性層24bは、反強磁性を示す。これに対して、書込み動作が実行中の場合には、磁性層24bは、強磁性を示す。
1.2.2 書込み動作
図9は、第1実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図である。図9の例では、複数のメモリセルMCのうち、メモリセルMC<m,n>にデータが書き込まれる場合が示される(0<m<M、0<n<N)。
図9は、第1実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す回路図である。図9の例では、複数のメモリセルMCのうち、メモリセルMC<m,n>にデータが書き込まれる場合が示される(0<m<M、0<n<N)。
メモリセルMC<m,n>にデータが書き込まれる場合、ワード線WL<m>及び書込み用ビット線WBL<n>の各々には、電圧VDD又はVSSが印加される。ワード線WL<m>に電圧VDDが印加される場合、書込み用ビット線WBL<n>には、電圧VSSが印加される。ワード線WL<m>に電圧VSSが印加される場合、書込み用ビット線WBL<n>には、電圧VDDが印加される。ワード線WL<m>以外の全てのワード線WL、書込み用ビット線WBL<n>以外の全ての書込み用ビット線WBL、及び全ての読出し用ビット線RBLには、電圧VDD/2が印加される。
電圧VSSは、基準電位である。電圧VSSは、例えば、0Vである。電圧VSSに対する電圧VDD(電位差VDD)は、スイッチング素子SEL1及びSEL2をオン状態にする電圧である。また、電位差VDDは、磁気抵抗効果素子MTJの抵抗状態を変化させるための電流を流すことができる電圧である。電位差VDD/2は、スイッチング素子SEL1及びSEL2をオフ状態にする電圧である。
これにより、ワード線WL<m>と書込み用ビット線WBL<n>との間には、電位差VDDが発生する。ワード線WL<m>と書込み用ビット線WBL<n>を除く任意の書込み用ビット線WBLとの間には、電位差VDD/2が発生する。ワード線WL<m>と任意の読出し用ビット線RBLとの間には、電位差VDD/2が発生する。
また、ワード線WL<m>を除く任意のワード線WLと書込み用ビット線WBL<n>との間には、電位差VDD/2が発生する。ワード線WL<m>を除く任意のワード線WLと書込み用ビット線WBL<n>を除く任意の書込み用ビット線WBLとの間には、電位差が発生しない。ワード線WL<m>を除く任意のワード線WLと任意の読出し用ビット線RBLとの間には、電位差が発生しない。
書込み用ビット線WBL<n>と読出し用ビット線RBL<n>との間には、電位差VDD/2が発生する。書込み用ビット線WBL<n>を除く任意の書込み用ビット線WBLと対応する読出し用ビット線RBLとの間には、電位差が発生しない。
このため、スイッチング素子SEL1<m,n>は、オン状態となる。スイッチング素子SEL1<m,n>を除く全てのスイッチング素子SEL1は、オフ状態となる。また、全てのスイッチング素子SEL2は、オフ状態となる。
したがって、配線SOTL<m,n>を除く全ての配線SOTL、及び全ての磁気抵抗効果素子MTJに電流を流すことなく、配線SOTL<m,n>に電流を流すことができる。
上述の書込み動作において、メモリセルMC<m,n>の状態は、選択状態とも呼ばれる。メモリセルMC<0,n>~MC<m-1,n>、MC<m+1,n>~MC<M,n>、MC<m,0>~MC<m,n-1>、及びMC<m,n+1>~MC<m,N>の状態は、半選択状態とも呼ばれる。選択状態及び半選択状態でない全てのメモリセルMCの状態は、非選択状態とも呼ばれる。
図10及び図11は、第1実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図10及び図11では、選択状態のメモリセルMCに流れる電流、及び磁気抵抗効果素子MTJの磁化方向が模式的に示される。図10は、データ“1”を書き込む場合の書込み動作に対応する。図11は、データ“0”を書き込む場合の書込み動作に対応する。
まず、図10を参照してデータ“1”の書込み動作について説明する。図10の例では、ワード線WL(紙面右側)から書込み用ビット線WBL(紙面左側)に向けて書込み電流Ic1が流れる場合が示される。
上述の通り、導電体層24の両端には、スイッチング素子SEL1をオン状態にする電位差VDDが発生する。電位差VDDを制御することにより、導電体層24内に、書込み電流Ic1が流れる。書込み電流Ic1が導電体層24内の特に非磁性層24c内を流れることにより、強磁性層27aの磁化方向を強磁性層27cの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層24cに近接する強磁性層27aに作用する。
また、書込み電流Ic1が導電体層24内を流れることにより、磁性層24bの温度Tは、閾値温度TAを超える。これにより、磁性層24bが反強磁性から強磁性に相変態する。このため、磁性層24bは、磁化を発生させると共に、磁性層24bの外部に漏洩磁界SFを発生させる。磁性層24bの磁化方向は、書込み電流Ic1の流れる方向に依存しない。図10の例では、強磁性層27aには、磁性層24bの内部の磁化方向と反平行な+Y方向に、漏洩磁界SFが印加される。
これにより、強磁性層27aの磁化方向は、スピン軌道トルクと、漏洩磁界SFによるアシストと、によって、強磁性層27cの磁化方向に対して反平行な方向に反転する。以上のように動作することにより、データ“1”の書込み動作が完了する。
次に、図11を参照してデータ“0”の書込み動作について説明する。図11の例では、書込み用ビット線WBL(紙面左側)からワード線WL(紙面右側)に向けて書込み電流Ic0が流れる場合が示される。
上述の通り、導電体層24の両端には、スイッチング素子SEL1をオン状態にする電位差VDDが発生する。電位差VDDを制御することにより、導電体層24内に、書込み電流Ic0が流れる。書込み電流Ic0が導電体層24内の特に非磁性層24c内を流れることにより、強磁性層27aの磁化方向を強磁性層27cの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層24cに近接する強磁性層27aに作用する。
また、書込み電流Ic0が導電体層24内を流れることにより、磁性層24bの温度Tは、閾値温度TAを超える。これにより、磁性層24bが反強磁性から強磁性に相変態する。このため、磁性層24bは、磁化を発生させると共に、磁性層24bの外部に漏洩磁界SFを発生させる。磁性層24bの磁化方向は、書込み電流Ic0の流れる方向に依存しない。図11の例では、図10と同様、強磁性層27aには、磁性層24bの内部の磁化方向と反平行な+Y方向に、漏洩磁界SFが印加される。
これにより、強磁性層27aの磁化方向は、スピン軌道トルクと、漏洩磁界SFによるアシストと、によって、強磁性層27cの磁化方向に対して平行な方向に反転する。以上のように動作することにより、データ“0”の書込み動作が完了する。
1.3 第1実施形態に係る効果
第1実施形態には、垂直磁化を有する磁気抵抗効果素子MTJを有するMRAMにおいて、スピン軌道トルクを利用した書込み方式が適用される。この場合、磁気抵抗効果素子MTJにバイアス磁界を作用させることが要求される。バイアス磁界を発生させる構成は、デバイス構造の複雑化の原因となり得る。第1実施形態によれば、デバイス構造の複雑化を回避しつつバイアス磁界を発生させることにより、ライト動作の負荷を軽減することができる。以下、第1実施形態に係る本効果について説明する。
第1実施形態には、垂直磁化を有する磁気抵抗効果素子MTJを有するMRAMにおいて、スピン軌道トルクを利用した書込み方式が適用される。この場合、磁気抵抗効果素子MTJにバイアス磁界を作用させることが要求される。バイアス磁界を発生させる構成は、デバイス構造の複雑化の原因となり得る。第1実施形態によれば、デバイス構造の複雑化を回避しつつバイアス磁界を発生させることにより、ライト動作の負荷を軽減することができる。以下、第1実施形態に係る本効果について説明する。
配線SOTLは、ワード線WLに接続される第1部分と、書込み用ビット線WBLに接続される第2部分と、読出し用ビット線RBLに接続される第3部分と、を有する。磁気抵抗効果素子MTJは、配線SOTLの第3部分と読出し用ビット線RBLとの間に接続される。スイッチング素子SEL1は、配線SOTLの第2部分と書込み用ビット線WBLとの間に接続される。スイッチング素子SEL2は、磁気抵抗効果素子MTJと読出し用ビット線RBLとの間に接続される。これにより、スピン軌道トルクを利用した書込み手法が適用されるメモリセルMCを構成することができる。
また、配線SOTLは、磁性層24bを含む。磁性層24bは、鉄(Fe)及びロジウム(Rh)を含む合金を有する。これにより、磁性層24bは、閾値温度TA未満では反強磁性を示し、かつ閾値温度TAを超えると強磁性を示す磁気特性を有することができる。
また、磁性層24bは、添加物として、イリジウム(Ir)、ルテニウム(Ru)、パラジウム(Pd)、オスミウム(Os)、白金(Pt)、金(Au)、銀(Ag)、及び銅(Cu)から選択される少なくとも1つの元素を更に含む、これにより、磁性層24bの閾値温度TAを、所望の高さの温度に調整することができる。
具体的には、磁性層24bの温度Tは、書込み状態において、磁性層24bを流れる電流Ic0又はIc1の各々に伴う発熱によって、閾値温度TAを超えるように設計される。これにより、書込み状態において漏洩磁界SFをバイアス磁界として発生させることができる。このため、磁性層24bは、スピン軌道トルクによる強磁性層27aの磁化方向の反転をアシストすることができる。
一方、磁性層24bの温度Tは、スタンバイ状態又は読出し状態において閾値温度TA未満となるように設計される。これにより、スタンバイ状態又は読出し状態では、バイアス磁界としての漏洩磁界SFを発生させないようにすることができる。このため、磁性層24bは、磁気抵抗効果素子MTJへの不要な外部磁場の印加を抑制できる。したがって、不要なバイアス磁界の印加を避けることにより、スタンバイ時の磁気抵抗効果素子MTJの記憶層のリテンション特性の劣化を抑制できる。
2. 第2実施形態
次に、第2実施形態について説明する。第2実施形態は、配線SOTLにおける磁化の発生メカニズムが第1実施形態とは異なる。以下の説明では、第1実施形態と異なる構成及び動作について主に説明する。第1実施形態と同等の構成及び動作については、適宜説明を省略する。
次に、第2実施形態について説明する。第2実施形態は、配線SOTLにおける磁化の発生メカニズムが第1実施形態とは異なる。以下の説明では、第1実施形態と異なる構成及び動作について主に説明する。第1実施形態と同等の構成及び動作については、適宜説明を省略する。
2.1 磁気抵抗効果素子及び周辺の配線の構成
図12及び図13は、第2実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。図12及び図13はそれぞれ、第1実施形態における図5及び図6に対応する。具体的には、図12は、配線SOTLが低温の場合に対応する。図13は、配線SOTLが高温の場合に対応する。
図12及び図13は、第2実施形態に係る磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図である。図12及び図13はそれぞれ、第1実施形態における図5及び図6に対応する。具体的には、図12は、配線SOTLが低温の場合に対応する。図13は、配線SOTLが高温の場合に対応する。
第2実施形態では、配線SOTLとして、導電体層24に代えて、導電体層24’が設けられる。すなわち、導電体層24’は、非磁性層24a、磁性層24b’、及び非磁性層24cを含む。非磁性層24a及び非磁性層24cの構成は、第1実施形態における非磁性層24a及び非磁性層24cの構成と同等である。また、素子層27の構成は、第1実施形態における素子層27の構成と同等である。
磁性層24b’は、非磁性層24aと非磁性層24cとの間に設けられる。磁性層24b’は、フェリ磁性を示す導電膜である。磁性層24b’は、鉄(Fe)、コバルト(Co)、及びニッケル(Ni)から選択される少なくとも1つの磁性元素(3d遷移金属強磁性元素)を含む。また、磁性層24b’は、ランタン(La)、セシウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イットリウム(Yb)、及びルテチウム(Lu)から選択される少なくとも1つの希土類元素を含む。磁性層24b’は、磁性元素及び希土類元素を含む合金の単層膜であってもよい。
磁性層24b’が単層膜である場合、磁性層24b’は、アモルファス構造を有する。また、磁性層24b’は、磁性元素を含む層と、希土類元素を含む層と、がこの順に積層された積層膜であってもよい。磁性層24b’が積層膜である場合、磁性層24b’のうち少なくとも希土類元素を含む層は、アモルファス構造を有する。このように、アモルファス構造を有することにより、磁性層24b’は、高抵抗に設計される。また、電流分流の抑制の観点から、磁性層24b’は、高抵抗かつ薄膜であることが好ましい。磁性層24b’の膜厚は、2nm以上10nm以下であることが好ましい。
磁性層24b’の磁気特性は、閾値温度TBを境界として変化する。すなわち、閾値温度TBは、磁性層24b’の補償温度(Compensation temperature)である。具体的には、図12に示されるように、磁性層24b’の温度Tが閾値温度TB未満の場合(T<TB)、磁性層24b’の正味の飽和磁化Msは、ほぼゼロになる。これにより、磁性層24b’は、磁性層24bの外部に漏洩磁界SFを発生させない。このため、強磁性層27aには、漏洩磁界SFが印加されない。
一方、図13に示されるように、磁性層24b’の温度Tが閾値温度TBを超える場合(T>TB)、磁性層24b’の正味の飽和磁化Msは、ゼロより有意に大きくなる。磁性層24b’の磁化方向は、例えば、形状異方性によって、Y方向に沿って安定する。磁性層24b’の磁化方向は、磁性層24b’内を流れる電流の方向に応じて反転する。すなわち、磁性層24b’は、磁性層24b’の延びる方向(±Y方向)に磁化容易軸方向を有する。そして、磁性層24b’は、磁性層24b’の外部に漏洩磁界SFを発生させる。このため、強磁性層27aには、漏洩磁界SFが印加される。
強磁性層27aに印加される漏洩磁界SFの方向は、磁性層24b’の磁化方向と反平行となる。また、強磁性層27aには、非磁性層24cにおいて発生したスピン軌道トルクが作用する。所定の大きさの漏洩磁界SFが印加され、かつ所定の大きさのスピン軌道トルクが作用した場合、第1実施形態の場合と同様に、強磁性層27aの磁化方向は、反転するように構成される。
なお、上述したような磁性層24b’の磁気特性は、磁性層24b’の組成を調整することによって実現される。
図14は、第2実施形態に係る磁性層の組成と飽和磁化との関係の一例を示すダイアグラムである。図15は、第2実施形態に係る磁性層の組成と保持力との関係の一例を示すダイアグラムである。図14及び図15では、磁性層24b’に含まれる磁性元素TM及び希土類元素REの組成がRExTM(100-x)で表される場合において、横軸に希土類元素の組成比xが示される。また、図14では、組成比xに対する正味の飽和磁化Msの変化が、線Le1で示される。図15では、組成比xに対する保持力(Hc:Coercivity)の変化が、線Le2及びLe3で示される。
線Le1に示されるように、希土類元素の組成比xがx0に近づくにつれて、正味の飽和磁化Msは小さくなる。そして、組成比xがx0の場合、正味の飽和磁化Msはゼロとなる。
線Le2及びLe3に示されるように、希土類元素の組成比xがx0に近づくにつれて、保持力Hcは大きくなる。そして、組成比xがx0の場合、保持力Hcは発散する。
このような組成比x0を有する磁性層24b’の組成は、補償組成とも呼ばれる。磁性層24b’が補償組成となるような組成比x0は、例えば、20at%以上30at%以下の範囲で実現され得る。なお、組成の初期設定は、補償組成よりも強磁性元素がリッチな組成領域でなされる。
2.2 各種動作と磁性層の温度との関係
図16は、第2実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の温度との関係の一例を示すダイアグラムである。図16は、第1実施形態における図8に対応する。
図16は、第2実施形態に係る磁気メモリデバイスにおける各種動作と磁性層の温度との関係の一例を示すダイアグラムである。図16は、第1実施形態における図8に対応する。
スタンバイ状態又は読出し状態において、磁性層24b’の温度Tは、閾値温度TB未満となるように設計される。これに対して、書込み状態において、磁性層24b’の温度Tは、閾値温度TBを超えるように設計される。これにより、磁性層24b’は、書込み動作が実行されているか否かに応じて、正味の飽和磁化Msを変化させることができる。具体的には、書込み動作が実行中でない場合には、磁性層24b’の正味の飽和磁化Msは、ほぼゼロになる。これに対して、書込み動作が実行中の場合には、磁性層24b’の正味の飽和磁化Msは、ゼロより有意に大きくなる。
2.3 書込み動作
図17及び図18は、第2実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図17及び図18はそれぞれ、第1実施形態における図10及び図11に対応する。具体的には、図17は、データ“1”を書き込む場合の書込み動作に対応する。図18は、データ“0”を書き込む場合の書込み動作に対応する。
図17及び図18は、第2実施形態に係る磁気メモリデバイスにおける書込み動作の一例を示す断面図である。図17及び図18はそれぞれ、第1実施形態における図10及び図11に対応する。具体的には、図17は、データ“1”を書き込む場合の書込み動作に対応する。図18は、データ“0”を書き込む場合の書込み動作に対応する。
まず、図17を参照してデータ“1”の書込み動作について説明する。図17の例では、ワード線WL(紙面右側)から書込み用ビット線WBL(紙面左側)に向けて書込み電流Ic1が流れる場合が示される。
上述の通り、導電体層24’の両端には、スイッチング素子SEL1をオン状態にする電位差VDDが発生する。電位差VDDを制御することにより、導電体層24’内に、書込み電流Ic1が流れる。書込み電流Ic1が導電体層24’内の特に非磁性層24c内を流れることにより、強磁性層27aの磁化方向を強磁性層27cの磁化方向に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層24cに近接する強磁性層27aに作用する。
また、書込み電流Ic1が導電体層24’内を流れることにより、磁性層24b’の温度Tは、閾値温度TBを超える。これにより、磁性層24b’の正味の飽和磁化Msがゼロより有意に大きくなる。このため、磁性層24b’は、磁性層24b’の外部に漏洩磁界SFを発生させる。磁性層24b’の磁化方向は、書込み電流Ic1の流れる方向に依存しない。図17の例では、強磁性層27aには、磁性層24b’の内部の磁化方向と反平行な+Y方向に、漏洩磁界SFが印加される。
これにより、強磁性層27aの磁化方向は、スピン軌道トルクと、漏洩磁界SFによるアシストと、によって、強磁性層27cの磁化方向に対して反平行な方向に反転する。以上のように動作することにより、データ“1”の書込み動作が完了する。
次に、図18を参照してデータ“0”の書込み動作について説明する。図18の例では、書込み用ビット線WBL(紙面左側)からワード線WL(紙面右側)に向けて書込み電流Ic0が流れる場合が示される。
上述の通り、導電体層24の両端には、スイッチング素子SEL1をオン状態にする電位差VDDが発生する。電位差VDDを制御することにより、導電体層24’内に、書込み電流Ic0が流れる。書込み電流Ic0が導電体層24’内の特に非磁性層24c内を流れることにより、強磁性層27aの磁化方向を強磁性層27cの磁化方向に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、非磁性層24cに近接する強磁性層27aに作用する。
また、書込み電流Ic0が導電体層24’内を流れることにより、磁性層24b’の温度Tは、閾値温度TBを超える。これにより、磁性層24b’の正味の飽和磁化Msがゼロより有意に大きくなる。このため、磁性層24b’の正味の飽和磁化Msは、磁性層24b’の外部に漏洩磁界SFを発生させる。磁性層24b’の磁化方向は、書込み電流Ic0の流れる方向には依存しない。図18の例では、図17と同様、強磁性層27aには、磁性層24b’の内部の磁化方向と反平行な+Y方向に、漏洩磁界SFが印加される。
これにより、強磁性層27aの磁化方向は、スピン軌道トルクと、漏洩磁界SFによるアシストと、によって、強磁性層27cの磁化方向に対して平行な方向に反転する。以上のように動作することにより、データ“0”の書込み動作が完了する。
2.4 第2実施形態に係る効果
第2実施形態によれば、配線SOTLは、磁性層24b’を含む。磁性層24b’は、鉄(Fe)、コバルト(Co)、及びニッケル(Ni)から選択される少なくとも1つの磁性元素(3d遷移金属強磁性元素)と、ランタン(La)、セシウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イットリウム(Yb)、及びルテチウム(Lu)から選択される少なくとも1つの希土類元素と、を含む。これにより、磁性層24b’は、補償温度として閾値温度TBを有するフェリ磁性体として機能する。
第2実施形態によれば、配線SOTLは、磁性層24b’を含む。磁性層24b’は、鉄(Fe)、コバルト(Co)、及びニッケル(Ni)から選択される少なくとも1つの磁性元素(3d遷移金属強磁性元素)と、ランタン(La)、セシウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イットリウム(Yb)、及びルテチウム(Lu)から選択される少なくとも1つの希土類元素と、を含む。これにより、磁性層24b’は、補償温度として閾値温度TBを有するフェリ磁性体として機能する。
ここで、フェリ磁性体とは、希土類元素と強磁性元素とからなり、それぞれの磁化が相反する方向になるように磁気的に結合している材料である。具体的には、磁性層24b’の正味の飽和磁化Msは、閾値温度TB未満では、組成制御により飽和磁化Msを極小に設定できる(ほぼゼロとなる)。また、磁性層24b’の正味の飽和磁化Msは、閾値温度TBを超えると、希土類元素側の飽和磁化Msが温度特性により消失することで強磁性元素側の飽和磁化Msが出現する。これにより、磁性層24b’の正味の飽和磁化Msは、閾値温度TBを超えると初期状態より有意に大きくなるような特性を有する。このような特性を有する磁性体は、希土類フェリ磁性体とも呼ばれる。希土類フェリ磁性体は、希土類元素の組成比が20at%以上30at%以下の組成領域で、室温において、正味の飽和磁化Msがゼロとなる補償組成となる。このような希土類フェリ磁性体の組成は、REXTM100-X(20≦X30at%)のように記述される。ここで、TMは、3d強磁性体元素である。REは、希土類元素である。実用的には、希土類フェリ磁性体の初期状態における組成には、補償組成よりTMが若干リッチで、かつ正味の飽和磁化Msが微小にゼロ以上となるような組成が選ばれることが好ましい。
磁性層24b’の温度Tは、書込み状態において、磁性層24b’を流れる電流Ic0又はIc1に伴う発熱又は電流擾乱によって、エネルギー的に閾値温度TBを超えるように設計される。これにより、書込み状態において漏洩磁界SFをバイアス磁界として発生させることができる。このため、磁性層24b’は、スピン軌道トルクによる強磁性層27aの磁化方向の反転をアシストすることができる。
一方、磁性層24b’の温度Tは、スタンバイ状態又は読出し状態において閾値温度TB未満となるように設計される。これにより、スタンバイ状態又は読出し状態では、バイアス磁界としての漏洩磁界SFを発生させないようにすることができる。このため、磁性層24b’は、磁気抵抗効果素子MTJへの不要な外部磁場の印加を抑制できる。したがって、第1実施形態と同様に、不要なバイアス磁界の印加を避けることにより、スタンバイ時の磁気抵抗効果素子MTJの記憶層のリテンション特性の劣化を抑制できる。
3. 変形例等
なお、上述の第1実施形態及び第2実施形態は、上述の例に限らず、種々の変形が適用可能である。
なお、上述の第1実施形態及び第2実施形態は、上述の例に限らず、種々の変形が適用可能である。
上述の第1実施形態及び第2実施形態ではそれぞれ、磁性層24b及び24b’から発生する漏洩磁界SFが、強磁性層27aにバイアス磁界として印加される場合について説明した。しかしながら、強磁性層27aに印加されるバイアス磁界は、漏洩磁界SFに限られない。例えば、磁性層24b及び24b’と、強磁性層27aとの間の交換結合を利用してバイアス磁界を発生させてもよい。この場合、バイアス磁界は、強磁性層27aと非磁性層24cとの界面に発生する。交換結合を利用したバイアス磁界も、漏洩磁界SFを利用したバイアス磁界と同様に、通電に伴う発熱によって磁性層24b又は磁性層24b’に自発磁化が生じた場合に限って磁気抵抗効果素子MTJに作用する。このため、スタンバイ状態又は読出し状態のように、磁性層24bが閾値温度TAを超える程度に、あるいは、磁性層24b’が閾値温度TBを超える程度に発熱しない場合には、磁気抵抗効果素子MTJへの不要な外部磁場の印加を抑制できる。
また、上述の第1実施形態及び第2実施形態では、スイッチング素子SEL2に適用される2端子型のスイッチング素子としてセレクタが適用される場合について説明したが、これに限られない。例えば、スイッチング素子SEL2には、ダイオードが適用されてもよい。
また、上述の第1実施形態及び第2実施形態では、スイッチング素子SEL1及びSEL2に2端子型のスイッチング素子が適用される場合について説明したが、これに限られない。例えば、図19及び図20に示されるように、スイッチング素子SEL1及びSEL2には、3端子型のスイッチング素子が適用されてもよい。具体的には、例えば、スイッチング素子SEL1及びSEL2には、SGT(Surrounding Gate Transistor)等のトランジスタが適用されてもよい。この場合、全ての配線SOTLの第1部分は、ソース線SLに共通接続される。ソース線SLは、例えば、接地される。そして、スイッチング素子SEL1<i,j>のゲートは、ワード線WL1<i,j>に接続される。スイッチング素子SEL2<i,j>のゲートは、ワード線WL2<i,j>に接続される。このように、各スイッチング素子SEL1及びSEL2が個別のワード線WL1及びWL2によってそれぞれ制御されることにより、1個のメモリセルMCを選択することができる。
なお、図19に示されるように、スイッチング素子SEL1及びSEL2に3端子型のスイッチング素子が適用される場合、同一のメモリセルMC内のスイッチング素子SEL1及びSEL2はそれぞれ、対応する書込み用ビット線WBL及び読出し用ビット線RBLに接続されてもよい。また、図20に示されるように、スイッチング素子SEL1及びSEL2に3端子型のスイッチング素子が適用される場合、同一のメモリセルMC内のスイッチング素子SEL1及びSEL2は、対応するビット線BLに共通接続されてもよい。
また、上述の第1実施形態及び第2実施形態では、スイッチング素子SEL1及びSEL2がいずれも2端子型又はいずれも3端子型である場合が示されたが、これに限られない。例えば、図21に示されるように、スイッチング素子SEL1及びSEL2はそれぞれ、3端子型及び2端子型のスイッチング素子が適用されてもよい。この場合、全ての配線SOTLの第1部分は、ソース線SLに共通接続される。ソース線SLは、例えば、接地される。そして、スイッチング素子SEL1<i,j>のゲートは、ワード線WL1<i,j>に接続される。また、同一のメモリセルMC内のスイッチング素子SEL1及びSEL2はそれぞれ、対応する書込み用ビット線WBL及び読出し用ビット線RBLに接続される。これにより、1個のメモリセルMCを選択することができる。
また、上述の第1実施形態及び第2実施形態では、半導体基板20の上方に2個の階層構造L1及びL2が積層される場合が示されたが、これに限られない。例えば、半導体基板20の上方には、同等の構造を有する3以上の階層構造が積層されていてもよい。また、例えば、半導体基板20の上方には、1個の階層構造が積層されていてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…磁気メモリデバイス
10…メモリセルアレイ
11…ロウ選択回路
12…カラム選択回路
13…デコード回路
14…書込み回路
15…読出し回路
16…電圧生成回路
17…入出力回路
18…制御回路
20…半導体基板
21,23,24,25,26,29…導電体層
22,27,28…素子層
24a,24c,24d,27b,27d…非磁性層
24b…磁性層
27a,27c,27e…強磁性層
10…メモリセルアレイ
11…ロウ選択回路
12…カラム選択回路
13…デコード回路
14…書込み回路
15…読出し回路
16…電圧生成回路
17…入出力回路
18…制御回路
20…半導体基板
21,23,24,25,26,29…導電体層
22,27,28…素子層
24a,24c,24d,27b,27d…非磁性層
24b…磁性層
27a,27c,27e…強磁性層
Claims (20)
- 第1導電体層と、
第2導電体層と、
第3導電体層と、
前記第1導電体層、前記第2導電体層、及び前記第3導電体層に接続された3端子型のメモリセルと、
を備え、
前記メモリセルは、
前記第1導電体層と接続された第1部分と、前記第2導電体層と接続された第2部分と、前記第3導電体層と接続されかつ前記第1部分と前記第2部分との間に位置する第3部分と、を有する第4導電体層と、
前記第3導電体層と前記第4導電体層との間に接続された磁気抵抗効果素子と、
を含み、
前記第4導電体層は、
磁性層と、
前記磁性層と前記磁気抵抗効果素子との間に設けられた第1非磁性層と、
を含み、
前記磁性層は、
スタンバイ状態又は読出し状態において第1飽和磁化を有し、
書込み状態において前記第1飽和磁化より大きい第2飽和磁化を有する、
磁気メモリデバイス。 - 前記磁性層は、
前記スタンバイ状態又は前記読出し状態において反強磁性を示し、
前記書込み状態において強磁性を示す、
請求項1記載の磁気メモリデバイス。 - 前記磁性層の温度は、
前記スタンバイ状態及び前記読出し状態において前記磁性層の相変態温度未満であり、
前記書込み状態において前記相変態温度を超える、
請求項2記載の磁気メモリデバイス。 - 前記磁性層は、鉄(Fe)及びロジウム(Rh)を含む合金を有し、
前記合金における鉄(Fe)の組成は、40at%以上60at%以下である、
請求項2記載の磁気メモリデバイス。 - 前記磁性層は、イリジウム(Ir)、パラジウム(Pd)、ルテニウム(Ru)、オスミウム(Os)、白金(Pt)、金(Au)、銀(Ag)、及び銅(Cu)から選択される少なくとも1つの元素を更に含む、
請求項4記載の磁気メモリデバイス。 - 前記磁性層は、フェリ磁性を示す、
請求項1記載の磁気メモリデバイス。 - 前記磁性層の温度は、
前記スタンバイ状態及び前記読出し状態において前記磁性層の補償温度未満であり、
前記書込み状態において前記補償温度を超える、
請求項6記載の磁気メモリデバイス。 - 前記磁性層は、
ランタン(La)、セシウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イットリウム(Yb)、及びルテチウム(Lu)から選択される少なくとも1つの第1元素と、
鉄(Fe)、コバルト(Co)、及びニッケル(Ni)から選択される少なくとも1つの第2元素と、
を含む、
請求項6記載の磁気メモリデバイス。 - 前記磁性層は、
前記第1元素を含む第1層と、
前記第2元素を含む第2層と、
を含む、
請求項8記載の磁気メモリデバイス。 - 前記磁性層は、前記第1元素及び前記第2元素を含むアモルファス合金を有する、
請求項8記載の磁気メモリデバイス。 - 前記第1非磁性層は、タンタル(Ta)、タングステン(W)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、銀(Ag)、銅(Cu)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、及び金(Au)から選択される少なくとも1つの元素を含む、
請求項1記載の磁気メモリデバイス。 - 前記第1非磁性層の膜厚は、0.3ナノメートル以上10ナノメートル以下である、
請求項1記載の磁気メモリデバイス。 - 前記磁性層の膜厚は、2ナノメートル以上10ナノメートル以下である、
請求項1記載の磁気メモリデバイス。 - 前記第4導電体層は、前記磁性層に対して前記第1非磁性層と反対側に設けられた第2非磁性層を更に含む、
請求項1記載の磁気メモリデバイス。 - 前記第2非磁性層は、タンタル(Ta)、チタン(Ti)、及びタングステン(W)から選択される少なくとも1つの元素を含む、
請求項14記載の磁気メモリデバイス。 - 前記第2非磁性層の膜厚は、0.5ナノメートル以上5ナノメートル以下である、
請求項14記載の磁気メモリデバイス。 - 前記磁気抵抗効果素子は、前記書込み状態において、
前記第4導電体層の前記第1部分から前記第2部分に流れる第1電流に応じて第1抵抗値となり、
前記第4導電体層の前記第2部分から前記第1部分に流れる第2電流に応じて前記第1抵抗値と異なる第2抵抗値となる、
請求項1記載の磁気メモリデバイス。 - 前記磁気抵抗効果素子は、
第1強磁性層と、
前記第1強磁性層に対して前記第4導電体層と反対側に設けられた第2強磁性層と、
前記第1強磁性層と前記第2強磁性層との間に設けられた第3非磁性層と、
を含み、
前記第1強磁性層及び前記第2強磁性層の各々の磁化方向は、前記第1強磁性層、前記第3非磁性層、及び前記第2強磁性層の積層方向に沿っている、
請求項17記載の磁気メモリデバイス。 - 前記メモリセルは、
前記第2導電体層と前記第4導電体層との間に接続された第1スイッチング素子と、
前記第1導電体層と前記第3導電体層との間に接続された第2スイッチング素子と、
を更に含む、
請求項1記載の磁気メモリデバイス。 - 前記第1スイッチング素子は、3端子型のスイッチング素子であり、
前記第2スイッチング素子は、2端子型のスイッチング素子である、
請求項19記載の磁気メモリデバイス。
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