JP2023083456A - 可変キャパシタ - Google Patents
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Abstract
【課題】可変キャパシタの電気性能を向上させる。【解決手段】可変キャパシタが、半導体基板と、ウェル領域と、ゲート電極とを備える。ウェル領域は半導体基板に配置される。ゲート電極は半導体基板に配置され、ゲート電極は半導体基板の厚さ方向においてウェル領域の一部と重なる。ゲート電極の導電型は、可変キャパシタの電気性能を向上させるために、ウェル領域の導電型と相補的である。【選択図】図2
Description
本開示は、可変キャパシタに関し、より詳細には、ゲート電極を備える可変キャパシタに関する。
半導体集積回路において使用される多くの種類のキャパシタ構造がある。例えば、半導体集積回路で使用される一般的なキャパシタには、金属酸化膜半導体(MOS)キャパシタ、金属-絶縁体-金属(MIM)キャパシタ、および可変キャパシタがある。半導体集積回路の技術の発展が引き続き進んでおり、新たな世代の製品における回路設計がこれまでの世代のものより小さく複雑になるにつれて、特に、キャパシタの製造プロセスが、金属酸化膜半導体電界効果トランジスタ(MOSFET)などの半導体集積回路における主要構成要素の製造プロセスと一体にされる場合、キャパシタの電気性能は影響を受ける。
可変キャパシタが本開示において提供される。可変キャパシタにおけるゲート電極の導電型は、可変キャパシタの電気性能を向上させるために、可変キャパシタにおけるウェル領域の導電型と相補的である。
本開示の実施形態によれば、可変キャパシタが提供される。可変キャパシタは、半導体基板と、ウェル領域と、ゲート電極とを備える。ウェル領域は半導体基板に配置される。ゲート電極は半導体基板に配置され、ゲート電極は半導体基板の厚さ方向においてウェル領域の一部と重なる。ゲート電極の導電型がウェル領域の導電型と相補的である。
一部の実施形態では、ウェル領域はn型ウェル領域であり、ゲート電極はp型ゲート電極である。
一部の実施形態では、ゲート電極はp型ドープポリシリコンを含む。
一部の実施形態では、ゲート電極の仕事関数が半導体基板の伝導帯より大きい。
一部の実施形態では、ゲート電極の仕事関数が5eV以上である。
一部の実施形態では、可変キャパシタは、ウェル領域に配置され、ゲート電極の2つの反対の側にそれぞれ配置される2つのソース/ドレン領域をさらに備える。2つのソース/ドレン領域の各々はn型ドープ領域を備える。
一部の実施形態では、2つのソース/ドレン領域は互いと電気的に接続される。
一部の実施形態では、ウェル領域はp型ウェル領域であり、ゲート電極はn型ゲート電極である。
一部の実施形態では、ゲート電極はn型ドープポリシリコンを含む。
一部の実施形態では、ゲート電極の仕事関数が半導体基板の価電子帯より小さい。
一部の実施形態では、ゲート電極の仕事関数が4.1eV以下である。
一部の実施形態では、可変キャパシタは、ウェル領域に配置され、ゲート電極の2つの反対の側にそれぞれ配置される2つのソース/ドレン領域をさらに備える。2つのソース/ドレン領域の各々はp型ドープ領域を備える。
一部の実施形態では、2つのソース/ドレン領域は互いと電気的に接続される。
一部の実施形態では、半導体基板はシリコン半導体基板を含む。
本開示の別の実施形態によれば、可変キャパシタが提供される。可変キャパシタは、半導体基板と、n型ウェル領域と、ゲート電極とを備える。n型ウェル領域は半導体基板に配置される。ゲート電極は半導体基板に配置され、ゲート電極は半導体基板の厚さ方向においてn型ウェル領域の一部と重なる。ゲート電極の仕事関数が半導体基板の伝導帯より大きい。
一部の実施形態では、ゲート電極は金属ゲート電極を備え、ゲート電極の仕事関数が5eV以上である。
一部の実施形態では、可変キャパシタは、n型ウェル領域に配置され、ゲート電極の2つの反対の側にそれぞれ配置される2つのソース/ドレン領域をさらに備える。2つのソース/ドレン領域の各々はn型ドープ領域を備える。
本開示の別の実施形態によれば、可変キャパシタが提供される。可変キャパシタは、半導体基板と、p型ウェル領域と、ゲート電極とを備える。p型ウェル領域は半導体基板に配置される。ゲート電極は半導体基板に配置され、ゲート電極は半導体基板の厚さ方向においてp型ウェル領域の一部と重なる。ゲート電極の仕事関数が半導体基板の価電子帯より小さい。
一部の実施形態では、ゲート電極は金属ゲート電極を備え、ゲート電極の仕事関数が4.1eV以下である。
一部の実施形態では、可変キャパシタは、p型ウェル領域に配置され、ゲート電極の2つの反対の側にそれぞれ配置される2つのソース/ドレン領域をさらに備える。2つのソース/ドレン領域の各々はp型ドープ領域を備える。
本開示の他の態様は、本開示の記載、請求項、および図面に鑑みて当業者によって理解され得る。
本発明のこれらおよび他の目的は、様々な図および図面で示されている好ましい実施形態の以下の詳細な記載を読んだ後、当業者には疑いなく明らかとなる。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用できることを認識されよう。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されているかどうかに拘わらず、このような特徴、構造、または特性を他の実施形態との関連でもたらすことは、当業者の知識の範囲内である。
概して、専門用語は、少なくとも部分的には文脈における使用から理解され得る。例えば、本明細書で使用される場合の「1つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「1つ」または「その」などの用語は、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「基づいて」という用語は、必ずしも因子の排他的なセットを伝えるようには意図されていないと理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容できる。
第1、第2などの用語が、様々な要素、構成要素、領域、層、および/または区域を説明するために本明細書において使用され得るが、これらの要素、構成要素、領域、層、および/または区域がこれらの用語によって限定されるべきではないことは、理解されるものである。これらの用語は、1つの要素、構成要素、領域、層、および/または区域を別のものから区別するために使用されるだけである。したがって、以下において検討される第1の要素、構成要素、領域、層、または区域は、本開示の教示から逸脱することなく、第2の要素、構成要素、領域、層、または区域と称されてもよい。
本開示における「~の上に」、「~の上方に」、および「~にわたって」の意味は、「~の上に」が何かの「直接的に上に」を意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「~の上方に」または「~にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」あるという意味も含むように、最も幅広い形で解釈されるべきであることは容易に理解されるはずである。
さらに、「~の下に」、「~の下方に」、「下方」、「~の上方に」、「上方」などの空間的に相対的な用語は、他の要素または特徴に対する1つの要素または特徴の関係を、図に示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている向きに加えて、使用中または動作中の装置の異なる向きを網羅するように意図されている。装置は他の方向に向けられてもよく(90度または他の向きで回転させられてもよい)、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。
「形成」という用語、または「配置」という用語は、以後において、材料の層を物体に適用する行動を記載するために使用される。このような用語は、限定されることはないが、熱成長、スパッタリング、蒸着、化学蒸着、エピタキシャル成長、電気メッキなど、任意の可能な層形成技術を記載するように意図されている。
図1および図2を参照されたい。図1は、本開示の実施形態による可変キャパシタ100を示す概略図であり、図2は、図1における線A-A’に沿って切り取られた断面図である。図1および図2に示されているように、可変キャパシタ100がこの実施形態において提供される。可変キャパシタ100は、半導体基板10と、ウェル領域14と、ゲート電極Gとを備えている。ウェル領域14は半導体基板10に配置されている。ゲート電極Gは半導体基板10に配置されており、ゲート電極Gは半導体基板10の厚さ方向(図1および図2に示された第1の方向D1など)においてウェル領域14の一部と重なる。ゲート電極Gの導電型は、可変キャパシタ100の漏れ電流を減らすなど、可変キャパシタ100の電気性能を向上させるために、ウェル領域14の導電型と相補的であるが、これに限定されることはない。
明確には、一部の実施形態では、半導体基板10は、シリコン半導体基板、シリコンゲルマニウム半導体基板、シリコンオンインシュレータ(SOI)基板、または、他の材料から作られた、および/もしくは、他の適切な構造を備える半導体基板を備え得る。ウェル領域14は、適切なドーパントを半導体基板10へと埋め込むことで形成されるn型ウェル領域またはp型ウェル領域であり得る。例えば、n型ウェル領域を形成するために使用されるドーパントは、リン(P)、ヒ素(As)、または他の適切なn型ドーパントを含むことができ、p型ウェル領域を形成するために使用されるドーパントは、ホウ素(B)、ガリウム(Ga)、または他の適切なp型ドーパントを含むことができる。
この実施形態では、ゲート電極Gの導電型がウェル領域14の導電型と相補的である。別の言い方をすれば、ウェル領域14がn型ウェル領域である場合にゲート電極Gはp型ゲート電極であり、ウェル領域14がp型ウェル領域である場合にゲート電極Gはn型ゲート電極である。一部の実施形態では、ゲート電極Gは第1のゲート材料層18を含んでもよく、第1のゲート材料層18は、ドーピングされた半導体材料、または他の適切な導電性の材料を含み得る。上記のドーピングされた半導体材料は、適切なドーパントを半導体材料に埋め込むことで形成できる。例えば、n型ゲート電極を形成するために使用されるドーパントは、リン、ヒ素、または他の適切なn型ドーパントを含むことができ、p型ゲート電極を形成するために使用されるドーパントは、ホウ素、ガリウム、または他の適切なp型ドーパントを含むことができる。別の言い方をすれば、ゲート電極Gにおけるドーパントは、ウェル領域14におけるドーパントと異なってもよい。
一部の実施形態では、第1のゲート材料層18は、ドーピングされたポリシリコン層、または他の適切なドーピングされた半導体層を備え得る。例えば、ウェル領域14がn型ウェル領域である場合にゲート電極Gはp型ドープポリシリコンを含むことができ、ウェル領域14がp型ウェル領域である場合にゲート電極Gはn型ドープポリシリコンを含むことができるが、これに限定されることはない。
一部の実施形態では、可変キャパシタ100はゲート誘電層16および2つのソース/ドレン領域22をさらに備え得る。ゲート誘電層16は、第1の方向D1においてゲート電極Gと半導体基板10との間に配置され得る。ゲート誘電層16は、酸化ケイ素、酸窒化ケイ素、高誘電率(高k)材料、または他の適切な誘電材料を備え得る。上記の高k材料は、酸化ハフニウム(HfO2)、酸化ハフニウムシリコン(HfSiO4)、酸窒化ハフニウムシリコン(HfSiON)、酸化アルミニウム(Al2O3)、酸化タンタル(Ta2O5)、酸化ジルコニウム(ZrO2)、または他の適切な高k材料を含み得る。
2つのソース/ドレン領域22は、ウェル領域14に配置され、ゲート電極Gの2つの反対の側にそれぞれ配置され得る。一部の実施形態では、ゲート電極Gは第2の方向D2において細長くでき、2つのソース/ドレン領域22は第3の方向D3においてゲート電極Gの2つの反対の側にそれぞれ配置でき、第3の方向D3は第2の方向D2と実質的に直交とできるが、これに限定されることはない。2つのソース/ドレン領域22の各々は、適切なドーパントを半導体基板10およびウェル領域14に埋め込むことで形成されるドープ領域を含み得る。2つのソース/ドレン領域22の各々は、ウェル領域14がn型ウェル領域である場合にn型ドープ領域を含むことができ、2つのソース/ドレン領域22の各々は、ウェル領域14がp型ウェル領域である場合にp型ドープ領域を含むことができるが、これに限定されることはない。
一部の実施形態では、n型ドープ領域を形成するために使用されるドーパントは、リン、ヒ素、または他の適切なn型ドーパントを含むことができ、p型ドープ領域を形成するために使用されるドーパントは、ホウ素、ガリウム、または他の適切なp型ドーパントを含むことができる。2つのソース/ドレン領域22におけるドーパントは、ウェル領域14におけるドーパントと同一であっても異なってもよい。一部の実施形態では、2つのソース/ドレン領域22の導電型はウェル領域14の導電型と同一とでき、ソース/ドレン領域22におけるドーパント濃度はウェル領域14におけるドーパント濃度より大きくできるが、これに限定されることはない。そのため、ソース/ドレン領域22は、ウェル領域14がn型ウェル領域である場合にn+型ドープ領域と解釈され、ソース/ドレン領域22は、ウェル領域14がp型ウェル領域である場合にp+ドープ領域と解釈され得るが、これに限定されることはない。
一部の実施形態では、絶縁構造12が半導体基板10の周りに配置され、ウェル領域14の一部を包囲でき、絶縁構造12によって包囲されたウェル領域14は、可変キャパシタ100の能動領域と解釈され得るが、これに限定されることはない。絶縁構造12は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な絶縁材料などの絶縁材料の単一の層または複数の層を備え得る。一部の実施形態では、絶縁構造12は、半導体基板10に形成されたシャロートレンチアイソレーション(STI)構造として解釈され得るが、これに限定されることはない。
一部の実施形態では、可変キャパシタ100は、ゲート電極Gの側壁とゲート誘電層16の側壁とに形成されるスペーサ構造20をさらに備えてもよい。スペーサ構造20は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または他の適切な絶縁材料などの絶縁材料の単一の層または複数の層を備え得る。一部の実施形態では、スペーサ構造20は第1の方向D1においてソース/ドレン領域22の一部と重なることができ、ゲート電極Gは第1の方向D1においてソース/ドレン領域22の一部と重なることができるが、これに限定されることはない。
図3を参照されたい。図3は、本開示の実施形態による可変キャパシタの電気接続を示す概略図である。図3に示されているように、一部の実施形態では、ゲート電極Gは第1の電圧端子V1に電気的に接続でき、2つのソース/ドレン領域22は、第1の電圧端子V1と異なる第2の電圧端子V2に電気的に接続できる。一部の実施形態では、2つのソース/ドレン領域22は互いと電気的に接続できるが、これに限定されることはない。この実施形態の可変キャパシタでは、可変キャパシタの静電容量は変化でき、ゲート電極Gに加えられる電圧および/または2つのソース/ドレン領域22に加えられる電圧を調整することで制御できる。そのため、本開示における可変キャパシタはMOSバラクタと解釈され得るが、これに限定されることはない。
本開示では、ゲート電極Gの導電型は、可変キャパシタの漏れ電流を減らすなど、可変キャパシタ100の電気性能を向上させるために、ウェル領域14の導電型と相補的であるが、これに限定されることはない。例えば、通常のn型可変キャパシタでは、ウェル領域はn型ウェル領域であり、ソース/ドレン領域はn型ドープ領域であり、ゲート電極はn型ゲート電極である。通常のn型可変キャパシタにおいてn型ゲート電極に加えられる電圧が約2ボルトであるとき、ゲート誘電層の2つの反対の側の間の電位差は約1.9ボルトであり得る。しかしながら、本開示の可変キャパシタでは、ゲート誘電層16の2つの反対の側の間の電位差は、ゲート電極Gが通常のn型可変キャパシタに使用されるn型ゲート電極の仕事関数より大きい仕事関数を有するp型ゲート電極であるため、約1.02ボルトまで小さくされ得る。ゲート誘電層16の2つの反対の側の間のより小さい電位差は、本開示の可変キャパシタにおいて漏れ電流の低減をもたらすことができる。例えば、漏れ電流は、ゲート電圧が約1.2ボルトであるときに5.8E-7アンペア(A)から1.79E-9Aまで低減でき、n型ゲート電極はn型可変キャパシタにおいてp型ゲート電極によって置き換えられ、n型可変キャパシタの静電容量は1.20E-13ファラッド(F)から1.02E-13Fへと若干低減できるが、これに限定されることはない。
一部の実施形態では、ゲート電極Gの仕事関数は、ウェル領域14がn型ウェル領域であるときに半導体基板10の伝導帯より大きくなり得る。例えば、半導体基板10の伝導帯は、半導体基板10がシリコン半導体基板であるときに約4.1eVであり得るが、これに限定されることはない。ゲート電極Gの仕事関数は、ウェル領域14がn型ウェル領域であるとき、4.1eVより大きくでき、4.5eVより大きくでき、5eV以上とでき、または、他の適切な範囲(4.8eVから5eVまでの範囲など)内とでき、可変キャパシタはn型可変キャパシタと解釈できるが、これに限定されることはない。先に記載されているp型ドーパントはゲート電極Gの仕事関数を増加させるために使用できるが、これに限定されることはない。
一部の実施形態では、ゲート電極Gの仕事関数は、ウェル領域14がp型ウェル領域であるときに半導体基板10の価電子帯より小さくなり得る。例えば、半導体基板10の価電子帯は、半導体基板10がシリコン半導体基板であるときに約5eVであり得るが、これに限定されることはない。ゲート電極Gの仕事関数は、ウェル領域14がp型ウェル領域であるとき、5eVより小さくでき、4.5eVより小さくでき、4.1eV以下とでき、または、他の適切な範囲(4.1eVから4.3eVまでの範囲など)内とでき、可変キャパシタはp型可変キャパシタと解釈できるが、これに限定されることはない。先に記載されているn型ドーパントはゲート電極Gの仕事関数を低下させるために使用できるが、これに限定されることはない。
ゲート電極Gの仕事関数が、ゲート電極Gにおけるドーパントの濃度、ゲート電極Gを形成する製造プロセスの条件、ゲート電極Gに加えられる後処理(熱処理など)の条件、および/または、可変キャパシタを形成する処理における他の因子を制御することで調整できることは、留意する価値がある。ゲート電極Gの同じ構成要素(前述したドーパントなど)を単に含むゲート電極が、前述したゲート電極Gの仕事関数を必ずしも有するとは限らない。試料の電子仕事関数を測定するために、異なる物理的効果に基づいて開発された多くの技術がある。例えば、電界のため高温により光子吸収によって誘導された試料からの電子放出を用いる方法、または、電子トンネル効果を用いる方法が、試料の仕事関数を測定するために使用できる。また、試料と基準電極との間の接触電位差を使用する方法が、試料の仕事関数を測定するために使用されてもよい。
本開示では、ゲート電極Gの導電型は、可変キャパシタの電気性能を向上させるために、ウェル領域14の導電型と相補的である。そのため、本開示では、ゲート誘電層16の厚さは、可変キャパシタの漏れ電流を低下させるために増加させられる必要はなく、可変キャパシタによって占められる領域は、ゲート誘電層16の厚さが増加させられる一方で特定の静電容量を維持するために増加させられる必要はなく、低下した漏れ電流での可変キャパシタの製造プロセスは、比較的より薄いゲート誘電層を有する半導体装置の製造プロセスと一体とされ得る。
以下の記載は、本開示の異なる実施形態を詳述する。本記載を簡単にするために、以下の実施形態の各々における同一の構成要素は同一の符号で印されている。実施形態同士の間の違いを理解することをより容易にするために、以下の記載は、異なる実施形態の間の相違点を詳述し、同一の特徴は重複して説明されない。
図4を参照されたい。図4は、本開示の別の実施形態による可変キャパシタ200を示す概略図である。図4に示されているように、可変キャパシタ200は、半導体基板10と、ウェル領域14と、ゲート誘電層16と、2つのソース/ドレン領域22と、ゲート電極Gとを備える。一部の実施形態では、ゲート電極Gは第2のゲート材料層24を含んでもよく、第2のゲート材料層24は、金属の導電性材料、または他の適切な導電性の材料を含み得る。そのため、ゲート電極Gは金属ゲート電極を備え得るが、これに限定されることはない。また、ウェル領域14はn型ウェル領域またはp型ウェル領域を備えてもよく、2つのソース/ドレン領域22の導電型はウェル領域14の導電型と同一であり得る。
一部の実施形態では、ウェル領域14は、半導体基板10に配置されるn型ウェル領域であり得る。2つのソース/ドレン領域22は、n型ウェル領域に配置でき、ゲート電極Gの2つの反対の側にそれぞれ配置でき、2つのソース/ドレン領域22の各々はn型ドープ領域を含み得るが、これに限定されることはない。ゲート電極Gは半導体基板10に配置されており、ゲート電極Gは半導体基板10の厚さ方向(図4に示された第1の方向D1など)においてn型ウェル領域の一部と重なり得る。ゲート電極Gの仕事関数は、可変キャパシタ200の漏れ電流を減らすなど、可変キャパシタ200の電気性能を向上させるために、半導体基板10の伝導帯より大きいが、これに限定されることはない。例えば、半導体基板10の伝導帯は、半導体基板10がシリコン半導体基板であるときに約4.1eVであり得るが、これに限定されることはない。ゲート電極Gの仕事関数は、ウェル領域14がn型ウェル領域であるとき、4.1eVより大きくでき、4.5eVより大きくでき、5eV以上とでき、または、他の適切な範囲(4.8eVから5eVまでの範囲など)内とでき、可変キャパシタ200はn型可変キャパシタと解釈できるが、これに限定されることはない。一部の実施形態では、第2のゲート材料層24は、ニッケル(Ni)、コバルト(Co)、金(Au)、白金(Pt)、チタン(Ti)、タングステン(W)、上記の材料のケイ化物、上記の材料の複合材料、上記の材料の合金、または、上記の範囲内の仕事関数を有する他の適切な導電性材料を含み得る。
一部の実施形態では、ウェル領域14は、半導体基板10に配置されるp型ウェル領域であり得る。2つのソース/ドレン領域22は、p型ウェル領域に配置でき、ゲート電極Gの2つの反対の側にそれぞれ配置でき、2つのソース/ドレン領域22の各々はp型ドープ領域を含み得るが、これに限定されることはない。ゲート電極Gは半導体基板に配置され、ゲート電極Gは第1の方向D1においてp型ウェル領域の一部と重なり得る。ゲート電極Gの仕事関数は、可変キャパシタ200の漏れ電流を減らすなど、可変キャパシタ200の電気性能を向上させるために、半導体基板10の価電子帯より小さいが、これに限定されることはない。例えば、半導体基板10の価電子帯は、半導体基板10がシリコン半導体基板であるときに約5eVであり得るが、これに限定されることはない。ゲート電極Gの仕事関数は、ウェル領域14がp型ウェル領域であるとき、5eVより小さくでき、4.5eVより小さくでき、4.1eV以下とでき、または、他の適切な範囲(4.1eVから4.3eVまでの範囲など)内とでき、可変キャパシタ200はp型可変キャパシタと解釈できるが、これに限定されることはない。一部の実施形態では、第2のゲート材料層24は、タンタル(Ta)、アルミニウム(Al)、インジウム(In)、マグネシウム(Mg)、マンガン(Mn)、チタン(Ti)、タングステン(W)、上記の材料のケイ化物、上記の材料の複合材料、上記の材料の合金、または、上記の範囲内の仕事関数を有する他の適切な導電性材料を含み得る。
ゲート電極Gの仕事関数が、ゲート電極Gの材料組成、ゲート電極Gを形成する製造プロセスの条件、ゲート電極Gに加えられる後処理(熱処理など)の条件、および/または、可変キャパシタを形成する処理における他の因子を制御することで調整できることは、留意する価値がある。ゲート電極Gの同じ構成要素(前述した金属材料など)を単に含むゲート電極が、前述したゲート電極Gの仕事関数を必ずしも有するとは限らない。
先の記載をまとめると、本開示による可変キャパシタにおいて、可変キャパシタにおけるゲート電極の導電型は、可変キャパシタにおけるウェル領域の導電型と相補的である。例えば、n型可変キャパシタにおけるn型ゲート電極はp型ゲート電極によって置き換えることができ、p型可変キャパシタにおけるp型ゲート電極はn型ゲート電極によって置き換えることができる。したがって、可変キャパシタの漏れ電流などの可変キャパシタの電気性能を向上させることができる。
本発明の教示を保ちつつ、装置および方法の数多くの改良および変更が行えることを、当業者は容易に認識されよう。したがって、上記の開示は、添付の特許請求の範囲の境界および限界のみによって制限されると解釈されるべきである。
10 半導体基板
12 絶縁構造
14 ウェル領域
16 ゲート誘電層
18 第1のゲート材料層
20 スペーサ構造
22 ソース/ドレン領域
24 第2のゲート材料層
100、200 可変キャパシタ
D1 第1の方向、厚さ方向
D2 第2の方向
D3 第3の方向
G ゲート電極
V1 第1の電圧端子
V2 第2の電圧端子
12 絶縁構造
14 ウェル領域
16 ゲート誘電層
18 第1のゲート材料層
20 スペーサ構造
22 ソース/ドレン領域
24 第2のゲート材料層
100、200 可変キャパシタ
D1 第1の方向、厚さ方向
D2 第2の方向
D3 第3の方向
G ゲート電極
V1 第1の電圧端子
V2 第2の電圧端子
Claims (20)
- 半導体基板と、
前記半導体基板に配置されたウェル領域と、
前記半導体基板に配置されたゲート電極であって、前記ゲート電極は、前記半導体基板の厚さ方向において前記ウェル領域の一部と重なり、前記ゲート電極の導電型が前記ウェル領域の導電型と相補的である、ゲート電極と
を備える可変キャパシタ。 - 前記ウェル領域はn型ウェル領域であり、前記ゲート電極はp型ゲート電極である、請求項1に記載の可変キャパシタ。
- 前記ゲート電極はp型ドープポリシリコンを含む、請求項2に記載の可変キャパシタ。
- 前記ゲート電極の仕事関数が前記半導体基板の伝導帯より大きい、請求項2に記載の可変キャパシタ。
- 前記ゲート電極の仕事関数が5eV以上である、請求項2に記載の可変キャパシタ。
- 前記ウェル領域に配置され、前記ゲート電極の2つの反対の側にそれぞれ配置された2つのソース/ドレン領域をさらに備え、前記2つのソース/ドレン領域の各々はn型ドープ領域を備える、請求項2に記載の可変キャパシタ。
- 前記2つのソース/ドレン領域は互いと電気的に接続される、請求項6に記載の可変キャパシタ。
- 前記ウェル領域はp型ウェル領域であり、前記ゲート電極はn型ゲート電極である、請求項1に記載の可変キャパシタ。
- 前記ゲート電極はn型ドープポリシリコンを含む、請求項8に記載の可変キャパシタ。
- 前記ゲート電極の仕事関数が前記半導体基板の価電子帯より小さい、請求項8に記載の可変キャパシタ。
- 前記ゲート電極の仕事関数が4.1eV以下である、請求項8に記載の可変キャパシタ。
- 前記ウェル領域に配置され、前記ゲート電極の2つの反対の側にそれぞれ配置された2つのソース/ドレン領域をさらに備え、前記2つのソース/ドレン領域の各々はp型ドープ領域を備える、請求項8に記載の可変キャパシタ。
- 前記2つのソース/ドレン領域は互いと電気的に接続される、請求項12に記載の可変キャパシタ。
- 前記半導体基板はシリコン半導体基板を含む、請求項1に記載の可変キャパシタ。
- 半導体基板と、
前記半導体基板に配置されたn型ウェル領域と、
前記半導体基板に配置されたゲート電極であって、前記ゲート電極は、前記半導体基板の厚さ方向において前記n型ウェル領域の一部と重なり、前記ゲート電極の仕事関数が前記半導体基板の伝導帯より大きい、ゲート電極と
を備える可変キャパシタ。 - 前記ゲート電極は金属ゲート電極を備え、前記ゲート電極の仕事関数が5eV以上である、請求項15に記載の可変キャパシタ。
- 前記n型ウェル領域に配置され、前記ゲート電極の2つの反対の側にそれぞれ配置された2つのソース/ドレン領域をさらに備え、前記2つのソース/ドレン領域の各々はn型ドープ領域を備える、請求項15に記載の可変キャパシタ。
- 半導体基板と、
前記半導体基板に配置されたp型ウェル領域と、
前記半導体基板に配置されたゲート電極であって、前記ゲート電極は、前記半導体基板の厚さ方向において前記p型ウェル領域の一部と重なり、前記ゲート電極の仕事関数が前記半導体基板の価電子帯より小さい、ゲート電極と
を備える可変キャパシタ。 - 前記ゲート電極は金属ゲート電極を備え、前記ゲート電極の仕事関数が4.1eV以下である、請求項18に記載の可変キャパシタ。
- 前記p型ウェル領域に配置され、前記ゲート電極の2つの反対の側にそれぞれ配置された2つのソース/ドレン領域をさらに備え、前記2つのソース/ドレン領域の各々はp型ドープ領域を備える、請求項18に記載の可変キャパシタ。
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