JP2023077493A - Protection circuit and power conversion device - Google Patents
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Abstract
Description
本願は、保護回路、及び電力変換装置に関するものである。 TECHNICAL FIELD The present application relates to protection circuits and power converters.
従来、電力変換装置の半導体スイッチング素子の上アーム又は下アームが短絡故障し、正常な上アーム又は下アームに過電流が流れた場合、駆動回路に設けられている過電流検出回路が過電流(短絡電流ともいう)の発生を検出する。 Conventionally, when an upper arm or lower arm of a semiconductor switching element of a power conversion device has a short-circuit failure and an overcurrent flows through the normal upper arm or lower arm, an overcurrent detection circuit provided in a drive circuit detects an overcurrent ( short-circuit current) is detected.
半導体スイッチング素子は、ゲート電圧及びコレクタ電圧に応じて、コレクタ電流が変化する出力特性を有している。ゲート電圧が高くなるに従って、コレクタ電圧の増加量に対するコレクタ電流の増加量が大きくなる特性がある。 A semiconductor switching element has an output characteristic in which a collector current changes according to a gate voltage and a collector voltage. There is a characteristic that as the gate voltage increases, the amount of increase in the collector current relative to the amount of increase in the collector voltage increases.
電力変換装置において、アーム短絡又は負荷短絡等が生じている状態で、正常な半導体スイッチング素子がターンオンされると、電力変換装置の電源電圧が、正常な半導体スイッチング素子に直接に印加され、上記の出力特性により過電流が流れる。 In a power conversion device, when a normal semiconductor switching element is turned on in a state in which an arm short circuit or a load short circuit occurs, the power supply voltage of the power conversion device is directly applied to the normal semiconductor switching device, causing the above-mentioned problems. Overcurrent flows due to output characteristics.
特許文献1には、過電流(短絡電流)の発生を検出する過電流検出回路が開示されている。特許文献1の技術では、半導体スイッチング素子のゲート電圧を判定する第1のコンパレータと、コレクタ電圧を判定する第2のコンパレータが設けられており、2つのコンパレータの判定結果の論理積が1となる場合に、過電流が発生したと判定する。 Patent Document 1 discloses an overcurrent detection circuit that detects the occurrence of overcurrent (short-circuit current). In the technique of Patent Document 1, a first comparator that determines the gate voltage of the semiconductor switching element and a second comparator that determines the collector voltage are provided, and the logical product of the determination results of the two comparators is 1. case, it is determined that an overcurrent has occurred.
また、特許文献1の技術では、ゲート電圧を分割抵抗により分圧した電圧を、コンパレータに入力するように構成されているため、各種の半導体スイッチング素子のテラス電圧(定格電流を流すための最小ゲート電圧)に合わせて、分割抵抗の各抵抗値が設定される。 In addition, in the technique of Patent Document 1, the voltage obtained by dividing the gate voltage with a dividing resistor is input to the comparator, so the terrace voltage of various semiconductor switching elements (minimum gate voltage for rated current flow) voltage), each resistance value of the dividing resistor is set.
特許文献2には、過電流を高速遮断した場合に、回路の配線インダクタンスによるコレクタ電圧の跳上がり抑制するためのソフト遮断手段が記載されている。 Japanese Patent Laid-Open No. 2002-200001 describes a soft cutoff means for suppressing jumping of the collector voltage due to the wiring inductance of the circuit when the overcurrent is cut off at high speed.
正常な半導体スイッチング素子をターンオンしているターンオン期間中に、他の回路に短絡が生じ、過電流が流れる場合は、半導体の伝導度が変調し切った状態であるため、ターンオン前に他の回路に短絡が生じている場合よりも、コレクタ電流は急速に増加する。この場合、高い電流変化速度によりゲート-コレクタ間のミラー容量を介して変位電流が流れ、ゲート電圧が上昇することで過電流のピークが大きくなり、半導体スイッチング素子が故障する可能性がある。 If a short circuit occurs in another circuit during the turn-on period in which a normal semiconductor switching element is turned on and an overcurrent flows, the conductivity of the semiconductor is in a completely modulated state. The collector current will increase more rapidly than if there is a short circuit in . In this case, a displacement current flows through the gate-collector mirror capacitance due to the high current change speed, and the gate voltage rises to increase the peak of the overcurrent, which may cause the semiconductor switching element to malfunction.
短絡発生後のコレクタ電流の増加に応じて、コレクタ電圧が増加するが、コレクタ電圧の増加には遅れがあるため、特許文献1の技術では、コレクタ電圧のコンパレータによる過電流の判定が遅れ、素子が故障する可能性がある。 As the collector current increases after the occurrence of a short circuit, the collector voltage increases, but there is a delay in the collector voltage increase. may malfunction.
そこで、本願は、半導体スイッチング素子のターンオン期間中に、他の回路に短絡が生じ、過電流が発生した場合に、過電流の発生検出を早期化できる保護回路及び電力変換装置を提供することを目的とする。 Therefore, the present application aims to provide a protection circuit and a power conversion device that can detect the occurrence of overcurrent early when a short circuit occurs in another circuit during the turn-on period of a semiconductor switching element and overcurrent occurs. aim.
本願に係る保護回路は、
高電位側端子、低電位側端子、及び制御端子を備え、前記制御端子に印加される電圧の増減に応じて前記高電位側端子と前記低電位側端子との間の導通をオンオフする半導体スイッチング素子において前記高電位側端子及び前記低電位側端子との間の過電流の発生を検出する保護回路であって、
第1基準電圧を生成する第1基準電圧生成回路と、
入力された前記高電位側端子の電圧が前記第1基準電圧を上回ったとき、過電流の発生を表す第1状態の出力信号を出力し、入力された前記高電位側端子の電圧が前記第1基準電圧を下回ったとき、過電流の未発生を表す第2状態の出力信号を出力する第1比較器と、
第2基準電圧を生成する第2基準電圧生成回路と、
入力された前記制御端子の電圧が前記第2基準電圧を上回ったとき、第3状態の出力信号を出力し、入力された前記制御端子の電圧が前記第2基準電圧を下回ったとき、第4状態の出力信号を出力する第2比較器と、
前記第2比較器の出力信号が前記第4状態であるとき、前記第1比較器に入力される前記高電位側端子の電圧を、前記第1基準電圧未満に低下させる第1比較器ロック回路と、
前記第2比較器の出力信号が前記第3状態であるとき、前記第1基準電圧を低下させる第1基準変更回路と、
を備えたものである。
The protection circuit according to the present application is
A semiconductor switching device comprising a high potential side terminal, a low potential side terminal, and a control terminal, and turning on and off conduction between the high potential side terminal and the low potential side terminal according to an increase or decrease in voltage applied to the control terminal. A protection circuit for detecting the occurrence of overcurrent between the high potential side terminal and the low potential side terminal in the element,
a first reference voltage generation circuit that generates a first reference voltage;
When the input voltage of the high potential side terminal exceeds the first reference voltage, outputting an output signal in the first state indicating the occurrence of overcurrent, and outputting the input voltage of the high potential side terminal when the input voltage of the high potential side terminal exceeds the first reference voltage. a first comparator that, when falling below one reference voltage, outputs an output signal in a second state indicating that no overcurrent has occurred;
a second reference voltage generation circuit that generates a second reference voltage;
outputting an output signal in a third state when the input voltage of the control terminal exceeds the second reference voltage; and outputting a fourth state output signal when the input voltage of the control terminal is lower than the second reference voltage. a second comparator that outputs a state output signal;
A first comparator lock circuit for lowering the voltage of the high potential side terminal input to the first comparator below the first reference voltage when the output signal of the second comparator is in the fourth state. and,
a first reference changing circuit that reduces the first reference voltage when the output signal of the second comparator is in the third state;
is provided.
本願に係る電力変換装置は、
前記保護回路と、
前記半導体スイッチング素子と、を備えたものである。
The power conversion device according to the present application is
the protection circuit;
and the semiconductor switching element.
本願の保護回路及び電力変換装置によれば、第1比較器は、入力された高電位側端子の電圧が第1基準電圧を上回ったときに、過電流の発生を表す第1状態の出力信号を出力し、過電流の発生を検出する。一方、ターンオンされていないとき、及びターンオン開始直後、及びターンオン終了直後は、高電位側端子の電圧が、高い状態であり、第1基準電圧を上回り、過電流の発生が誤検出される。そこで、制御端子の電圧が第2基準電圧を下回っており、第2比較器の出力信号が第4状態であるとき、第1比較器ロック回路が、第1比較器に入力される高電位側端子の電圧を、第1基準電圧未満に低下させるので、上記の誤検出を防止できる。 According to the protection circuit and the power conversion device of the present application, the first comparator outputs the first state output signal representing the occurrence of overcurrent when the input voltage of the high potential side terminal exceeds the first reference voltage. to detect the occurrence of overcurrent. On the other hand, when it is not turned on, immediately after the turn-on is started, and immediately after the turn-on is finished, the voltage of the high potential side terminal is high and exceeds the first reference voltage, and the occurrence of overcurrent is erroneously detected. Therefore, when the voltage at the control terminal is below the second reference voltage and the output signal of the second comparator is in the fourth state, the first comparator lock circuit is set to the high potential side input to the first comparator. Since the voltage of the terminal is lowered below the first reference voltage, the above erroneous detection can be prevented.
そして、制御端子の電圧が第2基準電圧を上回り、第2比較器の出力信号が第3状態であるときに、第1基準変更回路は、第1基準電圧を低下させる。よって、ターンオン期間中に短絡が生じた後、高電位側端子の電圧が第1基準電圧を上回るまでの期間を短縮し、過電流の発生を早期に検出することができる。よって、ターンオン期間中に短絡が生じた場合でも、急速に増加した高電位側端子の電流を早期に停止して、素子の故障を抑制することができる。一方、制御端子の電圧が第2基準電圧を下回り、第2比較器の出力信号が第4状態であるとき、第1基準変更回路は、第1基準電圧を低下させないので、短絡が生じていない状態のターンオン開始直後に、高電位側端子の電圧が低下し切っていない状態で、高電位側端子の電圧が第1基準電圧を上回り、過電流が発生したと誤判定されること抑制できる。ターンオン時に生じるノイズ成分により誤判定されることを抑制できる。すなわち、第1基準変更回路を設けることで、ターンオン前に短絡が生じている場合の誤判定抑制のための第1基準電圧と、ターンオン期間中に短絡が生じる場合の早期過電流検出のための第1基準電圧とを、適切に設定することができる。 The first reference changing circuit reduces the first reference voltage when the voltage of the control terminal exceeds the second reference voltage and the output signal of the second comparator is in the third state. Therefore, the period until the voltage of the high potential side terminal exceeds the first reference voltage after a short circuit occurs during the turn-on period can be shortened, and the occurrence of overcurrent can be detected early. Therefore, even if a short circuit occurs during the turn-on period, the rapidly increasing current flowing through the high-potential side terminal can be stopped early, thereby suppressing failure of the element. On the other hand, when the voltage at the control terminal is below the second reference voltage and the output signal of the second comparator is in the fourth state, the first reference changing circuit does not lower the first reference voltage, so no short circuit occurs. Immediately after the start of turn-on of the state, the voltage of the high-potential side terminal exceeds the first reference voltage in a state where the voltage of the high-potential side terminal has not completely decreased, and erroneous determination that an overcurrent has occurred can be suppressed. It is possible to suppress erroneous determination due to noise components generated at turn-on. That is, by providing the first reference changing circuit, the first reference voltage for suppressing an erroneous determination when a short circuit occurs before turn-on and the first reference voltage for early overcurrent detection when a short circuit occurs during the turn-on period. The first reference voltage can be set appropriately.
1.実施の形態1
実施の形態1に係る保護回路1及び電力変換装置について図面を参照して説明する。図1は、本実施の形態に係る保護回路1の回路図である。保護回路1は、半導体スイッチング素子200の保護回路である。
1. Embodiment 1
A protection circuit 1 and a power converter according to Embodiment 1 will be described with reference to the drawings. FIG. 1 is a circuit diagram of a protection circuit 1 according to this embodiment. A protection circuit 1 is a protection circuit for a
1-1.半導体スイッチング素子200
半導体スイッチング素子200は、高電位側端子200A、低電位側端子200B、及び制御端子200Cを備え、制御端子200Cに印加される電圧Vgeに応じて高電位側端子200Aと低電位側端子200Bとの間の導通をオンオフする。高電位側端子200Aには、直流電源の高電位側等の高電位電圧が印加され、低電位側端子200Bには、直流電源の低電位側等の低電位電圧が印加される。低電位側端子200Bは、保護回路1の基準電位及び駆動回路210の基準電位とも接続される。高電位側端子200A及び低電位側端子200Bの一方又は双方には、電気負荷及び他の半導体スイッチング素子の一方又は双方が接続される。例えば、半導体スイッチング素子200は、インバータ、コンバータなどの電力変換装置を構成する。
1-1.
The
本実施の形態では、半導体スイッチング素子200として、ダイオードが逆並列に接続されたIGBT(Insulated Gate Bipolar Transistor)が用いられている。高電位側端子200Aが、コレクタ端子200Aであり、低電位側端子200Bが、エミッタ端子200Bであり、制御端子200Cが、ゲート端子200Cである。なお、半導体スイッチング素子200として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等の各種の半導体スイッチング素子が用いられてもよい。
In this embodiment, an IGBT (Insulated Gate Bipolar Transistor) in which diodes are connected in anti-parallel is used as the
1-2.駆動回路210
駆動回路210は、入力されたオンオフ指令信号Vinに応じてゲート電圧Vgeを生成し、ゲート電圧Vgeをゲート端子200Cに印加する。ゲート電圧Vgeが、制御端子の電圧Vgeになる。オンオフ指令信号Vinは、制御装置220などから駆動回路210に入力される。駆動回路210は、プレ駆動回路210Aと2つの半導体スイッチング素子とを有している。プレ駆動回路210Aには、IC(Integrated Circuit)が用いられる。
1-2.
The
駆動回路210は、基本的に、オンオフ指令信号Vinがオン信号(ハイ電圧)である場合に、ハイ電圧のゲート電圧Vgeを生成し、オンオフ指令信号Vinがオフ信号(ロー電圧)である場合に、ロー電圧のゲート電圧Vgeを生成する。
The
保護回路1の出力信号Vout1(本例では、論理回路20Aの出力信号)が駆動回路210に入力される。駆動回路210は、保護回路1の出力信号Vout1(第1比較器20の出力信号Vout1)が、過電流の発生を表すハイ電圧になった場合は、ハイ電圧のゲート電圧Vgeの生成を強制的に停止する。なお、制御装置220に、保護回路1の出力信号Vout1が入力されてもよい。そして、制御装置220は、保護回路1の出力信号Vout1がハイ電圧になった場合に、オンオフ指令信号Vinを強制的にオフ信号(ロー電圧)に切り替えてもよい。
An output signal Vout1 of the protection circuit 1 (the output signal of the
1-3.保護回路
まず、保護回路1の設計の前提となる正常電流時のオンオフ挙動と、過電流時のオンオフ挙動について説明する。
1-3. Protection Circuit First, the ON/OFF behavior during normal current and the ON/OFF behavior during overcurrent, which are the premises for designing the protection circuit 1, will be described.
<正常電流時のオンオフ挙動>
正常電流時のオンオフ挙動について、図2を用いて説明する。図2には、保護回路1の判定挙動も重ね合わせている。ゲート電圧Vge及びコレクタ電圧Vce等の各電圧は、基準電位になるエミッタ端子200Bの電位を基準にした電位になる。
<ON/OFF behavior at normal current>
The on/off behavior during normal current will be described with reference to FIG. The determination behavior of the protection circuit 1 is also superimposed on FIG. Each voltage such as the gate voltage Vge and the collector voltage Vce is a potential based on the potential of the
時刻t01で、オンオフ指令信号Vinがロー電圧からハイ電圧になり、駆動回路210は、ハイ電圧のゲート電圧Vgeの生成を開始する。その後、ゲート電圧Vgeが次第に増加していき、時刻t02で、ゲート電圧Vgeがオン電圧Vonに到達すると、コレクタ-エミッタ間の導通が開始し、コレクタ電流Icが増加し始め、コレクタ電圧Vceが低下する。
At time t01, the ON/OFF command signal Vin changes from the low voltage to the high voltage, and the driving
時刻t03で、コレクタ端子200Aとゲート端子200Cとの間のミラー容量の充電が開始する。このコレクタ端子側のミラー容量の充電が開始すると、ゲート電圧Vgeの上昇速度が低下する。コレクタ端子側のミラー容量が充電されている間も、コレクタ電圧Vceが低下していく。コレクタ端子側のミラー容量の充電が終了した後(時刻t04以降)、ゲート電圧Vgeは回路電源電圧Vccまで増加する。時刻t03から時刻t04において、コレクタ端子200Aとゲート端子200Cとの間のミラー容量の充電されている間のゲート電圧Vgeを、ミラー電圧Vmrと称す。
At time t03, charging of the Miller capacitance between
一方、時刻t05で、オンオフ指令信号Vinがハイ電圧からロー電圧になり、駆動回路210は、ロー電圧のゲート電圧Vgeの生成を開始する。その後、ゲート電圧Vgeは、低下していく。時刻t06で、ゲート電圧Vgeが、ミラー電圧Vmrに到達すると、コレクタ端子側のミラー容量の放電が終了するまで、ゲート電圧Vgeは、ミラー電圧Vmrに維持される。時刻t07で、ミラー容量の放電が終了すると、ゲート電圧Vgeは、ミラー電圧Vmrから低下していく。時刻t08で、ゲート電圧Vgeがオン電圧Vonを下回ると、コレクタ-エミッタ間が非導通になり、コレクタ電流Icがゼロまで低下する。
On the other hand, at time t05, the ON/OFF command signal Vin changes from the high voltage to the low voltage, and the driving
<過電流時のオンオフ挙動>
次に、過電流時のオンオフ挙動について、図3を用いて説明する。図3には、保護回路1の判定挙動も重ね合わせている。ターンオンよりも前に短絡が発生しており、ターンオンすると過電流が流れる状態になっている。オンオフの原理は、正常電流の場合と同様であるが、コレクタ電流Icが過大になるので、波形が変形している。時刻t11で、オンオフ指令信号Vinがロー電圧からハイ電圧になり、駆動回路210は、ハイ電圧のゲート電圧Vgeの生成を開始する。その後、ゲート電圧Vgeが次第に増加していき、ゲート電圧Vgeがオン電圧Vonに到達すると、コレクタ-エミッタ間の導通が開始し、コレクタ電流Icが増加し始め、コレクタ電圧Vceが低下し始める。
<On/off behavior during overcurrent>
Next, the on/off behavior during overcurrent will be described with reference to FIG. The determination behavior of the protection circuit 1 is also superimposed on FIG. A short circuit occurs before turning on, and an overcurrent flows when turning on. The principle of turning on and off is the same as in the case of normal current, but the waveform is deformed because the collector current Ic becomes excessive. At time t11, the ON/OFF command signal Vin changes from the low voltage to the high voltage, and the driving
過電流の場合、ミラー容量の充放電がないため、ミラー時間(ゲート電圧Vgeが一定となる期間)がなくゲート電圧Vgeの上昇(充電)は速くなる。その際、電源回路の配線インダクタンスによるコレクタ-エミッタ間の電圧降下量が大きくなり、その後、コレクタ電圧Vceが上昇するため基準電位付近まで低下せず、コレクタ電圧Vceの低下量が小さくなっている。 In the case of overcurrent, there is no charging or discharging of the Miller capacitance, so there is no Miller time (a period during which the gate voltage Vge is constant) and the increase (charging) of the gate voltage Vge becomes faster. At this time, the amount of collector-emitter voltage drop due to the wiring inductance of the power supply circuit becomes large, and thereafter the collector voltage Vce rises.
一方、時刻t13で、詳細は後述するが、第1比較器20の出力信号Vout1がロー電圧からハイ電圧になり、駆動回路210は、ロー電圧のゲート電圧Vgeの生成を開始し、ゲート電圧Vgeは、低下していく。その後、ゲート電圧Vgeがオン電圧Vonを下回ると、コレクタ-エミッタ間が非導通になり、コレクタ電流Icがゼロまで低下する。
On the other hand, at time t13, the output signal Vout1 of the
<保護回路の基本構成>
保護回路1は、第1基準電圧生成回路10、第1比較器20、第2基準電圧生成回路30、第2比較器40、第1比較器ロック回路50、第1基準変更回路60、及び判定結果ラッチ回路70を備えている。
<Basic configuration of protection circuit>
The protection circuit 1 includes a first reference
第1基準電圧生成回路10は、第1基準電圧Vref1を生成し、生成した第1基準電圧Vref1を第1比較器20に出力する。第1比較器20は、コレクタ端子200Aに接続されている。第1比較器20は、入力されたコレクタ電圧Vces(以下、入力コレクタ電圧Vcesと称す)が第1基準電圧Vref1を上回ったとき、過電流の発生を表す第1状態の出力信号Vout1を出力し、入力コレクタ電圧Vcesが第1基準電圧Vref1を下回ったとき、過電流の未発生を表す第2状態の出力信号Vout1を出力する。本実施の形態では、第1比較器20は、第1状態の出力信号Vout1としてハイ電圧の出力信号Vout1を出力し、第2状態の出力信号Vout1としてロー電圧の出力信号Vout1を出力する。なお、第1状態がロー電圧とされ、第2状態がハイ電圧とされてもよい。
The first reference
第2基準電圧生成回路30は、第2基準電圧Vref2を生成し、生成した第2基準電圧Vref2を第2比較器40に出力する。第2比較器40は、入力されたゲート電圧Vges(以下、入力ゲート電圧Vgesと称す)が第2基準電圧Vref2を上回ったとき、第3状態の出力信号Vout2を出力し、入力ゲート電圧Vgesが第2基準電圧Vref2を下回ったとき、第4状態の出力信号Vout2を出力する。
The second reference
第1比較器ロック回路50は、第2比較器40の出力信号Vout2が、第4状態であるとき、第1比較器20に入力される入力コレクタ電圧Vcesを、第1基準電圧Vref1未満に低下させる。一方、第1比較器ロック回路50は、第2比較器40の出力信号Vout2が、第3状態であるとき、入力コレクタ電圧Vcesを第1基準電圧Vref1未満に低下させずに、コレクタ電圧Vceを、入力コレクタ電圧Vcesとして第1比較器20に入力させる。
The first
図2に示したように、ハイ電圧のゲート電圧Vgeの生成が開始されるまで(時刻t01まで)は、コレクタ電圧Vceは、第1基準電圧Vref1よりも高くなるため、コレクタ電圧Vceがそのまま入力コレクタ電圧Vcesとして第1比較器20に入力されれば、過電流が発生したと誤判定される。しかし、上記の構成によれば、ハイ電圧のゲート電圧Vgeの生成が開始され、入力ゲート電圧Vgesが、第2基準電圧Vref2を上回るまでは、第1比較器ロック回路50によって入力コレクタ電圧Vcesが第1基準電圧Vref1未満に強制的に低下される。よって、ハイ電圧のゲート電圧Vgeの生成が開始されるまで、入力コレクタ電圧Vcesが、第1基準電圧Vref1よりも低くなり、過電流が発生したと誤判定されることを防止できる。
As shown in FIG. 2, the collector voltage Vce is higher than the first reference voltage Vref1 until generation of the high voltage gate voltage Vge is started (until time t01). If it is input to the
本実施の形態では、第2基準電圧Vref2は、ミラー電圧Vmrより大きく、且つ回路電源電圧Vccより小さい電圧に対応する電圧に設定されている。 In this embodiment, the second reference voltage Vref2 is set to a voltage corresponding to a voltage higher than the mirror voltage Vmr and lower than the circuit power supply voltage Vcc.
図2を用いて説明したように、ハイ電圧のゲート電圧Vgeの生成の開始後、コレクタ端子とゲート端子との間のミラー容量が充電されている間(時刻t03から時刻t04)も、コレクタ電圧Vceは低下しているため、コレクタ電圧Vceが第1基準電圧Vref1を上回り、過電流が発生したと誤判定されるおそれがある。ゲート電圧Vgeが、ミラー電圧Vmrよりも大きくなれば、ミラー容量の充電が完了しており、コレクタ電圧Vceの低下が概ね終了している。よって、上記のように、第2基準電圧Vref2を設定することにより、ミラー容量の充電が完了し、入力コレクタ電圧Vcesの強制低下が終了した後に、第1比較器20により、入力コレクタ電圧Vcesに基づいて、過電流の発生を精度よく判定できる。なお、図3を用いて説明したように、過電流が発生した場合は、コレクタ電圧Vceの低下が概ね終了した後も、コレクタ電圧Vceは、第1基準電圧Vref1よりも大きくなるため、過電流が発生したと判定できる。
As described with reference to FIG. 2, after the start of generation of the high voltage gate voltage Vge, while the mirror capacitance between the collector terminal and the gate terminal is being charged (time t03 to time t04), the collector voltage Since Vce has decreased, the collector voltage Vce exceeds the first reference voltage Vref1, and there is a risk of erroneous determination that an overcurrent has occurred. When the gate voltage Vge becomes higher than the mirror voltage Vmr, the charging of the mirror capacitance is completed, and the decrease of the collector voltage Vce is almost finished. Therefore, by setting the second reference voltage Vref2 as described above, after the charging of the mirror capacitance is completed and the forcible reduction of the input collector voltage Vces is completed, the
<第1基準電圧Vref1の低下>
ターンオン期間中に短絡が生じ、過電流が流れる場合は、半導体の伝導度が変調し切った状態であるため、ターンオン前に短絡が生じている場合よりも、コレクタ電流Icは急速に増加する。一方、コレクタ電圧Vceは、コレクタ電流Icの増加に応じて増加するが、遅れがある。そのため、短絡の発生後、入力コレクタ電圧Vcesが第1基準電圧Vref1を上回るまで、遅れが生じ、過電流の発生を早期に検出できない。よって、急速に増加したコレクタ電流Icにより素子の故障が生じる可能性があった。
<Decrease in first reference voltage Vref1>
If a short circuit occurs during turn-on and an overcurrent flows, the collector current Ic increases more rapidly than if a short circuit occurs before turn-on because the conductivity of the semiconductor is fully modulated. On the other hand, the collector voltage Vce increases as the collector current Ic increases, but with a delay. Therefore, after the short circuit occurs, a delay occurs until the input collector voltage Vces exceeds the first reference voltage Vref1, and the occurrence of overcurrent cannot be detected early. Therefore, there is a possibility that the device will fail due to the rapidly increasing collector current Ic.
そこで、第1基準変更回路60は、第2比較器40の出力信号Vout2が第3状態であるとき、第1基準電圧Vref1を低下させる。
Therefore, the first
この構成によれば、ハイ電圧のゲート電圧Vgeの生成が開始され、入力ゲート電圧Vgesが、第2基準電圧Vref2を上回り、第2比較器40の出力信号Vout2が第3状態になった後、第1基準電圧Vref1が低下される。よって、ターンオン期間中に短絡が生じた後、入力コレクタ電圧Vcesが第1基準電圧Vref1を上回るまでの期間を短縮し、過電流の発生を早期に検出することができる。よって、ターンオン期間中に短絡が生じた場合でも、急速に増加したコレクタ電流Icを早期に停止して、素子の故障を抑制することができる。
According to this configuration, after the generation of the high voltage gate voltage Vge is started, the input gate voltage Vges exceeds the second reference voltage Vref2, and the output signal Vout2 of the
一方、入力ゲート電圧Vgesが第2基準電圧Vref2を下回り、第2比較器40の出力信号Vout2が第4状態であるとき、第1基準変更回路60は、第1基準電圧Vref1を低下させないので、短絡が生じていない状態のターンオン開始直後に、入力コレクタ電圧Vcesが低下し切っていない状態で、入力コレクタ電圧Vcesが第1基準電圧Vref1を上回り、過電流が発生したと誤判定されること抑制できる。また、ターンオン時に生じるノイズ成分により誤判定されることを抑制できる。
On the other hand, when the input gate voltage Vges is lower than the second reference voltage Vref2 and the output signal Vout2 of the
すなわち、第1基準変更回路60を設けることで、ターンオン前に短絡が生じている場合の誤判定抑制のための第1基準電圧Vref1と、ターンオン期間中に短絡が生じる場合の早期過電流検出のための第1基準電圧Vref1とを、適切に設定することができる。
That is, by providing the first
<第1基準変更回路60に関連する回路構成>
本実施の形態では、第1基準電圧生成回路10は、分割抵抗により回路電源電圧Vccを分圧して、第1基準電圧Vref1を生成する。本例では、回路電源電圧Vccと基準電位との間に直列接続された高電位側抵抗10A及び低電位側抵抗10Bにより分割抵抗が構成されている。分割抵抗の中間点(本例では、高電位側抵抗10A及び低電位側抵抗10Bの接続点)の電位が、第1基準電圧Vref1として第1比較器20に入力される。低電位側抵抗10Bには、コンデンサ10Cが並列に接続されている。よって、第1基準電圧Vref1は、CR時定数の応答遅れにより低下する。すなわち、第1基準変更回路60は、第2比較器40の出力信号Vout2が第3状態になった後、第1基準電圧Vref1を次第に低下させる。
<Circuit Configuration Related to First
In the present embodiment, the first reference
回路電源電圧Vccを生成する不図示の回路電源が設けられており、回路電源は、基準電位よりも所定電圧だけ高い回路電源電圧Vccを生成する。 A circuit power supply (not shown) that generates a circuit power supply voltage Vcc is provided, and the circuit power supply generates the circuit power supply voltage Vcc that is higher than the reference potential by a predetermined voltage.
第2比較器40は、第3状態の出力信号Vout2としてハイ電圧の出力信号Vout2を出力し、第4状態の出力信号Vout2としてロー電圧の出力信号Vout2を出力する。第1基準変更回路60は、第2比較器40の出力信号Vout2のハイ/ローを反転する反転回路60Aと、反転回路60Aの出力端子と分割抵抗の中間箇所(本例では、高電位側抵抗10A及び低電位側抵抗10Bの接続点)との間に接続される抵抗である基準変更抵抗60Bと、を有している。
The
この構成によれば、ハイ電圧のゲート電圧Vgeの生成が開始され、入力ゲート電圧Vgesが、第2基準電圧Vref2を上回り、第2比較器40が第3状態であるハイ電圧の出力信号Vout2を出力すると、反転回路60Aによりハイ/ローが反転され、反転回路60Aの出力電圧は、ロー電圧(例えば、基準電位)になる。基準変更抵抗60Bは、基準電位と接続箇所との間に、分割抵抗(本例では、低電位側抵抗10B)に並列に接続されるので、第1基準電圧Vref1を低下させる。
According to this configuration, the generation of the high voltage gate voltage Vge is started, the input gate voltage Vges exceeds the second reference voltage Vref2, and the
一方、入力ゲート電圧Vgesが、第2基準電圧Vref2を下回り、第2比較器40が第4状態であるロー電圧の出力信号Vout2を出力すると、反転回路60Aによりハイ/ローが反転され、反転回路60Aの出力電圧は、ハイ電圧(例えば、回路電源電圧Vcc)になる。基準変更抵抗60Bは、回路電源電圧Vccと接続箇所との間に、分割抵抗(本例では、高電位側抵抗10A)に並列に接続されるので、第1基準電圧Vref1を増加させる。
On the other hand, when the input gate voltage Vges falls below the second reference voltage Vref2 and the
高電位側抵抗10A、低電位側抵抗10B、及び基準変更抵抗60Bの抵抗値は、増減前後の第1基準電圧Vref1が適切な電圧になるように設定される。
The resistance values of the high
<第1比較器ロック回路50の回路構成>
第1比較器ロック回路50は、第1比較器20における入力コレクタ電圧Vcesの入力端子と、第2比較器40の出力端子との間に接続され、アノードが第1比較器20側に向いたダイオードである逆動作阻止ダイオード50Aを有している。
<Circuit Configuration of First
The first
この構成によれば、入力ゲート電圧Vgesが、第2基準電圧Vref2を下回り、第2比較器40が第4状態であるロー電圧の出力信号Vout2を出力している状態では、逆動作阻止ダイオード50Aを介して、第1比較器20の入力端子側と第2比較器40の出力端子側とが導通し、第1比較器20の入力端子の電位(入力コレクタ電圧Vces)が基準電位付近まで低下する。一方、入力ゲート電圧Vgesが、第2基準電圧Vref2を上回り、第2比較器40が第4状態であるハイ電圧の出力信号Vout2を出力している状態では、第1比較器20の入力端子側と第2比較器40の出力端子側とが非導通になり、第1比較器20の入力端子の電位(入力コレクタ電圧Vces)がコレクタ電圧Vceに応じた電圧になる。よって、ハイ電圧のゲート電圧Vgeの生成が開始され、入力ゲート電圧Vgesが、第2基準電圧Vref2を上回るまで、入力コレクタ電圧Vcesを基準電位に強制的に低下させ、第1比較器20による過電流の判定を非動作状態(ロック状態)にさせることができる。
According to this configuration, when the input gate voltage Vges is lower than the second reference voltage Vref2 and the
本実施の形態では、逆動作阻止ダイオード50A(本例では、アノード側)に、制限抵抗50Bが直列に接続されている。制限抵抗50Bは、コンデンサ106を放電する際の突入電流を制限する。
In this embodiment, a limiting
第1比較器ロック回路50は、第1比較器20における入力コレクタ電圧Vcesの入力端子と、オンオフ指令信号Vinが入力される駆動回路210の入力端子と間に接続され、アノードが第1比較器20側に向いた第2の逆動作阻止ダイオード50Cを有している。第2の逆動作阻止ダイオード50Cのアノードは、制限抵抗50Bと逆動作阻止ダイオード50Aとの接続点に接続されている。オンオフ指令信号Vinがロー電圧(オフ状態)である場合は、第1比較器20の入力端子側と駆動回路210の入力端子とが導通し、第1比較器20の入力端子の電位(入力コレクタ電圧Vces)が基準電位付近まで低下する。一方、オンオフ指令信号Vinがハイ電圧(オン状態)である場合は、第1比較器20の入力端子側と駆動回路210の入力端子とが非導通になる。
The first
<第1比較器20の入力端子の接続>
第1比較器20の入力端子は、アノードが第1比較器20側に向いたダイオード103を介して、コレクタ端子200Aが接続された高電位側主接続線201(以下、高電位側主接続線201と称す)に接続されている。第1比較器20の入力端子と高電位側主接続線201との間を接続する接続線101を、第1入力接続線101と称す。第1入力接続線101における第1比較器20の入力端子とダイオード103との間には、抵抗104が設けられている。第1入力接続線101におけるダイオード103と抵抗104との間に、第1入力接続線101の電位を、回路電源電圧Vccと基準電位との間に制限する電圧リミッタ105(2つのダイオード)が接続されている。第1入力接続線101における抵抗104の第1比較器20側に、制限抵抗50Bの一端、及び定電流源107の一端が接続されている。定電流源107には回路電源電圧Vccが供給され、定電流源107は、第1入力接続線101に一定電流を供給する。また、第1入力接続線101における抵抗104と第1比較器20との間に、コンデンサ106の一端が接続されている。コンデンサ106の他端は、基準電位に接続されている。
<Connection of Input Terminal of
The input terminal of the
<第1比較器20の回路構成>
第1比較器20は、第1状態の出力信号Vout1としてハイ電圧の出力信号Vout1を出力し、第2状態の出力信号Vout1としてロー電圧の出力信号Vout1を出力する。第1比較器20は、コンパレータとされている。第1比較器20の反転入力端子(-)には、第1入力接続線101が接続され、入力コレクタ電圧Vcesが入力される。第1比較器20の非反転入力端子(+)には、第1基準電圧生成回路10が接続され、第1基準電圧Vref1が入力される。第1比較器20の出力端子は、論理回路20Aに接続されている。論理回路20Aは、第1比較器20の出力信号Vout1が閾値よりも高い場合に、ハイ電圧を出力し、第1比較器20の出力信号Vout1が閾値よりも低い場合に、ロー電圧を出力する。論理回路20Aの出力端子は、駆動回路210に接続される。
<Circuit Configuration of
The
<第2基準電圧生成回路30の回路構成>
本実施の形態では、第2基準電圧生成回路30は、分割抵抗により回路電源電圧Vccを分圧して、第2基準電圧Vref2を生成する。本例では、回路電源電圧Vccと基準電位との間に直列接続された高電位側抵抗30A及び低電位側抵抗30Bにより分割抵抗が構成されている。分割抵抗の中間点(本例では、高電位側抵抗30A及び低電位側抵抗30Bの接続点)の電位が、第2基準電圧Vref2として第2比較器40に入力される。低電位側抵抗30Bには、コンデンサ30Cが並列に接続されている。
<Circuit Configuration of Second Reference
In the present embodiment, the second reference
<第2比較器40の回路構成>
第2比較器40の入力端子とゲート端子の主接続線202(以下、ゲート主接続線202と称す)との間の接続線110(第2入力接続線110と称す)には、抵抗111が設けられている。ゲート主接続線202は、駆動回路210の出力端子とゲート端子200Cとの間を接続する。第2入力接続線110における抵抗111の第2比較器40側には抵抗112の一端、及びコンデンサ113の一端が接続されている。抵抗112の他端、及びコンデンサ113の他端は、基準電位に接続されている。よって、本実施の形態では、入力ゲート電圧Vgesは、抵抗111及び抵抗112によりゲート電圧Vgeを分圧して電圧となっている。説明の簡略化のため、入力ゲート電圧Vgesは分圧されていないものとして説明し、各タイムチャートには、入力ゲート電圧Vgesをゲート電圧Vge相当に換算したものを表示する。
<Circuit Configuration of
A
第2比較器40は、第3状態の出力信号Vout2としてハイ電圧の出力信号Vout2を出力し、第4状態の出力信号Vout2としてロー電圧の出力信号Vout2を出力する。第2比較器40は、コンパレータとされている。第2比較器40の反転入力端子(-)には、第2入力接続線110が接続され、入力ゲート電圧Vgesが入力される。第2比較器40の非反転入力端子(+)には、第2基準電圧生成回路30が接続され、第2基準電圧Vref2が入力される。第2比較器40の出力端子は、第1基準変更回路60(反転回路60A)に接続される。
The
<判定結果ラッチ回路70>
ハイ電圧のゲート電圧Vgeの生成が開始された後、短絡により過電流が流れると、配線インダクタンスによりゲート電圧Vgeに振動が生じる場合がある。ゲート電圧Vgeに振動が生じると、入力ゲート電圧Vgesが、第2基準電圧Vref2を上回った後、入力ゲート電圧Vgesが第2基準電圧Vref2を下回る可能性がある。過電流の発生によるゲート電圧Vgeの振動により、第2比較器40の出力信号Vout2が変動すると、第1比較器ロック回路50及び第1基準変更回路60の動作が変動し、過電流の判定精度が低下する。
<Determination
After the generation of the high voltage gate voltage Vge is started, if an overcurrent flows due to a short circuit, the wiring inductance may cause the gate voltage Vge to oscillate. Oscillations in the gate voltage Vge may cause the input gate voltage Vges to fall below the second reference voltage Vref2 after the input gate voltage Vges exceeds the second reference voltage Vref2. When the output signal Vout2 of the
そこで、判定結果ラッチ回路70は、第2比較器の出力信号が第3状態(本例では、ハイ電圧)であるときに、第2比較器40に入力される入力ゲート電圧Vgesを上昇させ、第2比較器40の判定結果にヒステリシスを持たせる。
Therefore, the determination
ハイ電圧のゲート電圧Vgeの生成が開始され、入力ゲート電圧Vgesが、第2基準電圧Vref2を上回り、第2比較器40が第3状態であるハイ電圧の出力信号Vout2を出力すると、判定結果ラッチ回路70により、入力ゲート電圧Vgesが上昇される。よって、過電流の発生により、ゲート電圧Vgeが振動したとしても、入力ゲート電圧Vgesはゲート電圧Vgeよりも上昇されているので、入力ゲート電圧Vgesは第2基準電圧Vref2を下回り難くなり、第2比較器40の判定結果にヒステリシスを持たせることができる。よって、過電流の発生によりゲート電圧Vgeが振動しても、第2比較器40の出力信号Vout2が変動することを抑制し、第1比較器ロック回路50及び第1基準変更回路60の動作が変動することを抑制し、過電流の判定精度が低下することを抑制できる。
When the generation of the high voltage gate voltage Vge is started, the input gate voltage Vges exceeds the second reference voltage Vref2, and the
本実施の形態では、判定結果ラッチ回路70は、第2比較器40の出力端子と、第2比較器40の入力ゲート電圧Vgesの入力端子(反転入力端子)との間に接続された抵抗であるフィードバック抵抗70Aを有している。
In this embodiment, the determination
この構成によれば、第2比較器40が第3状態であるハイ電圧の出力信号Vout2を出力すると、フィードバック抵抗70Aを介して、第2比較器40の入力端子の電圧が引き上げられる。フィードバック抵抗70A等の各抵抗の抵抗値は、適切な判定ができるように、設定される。なお、厳密には、引き上げ前の入力ゲート電圧Vgesは分圧されているので、回路電源電圧Vccよりも低く、最大、回路電源電圧Vccまで引き上げることが可能である。
According to this configuration, when the
なお、判定結果ラッチ回路70による入力ゲート電圧Vgesの上昇幅を大きくすると、第2比較器40の出力信号Vout2を第3状態(ハイ電圧)にラッチする役割が高くなる。よって、ターンオフ時にゲート電圧Vgeが低下した場合に、第2比較器40の出力信号Vout2が第4状態(ロー電圧)に変化するタイミングが遅れ、第1比較器ロック回路50により、第1比較器20の過電流判定が非動作状態(ロック状態)にされるタイミングが遅れる。そのため、この場合は、オンオフ指令信号Vinがロー電圧(オフ状態)になったときに、第2の逆動作阻止ダイオード50Cが導通し、第1比較器20の過電流判定が非動作状態(ロック状態)にされる。
Incidentally, when the rise width of the input gate voltage Vges by the determination
<ターンオン前の短絡時の挙動>
図3に示したように、時刻t12で、入力ゲート電圧Vgesが第2基準電圧Vref2を上回り、第2比較器40の出力信号Vout2が第3状態(ハイ電圧)になる。その結果、第1比較器ロック回路50による入力コレクタ電圧Vcesの低下が解除され、入力コレクタ電圧Vcesは、正常電流時よりも高くなっているコレクタ電圧Vceに向けて増加している。この際、コンデンサにより応答遅れが生じている。また、第2比較器40の出力信号Vout2が第3状態(ハイ電圧)になると、第1基準変更回路60により第1基準電圧Vref1が低下されている。この際、コンデンサにより応答遅れが生じている。
<Behavior during short circuit before turn-on>
As shown in FIG. 3, at time t12, the input gate voltage Vges exceeds the second reference voltage Vref2, and the output signal Vout2 of the
時刻t12の後、過電流の影響により、ゲート電圧Vgeにオーバーシュート及びアンダーシュートが生じている。そのため、ゲート電圧Vgeが、第2基準電圧Vref2を下回り、誤判定が生じる可能性がある。しかし、本実施の形態では、第2比較器40の出力信号Vout2が第3状態(ハイ電圧)になると、判定結果ラッチ回路70により、第2比較器40に入力される入力ゲート電圧Vgesが上昇されている。よって、ゲート電圧Vgeに振動が生じても、入力ゲート電圧Vgesが第2基準電圧Vref2を下回ることを防止できており、誤判定の発生を防止できている。
After time t12, overshoot and undershoot occur in the gate voltage Vge due to the influence of the overcurrent. Therefore, the gate voltage Vge may fall below the second reference voltage Vref2, resulting in an erroneous determination. However, in the present embodiment, when the output signal Vout2 of the
時刻t13で、過電流により高くなった入力コレクタ電圧Vcesが、低下された第1基準電圧Vref1を上回り、第1比較器20の出力信号Vout1が第1状態(ハイ電圧)になり過電流の発生が検出される。そして、駆動回路210が、ゲート電圧Vgeの生成を強制的に停止している。その後、ゲート電圧Vgeが低下していき、時刻t14で、入力ゲート電圧Vgesが第2基準電圧Vref2を下回り、第2比較器40の出力信号Vout2が第4状態(ロー電圧)になっている。
At time t13, the input collector voltage Vces, which has increased due to the overcurrent, exceeds the decreased first reference voltage Vref1, and the output signal Vout1 of the
<ターンオン期間中の短絡時の挙動>
図4に、ターンオン期間中に他の回路に短絡が生じた場合の挙動を示す。時刻t31で、オンオフ指令信号Vinがオフ状態からオン状態にされている。その後、ゲート電圧Vgeがオン電圧Vonを上回ると、コレクタ電流Icは正常に増加する。その後、ゲート電圧Vgeがミラー電圧Vmrに維持されている間に、コレクタ電圧Vceが基準電位付近まで次第に低下する。
<Behavior at short circuit during turn-on period>
FIG. 4 shows the behavior when a short circuit occurs in another circuit during the turn-on period. At time t31, the ON/OFF command signal Vin is changed from the OFF state to the ON state. After that, when the gate voltage Vge exceeds the on-voltage Von, the collector current Ic increases normally. After that, while the gate voltage Vge is maintained at the mirror voltage Vmr, the collector voltage Vce gradually decreases to near the reference potential.
その後、時刻32で、入力ゲート電圧Vgesが第2基準電圧Vref2を上回り、第2比較器40の出力信号Vout2が第3状態(ハイ電圧)になる。その結果、第1比較器ロック回路50による入力コレクタ電圧Vcesの低下が解除されるが、コレクタ電圧Vceが基準電圧付近まで低下しているため、入力コレクタ電圧Vcesは、基準電圧付近のままに維持されている。この時、コレクタ電圧Vceが基準電圧付近まで低下し切っていない場合でも、第1基準電圧Vref1が高いので誤判定されない。また、ターンオン時に入力コレクタ電圧Vcesにノイズ成分が生じても、誤判定されることを抑制できる。
After that, at time 32, the input gate voltage Vges exceeds the second reference voltage Vref2, and the output signal Vout2 of the
また、第2比較器40の出力信号Vout2が第3状態(ハイ電圧)になると、第1基準変更回路60により第1基準電圧Vref1が低下されている。この際、コンデンサにより応答遅れが生じている。また、第2比較器40の出力信号Vout2が第3状態(ハイ電圧)になると、判定結果ラッチ回路70により、第2比較器40に入力される入力ゲート電圧Vgesが上昇されている。
Further, when the output signal Vout2 of the
時刻t33で、他の回路に短絡が生じている。半導体の伝導度が変調し切った状態であるため、ターンオン前に短絡が生じている場合よりも、コレクタ電流Icは急速に増加する。コレクタ電流Icが増加すると、電圧降下の影響により、コレクタ電圧Vceが増加する。しかし、コレクタ電流Icの増加に対して、コレクタ電圧Vceの増加は遅れている。また、入力コレクタ電圧Vcesの増加は、コンデンサによる応答遅れにより遅れている。しかし、第1基準変更回路60により第1基準電圧Vref1は既に低下されている。よって、時刻t34で、入力コレクタ電圧Vcesが、早期に第1基準電圧Vref1を上回り、第1比較器20の出力信号Vout1が第1状態(ハイ電圧)になり過電流の発生が早期に検出される。
At time t33, another circuit is short-circuited. Due to the highly modulated conductivity of the semiconductor, the collector current Ic increases more rapidly than if there was a short circuit prior to turn-on. When the collector current Ic increases, the collector voltage Vce increases due to the effect of the voltage drop. However, the increase in collector voltage Vce lags behind the increase in collector current Ic. Also, the increase in the input collector voltage Vces is delayed due to the response delay caused by the capacitor. However, the first reference voltage Vref1 has already been lowered by the first
一方、時刻t33の後、過電流の影響により、ゲート電圧Vgeが変動しているが、判定結果ラッチ回路70により、入力ゲート電圧Vgesが上昇されているので、入力ゲート電圧Vgesが第2基準電圧Vref2を下回ることはなく、誤判定の発生を防止できる。 On the other hand, after time t33, the gate voltage Vge fluctuates due to the influence of the overcurrent. It does not fall below Vref2, and erroneous determination can be prevented.
時刻t34で、駆動回路210が、ゲート電圧Vgeの生成を強制的に停止している。その後、ゲート電圧Vgeが低下していき、時刻t35で、入力ゲート電圧Vgesが第2基準電圧Vref2を下回り、第2比較器40の出力信号Vout2が第4状態(ロー電圧)になっている。
At time t34, the driving
2.実施の形態2
実施の形態2に係る保護回路1について図面を参照して説明する。上記の実施の形態1と同様の構成部分は説明を省略する。本実施の形態に係る保護回路1の基本的な構成は実施の形態1と同様であるが、アクティブクランプ回路80が備えられている点が実施の形態1と異なる。図5に、アクティブクランプ回路80の概略構成図を示す。上記の実施の形態1と同じ部分は、図示を省略している。
2. Embodiment 2
A protection circuit 1 according to a second embodiment will be described with reference to the drawings. Descriptions of the same components as in the first embodiment are omitted. The basic configuration of the protection circuit 1 according to the present embodiment is similar to that of the first embodiment, but differs from the first embodiment in that an
過電流が流れている状態で、ターンオフを行うと、回路配線のインダクタンスによりコレクタ電圧Vceにサージ電圧が生じ、半導体スイッチング素子200が故障するおそれがある。
If the switch is turned off while an overcurrent is flowing, a surge voltage may occur in the collector voltage Vce due to the inductance of the circuit wiring, and the
そこで、アクティブクランプ回路80は、ゲート電圧Vgeの減少が開始された後、コレクタ電圧Vceが急上昇したときに、ゲート電圧Vgeを増加させる。
Therefore, the
この構成によれば、過電流が流れている状態で、ターンオフを開始した後、コレクタ電圧Vceの跳ね上がりよるサージ電圧が発生した時に、ゲート電圧Vgeをスイッチングのタイミングで持ち上げることで、コレクタ電流Icが流れ、これによってサージ電圧のピークがクランプされる。よって、サージ電圧により素子が故障することを抑制できる。 According to this configuration, after the turn-off is started in a state in which an overcurrent is flowing, when a surge voltage is generated due to a surge of the collector voltage Vce, the gate voltage Vge is raised at the timing of switching, thereby reducing the collector current Ic. current, which clamps the surge voltage peaks. Therefore, it is possible to suppress the failure of the element due to the surge voltage.
アクティブクランプ回路80は、オンになったときにゲート電圧Vgeを増加させるクランプ用の半導体スイッチング素子81を有している。クランプ用の半導体スイッチング素子81として、回路電源電圧Vccと基準電位との間に、NPN型のトランジスタ81AとPNP型のトランジスタ81Bが直列に接続されている。2つのトランジスタ81A、81Bの接続点が、半導体スイッチング素子200のゲート端子200Cに接続されている。
The
また、アクティブクランプ回路80は、コレクタ端子200Aとクランプ用の半導体スイッチング素子81の制御端子81C(ベース端子81C)との間に直列に接続され、コンデンサであるフィードバック用コンデンサ82、アノードがコレクタ端子200A側に向いたダイオードであるターンオン動作阻止ダイオード83、及び抵抗であるベース抵抗84を有している。フィードバック用コンデンサ82として、直列に接続された2つのコンデンサ82A、82Bを有している。各コンデンサ82A、82Bに、リーク抑制用の抵抗82C、82Dが並列に接続されている。
The
図6にタイムチャートを示すように、時刻t41でターンオフを開始した後、ゲート電圧Vgeが減少していき、コレクタ電圧Vceが急上昇したとき(時刻t42)に、コレクタ電圧Vceの跳ね上がりが、フィードバック用コンデンサ82、ターンオン動作阻止ダイオード83、及びベース抵抗84を介して、クランプ用の半導体スイッチング素子81のベース端子81Cにフィードバックされることで、ベース端子-エミッタ端子間にベース電流が流れることにより、半導体スイッチング素子200のゲート端子200Cがオンしてコレクタ電流Icが流れ、コレクタ電圧Vceがクランプされる(時刻t42から時刻t43)。これにより、クランプされない場合の点線のコレクタ電圧Vceよりもサージ電圧の発生を抑制できる。時刻t43後、コレクタ電圧Vceのクランプが解除され、ゲート電圧Vge及びコレクタ電流Icが減少していく。
As shown in the time chart of FIG. 6, after the turn-off starts at time t41, the gate voltage Vge decreases, and when the collector voltage Vce rises sharply (time t42), the jump of the collector voltage Vce becomes the feedback voltage. Feedback to the
また、アクティブクランプ回路80は、フィードバック用コンデンサ82とターンオン動作阻止ダイオード83との接続点と基準電位との間に接続された抵抗である放電抵抗85を有している。放電抵抗85により、フィードバック用コンデンサ82を放電することができる。放電抵抗85の接続先が、高電位側の母線電位とされ、母線電圧よりも増加したサージ電圧増加分だけがクランプされてもよい。
The
オフサージ低減として用いられるゲートオフ側抵抗よりも数倍程度大きいソフト遮断抵抗を、回路から無くすことができる。 A soft cut-off resistor, which is several times larger than the gate-off side resistor used for off-surge reduction, can be eliminated from the circuit.
<転用例>
各実施の形態において、半導体スイッチング素子200として、ワイドバンドギャップ半導体からなるスイッチング素子が用いられてもよい。ワイドバンドギャップ半導体からなるスイッチング素子は、高耐圧で、放熱性も良く、高速スイッチングが可能である。具体的には、SiC(シリコンカーバイド、炭化珪素)系材料、GaN(窒化ガリウム)系材料、ダイヤモンド系材料が使用されたIGBT等の半導体スイッチング素子である。SiC-IGBTは、従来のSi(シリコン)半導体からなるスイッチング素子と比べ、高速スイッチングが可能であるが、過電流に対する耐量が低いため、過電流の発生を早期に判定できることが望まれる。よって、ワイドバンドギャップ半導体からなるスイッチング素子が用いられる場合は、本願の保護回路1が好適である。
<Example of diversion>
In each embodiment, a switching element made of a wide bandgap semiconductor may be used as
また、上記の各実施の形態では、コレクタ電圧Vceが入力コレクタ電圧Vcesとして第1比較器20に入力される場合を例に説明した。しかし、分割抵抗によりコレクタ電圧Vceが分圧された電圧が、入力コレクタ電圧Vcesとして第1比較器20に入力されてもよい。上記の各実施の形態では、分割抵抗によりゲート電圧Vgeが分圧された電圧が、入力ゲート電圧Vgesとして第1比較器20に入力される場合を例に説明した。しかし、ゲート電圧Vgeが分圧されずに、入力ゲート電圧Vgesとして第1比較器20に入力されてもよい。
Further, in each of the above embodiments, the case where the collector voltage Vce is input to the
本願は、様々な例示的な実施の形態及び実施例が記載されているが、1つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。 While this application describes various exemplary embodiments and examples, various features, aspects, and functions described in one or more embodiments may not apply to particular embodiments. can be applied to the embodiments singly or in various combinations. Accordingly, numerous variations not illustrated are envisioned within the scope of the technology disclosed herein. For example, modification, addition or omission of at least one component, extraction of at least one component, and combination with components of other embodiments shall be included.
1 保護回路、10 第1基準電圧生成回路、20 第1比較器、30 第2基準電圧生成回路、40 第2比較器、50 第1比較器ロック回路、50A 逆動作阻止ダイオード、50B 制限抵抗、60 第1基準変更回路、60A 反転回路、60B 基準変更抵抗、70 判定結果ラッチ回路、80 アクティブクランプ回路、81 クランプ用の半導体スイッチング素子、82 フィードバック用コンデンサ、83 ターンオン動作阻止ダイオード、84 ベース抵抗、85 放電抵抗、200 半導体スイッチング素子、200A コレクタ端子(高電位側端子)、200B エミッタ端子(低電位側端子)、200C ゲート端子(制御端子)、Vcc 回路電源電圧、Vce コレクタ電圧(高電位側端子の電圧)、Vces 入力コレクタ電圧(高電位側端子の入力電圧)、Vge ゲート電圧(制御端子の電圧)、Vges 入力ゲート電圧(制御端子の入力電圧)、Vmr ミラー電圧、Vout1 第1比較器の出力信号、Vout2 第2比較器の出力信号、Vref1 第1基準電圧、Vref2 第2基準電圧
1
Claims (10)
第1基準電圧を生成する第1基準電圧生成回路と、
入力された前記高電位側端子の電圧が前記第1基準電圧を上回ったとき、過電流の発生を表す第1状態の出力信号を出力し、入力された前記高電位側端子の電圧が前記第1基準電圧を下回ったとき、過電流の未発生を表す第2状態の出力信号を出力する第1比較器と、
第2基準電圧を生成する第2基準電圧生成回路と、
入力された前記制御端子の電圧が前記第2基準電圧を上回ったとき、第3状態の出力信号を出力し、入力された前記制御端子の電圧が前記第2基準電圧を下回ったとき、第4状態の出力信号を出力する第2比較器と、
前記第2比較器の出力信号が前記第4状態であるとき、前記第1比較器に入力される前記高電位側端子の電圧を、前記第1基準電圧未満に低下させる第1比較器ロック回路と、
前記第2比較器の出力信号が前記第3状態であるとき、前記第1基準電圧を低下させる第1基準変更回路と、
を備えた保護回路。 A semiconductor switching device comprising a high potential side terminal, a low potential side terminal, and a control terminal, and turning on and off conduction between the high potential side terminal and the low potential side terminal according to an increase or decrease in voltage applied to the control terminal. A protection circuit for detecting the occurrence of overcurrent between the high potential side terminal and the low potential side terminal in the element,
a first reference voltage generation circuit that generates a first reference voltage;
When the input voltage of the high potential side terminal exceeds the first reference voltage, outputting an output signal in the first state indicating the occurrence of overcurrent, and outputting the input voltage of the high potential side terminal when the input voltage of the high potential side terminal exceeds the first reference voltage. a first comparator that, when falling below one reference voltage, outputs an output signal in a second state indicating that no overcurrent has occurred;
a second reference voltage generation circuit that generates a second reference voltage;
outputting an output signal in a third state when the input voltage of the control terminal exceeds the second reference voltage; and outputting a fourth state output signal when the input voltage of the control terminal is lower than the second reference voltage. a second comparator that outputs a state output signal;
A first comparator lock circuit for lowering the voltage of the high potential side terminal input to the first comparator below the first reference voltage when the output signal of the second comparator is in the fourth state. and,
a first reference changing circuit that reduces the first reference voltage when the output signal of the second comparator is in the third state;
protection circuit with
前記第2比較器は、前記第3状態の出力信号としてハイ電圧の出力信号を出力し、前記第4状態の出力信号としてロー電圧の出力信号を出力し、
前記第1基準変更回路は、前記第2比較器の出力信号のハイ/ローを反転する反転回路と、前記反転回路の出力端子と前記分割抵抗の中間箇所との間に接続される抵抗である基準変更抵抗と、を有している請求項1に記載の保護回路。 The first reference voltage generation circuit divides a circuit power supply voltage with a dividing resistor to generate the first reference voltage,
the second comparator outputs a high voltage output signal as the output signal in the third state and outputs a low voltage output signal as the fourth state output signal;
The first reference changing circuit is an inverting circuit that inverts high/low of the output signal of the second comparator, and a resistor connected between the output terminal of the inverting circuit and an intermediate point of the dividing resistor. 2. The protection circuit of claim 1, comprising a reference changing resistor.
前記第1比較器ロック回路は、前記第1比較器における前記高電位側端子の電圧の入力端子と前記第2比較器の出力端子との間に接続され、アノードが前記第1比較器側に向いたダイオードである逆動作阻止ダイオードを有している請求項1又は2に記載の保護回路。 the second comparator outputs a high voltage output signal as the output signal in the third state and outputs a low voltage output signal as the fourth state output signal;
The first comparator lock circuit is connected between the voltage input terminal of the high potential side terminal of the first comparator and the output terminal of the second comparator, and has an anode connected to the first comparator side. 3. A protection circuit as claimed in claim 1 or 2, comprising a reverse blocking diode which is a directed diode.
前記判定結果ラッチ回路は、前記第2比較器の出力端子と前記第2比較器の前記制御端子の電圧の入力端子との間に接続された抵抗であるフィードバック抵抗を有している請求項5に記載の保護回路。 the second comparator outputs a high voltage output signal as the output signal in the third state and outputs a low voltage output signal as the fourth state output signal;
6. The determination result latch circuit has a feedback resistor connected between the output terminal of the second comparator and the input terminal for the voltage of the control terminal of the second comparator. Protection circuit described in .
オンになったときに前記制御端子の電圧を増加させるクランプ用の半導体スイッチング素子と、
前記高電位側端子と前記クランプ用の半導体スイッチング素子の制御端子との間に直列に接続され、コンデンサであるフィードバック用コンデンサ、アノードが前記高電位側端子側に向いたダイオードであるターンオン動作阻止ダイオード、抵抗であるベース抵抗、及び前記フィードバック用コンデンサと前記ターンオン動作阻止ダイオードとの間の接続点と基準電位との間に接続された抵抗である放電抵抗と、
を有している請求項7に記載の保護回路。 The active clamp circuit is
a clamping semiconductor switching element that increases the voltage of the control terminal when turned on;
a feedback capacitor connected in series between the high-potential side terminal and the control terminal of the clamping semiconductor switching element; and a turn-on operation blocking diode whose anode is directed toward the high-potential side terminal. , a base resistor that is a resistor, and a discharge resistor that is a resistor connected between a connection point between the feedback capacitor and the turn-on blocking diode and a reference potential;
8. The protection circuit of claim 7, comprising:
前記半導体スイッチング素子と、
を備えた電力変換装置。 The protection circuit according to any one of claims 1 to 9;
the semiconductor switching element;
A power converter with
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---|---|---|---|---|
JP2002084173A (en) * | 2000-09-11 | 2002-03-22 | Mitsubishi Electric Corp | Power semiconductor device and overcurrent protection circuit |
JP2014117044A (en) * | 2012-12-07 | 2014-06-26 | Toyota Motor Corp | Over current detection device and semiconductor driving apparatus with the same |
JP2018186691A (en) * | 2017-04-27 | 2018-11-22 | 富士電機株式会社 | Device of driving semiconductor element |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002084173A (en) * | 2000-09-11 | 2002-03-22 | Mitsubishi Electric Corp | Power semiconductor device and overcurrent protection circuit |
JP2014117044A (en) * | 2012-12-07 | 2014-06-26 | Toyota Motor Corp | Over current detection device and semiconductor driving apparatus with the same |
JP2018186691A (en) * | 2017-04-27 | 2018-11-22 | 富士電機株式会社 | Device of driving semiconductor element |
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