JP2023073705A - 積層セラミックコンデンサ - Google Patents

積層セラミックコンデンサ Download PDF

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Abstract

【課題】ショート不良の発生を抑制することができるＬＷ逆転タイプの積層セラミックコンデンサを提供すること。【解決手段】積層セラミックコンデンサ１であって、積層体１０が、幅方向のｗ寸法＞長さ方向のｌ寸法＞高さ方向のｔ寸法の寸法関係にあり、第１の外部電極４０Ａの第３面部４０Ａ３の幅方向の長さＷ１は、第１面部４０Ａ１の幅方向の長さＷ２よりも小さく、第２の外部電極４０Ｂの第８面部４０Ｂ３の幅方向の長さＷ１は、第６面部４０Ｂ１の幅方向の長さＷ２よりも小さく、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向の長さＴ１は、第１面部４０Ａ１の高さ方向の長さＴ２よりも小さく、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向の長さＴ１は、第６面部４０Ｂ１の高さ方向の長さＴ２よりも小さい。【選択図】図１

Description

本発明は、積層セラミックコンデンサに関する。
従来、積層セラミックコンデンサが知られている。一般的な積層セラミックコンデンサは、幅方向Ｗの寸法よりも長さ方向Ｌの寸法が長い略直方体形状の積層体を有し、この積層体の長さ方向Ｌの両端部に、外部電極が設けられている。一方、ＥＳＬを低減するために、積層体の長さ方向Ｌの寸法と幅方向Ｗの寸法の大小関係を逆転させた、所謂ＬＷ逆転タイプの積層セラミックコンデンサも知られている（特許文献１および特許文献２を参照）。
さらに近年、基板の実装密度が高密度化するにつれて、積層セラミックコンデンサの実装面積が減少している。そこで、PoP(Package on Package)の実装形態が採用され、基板の下端部にLSC(Land side Capacitor)タイプで実装される積層セラミックコンデンサの需要が増大している。このようなLSC(Land side Capacitor)タイプで実装される積層セラミックコンデンサとしては、低背化された高さ方向の厚みの薄い積層セラミックコンデンサが求められる。
特開２０２０－５７７５３号公報 特開２０２０－６１５２４号公報
特許文献２には、外部電極の第４面部および第５面部の少なくとも一方の端縁には、当該端縁から第１面部に向かって凹んだ凹部が設けられ、当該凹部の第３方向の両側部分は、前記部品本体の第２方向の２つの面の稜部を覆う被覆部となっている、ＬＷ逆転タイプの積層セラミック電子部品が開示されている。
しかしながら、特許文献２に開示される積層セラミック電子部品においては、下地導体層とその上に設けられる被覆導体層の形成位置や厚みばらつきなどによって、部品本体の第２方向の２つの面の稜部を覆う被覆部の面積や形状がばらつくことが考えられる。ここで、ＬＷ逆転タイプの積層セラミック電子部品を実装基板にはんだを用いて実装する際、被覆部の面積や形状の左右差によっては、被覆部に対するはんだの濡れ方がそれぞれの面で変化し、はんだの引っ張り応力の加わり方に差が生じる可能性がある。これにより、セルフアライメント効果が悪化することが考えられる。その結果、積層セラミック電子部品が回転したり、傾いたりしやすくなり、実装性が低下するおそれがある。なお、ＬＷ逆転タイプの積層セラミック電子部品が実装される基板のランドは、ランド間の距離が短いため、セルフアライメント効果が悪化し、積層セラミック電子部品が大きく回転してしまった場合には、極性の異なるランドに１つの外部電極が跨るように実装されてしまい、ショート不良が発生する可能性がある。
本発明の目的は、ショート不良の発生を抑制することができるＬＷ逆転タイプの積層セラミックコンデンサを提供することである。
本発明に係る積層セラミックコンデンサは、複数の積層された誘電体層と、前記誘電体層上に積層された複数の内部電極層とを有し、高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記高さ方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、前記第１の端面上に位置する第１面部と、前記第１の主面上の一部に位置する第２面部および前記第２の主面上の一部に位置する第３面部の少なくともいずれか一方と、前記第１の側面上の一部に位置する第４面部と、前記第２の側面上の一部に位置する第５面部と、を有する第１の外部電極と、前記第２の端面上に位置する第６面部と、前記第１の主面上の一部に位置する第７面部および前記第２の主面上の一部に位置する第８面部の少なくともいずれか一方と、前記第１の側面上の一部に位置する第９面部と、前記第２の側面上の一部に位置する第１０面部と、を有する第２の外部電極と、を有する積層セラミックコンデンサであって、前記積層体の前記第１の端面および前記第２の端面を結ぶ前記長さ方向の長さをｌ、前記第１の側面および前記第２の側面を結ぶ前記幅方向の長さをｗ、前記第１の主面および前記第２の主面を結ぶ前記高さ方向の長さをｔとしたとき、ｗ＞ｌ＞ｔの寸法関係にあり、前記第１の外部電極が前記第２面部を有する場合、前記第２面部の幅方向の長さは、前記第１面部の幅方向の長さよりも小さく、前記第１の外部電極が前記第３面部を有する場合、前記第３面部の幅方向の長さは、前記第１面部の幅方向の長さよりも小さく、前記第２の外部電極が前記第７面部を有する場合、前記第７面部の幅方向の長さは、前記第６面部の幅方向の長さよりも小さく、前記第２の外部電極が前記第８面部を有する場合、前記第８面部の幅方向の長さは、前記第６面部の幅方向の長さよりも小さく、前記第１の外部電極の前記第４面部および前記第５面部の高さ方向の長さは、前記第１面部の高さ方向の長さよりも小さく、前記第２の外部電極の前記第９面部および前記第１０面部の高さ方向の長さは、前記第６面部の高さ方向の長さよりも小さい。
本発明によれば、ショート不良の発生を抑制することができるＬＷ逆転タイプの積層セラミックコンデンサを提供することができる。
実施形態の積層セラミックコンデンサの外観斜視図である。 図１に示す積層セラミックコンデンサを矢印ＩＩの方向に沿って第１の側面側を見たときの矢視図である。 図１に示す積層セラミックコンデンサを矢印ＩＩＩの方向に沿って第２の側面側を見たときの矢視図である。 図２に示す積層セラミックコンデンサを矢印ＩＶの方向に沿って第１の主面側を見たときの矢視図である。 図２に示す積層セラミックコンデンサを矢印Ｖの方向に沿って第２の主面側を見たときの矢視図である。 図４に示す積層セラミックコンデンサのＶＩ－ＶＩ線に沿った断面図である。 図６に示す積層セラミックコンデンサのＶＩＩ－ＶＩＩ線に沿った断面図である。 図６に示す積層セラミックコンデンサのＶＩＩＩＡ－ＶＩＩＩＡ線に沿った断面図であり、第１の内部電極層を示す図である。 図６に示す積層セラミックコンデンサのＶＩＩＩＢ－ＶＩＩＩＢ線に沿った断面図であり、第２の内部電極層を示す図である。 図４に示す積層セラミックコンデンサのＩＸ－ＩＸ線に沿った断面図であり、積層体の第１の側面を示す図である。 図６におけるＸＡ部の拡大図であって、第１の外部電極の断面を示す図である。 図６におけるＸＢ部の拡大図であって、第２の外部電極の断面を示す図である。 上記実施形態の積層セラミックコンデンサの外部電極の層構成の変形例を示す断面図であり、図１０Ａに対応する図である。 上記実施形態の積層セラミックコンデンサの外部電極の層構成の変形例を示す断面図であり、図１０Ｂに対応する図である。 上記実施形態の積層セラミックコンデンサの製造工程における途中状態を示す図である。 上記実施形態の積層セラミックコンデンサの製造工程における途中状態を示す図である。 上記実施形態の積層セラミックコンデンサの製造工程における途中状態を示す図である。 上記実施形態の積層セラミックコンデンサの外部電極の形状の第１変形例を示す外観斜視図であり、図１に対応する図である。 上記実施形態の積層セラミックコンデンサの外部電極の形状の第２変形例を示す外観斜視図であり、図１に対応する図である。 上記第２変形例を別の角度から見たときの外観斜視図である。 上記実施形態の積層セラミックコンデンサの外部電極の形状の第３変形例を示す外観斜視図であり、図１５Ｂに対応する図である。 比較例１の積層セラミックコンデンサの外観斜視図であり、図１に対応する図である。 上記比較例の積層セラミックコンデンサの第１の内部電極層を示す図であり、図８Ａに対応する図である。 上記比較例の積層セラミックコンデンサの第２の内部電極層を示す図であり、図８Ｂに対応する図である。 比較例２の積層セラミックコンデンサの外観斜視図であり、図１に対応する図である。 上記比較例の積層セラミックコンデンサの第１の内部電極層を示す図であり、図８Ａに対応する図である。 上記比較例の積層セラミックコンデンサの第２の内部電極層を示す図であり、図８Ｂに対応する図である。 実験例における実装性の評価方法を説明するための図である。 実験例における実装性の評価方法を説明するための図である。 実験例における実装性の評価方法を説明するための図である。 実験例における実装性の評価方法を説明するための図である。
以下、本開示の実施形態に係る積層セラミックコンデンサ１について説明する。図１は、本実施形態の積層セラミックコンデンサ１の外観斜視図である。図２は、図１に示す積層セラミックコンデンサ１を矢印ＩＩの方向に沿って第１の側面ＷＳ１側を見たときの矢視図である。図３は、図１に示す積層セラミックコンデンサ１を矢印ＩＩＩの方向に沿って第２の側面ＷＳ２側を見たときの矢視図である。図４は、図２に示す積層セラミックコンデンサ１を矢印ＩＶの方向に沿って第１の主面ＴＳ１側を見たときの矢視図である。図５は、図２に示す積層セラミックコンデンサ１を矢印Ｖの方向に沿って第２の主面ＴＳ２側を見たときの矢視図である。図６は、図４に示す積層セラミックコンデンサ１のＶＩ－ＶＩ線に沿った断面図である。図７は、図６に示す積層セラミックコンデンサ１のＶＩＩ－ＶＩＩ線に沿った断面図である。図８Ａは、図６に示す積層セラミックコンデンサ１のＶＩＩＩＡ－ＶＩＩＩＡ線に沿った断面図である。図８Ｂは、図６に示す積層セラミックコンデンサ１のＶＩＩＩＢ－ＶＩＩＩＢ線に沿った断面図である。図９は、図４に示す積層セラミックコンデンサ１のＩＸ－ＩＸ線に沿った断面図であり、積層体１０の第１の側面ＷＳ１を示す図である。図１０Ａは、図６におけるＸＡ部の拡大図であって、第１の外部電極４０Ａの断面を示す図である。図１０Ｂは、図６におけるＸＢ部の拡大図であって、第２の外部電極４０Ｂの断面を示す図である。
積層セラミックコンデンサ１は、積層体１０と、外部電極４０と、を有する。
図１～図９には、ＸＹＺ直交座標系が示されている。積層セラミックコンデンサ１および積層体１０の長さ方向Ｌは、Ｙ方向と対応している。積層セラミックコンデンサ１および積層体１０の幅方向Ｗは、Ｘ方向と対応している。積層セラミックコンデンサ１および積層体１０の高さ方向Ｔは、Ｚ方向と対応している。ここで、図６に示す断面はＬＴ断面とも称される。図７に示す断面はＷＴ断面とも称される。図８Ａおよび図８Ｂに示す断面はＬＷ断面とも称される。
図１～５に示すように、積層体１０は、高さ方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、高さ方向Ｔに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、高さ方向Ｔおよび長さ方向Ｌに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、を含む。
積層体１０は、略直方体形状を有している。積層体１０の角部および稜線部には、丸みがつけられていることが好ましい。角部は、積層体１０の３面が交わる部分であり、稜線部は、積層体１０の２面が交わる部分である。なお、積層体１０を構成する表面の一部または全部に凹凸などが形成されていてもよい。
図６および図７に示すように、積層体１０は、内層部１１と、高さ方向Ｔにおいて内層部１１を挟み込むように配置された第１の主面側外層部１２および第２の主面側外層部１３と、を有する。
内層部１１は、複数の誘電体層２０と、複数の内部電極層３０と、を含む。内層部１１は、高さ方向Ｔにおいて、最も第１の主面ＴＳ１側に位置する内部電極層３０から最も第２の主面ＴＳ２側に位置する内部電極層３０までを含む。内層部１１では、複数の内部電極層３０が誘電体層２０を介して対向して配置されている。内層部１１は、静電容量を発生させ実質的にコンデンサとして機能する部分である。なお、内層部１１は、有効層部ともいう。
複数の誘電体層２０は、誘電体材料により構成される。誘電体材料は、例えばセラミック材料である。誘電体材料は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、またはＣａＺｒＯ３などの成分を含む誘電体セラミックであってもよい。これらの成分が主成分である場合、所望とする積層体の特性に応じて、例えば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの、主成分よりも含有量が少ない副成分が添加されていてもよい。
誘電体層２０の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。積層される誘電体層２０の枚数は、１５枚以上７００枚以下であることが好ましい。なお、この誘電体層２０の枚数は、内層部１１の誘電体層の枚数と第１の主面側外層部１２および第２の主面側外層部１３の誘電体層の枚数との総数である。
複数の内部電極層３０は、複数の第１の内部電極層３１および複数の第２の内部電極層３２を有する。第１の内部電極層３１は、複数の誘電体層２０上に配置され、第１の端面ＬＳ１に引き出されている。第２の内部電極層３２は、複数の誘電体層２０上に配置され、第２の端面ＬＳ２に引き出されている。複数の第１の内部電極層３１および複数の第２の内部電極層３２は、積層体１０の高さ方向Ｔに誘電体層２０を介して交互に配置されている。第１の内部電極層３１および第２の内部電極層３２は、誘電体層２０を挟むようにして配置されている。
図８Ａに示すように、第１の内部電極層３１は、第２の内部電極層３２に対向する第１の対向電極部３１Ａと、第１の対向電極部３１Ａから第１の端面ＬＳ１、第１の側面ＷＳ１の一部、および第２の側面ＷＳ２の一部に引き出される第１の引き出し部３１Ｂと、を有する。
第１の対向電極部３１Ａは、積層体１０の内部に位置する。第１の引き出し部３１Ｂは、第１の対向電極部３１Ａに接続され、第１の端面ＬＳ１、第１の側面ＷＳ１の一部、および第２の側面ＷＳ２の一部に露出している。
図８Ｂに示すように、第２の内部電極層３２は、第１の内部電極層３１に対向する第２の対向電極部３２Ａと、第２の対向電極部３２Ａから第２の端面ＬＳ２、第１の側面ＷＳ１の一部、および第２の側面ＷＳ２の一部に引き出される第２の引き出し部３２Ｂと、を有する。
第２の対向電極部３２Ａは、積層体１０の内部に位置する。第２の引き出し部３２Ｂは、第２の対向電極部３２Ａに接続され、第２の端面ＬＳ２、第１の側面ＷＳ１の一部、および第２の側面ＷＳ２の一部に露出している。
図９は、図４に示す積層セラミックコンデンサ１のＩＸ－ＩＸ線に沿った断面図であり、積層体１０の第１の側面ＷＳ１を示す図である。なお、図８Ａおよび図８Ｂにおいても、図９の断面図の位置を示すＩＸ－ＩＸ線が示されている。図９に示すように、積層体１０の第１の側面ＷＳ１には、第１の内部電極層３１の第１の引き出し部３１Ｂと、第２の内部電極層３２の第２の引き出し部３２Ｂと、が露出している。
また、図示は省略するが、第１の側面ＷＳ１側と同様に、第２の側面ＷＳ２側には、第１の内部電極層３１の第１の引き出し部３１Ｂと、第２の内部電極層３２の第２の引き出し部３２Ｂと、が露出している。
これにより、第１の内部電極層３１の第１の引き出し部３１Ｂと、第２の内部電極層３２の第２の引き出し部３２Ｂとの距離を短くすることができるため、電流が流れる経路を短くすることが可能となる。よって、ＥＳＬを減少させることができる。
本実施形態では、第１の対向電極部３１Ａと第２の対向電極部３２Ａが誘電体層２０を介して対向することにより容量が形成され、コンデンサの特性が発現する。
第１の対向電極部３１Ａおよび第２の対向電極部３２Ａの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。
第１の引出き出し部３１Ｂおよび第２の引き出し部３２Ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。
なお、第１の引き出し部３１Ｂの幅方向Ｗの寸法は、第１の対向電極部３１Ａの幅方向の寸法よりも大きい。第２の引き出し部３２Ｂの幅方向Ｗの寸法は、第２の対向電極部３２Ａの幅方向の寸法よりも大きい。
第１の引き出し部３１Ｂおよび第２の引き出し部３２Ｂの第１の側面ＷＳ１の一部に露出する部分の長さ方向Ｌの寸法はそれぞれ、２０μｍ以上２８０μｍ以下であることが好ましい。第１の引き出し部３１Ｂおよび第２の引き出し部３２Ｂの第２の側面ＷＳ２の一部に露出する部分の長さ方向Ｌの寸法はそれぞれ、２０μｍ以上２８０μｍ以下であることが好ましい。
なお、複数の第１の内部電極層３１は、全てが同じ形状をしていてもよいが、一部が異なる形状であってもよい。例えば、複数の第１の内部電極層３１のうち、高さ方向Ｔの中心寄りに配置された複数の第１の内部電極層３１は、図８Ａに示すような形状を有し、第１の側面ＷＳ１および第２の側面ＷＳ２に露出している一方、第１の主面側外層部１２寄りおよび第２の主面側外層部１３寄りに配置された一部の第１の内部電極層３１は、第１の側面ＷＳ１および第２の側面ＷＳ２に露出していなくてもよい。例えば、後述の図１６Ｂに示すような形状の内部電極層であってもよい。
なお、複数の第２の内部電極層３２は、全てが同じ形状をしていてもよいが、一部が異なる形状であってもよい。例えば、複数の第２の内部電極層３２のうち、高さ方向Ｔの中心寄りに配置された複数の第２の内部電極層３２は、図８Ｂに示すような形状を有し、第１の側面ＷＳ１および第２の側面ＷＳ２に露出している一方、第１の主面側外層部１２寄りおよび第２の主面側外層部１３寄りに配置された一部の第２の内部電極層３２は、第１の側面ＷＳ１および第２の側面ＷＳ２に露出していなくてもよい。例えば、後述の図１６Ｃに示すような形状の内部電極層であってもよい。
これにより、第１の側面ＷＳ１の一部に露出する複数の第１の引き出し部３１Ｂにより形成される高さ方向Ｔの範囲（図９のｔ１参照）および、第２の側面ＷＳ２の一部に露出する複数の第１の引き出し部３１Ｂにより形成される高さ方向Ｔの範囲を調整することができる。また、第１の側面ＷＳ１の一部に露出する複数の第２の引き出し部３２Ｂにより形成される高さ方向Ｔの範囲（図９のｔ１参照）および、第２の側面ＷＳ２の一部に露出する複数の第２の引き出し部３２Ｂにより形成される高さ方向Ｔの範囲を調整することができる。その結果、後述の第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔのそれぞれの長さＴ１および、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１を調節することができる。
第１の内部電極層３１および第２の内部電極層３２は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成される。合金を用いる場合、第１の内部電極層３１および第２の内部電極層３２は、例えばＡｇ－Ｐｄ合金等により構成されてもよい。
第１の内部電極層３１および第２の内部電極層３２のそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下程度であることが好ましい。第１の内部電極層３１および第２の内部電極層３２の枚数は、合わせて１５枚以上２００枚以下であることが好ましい。
第１の主面側外層部１２は、積層体１０の第１の主面ＴＳ１側に位置する。第１の主面側外層部１２は、第１の主面ＴＳ１と、最も第１の主面ＴＳ１に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。すなわち、第１の主面側外層部１２は、第１の主面ＴＳ１と、複数の内部電極層３０のうち最も第１の主面ＴＳ１側に位置する内部電極層３０との間に位置する複数の誘電体層２０から形成されている。第１の主面側外層部１２で用いられる誘電体層２０は、内層部１１で用いられる誘電体層２０と同じものであってもよい。
第２の主面側外層部１３は、積層体１０の第２の主面ＴＳ２側に位置する。第２の主面側外層部１３は、第２の主面ＴＳ２と、最も第２の主面ＴＳ２に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。すなわち、第２の主面側外層部１３は、第２の主面ＴＳ２と、複数の内部電極層３０のうち最も第２の主面ＴＳ２側に位置する内部電極層３０との間に位置する複数の誘電体層２０から形成されている。第２の主面側外層部１３で用いられる誘電体層２０は、内層部１１で用いられる誘電体層２０と同じものであってもよい。
以上のように、積層体１０は、積層された複数の誘電体層２０と、誘電体層２０上に積層された複数の内部電極層３０と、を有する。すなわち、積層セラミックコンデンサ１は、誘電体層２０と内部電極層３０とが交互に積層された積層体１０を有する。
なお、積層体１０は、対向電極部１１Ｅを有する。対向電極部１１Ｅは、第１の内部電極層３１の第１の対向電極部３１Ａと第２の内部電極層３２の第２の対向電極部３２Ａが対向する部分である。対向電極部１１Ｅは、内層部１１の一部として構成されている。図８Ａおよび図８Ｂには、対向電極部１１Ｅの幅方向Ｗおよび長さ方向Ｌの範囲が示されている。なお、対向電極部１１Ｅは、コンデンサ有効部ともいう。
なお、積層体１０は、端面側外層部を有する。端面側外層部は、第１の端面ＬＳ１側に位置する第１の端面側外層部ＬＧ１と、第２の端面ＬＳ２側に位置する第２の端面側外層部ＬＧ２と、を有する。第１の端面側外層部ＬＧ１は、対向電極部１１Ｅと第１の端面ＬＳ１との間に位置する誘電体層２０および第１の引き出し部３１Ｂを含む部分である。すなわち、第１の端面側外層部ＬＧ１は、複数枚の誘電体層２０の第１の端面ＬＳ１側の部分と複数枚の第１の引き出し部３１Ｂの集合体である。第２の端面側外層部ＬＧ２は、対向電極部１１Ｅと第２の端面ＬＳ２との間に位置する誘電体層２０および第２の引き出し部３２Ｂを含む部分である。すなわち、第２の端面側外層部ＬＧ２は、複数枚の誘電体層２０の第２の端面ＬＳ２側の部分と複数枚の第２の引き出し部３２Ｂの集合体である。図６、図８Ａおよび図８Ｂには、第１の端面側外層部ＬＧ１および第２の端面側外層部ＬＧ２の長さ方向Ｌの範囲が示されている。なお、第１の端面側外層部ＬＧ１および第２の端面側外層部ＬＧ２は、Ｌギャップまたはエンドギャップともいう。
なお、積層体１０は、側面側外層部を有する。側面側外層部は、第１の側面ＷＳ１側に位置する第１の側面側外層部ＷＧ１と、第２の側面ＷＳ２側に位置する第２の側面側外層部ＷＧ２と、を有する。第１の側面側外層部ＷＧ１は、対向電極部１１Ｅと第１の側面ＷＳ１との間に位置する誘電体層２０を含む部分である。すなわち、第１の側面側外層部ＷＧ１は、複数枚の誘電体層２０の第１の側面ＷＳ１側の部分の集合体である。第２の側面側外層部ＷＧ２は、対向電極部１１Ｅと第２の側面ＷＳ２との間に位置する誘電体層２０を含む部分である。すなわち、第２の側面側外層部ＷＧ２は、複数枚の誘電体層２０の第２の側面ＷＳ２側の部分の集合体である。図７、図８Ａおよび図８Ｂには、第１の側面側外層部ＷＧ１および第２の側面側外層部ＷＧ２の幅方向Ｗの範囲が示されている。なお、第１の側面側外層部ＷＧ１および第２の側面側外層部ＷＧ２は、Ｗギャップまたはサイドギャップともいう。
図６～図８Ｂに示すように、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２を結ぶ長さ方向Ｌの長さをｌ、第１の側面ＷＳ１および第２の側面ＷＳ２を結ぶ幅方向Ｗの長さをｗ、第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向Ｔの長さをｔとしたとき、これらの寸法関係は、ｗ＞ｌ＞ｔとなっている。これにより、内部電極層３０の端面における引き出し部の幅を広くすることができる。また、後述の第１の外部電極４０Ａと第２の外部電極４０Ｂの間の距離を短くすることができるため、積層セラミックコンデンサ１のＥＳＬを減少させることができる。
積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２を結ぶ長さ方向Ｌの長さｌは、０．０５ｍｍ以上０．７ｍｍ以下であることが好ましい。また、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２を結ぶ幅方向Ｗの長さｗは、０．１５ｍｍ以上１．５ｍｍ以下であることが好ましい。また、積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向Ｔの長さｔは、１５０μｍ以下であることが好ましい。これにより、高密度実装が可能となる。また、積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向Ｔの長さｔは、１００μｍ以下であることが好ましく、５０μｍ以下であることがより好ましい。これにより、より高密度実装が可能となる。
なお、積層体１０のｌ、ｗ、ｔの各寸法は、以下の方法により測定される。
まず、積層体１０のｗ寸法が測定される。具体的には、積層セラミックコンデンサ１の長さ方向Ｌにおける真ん中の位置、すなわち、積層セラミックコンデンサ１のＬ／２の位置において、積層体１０のｗ寸法が、マイクロメーターにより測定される。
次に、積層体１０のｌ寸法およびｔ寸法が測定される。まず、ｗ寸法を測定した積層セラミックコンデンサ１と同一の積層セラミックコンデンサ１が、積層セラミックコンデンサ１の幅方向Ｗにおける真ん中の位置、すなわち、積層セラミックコンデンサ１のＷ／２の位置まで、ＬＴ面と平行となるように研磨される。そして、研磨により露出したＬＴ断面が、マイクロスコープにより観察される。積層体１０のｌ寸法は、ＬＴ断面における、積層体１０の高さ方向Ｔにおける真ん中の位置、すなわち積層体１０のｔ／２の位置において、マイクロスコープにより測定される。積層体１０のｔ寸法は、ＬＴ断面における、積層体１０の長さ方向Ｌにおける真ん中の位置、すなわち積層体１０のｌ／２の位置において、マイクロスコープにより測定される。
外部電極４０は、第１の端面ＬＳ１側に配置された第１の外部電極４０Ａと、第２の端面ＬＳ２側に配置された第２の外部電極４０Ｂと、を有する。
第１の外部電極４０Ａは、第１の内部電極層３１に接続されている。本実施形態の第１の外部電極４０Ａは、第１の端面ＬＳ１上に位置する第１面部４０Ａ１と、第１の主面ＴＳ１上の一部に位置する第２面部４０Ａ２と、第２の主面ＴＳ２上の一部に位置する第３面部４０Ａ３と、第１の側面ＷＳ１上の一部に位置する第４面部４０Ａ４と、第２の側面ＷＳ２上の一部に位置する第５面部４０Ａ５と、を有する。なお、第１の外部電極４０Ａは、第１の主面ＴＳ１上の一部に位置する第２面部４０Ａ２および第２の主面ＴＳ２上の一部に位置する第３面部４０Ａ３の少なくともいずれか一方と、第１の端面ＬＳ１上に位置する第１面部４０Ａ１と、第１の側面ＷＳ１上の一部に位置する第４面部４０Ａ４と、第２の側面ＷＳ２上の一部に位置する第５面部４０Ａ５と、を有することが好ましい。
第１面部４０Ａ１は、第１の端面ＬＳ１の全体を覆っており、第１の内部電極層３１に接続される部分である。第２面部４０Ａ２および第３面部４０Ａ３のいずれかは、実装基板のランドに接続される部分である。
第４面部４０Ａ４は、第１の側面ＷＳ１に露出する第１の引き出し部３１Ｂに接続される部分である。第５面部４０Ａ５は、第２の側面ＷＳ２に露出する第１の引き出し部３１Ｂに接続される部分である。
第２の外部電極４０Ｂは、第２の内部電極層３２に接続されている。本実施形態の第２の外部電極４０Ｂは、第２の端面ＬＳ２上に位置する第６面部４０Ｂ１と、第１の主面ＴＳ１上の一部に位置する第７面部４０Ｂ２と、第２の主面ＴＳ２上の一部に位置する第８面部４０Ｂ３と、第１の側面ＷＳ１上の一部に位置する第９面部４０Ｂ４と、第２の側面ＷＳ２上の一部に位置する第１０面部４０Ｂ５と、を有する。なお、第２の外部電極４０Ｂは、第１の主面ＴＳ１上の一部に位置する第７面部４０Ｂ２および第２の主面ＴＳ２上の一部に位置する第８面部４０Ｂ３の少なくともいずれか一方と、第２の端面ＬＳ２上に位置する第６面部４０Ｂ１と、第１の側面ＷＳ１上の一部に位置する第９面部４０Ｂ４と、第２の側面ＷＳ２上の一部に位置する第１０面部４０Ｂ５と、を有することが好ましい。
第６面部４０Ｂ１は、第２の端面ＬＳ２の全体を覆っており、第２の内部電極層３２に接続される部分である。第７面部４０Ｂ２および第８面部４０Ｂ３のいずれかは、実装基板のランドに接続される部分である。
第９面部４０Ｂ４は、第１の側面ＷＳ１に露出する第２の引き出し部３２Ｂに接続される部分である。第１０面部４０Ｂ５は、第２の側面ＷＳ２に露出する第２の引き出し部３２Ｂに接続される部分である。
第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１は、第１面部４０Ａ１の幅方向Ｗの長さＷ２よりも小さい。言い換えると、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの両端には、外部電極が形成されずに積層体１０の表面が露出している部分が存在する。また、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１は、積層体１０の幅方向Ｗのｗ寸法よりも小さいことが好ましい。これにより、積層セラミックコンデンサ１を実装基板にはんだで実装する際に、はんだが第１の外部電極４０Ａの第１面部４０Ａ１の全面ではなく第２面部４０Ａ２および第３面部４０Ａ３がある中央部に濡れあがりやすくなる。よって、積層セラミックコンデンサ１の幅方向Ｗの中央部を中心としてはんだ接合することができるため、積層セラミックコンデンサ１の実装性を安定させることができる。また、仮に、積層セラミックコンデンサ１がランド上で大きく回転してしまった場合であっても、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１が、積層体１０の幅方向Ｗのｗ寸法よりも小さいため、極性の異なるランドに跨るように実装されてしまうことを抑制することができる。その結果、ショート不良の発生を防止することができる。
第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３のそれぞれの幅方向Ｗの長さＷ１は、例えば、積層体１０の幅方向Ｗのｗ寸法の８０％以上９５％以下であることが好ましい。これにより、本開示の効果を顕著なものにすることができる。
また、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３のそれぞれの長さ方向Ｌの長さＬ１は、積層体１０の長さ方向Ｌのｌ寸法の２０％以上４０％以下であることが好ましい。これにより、実装基板に対する実装の安定性が向上するだけでなく、仮に、積層セラミックコンデンサ１がランド上で大きく回転してしまった場合であっても、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１が、積層体１０の幅方向Ｗのｗ寸法よりも小さいため、極性の異なるランドに跨るように実装されてしまうことを抑制することができる。その結果、ショート不良の発生を防止することができる。
第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１は、第６面部４０Ｂ１の幅方向Ｗの長さＷ２よりも小さい。言い換えると、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの両端には、外部電極が形成されずに積層体１０の表面が露出している部分が存在する。また、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１は、積層体１０の幅方向Ｗのｗ寸法よりも小さいことが好ましい。これにより、積層セラミックコンデンサ１を実装基板にはんだで実装する際に、はんだが第２の外部電極４０Ｂの第６面部４０Ｂ１の全面ではなく第７面部４０Ｂ２および第８面部４０Ｂ３がある中央部に濡れあがりやすくなる。よって、積層セラミックコンデンサ１の幅方向Ｗの中央部を中心としてはんだ接合することができるため、積層セラミックコンデンサ１の実装性を安定させることができる。また、仮に、積層セラミックコンデンサ１がランド上で大きく回転してしまった場合であっても、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１が、積層体１０の幅方向Ｗのｗ寸法よりも小さいため、極性の異なるランドに跨るように実装されてしまうことを抑制することができる。その結果、ショート不良の発生を防止することができる。
第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３のそれぞれの幅方向Ｗの長さＷ１は、例えば、積層体１０の幅方向Ｗのｗ寸法の８０％以上９５％以下であることが好ましい。これにより、本開示の効果を顕著なものにすることができる。
また、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３のそれぞれの長さ方向Ｌの長さＬ１は、積層体１０の長さ方向Ｌのｌ寸法の２０％以上４０％以下であることが好ましい。これにより、実装基板に対する実装の安定性が向上するだけでなく、仮に、積層セラミックコンデンサ１がランド上で大きく回転してしまった場合であっても、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１が、積層体１０の幅方向Ｗのｗ寸法よりも小さいため、極性の異なるランドに跨るように実装されてしまうことを抑制することができる。その結果、ショート不良の発生を防止することができる。
第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔの長さＴ１は、第１面部４０Ａ１の高さ方向Ｔの長さＴ２よりも小さい。言い換えると、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔの両端には、外部電極が形成されずに積層体１０の表面が露出している部分が存在する。また、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔの長さＴ１は、積層体１０の高さ方向Ｔのｔ寸法よりも小さいことが好ましい。これにより、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２（第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５）へのはんだの濡れ上りが抑制されるため、回転方向に加わる応力を抑制することができる。そのため、セルフアライメント効果が向上し、積層セラミックコンデンサ１の実装性が安定する。その結果、ショート不良の発生を防止することができる。
第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔのそれぞれの長さＴ１は、例えば、積層体１０の高さ方向Ｔのｔ寸法の４０％以上８０％以下であることが好ましい。より好ましくは６０％以上８０％以下である。
第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の長さ方向Ｌのそれぞれの長さＬ２は、例えば、積層体１０の長さ方向Ｌのｌ寸法の４％以上４０％以下であることが好ましい。より好ましくは１０％以上２０％以下である。
第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１は、第６面部４０Ｂ１の高さ方向Ｔの長さＴ２よりも小さい。言い換えると、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの両端には、外部電極が形成されずに積層体１０の表面が露出している部分が存在する。また、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１は、積層体１０の高さ方向Ｔのｔ寸法よりも小さいことが好ましい。これにより、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２（第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５）へのはんだの濡れ上りが抑制されるため、回転方向に加わる応力を抑制することができる。そのため、セルフアライメント効果が向上し、積層セラミックコンデンサ１の実装性が安定する。その結果、ショート不良の発生を防止することができる。
第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔのそれぞれの長さＴ１は、例えば、積層体１０の高さ方向Ｔのｔ寸法の４０％以上８０％以下であることが好ましい。より好ましくは６０％以上８０％以下である。
第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の長さ方向Ｌのそれぞれの長さＬ２は、例えば、積層体１０の長さ方向Ｌのｌ寸法の４％以上４０％以下であることが好ましい。より好ましくは１０％以上２０％以下である。
第２面部４０Ａ２および３面部４０Ａ３ならびに第７面部４０Ｂ２および第８面部４０Ｂ３の形状は、特に限定されないが、矩形形状であることが好ましい。
第４面部４０Ａ４および５面部４０Ａ５ならびに第９面部４０Ｂ４および第１０面部４０Ｂ５の形状は、特に限定されないが、矩形形状であることが好ましい。
第１の外部電極４０Ａの第１面部４０Ａ１の幅方向Ｗの長さＷ２、第１の外部電極４０Ａの第１面部４０Ａ１の高さ方向Ｔの長さＴ２は、マイクロスコープを用いて測定される。具体的には、第１の外部電極４０Ａの第１面部４０Ａ１の幅方向Ｗの長さＷ２は、積層セラミックコンデンサ１の高さ方向Ｔの１／２の位置において測定され、第１の外部電極４０Ａの第１面部４０Ａ１の高さ方向Ｔの長さＴ２は、積層セラミックコンデンサ１の幅さ方向Ｗの１／２の位置において測定される。
第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の長さ方向Ｌの長さＬ１は、マイクロスコープを用いて測定される。具体的には、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１はそれぞれ、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の長さ方向Ｌの長さＬ１の１／２の位置において測定され、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の長さ方向Ｌの長さＬ１はそれぞれ、積層セラミックコンデンサ１の幅さ方向Ｗの１／２の位置において測定される。
第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔの長さＴ１、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の長さ方向Ｌの長さＬ２は、マイクロスコープを用いて測定される。具体的には、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔの長さＴ１はそれぞれ、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の長さ方向Ｌの長さＬ２の１／２の位置において測定され、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の長さ方向Ｌの長さＬ２は、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔの長さＴ１の１／２の位置において測定される。
第２の外部電極４０Ｂの第６面部４０Ｂ１の幅方向Ｗの長さＷ２、第２の外部電極４０Ｂの第６面部４０Ｂ１の高さ方向Ｔの長さＴ２は、マイクロスコープを用いて測定される。具体的には、第２の外部電極４０Ｂの第６面部４０Ｂ１の幅方向Ｗの長さＷ２は、積層セラミックコンデンサ１の高さ方向Ｔの１／２の位置において測定され、第２の外部電極４０Ｂの第６面部４０Ｂ１の高さ方向Ｔの長さＴ２は、積層セラミックコンデンサ１の幅さ方向Ｗの１／２の位置において測定される。
第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の長さ方向Ｌの長さＬ１は、マイクロスコープを用いて測定される。具体的には、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１はそれぞれ、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の長さ方向Ｌの長さＬ１の１／２の位置において測定され、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の長さ方向Ｌの長さＬ１はそれぞれ、積層セラミックコンデンサ１の幅さ方向Ｗの１／２の位置において測定される。
第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の長さ方向Ｌの長さＬ２は、マイクロスコープを用いて測定される。具体的には、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１はそれぞれ、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の長さ方向Ｌの長さＴ１の１／２の位置において測定され、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の長さ方向Ｌの長さＬ２は、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１の１／２の位置において測定される。
図１０Ａに示すように、第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１の下地電極層５０Ａ上に配置された第１のめっき層６０Ａと、を有する。第１の下地電極層５０Ａは、積層体１０の表面に配置される。第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置される。
図１０Ｂに示すように、第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２の下地電極層５０Ｂ上に配置された第２のめっき層６０Ｂと、を有する。第２の下地電極層５０Ｂは、積層体１０の表面に配置される。第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置される。
第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層、薄膜層等から選ばれる少なくとも１つを含む。
第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、本実施形態においては、薄膜層である。薄膜層は、金属粒子が堆積された層である。
第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを薄膜層で形成する場合は、スパッタリング法または蒸着法等の薄膜形成法により形成されていることが好ましい。ここではスパッタリング法で形成されたスパッタ電極について説明する。
本実施形態の第１の下地電極層５０Ａは、スパッタ電極により形成された第１の薄膜層５１Ａにより構成されている。第２の下地電極層５０Ｂは、スパッタ電極により形成された第２の薄膜層５１Ｂにより構成されている。スパッタ電極で下地電極層を形成する場合は、積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２に直接スパッタ電極を形成することが好ましい。
図６、図１０Ａに示すように、スパッタ電極で形成される第１の薄膜層５１Ａは、第１の主面ＴＳ１上の第１の端面ＬＳ１側の一部および第２の主面ＴＳ２上の第１の端面ＬＳ１側の一部に配置されている。具体的には、第１の薄膜層５１Ａは、第１の主面ＴＳ１上における、図４に示される第１の外部電極４０Ａに覆われている部分に配置されていることが好ましい。第１の薄膜層５１Ａは、第２の主面ＴＳ２上における、図５に示される第１の外部電極４０Ａに覆われている部分に配置されていることが好ましい。
さらに、第１の薄膜層５１Ａは、第１の主面ＴＳ１上の一部と、第１の主面ＴＳ１上の一部から連続して第１の端面ＬＳ１の一部に若干周りむように配置されていることが好ましい。第１の薄膜層５１Ａは、第２の主面ＴＳ２上の一部と、第２の主面ＴＳ２上の一部から連続して第１の端面ＬＳ１の一部に若干周りむように配置されていることが好ましい。
例えば、後述の製造工程の説明に用いられる図１２に示されるように、積層体１０の稜線部に丸み等の面取り部Ｃが形成されている場合、第１の薄膜層５１Ａは、第１の主面ＴＳ１の第１の端面ＬＳ１側の一部と、その部分に連続する第１の端面ＬＳ１側の面取り部Ｃに配置されていることが好ましい。第１の薄膜層５１Ａは、第２の主面ＴＳ２の第１の端面ＬＳ１側の一部と、その部分に連続する第１の端面ＬＳ１側の面取り部Ｃに配置されていることが好ましい。これであれば、スパッタリング法等による薄膜層の形成が容易である。
以上の方法により、めっき層を形成する際に、第１の端面ＬＳ１上の一部に配置される第１の薄膜層５１Ａと、第１の端面ＬＳ１上に露出している内部電極層３０との距離をコントロールすることができる。よって、第１の端面ＬＳ１上の一部に配置される第１の薄膜層５１Ａと、第１の端面ＬＳ１上に露出している内部電極層３０との間の積層体１０の表面上においても、めっき層を堆積させることが容易となる。
図６、図１０Ｂに示すように、スパッタ電極で形成される第２の薄膜層５１Ｂは、第１の主面ＴＳ１上の第２の端面ＬＳ２側の一部および第２の主面ＴＳ２上の第２の端面ＬＳ２側の一部に配置されている。具体的には、第２の薄膜層５１Ｂは、第１の主面ＴＳ１上における、図４に示される第２の外部電極４０Ｂに覆われている部分に配置されていることが好ましい。第２の薄膜層５１Ｂは、第２の主面ＴＳ２上における、図５に示される第２の外部電極４０Ｂに覆われている部分に配置されていることが好ましい。
さらに、第２の薄膜層５１Ｂは、第１の主面ＴＳ１上の一部と、第１の主面ＴＳ１上の一部から連続して第２の端面ＬＳ２の一部に若干周りむように配置されていることが好ましい。第２の薄膜層５１Ｂは、第２の主面ＴＳ２上の一部と、第２の主面ＴＳ２上の一部から連続して第２の端面ＬＳ２の一部に若干周りむように配置されていることが好ましい。
例えば、後述の製造工程の説明に用いられる図１２に示されるように、積層体１０の稜線部に丸み等の面取り部Ｃが形成されている場合、第２の薄膜層５１Ｂは、第１の主面ＴＳ１の第２の端面ＬＳ２側の一部と、その部分に連続する第２の端面ＬＳ２側の面取り部Ｃに配置されていることが好ましい。第２の薄膜層５１Ｂは、第２の主面ＴＳ２の第２の端面ＬＳ２側の一部と、その部分に連続する第２の端面ＬＳ２側の面取り部Ｃに配置されていることが好ましい。これであれば、スパッタリング法等による薄膜層の形成が容易である。
以上の方法により、めっき層を形成する際に、第２の端面ＬＳ２上の一部に配置される第２の薄膜層５１Ｂと、第２の端面ＬＳ２上に露出している内部電極層３０との距離をコントロールすることができる。よって、第２の端面ＬＳ２上の一部に配置される第２の薄膜層５１Ｂと、第２の端面ＬＳ２上に露出している内部電極層３０との間の積層体１０の表面上においても、めっき層を堆積させることが容易となる。
スパッタ電極により形成される薄膜層は、例えば、Ｍｇ、Ａｌ、Ｔｉ、Ｗ、Ｃｒ、Ｃｕ、Ｎｉ、Ａｇ、Ｃｏ、ＭｏおよびＶからなる群より選ばれる少なくとも１種の金属を含むことが好ましい。これにより、積層体１０に対する外部電極４０の固着力を高めることができる。薄膜層は、単層であってもよいし、複数層によって形成されていてもよい。例えば、Ｎｉ－Ｃｒ合金の層と、Ｎｉ－Ｃｕ合金の層の２層構造によって形成されていてもよい。
スパッタ電極の第１の主面ＴＳ１と第２の主面ＴＳ２を結ぶ積層方向の厚みは、５０ｎｍ以上４００ｎｍ以下であることが好ましく、５０ｎｍ以上１３０ｎｍ以下であることがさらに好ましい。
積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２に直接スパッタ電極を形成して下地電極層を配置する場合は、第１の端面ＬＳ１上および第２の端面ＬＳ２上には焼き付け層の下地電極層を形成するか、下地電極層を形成せずに後述するめっき層を直接形成することが好ましい。本実施形態においては、第１の端面ＬＳ１上および第２の端面ＬＳ２上には下地電極層を形成せずに後述するめっき層を直接形成している。
なお、変形例で後述するように、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層であってもよい。焼付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。金属成分は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。ガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉ等から選ばれる少なくとも１つを含む。セラミック成分は、誘電体層２０と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いてもよい。セラミック成分は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、（Ｂａ，Ｃａ）ＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３等から選ばれる少なくとも１つを含む。
焼き付け層は、例えば、ガラスおよび金属を含む導電性ペーストを積層体１０に塗布して焼き付けたものである。焼き付け層は、内部電極層および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成したものでもよく、内部電極層および誘電体層を有する積層チップを焼成して積層体１０を得た後に積層体１０に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極層および誘電体層を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。この場合、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。焼き付け層は、複数層であってもよい。
なお、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを設けずに、積層体１０上に後述の第１のめっき層６０Ａおよび第２のめっき層６０Ｂが直接配置される構成であってもよい。
第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。
第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。
第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含んでいてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、それぞれ複数層により形成されていてもよい。
下地電極層が薄膜層で形成されている場合には、めっき層は、下層めっき層としてのＣｕめっき層と、中層めっき層としてのＮｉめっき層と、上層めっき層としてのＳｎめっき層の３層構造で形成されていることが好ましい。すなわち、第１のめっき層６０Ａは、第１のＣｕめっき層６１Ａと、第１のＮｉめっき層６２Ａと、第１のＳｎめっき層６３Ａと、を有することが好ましい。第２のめっき層６０Ｂは、第２のＣｕめっき層６１Ｂと、第２のＮｉめっき層６２Ｂと、第２のＳｎめっき層６３Ｂと、を有することが好ましい。ただし、第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、３層構造に限らず、その他の層構成であってもよい。
第１のＣｕめっき層６１Ａは、積層体１０の第１の端面ＬＳ１と、積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２に配置された第１の下地電極層５０Ａとしての第１の薄膜層５１Ａと、を覆うように配置される。本実施形態においては、第１のＣｕめっき層６１Ａはさらに、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２における、内部電極層３０が露出している部分を覆うように配置される。このとき、第１の薄膜層５１Ａと、積層体１０の第１の端面ＬＳ１に露出している内部電極層３０との間の隙間や、積層体１０の表面に露出している複数の内部電極層３０どうしの隙間は狭く形成されているため、これらの隙間の領域にもめっき層が堆積する。
第１のＮｉめっき層６２Ａは、第１のＣｕめっき層６１Ａを覆うように配置される。第１のＳｎめっき層６３Ａは、第１のＮｉめっき層６２Ａを覆うように配置される。本実施形態においては、第１のめっき層６０Ａは、第１の内部電極層３１と直接電気的に接続されている。
第２のＣｕめっき層６１Ｂは、積層体１０の第２の端面ＬＳ２と、積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２に配置された第２の下地電極層５０Ｂとしての第２の薄膜層５１Ｂと、を覆うように配置される。本実施形態においては、第２のＣｕめっき層６１Ｂはさらに、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２における、内部電極層３０が露出している部分を覆うように配置される。このとき、第２の薄膜層５１Ｂと、積層体１０の第２の端面ＬＳ２に露出している内部電極層３０との間の隙間や、積層体１０の表面に露出している複数の内部電極層３０どうしの隙間は狭く形成されているため、これらの隙間の領域にもめっき層が堆積する。
第２のＮｉめっき層６２Ｂは、第２のＣｕめっき層６１Ｂを覆うように配置される。第２のＳｎめっき層６３Ｂは、第２のＮｉめっき層６２Ｂを覆うように配置される。本実施形態においては、第２のめっき層６０Ｂは、第２の内部電極層３２と直接電気的に接続されている。
下地電極層を覆うようにＣｕめっき層およびＮｉめっき層からなるめっき層を設けることにより、積層セラミックコンデンサ１を実装する際のはんだによって下地電極層が侵食されることを防止する。また、Ｎｉめっき層の表面に、さらに、Ｓｎめっき層を設けることにより、積層セラミックコンデンサ１を実装する際のはんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ１を容易に実装することができる。
めっき層一層あたりの厚みは、２μｍ以上１５μｍ以下であることが好ましい。すなわち、第１のＣｕめっき層６１Ａ、第１のＮｉめっき層６２Ａ、第１のＳｎめっき層６３Ａ、第２のＣｕめっき層６１Ｂ、第２のＮｉめっき層６２Ｂ、および第２のＳｎめっき層６３Ｂそれぞれの平均厚みは、２μｍ以上１５μｍ以下であることが好ましい。より具体的には、第１のＣｕめっき層６１Ａおよび第２のＣｕめっき層６１Ｂそれぞれの平均厚みは、５μｍ以上８μｍ以下であることがより好ましい。また、第１のＮｉめっき層６２Ａ、第１のＳｎめっき層６３Ａ、第２のＮｉめっき層６２Ｂ、および第２のＳｎめっき層６３Ｂそれぞれの平均厚みは、２μｍ以上４μｍ以下であることがより好ましい。
なお、積層体１０と外部電極４０を含む積層セラミックコンデンサ１の第１の端面ＬＳ１と第２の端面ＬＳ２を結ぶ長さ方向の寸法をＬ寸法とすると、Ｌ寸法は、０．１ｍｍ以上０．８ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の第１の側面ＷＳ１と第２の側面ＷＳ２を結ぶ幅方向の寸法をＷ寸法とすると、Ｗ寸法は、０．２ｍｍ以上１．６ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向の寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上０．２ｍｍ以下であることが好ましい。本実施形態の積層セラミックコンデンサ１の長さ方向のＬ寸法は、積層セラミックコンデンサ１の幅方向のＷ寸法よりも小さい。なお、本実施形態においては、積層セラミックコンデンサ１の第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向は、誘電体層２０および内部電極層３０の積層方向である。
本実施形態によれば、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２（外部電極４０の第４面部４０Ａ４、第５面部４０Ａ５、第９面部４０Ｂ４、第１０面部４０Ｂ５）に対してのはんだの濡れ上がりを抑制することができる。これは、積層体１０の第１の側面ＷＳ１、第２の側面ＷＳ２の稜線部において、外部電極が形成されておらず、積層体１０の表面が露出する部分が存在するためである。積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２（外部電極４０の第４面部４０Ａ４、第５面部４０Ａ５、第９面部４０Ｂ４、第１０面部４０Ｂ５）へのはんだの濡れ上りが抑制されることで、回転方向に加わる応力を抑制することができる。そのため、セルフアライメント効果が向上し、積層セラミックコンデンサ１の実装性が安定する。その結果、ショート不良などの発生を防止することができる。なお、セルフアライメント効果とは、はんだ付けに際して、溶融したはんだにその表面積が小さくなるような力、すなわち表面張力が作用することにより、溶融したはんだによって支持された実装の対象となる電子素子が移動することで、その位置決めが行なわれる効果のことである。このセルフアライメント効果が得られることにより、実装時の位置ずれを防止することができる。
以下、本実施形態の積層セラミックコンデンサ１の外部電極４０の層構成の変形例について説明する。なお、以下の説明において、上記実施形態と同じ構成については、同じ符号を付し、また詳細な説明を省略する。図１１Ａおよび図１１Ｂは、本実施形態の積層セラミックコンデンサ１の外部電極４０の層構成の変形例を示す断面図であり、図１０Ａおよび図１０Ｂに対応する図である。
本変形例においては、外部電極４０の構成が、上記実施形態とは異なる。
第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１のめっき層６０Ａを有する。本変形例の第１の下地電極層５０Ａは、第１の焼き付け層５２Ａにより構成される。本変形例の第１のめっき層６０Ａは、第１のＮｉめっき層６２Ａと、第１のＳｎめっき層６３Ａを有する。
第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２のめっき層６０Ｂを有する。本変形例の第２の下地電極層５０Ｂは、第２の焼き付け層５２Ｂにより構成される。本変形例の第２のめっき層６０Ｂは、第２のＮｉめっき層６２Ｂと、第２のＳｎめっき層６３Ｂを有する。
本変形例においては、第１の下地電極層５０Ａは、例えば、上述の第１の外部電極４０Ａと同様に、第１の端面ＬＳ１上に位置する第１面部と、第１の主面ＴＳ１上の一部に位置する第２面部と、第２の主面ＴＳ２上の一部に位置する第３面部と、第１の側面ＷＳ１上の一部に位置する第４面部と、第２の側面ＷＳ２上の一部に位置する第５面部と、を有している。なお、本変形例においては、第１の下地電極層５０Ａは、第１の内部電極層３１に接続されている。
第１のＮｉめっき層６２Ａは、第１の下地電極層５０Ａを覆うように配置される。第１のＳｎめっき層６３Ａは、第１のＮｉめっき層６２Ａを覆うように配置される。
本変形例においては、第２の下地電極層５０Ｂは、例えば、上述の第２の外部電極４０Ｂと同様に、第２の端面ＬＳ２上に位置する第６面部と、第１の主面ＴＳ１上の一部に位置する第７面部と、第２の主面ＴＳ２上の一部に位置する第８面部と、第１の側面ＷＳ１上の一部に位置する第９面部と、第２の側面ＷＳ２上の一部に位置する第１０面部と、を有している。なお、本変形例においては、第２の下地電極層５０Ｂは、第２の内部電極層３２に接続されている。
第２のＮｉめっき層６２Ｂは、第２の下地電極層５０Ｂを覆うように配置される。第２のＳｎめっき層６３Ｂは、第２のＮｉめっき層６２Ｂを覆うように配置される。
第１の下地電極層５０Ａを構成する第１の焼き付け層５２Ａおよび第２の下地電極層５０Ｂを構成する第２の焼き付け層５２Ｂは、例えば、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼き付けたものであってもよい。なお、焼成前の積層チップと、積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。このとき、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。
下地電極層が焼き付け層で形成されている場合には、第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。その場合、Ｎｉめっき層は、下地電極層が、積層セラミックコンデンサ１を実装する際のはんだによって侵食されることを防止する。また、Ｓｎめっき層は、積層セラミックコンデンサ１を実装する際のはんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ１の実装を容易にする。
なお、第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、２層構造に限らず、上記実施形態と同様、Ｃｕめっきを含む３層構造で形成されていてもよいし、その他の層構成であってもよい。
めっき層一層あたりの厚みは、２μｍ以上１５μｍ以下であることが好ましい。すなわち、第１のＮｉめっき層６２Ａ、第１のＳｎめっき層６３Ａ、第２のＮｉめっき層６２Ｂ、および第２のＳｎめっき層６３Ｂそれぞれの平均厚みは、２μｍ以上１５μｍ以下であることが好ましい。より具体的には、第１のＮｉめっき層６２Ａ、第１のＳｎめっき層６３Ａ、第２のＮｉめっき層６２Ｂ、および第２のＳｎめっき層６３Ｂそれぞれの平均厚みは、２μｍ以上４μｍ以下であることがより好ましい。
次に、本実施形態の積層セラミックコンデンサ１の製造方法について説明する。
誘電体層２０用の誘電体シートおよび内部電極層３０用の導電性ペーストが準備される。誘電体シートおよび内部電極用の導電性ペーストは、バインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってもよい。導電性材料からなるペーストは、例えば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。
誘電体シート上に、内部電極層３０用の導電性ペーストが、例えば、スクリーン印刷やグラビア印刷などにより、本実施形態の内部電極層３０の形状になるようにパターン設計された印刷版を用いて印刷される。これにより、第１の内部電極層３１のパターンが形成された誘電体シートおよび、第２の内部電極層３２のパターンが形成された誘電体シートが準備される。
内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第１の主面ＴＳ１側の第１の主面側外層部１２となる部分が形成される。その上に、第１の内部電極層３１のパターンが印刷された誘電体シートおよび第２の内部電極層３２のパターンが印刷された誘電体シートが順次交互に積層されることにより、内層部１１となる部分が形成される。この内層部１１となる部分の上に、内部電極層のパターンが印刷されていない誘電体シートが所定枚数積層されることにより、第２の主面ＴＳ２側の第２の主面側外層部１３となる部分が形成される。これにより、積層シートが作製される。
積層シートが静水圧プレスなどの手段により積層方向にプレスされることにより、積層ブロックが作製される。
積層ブロックが所定のサイズにカットされることにより、積層チップが切り出される。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みがつけられてもよい。
積層チップが焼成されることにより、積層体１０が作製される。焼成温度は、誘電体層２０や内部電極層３０の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
本実施形態においては、下地電極層は、薄膜層により形成されている。下地電極層を薄膜層で形成する場合は、マスキングなどを行うことにより、積層体１０の外部電極を形成したい部分に薄膜層が形成される。薄膜層は、スパッタリング法または蒸着法等の薄膜形成法により形成される。本実施形態においては、スパッタリング法により、薄膜層としてのスパッタ電極が形成される。
図１２～図１４は、本実施形態の積層セラミックコンデンサの製造工程における途中状態を示す図であり、積層体１０に薄膜層が配置された後であって、めっき層が配置される前の状態を示す図である。図１２は、積層体１０に薄膜層としての第１の薄膜層５１Ａおよび第２の薄膜層５１Ｂが配置された状態を示す図であって、図６のＬＴ断面に対応する図である。図１３は、積層体１０に薄膜層としての第１の薄膜層５１Ａが配置された状態を示す図であって、図７のＷＴ断面に対応する図である。図１４は、積層体１０に第１の薄膜層５１Ａおよび第２の薄膜層５１Ｂが配置された状態を示す図であって、図９に対応する、積層体１０の第１の側面ＷＳ１の表面を示す図である。
スパッタ電極で形成される第１の薄膜層５１Ａは、第１の主面ＴＳ１上の第１の端面ＬＳ１側の一部および第２の主面ＴＳ２上の第１の端面ＬＳ１側の一部に配置される。スパッタ電極で形成される第２の薄膜層５１Ｂは、第１の主面ＴＳ１上の第２の端面ＬＳ２側の一部および第２の主面ＴＳ２上の第２の端面ＬＳ２側の一部に配置される。
本実施形態においては、スパッタ電極で形成される薄膜層は、第１の主面ＴＳ１上の一部および第２の主面ＴＳ２上の一部と、第１の主面ＴＳ１上の一部および第２の主面ＴＳ２上の一部から連続して第１の端面ＬＳ１の一部、第２の端面ＬＳ２の一部に若干周りむように配置される。これにより、第１の端面ＬＳ１上の一部および第２の端面ＬＳ２上の一部に回り込んで配置される薄膜層と、第１の端面ＬＳ１上および第２の端面ＬＳ２上に露出している内部電極層との距離をコントロールすることが可能となる。よって、第１の端面ＬＳ１上の一部および第２の端面ＬＳ２上の一部に回り込んで配置される薄膜層と、第１の端面ＬＳ１上および第２の端面ＬＳ２上に露出している内部電極層との間の積層体１０の表面上においても、めっき層を堆積させることが可能となる。
その後、薄膜層からなる下地電極層および積層体の表面上に、めっき層が形成される。本実施形態においては、めっき層として、Ｃｕめっき層と、Ｎｉめっき層と、Ｓｎめっき層の３層のめっき層が形成される。
めっき層を形成するにあたっては、電解めっき法で形成する。めっき工法としては、バレルめっきを用いることが好ましい。
また、めっき層は、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２における、内部電極層が露出している部分を覆うように配置される。めっき層は、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２における、内部電極層が露出している部分を覆うように配置される。このとき、薄膜層と、積層体１０の表面に露出している内部電極層との間の隙間や、積層体１０の表面に露出している複数の内部電極層どうしの隙間を狭く形成することにより、これらの隙間の領域にもめっき層が堆積する。
なお、めっき層の形成のコントロールが難しい場合には、積層体１０の表面を露出させる箇所にマスキングを行って、めっき層を形成してもよい。これにより、所望の形状のめっき層を形成しやすくなる。
なお、下地電極層を焼き付け層で形成する場合は、積層体１０の第１の端面ＬＳ１側において、積層体１０の第１の端面ＬＳ１上に位置する第１面部と、第１の主面ＴＳ１上の一部に位置する第２面部と、第２の主面ＴＳ２上の一部に位置する第３面部と、第１の側面ＷＳ１上の一部に位置する第４面部と、第２の側面ＷＳ２上の一部に位置する第５面部とに、第１の下地電極層となる導電性ペーストが塗布される。また、積層体１０の第２の端面ＬＳ２側において、積層体１０の第２の端面ＬＳ２上に位置する第６面部と、第１の主面ＴＳ１上の一部に位置する第７面部と、第２の主面ＴＳ２上の一部に位置する第８面部と、第１の側面ＷＳ１上の一部に位置する第９面部と、第２の側面ＷＳ２上の一部に位置する第１０面部とに、第２の下地電極層となる導電性ペーストが塗布される。
なお、下地電極層を形成したくない部分には、あらかじめマスキングなどを行われる。マスキングを行った後、ガラス成分と金属とを含む導電性ペーストが、例えばディッピングやスクリーン印刷などの方法により、積層体１０に塗布される。その後、焼き付け処理が行われ、下地電極層が形成される。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
なお、焼成前の積層チップと、積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。このとき、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。この場合は、焼成前の積層チップに対して、導電性ペーストを塗布し、積層チップと積層チップに塗布した導電性ペーストを同時に焼き付けて、焼き付け層が形成された積層体１０を形成する。
その後、焼き付け層からなる下地電極層および積層体１０の表面上に、めっき層が形成される。下地電極層を焼き付け層で形成する場合は、めっき層として、例えば、Ｎｉめっき層と、Ｓｎめっき層の２層のめっき層が形成される。めっき層を形成するにあたっては、電解めっき法で形成される。めっき工法としては、バレルめっきを用いることが好ましい。
なお、めっき層の形成のコントロールが難しい場合には、積層体１０の表面を露出させる箇所にマスキングを行って、めっき層を形成してもよい。これにより、所望の形状のめっき層を形成しやすくなる。
このような製造工程により、積層セラミックコンデンサ１が製造される。
なお、外部電極４０の構成は、上述の構成に限らない。以下、本実施形態の積層セラミックコンデンサ１の外部電極４０の形状の第１変形例について説明する。なお、以下の説明において、上記実施形態と同じ構成については、同じ符号を付し、また詳細な説明を省略する。図１５Ａは、本実施形態の積層セラミックコンデンサ１の外部電極４０の形状の第１変形例を示す断面図であり、図１に対応する図である。
本変形例においては、外部電極４０の形状が、上記実施形態とは異なる。本変形例においては、第１の外部電極４０Ａおよび第２の外部電極４０Ｂが、第１の主面ＴＳ１または第２の主面ＴＳ２のいずれか一方のみに配置されている。
例えば、本変形例の第１の外部電極４０Ａは、第１の端面ＬＳ１上に位置する第１面部４０Ａ１と、第２の主面ＴＳ２上の一部に位置する第３面部４０Ａ３と、第１の側面ＷＳ１上の一部に位置する第４面部４０Ａ４と、第２の側面ＷＳ２上の一部に位置する第５面部４０Ａ５と、を有する。つまり、本変形例の第１の外部電極４０Ａは、第１の主面ＴＳ１上には形成されていない。
例えば、本変形例の第２の外部電極４０Ｂは、第２の端面ＬＳ２上に位置する第６面部４０Ｂ１と、第２の主面ＴＳ２上の一部に位置する第８面部４０Ｂ３と、第１の側面ＷＳ１上の一部に位置する第９面部４０Ｂ４と、第２の側面ＷＳ２上の一部に位置する第１０面部４０Ｂ５と、を有する。つまり、本変形例の第２の外部電極４０Ｂは、第１の主面ＴＳ１上には形成されていない。
本変形例においては、第１の外部電極４０Ａ第３面部４０Ａ３の幅方向Ｗの長さＷ１は、第１面部４０Ａ１の幅方向Ｗの長さＷ２よりも小さい。第１の外部電極４０Ａの第３面部４０Ａ３の幅方向Ｗの長さＷ１は、積層体１０の幅方向Ｗのｗ寸法よりも小さい。第２の外部電極４０Ｂの第８面部４０Ｂ３の幅方向Ｗの長さＷ１は、第６面部４０Ｂ１の幅方向Ｗの長さＷ２よりも小さい。第２の外部電極４０Ｂの第８面部４０Ｂ３の幅方向Ｗの長さＷ１は、積層体１０の幅方向Ｗのｗ寸法よりも小さい。
このような構成によっても、セルフアライメント効果の悪化を抑制し、安定した実装を行うことができる。さらに、第１の主面ＴＳ１または第２の主面ＴＳ２のいずれか一方の主面に、第１の外部電極４０Ａおよび第２の外部電極４０Ｂを配置しないことにより、積層セラミックコンデンサ１の高さ方向Ｔの寸法を低減させて、積層セラミックコンデンサ１のさらなる低背化を図ることができる。また、第１の主面ＴＳ１または第２の主面ＴＳ２のいずれか一方の主面に、第１の外部電極４０Ａおよび第２の外部電極４０Ｂを配置しないことにより、外部電極４０の厚みの分だけ積層体１０の高さ寸法を確保することができる。よって、積層体１０の有効層部の体積を増加させることが可能となり、積層セラミックコンデンサ１の高容量化を図ることができる。
なお、外部電極４０の構成は、上述の構成に限らない。以下、本実施形態の積層セラミックコンデンサ１の外部電極４０の形状の第２変形例について説明する。なお、以下の説明において、上記実施形態と同じ構成については、同じ符号を付し、また詳細な説明を省略する。図１５Ｂは、本実施形態の積層セラミックコンデンサ１の外部電極４０の形状の第２変形例を示す断面図であり、図１に対応する図である。図１５Ｃは、第１の外部電極４０Ａの第１面部４０Ａ１が見えるように、本変形例を別の角度から見たときの外観斜視図である。
本変形例においては、第１の外部電極４０Ａの第１面部４０Ａ１および第２の外部電極４０Ｂの第６面部４０Ｂ１の形状が、上記実施形態とは異なる。
本変形例の第１面部４０Ａ１は、第１の中央部４０Ａ１Ａと第１の中央部４０Ａ１Ａから第１の側面ＷＳ１に延びる第１の延長部４０Ａ１Ｂと、第１の中央部４０Ａ１Ａから第２の側面ＷＳ２に延びる第２の延長部４０Ａ１Ｃと、を有している。
第１の中央部４０Ａ１Ａの幅方向Ｗの長さＷ３は、積層体１０の幅方向Ｗのｗ寸法よりも小さく、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１と同等の長さであってもよい。
また、第１の中央部４０Ａ１Ａの高さ方向Ｔの長さＴ２は、積層体１０の高さ方向Ｔのｔ寸法と同等の長さであり、第１の中央部４０Ａ１Ａは、第２面部４０Ａ２と第３面部４０Ａ３に連続して接続されている。
第１の延長部４０Ａ１Ｂおよび第２の延長部４０Ａ１Ｃは、第１の中央部４０Ａ１Ａから第１の側面ＷＳ１、第２の側面ＷＳ２まで連続して延びており、第１の延長部４０Ａ１Ｂおよび第２の延長部４０Ａ１Ｃの高さ方向Ｔの長さＴ３は、積層体１０の高さ方向Ｔのｔ寸法よりも小さい。言い換えると、第１の延長部４０Ａ１Ｂおよび第２の延長部４０Ａ１Ｃの高さ方向Ｔの両端において、外部電極が形成されずに積層体１０の表面が露出している部分が存在する。このように、積層体１０の表面が露出している部分が存在しているため、積層セラミックコンデンサ１を実装基板にはんだで実装する際に、はんだが第１の端面ＬＳ１の全面に濡れ上がりにくくなり、第２面部４０Ａ２および第３面部４０Ａ３がある中央部に、より濡れ上がりやすくなる。そのため、積層セラミックコンデンサ１の幅方向Ｗの中央部を中心としてはんだ接合することができ、積層セラミックコンデンサ１の実装性をより安定させることができる。
なお、第１の延長部４０Ａ１Ｂの高さ方向Ｔの長さＴ３と、第４面部４０Ａ４の高さ方向Ｔの長さＴ１は、同等であってもよく、どちらか一方が大きくてもよい。第２の延長部４０Ａ１Ｃの高さ方向Ｔの長さＴ３と、第５面部４０Ａ５の高さ方向Ｔの長さＴ１は、同等であってもよく、どちらか一方が大きくてもよい。
本変形例の第６面部４０Ｂ１は、第２の中央部４０Ｂ１Ａと第２の中央部４０Ｂ１Ａから第１の側面ＷＳ１に延びる第３の延長部４０Ｂ１Ｂと、第２の中央部４０Ｂ１Ａから第２の側面ＷＳ２に延びる第４の延長部４０Ｂ１Ｃと、を有している。
第２の中央部４０Ｂ１Ａの幅方向Ｗの長さＷ３は、積層体１０の幅方向Ｗのｗ寸法よりも小さく、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１と同等の長さであってもよい。
また、第２の中央部４０Ｂ１Ａの高さ方向Ｔの長さＴ２は、積層体１０の高さ方向Ｔのｔ寸法と同等の長さであり、第２の中央部４０Ｂ１Ａは、第７面部４０Ｂ２と第８面部４０Ｂ３に連続して接続されている。
第３の延長部４０Ｂ１Ｂおよび第４の延長部４０Ｂ１Ｃは、第２の中央部４０Ｂ１Ａから第１の側面ＷＳ１、第２の側面ＷＳ２まで連続して延びており、第３の延長部４０Ｂ１Ｂおよび第４の延長部４０Ｂ１Ｃの高さ方向Ｔの長さＴ３は、積層体１０の高さ方向Ｔのｔ寸法よりも小さい。言い換えると、第３の延長部４０Ｂ１Ｂおよび第４の延長部４０Ｂ１Ｃの高さ方向Ｔの両端において、外部電極が形成されずに積層体１０の表面が露出している部分が存在する。このように、積層体１０の表面が露出している部分が存在しているため、積層セラミックコンデンサ１を実装基板にはんだで実装する際に、はんだが第２の端面ＬＳ２の全面に濡れ上がりにくくなり、第７面部４０Ｂ２および第８面部４０Ｂ３がある中央部に、より濡れ上がりやすくなる。そのため、積層セラミックコンデンサ１の幅方向Ｗの中央部を中心としてはんだ接合することができ、積層セラミックコンデンサ１の実装性をより安定させることができる。
なお、第３の延長部４０Ｂ１Ｂの高さ方向Ｔの長さＴ３と、第９面部４０Ｂ４の高さ方向Ｔの長さＴ１は、同等であってもよく、どちらか一方が大きくてもよい。第４の延長部４０Ｂ１Ｃの高さ方向Ｔの長さＴ３と、第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１は、同等であってもよく、どちらか一方が大きくてもよい。
このような構成によっても、セルフアライメント効果の悪化を抑制し、安定した実装を行うことができる。
なお、外部電極４０の構成は、上述の構成に限らない。以下、本実施形態の積層セラミックコンデンサ１の外部電極４０の形状の第３変形例について説明する。なお、以下の説明において、上記第２変形例と同じ構成については、同じ符号を付し、また詳細な説明を省略する。図１５Ｄは、本実施形態の積層セラミックコンデンサ１の外部電極４０の形状の第３変形例を示す断面図であり、図１５Ｂに対応する図である。
本変形例においては、外部電極４０の形状が、上記第２変形例とは異なる。本変形例においては、第１の外部電極４０Ａおよび第２の外部電極４０Ｂが、第１の主面ＴＳ１または第２の主面ＴＳ２のいずれか一方のみに配置されている。
例えば、本変形例の第１の外部電極４０Ａは、第１の端面ＬＳ１上に位置する第１面部４０Ａ１と、第２の主面ＴＳ２上の一部に位置する第３面部４０Ａ３と、第１の側面ＷＳ１上の一部に位置する第４面部４０Ａ４と、第２の側面ＷＳ２上の一部に位置する第５面部４０Ａ５と、を有する。つまり、本変形例の第１の外部電極４０Ａは、第１の主面ＴＳ１上には形成されていない。
例えば、本変形例の第２の外部電極４０Ｂは、第２の端面ＬＳ２上に位置する第６面部４０Ｂ１と、第２の主面ＴＳ２上の一部に位置する第８面部４０Ｂ３と、第１の側面ＷＳ１上の一部に位置する第９面部４０Ｂ４と、第２の側面ＷＳ２上の一部に位置する第１０面部４０Ｂ５と、を有する。つまり、本変形例の第２の外部電極４０Ｂは、第１の主面ＴＳ１上には形成されていない。
このような構成によっても、セルフアライメント効果の悪化を抑制し、安定した実装を行うことができる。また、第１変形例および第２変形例と同様の効果が得られる。
本実施形態の積層セラミックコンデンサ１によれば、以下の効果を奏する。
（１）本実施形態の積層セラミックコンデンサ１は、複数の積層された誘電体層２０と、誘電体層２０上に積層された複数の内部電極層３０とを有し、高さ方向に相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、高さ方向に直交する長さ方向に相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、高さ方向および長さ方向に直交する幅方向に相対する第１の側面ＷＳ１および第２の側面ＷＳ２を有する積層体１０と、第１の端面ＬＳ１上に位置する第１面部４０Ａ１と、第１の主面ＴＳ１上の一部に位置する第２面部４０Ａ２および第２の主面ＴＳ２上の一部に位置する第３面部４０Ａ３の少なくともいずれか一方と、第１の側面ＷＳ１上の一部に位置する第４面部４０Ａ４と、第２の側面ＷＳ２上の一部に位置する第５面部４０Ａ５と、を有する第１の外部電極４０Ａと、第２の端面ＬＳ２上に位置する第６面部４０Ｂ１と、第１の主面ＴＳ１上の一部に位置する第７面部４０Ｂ２および第２の主面ＴＳ２上の一部に位置する第８面部４０Ｂ３の少なくともいずれか一方と、第１の側面ＷＳ１上の一部に位置する第９面部４０Ｂ４と、第２の側面ＷＳ２上の一部に位置する第１０面部４０Ｂ５と、を有する第２の外部電極４０Ｂと、を有する積層セラミックコンデンサ１であって、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２を結ぶ長さ方向の長さをｌ、第１の側面ＷＳ１および第２の側面ＷＳ２を結ぶ幅方向の長さをｗ、第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向の長さをｔとしたとき、ｗ＞ｌ＞ｔの寸法関係にあり、第１の外部電極４０Ａが第２面部４０Ａ２を有する場合、第２面部４０Ａ２の幅方向の長さＷ１は、第１面部４０Ａ１の幅方向の長さＷ２よりも小さく、第１の外部電極４０Ａが第３面部４０Ａ３を有する場合、第３面部４０Ａ３の幅方向の長さＷ１は、第１面部４０Ａ１の幅方向の長さＷ２よりも小さく、第２の外部電極４０Ｂが第７面部４０Ｂ２を有する場合、第７面部４０Ｂ２の幅方向の長さＷ１は、第６面部４０Ｂ１の幅方向の長さＷ２よりも小さく、第２の外部電極４０Ｂが第８面部４０Ｂ３を有する場合、第８面部４０Ｂ３の幅方向の長さＷ１は、第６面部４０Ｂ１の幅方向の長さＷ２よりも小さく、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向の長さＴ１は、第１面部４０Ａ１の高さ方向の長さＴ２よりも小さく、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向の長さＴ１は、第６面部４０Ｂ１の高さ方向の長さＴ２よりも小さい。これにより、ショート不良の発生を抑制することができるＬＷ逆転タイプの積層セラミックコンデンサを提供することができる。
例えば、本実施形態の積層セラミックコンデンサ１は、第１の端面ＬＳ１上に位置する第１面部４０Ａ１と、第１の主面ＴＳ１上の一部に位置する第２面部４０Ａ２と、第２の主面ＴＳ２上の一部に位置する第３面部４０Ａ３と、第１の側面ＷＳ１上の一部に位置する第４面部４０Ａ４と、第２の側面ＷＳ２上の一部に位置する第５面部４０Ａ５と、を有する第１の外部電極４０Ａと、第２の端面ＬＳ２上に位置する第６面部４０Ｂ１と、第１の主面ＴＳ１上の一部に位置する第７面部４０Ｂ２と、第２の主面ＴＳ２上の一部に位置する第８面部４０Ｂ３と、第１の側面ＷＳ１上の一部に位置する第９面部４０Ｂ４と、第２の側面ＷＳ２上の一部に位置する第１０面部４０Ｂ５と、を有する第２の外部電極４０Ｂと、を有する積層セラミックコンデンサ１であって、第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３の幅方向の長さＷ１は、第１面部４０Ａ１の幅方向の長さＷ２よりも小さく、第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向の長さＷ１は、第６面部４０Ｂ１の幅方向の長さＷ２よりも小さく、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向の長さＴ１は、第１面部４０Ａ１の高さ方向の長さＴ２よりも小さく、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向の長さＴ１は、第６面部４０Ｂ１の高さ方向の長さＴ２よりも小さくてもよい。
例えば、本実施形態の積層セラミックコンデンサ１は、第１の端面ＬＳ１上に位置する第１面部４０Ａ１と、第２の主面ＴＳ２上の一部に位置する第３面部４０Ａ３と、第１の側面ＷＳ１上の一部に位置する第４面部４０Ａ４と、第２の側面ＷＳ２上の一部に位置する第５面部４０Ａ５と、を有する第１の外部電極４０Ａと、第２の端面ＬＳ２上に位置する第６面部４０Ｂ１と、第２の主面ＴＳ２上の一部に位置する第８面部４０Ｂ３と、第１の側面ＷＳ１上の一部に位置する第９面部４０Ｂ４と、第２の側面ＷＳ２上の一部に位置する第１０面部４０Ｂ５と、を有する第２の外部電極４０Ｂと、を有する積層セラミックコンデンサ１であって、第１の外部電極４０Ａの第３面部４０Ａ３の幅方向の長さＷ１は、第１面部４０Ａ１の幅方向の長さＷ２よりも小さく、第２の外部電極４０Ｂの第８面部４０Ｂ３の幅方向の長さＷ１は、第６面部４０Ｂ１の幅方向の長さＷ２よりも小さく、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向の長さＴ１は、第１面部４０Ａ１の高さ方向の長さＴ２よりも小さく、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向の長さＴ１は、第６面部４０Ｂ１の高さ方向の長さＴ２よりも小さくてもよい。
（２）本実施形態の積層セラミックコンデンサ１は、第１の外部電極４０Ａが第２面部４０Ａ２を有する場合、第２面部４０Ａ２の幅方向の長さＷ１は、積層体１０のｗ寸法よりも小さく、第１の外部電極４０Ａが第３面部４０Ａ３を有する場合、第３面部４０Ａ３の幅方向の長さＷ１は、積層体１０のｗ寸法よりも小さく、第２の外部電極４０Ｂが第７面部４０Ｂ２を有する場合、第７面部４０Ｂ２の幅方向の長さＷ１は、積層体１０のｗ寸法よりも小さく、第２の外部電極４０Ｂが第８面部４０Ｂ３を有する場合、第８面部４０Ｂ３の幅方向の長さＷ１は、積層体１０のｗ寸法よりも小さく、第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向の長さＴ１は、積層体１０のｔ寸法よりも小さく、第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向の長さＴ１は、積層体１０のｔ寸法よりも小さい。これにより、ショート不良の発生を抑制し、安定した実装を行うことができるＬＷ逆転タイプの積層セラミックコンデンサを提供することができる。
（３）本実施形態の積層セラミックコンデンサ１は、第１の外部電極４０Ａが第２面部４０Ａ２を有する場合、第２面部４０Ａ２は、矩形形状であり、第１の外部電極４０Ａが第３面部４０Ａ３を有する場合、第３面部４０Ａ３は、矩形形状であり、第２の外部電極４０Ｂが第７面部４０Ｂ２を有する場合、第７面部４０Ｂ２は、矩形形状であり、第２の外部電極４０Ｂが第８面部４０Ｂ３を有する場合、第８面部４０Ｂ３は、矩形形状である。これにより、ショート不良の発生を抑制し、安定した実装を行うことができるＬＷ逆転タイプの積層セラミックコンデンサを提供することができる。
（４）本実施形態の積層セラミックコンデンサ１の積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向の長さｔは、１５０μｍ以下である。このような低背化された積層セラミックコンデンサにおいて、本実施形態の効果が適切に得られることができる。
（５）本実施形態の積層セラミックコンデンサ１の積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向の長さｔは、１００μｍ以下である。このような低背化された積層セラミックコンデンサにおいて、本実施形態の効果が適切に得られることができる。
（６）本実施形態の積層セラミックコンデンサ１の積層体１０の第１の主面ＴＳ１および第２の主面ＴＳ２を結ぶ高さ方向の長さｔは、５０μｍ以下である。このような低背化された積層セラミックコンデンサにおいて、本実施形態の効果が適切に得られることができる。
内部電極層３０は、第１の内部電極層３１と第２の内部電極層３２とを有し、第１の内部電極層３１は、積層体内部に位置し、第２の内部電極層３２と対向する第１の対向電極部３１Ａと、第１の対向電極部３１Ａに接続され、第１の端面ＬＳ１、第１の側面ＷＳ１の一部、第２の側面ＷＳ２の一部に露出する第１の引き出し部３１Ｂと、を有し、第２の内部電極層３２は、積層体内部に位置し、第１の内部電極層３１と対向する第２の対向電極部３２Ａと、第２の対向電極部３２Ａに接続され、第２の端面ＬＳ２、第１の側面ＷＳ１の一部、第２の側面ＷＳ２の一部に露出する第２の引き出し部３２Ｂと、を有する。これにより、第１の内部電極層３１の引き出し部と、第２の内部電極層３２の引き出し部との距離を短くすることができるため、電流が流れる経路を短くすることが可能となる。よって、ＥＳＬを減少させることができる。
（８）本実施形態の積層セラミックコンデンサ１の第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１の下地電極層５０Ａ上に配置された第１のめっき層６０Ａと、を有し、第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２の下地電極層５０Ｂ上に配置された第２のめっき層６０Ｂと、を有し、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、スパッタ電極である。これにより、外部電極の厚みを薄く形成することが可能となり、積層体１０の厚みを確保しやすい構造となるため、容量の確保や積層体１０の強度を確保することができる。
＜実験例＞
実験例のサンプルとして積層セラミックコンデンサを作製し、実装性の評価および、容量および下地電極層の厚みの評価を行った。
まず、実施例のサンプルとして、上述の製造方法にしたがって、図１～図１０Ｂに示す、下記仕様の積層セラミックコンデンサ１を作製した。また、比較例１のサンプルとして、図１６Ａに示す、外部電極１４０（第１の外部電極１４０Ａ、第２の外部電極１４０Ｂ）が通常の構造の積層セラミックコンデンサ１０１を作製した。また、比較例２のサンプルとして、図１７Ａに示す、外部電極２４０（第１の外部電極２４０Ａ、第２の外部電極２４０Ｂ）に、外部電極の端縁から積層体１０の端面側に向かって凹んだ凹部Ｒが設けられている積層セラミックコンデンサ２０１を作製した。
図１６Ａは、比較例１の積層セラミックコンデンサ１０１の外観斜視図であり、図１に対応する図である。図１６Ｂは、比較例１の積層セラミックコンデンサ１０１の第１の内部電極層１３１を示す図であり、図８Ａに対応する図である。図１６Ｃは、比較例１の積層セラミックコンデンサ１０１の第２の内部電極層１３２を示す図であり、図８Ｂに対応する図である。図１７Ａは、比較例２の積層セラミックコンデンサ２０１の外観斜視図であり、図１に対応する図である。図１７Ｂは、比較例２の積層セラミックコンデンサ２０１の第１の内部電極層２３１を示す図であり、図８Ａに対応する図である。図１７Ｃは、比較例２の積層セラミックコンデンサ２０１の第２の内部電極層２３２を示す図であり、図８Ｂに対応する図である。なお、図１６Ｂ、図１６Ｃ、図１７Ｂ、図１７Ｃにおいては、外部電極が省略されている。
（実施例の構成）
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．５２０ｍｍ×１．０００ｍｍ×０．１００ｍｍ
・積層体の寸法：Ｌ×Ｗ×Ｔ＝０．５００ｍｍ×０．９８０ｍｍ×０．０７０ｍｍ
・誘電体層のセラミック材料：ＢａＴｉＯ３
・容量：０．４７μＦ
・定格電圧：４Ｖ
・内部電極層の材料：Ｎｉ
・内部電極層のパターン：図８Ａ、図８Ｂに示すパターン
・外部電極の構造：
下地電極層：薄膜層（スパッタ電極）
下地電極層の材質：ＮｉＣｒ層とＮｉＣｕ層の２層構造
下地電極層の厚み：主面厚み０．２μｍ（第１の主面ＴＳ１、第２の主面ＴＳ２それぞれに配置されている下地電極層の厚み）
めっき層：Ｃｕめっき、Ｎｉめっき、Ｓｎめっきの３層構造
Ｃｕめっき厚み：５．５μｍ
Ｎｉめっき厚み：２．５μｍ
Ｓｎめっき厚み：３．２μｍ
・第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３のそれぞれの幅方向Ｗの長さＷ１は、積層体１０の幅方向Ｗのｗ寸法の８７％（第２面部４０Ａ２および第３面部４０Ａ３の幅方向Ｗの長さＷ１：０．８５ｍｍ、積層体１０のｗ寸法：０．９８０ｍｍ）
・第１の外部電極４０Ａの第２面部４０Ａ２および第３面部４０Ａ３のそれぞれの長さ方向Ｌの長さＬ１は、積層体１０の長さ方向Ｌのｌ寸法の３０％（第２面部４０Ａ２および第３面部４０Ａ３の長さ方向Ｌの長さＬ１：０．１５ｍｍ、積層体１０のｌ寸法：０．５００ｍｍ）
・第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３のそれぞれの幅方向Ｗの長さＷ１は、積層体１０の幅方向Ｗのｗ寸法の８７％（第７面部４０Ｂ２および第８面部４０Ｂ３の幅方向Ｗの長さＷ１：０．８５ｍｍ、積層体１０のｗ寸法：０．９８０ｍｍ）
・第２の外部電極４０Ｂの第７面部４０Ｂ２および第８面部４０Ｂ３のそれぞれの長さ方向Ｌの長さＬ１は、積層体１０の長さ方向Ｌのｌ寸法の３０％（第７面部４０Ｂ２および第８面部４０Ｂ３の長さ方向Ｌの長さＬ１：０．１５ｍｍ、積層体１０のｌ寸法：０．５００ｍｍ）
・第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔのそれぞれの長さＴ１は、積層体１０の高さ方向Ｔのｔ寸法の６９％（第４面部４０Ａ４および第５面部４０Ａ５の高さ方向Ｔの長さＴ１：０．０４８ｍｍ、積層体１０のｔ寸法：０．０７０ｍｍ）
・第１の外部電極４０Ａの第４面部４０Ａ４および第５面部４０Ａ５の長さ方向Ｌのそれぞれの長さＬ２は、積層体１０の長さ方向Ｌのｌ寸法の２０％（第４面部４０Ａ４および第５面部４０Ａ５の長さ方向Ｌの長さＬ２：０．１ｍｍ、積層体１０のｌ寸法：０．５００ｍｍ）
・第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔのそれぞれの長さＴ１は、積層体１０の高さ方向Ｔのｔ寸法の６９％（第９面部４０Ｂ４および第１０面部４０Ｂ５の高さ方向Ｔの長さＴ１：０．０４８ｍｍ、積層体１０のｔ寸法：０．０７０ｍｍ）
・第２の外部電極４０Ｂの第９面部４０Ｂ４および第１０面部４０Ｂ５の長さ方向Ｌのそれぞれの長さＬ２は、積層体１０の長さ方向Ｌのｌ寸法の２０％（第９面部４０Ｂ４および第１０面部４０Ｂ５の長さ方向Ｌの長さＬ２：０．１ｍｍ、積層体１０のｌ寸法：０．５００ｍｍ）
（比較例１の構成）
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．５２０ｍｍ×１．０００ｍｍ×０．１００ｍｍ
・誘電体層のセラミック材料：ＢａＴｉＯ３
・容量：０．４７μＦ
・定格電圧：４Ｖ
・内部電極層の材料：Ｎｉ
・内部電極層のパターン：図１６Ｂ、図１６Ｃに示すパターン
・外部電極の構造：
下地電極層：導電性ペーストを塗布して焼き付けた焼き付け層
下地電極層の材質：Ｎｉ
下地電極層の厚み：端面厚み１０μｍ、側面厚み５μｍ、主面厚み５μｍ（第１の主面ＴＳ１、第２の主面ＴＳ２それぞれに配置されている下地電極層の厚み）
めっき層：Ｃｕめっき、Ｎｉめっき、Ｓｎめっきの３層構造
Ｃｕめっき厚み：５．５μｍ
Ｎｉめっき厚み：２．５μｍ
Ｓｎめっき厚み：３．２μｍ
（比較例２の構成）
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝０．５２０ｍｍ×１．０００ｍｍ×０．１００ｍｍ
・誘電体層のセラミック材料：ＢａＴｉＯ３
・容量：０．４７μＦ
・定格電圧：４Ｖ
・内部電極層の材料：Ｎｉ
・内部電極層のパターン：図１７Ｂ、図１７Ｃに示すパターン
・外部電極の構造：
下地電極層：薄膜層（スパッタ電極）
下地電極層の材質：ＮｉＣｒ層とＮｉＣｕ層の２層
下地電極層の厚み：主面厚み０．２μｍ（第１の主面ＴＳ１、第２の主面ＴＳ２それぞれに配置されている下地電極層の厚み）
めっき層：Ｃｕめっき、Ｎｉめっき、Ｓｎめっきの３層構造
Ｃｕめっき厚み：５．５μｍ
Ｎｉめっき厚み：２．５μｍ
Ｓｎめっき厚み：３．２μｍ
次に、作製したサンプルを用いて、実装性の評価を行った。
（実装性評価）
実施例のサンプルと、比較例１および比較例２のサンプルを用いて、実装性の評価を行った。それぞれ１００個のサンプルを用いて評価を行った。表１に、実装性の評価結果を示す。
Figure 2023073705000002
比較例１では、回転不良となったサンプルが１個発生した。比較例２では、回転不良となったサンプルが８個発生した。そのうちの１個は、回転量が大きく、極性の異なるランドに１つの外部電極が跨るように実装され、ショート不良が発生した。比較例２のサンプルにおいては、下地電極層とその上に設けられるめっき層の形成位置や厚みのばらつきなどによって、積層体の第１の側面部および第２の側面部の稜線部を覆う外部電極の面積や形状にばらつきが生じ、第１の側面部および第２の側面部の外部電極に対するはんだの濡れ方に変化が生じやすく、はんだの濡れ上がり量に大きな差が生じてしまう場合があると考えられる。その結果、積層セラミックコンデンサに対するはんだの引っ張り応力の加わり方に差が生じて、回転不良が発生したと推測される。
本実験例における評価方法を以下に示す。
（実装性の評価方法）
図１８Ａ～図１８Ｄは、実装性の評価方法を説明するための図である。まず、図１８Ａに示すガラスエポキシ基板３００上に配置されている２つのランド３１０Ａ、３１０Ｂ上に、それぞれはんだ（はんだ組成Ｓｎ－３．０Ａｇ－０．５Ｃｕ）が印刷される。このとき、それぞれのランドに対して１００ｕｍの厚みのはんだ量のはんだが印刷される。なお、図１８Ａに示すように、ランドの幅方向の長さは１．０ｍｍ、ランドの長さ方向の長さは０．３ｍｍ、２つのランド間の距離は０．２ｍｍとした。
次に、積層セラミックコンデンサが、はんだが塗布されたランド上に載置される。このとき、図１８Ｂに示すように、ランドの幅方向の長さの中央において、ランドの幅方向に対して垂直となるように基準線をとり、その基準線から、ランドの幅方向に０．１ｍｍずれた位置に、積層セラミックコンデンサの幅方向Ｗの中央が位置するように、積層セラミックコンデンサが載置される。なお、この時、図１８Ｃに示されるランドと積層セラミックコンデンサのなす角θ、すなわち、２つのランドの対向する内側の辺のいずれか一方と、積層セラミックコンデンサの外部電極の第１の端面ＬＳ１側の面または第２の端面ＬＳ２側の面との間のなす鋭角側の角度θが、５°以内となるように載置する。
その後、リフローはんだ付けにより、ランドに積層セラミックコンデンサの外部電極がはんだ接合され、積層セラミックコンデンサが基板に実装される。実装された後、積層セラミックコンデンサの実装状態を観察し、ランドと積層セラミックコンデンサのなす角θが５°以上傾いているものを回転不良とした。さらに、図１８Ｄに示すように、積層セラミックコンデンサが大きく回転し、２つのランドに対して第１の外部電極もしくは第２の外部電極が跨るように実装されてしまったものをショート不良とした。
以上の結果より、本実施形態の積層セラミックコンデンサ１であれば、積層体１０の第１の側面ＷＳ１および第２の側面ＷＳ２に対してのはんだの濡れ上がりを抑制することができるため、積層セラミックコンデンサ１の回転方向に加わる応力を抑制することができる。そのため、セルフアライメント効果が向上し、積層セラミックコンデンサ１の実装性が安定する。その結果、ショート不良などを防止することができる。
本発明は、上記実施形態の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、上記実施形態において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
１ 積層セラミックコンデンサ
１０ 積層体
１１ 内層部
１２ 第１の主面側外層部
１３ 第２の主面側外層部
ＬＳ１ 第１の端面
ＬＳ２ 第２の端面
ＷＳ１ 第１の側面
ＷＳ２ 第２の側面
ＴＳ１ 第１の主面
ＴＳ２ 第２の主面
ｌ 長さ方向の長さ
ｗ 幅方向の長さ
ｔ 高さ方向の長さ
２０ 誘電体層
３０ 内部電極層
３１ 第１の内部電極層
３１Ａ 第１の対向電極部
３１Ｂ 第１の引き出し部
３２ 第２の内部電極層
３２Ａ 第２の対向電極部
３２Ｂ 第２の引き出し部
４０ 外部電極
４０Ａ 第１の外部電極
４０Ａ１ 第１面部
４０Ａ２ 第２面部
４０Ａ３ 第３面部
４０Ａ４ 第４面部
４０Ａ５ 第５面部
４０Ｂ 第２の外部電極
４０Ｂ１ 第６面部
４０Ｂ２ 第７面部
４０Ｂ３ 第８面部
４０Ｂ４ 第９面部
４０Ｂ５ 第１０面部
５０Ａ 第１の下地電極層
５１Ａ 第１の薄膜層
５０Ｂ 第２の下地電極層
５１Ｂ 第２の薄膜層
６０Ａ 第１のめっき層
６０Ｂ 第２のめっき層
Ｌ 長さ方向
Ｗ 幅方向
Ｔ 積層方向

Claims (8)

  1. 複数の積層された誘電体層と、前記誘電体層上に積層された複数の内部電極層とを有し、高さ方向に相対する第１の主面および第２の主面と、前記高さ方向に直交する長さ方向に相対する第１の端面および第２の端面と、前記高さ方向および前記長さ方向に直交する幅方向に相対する第１の側面および第２の側面を有する積層体と、
    前記第１の端面上に位置する第１面部と、前記第１の主面上の一部に位置する第２面部および前記第２の主面上の一部に位置する第３面部の少なくともいずれか一方と、前記第１の側面上の一部に位置する第４面部と、前記第２の側面上の一部に位置する第５面部と、を有する第１の外部電極と、
    前記第２の端面上に位置する第６面部と、前記第１の主面上の一部に位置する第７面部および前記第２の主面上の一部に位置する第８面部の少なくともいずれか一方と、前記第１の側面上の一部に位置する第９面部と、前記第２の側面上の一部に位置する第１０面部と、を有する第２の外部電極と、を有する積層セラミックコンデンサであって、
    前記積層体の前記第１の端面および前記第２の端面を結ぶ前記長さ方向の長さをｌ、前記第１の側面および前記第２の側面を結ぶ前記幅方向の長さをｗ、前記第１の主面および前記第２の主面を結ぶ前記高さ方向の長さをｔとしたとき、ｗ＞ｌ＞ｔの寸法関係にあり、
    前記第１の外部電極が前記第２面部を有する場合、前記第２面部の幅方向の長さは、前記第１面部の幅方向の長さよりも小さく、
    前記第１の外部電極が前記第３面部を有する場合、前記第３面部の幅方向の長さは、前記第１面部の幅方向の長さよりも小さく、
    前記第２の外部電極が前記第７面部を有する場合、前記第７面部の幅方向の長さは、前記第６面部の幅方向の長さよりも小さく、
    前記第２の外部電極が前記第８面部を有する場合、前記第８面部の幅方向の長さは、前記第６面部の幅方向の長さよりも小さく、
    前記第１の外部電極の前記第４面部および前記第５面部の高さ方向の長さは、前記第１面部の高さ方向の長さよりも小さく、
    前記第２の外部電極の前記第９面部および前記第１０面部の高さ方向の長さは、前記第６面部の高さ方向の長さよりも小さい、積層セラミックコンデンサ。
  2. 前記第１の外部電極が前記第２面部を有する場合、前記第２面部の幅方向の長さは、前記積層体のｗ寸法よりも小さく、
    前記第１の外部電極が前記第３面部を有する場合、前記第３面部の幅方向の長さは、前記積層体のｗ寸法よりも小さく、
    前記第２の外部電極が前記第７面部を有する場合、前記第７面部の幅方向の長さは、前記積層体のｗ寸法よりも小さく、
    前記第２の外部電極が前記第８面部を有する場合、前記第８面部の幅方向の長さは、前記積層体のｗ寸法よりも小さく、
    前記第１の外部電極の前記第４面部および前記第５面部の高さ方向の長さは、前記積層体のｔ寸法よりも小さく、
    前記第２の外部電極の前記第９面部および前記第１０面部の高さ方向の長さは、前記積層体のｔ寸法よりも小さい、請求項１に記載の積層セラミックコンデンサ。
  3. 前記第１の外部電極が前記第２面部を有する場合、前記第２面部は、矩形形状であり、
    前記第１の外部電極が前記第３面部を有する場合、前記第３面部は、矩形形状であり、
    前記第２の外部電極が前記第７面部を有する場合、前記第７面部は、矩形形状であり、
    前記第２の外部電極が前記第８面部を有する場合、前記第８面部は、矩形形状である、請求項１または請求項２に記載の積層セラミックコンデンサ。
  4. 前記積層体の前記第１の主面および前記第２の主面を結ぶ高さ方向の長さは、１５０μｍ以下である、請求項１～３のいずれか１項に記載の積層セラミックコンデンサ。
  5. 前記積層体の前記第１の主面および前記第２の主面を結ぶ高さ方向の長さは、１００μｍ以下である、請求項１～３のいずれか１項に記載の積層セラミックコンデンサ。
  6. 前記積層体の前記第１の主面および前記第２の主面を結ぶ高さ方向の長さは、５０μｍ以下である、請求項１～３のいずれか１項に記載の積層セラミックコンデンサ。
  7. 前記内部電極層は、第１の内部電極層と第２の内部電極層とを有し、
    前記第１の内部電極層は、前記積層体内部に位置し、前記第２の内部電極層と対向する第１の対向電極部と、前記第１の対向電極部に接続され、前記第１の端面、前記第１の側面の一部、前記第２の側面の一部に露出する第１の引き出し部と、を有し、
    前記第２の内部電極層は、前記積層体内部に位置し、前記第１の内部電極層と対向する第２の対向電極部と、前記第２の対向電極部に接続され、前記第２の端面、前記第１の側面の一部、前記第２の側面の一部に露出する第２の引き出し部と、を有する、請求項１～６のいずれか１項に記載の積層セラミックコンデンサ。
  8. 前記第１の外部電極は、第１の下地電極層と、前記第１の下地電極層上に配置された第１のめっき層と、を有し、
    前記第２の外部電極は、第２の下地電極層と、前記第２の下地電極層上に配置された第２のめっき層と、を有し、
    前記第１の下地電極層および前記第２の下地電極層は、スパッタ電極である、請求項１～７のいずれか１項に記載の積層セラミックコンデンサ。
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