JP2023072396A - メモリ管理ユニット、メモリ管理方法、及び、情報処理装置 - Google Patents

メモリ管理ユニット、メモリ管理方法、及び、情報処理装置 Download PDF

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Abstract

【課題】メモリ管理ユニットの物量の増加を抑制する。【解決手段】メモリ管理ユニットは、仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、第１ビット範囲と１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部と、第１及び第２記憶部に基づき仮想アドレスを物理アドレスに変換する制御部とを備える。制御部は、第２記憶部の探索により第１仮想アドレスの第１ビット範囲と一致する第２エントリがヒットした場合、当該第２エントリに対応する１以上の第１エントリから第１仮想アドレスにより特定される第１エントリの番号を当該第２エントリに設定し、第２仮想アドレスによる探索で同じ第２エントリがヒットし、且つ、第２仮想アドレスにより特定される第１エントリの番号が第２エントリに設定した番号よりも大きい場合、次の１以上の第１エントリの情報をメモリから取得する。【選択図】図１６

Description

本発明は、メモリ管理ユニット、メモリ管理方法、及び、情報処理装置に関する。
コンピュータのＯＳ上で動作するプロセスは、独立した仮想アドレス空間を有し、メインメモリへのアクセスに仮想アドレスを用いる。コンピュータのプロセッサは、仮想アドレスをメインメモリの物理アドレスに変換するＭＭＵ（Memory Management Unit：メモリ管理ユニット）と、プロセスを実行し、ＭＭＵにより変換された物理アドレスを用いてメインメモリにアクセスするプロセッサコアとを備える。
また、メインメモリへのアクセスを行なうＩＯ（Input / Output）装置、例えばネットワークインターフェースは、入力されるパケットの宛先となる仮想アドレスを物理アドレスに変換するＩＯＭＭＵを備える。ＩＯＭＭＵの構成及び動作は、プロセッサのＭＭＵと同様である。以下、プロセッサのＭＭＵとＩＯ装置のＩＯＭＭＵとを区別しない場合には、これらを総称して、単に「ＭＭＵ」と表記する。
ＭＭＵは、仮想アドレスから物理アドレスへの変換を高速に行なうために、仮想アドレスと物理アドレスとの対応関係を示す情報が格納される記憶領域、例えばＴＬＢ（Translation Lookaside Buffer）を有する。ＴＬＢには、メインメモリから取得した変換テーブルに基づき、仮想アドレスに対応する物理アドレスが設定される。
ＭＭＵは、プロセス等の変換要求元から取得した仮想アドレスに対応するエントリがＴＬＢに存在する場合（ＴＬＢヒット）、ＴＬＢから物理アドレスを読み出して変換要求元に応答することで、メインメモリへのアクセスをスキップする。
一方、仮想アドレスに対応するエントリがＴＬＢに存在しない場合（ＴＬＢミス）、ＭＭＵは、メインメモリから対応関係を示す情報を取得（フェッチ）し、対応関係をプロセッサコアに応答するとともに、ＴＬＢに格納する。
また、ＴＬＢミスの場合のメインメモリへのアクセスによる変換処理時間の増加を抑制するための手法として、ＴＬＢプリフェッチ手法が知られている。ＴＬＢプリフェッチ手法では、ＭＭＵは、プロセスが次にアクセスする仮想アドレスを予測し、当該仮想アドレスの対応関係を示す情報を予めメインメモリからフェッチし、ＴＬＢに格納する。
プロセスがアクセスする仮想アドレスを予測する手法としては、ストア（Store）／ロード（Load）命令のＰＣ（Program Counter）に対応するエントリを含むＲＰＴ（Reference Prediction Table）を利用する手法が知られている。
当該手法では、ＭＭＵは、プロセスによりストア／ロード命令が実行される都度、当該命令のアクセス対象の仮想アドレス、当該仮想アドレスと同一命令の前回実行時のアクセス対象の仮想アドレスとの差分（ストライド）等をＲＰＴに保存する。
ＭＭＵは、ＴＬＢミスが発生すると、そのときのストア／ロード命令のＰＣ及び仮想アドレスに対応するエントリにおけるストライドを当該仮想アドレスに加算して得た仮想アドレスを、次にアクセスされる仮想アドレスと予測する。
G. B. Kandiraju and A. Sivasubramaniam, "Going the distance for TLB prefetching: an application-driven study," Proceedings 29th Annual International Symposium on Computer Architecture, 2002, pp. 195-206, doi: 10.1109/ISCA.2002.1003578 T. Chen and J. Baer. Effective hardware based data prefetching for high-performance processors. IEEE Transactions on Computers, 44(5):609-623, May 1995
ＲＰＴは、数百（例えば“512”）程度のエントリを有し、各エントリにはＰＣ及びアドレスのビット（bit）幅が合計で数十～百ビット程度確保される。
また、プロセッサが複数のプロセスを実行する場合、ＭＭＵは、ロード／ストア命令のＰＣを特定する際に、プロセスＩＤ（Identifier）等の情報を用いる。この場合、ＲＰＴは、プロセス数分のエントリを有し、各エントリにはプロセスＩＤ等の情報分のビットが追加される。
このように、メモリ管理ユニットによる変換処理時間の増加を抑制するために、変換テーブルの情報をプリフェッチする手法では、ＲＰＴ等のテーブルをＴＬＢとは別に設けることになり、メモリ管理ユニットの回路量（物量）が増加することになる。これにより、メモリ管理ユニットの製造コスト及び回路規模の増大、消費電力の増加等が引き起こされる可能性がある。
１つの側面では、本発明は、メモリ管理ユニットの物量の増加を抑制することを目的の１つとする。
１つの側面では、メモリ管理ユニットは、第１記憶部と、第２記憶部と、制御部とを備えてよい。前記第１記憶部は、仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定されてよい。前記第２記憶部は、前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定されてよい。前記制御部は、前記仮想アドレスを含む変換要求に応じて、前記第１記憶部及び前記第２記憶部に基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行してよい。また、前記制御部は、第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定してよい。さらに、前記制御部は、第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報をメモリから取得してよい。
１つの側面では、本発明は、メモリ管理ユニットの物量の増加を抑制することができる。
ＭＭＵにおけるアドレス変換処理（ＴＬＢヒットの場合）の一例を示す図である。 ＴＬＢを説明するための図である。 ＭＭＵにおけるアドレス変換処理（ＴＬＢミスの場合）の一例を示す図である。 図３に示す変換テーブル取得後の処理の一例を示す図である。 タグエントリとＴＬＢエントリとの関係の一例を示す図である。 仮想アドレスの構成例を示す図である。 ＲＰＴを有するＭＭＵにおけるアドレス変換処理の一例を示す図である。 ＲＰＴエントリのアドレス情報の一例を示す図である。 一実施形態に係るコンピュータにおけるアドレス変換処理に着目したハードウェア（ＨＷ）構成例を示すブロック図である。 一実施形態に係るＭＭＵのＨＷ構成例を示す図である。 タグエントリの一例を示す図である。 タグエントリの状態フィールドの状態遷移の一例を示す図である。 制御部によるアドレス変換処理の動作例を説明するための図である。 制御部によるアドレス変換処理の動作例を説明するための図である。 制御部によるアドレス変換処理の動作例を説明するための図である。 一実施形態に係るＭＭＵによるＴＬＢプリフェッチ処理の動作例を説明するためのフローチャートである。
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形又は技術の適用を排除する意図はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の説明で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。
〔１〕一実施形態
〔１－１〕アドレスの変換処理の説明
まず、アドレスの変換処理について説明する。図１は、ＭＭＵ１００におけるアドレス変換処理（ＴＬＢヒットの場合）の一例を示す図であり、図２は、ＴＬＢ１３０を説明するための図である。図３は、ＭＭＵ１００におけるアドレス変換処理（ＴＬＢミスの場合）の一例を示す図であり、図４は、図３に示す変換テーブル取得後の処理の一例を示す図である。
図１に例示するように、ＭＭＵ１００は、制御部１１０、タグ１２０、及び、ＴＬＢ１３０を備える。
制御部１１０は、プロセス等の変換要求元から変換要求及び変換情報を取得する。変換情報は、変換対象の仮想アドレス及び各変換要求元に割り当てられたアドレス空間ＩＤ等を含む。
タグ１２０は、変換情報とＴＬＢ１３０とを紐付けた情報を格納する記憶領域であり、各エントリ（タグエントリ）１２１には変換情報が設定される。
タグエントリ１２１を示す番号（エントリ番号；タグ番号）は、ＴＬＢ１３０のエントリ（ＴＬＢエントリ）１３１を示す番号（ＴＬＢ番号）に対応する。例えば、タグ番号はＴＬＢ番号と一致してよい。
ＴＬＢ１３０は、仮想アドレス空間１４０及び物理アドレス空間１５０（図２参照）の間の対応関係を示す情報を格納する記憶領域であり、各ＴＬＢエントリ１３１には物理アドレスが設定される。１つのＴＬＢエントリ１３１は１ページに対応する。
「ページ」は、仮想アドレスと物理アドレスとの間の変換処理の最小単位（一定単位）のサイズである。例えば、アドレスのビット幅が６４ビット、ページサイズが４ＫＢである場合、１つのＴＬＢエントリ１３１には上位５２ビットの仮想アドレスと物理アドレスとの対応関係が設定される。なお、仮想アドレスの下位１２ビットはそのまま物理アドレスの下位１２ビットになる。
制御部１１０は、タグ１２０を検索し、変換要求元から取得した変換情報（例えば仮想アドレス及びアドレス空間ＩＤ）に一致するエントリ１２１が存在するか否かを判定する。変換情報に一致するエントリ１２１がタグ１２０に存在する場合（ＴＬＢヒット）、制御部１１０は、ＴＬＢ１３０から、当該エントリ１２１に対応するＴＬＢエントリ１３１の内容を読み出す。これにより、制御部１１０は、仮想アドレスを物理アドレスに変換する。
変換情報に一致するエントリ１２１がタグ１２０に存在しない場合（ＴＬＢミス）、図３に例示するように、制御部１１０は、メインメモリ（図示省略）から仮想アドレスと物理アドレスとの対応関係を示す変換テーブルをフェッチする。
制御部１１０は、メインメモリから変換テーブルを取得すると、図４に例示するように、変換テーブルの情報に基づき仮想アドレスを物理アドレスに変換し、変換結果の物理アドレスを変換要求元に出力する。また、制御部１１０は、変換情報をタグエントリ１２１に、変換テーブルが示す物理アドレスをＴＬＢエントリ１３１に、それぞれ登録する。
これにより、次回以降の変換要求において同一の仮想アドレスの変換を行なう場合、制御部１１０は、当該仮想アドレスに一致するタグエントリ１２１を検出でき（ＴＬＢヒット）、変換処理を高速に実施できる。
しかしながら、ＴＬＢミスが発生した初回の変換要求では、上述した通りメインメモリへのアクセスが発生するため（図３参照）、変換処理時間が増加し得る。
ところで、タグエントリ１２１とＴＬＢエントリ１３１とは、１対１の関係だけでなく、１対多の関係で紐付けられてもよい。
図５は、タグエントリ１２１とＴＬＢエントリ１３１との関係の一例を示す図である。図５には、１つのタグエントリ１２１と、仮想アドレス空間上で連続する４つのＴＬＢエントリ１３１とを対応付けた例を示す。図５の例では、タグ１２０の変換情報には、４ページの仮想アドレス間で共通する上位ビットが格納される。
図６は、仮想アドレスの構成例を示す図である。図６に例示するように、仮想アドレスは、タグ検索用の上位ビット１４１、タグエントリ番号を示す下位ビット１４２、及び、ページ内アドレス１４３の領域を備える。上位ビット１４１は、仮想アドレスの上位所定数のビット範囲であり、第１ビット範囲の一例である。下位ビット１４２は、仮想アドレスにおける第１ビット範囲に続く所定数のビット範囲であり、第２ビット範囲の一例である。
例えば、ページサイズが４ＫＢであり、１つ（１ページ）のタグエントリ１２１が４つ（４ページ）のＴＬＢエントリ１３１と対応付けられている場合、下位ビット１４２は２ビット幅となり、ページ内アドレス１４３は１２ビット幅となる。
ＭＭＵは、変換要求に含まれる仮想アドレスに基づきタグ１２０の検索を行なう際に、仮想アドレスのうちの上位ビット１４１が一致する変換情報を持つタグエントリ１２１を探索する。一致するタグエントリ１２１が存在する場合、ＭＭＵは、下位ビット１４２を用いて、当該タグエントリ１２１に対応付けられた４ページ中の１ページのＴＬＢエントリ１３１を特定する。
図７は、ＲＰＴ２４０を有するＭＭＵ２００におけるアドレス変換処理の一例を示す図であり、図８は、ＲＰＴエントリ２４１のアドレス情報の一例を示す図である。
図７に例示するように、ＭＭＵ２００は、制御部２１０、タグ２２０、ＴＬＢ２３０に加えて、ＲＰＴ２４０を備え、ＲＰＴ２４０を用いて、変換要求元が次にアクセスする仮想アドレスを予測することで、ＴＬＢプリフェッチを実行する。
ＲＰＴ２４０は、変換要求元によるアクセス先に関する情報を格納する記憶領域であり、各エントリ（ＲＰＴエントリ）２４１にはアドレス情報が設定される。制御部２１０は、ＲＰＴ２４０の更新処理と、アドレスの変換処理とを並行して実行する。
図８に示すように、ＲＰＴエントリ２４１のアドレス情報は、例示的に、「ＰＣ（プログラムカウンタ）」、「対象アドレス」、「ストライド」、及び、「状態」の項目を含んでよい。「ＰＣ」は、ストア／ロード命令の識別情報の一例であり、例えば、実行されるストア命令又はロード命令が格納されているメインメモリ上のアドレスを示す情報であってよい。「対象アドレス」は、ストア／ロード命令によるメインメモリのアクセス対象の仮想アドレスである。「ストライド」は、「対象アドレス」と、同一のストア／ロード命令の前回の実行時にアクセス対象となった対象アドレスとの差分である。「状態」は、「新規登録」、「差分新規登録」、「差分一致」等のエントリの状態を示す。
図７に示すように、制御部２１０は、変換要求を受信する際に、変換情報とともに、変換要求元のロード／ストア命令のＰＣを取得し、取得したＰＣと変換情報に含まれる仮想アドレスとを用いてＲＰＴ２４０のエントリ２４１を更新する。例えば、ＰＣが“500”のロード命令が３回実行され、１回目から３回目までのそれぞれの仮想アドレスが“1000”、“1004”、“1008”である場合、制御部２１０は、以下のエントリ２４１を更新する。
（１回目）PC:500, 対象アドレス:1000, ストライド:-, 状態:新規登録
（２回目）PC:500, 対象アドレス:1004, ストライド:4, 状態:差分新規登録
（３回目）PC:500, 対象アドレス:1008, ストライド:4, 状態:差分一致
なお、１回目の状態“新規登録”は、ＰＣ“500”のエントリの初回の登録を意味し、２回目の状態“差分新規登録”は、ＰＣ“500”のストライド“4”（=“1004”-“1000”）の初回の登録を意味する。３回目の状態“差分一致”は、ＰＣ“500”のストライド“4”（=“1008”-“1004”）が前回（２回目）のストライドと一致したことを意味する。
制御部２１０は、ＲＰＴ２４０に登録されたＰＣと一致するストア／ロード命令に係る変換処理においてＴＬＢミスが発生すると、ＰＣに対応するＲＰＴエントリ２４１のストライドを変換要求に係る仮想アドレスに加算した仮想アドレスを特定する。そして、制御部２１０は、特定した仮想アドレス、すなわち次にアクセスされる可能性の高い仮想アドレスに対応するＴＬＢ２３０の情報をプリフェッチする。
例えば、ロード命令が対象アドレス“1012”にアクセスする場合、制御部２１０は、対象アドレス“1016”（＝“1012”+“4”）に対応する変換テーブルをメインメモリからプリフェッチし、ＴＬＢ２３０に登録する。
ＲＰＴ２４０を用いるプリフェッチは、メインメモリのアドレスに係る以下の性質を利用したものである。
・プロセスがループ（Loop）等の繰り返し処理を行なう場合、ロード／ストア命令のＰＣが同一であれば、各繰り返しは、前回と同じアクセスパターンを辿る可能性が高い。
・メモリアクセスパターンの１つにストライドアクセスと呼ばれるアクセスパターンが存在する。ストライドアクセスは、仮想アドレスが“A”→“A+K”→“A+2K”…のように一定の定数Ｋ（Ｋは整数）ずつ増加するアクセスである。上記例では、A=1000, K=4である。
しかしながら、上述したように、ＲＰＴ２４０を用いるプリフェッチ手法では、ＭＭＵ２００は、ＴＬＢ２３０とは別にＲＰＴ２４０を備えることになり、回路量（物量）が増加する可能性がある。
そこで、一実施形態では、ハードウェアの物量の増加を抑制しつつ、ストライドアクセスのアクセスパターンに対応するＴＬＢプリフェッチを実現するための手法を説明する。例えば、一実施形態では、ＭＭＵは、仮想アドレスとＴＬＢとを紐付けて管理するタグにメモリアクセスパターンの情報を格納し、当該情報に基づきＴＬＢプリフェッチを実行することで、ＴＬＢミスの発生頻度を低減させ、変換処理時間の増加を抑制する。
〔１－２〕一実施形態に係るコンピュータのハードウェア構成例
図９は、一実施形態に係るコンピュータ１におけるアドレス変換処理に着目したハードウェア（ＨＷ）構成例を示すブロック図である。
図９に示すように、コンピュータ１は、アドレス変換処理に着目したＨＷ構成として、例示的に、プロセッサ２、メインメモリ３、及び、ＩＯ装置４を備えてよい。
なお、コンピュータ１は、図９に示す構成に加えて、ＨＤＤ（Hard Disk drive）又はＳＳＤ（Solid State Drive）等の記憶装置、マウス及びキーボード等の入力装置、モニタ等の表示装置等の種々の装置を備えてもよい。
プロセッサ２は、種々の制御や演算を行なう演算処理装置の一例である。プロセッサ２は、コンピュータ１内の各ブロックとバス１ａで相互に通信可能に接続されてよい。なお、プロセッサ２は、複数のプロセッサを含むマルチプロセッサであってもよいし、複数のプロセッサコアを有するマルチコアプロセッサであってもよく、或いは、マルチコアプロセッサを複数有する構成であってもよい。
プロセッサ２としては、例えば、ＣＰＵ、ＭＰＵ、ＧＰＵ、ＡＰＵ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ等の集積回路（ＩＣ；Integrated Circuit）が挙げられる。なお、プロセッサ２として、これらの集積回路の２以上の組み合わせが用いられてもよい。ＣＰＵはCentral Processing Unitの略称であり、ＭＰＵはMicro Processing Unitの略称である。ＧＰＵはGraphics Processing Unitの略称であり、ＡＰＵはAccelerated Processing Unitの略称である。ＤＳＰはDigital Signal Processorの略称であり、ＡＳＩＣはApplication Specific ICの略称であり、ＦＰＧＡはField-Programmable Gate Arrayの略称である。
図９に示すように、プロセッサ２は、プロセッサコア２１及びプロセッサＭＭＵ２２を備えてよい。プロセッサ２は、複数のプロセッサコア２１を備えてもよい。
プロセッサコア２１は、メインメモリ３に展開されたＯＳプログラムを実行し、ＯＳ上で１以上のプロセスを実行する。プロセスは、独立した仮想アドレス空間を有し、メインメモリ３上の格納先（アドレス）を仮想アドレスにより指定する。プロセッサコア２１は、プロセッサＭＭＵ２２に対して、仮想アドレスをメインメモリ３の物理アドレスに変換する変換要求を通知し、プロセッサＭＭＵ２２による変換結果である物理アドレスを用いてメインメモリ３にアクセスする。
プロセッサＭＭＵ２２は、メモリ管理ユニット又はメモリ管理装置の一例であり、プロセッサコア２１からの変換要求に応じてアドレス変換処理を実行し、変換結果をプロセッサコア２１に応答する。
メインメモリ３は、種々のデータやプログラム等の情報を格納するＨＷの一例である。メインメモリ３としては、例えばＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ、及び、ＰＭ（Persistent Memory）等の不揮発性メモリ、の一方又は双方が挙げられる。
ＩＯ装置４は、プロセッサ２及びメインメモリ３と通信するネットワークＩＦ（Interface）又は通信ＩＦの装置の一例であり、メインメモリ３へのアクセス、例えば、ＤＭＡ（Direct Memory Access）を実行可能であってよい。
例えば、ＩＯ装置４は、イーサネット（登録商標）等のＬＡＮ（Local Area Network）、或いは、ＦＣ（Fibre Channel）等の光通信等に準拠したアダプタを有するＮＩＣ（Network Interface Card）であってもよい。
図９に示すように、ＩＯ装置４は、ＩＯコントローラ４１及びＩＯＭＭＵ４２を備えてよい。
ＩＯコントローラ４１は、メインメモリ３へのアクセスを含む、ＩＯ装置４における種々の制御を実行する。例えば、ＩＯコントローラ４１は、アダプタ及びネットワークを介して接続された装置（コンピュータ１の外部の装置）から受信するパケットに基づき、メインメモリ３へのアクセスを行なってよい。
パケットは、メインメモリ３上のアクセス先（アドレス）を仮想アドレスにより指定してよい。ＩＯコントローラ４１は、ＩＯＭＭＵ４２に対して、パケットに含まれる仮想アドレスをメインメモリ３の物理アドレスに変換する変換要求を通知し、ＩＯＭＭＵ４２による変換結果である物理アドレスを用いてメインメモリ３にアクセスする。
ＩＯＭＭＵ４２は、メモリ管理ユニット又はメモリ管理装置の一例であり、ＩＯコントローラ４１からの変換要求に応じてアドレス変換処理を実行し、変換結果をＩＯコントローラ４１に応答する。
プロセッサＭＭＵ２２及びＩＯＭＭＵ４２の構成及び動作は、互いに同様である。以下、プロセッサＭＭＵ２２及びＩＯＭＭＵ４２を区別しない場合には、これらを「ＭＭＵ５」と表記する。
〔１－３〕一実施形態に係るＭＭＵの説明
図１０は、一実施形態に係るＭＭＵ５のＨＷ構成例を示す図である。図１０に示すように、ＭＭＵ５は、例示的に、制御部５１、タグ５２、及び、ＴＬＢ５３を備えてよい。なお、図１０に示す各構成及び各情報は、特に言及しない場合、図１、図３、図４又は図７に示す同名の構成又は情報と同様である。
制御部５１は、仮想アドレスを含む変換要求に応じて、タグ５２及びＴＬＢ５３に基づき仮想アドレスを物理アドレスに変換する変換処理を実行する。例えば、制御部５１は、変換要求元から変換要求及び変換情報を取得し、ＴＬＢプリフェッチ処理を含む変換処理を実行する。変換要求元は、例えば、プロセッサコア２１により実行されるプロセス、又は、ＩＯコントローラ４１が処理するパケット等が挙げられる。
タグ５２は、変換情報とＴＬＢ５３とを紐付けた情報を格納する記憶領域であり、各エントリ（タグエントリ）５２１には変換情報が設定される。タグ５２は、タグエントリ５２１が設定される第２記憶部の一例である。タグエントリ５２１は、仮想アドレスの第１ビット範囲と１以上のＴＬＢエントリ５３１とを対応付ける第２エントリの一例である。
なお、タグ５２のタグエントリ５２１とＴＬＢエントリ５３１とは、１対１、又は、図５及び図１０に例示するように、１対多で対応付けられてよい。
変換情報は、変換対象の仮想アドレス及び各変換要求元（例えば各プロセス等）に割り当てられたアドレス空間ＩＤを含んでよい。アドレス空間ＩＤは、変換要求の発行元に割り当てられるアドレス空間の識別情報の一例である。
ＴＬＢ５３は、仮想アドレス空間及び物理アドレス空間（図２参照）の間の対応関係を示す情報を格納する記憶領域であり、各エントリ（ＴＬＢエントリ）５３１には物理アドレスが設定される。ＴＬＢ５３は、１以上のＴＬＢエントリ５３１が設定される第１記憶部の一例である。ＴＬＢエントリ５３１は、仮想アドレスの第１ビット範囲と一致する物理アドレスを示す第１エントリの一例である。
ここで、一実施形態に係るＭＭＵ５は、ＴＬＢプリフェッチを実行するか否かの判定に用いられる情報をタグ５２に保持させる。これにより、ＭＭＵ５（コンピュータ１）は、ＲＰＴを省略することができ、ＨＷの回路量の増加を抑制できる。
図１１は、タグエントリ５２１の一例を示す図であり、図１２は、タグエントリ５２１の状態フィールドの状態遷移の一例を示す図である。図１１に示すように、タグエントリ５２１は、例示的に、エントリの“有効”又は“無効”を示すフラグ５２１ａ、変換情報５２１ｂ、前回ヒットしたＴＬＢ番号５２１ｃ、及び、状態５２１ｄの項目を含んでよい。
フラグ５２１ａは、タグエントリ５２１の有効又は無効を示す情報の一例である。例えば、フラグ５２１ａが“1”の場合はタグエントリ５２１が有効（又は無効）であることを示し、“0”の場合はタグエントリ５２１が無効（又は有効）であることを示してよい。
変換情報５２１ｂは、変換対象の仮想アドレス及び各変換要求元（例えば各プロセス等）に割り当てられたアドレス空間ＩＤを含んでよい。このように、タグエントリ５２１には、アドレス空間ＩＤを含む変換情報５２１ｂが含まれるため、制御部５１は、アドレス空間ＩＤごとにタグ５２のタグエントリ５２１を設定するといえる。
ＴＬＢ番号５２１ｃは、前回ＴＬＢヒットしたＴＬＢ５３の番号を示す。例えば、ＴＬＢ番号５２１ｃは、変換要求に含まれる変換情報を用いたタグ５２の検索においてヒットしたタグエントリ５２１に対応するＴＬＢ番号であってよい。タグエントリ５２１を示す番号（エントリ番号；タグ番号）は、ＴＬＢエントリ５３１を示す番号（ＴＬＢ番号）に対応してよい。例えば、タグ番号はＴＬＢ番号と一致してもよい。
１つのタグ番号が複数のＴＬＢ番号に対応する場合には、タグ番号は、複数のＴＬＢエントリ５３１の範囲を示してもよい。タグ番号が複数のＴＬＢエントリ５３１の範囲を示す場合、ＴＬＢ番号は、当該範囲内のＴＬＢエントリ５３１のインデックスであってもよく、一例として、仮想アドレスの下位ビット１４２（図６参照）が示す値であってもよい。換言すれば、ＴＬＢ番号５２１ｃは、ヒットしたタグエントリ５２１に対応する１以上のＴＬＢエントリ５３１のうちの、仮想アドレスに基づき特定される１つのＴＬＢエントリ５３１の識別番号の一例である。
状態５２１ｄは、タグエントリ５２１の状態を示す。例えば、状態５２１ｄは、図１２に示すように、「新規」、「プリフェッチ未実施」、及び、「プリフェッチ実施済」のステートを有してよい。「新規」は、タグエントリ５２１を新規登録したときの初期状態である。「プリフェッチ未実施」は、タグエントリ５２１に基づくＴＬＢプリフェッチが未実施の状態を示す。「プリフェッチ実施済」は、タグエントリ５２１に基づくＴＬＢプリフェッチが実施済みの状態を示す。
制御部５１は、ＴＬＢプリフェッチ処理において、ヒットしたＴＬＢ番号をタグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃに設定する。そして、制御部５１は、変換処理において今回ヒットしたＴＬＢ番号がタグエントリ５２１中の前回ヒットしたＴＬＢ番号５２１ｃよりも“1”以上増加している場合に、次のＴＬＢ５３の情報をプリフェッチする。
一例として、タグエントリ５２１とＴＬＢエントリ５３１とが１対ｎ（ｎは２以上の整数）で対応する場合において、制御部５１は、ｎの値に応じた数のＴＬＢエントリ５３１をプリフェッチしてよい。
なお、制御部５１は、今回ヒットしたＴＬＢ番号がタグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃと連続していない場合であっても、ＴＬＢ番号の値が前回よりも増加していれば、次のＴＬＢ５３の情報をプリフェッチしてよい。
例えば、ストライドアクセスが発生している場合、次回以降の変換要求では、今回ヒットしたＴＬＢ番号よりも大きいＴＬＢ番号に対応する仮想アドレスの変換が要求される可能性が高い。また、上述したように、ストライドアクセスでは、アクセス対象のアドレスが連続しない（所定サイズ置きのアクセスとなる）可能性がある。
そこで、制御部５１は、今回ヒットしたＴＬＢ番号が前回ヒットしたＴＬＢ番号５２１ｃよりも大きいことを、ストライドアクセスの発生の検出条件の１つとするのである。制御部５１は、ストライドアクセスの発生を検出すると、例えば、次のｎ個のＴＬＢエントリ５３１をプリフェッチする。これにより、制御部５１は、ＲＰＴよりも簡素な構成によって、ＭＭＵ５による変換処理時間の増加を抑制できる。
次に、図１３～図１５を参照して、制御部５１によるアドレス変換処理の一例を説明する。図１３～図１５は、制御部５１によるアドレス変換処理の動作例を説明するための図である。なお、図１３～図１５の説明では、タグエントリ５２１とＴＬＢエントリ５３１とが１対４（ｎ＝４）で対応する場合を例に挙げる。
なお、制御部５１は、変換要求元から仮想アドレス及び変換情報を含む変換要求を取得し、仮想アドレス及び変換情報に基づき、タグ５２を探索する。例えば、制御部５１は、仮想アドレスの上位ビット及びアドレス空間ＩＤに一致するタグエントリ５２１がタグ５２に存在するか否か（ＴＬＢヒットか否か）を判定する。
図１３に例示するように、変換要求に応じた変換処理でＴＬＢミスが発生した場合（矢印Ａ１参照）、制御部５１は、メインメモリ３から変換テーブルをフェッチする（矢印Ａ２参照）。制御部５１は、変換テーブルに基づく物理アドレス（例えば物理アドレスＡ）を変換要求元に応答する（矢印Ａ３参照）。
また、制御部５１は、変換テーブルに基づき、タグ５２及びＴＬＢ５３にそれぞれタグエントリ５２１及びＴＬＢエントリ５３１を登録する（矢印Ａ４及びＡ５参照）。なお、矢印Ａ３の処理と、矢印Ａ４及びＡ５の処理とは、いずれの処理が先に実行されてもよいし、少なくとも一部が並行して実行されてもよい。
図１３の例では、登録されるタグエントリ５２１として、変換情報５２１ｂには、４ページの仮想アドレス間で共通する上位ビットが格納される。４ページの仮想アドレスは、それぞれ物理アドレスＡ～Ｄに対応する。ＴＬＢ番号５２１ｃには、新規登録であるため値が設定されない。状態５２１ｄには、「新規」が設定される。このように、図１３の例では、制御部５１は、ＴＬＢエントリ５３１の物理アドレスＡ～Ｄに対応するタグエントリ５２１を登録する。
次に、図１４を参照して、図１３に続く変換要求に応じた変換処理でＴＬＢヒットとなった場合の変換処理の一例を説明する。図１４に示す変換処理は、第１仮想アドレスを含む第１変換要求に応じた第１変換処理の一例である。図１４では、変換処理において、タグ５２の探索により第１仮想アドレスの上位ビット１４１（図６参照）（及びアドレス空間ＩＤ）と一致するタグエントリ５２１がヒットした場合の処理について説明する。
図１４に例示するように、図１３に続く変換要求に応じた変換処理でＴＬＢヒットとなった場合（矢印Ｂ１参照）、制御部５１は、変換情報５２１ｂが示すＴＬＢエントリ５３１を参照する（矢印Ｂ２参照）。制御部５１は、ＴＬＢエントリ５３１から取得したエントリ内容の物理アドレス（例えば物理アドレスＢ）（矢印Ｂ３参照）を変換要求元に応答する（矢印Ｂ４参照）。
また、制御部５１は、タグエントリ５２１を更新する（矢印Ｂ５参照）。例えば、制御部５１は、タグエントリ５２１の状態５２１ｄを「プリフェッチ未実施」（図１４では「未実施」と表記）に更新し、矢印Ｂ３で取得したＴＬＢエントリ５３１を示すＴＬＢ番号“1”をＴＬＢ番号５２１ｃに設定する。なお、矢印Ｂ４の処理と、矢印Ｂ５の処理とは、いずれの処理が先に実行されてもよいし、少なくとも一部が並行して実行されてもよい。
このように、制御部５１は、ヒットしたタグエントリ５２１に対応する１以上のＴＬＢエントリ５３１のうちの、第１仮想アドレスに基づき特定される１つのＴＬＢエントリ５３１の識別番号を、ヒットしたタグエントリ５２１に設定する。
次に、図１５を参照して、図１４に続く変換要求に応じた変換処理でＴＬＢヒットとなった場合の変換処理の一例を説明する。図１５に示す変換処理は、第２仮想アドレスを含む第２変換要求に応じた第２変換処理の一例である。図１５では、変換処理において、タグ５２の探索により第２仮想アドレスの上位ビット１４１（図６参照）（及びアドレス空間ＩＤ）と一致するタグエントリ５２１であって、図１４の変換処理と同じタグエントリ５２１がヒットした場合の処理について説明する。
図１５に例示するように、図１４に続く変換要求に応じた変換処理でＴＬＢヒットとなった場合（矢印Ｃ１参照）、制御部５１は、変換情報５２１ｂが示すＴＬＢエントリ５３１を参照する（矢印Ｃ２参照）。制御部５１は、ＴＬＢエントリ５３１から取得したエントリ内容の物理アドレス（例えば物理アドレスＤ）（矢印Ｃ３参照）を変換要求元に応答する（矢印Ｃ４参照）。
また、制御部５１は、ＴＬＢヒットしたときのタグエントリ５２１の状態がプリフェッチの実施条件を満たす場合、プリフェッチを実施する。プリフェッチの実施条件は、例えば、以下の（ｉ）及び（ii）の双方を満たすことであってよい。
（ｉ）タグエントリ５２１の状態５２１ｄが「プリフェッチ未実施」を示すこと。
（ii）矢印Ｃ３で取得したＴＬＢエントリ５３１を示すＴＬＢ番号が、タグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃよりも大きいこと、換言すれば、ＴＬＢヒットしたＴＬＢエントリ番号が増加していること。
制御部５１は、タグエントリ５２１の状態がプリフェッチの実施条件を満たす場合、次のＴＬＢ５３の情報をプリフェッチする（矢印Ｃ５参照）。次のＴＬＢ５３の情報とは、例えば、今回ＴＬＢヒットしたＴＬＢエントリ５３１に続くＴＬＢエントリ５３１であって、未取得の１以上（例えばｎ個）の連続したＴＬＢエントリ５３１であってよい。
例えば、制御部５１は、下記式（１）に基づき、次のＴＬＢ５３の情報に対応する仮想アドレスを算出し、当該仮想アドレスに対応する変換テーブルをメインメモリ３からプリフェッチしてよい。
[プリフェッチ対象の仮想アドレス]
= [変換対象の仮想アドレス]
+ [ページサイズ] x [タグに対応するＴＬＢエントリ数] （１）
一例として、ページサイズが“4”ＫＢであり、タグ５２に対応するＴＬＢエントリ数（ｎ）が“4”である場合において、“0x1_0000”の仮想アドレスの変換処理でＴＬＢヒットし、プリフェッチが行なわれる場合を想定する。この場合、制御部５１は、“0x1_0000 + 0x10000 x 4” = “0x1_4000”の仮想アドレスに対応する、ｎ個のＴＬＢエントリ５３１を示す変換テーブルをプリフェッチしてよい。
図１５の例では、制御部５１は、物理アドレスＤに続く４つの物理アドレスＥ～Ｈに対応するＴＬＢエントリ５３１をプリフェッチしてよい。
なお、制御部５１は、プリフェッチを行なう際に、ＴＬＢヒットしたタグエントリ５２１の状態５２１ｄを「プリフェッチ実施済」（図１５では「実施済」と表記）に更新する。
このように、制御部５１は、第２仮想アドレスに基づき特定される１つのＴＬＢエントリ５３１のＴＬＢ番号がタグエントリ５２１に設定したＴＬＢ番号５２１ｃよりも大きい場合、プリフェッチを実行してよい。例えば、制御部５１は、ヒットしたタグエントリ５２１に対応付けられた１以上のＴＬＢエントリ５３１に続く１以上のＴＬＢエントリ５３１の情報をメインメモリ３から取得してよい。
制御部５１は、プリフェッチを行なうと、ＴＬＢミスが発生した際にフェッチを行なうときと同様に、変換テーブルに基づきタグ５２及びＴＬＢ５３を更新する（矢印Ｃ６及びＣ７参照）。
例えば、制御部５１は、図１５に示すように、物理アドレスＥ～Ｈに対応する４ページの仮想アドレス間で共通する上位ビットを変換情報５２１ｂに含むタグエントリ５２１を登録する。当該タグエントリ５２１は、ＴＬＢ番号５２１ｃに値が設定されず、状態５２１ｄに「新規」が設定される。当該タグエントリ５２１は、ＴＬＢ５３に追加される４つのＴＬＢエントリ５３１と対応付けられる。また、制御部５１は、物理アドレスＥ～Ｈに対応する４つのＴＬＢエントリ５３１をＴＬＢ５３に登録する。なお、矢印Ｃ４の処理と、矢印Ｃ５～Ｃ７の処理とは、いずれの処理が先に実行されてもよいし、少なくとも一部が並行して実行されてもよい。
なお、矢印Ｃ３で取得したＴＬＢエントリ５３１を示すＴＬＢ番号が、タグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃ以下である場合、制御部５１は、プリフェッチの実行を抑制してよい。この場合、制御部５１は、矢印Ｃ３で取得したＴＬＢエントリ５３１を示すＴＬＢ番号を、タグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃに設定（更新）してよい。
以上のように、一実施形態に係るＭＭＵ５によれば、ＴＬＢプリフェッチを実行するか否かの判定に用いられる情報をタグ５２に格納することで、ＲＰＴ等のＨＷを省略した上で、ストライドアクセスに対応するプリフェッチを実現できる。
また、一実施形態に係るタグ５２に追加されるＴＬＢ番号５２１ｃ及び状態５２１ｄは、数ビット程度のデータサイズである。従って、一実施形態に係る手法によれば、１エントリあたり数十～百ビット程度のデータサイズであるＲＰＴを追加する場合と比較して、ＨＷの物量の増加を抑制することができる。
さらに、一実施形態に係るタグ５２には、変換情報５２１ｂとして、変換要求元の一例であるプロセスを特定するＩＤ（アドレス空間ＩＤ）が含まれる。これにより、ＭＭＵ５は、複数の変換要求元、例えば複数のプロセス、又は、複数の送信元から送信された複数のパケットから、互いに異なるアドレス空間を対象とした変換要求を受信した場合にも、アドレス空間ＩＤごとに適切な変換処理を実行できる。
〔１－４〕動作例
次に、上述した一実施形態に係るコンピュータ１（ＭＭＵ５）の動作例を説明する。図１６は、一実施形態に係るＭＭＵ５によるＴＬＢプリフェッチ処理の動作例を説明するためのフローチャートである。
なお、図１６では、ＭＭＵ５におけるアドレス変換処理のうちのＴＬＢプリフェッチ処理に着目し、ＴＬＢヒット有無に応じたタグ５２及びＴＬＢ５３の更新処理、並びに、プリフェッチの実行可否の判定処理の動作例を示す。ＭＭＵ５は、図１６に例示するＴＬＢプリフェッチ処理に限らず、変換要求に応じたアドレスの変換結果の出力処理（図１３～図１５参照）等の、ＭＭＵ５における種々の処理を実行してよい。
図１６に例示するように、制御部５１は、取得した変換要求に含まれる変換情報によるタグ５２の検索で、ＴＬＢヒットが発生したか否かを判定する（ステップＳ１）。
ＴＬＢヒットが発生していない、換言すればＴＬＢミスが発生した場合（ステップＳ１でＮＯ）、制御部５１は、ミスしたＴＬＢ５３の情報をメインメモリ３からフェッチする（ステップＳ２）。制御部５１は、メインメモリ３からフェッチ（取得）した変換テーブルに基づき、タグ５２及びＴＬＢ５３にエントリを登録し（ステップＳ３）、ＴＬＢプリフェッチ処理が終了する。例えば、制御部５１は、ステップＳ３において、変換テーブルに基づき、状態５２１ｄが「新規」のタグエントリ５２１をタグ５２に登録し、タグエントリ５２１に対応する１以上の（ｎ個の）ＴＬＢエントリ５３１をＴＬＢ５３に登録する。
ＴＬＢヒットが発生した場合（ステップＳ１でＹＥＳ）、制御部５１は、ヒットしたタグエントリ５２１の状態５２１ｄがプリフェッチ「未実施」か否かを判定する（ステップＳ４）。
状態５２１ｄがプリフェッチ「未実施」ではない場合（ステップＳ４でＮＯ）、制御部５１は、状態５２１ｄが「新規」か否かを判定する（ステップＳ５）。状態５２１ｄが「新規」ではない、換言すればプリフェッチ「実施済」である場合（ステップＳ５でＮＯ）、ＴＬＢプリフェッチ処理が終了する。
状態５２１ｄが「新規」である場合（ステップＳ５でＹＥＳ）、今回のＴＬＢヒットは、タグエントリ５２１が登録されてから１回目のＴＬＢヒットである。この場合、制御部５１は、状態５２１ｄをプリフェッチ「未実施」に更新し（ステップＳ６）、タグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃを今回ヒットしたＴＬＢ番号に更新し（ステップＳ７）、ＴＬＢプリフェッチ処理が終了する。
ステップＳ４において、状態５２１ｄがプリフェッチ「未実施」である場合（ステップＳ４でＹＥＳ）、制御部５１は、今回ヒットしたＴＬＢ番号がタグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃよりも大きいか否かを判定する（ステップＳ８）。
今回ヒットしたＴＬＢ番号がタグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃ以下である場合（ステップＳ８でＮＯ）、処理がステップＳ７に移行する。
今回ヒットしたＴＬＢ番号がタグエントリ５２１の前回ヒットしたＴＬＢ番号５２１ｃよりも大きい場合（ステップＳ８でＹＥＳ）、制御部５１は、次のＴＬＢ５３の情報をメインメモリ３からプリフェッチする。また、制御部５１は、タグエントリ５２１の状態５２１ｄをプリフェッチ「実施済」に更新し（ステップＳ９）、ＴＬＢプリフェッチ処理が終了する。なお、制御部５１は、プリフェッチにより変換テーブルを取得すると、ステップＳ３と同様に、変換テーブルに基づき、タグ５２及びＴＬＢ５３にそれぞれタグエントリ５２１及びＴＬＢエントリ５３１を登録する。
〔２〕その他
上述した一実施形態に係る技術は、以下のように変形、変更して実施することができる。
例えば、一実施形態では、ｎ＝“4”として、１つのタグエントリ５２１が４つのＴＬＢエントリ５３１に対応するものとしたが、これに限定されるものではなく、ｎは“4”以外の値であってもよい。
〔３〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、
前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部と、
前記仮想アドレスを含む変換要求に応じて、前記第１記憶部及び前記第２記憶部に基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行する制御部とを備え、
前記制御部は、
第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報をメモリから取得する、
メモリ管理ユニット。
（付記２）
前記制御部は、前記メモリから取得した前記情報に基づき、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリを前記第１記憶部に設定し、前記設定した１以上の第１エントリに対応付けた第２エントリを前記第２記憶部に設定する、
付記１に記載のメモリ管理ユニット。
（付記３）
前記制御部は、前記第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号以下である場合、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号を前記第２エントリに設定する、
付記１又は付記２に記載のメモリ管理ユニット。
（付記４）
前記変換要求は、前記仮想アドレスと、前記変換要求の発行元に割り当てられるアドレス空間の識別情報とを含み、
前記制御部は、
前記識別情報ごとに前記第２記憶部の前記第２エントリを設定し、
前記変換処理において、前記変換要求に含まれる識別情報と、前記仮想アドレスとに基づき、前記第２記憶部を探索する、
付記１～付記３のいずれか１項に記載のメモリ管理ユニット。
（付記５）
前記第１ビット範囲は、前記仮想アドレスの上位所定数のビット範囲であり、
前記識別番号は、前記仮想アドレスにおける前記第１ビット範囲に続く所定数のビット範囲が示す値である、
付記１～付記４のいずれか１項に記載のメモリ管理ユニット。
（付記６）
メモリ管理ユニットの制御部が、
仮想アドレスを含む変換要求に応じて、前記仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部とに基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行し、
第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報をメモリから取得する、
処理を実行する、メモリ管理方法。
（付記７）
前記制御部が、前記メモリから取得した前記情報に基づき、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリを前記第１記憶部に設定し、前記設定した１以上の第１エントリに対応付けた第２エントリを前記第２記憶部に設定する、
処理を実行する、付記６に記載のメモリ管理方法。
（付記８）
前記制御部が、前記第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号以下である場合、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号を前記第２エントリに設定する、
処理を実行する、付記６又は付記７に記載のメモリ管理方法。
（付記９）
前記変換要求は、前記仮想アドレスと、前記変換要求の発行元に割り当てられるアドレス空間の識別情報とを含み、
前記制御部が、
前記識別情報ごとに前記第２記憶部の前記第２エントリを設定し、
前記変換処理において、前記変換要求に含まれる識別情報と、前記仮想アドレスとに基づき、前記第２記憶部を探索する、
処理を実行する、付記６～付記８のいずれか１項に記載のメモリ管理方法。
（付記１０）
前記第１ビット範囲は、前記仮想アドレスの上位所定数のビット範囲であり、
前記識別番号は、前記仮想アドレスにおける前記第１ビット範囲に続く所定数のビット範囲が示す値である、
付記６～付記９のいずれか１項に記載のメモリ管理方法。
（付記１１）
メモリと、
仮想アドレスを前記メモリ上の物理アドレスに変換するメモリ管理ユニットと、を備え、
前記メモリ管理ユニットは、
仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、
前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部と、
前記仮想アドレスを含む変換要求に応じて、前記第１記憶部及び前記第２記憶部に基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行する制御部とを備え、
前記制御部は、
第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報を前記メモリから取得する、
情報処理装置。
（付記１２）
前記制御部は、前記メモリから取得した前記情報に基づき、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリを前記第１記憶部に設定し、前記設定した１以上の第１エントリに対応付けた第２エントリを前記第２記憶部に設定する、
付記１１に記載の情報処理装置。
（付記１３）
前記制御部は、前記第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号以下である場合、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号を前記第２エントリに設定する、
付記１１又は付記１２に記載の情報処理装置。
（付記１４）
前記変換要求は、前記仮想アドレスと、前記変換要求の発行元に割り当てられるアドレス空間の識別情報とを含み、
前記制御部は、
前記識別情報ごとに前記第２記憶部の前記第２エントリを設定し、
前記変換処理において、前記変換要求に含まれる識別情報と、前記仮想アドレスとに基づき、前記第２記憶部を探索する、
付記１１～付記１３のいずれか１項に記載の情報処理装置。
（付記１５）
前記第１ビット範囲は、前記仮想アドレスの上位所定数のビット範囲であり、
前記識別番号は、前記仮想アドレスにおける前記第１ビット範囲に続く所定数のビット範囲が示す値である、
付記１１～付記１４のいずれか１項に記載の情報処理装置。
（付記１６）
前記メモリへのアクセスを行なうプロセッサを備え、
前記メモリ管理ユニットは、前記プロセッサに備えられる、
付記１１～付記１５のいずれか１項に記載の情報処理装置。
（付記１７）
前記メモリへのアクセスを行なうＩＯ（Input / Output）装置を備え、
前記メモリ管理ユニットは、前記ＩＯ装置に備えられる、
付記１１～付記１６のいずれか１項に記載の情報処理装置。
１ コンピュータ
２ プロセッサ
２１ プロセッサコア
２２ プロセッサＭＭＵ
３ メインメモリ
４ ＩＯ装置
４１ ＩＯコントローラ
４２ ＩＯＭＭＵ
５ ＭＭＵ
５１ 制御部
５２ タグ
５２１ タグエントリ
５２１ａ 有効／無効フラグ
５２１ｂ 変換情報
５２１ｃ 前回ヒットしたＴＬＢ番号
５２１ｄ 状態
５３ ＴＬＢ
５３１ ＴＬＢエントリ

Claims (7)

  1. 仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、
    前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部と、
    前記仮想アドレスを含む変換要求に応じて、前記第１記憶部及び前記第２記憶部に基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行する制御部とを備え、
    前記制御部は、
    第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
    第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報をメモリから取得する、
    メモリ管理ユニット。
  2. 前記制御部は、前記メモリから取得した前記情報に基づき、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリを前記第１記憶部に設定し、前記設定した１以上の第１エントリに対応付けた第２エントリを前記第２記憶部に設定する、
    請求項１に記載のメモリ管理ユニット。
  3. 前記制御部は、前記第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号以下である場合、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号を前記第２エントリに設定する、
    請求項１又は請求項２に記載のメモリ管理ユニット。
  4. 前記変換要求は、前記仮想アドレスと、前記変換要求の発行元に割り当てられるアドレス空間の識別情報とを含み、
    前記制御部は、
    前記識別情報ごとに前記第２記憶部の前記第２エントリを設定し、
    前記変換処理において、前記変換要求に含まれる識別情報と、前記仮想アドレスとに基づき、前記第２記憶部を探索する、
    請求項１～請求項３のいずれか１項に記載のメモリ管理ユニット。
  5. 前記第１ビット範囲は、前記仮想アドレスの上位所定数のビット範囲であり、
    前記識別番号は、前記仮想アドレスにおける前記第１ビット範囲に続く所定数のビット範囲が示す値である、
    請求項１～請求項４のいずれか１項に記載のメモリ管理ユニット。
  6. メモリ管理ユニットの制御部が、
    仮想アドレスを含む変換要求に応じて、前記仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部とに基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行し、
    第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
    第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報をメモリから取得する、
    処理を実行する、メモリ管理方法。
  7. メモリと、
    仮想アドレスを前記メモリ上の物理アドレスに変換するメモリ管理ユニットとを備え、
    前記メモリ管理ユニットは、
    仮想アドレスの第１ビット範囲と一致する物理アドレスを示す１以上の第１エントリが設定される第１記憶部と、
    前記仮想アドレスの前記第１ビット範囲と前記１以上の第１エントリとを対応付ける第２エントリが設定される第２記憶部と、
    前記仮想アドレスを含む変換要求に応じて、前記第１記憶部及び前記第２記憶部に基づき前記仮想アドレスを前記物理アドレスに変換する変換処理を実行する制御部とを備え、
    前記制御部は、
    第１仮想アドレスを含む第１変換要求に応じた第１変換処理において、前記第２記憶部の探索により前記第１仮想アドレスの前記第１ビット範囲と一致する第２エントリがヒットした場合、ヒットした前記第２エントリに対応する１以上の第１エントリのうちの、前記第１仮想アドレスに基づき特定される１つの第１エントリの識別番号を、前記ヒットした第２エントリに設定し、
    第２仮想アドレスを含む第２変換要求に応じた第２変換処理において、前記第２記憶部の探索により前記第１変換処理と同じ第２エントリがヒットし、且つ、前記第２仮想アドレスに基づき特定される１つの第１エントリの識別番号が前記第２エントリに設定した識別番号よりも大きい場合、前記ヒットした第２エントリに対応付けられた１以上の第１エントリに続く１以上の第１エントリの情報を前記メモリから取得する、
    情報処理装置。
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