JP2023066387A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】別のマスクを使用せずに、上部パターニングの際にイオン注入工程を行って自己整列方式で選択素子層を形成し、工程難易度を低め、スケーラビリティを確保できる半導体装置及びその製造方法を提供する。【解決手段】一実施形態に係る半導体装置は、第１の配線１１０と、第１の配線１１０上に第１の配線１１０と離間して配置される第２の配線１３０と、第１の配線１１０と第２の配線１３０との間に配置される可変抵抗層１２２と、可変抵抗層１２２と第２の配線１３０との間に配置される選択素子層１２４と、第１の配線１１０の露出された上部と、可変抵抗層１２２及び選択素子層１２４の側壁に配置される選択素子マトリックス層１２４Ａと、選択素子マトリックス層１２４Ａ上に形成され、貫通孔を含む層間絶縁層１４０とを備えることができ、選択素子層１２４は、選択素子マトリックス層１２４Ａと同じ絶縁物質及びドーパントを含むことができる。【選択図】図１Ｂ

Description

本特許文献は、メモリ回路または装置と、半導体装置におけるこれらの応用に関する。
近年、電子機器の小型化、低電力化、高性能化、多様化などによって、コンピュータ、携帯用通信機器など、様々な電子機器で情報を格納できる半導体装置が求められており、これについての研究が進まれている。このような半導体装置では、印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングする特性を利用してデータを格納できる半導体装置、例えば、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。
本発明の実施形態等が解決しようとする課題は、別のマスクを使用せずに、上部パターニングの際にイオン注入工程を行って自己整列（ｓｅｌｆ ａｌｉｇｎ）方式で選択素子層を形成し、工程難易度を低め、スケーラビリティ（ｓｃａｌａｂｉｌｉｔｙ）を確保できる半導体装置及びその製造方法を提供することにある。
上記の課題を解決するための本発明の一実施形態に係る半導体装置は、第１の配線と、前記第１の配線上に前記第１の配線と離間して配置される第２の配線と、前記第１の配線と前記第２の配線との間に配置される可変抵抗層と、前記可変抵抗層と前記第２の配線との間に配置される選択素子層と、前記第１の配線の露出された上部と、前記可変抵抗層及び前記選択素子層の側壁に配置される選択素子マトリックス層と、前記選択素子マトリックス層上に形成され、貫通孔を含む層間絶縁層とを備えることができ、前記選択素子層は、前記選択素子マトリックス層と同じ絶縁物質及びドーパントを含むことができる。
また、前記課題を解決するための本発明の一実施形態に係る半導体装置の製造方法は、基板上に第１の配線及び可変抵抗層を形成するステップと、前記第１の配線及び前記可変抵抗層上に選択素子マトリックス層をコンフォーマルに形成するステップと、前記選択素子マトリックス層上に層間絶縁層を形成するステップと、前記層間絶縁層内に、前記選択素子マトリックス層を露出させる貫通孔を形成するステップと、イオン注入工程によりドーパントを導入して、自己整列方式により前記貫通孔下部の前記選択素子マトリックス層を選択素子層に変換させるステップとを含むことができる。
上述した本発明の実施形態等に係る半導体装置の製造方法によれば、別のマスクを使用せずに、上部パターニングの際にイオン注入工程を行って自己整列方式で選択素子層を形成し、工程難易度を低め、スケーラビリティを確保できる。
また、本発明の実施形態等に係る半導体装置の製造方法によれば、可変抵抗層と選択素子層とを別個に形成するので、それぞれの工程による集積損傷（ｉｎｔｅｇｒａｔｉｏｎ ｄａｍａｇｅ）を防止できる。
本発明の実施形態等に係る半導体装置を示す図である。 本発明の実施形態等に係る半導体装置を示す図である。 可変抵抗層に含まれるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造の一例を示す図である。 本発明の一実施形態に係る半導体装置の形成方法を説明するための工程断面図である。 本発明の一実施形態に係る半導体装置の形成方法を説明するための工程断面図である。 本発明の一実施形態に係る半導体装置の形成方法を説明するための工程断面図である。 本発明の一実施形態に係る半導体装置の形成方法を説明するための工程断面図である。 本発明の一実施形態に係る半導体装置の形成方法を説明するための工程断面図である。 本発明の一実施形態に係る半導体装置の形成方法を説明するための工程断面図である。 本発明の他の実施形態に係る半導体装置を示す図である。 本発明の他の実施形態に係る半導体装置を示す図である。
以下では、添付された図面を参照して様々な実施形態が詳細に説明される。
図面は、必ずしも一定の割合で図示されたものとはいえず、いくつかの例示において、実施形態等の特徴を明確に見せるために図面に示された構造物のうち、少なくとも一部の比例は誇張されることもできる。図面または詳細な説明に２つ以上の層を有する多層構造物が開示された場合、図示されたような層等の相対的な位置関係や配列順序は、特定実施形態を反映するだけであり、本発明がこれに限定されるものではなく、層等の相対的な位置関係や配列順序は変わることもできる。また、多層構造物の図面または詳細な説明は、特定多層構造物に存在する全ての層を反映しないこともできる（例えば、図示された２つの層の間に１つ以上の追加層が存在することもできる）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成され得ることを表すだけでなく、１つ以上の他の層が第１層と第２層との間または第１層と基板との間に存在する場合も表すことができる。
図１Ａ及び図１Ｂは、本発明の一実施形態に係る半導体装置を示す図である。図１Ａは、斜視図を示し、図１Ｂは、図１ＡのＡ－Ａ’線に沿った断面図を示す。
図１Ａ及び図１Ｂに示すように、本実施形態に係る半導体装置は、基板１００上に形成され、第１の方向に延びる第１の配線１１０、第１の配線１１０上に位置し、第１の方向と交差する第２の方向に延びる第２の配線１３０、及び第１の配線１１０と第２の配線１３０との間でこれらのそれぞれの交差点に配置されるメモリセル１２０を備えるクロスポイント構造を有することができる。
基板１００は、半導体物質、例えば、シリコンなどを含むことができる。基板１００内には、要求される所定の下部構造物（図示せず）が形成され得る。例えば、下部構造物は、基板１００上に形成される第１の配線１１０及び／又は第２の配線１３０を制御するために電気的に連結される駆動回路（図示せず）を含むことができる。
第１の配線１１０及び第２の配線１３０は、メモリセル１２０と接続して、メモリセル１２０に電圧または電流を伝達することによりメモリセル１２０を駆動させることができる。第１の配線１１０及び第２の配線１３０のいずれか１つは、ワードラインとして、他の１つは、ビットラインとして機能することができる。第１の配線１１０及び第２の配線１３０は、導電物質を含む単一膜構造または多重膜構造を有することができる。導電物質の例は、金属、金属窒化物、導電性炭素物質、またはその組み合わせを含むことができるが、これに制限されるものではない。例えば、第１の配線１１０及び第２の配線１３０は、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉛（Ｐｂ）、タングステン窒化物（ＷＮ）、タングステンシリサイド（ＷＳｉ）、チタニウム窒化物（ＴｉＮ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、タンタル窒化物（ＴａＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、炭素（Ｃ）、シリコンカーバイド（ＳｉＣ）、シリコンカーボン窒化物（ＳｉＣＮ）、またはその組み合わせを含むことができる。
メモリセル１２０は、第１の配線１１０と第２の配線１３０との交差領域と重なるように、第１の方向及び第２の方向に沿ってマトリックス形態で配列されることができる。本実施形態において、メモリセル１２０は、第１の配線１１０と第２の配線１３０との交差領域以下のサイズを有するが、他の実施形態において、メモリセル１２０は、この交差領域より大きいサイズを有することもできる。
第１の配線１１０、第２の配線１３０、及びメモリセル１２０の間の空間は、絶縁物質１４０で埋め込まれることができる。
メモリセル１２０は、積層構造を含むことができ、積層構造は、下部電極層１２１、可変抵抗層１２２、中間電極層１２３、選択素子層１２４、及び上部電極層１２５を備えることができる。
下部電極層１２１は、第１の配線１１０と可変抵抗層１２２との間に形成されることができる。下部電極層１２１は、メモリセル１２０の最下部に位置し、第１の配線１１０と電気的に連結されて、第１の配線１１０とメモリセル１２０との間の電流または電圧の伝達通路として機能することができる。中間電極層１２３は、可変抵抗層１２２と選択素子層１２４との間に位置し、これらを物理的に区分しながらこれらを電気的に接続させる役割をすることができる。上部電極層１２５は、メモリセル１２０の最上部に位置して、第２の配線１３０とメモリセル１２０との間の電流または電圧の伝達通路として機能することができる。
下部電極層１２１、中間電極層１２３、及び上部電極層１２５は、様々な導電物質、例えば、金属、金属窒化物、導電性炭素物質、またはこれらの組み合わせなどを含む単一膜構造または多重膜構造を有することができる。例えば、下部電極層１２１、中間電極層１２３、及び上部電極層１２５は、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉛（Ｐｂ）、タングステン窒化物（ＷＮ）、タングステンシリサイド（ＷＳｉ）、チタニウム窒化物（ＴｉＮ）、チタニウムシリコン窒化物（ＴｉＳｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、タンタル窒化物（ＴａＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、炭素（Ｃ）、シリコンカーバイド（ＳｉＣ）、シリコンカーボン窒化物（ＳｉＣＮ）、またはその組み合わせを含むことができる。 下部電極層１２１、中間電極層１２３、及び上部電極層１２５は、同じ物質で形成されるか、または互いに異なる物質で形成されることができる。
下部電極層１２１、中間電極層１２３、及び上部電極層１２５は、同じ厚みを有するか、または互いに異なる厚みを有することができる。
下部電極層１２１、中間電極層１２３、及び上部電極層１２５のうち、少なくとも１つは省略されることができる。
可変抵抗層１２２は、上端及び下端を介して印加される電圧または電流によって互いに異なる抵抗状態の間でスイッチングすることで、互いに異なるデータを格納する機能をすることができる。可変抵抗層１２２は、ＲＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＭＲＡＭなどに利用される転移金属酸化物、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）系物質などのような金属酸化物、カルコゲニド（ｃｈａｌｃｏｇｅｎｉｄｅ）系物質などのような相変化物質、強誘電物質、強磁性物質などを含むことができる。可変抵抗層１２２は、単一膜構造を有するか、または２つ以上の膜の組み合わせで可変抵抗特性を表す多重膜構造を有することができる。しかし、本実施形態がこれに限定されるものではなく、メモリセル１２０は、可変抵抗層１２２の代わりに、様々な方式で互いに異なるデータを格納できる他のメモリ層を備えることもできる。
一実施形態において、可変抵抗層１２２は、ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造を含むことができる。これについては、図１Ｃを参照して説明する。
図１Ｃは、可変抵抗層１２２に含まれるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）構造を示す図である。
可変抵抗層１２２は、変更可能な磁化方向を有する自由層１３と、固定された磁化方向を有する固定層１５と、前記自由層１３と前記固定層１５との間に介在されるトンネルバリア層１４とを備えるＭＴＪ構造を含むことができる。
自由層１３は、変更可能な磁化方向を有することによって互いに異なるデータを格納できる層であって、ストレージ層（ｓｔｏｒａｇｅ ｌａｙｅｒ）などとも呼ばれることができる。自由層１３は、相違した磁化方向の１つ、または相違した電子スピン方向の１つを有することができ、ＭＴＪ構造で自由層１３の極性（ｐｏｌａｒｉｔｙ）を切り換えて、抵抗値が変化され得る。一部実施形態において、自由層１３の極性は、ＭＴＪ構造に対する電圧または電流信号（例えば、特定閾値以上の駆動電流）を印加するとき、変化または反転される。自由層１３の極性変化によって自由層１３及び固定層１５は、互いに異なる磁化方向または互いに異なる電子のスピン方向を有するようになることで、可変抵抗素子１００が互いに異なるデータを格納するか、または互いに異なるデータビットを表すことができる。自由層１３の磁化方向は、自由層１３、トンネルバリア層１４、及び固定層１５の表面に実質的に垂直であることができる。すなわち、自由層１３の磁化方向は、自由層１３、トンネルバリア層１４、及び固定層１５の積層方向に実質的に平行であることができる。したがって、自由層１３の磁化方向は、上から下へ向かう方向及び下から上へ向かう方向の間で可変されることができる。このような自由層１３の磁化方向の変化は、印加された電流または電圧により生成されるスピン伝達トルクにより誘導されることができる。
自由層１３は、強磁性物質を含む単一膜または多重膜構造を有することができる。例えば、自由層１３は、Ｆｅ、Ｎｉ、またはＣｏを主成分とする合金、例えば、Ｆｅ－Ｐｔ合金、Ｆｅ－Ｐｄ合金、Ｃｏ－Ｐｄ合金、Ｃｏ－Ｐｔ合金、Ｆｅ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｐｔ合金、Ｃｏ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｂ合金などを含むか、または金属からなる積層構造、例えば、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄなどの積層構造を含むことができる。
トンネルバリア層１４は、データ読み取り及びデータ書き込み動作の両方で電子のトンネリングを可能にすることができる。新しいデータを格納するための書き込み動作の際、高い書き込み電流（ｗｒｉｔｅ ｃｕｒｒｅｎｔ）がトンネルバリア層１４を介して流れるようになり、自由層１３の磁化方向を変化させて新しいデータビットを書き込むために、ＭＴＪの抵抗状態を変化させることができる。読み取り動作の際、低い読み取り電流（ｒｅａｄｉｎｇ ｃｕｒｒｅｎｔ）がトンネルバリア層１４を介して流れるようになり、自由層１３の磁化方向を変化させずに、自由層１３の既存磁化方向によるＭＴＪの既存抵抗状態を測定して、ＭＴＪに格納されたデータビットを読み取ることができる。トンネルバリア層１４は、絶縁性の酸化物、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＲｕＯ２、Ｂ２Ｏ３などの酸化物を含むことができる。
固定層１５は、固定された磁化方向を有することができ、このような固定された磁化方向は、自由層１３の磁化方向が変わる間、変化しない。固定層１５は、基準層（ｒｅｆｅｒｅｎｃｅ ｌａｙｅｒ）などとも呼ばれることができる。一部実施形態において、固定層１５は、上から下へ向かう磁化方向に固定されることができる。一部実施形態において、固定層１５は、下から上へ向かう磁化方向に固定されることができる。
固定層１５は、強磁性物質を含む単一膜または多重膜構造を有することができる。例えば、固定層１５は、Ｆｅ、Ｎｉ、またはＣｏを主成分とする合金、例えば、Ｆｅ－Ｐｔ合金、Ｆｅ－Ｐｄ合金、Ｃｏ－Ｐｄ合金、Ｃｏ－Ｐｔ合金、Ｆｅ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｐｔ合金、Ｃｏ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｂ合金などを含むか、または金属からなる積層構造、例えば、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄなどの積層構造を含むことができる。
可変抵抗層１２２に電圧または電流が印加されれば、スピン伝達トルクにより自由層１３の磁化方向が可変され得る。自由層１３と固定層１５との磁化方向が互いに平行な場合、可変抵抗層１２２は、低抵抗状態にあることができ、例えば、デジタルデータビット「０」を表すことができる。逆に、自由層１３の磁化方向と固定層１５の磁化方向とが互いに反平行な場合、可変抵抗層１２２は、高抵抗状態にあることができ、例えば、デジタルデータビット「１」を表すことができる。一部実施形態において、可変抵抗層１２２は、自由層１３と固定層１５との磁化方向が互いに平行であるとき、データビット「１」を格納し、自由層１３と固定層１５との磁化方向が互いに反平行であるとき、データビット「０」を格納するように構成されることができる。
可変抵抗層１２２は、ＭＴＪ構造に加えて、ＭＴＪ構造の特性や工程過程を改善するための様々な用途を有する層をさらに備えることができる。例えば、可変抵抗層１２２は、バッファ層１１、下部層１２、スペーサ層１６、磁気補正層１７、及びキャッピング層１８をさらに備えることができる。
下部層１２は、自由層１３の下で自由層１３の底面と直接接触しながら、自由層１３の垂直磁気異方性を向上させる役割を果たすことができる。下部層１２は、金属、金属合金、金属窒化物、または金属酸化物の１つ以上を含む単一膜構造または多重膜構造を有することができる。一実施形態において、下部層１２は、金属窒化物を含む単一膜または多重膜構造を有することができる。例えば、下部層１２は、ＴａＮ、ＡｌＮ、ＳｉＮ、ＴｉＮ、ＶＮ、ＣｒＮ、ＧａＮ、ＧｅＮ、ＺｒＮ、ＮｂＮ、ＭｏＮ、またはＨｆＮの１つ以上を含むことができる。
バッファ層１１は、下部層１２の下に形成されて、上部に位置する層等の結晶成長を助けることができ、結果として、自由層１３の垂直磁気異方性を一層向上させることができる。バッファ層１１は、単一金属、金属合金、金属窒化物、金属酸化物など、様々な導電物質を含む単一膜構造または多重膜構造を有することができる。また、バッファ層１１は、下部電極（図示せず）と下部層１２との格子定数の不一致を解消するために、下部電極（図示せず）と整合性の優れた物質で形成することができる。例えば、バッファ層１１は、タンタル（Ｔａ）を含むことができる。
スペーサ層１６は、固定層１５と磁気補正層１７との間に介在されて、これらの間のバッファ役割を果たしながら、磁気補正層１７の特性を向上させる役割をすることができる。スペーサ層１６は、Ｒｕなどのような貴金属を含むことができる。
磁気補正層１７は、固定層１５により生成される漂遊磁界の影響を相殺または減少させる機能をすることができる。このような場合、固定層１５により生成される漂遊磁界が自由層１３に及ぼす影響が減少して、自由層１３での偏向磁場が減少しうる。すなわち、磁気補正層１７により、固定層１５からの漂遊磁界に起因する自由層１３の磁化反転特性（ヒステリシス曲線）のシフトが無効化され得る。このために、磁気補正層１７は、固定層１５の磁化方向と反平行な磁化方向を有することができる。本実施形態において、固定層１５が上から下へ向かう磁化方向を有する場合、磁気補正層１７は、下から上へ向かう磁化方向を有することができる。逆に、固定層１５が下から上へ向かう磁化方向を有する場合、磁気補正層１７は、上から下へ向かう磁化方向を有することができる。磁気補正層１７は、スペーサ層１６を介して固定層１５と反磁***換結合されて、ＳＡＦ（ｓｙｎｔｈｅｔｉｃ ａｎｔｉ－ｆｅｒｒｏｍａｇｎｅｔ）構造を形成できる。磁気補正層１７は、強磁性物質を含む単一膜構造または多重膜構造を有することができる。
本実施形態において、磁気補正層１７は、固定層１５の上に存在するが、磁気補正層１７の位置は様々に変形されることができる。例えば、磁気補正層１７は、ＭＴＪ構造の下に位置することができる。または、例えば、磁気補正層１７は、ＭＴＪ構造と別にパターニングされながら、ＭＴＪ構造の上、下、または横に配置されることができる。
キャッピング層１８は、可変抵抗層１２２を保護する役割をすることができる。キャッピング層１８は、金属など、様々な導電物質、またはオキサイドなどを含むことができる。特に、キャッピング層１８は、層内のピンホール（ｐｉｎ ｈｏｌｅ）が少なく、湿式及び／又は乾式エッチングに対する抵抗性が大きい金属系物質で形成されることができる。例えば、キャッピング層１８は、Ｒｕなどのような貴金属を含むことができる。
キャッピング層１８は、単一膜構造または多重膜構造を有することができる。一実施形態において、キャッピング層１８は、オキサイド、金属、及びその組み合わせを含む多重膜構造を有することができ、例えば、オキサイド層／第１の金属層／第２の金属層からなる多重膜構造を有することができる。
一実施形態において、固定層１５と磁気補正層１７との間の格子構造差及び格子ミスマッチを解消するための物質層（図示せず）が固定層１５と磁気補正層１７との間に介在され得る。例えば、このような物質層は、非晶質であることができ、さらに、導電性物質、例えば、金属、金属窒化物、金属酸化物などを含むことができる。
選択素子層１２４は、可変抵抗層１２２への接近を制御する機能をすることができる。このために、選択素子層１２４は、印加される電圧または電流の大きさによって電流の流れを調整する特性、すなわち、印加される電圧または電流の大きさが所定閾値以下である場合には電流をほとんど流さず、所定閾値を超過すれば、印加される電圧または電流の大きさに実質的に比例して急激に増加する電流を流す特性を有することができる。このような選択素子層１２４では、ＮｂＯ２、ＴｉＯ２、ＶＯ２、ＷＯ２などのようなＭＩＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ）素子、ＺｒＯ２（Ｙ２Ｏ３）、Ｂｉ２Ｏ３－ＢａＯ、（Ｌａ２Ｏ３）ｘ（ＣｅＯ２）１－ｘなどのようなＭＩＥＣ（Ｍｉｘｅｄ Ｉｏｎ－Ｅｌｅｃｔｒｏｎ Ｃｏｎｄｕｃｔｉｎｇ）素子、Ｇｅ２Ｓｂ２Ｔｅ５、Ａｓ２Ｔｅ３、Ａｓ２、Ａｓ２Ｓｅ３などのように、カルコゲニド（ｃｈａｌｃｏｇｅｎｉｄｅ）系物質を含むＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ）素子、その他、シリコン酸化物、シリコン窒化物、金属酸化物など、様々な絶縁物質からなりつつ、薄い厚みを有することによって特定電圧または電流下で電子のトンネリングを許容するトンネリング絶縁層などが用いられ得る。選択素子層１２４は、単一膜構造を有するか、または２つ以上の膜の組み合わせで選択素子特性を表す多重膜構造を有することができる。
一実施形態において、選択素子層１２４は、閾値スイッチング動作を行うように構成されることができる。閾値スイッチング動作は、選択素子層１２４に外部電圧をスイープ（ｓｗｅｅｐ）しながら印加するとき、選択素子層１２４が次のようなターンオン及びターンオフ状態を順次実現することを表すことができる。ターンオン状態の実現は、初期状態で選択素子層１２４に電圧の絶対値を順次増加させながらスイープするとき、所定の第１の閾値電圧以上で動作電流が非線形的に増加する現象が発生することによって達成されることができる。ターンオフ状態の実現は、選択素子層１２４がターンオンされた状態で選択素子層１２４に印加される電圧の絶対値を再度順次減少させるとき、所定の第２の閾値電圧未満で動作電流が非線形的に減少する現象が発生することによって達成されることができる。
一実施形態において、選択素子層１２４は、ドーパントがドーピングされた絶縁物質を含むことができる。一実施形態において、選択素子層１２４は、ドーパントがドーピングされた酸化物、窒化物、酸窒化物、またはその組み合わせを含むことができる。一例として、酸化物、窒化物、酸窒化物、またはその組み合わせは、シリコン酸化物、チタニウム酸化物、アルミニウム酸化物、タングステン酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ酸化物、シリコン窒化物、チタニウム窒化物、アルミニウム窒化物、タングステン窒化物、ハフニウム窒化物、タンタル窒化物、ニオブ窒化物、シリコン酸窒化物、チタニウム酸窒化物、アルミニウム酸窒化物、タングステン酸窒化物、ハフニウム酸窒化物、タンタル酸窒化物、ニオブ酸窒化物、またはその組み合わせを含むことができる。選択素子層１２４にドーピングされるドーパントは、ｎ型またはｐ型ドーパントを含むことができ、イオン注入工程により導入されることができる。ドーパントは、例えば、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）からなる群より選ばれる１種以上を含むことができる。一例として、選択素子層１２４は、ＡｓまたはＧｅがドーピングされたシリコン酸化物を含むことができる。
通常、選択素子層１２４と可変抵抗層１２２とは、それぞれの物質層を蒸着した後、パターニング工程を介してエッチングすることにより形成されることができる。このとき、選択素子層１２４は、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ、ＲＩＥ）によりパターニングされることができ、可変抵抗層１２２は、イオンビームエッチング（Ｉｏｎ Ｂｅａｍ Ｅｔｃｈ、ＩＢＥ）によりパターニングされることができる。選択素子層１２４と可変抵抗層１２２とに適用されるエッチング方式が相違するので、それぞれのエッチング工程の際、他の素子の保護のために別にパッシベーション（ｐａｓｓｉｖａｔｉｏｎ）工程が必要である。しかし、選択素子層１２４と可変抵抗層１２２との両方に適した物質及び工程を探し難く、集積（ｉｎｔｅｇｒａｔｉｏｎ）過程に多くのリソース（ｒｅｓｏｕｒｃｅ）が必要であり、過程が複雑になる。このような複雑な集積過程にもかかわらず、各素子に対する集積損傷（ｉｎｔｅｇｒａｔｉｏｎ ｄａｍａｇｅ）が累積されており、減少する工程マージン（ｍａｒｇｉｎ）のため、大きいアレイ拡張及びスケールダウン（ｓｃａｌｅ－ｄｏｗｎ）に大きい困難がある。
このような問題点を解決するために、本実施形態においては、選択素子層１２４形成の際、別のパターニング工程を行わずに、上部パターニングの際にイオン注入工程を行って自己整列（ｓｅｌｆ ａｌｉｇｎ）方式により選択素子層１２４を形成できる。これによれば、可変抵抗層１２２を別にパターニングし、選択素子層１２４に対するパターニング工程がないので、可変抵抗層１２２のパターニングの際に選択素子層１２４の損傷が発生されず、選択素子層１２４形成の際にも可変抵抗層１２２に対する損傷を防止できる。また、パッシベーション工程の際にも選択素子層１２４を考慮する必要なしに可変抵抗層１２２のみを考慮して、これに適した物質及び工程を適用できる。
選択素子層１２４の形成については、図２Ａ～図２Ｆを参照して詳細に後述する。
選択素子層１２４は、選択素子層１２４用物質層内に形成されるドーピング領域を介して閾値スイッチング動作を行うことができる。したがって、閾値スイッチング動作領域の大きさは、ドーパントの分布面積により制御されることができる。ドーパントは、選択素子層１２４に伝導性キャリアのトラップサイトを形成できる。このようなトラップサイトは、外部電圧の印加に対応して中間電極層１２３及び上部電極層１２５の間を移動する伝導性キャリアを捕獲するか、転倒させることによって閾値スイッチング動作特性を実現できる。
第１の配線１１０、下部電極層１２１、可変抵抗層１２２、中間電極層１２３、選択素子層１２４、及び層間絶縁層１４０の間には、選択素子マトリックス層１２４Ａが配置され得る。すなわち、選択素子マトリックス層１２４Ａは、第１の配線１１０の露出された上部と、下部電極層１２１、可変抵抗層１２２、中間電極層１２３、及び選択素子層１２４の側壁に形成されることができる。
選択素子マトリックス層１２４Ａは、絶縁物質を含むことができる。一例として、選択素子マトリックス層１２４Ａは、酸化物、窒化物、または酸窒化物を含むことができる。酸化物、窒化物、または酸窒化物の例は、シリコン酸化物、チタニウム酸化物、アルミニウム酸化物、タングステン酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ酸化物、シリコン窒化物、チタニウム窒化物、アルミニウム窒化物、タングステン窒化物、ハフニウム窒化物、タンタル窒化物、ニオブ窒化物、シリコン酸窒化物、チタニウム酸窒化物、アルミニウム酸窒化物、タングステン酸窒化物、ハフニウム酸窒化物、タンタル酸窒化物、ニオブ酸窒化物、またはその組み合わせを含むことができるが、これに制限されるものではない。
本実施形態において、メモリセル１２０は、順次積層された下部電極層１２１、可変抵抗層１２２、中間電極層１２３、選択素子層１２４、及び上部電極層１２５を備えるが、メモリセル構造物１２０がデータ格納特性を有しさえすれば、様々に変形されることができる。例えば、下部電極層１２１、中間電極層１２３、及び上部電極層１２５のうち、少なくとも１つは省略されることができる。また、メモリセル１２０は、層等１２１～１２５に加えて、メモリセル１２０の特性を向上させるか、工程を改善するための１つ以上の層（図示せず）をさらに備えることもできる。
このように形成された複数のメモリセル１２０は、一定間隔に互いに離れて位置し、その間には、トレンチが形成され得る。複数のメモリセル１２０間のトレンチは、例えば、約１：１～４０：１、または約１０：１～４０：１、または約１０：１～２０：１、または約５：１～１０：１、または約１０：１～１５：１、または約１：１～２５：１、または約１：１～３０：１、または約１：１～３５：１、または１：１～４５：１、または約１：１～４０：１の範囲内の高さ－対－幅（Ｈ／Ｗ）縦横比を有することができる。
一部実施形態において、このようなトレンチは、基板１００の上部表面に対して実質的に垂直な側壁を有することができる。また、一実施形態において、隣り合うトレンチは、互いに実質的に等距離で離間することができる。しかし、他の実施形態において、隣り合うトレンチの間隔は、変化されることができる。
本実施形態では、１層のクロスポイント構造物に関して説明したが、２層以上のクロスポイント構造物が垂直方向に積層されることもできる。
前述されたメモリセル１２０は、個別的なパターニング工程により形成された下部の可変抵抗素子１２２及び別のパターニング工程を行わずに、自己整列方式により形成された上部の選択素子層１２４を備えることができる。最終的に形成された選択素子層１２４は、ドーパントがドーピングされた絶縁物質を含むことができる。
次に、図２Ａ～図２Ｆを参照して本実施形態の半導体装置の製造方法の一実施形態を説明する。
図２Ａ～図２Ｆは、本発明の実施形態に係る半導体装置の形成方法を説明するための工程断面図である。
所定の下部構造物（図示せず）が形成された基板２００上に第１の配線２１０を形成できる。第１の配線２１０は、基板２００上に第１の配線２１０形成のための導電層を形成した後、第１の方向に延びるライン状のマスクパターンを利用してエッチングすることによって形成されることができる。
次いで、第１の配線２１０上に下部電極層２２１、可変抵抗層２２２、及び中間電極層２２３を形成できる。下部電極層２２１、可変抵抗層２２２、及び中間電極層２２３は、それぞれの層形成のための物質層を形成した後、マスクパターンを利用して物質層をエッチングすることによって形成されることができる。
本実施形態においては、可変抵抗層２２２に対するパターニング工程を別に先に行うので、後続工程で形成される選択素子層（図２Ｅの図面符号２２４参照）に対する集積損傷が発生する余地がない。また、可変抵抗層２２２のパターニングの際に選択素子層２２４に対する考慮をする必要がなく、可変抵抗層２２２に対する一層適した工程選択が可能になることができる。
図２Ｂに示すように、図２Ａの構造上に選択素子層２２４形成のための選択素子マトリックス層２２４Ａを形成できる。
選択素子マトリックス層２２４Ａは、イオン注入工程によりドーパントが導入されて、自己整列方式により選択素子層２２４を形成できる層である。
選択素子マトリックス層２２４Ａは、図２Ａの構造上にコンフォーマルに形成されることができる。すなわち、選択素子マトリックス層２２４Ａは、露出された第１の配線２１０及び下部電極層２２１、可変抵抗層２２２、及び中間電極層２２３を覆うように形成されることができる。
一例として、選択素子マトリックス層２２４Ａは、絶縁物質を含むことができる。一例として、選択素子マトリックス層２２４Ａは、酸化物、窒化物、または酸窒化物を含むことができる。酸化物、窒化物、または酸窒化物の例は、シリコン酸化物、チタニウム酸化物、アルミニウム酸化物、タングステン酸化物、ハフニウム酸化物、タンタル酸化物、ニオブ酸化物、シリコン窒化物、チタニウム窒化物、アルミニウム窒化物、タングステン窒化物、ハフニウム窒化物、タンタル窒化物、ニオブ窒化物、シリコン酸窒化物、チタニウム酸窒化物、アルミニウム酸窒化物、タングステン酸窒化物、ハフニウム酸窒化物、タンタル酸窒化物、ニオブ酸窒化物、またはその組み合わせを含むことができるが、これに制限されるものではない。
中間電極層２２３上部の選択素子マトリックス層２２４Ａは、後続工程でイオン注入を介して自己整列方式により選択素子層２２４として形成される部分である。したがって、中間電極層２２３から選択素子マトリックス層２２４Ａの厚みは、選択素子層２２４の厚みに相応するように決定されることができる。
図２Ｃに示すように、選択素子マトリックス層２２４Ａ上に層間絶縁層２４０を形成できる。
層間絶縁層２４０の厚みは、後続工程で穴（図２Ｄの図面符号Ｈ参照）内に形成される第２の配線（図２Ｆの図面符号２３０参照）に相応するように決定されることができる。
層間絶縁層２４０は、選択素子マトリックス層２２４Ａと同じ物質、または相違した物質で形成されることができる。
図２Ｄに示すように、層間絶縁層２４０上に穴Ｈを形成できる。
穴Ｈは、後続工程で第２の配線２３０が形成され得る空間である。したがって、穴Ｈの高さは、第２の配線２３０の高さに相応するように決定されることができる。
図２Ｅに示すように、図２Ｄの構造上にイオン注入工程を行うことができる。イオン注入工程により、穴Ｈ両側の層間絶縁層２４０の上部及び穴Ｈ下部の選択素子マトリックス層２２４Ａにドーパントが導入され得る。穴Ｈ下部の選択素子マトリックス層２２４Ａは、自己整列方式により絶縁物質及びドーパントを含む選択素子層２２４として形成されることができる。
このように、選択素子層２２４が別のパターニング工程なしにイオン注入及び自己整列により形成されるので、選択素子層２２４と選択素子マトリックス層２２４Ａとの間の界面は、エッチングにより形成された物理的に分離される界面でなく、ドーパント存在可否によって分離される界面であることができる。
イオン注入工程により導入されるドーパントは、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）からなる群より選ばれる１種以上を含むことができる。
本実施形態において、選択素子層２２４は、別のマスクを利用するパターニング工程なしに形成されるので、選択素子層２２４のパターニングの際に発生されうる可変抵抗層２２２に対する損傷を防止できる。
図２Ｆに示すように、穴Ｈ内に上部電極２２５形成のための導電層及び第２の配線２３０形成のための導電層を形成できる。
次いで、平坦化、例えば、化学的機械的平坦化（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ、ＣＭＰ）工程を行って、層間絶縁層２４０上部のドーパントが導入された領域を除去できる。
以上のような過程により、図２Ｆに示された半導体装置が形成され得る。本実施形態に係る半導体装置は、基板２００上に順次形成された第１の配線２１０、下部電極層２２１、可変抵抗層２２２、中間電極層２２３、選択素子層２２４、上部電極層２２５、及び第２の配線２３０を備えることができる。可変抵抗層２２２は、別のマスクを利用するパターニング工程により形成されることができ、選択素子層２２４は、別のパターニング工程なしに上部電極層２２５下部に自己整列方式により形成されることができる。第２の配線２３０は、選択素子層２２４上部の層間絶縁層２４０に形成された穴内に形成されることができる。選択素子マトリックス層２２４Ａは、第１の配線２１０の露出された上部、下部電極層２２１、可変抵抗層２２２、中間電極層２２３、選択素子層２２４の側壁に残留することができる。一例として、下部電極層２２１、中間電極層２２３、及び上部電極層２２５の少なくとも１つは省略されることができる。
図２Ｆに示された基板２００、第１の配線２１０、下部電極層２２１、可変抵抗層２２２、中間電極層２２３、選択素子層２２４、上部電極層２２５、第２の配線２３０、選択素子マトリックス層２２４Ａ、及び層間絶縁層２４０は、各々図１Ｂに示された基板１００、第１の配線１１０、下部電極層１２１、可変抵抗層１２２、中間電極層１２３、選択素子層１２４、上部電極層１２５、第２の配線１３０、選択素子マトリックス層１２４Ａ、及び層間絶縁層１４０に対応することができる。
図３は、本発明の他の実施形態に係る半導体装置を示す図である。
図３に示された半導体装置は、下部電極層３２１、可変抵抗層３２２、及び中間電極層３２３の側壁に側壁スペーサ層３５０をさらに備える点を除いては、図２Ａ～図２Ｆに示された半導体装置と類似する。図２Ａ～図２Ｆに示された実施形態において説明されたことと類似した内容については、その詳細な説明を省略する。
図３に示された半導体装置の形成方法を説明する。
図２Ａに示されたことと類似した過程により、基板３００上に第１の配線３１０、下部電極層３２１、可変抵抗層３２２、及び中間電極層３２３を形成した後、下部電極層３２１、可変抵抗層３２２、及び中間電極層３２３の側壁に側壁スペーサ層３５０を形成できる。側壁スペーサ層３５０は、後続工程で下部電極層３２１、可変抵抗層３２２、及び中間電極層３２３を保護する役割をすることができる。
側壁スペーサ層３５０は、可変抵抗層３２２を構成するそれぞれの物質層によって適切な物質で形成されることができる。例えば、側壁スペーサ層３５０は、酸化物、窒化物、またはその組み合わせを含むことができる。
以後工程は、図２Ｂ～図２Ｆに示されたことと同様になされることができる。
図３に示された基板３００、第１の配線３１０、下部電極層３２１、可変抵抗層３２２、中間電極層３２３、選択素子層３２４、上部電極層３２５、第２の配線３３０、選択素子マトリックス層３２４Ａ、及び層間絶縁層３４０は、各々図１Ｂに示された基板１００、第１の配線１１０、下部電極層１２１、可変抵抗層１２２、中間電極層１２３、選択素子層１２４、上部電極層１２５、第２の配線１３０、選択素子マトリックス層１２４Ａ、及び層間絶縁層１４０、並びに図２Ｆに示された基板２００、第１の配線２１０、下部電極層２２１、可変抵抗層２２２、中間電極層２２３、選択素子層２２４、上部電極層２２５、第２の配線２３０、選択素子マトリックス層２２４Ａ、及び層間絶縁層２４０に対応することができる。
本実施形態によれば、可変抵抗層３２２を個別的なパターニング工程により形成した後、選択素子層３２４を別のパターニング工程なしに自己整列方式により形成するので、側壁スペーサ層３５０形成の際、選択素子層３２４を考慮する必要なく、可変抵抗層３２２の特性によって適宜選択でき、可変抵抗層３２２保護効果及び工程効率性を一層高めることができる。
図４は、本発明の他の実施形態に係る半導体装置を示す図である。
図４に示された半導体装置は、層間絶縁層４４０に形成された穴に上部電極層４２５及びコンタクト層４６０が形成され、コンタクト層４６０上部に第２の配線４３０が形成される点を除いては、図２Ａ～図２Ｆに示された半導体装置と類似する。図２Ａ～図２Ｆに示された実施形態において説明されたことと類似した内容については、その詳細な説明を省略する。
図４に示された半導体装置の形成方法を説明する。
図２Ａ～図２Ｅに示されたことと類似した過程により、基板４００上に第１の配線４１０、下部電極層４２１、可変抵抗層４２２、中間電極層４２３、及び選択素子層４２４を形成できる。
次いで、層間絶縁層４４０内の穴に上部電極層４２５及びコンタクト層４６０を形成できる。
次いで、ＣＭＰ工程により層間絶縁層４４０上部のドーパントが導入された領域を除去できる。
一例として、コンタクト層４６０は、金属を含むことができる。一例として、コンタクト層４６０は、タングステン（Ｗ）、チタニウム（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、またはその組み合わせを含むことができる。
コンタクト層４６０は、メモリセル４２０の上部電極コンタクト（Ｔｏｐ Ｅｌｅｃｔｒｏｄｅ Ｃｏｎｔａｃｔ、ＴＥＣ）として作用することができる。
次いで、コンタクト層４６０上部に第２の配線４３０を形成できる。
図４に示された基板４００、第１の配線４１０、下部電極層４２１、可変抵抗層４２２、中間電極層４２３、選択素子層４２４、上部電極層４２５、第２の配線４３０、選択素子マトリックス層４２４Ａ、及び層間絶縁層４４０は、各々図１Ｂに示された基板１００、第１の配線１１０、下部電極層１２１、可変抵抗層１２２、中間電極層１２３、選択素子層１２４、上部電極層１２５、第２の配線１３０、選択素子マトリックス層１２４Ａ、及び層間絶縁層１４０、図２Ｆに示された基板２００、第１の配線２１０、下部電極層２２１、可変抵抗層２２２、中間電極層２２３、選択素子層２２４、上部電極層２２５、第２の配線２３０、選択素子マトリックス層２２４Ａ、及び層間絶縁層２４０、並びに図３に示された基板３００、第１の配線３１０、下部電極層３２１、可変抵抗層３２２、中間電極層３２３、選択素子層３２４、上部電極層３２５、第２の配線３３０、選択素子マトリックス層３２４Ａ、及び層間絶縁層３４０に対応することができる。
以上により、解決しようとする課題のための様々な実施形態等が記載されたが、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で様々な変更及び修正がなされ得ることは明らかである。
１００、２００、３００、４００ 基板
１１０、２１０、３１０、４１０ 第１の配線
１２０、２２０、３２０、４２０ メモリセル
１２１、２２１、３２１、４２１ 下部電極層
１２２、２２２、３２２、４２２ 可変抵抗層
１２３、２２３、３２３、４２３ 中間電極層
１２４Ａ、２２４Ａ、３２４Ａ、４２４Ａ 選択素子マトリックス層
１２４、２２４、３２４、４２４ 選択素子層
１２５、２２５、３２５、４２５ 上部電極層
１３０、２３０、３３０、４３０ 第２の配線

Claims (17)

  1. 第１の配線と、
    前記第１の配線上に前記第１の配線と離間して配置される第２の配線と、
    前記第１の配線と前記第２の配線との間に配置される可変抵抗層と、
    前記可変抵抗層と前記第２の配線との間に配置される選択素子層と、
    前記第１の配線の露出された上部と、前記可変抵抗層及び前記選択素子層の側壁に配置される選択素子マトリックス層と、
    前記選択素子マトリックス層上に形成され、貫通孔を含む層間絶縁層と、
    を備え、
    前記選択素子層は、前記選択素子マトリックス層と同じ絶縁物質及びドーパントを含む半導体装置。
  2. 前記第２の配線は、前記層間絶縁層の貫通孔内に配置される請求項１に記載の半導体装置。
  3. 前記絶縁物質は、酸化物、窒化物、酸窒化物、またはその組み合わせを含む請求項１に記載の半導体装置。
  4. 前記ドーパントは、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）からなる群より選ばれる１種以上を含む請求項１に記載の半導体装置。
  5. 前記ドーパントは、前記選択素子層内に自己整列（ｓｅｌｆ ａｌｉｇｎ）される請求項１に記載の半導体装置。
  6. 前記半導体装置は、
    前記第１の配線と前記可変抵抗層との間に配置される下部電極層と、
    前記可変抵抗層と前記選択素子層との間に配置される中間電極層と、
    前記選択素子層と前記第２の配線との間に配置される上部電極層と、
    をさらに備える請求項１に記載の半導体装置。
  7. 前記半導体装置は、
    前記可変抵抗層の側壁に配置される側壁スペーサ層をさらに備える請求項１に記載の半導体装置。
  8. 前記半導体装置は、
    前記層間絶縁層内の貫通孔に配置されるコンタクト層をさらに備える請求項１に記載の半導体装置。
  9. 前記第２の配線は、前記コンタクト層上に配置される請求項８に記載の半導体装置。
  10. 基板上に第１の配線及び可変抵抗層を形成するステップと、
    前記第１の配線及び前記可変抵抗層上に選択素子マトリックス層をコンフォーマルに形成するステップと、
    前記選択素子マトリックス層上に層間絶縁層を形成するステップと、
    前記層間絶縁層内に、前記選択素子マトリックス層を露出させる貫通孔を形成するステップと、
    イオン注入工程によりドーパントを導入して、自己整列方式により前記貫通孔下部の前記選択素子マトリックス層を選択素子層に変換させるステップと、
    を含む半導体装置の製造方法。
  11. 前記選択素子マトリックス層は、酸化物、窒化物、酸窒化物、またはその組み合わせを含む絶縁物質を含む請求項１０に記載の半導体装置の製造方法。
  12. 前記ドーパントは、ホウ素（Ｂ）、窒素（Ｎ）、炭素（Ｃ）、リン（Ｐ）、ヒ素（Ａｓ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、及びゲルマニウム（Ｇｅ）からなる群より選ばれる１種以上を含む請求項１０に記載の半導体装置の製造方法。
  13. 前記層間絶縁層の貫通孔内に第２の配線を形成するステップをさらに含む請求項１０に記載の半導体装置の製造方法。
  14. 前記第２の配線を形成した後、化学的機械的平坦化（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）工程を行って、前記貫通孔両側の前記層間絶縁層上部のドーパントが導入された領域を除去するステップをさらに含む請求項１３に記載の半導体装置の製造方法。
  15. 前記層間絶縁層の貫通孔内にコンタクト層を形成するステップと、
    化学的機械的平坦化工程を行って、前記貫通孔両側の前記層間絶縁層上部のドーパントが導入された領域を除去するステップと、
    前記コンタクト層上に第２の配線を形成するステップと、
    をさらに含む請求項１０に記載の半導体装置の製造方法。
  16. 前記可変抵抗層形成ステップ後に、前記可変抵抗層の側壁に側壁スペーサ層を形成するステップをさらに含む請求項１０に記載の半導体装置の製造方法。
  17. 前記第１の配線と前記可変抵抗層との間に下部電極層を形成するステップと、
    前記可変抵抗層と前記選択素子層との間に中間電極層を形成するステップと、
    前記選択素子層上に上部電極層を形成するステップと、
    をさらに含む請求項１０に記載の半導体装置の製造方法。
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