JP2023058775A - Ceramic electronic component, mounting board, and manufacturing method for ceramic electronic component - Google Patents
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Abstract
Description
本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。 TECHNICAL FIELD The present invention relates to a ceramic electronic component, a mounting substrate, and a method for manufacturing a ceramic electronic component.
電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が増大している。このとき、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ＩＣチップの実装面側の反対面側に実装する方法（ＬＳＣ（ｌａｎｄ－ｓｉｄｅ ｃａｐａｃｉｔｏｒ））が提案されている。 2. Description of the Related Art With the miniaturization and sophistication of electronic equipment, the mounting density of electronic components mounted on mounting substrates is increasing. At this time, in order to reduce the mounting area on the mounting surface side of an IC (Integrated Circuit) chip, etc., a method (LSC (land-side capacitor)) has been proposed.
積層セラミックコンデンサを低背化するために、素体を薄くすると、積層セラミックコンデンサの抗折強度が低下し、積層セラミックコンデンサの実装時に積層セラミックコンデンサが割れることがある。 When the element body is made thin in order to reduce the height of the multilayer ceramic capacitor, the bending strength of the multilayer ceramic capacitor decreases, and the multilayer ceramic capacitor may crack when mounted.
素体を薄くすることなく、積層セラミックコンデンサを低背化するために、特許文献１には、素子本体の上面と積層方向に沿って反対側に位置する素子本体の下面に端子電極が実質的に形成されない構成が開示されている。
In order to reduce the height of the multilayer ceramic capacitor without thinning the element body, in
また、特許文献２には、積層セラミックキャパシタの第１及び第２内部電極と電気的に連結された第１及び第２外部電極は、セラミック本体の長さ方向において両端面を成す両側面と下面に配置されるが、上面には配置されない構成が開示されている。
Also, in
しかしながら、特許文献１、２に開示された構成では、外部電極が形成されない面では、その面側で外部電極の層構造が露出される。このため、その層構造の露出面を介して水分が内部に侵入しやすくなり、絶縁劣化が発生しやすかった。
However, in the configurations disclosed in
そこで、本発明は、抗折強度の低下を抑制しつつ、低背化を図るとともに、信頼性の低下を抑制することが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。 Accordingly, the present invention provides a ceramic electronic component, a mounting substrate, and a method of manufacturing a ceramic electronic component that can suppress a decrease in bending strength, reduce the height, and suppress a decrease in reliability. for the purpose.
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と、内部電極と、第１面と、前記第１面に対向する第２面とを有する素体と、前記内部電極と接続し金属を含むとともに、前記第２面側において前記素体の外側に第１端面を持つ下地層と、前記下地層上に積層され、前記第２面側において前記素体の外側で前記第１端面と層構造をなす第２端面を持つめっき層と、前記第１端面および前記第２端面を覆う保護膜とを有する外部電極とを備える。 In order to solve the above problems, according to a ceramic electronic component according to an aspect of the present invention, an element body having a dielectric, an internal electrode, a first surface, and a second surface facing the first surface a base layer connected to the internal electrode and containing a metal and having a first end face outside the element body on the second surface side; An external electrode having a plated layer having a second end face forming a layer structure with the first end face outside the body, and a protective film covering the first end face and the second end face.
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、金属成分が異なる複数のめっき層の積層構造を備え、前記第２面側において、前記複数のめっき層の端面は前記素体の外側で層構造をなす。 Further, according to the ceramic electronic component according to one aspect of the present invention, the plating layer has a laminated structure of a plurality of plating layers having different metal components, and on the second surface side, the end faces of the plurality of plating layers are A layered structure is formed outside the element.
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層の最外層はＳｎめっき層である。 Moreover, according to the ceramic electronic component according to one aspect of the present invention, the outermost layer of the plating layers is a Sn plating layer.
また、本発明の一態様に係るセラミック電子部品によれば、前記保護膜は、前記めっき層の最外層のＳｎめっき層に連続するＳｎめっき層である。 Further, according to the ceramic electronic component according to one aspect of the present invention, the protective film is a Sn-plated layer continuous to the outermost Sn-plated layer of the plated layers.
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層の最外層のＳｎめっき層の厚みは５μｍ以上、前記保護膜のＳｎめっき層の厚みは５μｍ以下である。 Further, according to the ceramic electronic component according to one aspect of the present invention, the thickness of the Sn plating layer as the outermost layer of the plating layers is 5 μm or more, and the thickness of the Sn plating layer of the protective film is 5 μm or less.
また、本発明の一態様に係るセラミック電子部品によれば、前記保護膜は、金属膜である。 Moreover, according to the ceramic electronic component according to one aspect of the present invention, the protective film is a metal film.
また、本発明の一態様に係るセラミック電子部品によれば、前記金属は、Ｓｎ、Ｃｕ、Ｎｉ、ＴｉまたはＣｒである。 Further, according to the ceramic electronic component according to one aspect of the present invention, the metal is Sn, Cu, Ni, Ti or Cr.
また、本発明の一態様に係るセラミック電子部品によれば、前記保護膜は、金属または絶縁体の堆積膜である。 Moreover, according to the ceramic electronic component according to one aspect of the present invention, the protective film is a deposited film of metal or insulator.
また、本発明の一態様に係るセラミック電子部品によれば、前記保護膜は、樹脂の塗布膜である。 Moreover, according to the ceramic electronic component according to one aspect of the present invention, the protective film is a resin coating film.
また、本発明の一態様に係るセラミック電子部品によれば、前記第１端面および前記第２端面は研磨面である。 Further, according to the ceramic electronic component according to one aspect of the present invention, the first end surface and the second end surface are polished surfaces.
また、本発明の一態様に係るセラミック電子部品によれば、前記素体は、前記誘電体を含む誘電体層と、前記誘電体層を介して交互に積層された第１内部電極層および第２内部電極層を備え、前記外部電極は、前記第１面および前記第２面の双方に垂直な第３面に引き出された前記第１内部電極層に接続された第１外部電極と、前記第３面に対向する第４面に引き出された前記第２内部電極層に接続された第２外部電極とを備える。 Further, according to the ceramic electronic component according to an aspect of the present invention, the element includes dielectric layers containing the dielectric, and first internal electrode layers and first internal electrode layers alternately laminated via the dielectric layers. a first external electrode connected to the first internal electrode layer drawn out to a third surface perpendicular to both the first surface and the second surface; a second external electrode connected to the second internal electrode layer drawn out to a fourth surface facing the third surface.
また、本発明の一態様に係る実装基板によれば、上述したいずれかのセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記素体の第２面から離れた状態で前記外部電極の側面へ濡れ上がっている。 Further, according to a mounting board according to an aspect of the present invention, there is provided a mounting board on which any one of the ceramic electronic components described above is mounted via a solder layer, wherein the solder layer is formed on the second surface of the element body. It is wetted to the side surface of the external electrode while being separated from the external electrode.
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、前記素体の側面および前記側面に対して垂直な４つの面に外部電極の下地材料を塗布する工程と、前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、前記下地層上にめっき層を積層する工程と、前記４つの面のうちの１つの面上の下地層およびめっき層を除去する工程と、前下地層および前めっき層が除去された領域に保護膜を形成する工程とを備える。 Further, according to the method of manufacturing a ceramic electronic component according to an aspect of the present invention, the step of forming the element body provided with the dielectric and the internal electrodes; a step of applying a base material for the external electrodes to one surface; a step of baking the base material to form a base layer of the external electrodes; a step of laminating a plated layer on the base layer; removing the underlying layer and the plated layer on one surface thereof; and forming a protective film on the region from which the previous underlying layer and the previous plated layer have been removed.
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記４つの面のうちの１つの面の物理的な研磨に基づいて、前記４つの面のうちの１つの面上の下地層およびめっき層を除去する。 Further, according to the method for manufacturing a ceramic electronic component according to an aspect of the present invention, on the basis of physical polishing of one of the four surfaces, Remove the underlying layer and plating layer.
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記めっき層の最外層と同じ金属の電解めっきに基づいて前記保護膜を形成する。 Moreover, according to the method for manufacturing a ceramic electronic component according to one aspect of the present invention, the protective film is formed based on electrolytic plating of the same metal as the outermost layer of the plating layers.
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、金属または絶縁体のドライ成膜法に基づいて前記保護膜を形成する。 Further, according to the method for manufacturing a ceramic electronic component according to one aspect of the present invention, the protective film is formed based on a dry film forming method for metal or insulator.
本発明によれば、抗折強度の低下を抑制しつつ、低背化を図るとともに、信頼性の低下を抑制することができる。 ADVANTAGE OF THE INVENTION According to this invention, while suppressing the fall of bending strength, while achieving low profile, the fall of reliability can be suppressed.
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments do not limit the present invention, and not all combinations of features described in the embodiments are essential for the configuration of the present invention. The configuration of the embodiment can be appropriately modified or changed according to the specifications of the device to which the present invention is applied and various conditions (use conditions, use environment, etc.). The technical scope of the present invention is defined by the claims and is not limited by the following individual embodiments. In addition, the drawings used in the following description may differ from the actual structure in terms of scale, shape, etc., in order to make each configuration easier to understand.
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図３Ａは、図１の積層セラミックコンデンサの構成例を示す上面図、図３Ｂは、図１の積層セラミックコンデンサの構成例を示す下面図である。なお、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
(First embodiment)
1 is a perspective view showing a configuration example of the laminated ceramic capacitor according to the first embodiment, FIG. 2A is a cross-sectional view of the laminated ceramic capacitor of FIG. 1 cut in the length direction, and FIG. FIG. 3A is a top view showing a configuration example of the multilayer ceramic capacitor in FIG. 1, and FIG. 3B is a bottom view showing a configuration example of the multilayer ceramic capacitor in FIG. is. In this embodiment, a laminated ceramic capacitor is taken as an example of a ceramic electronic component.
図１、図２Ａ、図２Ｂ、図３Ａおよび図３Ｂにおいて、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
1, 2A, 2B, 3A and 3B, a multilayer
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。なお、図１、図２Ａおよび図２Ｂでは、内部電極層３Ａ、３Ｂが合計で６層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。なお、以下の説明では、素体２の端面が互いに対向する方向を長さ方向ＤＬ、素体２の前後面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を積層方向（高さ方向）ＤＳと言うことがある。このとき、素体２の端面（第３面と第４面）には、素体２の４つの面（下面（第１面）、上面（第２面）、前面（第５面）および後面（第６面））が垂直に接続する。この場合、第１面と第２面は対向し、第３面と第４面は対向し、第５面と第６面は対向する。また、第１面は、積層セラミックコンデンサ１Ａが実装される実装基板の実装面と対向する位置に配置することができる。
A
素体２は、素体２の稜線に沿って面取りされる。このとき、素体２は、その角部が面取された曲面Ｒを備える。素体２の角部が面取された曲面Ｒの曲率半径Ｃは、５μｍ以上２０μｍ以下であるのが好ましく、さらに好ましくは１０μｍ以上２０μｍ以下である。なお、この曲率半径Ｃは、例えば、長さ方向ＤＬに沿って素体２を垂直の切断したときの素体２の断面の角部の曲面Ｒの曲率半径Ｃで規定することができる。
The
ここで、素体２の曲面Ｒの曲率半径Ｃを１０μｍ以上とすることにより、下地層７が曲面Ｒに沿って素体２の上面側に回り込む回り込み量を大きくすることができ、下地層７と素体２との密着性を向上させることが可能となるとともに、積層セラミックコンデンサ１Ａの実装に用いられるはんだから、素体２の上面側の下地層７の境界を遠ざけることができる。このため、積層セラミックコンデンサ１Ａの実装に用いられるはんだの収縮応力に基づく素体２からの下地層７の剥離を抑制することができる。
また、素体２の曲面Ｒの曲率半径Ｃを２０μｍ以下とすることにより、素体２の角部が面取された曲面Ｒのバレル研磨時に内部電極層３Ａ、３Ｂに及ぶダメージを抑制することができる。
Here, by setting the curvature radius C of the curved surface R of the
Further, by setting the radius of curvature C of the curved surface R of the
素体２の上面の表面粗さＳａは、素体２の下面の表面粗さＳａより小さい。素体２の上面の表面粗さＳａは、０．２０μｍ以下であるのが好ましい。例えば、素体２の下面の平均的な表面粗さＳａはＳａ＞０．５０μｍ、素体２の上面の平均的な表面粗さＳａはＳａ＜０．２０μｍとすることができる。ここで、素体２の上面の表面粗さＳａを０．２０μｍ以下とすることにより、素体２の上面側が研磨されている場合においても、素体２の上面側に傷が付きにくくすることができ、傷を起点とした素体２のクラックを抑制することができる。
The surface roughness Sa of the upper surface of the
外部電極６Ａ、６Ｂは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。ここで、各外部電極６Ａ、６Ｂは、素体２の下面側から曲面Ｒを介して下面に垂直に接続する端面にかけて連続的に形成され、素体２の上面側には存在しない。また、各外部電極６Ａ、６Ｂは、素体２の下面および端面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。なお、各外部電極６Ａ、６Ｂの厚みは、例えば、１０～４０μｍである。
The
ここで、各外部電極６Ａ、６Ｂが素体２の上面側に存在しないようにすることにより、内部電極層３Ａ、３Ｂの積層数を減少させることなく、積層セラミックコンデンサ１Ａを低背化することができ、積層セラミックコンデンサ１Ａの容量を低下させることなく、ＬＳＣ実装を実現することができる。
Here, by preventing the
長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の端面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の端面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の端面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の端面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。
In the length direction DL, the
On the other hand, the ends of the
なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
The thicknesses of the
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
The material of the
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。下カバー層５Ａおよび上カバー層５Ｂの厚みはそれぞれ、５μｍ以上３０μｍ以下であるのが好ましい。
The material of the
各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に積層されためっき層９を備える。下地層７は、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７は、素体２の下面側から曲面Ｒを介して端面にかけて連続的に形成され、素体２の上面側には形成されない。なお、下地層７は、素体２の下面側から前面側および後面側にかけて連続的に形成されてもよい。下地層７の厚みは、３μｍ以上６μｍ以下であるのが好ましい。下地層７の厚みを３μｍ以上とすることにより、素体２の曲面Ｒが覆われるように素体２の下面側から端面にかけて下地層７を連続的に安定して形成することができる。下地層７の厚みを６μｍ以下とすることにより、各外部電極６Ａ、６Ｂの厚みの増大を抑制し、積層セラミックコンデンサ１Ａの低背化を図ることができる。
Each of the
下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎ（錫）から選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。
The metal used as the conductive material of the
下地層７は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、ＮｉおよびＯを含む化合物を含むことができる。
Underlying
ここで、下地層７は、誘電体材料を含む塗布膜の焼成体で構成するのが好ましい。これにより、素体２と下地層７との密着性を確保しつつ、下地層７の厚膜化を図ることが可能となり、各外部電極６Ａ、６Ｂの強度を確保しつつ、内部電極層３Ａ、３Ｂとの導通性を確保することができる。なお、下地層７は、実装時のはんだ等の導電材料との密着性を改善するための電極面積拡大を目的として、下面側の塗布膜の焼成体上にスパッタリング法により形成したスパッタ膜を備えていてもよい。この場合、スパッタ膜は、素体２に含まれる金属成分を含まず、Ｃｕ、Ｎｉなどの金属又は合金で形成できる。また、下地層７は、薄膜化を目的として、スパッタ膜のみで形成してもよい。
Here, the
めっき層９は、下地層７を覆うように外部電極６Ａ、６Ｂごとに連続的に形成され、素体２の上面側には形成されない。めっき層９は、下地層７を介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。各外部電極６Ａ、６Ｂの強度を確保し、下地層７および実装基板の端子との導通の確実性を確保するために、めっき層９の厚みは、１０μｍ以上であるのが好ましい。
The
めっき層９の材料は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｚｎ、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層９Ａと、Ｃｕめっき層９Ａ上に形成されたＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの３層構造とすることができる。Ｃｕめっき層９Ａは、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層９Ｂは、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層９Ｃは、めっき層９に対するはんだの濡れ性を向上させることができる。なお、例えば、下地層７の厚みが４．５μｍである場合、Ｃｕめっき層９Ａの厚みは３μｍ、Ｎｉめっき層９Ｂ厚みは２μｍ、Ｓｎめっき層９Ｃの厚みは６μｍとすることができる。
The material of the plated
ここで、素体２の上面側において、下地層７の端面（第１端面）とめっき層９の端面（第２端面）は、素体２の外側で層構造をなす。また、素体２の上面側において、Ｃｕめっき層９Ａの端面と、Ｎｉめっき層９Ｂの端面と、Ｓｎめっき層９Ｃの端面は、下地層７の外側で層構造をなす。この場合、素体２の端面上に積層された下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの積層構造は、素体２の上面側で水平方向に切断される。このとき、下地層７は、素体２の上面側で素体２の外側に張り出した端面ＭＵを持つ。Ｃｕめっき層９Ａは、素体２の上面側で端面ＭＵの外側に張り出した端面ＭＡを持つ。Ｎｉめっき層９Ｂは、素体２の上面側で端面ＭＡの外側に張り出した端面ＭＢを持つ。Ｓｎめっき層９Ｃは、素体２の上面側で端面ＭＢの外側に張り出した端面ＭＣを持つ。
Here, on the upper surface side of the
端面ＭＵ、ＭＡ、ＭＢ、ＭＣは、素体２の上面を含む同一面内に位置することができる。このとき、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣの法線方向と、素体２の上面の法線方向は、互いに等しくすることができる。この場合、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣは平坦面とすることができる。なお、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣは、研磨面であってもよいし、切断面であってもよいし、エッチング面であってもよい。また、素体２の下面を基準としたときの端面ＭＵ、ＭＡ、ＭＢ、ＭＣの高さは素体２の上面の高さより低くてもよい。
The end surfaces MU, MA, MB and MC can be positioned within the same plane including the upper surface of the
また、下地層７は、素体２の上面側の曲面Ｒに沿って回り込むようにして端面ＭＵが素体２の上面に達している。素体２の上面側の下地層７の回り込み量は、素体２の上面側の曲面Ｒの曲率半径Ｃと等しくすることができる。また、図３Ａに示すように、素体２の前後面の稜線より下地層７が素体２の内側に回り込んでいてもよい。その回り込み量は、曲面Ｒの曲率半径Ｃの大きさまたは外部電極６Ａ、６Ｂの各層の厚さにより変えることができる。さらに、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃについても、下地層７の回り込みに沿って回り込むようにして各端面ＭＡ、ＭＢ、ＭＣが素体２の上面に達している。ただし、Ｓｎメッキ層９Ｃは、図１と異なり、素体２の外側に広がり、長さ方向ＤＬの端面ＭＣの長さが、素体２の端面側のＳｎメッキ層９Ｃの長さ方向ＤＬの長さより長くなってもよい。この場合、Ｓｎメッキ層９Ｃは、素体２の外側への広がりによっては、実装時のはんだの素体２への濡れ上りを抑制できる。
Further, the
ここで、下地層７の端部は、素体２の上面側において、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃから露出される。このとき、外部電極６Ａ、６Ｂの層構造が積層セラミックコンデンサ１Ａの外部に露出される。一方、下地層７の端部は、素体２の下面側において、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃにて覆われる。
Here, the end portion of the
ここで、素体２の上面側において、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃに端面ＭＵ、ＭＡ、ＭＢ、ＭＣをそれぞれ持たせることにより、外部電極６Ａ、６Ｂの破断を伴うことなく、素体２の上面側に外部電極６Ａ、６Ｂがない積層セラミックコンデンサ１Ａを作製することができる。このため、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制しつつ、低背化を図るとともに、素体２の上面側での各外部電極６Ａ、６Ｂの断面形状の不均一化を抑制することができ、各外部電極６Ａ、６Ｂと素体２との密着強度の低下を抑制することができる。また、外部電極６Ａ、６Ｂが破断する場合、外部電極６Ａ、６Ｂの破断面から高さ方向にめっきが析出する。一方、積層セラミックコンデンサ１Ａは、外部電極６Ａ、６Ｂの破断を伴わないため、確実に低背化が図れる。
Here, on the upper surface side of the
また、素体２の上面側において、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃに端面ＭＵ、ＭＡ、ＭＢ、ＭＣをそれぞれ持たせることにより、素体２の端面側から上面側の切断面にかけてＣｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの膜厚の均一性を維持することができる。このため、各外部電極６Ａ、６Ｂの強度の低下を抑制することが可能となるとともに、下地層７および実装基板の端子との導通性の低下を抑制することができる。
Further, on the upper surface side of the
さらに、端面ＭＵ、ＭＡ、ＭＢ、ＭＣが素体２の上面を含む同一面内に位置することにより、積層セラミックコンデンサ１Ａの上面側全体を平坦化することができる。このため、積層セラミックコンデンサ１Ａの上面側の凹凸をなくすことができ、マウンタのノズル吸着時（積層セラミックコンデンサ１Ａのピックアップ時）の積層セラミックコンデンサ１Ａの姿勢を安定化させ、実装エラーを低減させることができる。
Furthermore, since the end surfaces MU, MA, MB, and MC are positioned within the same plane including the upper surface of the
また、素体２の上面側の曲面Ｒに沿って下地層７を回り込ませることにより、下地層７と素体２との密着性を向上させることが可能となるとともに、積層セラミックコンデンサ１Ａの実装に用いられるはんだから、素体２の上面側の下地層７の境界を遠ざけることができる。このため、積層セラミックコンデンサ１Ａの実装に用いられるはんだの収縮応力に基づく素体２からの下地層７の剥離を抑制することができる。
In addition, by wrapping the
また、各外部電極６Ａ、６Ｂは、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを覆う保護膜１０を備える。保護膜１０は、例えば、金属膜である。この金属膜の材料は、Ｓｎ、Ｃｕ、Ｎｉ、ＴｉまたはＣｒであるのが好ましい。保護膜１０は、はんだ付け可能な金属膜であるのが好ましい。
Each of the
保護膜１０は、Ｓｎめっき層であってもよい。保護膜１０は、例えば、ＳｎとＺｎを含む合金めっき層であってもよい。このとき、保護膜１０として用いられるＳｎめっき層は、端面ＭＵ、ＭＡ、ＭＢ、ＭＣおよびＳｎめっき層９Ｃを覆っていてもよい。また、保護膜１０として用いられるＳｎめっき層は、Ｓｎめっき層９Ｃに連続していてもよい。また、Ｓｎめっき層９Ｃの厚みは、はんだ実装時の信頼性を確保するため、５μｍ以上であるのが好ましい。また、保護膜１０として用いられるＳｎめっき層の厚みは、積層セラミックコンデンサ１Ａの高さの増大を抑制するため、５μｍ以下であるのが好ましい。
The
ここで、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを覆う保護膜１０を各外部電極６Ａ、６Ｂに設けることにより、端面ＭＵ、ＭＡ、ＭＢ、ＭＣが外部に露出されるのを防止することができる。このため、各外部電極６Ａ、６Ｂに端面ＭＵ、ＭＡ、ＭＢ、ＭＣが設けられている場合においても、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを介して水分が内部に侵入するのを抑制することができ、内部電極層３Ａ、３Ｂ間の絶縁性の劣化を抑制することができる。この結果、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制しつつ、低背化を図るとともに、信頼性の低下を抑制することが可能となる。
Here, by providing the
なお、積層セラミックコンデンサ１Ａの外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、積層セラミックコンデンサ１Ａの低背化を図るため、積層セラミックコンデンサ１Ａの高さは、１５０μｍ以下であることが好ましい。積層セラミックコンデンサ１Ａの高さは、外部電極６Ａ、６Ｂの下面から素体２の上面までの積層セラミックコンデンサ１Ａの厚みに等しい。
In addition, the external size of the multilayer
積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さを、実装基板のはんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ１Ａを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができ、半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となるとともに、半導体チップの実装面側の実装面積を増大させることができる。このため、実装基板上に実装される半導体チップの実装密度を向上させつつ、半導体チップに加わるノイズを効果的に除去することが可能となる。
By setting the height of the laminated
例えば、各外部電極６Ａ、６Ｂの厚みを１５μｍとした場合、積層セラミックコンデンサ１Ａの高さとして８０μｍが要求されたものとする。このとき、保護膜１０の厚みが５μｍの場合、素体２の厚みを５０μｍ以上６０μｍ以下にすることができる。また、積層セラミックコンデンサ１Ａの高さとして６０μｍが要求されたものとする。このとき、保護膜１０の厚みが５μｍの場合、素体２の厚みを３０μｍ以上４０μｍ以下にすることができる。これにより、積層セラミックコンデンサ１Ａの低背化に対応しつつ、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制することができ、積層セラミックコンデンサ１Ａの実装時の衝撃および実装後の各種応力に対する耐性を向上させることができる。
For example, when the thickness of each of the
図４は、第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図５Ａから図５Ｋは、第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図５Ｃから図５Ｋでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。
FIG. 4 is a flow chart showing the manufacturing method of the laminated ceramic capacitor according to the first embodiment, and FIGS. 5A to 5K are cross-sectional views showing the manufacturing method of the laminated ceramic capacitor according to the first embodiment. In FIGS. 5C to 5K, the case where three
図４のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。 In S1 of FIG. 4, an organic binder and an organic solvent as a dispersant and molding aid are added to the dielectric material powder, pulverized and mixed to form a muddy slurry. Dielectric material powders include, for example, ceramic powders. The dielectric material powder may contain additives. The additive is, for example, an oxide of Mg, Mn, V, Cr, Y, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Co, Ni, Li, B, Na, K or Si Or glass. The organic binder is, for example, polyvinyl butyral resin or polyvinyl acetal resin. Organic solvents such as ethanol or toluene.
次に、図４のＳ２および図５Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
Next, as shown in S2 of FIG. 4 and FIG. 5A, a
次に、図４のＳ３および図５Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
Next, as shown in S3 of FIG. 4 and FIG. 5B, a conductive paste for internal electrodes is applied to the
次に、図４のＳ４および図５Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターン２３が形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。
Next, as shown in S4 of FIG. 4 and FIG. 5C, the
次に、図４のＳ５および図５Ｄに示すように、図４のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４、２５Ａ、２５Ｂを圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
Next, as shown in S5 of FIG. 4 and FIG. 5D, the laminated block obtained in the molding step of S4 of FIG. 4 is pressed to crimp the
次に、図４のＳ６および図５Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
Next, as shown in S6 of FIG. 4 and FIG. 5E, the pressed laminated block is cut into individual rectangular parallelepiped bodies. The laminated block is cut at a portion where only the
このとき、図５Ｆに示すように、個片化された素体２´´には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２´´の一方の端面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２´´の他方の端面で誘電体層４の表面から引き出される。なお、図４Ｆでは、図４Ｅの個片化された１つの素体を長さ方向に拡大して示した。
At this time, as shown in FIG. 5F,
次に、図４のＳ７に示すように、図４のＳ６で個片化された素体２´´に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体２´´を加熱する。 Next, as shown in S7 of FIG. 4, the binder contained in the element body 2'' singulated in S6 of FIG. 4 is removed. Removal of the binder involves heating the body 2'' in a N2 atmosphere at about 350° C., for example.
次に、図４のＳ８および図５Ｇに示すように、素体２´´の面取りを行うことにより、素体２´´の角部に曲率半径Ｃの曲面Ｒが設けられた素体２´を形成する。素体２´´の面取りは、例えば、バレル研磨を用いることができる。 Next, as shown in S8 of FIG. 4 and FIG. 5G, the element body 2'' is chamfered so that the element body 2'' is provided with a curved surface R having a radius of curvature C at the corners of the element body 2''. to form Barrel polishing, for example, can be used for the chamfering of the element body 2''.
次に、図４のＳ９に示すように、図４のＳ８で面取りされた素体２´の両端面と、各端面の周面の４つの面（上面、下面、前面および後面）に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストの塗布には、例えば、ディッピング法を用いることができる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（例えば、Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
Next, as shown in S9 of FIG. 4, a base layer is formed on both end faces of the element body 2' chamfered in S8 of FIG. Apply and dry the conductive paste. A dipping method, for example, can be used to apply the conductive paste for the underlying layer. The base layer conductive paste contains metal powder or filler used as a conductive material for the
次に、図４のＳ１０および図５Ｈに示すように、図４のＳ９で下地層用導電ペーストが塗布された素体２´を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２´に一体化された下地層７´を形成する。素体２´および下地層用導電ペーストの焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。
Next, as shown in S10 of FIG. 4 and FIG. 5H, in S9 of FIG. 4, the element body 2' coated with the base layer conductive paste is fired to integrate the
次に、図４のＳ１１および図５Ｉに示すように、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´を下地層７´上に順次形成する。このとき、外部電極６Ａ´、６Ｂ´が素体２´の下面側および上面側にある積層セラミックコンデンサ１Ａ´が作製される。めっき層９´の形成では、例えば、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´を順次形成することができる。このとき、下地層７´が形成された素体２´を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９´を形成することができる。
Next, as shown in S11 of FIG. 4 and FIG. 5I, a
次に、図４のＳ１２および図５Ｊに示すように、素体２´の上面側の物理的研磨に基づいて、素体２´の上面側の下地層７´、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´を除去する。このとき、素体２´の上面側が研磨された素体２に下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃが形成された積層セラミックコンデンサ１Ａ´´が作製される。ここで、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃが形成された素体２の上面の表面粗さＳａは、素体２の下面の表面粗さＳａより小さくすることができる。この際、Ｓｎメッキ層９Ｃは、図５Ｊと異なり、素体２の外側に広がってもよい。
Next, as shown in S12 of FIG. 4 and FIG. 5J, based on the physical polishing of the upper surface side of the element body 2', the underlying layer 7', the
ここで、図５Ｊの積層セラミックコンデンサ１Ａ´´を製造する場合、図５Ｉの積層セラミックコンデンサ１Ａ´を利用することができる。このとき、図５Ｊの積層セラミックコンデンサ１Ａ´´の製造工程では、図５Ｉの積層セラミックコンデンサ１Ａ´の製造工程をそのまま流用することができる。このため、図５Ｊの積層セラミックコンデンサ１Ａ´´を製造するために、図５Ｉの積層セラミックコンデンサ１Ａ´の製造ラインに図４のＳ１２の工程を追加すればよく、図５Ｉの積層セラミックコンデンサ１Ａ´の製造ラインを改変する必要がない。
Here, when manufacturing the laminated
また、積層セラミックコンデンサ１Ａ´´の低背化を図りつつ、素体２、２´、２´´の厚みを厚くすることができる。このため、素体２、２´、２´´のハンドリングの困難化を防止することができ、積層セラミックコンデンサ１Ａ´´の製造の安定化を図ることができる。
Further, the thickness of the
次に、図４のＳ１３および図５Ｋに示すように、積層セラミックコンデンサ１Ａ´´の端面ＭＵ、ＭＡ、ＭＢ、ＭＣが覆われるように保護膜１０を形成する。保護膜１０は、例えば、Ｓｎの電解めっきに基づいて形成してもよい。保護膜１０として形成されたＳｎめっき層は、上面側に端面ＭＣが形成されたＳｎめっき層９Ｃの側面および下面にも、はんだ付け可能な外装めっき層として形成される。このとき、積層セラミックコンデンサ１Ａ´´をめっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、保護膜１０が形成された積層セラミックコンデンサ１Ａを製造することができる。
Next, as shown in S13 of FIG. 4 and FIG. 5K, a
ここで、図５Ｋの積層セラミックコンデンサ１Ａを製造する場合、図５Ｊの積層セラミックコンデンサ１Ａ´´を利用することができる。このとき、図５Ｋの積層セラミックコンデンサ１Ａの製造工程では、図５Ｊの積層セラミックコンデンサ１Ａ´´の製造工程をそのまま流用することができる。
Here, when manufacturing the laminated
また、積層セラミックコンデンサ１Ａの低背化を図りつつ、素体２、２´、２´´の厚みを厚くすることができる。このため、素体２、２´、２´´のハンドリングの困難化を防止することができ、積層セラミックコンデンサ１Ａの製造の安定化を図ることができる。
In addition, the thickness of the
また、Ｓｎの電解めっきに基づいて保護膜１０を形成することにより、上面側に端面ＭＣが形成されたＳｎめっき層９Ｃの側面および下面に保護膜１０が形成される場合においても、各外部電極６Ａ、６Ｂのはんだの濡れ性を確保することができ、積層セラミックコンデンサ１Ａの実装に支障がでるのを防止することができる。
Further, even when the
図６Ａから図６Ｃは、第１実施形態に係る積層セラミックコンデンサの素体の上面側の外部電極の除去方法の一例を示す断面図である。
図６Ａにおいて、平板状の基板４１の片側に粘着シート４２に貼り付ける。そして、図５Ｉの複数の積層セラミックコンデンサ１Ａ´を粘着シート４２上に配列し、外部電極６Ａ´、６Ｂ´の下面側を粘着シート４２に貼り付ける。このとき、粘着シート４２上での積層セラミックコンデンサ１Ａ´のホールド性を向上させるため、外部電極６Ａ´、６Ｂ´の下面側が粘着シート４２に沈み込むようにしてもよい。なお、基板４１は、例えば、ガラス基板を用いることができる。粘着シート４２は、例えば、両面粘着性を持つ発泡剥離シートまたはＵＶ剥離テープを用いることができる。
6A to 6C are cross-sectional views showing an example of a method for removing external electrodes on the upper surface side of the element body of the multilayer ceramic capacitor according to the first embodiment.
In FIG. 6A, an
一方、図６Ｂに示すように、平板状の基台４３の片側にヤスリなどの研磨材４４を貼り付ける。研磨材４４は、テープなどを用いて基台４３に貼り付けることができる。なお、基台４３は、例えば、ガラス板を用いることができる。
On the other hand, as shown in FIG. 6B, an
そして、粘着シート４２上に配列された積層セラミックコンデンサ１Ａ´の外部電極６Ａ´、６Ｂ´の上面側が研磨材４４に押し付けられるように基台４３上に基板４１を配置する。ここで、外部電極６Ａ´、６Ｂ´の上面側が研磨材４４に所定条件で押し付けられるようにするため、基板４１に荷重ＷＴをかけることができる。
Then, the
そして、基板４１および基台４３のいずれか少なくとも一方の微細揺動ＶＢに基づいて、外部電極６Ａ´、６Ｂ´の上面側を物理的に研磨することで、外部電極６Ａ´、６Ｂ´の上面側を素体２´から除去する。このとき、素体２´の上面側も研磨し、素体２´の上面側の表面粗さＳａを低下させることができる。
Then, based on the fine oscillation VB of at least one of the
この結果、図６Ｃに示すように、素体２´の上面側が研磨された素体２に下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃが形成された積層セラミックコンデンサ１Ａが製造される。
As a result, as shown in FIG. 6C, the
このとき、図６Ｂの工程で研磨されるのは外部電極６Ａ´、６Ｂ´であり、セラミックを含む硬い素体２´はほとんど研磨されないため、研磨後の素体２の曲面Ｒは、ほぼそのまま維持される。例えば、外部電極６Ａ´、６Ｂ´と素体２´を同条件で研磨した場合、外部電極６Ａ´、６Ｂ´の研磨レート（単位時間で削られる量）に対する素体２´の研磨レートは、１／２０～２５である。この場合、外部電極６Ａ´、６Ｂ´を１５ｕｍだけ研磨する条件で素体２´を削っても、０．５０～０．７５ｕｍしか削れない。
At this time, the
なお、研磨砥粒や加重ＷＴは、積層セラミックコンデンサ１Ａ´の強度を鑑みて調整する。実験検証の結果、研磨砥粒は＃２０００～＃６０００の微細砥粒とし、このときの積層セラミックコンデンサ１Ａ´の１個当たりの加重は１～５ｇ／個に設定するのが好ましい。これらの条件に加え、研磨する外部電極６Ａ´、６Ｂ´の厚み（研磨量）および層構成（硬さ）に基づいて、研磨の揺動速度と処理時間を調整する。
Note that the abrasive grains and the weight WT are adjusted in consideration of the strength of the multilayer
なお、外部電極６Ａ´、６Ｂ´の研磨は、外部電極６Ａ´、６Ｂ´の上面側を機械的に擦り取る方法以外にも、ブラスト研磨であってもよいし、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）であってもよい。
The polishing of the
（第２実施形態）
図７Ａから図７Ｃは、第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図７Ａから図７Ｃは、図５Ｉから図５Ｋの製造方法と異なる点について外部電極の一部を抜粋して示した。
(Second embodiment)
7A to 7C are cross-sectional views showing the manufacturing method of the multilayer ceramic capacitor according to the second embodiment. Note that FIGS. 7A to 7C show a part of the external electrodes, which differ from the manufacturing method shown in FIGS. 5I to 5K.
図７Ａにおいて、図５ＩのＳｎめっき層９Ｃ´の代わりにＳｎめっき層９Ｃ１が設けられためっき層９´を形成する。このとき、図７Ｃの工程でＳｎめっき層９Ｃ２を保護膜１０として形成する場合のＳｎめっき層９Ｃ２の厚みＴＣ分だけＳｎめっき層９Ｃ１の厚みをＳｎめっき層９Ｃ´よりも薄くする。
In FIG. 7A, a plating layer 9' having a Sn plating layer 9C1 instead of the
次に、図７Ｂに示すように、素体２´の上面側の物理的研磨に基づいて、素体２´の上面側の下地層７´、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ１を除去し、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを形成する。
Next, as shown in FIG. 7B, the base layer 7', the
次に、図７Ｃに示すように、Ｓｎの電解めっきに基づいて保護膜１０として用いられるＳｎめっき層９Ｃ２を形成する。このとき、端面ＭＵ、ＭＡ、ＭＢ、ＭＣだけでなく、Ｓｎめっき層９Ｃ１の側面および下面もＳｎめっき層９Ｃ２にて覆われる。このため、Ｎｉめっき層９Ｂ上のＳｎめっき層９Ｃ１の厚みとＳｎめっき層９Ｃ２の厚みの合計を図５ＩのＳｎめっき層９Ｃ´の厚みと等しくすることができる。この結果、Ｓｎの電解めっきに基づいて保護膜１０を形成した場合においても、Ｎｉめっき層９Ｂ上のＳｎめっき層の厚みを本来の狙い目に設定することができる。また、Ｓｎめっき層９Ｃ１の厚みをＳｎめっき層９Ｃ´よりも薄くすることにより、端面ＭＣ上のＳｎめっき層９Ｃ２の盛り上がりを低減することができ、積層セラミックコンデンサの低背化の妨げになるのを防止することができる。
Next, as shown in FIG. 7C, a Sn plating layer 9C2 to be used as the
（第３実施形態）
図８は、第３実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図８において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、各はんだ層４３Ａ、４３Ｂは、素体２の上面から離れた状態で各外部電極６Ａ、６Ｂの端面へ濡れ上がる。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。
(Third embodiment)
FIG. 8 is a cross-sectional view showing a configuration example of a mounting substrate on which a multilayer ceramic capacitor according to the third embodiment is mounted.
In FIG. 8,
一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。
On the other hand, a semiconductor chip (not shown) is mounted on the surface side of the mounting
実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。
実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。このとき、樹脂４８は、積層セラミックコンデンサ１Ａ、はんだ層４３Ａ、４３Ｂおよびはんだボール４７Ａ、４７Ｂを覆い、素体２の上面に密着する。
A constant gap is maintained between the mounting
ここで、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。
Here, by mounting the multilayer
また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。
Further, by setting the height of the laminated
さらに、素体２の上面側において、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの端面が層構造をなすことにより、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制しつつ、低背化を図ることが可能となるとともに、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの膜厚の均一性を維持することができる。このため、積層セラミックコンデンサ１Ａの割れを防止しつつ、積層セラミックコンデンサ１Ａを実装基板４１に実装することが可能となるとともに、下地層７およびランド電極４２Ａ、４２Ｂとの導通性の低下を抑制することができる。
Furthermore, on the upper surface side of the
さらに、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを覆う保護膜１０を各外部電極６Ａ、６Ｂに設けることにより、端面ＭＵ、ＭＡ、ＭＢ、ＭＣが樹脂４８に直接接触するのを防止することができる。このため、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを介して水分が内部に侵入するのを抑制することができ、積層セラミックコンデンサ１Ａの絶縁劣化を抑制することができる。
Furthermore, by providing the
（第４実施形態）
図９は、第４実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図１０Ａは、図９の積層セラミックコンデンサを長さ方向に切断した断面図で、図１０Ｂは、図９の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図１１Ａは、図９の積層セラミックコンデンサの構成例を示す上面図、図１１Ｂは、図９の積層セラミックコンデンサの構成例を示す下面図である。
(Fourth embodiment)
9 is a perspective view showing a configuration example of a laminated ceramic capacitor according to a fourth embodiment, FIG. 10A is a cross-sectional view of the laminated ceramic capacitor of FIG. 9 cut in the length direction, and FIG. 11A is a top view showing a configuration example of the multilayer ceramic capacitor in FIG. 9, and FIG. 11B is a bottom view showing a configuration example of the multilayer ceramic capacitor in FIG. It is a diagram.
図９、図１０Ａ、図１０Ｂ、図１１Ａおよび図１１Ｂにおいて、積層セラミックコンデンサ１Ｂは、図１の積層セラミックコンデンサ１Ａの保護膜１０の代わりに保護膜１１を備える。保護膜１１は、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを覆う。保護膜１１は、素体２の上面側に延伸されていてもよい。保護膜１１は、例えば、金属または絶縁体の堆積膜である。保護膜１１に用いられる金属は、例えば、Ｓｎ、Ｃｕ、Ｎｉ、ＴｉまたはＣｒである。保護膜１１に用いられる絶縁体は、例えば、酸化ケイ素、窒化ケイ素または酸化アルミニウムである。保護膜１１の堆積方法は、スパッタまたは蒸着などのドライ成膜法であってもよい。保護膜１１は、樹脂の塗布膜であってもよい。保護膜１１の厚みは、５μｍ以下であるのが好ましく、さらに好ましくは３μｍ以下である。
9, 10A, 10B, 11A and 11B, a laminated
なお、保護膜１１の材料が金属の場合、素体２の中央を幅方向ＤＷに横切るようにマスキングしながら保護膜１１を堆積し、外部電極６Ａ、６Ｂごとに保護膜１１を分離することができる。保護膜１１の材料が絶縁体の場合、必ずしも外部電極６Ａ、６Ｂごとに保護膜１１を分離する必要はなく、端面ＭＵ、ＭＡ、ＭＢ、ＭＣおよび素体２の上面全体に保護膜１１が形成されていてもよい。このとき、素体２の下面側に回り込まないように保護膜１１を形成する。
When the material of the
ここで、金属または絶縁体の堆積膜で保護膜１１を形成することにより、保護膜１１の膜厚の均一性を向上させつつ、保護膜１１を薄膜化することができる。このため、積層セラミックコンデンサ１Ｂの低背化に支障をきたすことなく、信頼性を向上させることができる。
Here, by forming the
なお、スパッタまたは蒸着などのドライ成膜法で保護膜１１の堆積させる方法以外にも、金属、セラミックまたは樹脂を溶射により吹き付ける方法であってもよい。あるいは、無機系または樹脂系などの含浸材を端面ＭＵ、ＭＡ、ＭＢ、ＭＣ間の隙間に含浸させ、端面ＭＵ、ＭＡ、ＭＢ、ＭＣ間の隙間が塞がれるようにしてもよい。
In addition to the method of depositing the
（第５実施形態）
図１２は、第５実施形態に係る積層セラミックコンデンサの構成例を示す断面図である。
図１２において、積層セラミックコンデンサ１Ｃは、図２Ａの積層セラミックコンデンサ１Ａの素体２の代わりに素体２Ｃを備える。積層セラミックコンデンサ１Ｃでは、端面ＭＵ、ＭＡ、ＭＢ、ＭＣに対して、素体２Ｃの上面の中央部が盛り上がっている。このとき、素体２ＣＢ上面の長さ方向ＤＬに沿った断面形状は、円弧状またはアーチ状とすることができる。端面ＭＵ、ＭＡ、ＭＢ、ＭＣに対する素体２Ｃの上面の中央部の盛り上がり量ＨＳは３ｕｍ以下であるのが好ましい。
(Fifth embodiment)
FIG. 12 is a cross-sectional view showing a configuration example of a laminated ceramic capacitor according to the fifth embodiment.
In FIG. 12, a multilayer
この場合、外部電極６Ａ´、６Ｂ´の研磨時において、積層セラミックコンデンサ１Ａ´の固定状態（図６Ａの粘着シート４２の粘着状態など）を変えることにより、図６Ｂの微細揺動ＶＢに基づいて、粘着シート４２上での素体２´の傾きを周期的に変化させることができる。この研磨において、素体２´の上面側の端部側の研磨量を中央部の研磨量より大きくすることができ、素体２Ｃの中央部が緩やかに盛り上がる円弧状にすることもできる。このとき、素体２Ｃの中央部に対して外部電極６Ａ、６Ｂの位置が低くなる。この場合、素体２Ｃの中央部は平坦であってもよい。
In this case, when polishing the
ここで、素体２Ｃの上面の中央部を盛り上がらせることで、積層セラミックコンデンサ１Ｃの抗折強度を向上させることができる。また、研磨処理後の製造プロセスとして、積層セラミックコンデンサ１Ｃの検査およびテーピングを機械で行うことがある。この場合、積層セラミックコンデンサ１Ｃの向きがランダムになり、素体２Ｃの上面が下側に向いた場合においても、外部電極６Ａ、６Ｂの端面ＭＵ、ＭＡ、ＭＢ、ＭＣが検査装置およびテーピング装置の各部（フィーダ面等）で擦られるのを抑制することができる。このため、素体２Ｃの上面側において、外部電極６Ａ、６Ｂの層構造が露出している場合においても、外部電極６Ａ、６Ｂの層構造の破壊を抑制することができる。
Here, by raising the central portion of the upper surface of the element body 2C, the bending strength of the multilayer
また、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを覆う保護膜１０の厚みを、素体２Ｃの上面の中央部の盛り上がり量ＨＳと同等以下とすることにより、各外部電極６Ａ、６Ｂに保護膜１０を設けた場合においても、積層セラミックコンデンサ１Ｃの実装時の高さの増大を防止することができる。このため、積層セラミックコンデンサ１Ｃの低背化に支障をきたすことなく、抗折強度を向上させることが可能となるとともに、信頼性を向上させることができる。
In addition, the thickness of the
（第６実施形態）
図１３Ａは、第６実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図１３Ｂは、第６実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。
(Sixth embodiment)
13A is a longitudinal sectional view of the multilayer ceramic capacitor according to the sixth embodiment, and FIG. 13B is a transverse sectional view of the multilayer ceramic capacitor according to the sixth embodiment at the position of the external electrode. be.
図１３Ａおよび図１３Ｂにおいて、積層セラミックコンデンサ１Ｄは、図２Ａの積層セラミックコンデンサ１Ａの素体２および外部電極６Ａ、６Ｂの代わりに素体２Ｄおよび外部電極６ＡＤ、６ＢＤを備える。素体２Ｄの上面の表面粗さＳａは、素体２Ｄの下面の表面粗さＳａと等しい。素体２Ｄの上面および下面の表面粗さＳａは、０．２０μｍ以下であるのが好ましい。素体２Ｄのそれ以外の構成については、素体２と同様に構成することができる。
13A and 13B, a laminated
外部電極６ＡＤ、６ＢＤは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２Ｄに形成される。ここで、各外部電極６ＡＤ、６ＢＤは、端面に形成され、素体２Ｄの上面側および下面側には存在しない。また、各外部電極６ＡＤ、６ＢＤは、素体２Ｄの下面および端面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。
The external electrodes 6AD and 6BD are formed on the
ここで、各外部電極６ＡＤ、６ＢＤが素体２Ｄの上面側および下面側に存在しないようにすることにより、内部電極層３Ａ、３Ｂの積層数を減少させることなく、積層セラミックコンデンサ１Ｄをさらに低背化することができ、積層セラミックコンデンサ１Ｄの容量を低下させることなく、ＬＳＣ実装を実現することができる。
Here, by preventing the external electrodes 6AD and 6BD from being present on the upper and lower surfaces of the
各外部電極６ＡＤ、６ＢＤは、素体２Ｄ上に形成された下地層７Ｄと、下地層７Ｄ上に積層されためっき層９Ｄを備える。下地層７Ｄは、長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２Ｄに形成される。このとき、下地層７Ｄは、素体２Ｄの端面に形成され、素体２Ｄの上面側および下面側には形成されない。なお、下地層７Ｄは、素体２Ｄの前面側および後面側に形成されてもよい。
Each of the external electrodes 6AD and 6BD includes a
めっき層９Ｄは、下地層７Ｄを覆うように外部電極６ＡＤ、６ＢＤごとに連続的に形成され、素体２Ｄの上面側および下面側には形成されない。めっき層９Ｄは、下地層７Ｄを介して内部電極層３Ａ、３Ｂと導通する。また、めっき層９Ｄは、はんだを介して実装基板の端子と導通する。めっき層９Ｄは、例えば、下地層７Ｄ上に積層されたＣｕめっき層９ＡＤと、Ｃｕめっき層９ＡＤ上に積層されたＮｉめっき層９ＢＤと、Ｎｉめっき層９ＢＤ上に積層されたＳｎめっき層９ＣＤの３層構造とすることができる。
The plated
ここで、素体２Ｄの上面側および下面側において、下地層７の端面とめっき層９の端面は、素体２Ｄの外側で層構造をなす。また、素体２Ｄの上面側および下面側において、Ｃｕめっき層９Ａの端面と、Ｎｉめっき層９Ｂの端面と、Ｓｎめっき層９Ｃの端面は、下地層７の外側で層構造をなす。この場合、素体２Ｄの端面上に積層された下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤの積層構造は、素体２Ｄの上面側および下面側で水平方向に切断される。このとき、下地層７Ｄは、素体２Ｄの上面側および下面側でそれぞれ素体２Ｄの外側に張り出した端面ＭＵ、ＫＵを持つ。Ｃｕめっき層９ＡＤは、素体２Ｄの上面側および下面側でそれぞれ端面ＭＵ、ＫＵの外側に張り出した端面ＭＡ、ＫＡを持つ。Ｎｉめっき層９ＢＤは、素体２Ｄの上面側および下面側でそれぞれ端面ＭＡ、ＫＡの外側に張り出した端面ＭＢ、ＫＢを持つ。Ｓｎめっき層９ＣＤは、素体２Ｄの上面側および下面側でそれぞれ端面ＭＢ、ＫＢの外側に張り出した端面ＭＣ、ＫＣを持つ。
Here, on the upper surface side and the lower surface side of the
端面ＭＵ、ＭＡ、ＭＢ、ＭＣは、素体２Ｄの上面を含む同一面内に位置することができる。このとき、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣの法線方向と、素体２Ｄの上面の法線方向は、互いに等しくすることができる。この場合、各端面ＭＵ、ＭＡ、ＭＢ、ＭＣは平坦面とすることができる。
The end surfaces MU, MA, MB and MC can be positioned within the same plane including the upper surface of the
端面ＫＵ、ＫＡ、ＫＢ、ＫＣは、素体２Ｄの下面を含む同一面内に位置することができる。このとき、各端面ＫＵ、ＫＡ、ＫＢ、ＫＣの法線方向と、素体２Ｄの下面の法線方向は、互いに等しくすることができる。この場合、各端面ＫＵ、ＫＡ、ＫＢ、ＫＣは平坦面とすることができる。
The end surfaces KU, KA, KB, KC can be positioned in the same plane including the lower surface of the
また、下地層７Ｄは、素体２Ｄの上面側の曲面Ｒに沿って回り込むようにして端面ＭＵが素体２Ｄの上面に達している。また、下地層７Ｄは、素体２Ｄの下面側の曲面Ｒに沿って回り込むようにして端面ＫＵが素体２Ｄの下面に達している。素体２Ｄの上面側および下面側のそれぞれの下地層７Ｄの回り込み量は、素体２Ｄの上面側および下面側の曲面Ｒの曲率半径Ｃと等しくすることができる。
Further, the
ここで、下地層７Ｄの端部は、素体２Ｄの上面側において、めっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤから露出される。このとき、素体２Ｄの上面側において、外部電極６ＡＤ、６ＢＤの層構造が積層セラミックコンデンサ１Ｄの外部に露出される。また、下地層７Ｄの端部は、素体２Ｄの下面側において、めっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤから露出される。このとき、素体２Ｄの下面側において、外部電極６ＡＤ、６ＢＤの層構造が積層セラミックコンデンサ１Ｄの外部に露出される。
Here, the end portion of the
下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤのそれ以外の構成については、下地層７、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃと同様に構成することができる。
Other configurations of the
ここで、素体２Ｄの上面側および下面側において、下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤに端面ＭＵ、ＫＵ、ＭＡ、ＫＡ、ＭＢ、ＫＢ、ＭＣ、ＫＣをそれぞれ持たせることにより、外部電極６ＡＤ、６ＢＤの破断を伴うことなく、素体２Ｄの上面側よび下面側に外部電極６ＡＤ、６ＢＤがない積層セラミックコンデンサ１Ｄを作製することができる。このため、積層セラミックコンデンサ１Ｄの抗折強度の低下を抑制しつつ、さらなる低背化を図るとともに、素体２Ｄの上面側および下面側での各外部電極６ＡＤ、６ＢＤの断面形状の不均一化を抑制することができ、各外部電極６ＡＤ、６ＢＤと素体２Ｄとの密着強度の低下を抑制することができる。
Here, on the upper surface side and the lower surface side of the
また、素体２Ｄの上面側および下面側において、下地層７Ｄ、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤに端面ＭＵ、ＫＵ、ＭＡ、ＫＡ、ＭＢ、ＫＢ、ＭＣ、ＫＣをそれぞれ持たせることにより、Ｃｕめっき層９ＡＤ、Ｎｉめっき層９ＢＤおよびＳｎめっき層９ＣＤの膜厚の均一性を維持することができる。このため、各外部電極６ＡＤ、６ＢＤの強度の低下を抑制することが可能となるとともに、下地層７Ｄおよび実装基板の端子との導通性の低下を抑制することができる。
Further, on the upper surface side and the lower surface side of the
さらに、素体２Ｄの上面側および下面側に外部電極６ＡＤ、６ＢＤが存在しないようにすることにより、積層セラミックコンデンサ１Ｄの形状を上下対称とすることができ、積層セラミックコンデンサ１Ｄの上下を区別する必要がなくなる。このため、マウンタのノズル吸着時（積層セラミックコンデンサ１Ｄのピックアップ時）において、積層セラミックコンデンサ１Ｄの上面が上向きになるように積層セラミックコンデンサ１Ｄを整列させる必要がなくなり、積層セラミックコンデンサ１Ｄの実装時の工程数の増大を抑制することができる。
Furthermore, by eliminating the external electrodes 6AD and 6BD on the top and bottom sides of the
また、各外部電極６ＡＤ、６ＢＤは、端面ＭＵ、ＭＡ、ＭＢ、ＭＣを覆う保護膜１０Ａを備えるとともに、端面ＫＵ、ＫＡ、ＫＢ、ＫＣを覆う保護膜１０Ｂを備える。各保護膜１０Ａ、１０Ｂは、例えば、金属膜である。この金属膜の材料は、Ｓｎ、Ｃｕ、Ｎｉ、ＴｉまたはＣｒであるのが好ましい。各保護膜１０Ａ、１０Ｂは、はんだ付け可能な金属膜であるのが好ましい。
Each of the external electrodes 6AD and 6BD has a
各保護膜１０Ａ、１０Ｂは、Ｓｎめっき層であってもよい。このとき、各保護膜１０Ａ、１０Ｂとして用いられるＳｎめっき層は、端面ＭＵ、ＭＡ、ＭＢ、ＭＣ、ＫＵ、ＫＡ、ＫＢ、ＫＣおよびＳｎめっき層９ＣＤを覆っていてもよい。ここで、各保護膜１０Ａ、１０Ｂとして用いられるＳｎめっき層は、Ｓｎめっき層９ＣＤに連続していてもよい。また、Ｓｎめっき層９ＣＤの厚みは５μｍ以上、各保護膜１０Ａ、１０Ｂとして用いられるＳｎめっき層の厚みは５μｍ以下であるのが好ましい。
Each
（第７実施形態）
図１４は、第７実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図１４において、実装基板４１には、図８の積層セラミックコンデンサ１Ａの代わりに積層セラミックコンデンサ１Ｄが実装される。このとき、積層セラミックコンデンサ１Ｄの素体２Ｄの下面は、ランド電極４２Ａ、４２Ｂに接触してもよい。そして、積層セラミックコンデンサ１Ｄは、各外部電極６ＡＤ、６ＢＤのめっき層９Ｄにそれぞれ付着されたはんだ層４３ＡＤ、４３ＢＤを介してランド電極４２Ａ、４２Ｂに接続される。このとき、積層セラミックコンデンサ１Ｄと実装基板４１との接続は、素体２Ｄの各端面の外部電極６ＡＤ、６ＢＤを介して確保される。
(Seventh embodiment)
FIG. 14 is a cross-sectional view showing a configuration example of a mounting board on which a multilayer ceramic capacitor according to the seventh embodiment is mounted.
In FIG. 14, a multilayer
なお、実装基板４１への積層セラミックコンデンサ１Ｄの実装強度を向上させるために、素体２Ｄの前後面の外部電極６ＡＤ、６ＢＤにはんだ層４３ＡＤ、４３ＢＤを濡れ上がらせるようにしてもよい。素体２Ｄの前後面の外部電極６ＡＤ、６ＢＤへのはんだ層４３ＡＤ、４３ＢＤの濡れ上り量を増大させるため、素体２Ｄの前後面の外部電極６ＡＤ、６ＢＤの長さを増大させるようにしてもよい。
In order to improve the mounting strength of the multilayer
（第８実施形態）
図１５は、第８実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図１５では、セラミック電子部品としてチップインダクタを例にとった。
図１５において、チップインダクタ６１は、素体６２および外部電極６６Ａ、６６Ｂを備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。
(Eighth embodiment)
FIG. 15 is a perspective view showing a configuration example of a ceramic electronic component according to the eighth embodiment. In FIG. 15, a chip inductor is taken as an example of the ceramic electronic component.
In FIG. 15, a
素体６２は、素体６２の稜線に沿って面取りされる。このとき、素体６２は、その角部が面取された曲面Ｒを備える。また、素体６２の上面の表面粗さＳａは、素体６２の下面の表面粗さＳａより小さい。 The body 62 is chamfered along the ridgeline of the body 62 . At this time, the element body 62 has a curved surface R with chamfered corners. Further, the surface roughness Sa of the upper surface of the element body 62 is smaller than the surface roughness Sa of the lower surface of the element body 62 .
コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の端面側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の端面側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。
The
コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。
Materials for the
外部電極６６Ａ、６６Ｂは、素体６２の長さ方向ＤＬに互いに分離された状態で素体６２の互いに対向する端面に位置する。ここで、各外部電極６６Ａ、６６Ｂは、素体６２の下面側から曲面Ｒを介して下面に垂直に接続する端面にかけて連続的に形成され、素体６２の上面側には存在しない。また、各外部電極６６Ａ、６６Ｂは、素体６２の下面および端面の双方に垂直な互いに対向する前面および後面にも形成されてもよい。
The
外部電極６６Ａ、６６Ｂは、素体６２上に形成された下地層６７と、下地層６７上に形成されためっき層６９を備える。下地層６７は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料６４の主成分であるフェライト成分である。めっき層６９は、例えば、下地層６７上に形成されたＣｕめっき層６９Ａと、Ｃｕめっき層６９Ａ上に形成されたＮｉめっき層６９Ｂと、Ｎｉめっき層６９Ｂ上に形成されたＳｎめっき層６９Ｃの３層構造とすることができる。
The
下地層６７は、素体６２の下面側から曲面Ｒを介して端面にかけて連続的に形成され、素体６２の上面側には形成されない。なお、下地層６７は、素体６２の下面側から前面側および後面側にかけて連続的に形成されてもよい。めっき層６９は、下地層６７を覆うように外部電極６６Ａ、６６Ｂごとに連続的に形成され、素体６２の上面側には形成されない。
The base layer 67 is formed continuously from the lower surface side of the element body 62 to the end surface via the curved surface R, and is not formed on the upper surface side of the element body 62 . The base layer 67 may be formed continuously from the lower surface side of the base body 62 to the front surface side and the rear surface side. The plating layer 69 is continuously formed for each of the
ここで、素体６２の上面側において、下地層６７の端面とめっき層６９の端面は、素体６の外側で層構造をなす。また、素体６２の上面側において、Ｃｕめっき層６９Ａの端面と、Ｎｉめっき層６９Ｂの端面と、Ｓｎめっき層６９Ｃの端面は、下地層６７の外側で層構造をなす。この場合、素体６２の端面上に積層された下地層６７、Ｃｕめっき層６９Ａ、Ｎｉめっき層６９ＢおよびＳｎめっき層６９Ｃの積層構造は、素体６２の上面側で水平方向に切断される。このとき、下地層６７は、素体６２の上面側で素体６２の外側に張り出した端面ＰＵを持つ。Ｃｕめっき層６９Ａは、素体６２の上面側で端面ＰＵの外側に張り出した端面ＰＡを持つ。Ｎｉめっき層６９Ｂは、素体６２の上面側で端面ＰＡの外側に張り出した端面ＰＢを持つ。Ｓｎめっき層６９Ｃは、素体６２の上面側で端面ＰＢの外側に張り出した端面ＰＣを持つ。
Here, on the upper surface side of the element body 62 , the end faces of the base layer 67 and the end faces of the plating layer 69 form a layer structure outside the element body 6 . Further, on the upper surface side of the element body 62, the end faces of the
端面ＰＵ、ＰＡ、ＰＢ、ＰＣは、素体６２の上面を含む同一面内に位置することができる。このとき、各端面ＰＵ、ＰＡ、ＰＢ、ＰＣの法線方向と、素体６２の上面の法線方向は、互いに等しくすることができる。この場合、各端面ＰＵ、ＰＡ、ＰＢ、ＰＣは平坦面とすることができる。また、下地層６７は、素体６２の上面側の曲面Ｒに沿って回り込むようにして端面ＰＵが素体６２の上面に達している。 The end faces PU, PA, PB, and PC can be positioned within the same plane including the upper surface of the element body 62 . At this time, the normal direction of each of the end faces PU, PA, PB, and PC and the normal direction of the upper surface of the element body 62 can be made equal to each other. In this case, each end surface PU, PA, PB, PC can be a flat surface. Further, the base layer 67 wraps around along the curved surface R on the upper surface side of the element body 62 so that the end face PU reaches the upper surface of the element body 62 .
ここで、下地層６７の端部は、素体６２の上面側において、めっき層６９Ａ、Ｎｉめっき層６９ＢおよびＳｎめっき層６９Ｃから露出される。このとき、外部電極６６Ａ、６６Ｂの層構造がチップインダクタ６１の外部に露出される。一方、下地層６７の端部は、素体６２の下面側において、Ｃｕめっき層６９Ａ、Ｎｉめっき層６９ＢおよびＳｎめっき層６９Ｃにて覆われる。
Here, the end portion of the base layer 67 is exposed from the
また、各外部電極６６Ａ、６６Ｂは、端面ＰＵ、ＰＡ、ＰＢ、ＰＣを覆う保護膜７０を備える。この保護膜７０は、例えば、金属膜である。この金属膜の材料は、Ｓｎ、Ｃｕ、Ｎｉ、ＴｉまたはＣｒであるのが好ましい。この保護膜７０は、はんだ付け可能な金属膜であるのが好ましい。
Each of the
この保護膜７０は、Ｓｎめっき層であってもよい。このとき、保護膜７０として用いられるＳｎめっき層は、端面ＰＵ、ＰＡ、ＰＢ、ＰＣおよびＳｎめっき層６９Ｃを覆っていてもよい。ここで、保護膜７０として用いられるＳｎめっき層は、Ｓｎめっき層６９Ｃに連続していてもよい。また、Ｓｎめっき層６９Ｃの厚みは５μｍ以上、保護膜７０として用いられるＳｎめっき層の厚みは５μｍ以下であるのが好ましい。
This
なお、チップインダクタ６１の外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、チップインダクタ６１の低背化を図るため、チップインダクタ６１の高さは、１５０μｍ以下であることが好ましい。
Note that the external size of the
１ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
９ めっき層
１０ 保護膜
REFERENCE SIGNS
Claims (17)
前記内部電極と接続し金属を含むとともに、前記第２面側において前記素体の外側に第１端面を持つ下地層と、前記下地層上に積層され、前記第２面側において前記素体の外側で前記第１端面と層構造をなす第２端面を持つめっき層と、前記第１端面および前記第２端面を覆う保護膜とを有する外部電極とを備えることを特徴とするセラミック電子部品。 an element body having a dielectric, an internal electrode, a first surface, and a second surface facing the first surface;
an underlying layer connected to the internal electrode and containing a metal and having a first end face outside the element body on the second surface side; A ceramic electronic component, comprising: an external electrode having a plating layer having a second end face forming a layer structure with the first end face on the outside; and a protective film covering the first end face and the second end face.
前記第２面側において、前記複数のめっき層の端面は前記素体の外側で層構造をなすことを特徴とする請求項１に記載のセラミック電子部品。 The plating layer has a laminated structure of a plurality of plating layers with different metal components,
2. The ceramic electronic component according to claim 1, wherein the end faces of the plurality of plated layers form a layered structure outside the base body on the second surface side.
前記誘電体を含む誘電体層と、
前記誘電体層を介して交互に積層された第１内部電極層および第２内部電極層を備え、
前記外部電極は、
前記第１面および前記第２面の双方に垂直な第３面に引き出された前記第１内部電極層に接続された第１外部電極と、
前記第３面に対向する第４面に引き出された前記第２内部電極層に接続された第２外部電極とを備えることを特徴とする請求項１から１１のいずれか１項に記載のセラミック電子部品。 The element is
a dielectric layer containing the dielectric;
comprising a first internal electrode layer and a second internal electrode layer alternately laminated via the dielectric layer;
The external electrodes are
a first external electrode connected to the first internal electrode layer drawn to a third surface perpendicular to both the first surface and the second surface;
12. The ceramic according to any one of claims 1 to 11, further comprising a second external electrode connected to the second internal electrode layer drawn out to a fourth surface facing the third surface. electronic components.
前記はんだ層は、前記素体の第２面から離れた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする実装基板。 A mounting board on which the ceramic electronic component according to any one of claims 1 to 12 is mounted via a solder layer,
A mounting board, wherein the solder layer is wetted to the side surface of the external electrode while being separated from the second surface of the element body.
前記素体の端面および前記端面に対して垂直な４つの面に外部電極の下地材料を塗布する工程と、
前記下地材料を焼成し、前記外部電極の下地層を形成する工程と、
前記下地層上にめっき層を積層する工程と、
前記４つの面のうちの１つの面上の下地層およびめっき層を除去する工程と、
前下地層および前めっき層が除去された領域に保護膜を形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。 forming a body provided with a dielectric and an internal electrode;
a step of applying a base material for external electrodes to the end face of the element body and four faces perpendicular to the end face;
firing the base material to form a base layer for the external electrodes;
A step of laminating a plating layer on the underlayer;
removing the underlying layer and the plating layer on one of the four surfaces;
A method of manufacturing a ceramic electronic component, comprising the step of forming a protective film on a region from which the pre-underlayer and the pre-plating layer have been removed.
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