JP2023046463A - Noise adjusting device and noise adjustment method - Google Patents

Abstract

To provide a noise adjusting device or the like capable of reducing cost of device and shortening time required to investigate a failure of the device.SOLUTION: A noise adjusting device 1001 includes: a noise generating unit 1002 that generates noise of a plurality of intensities with respect to a substrate on which a circuit is formed; a noise detecting unit 1003 that detects the generated noise; and a noise reducing unit 1004 that reduces the noise.SELECTED DRAWING: Figure 15

Description

本開示は、ノイズを調整する技術に関する。 The present disclosure relates to techniques for adjusting noise.

近年のＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の内部回路の高密度化と動作速度の高速化に伴い、メモリエラーなどにより、ＦＰＧＡを使用する装置の誤動作を誘発するという問題が生じている。その理由は、ＦＰＧＡの内部回路の動作率を高くし、クロックの速度を上昇させると、内部回路の動作負荷が高い場合には、電源ノイズや放射ノイズが発生するためである。装置の評価時及び検査工程では、ＦＰＧＡの内部回路の高密度化と動作速度の高速化に伴う問題が発生した場合、内部回路の高密度化と動作速度の高速化が行われていないＦＰＧＡを使用する装置の調査方法を使用することは困難である。そのため、内部回路の高密度化と動作速度の高速化がなされたＰＦＧＡを使用する装置の調査及び検査は、手動で行われていた。そのため、調査及び検査に多くの時間が費やされていた。 2. Description of the Related Art In recent years, as the density of internal circuits of FPGAs (Field-Programmable Gate Arrays) has increased and the operation speed has increased, there has arisen the problem of causing malfunctions of devices using FPGAs due to memory errors and the like. The reason for this is that if the operation rate of the internal circuits of the FPGA is increased and the clock speed is raised, power supply noise and radiation noise will occur if the internal circuit has a high operating load. During the evaluation and inspection process of the device, if a problem occurs due to the high density of the internal circuit and the high speed operation of the FPGA, we will replace the FPGA without high density of the internal circuit and high speed operation. It is difficult to use the investigation method of the equipment used. Therefore, inspection and inspection of devices using PFGAs with high density internal circuits and high operating speeds have been performed manually. Therefore, a lot of time was spent on research and inspection.

これらの問題を解決するには、ＦＰＧＡを搭載した基板側の電源とグラウンド間にセラミックコンデンサ、タンタルコンデンサ、ＥＭI（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策部品を実装することが考えられる。この方法は、ノイズを低減する点で有効である。しかし、部品のコストが高く、実装スペースが狭くなるという課題もあった。 To solve these problems, it is conceivable to mount ceramic capacitors, tantalum capacitors, and EMI (Electromagnetic Interference) countermeasure parts between the power supply and the ground on the board on which the FPGA is mounted. This method is effective in reducing noise. However, there was also the problem that the cost of the parts was high and the mounting space was narrow.

また、特許文献１乃至４には、ＦＰＧＡを使用する装置に使用可能な技術が開示されている。 Moreover, Patent Documents 1 to 4 disclose techniques that can be used in devices that use FPGAs.

特許文献１には、半導体集積回路において、通常論理回路がない空きエリアにフィラーセルの代わりに配置されている複数の電源ノイズ発生回路と、電源不老回路を制御する制御回路を含む半導体集積回路が記載されている。特許文献１の技術では、制御回路によって制御することによって、意図したエリアだけに意図したタイミングで電源ノイズを発生させる。 Patent Document 1 discloses a semiconductor integrated circuit including a plurality of power supply noise generating circuits arranged instead of filler cells in an empty area where there is no logic circuit normally in a semiconductor integrated circuit, and a control circuit for controlling a power supply permanent circuit. Are listed. In the technique of Patent Document 1, power supply noise is generated only in an intended area at an intended timing by controlling with a control circuit.

特許文献２には、半導体装置のノイズ量を測定し、ノイズ量の測定結果に応じてデカップリング容量を可変させる半導体装置が記載されている。 Patent Document 2 describes a semiconductor device that measures the amount of noise in the semiconductor device and varies the decoupling capacitance according to the measurement result of the amount of noise.

引用文献３には、回路基板のグランド電圧と集積回路内部のグランド電圧とが入力される差動アンプ回路によってグランドバウンスを検出し、その差動アンプ回路の出力を集積回路外部へ出力する端子を備える集積回路が記載されている。 In Cited Document 3, ground bounce is detected by a differential amplifier circuit to which the ground voltage of the circuit board and the ground voltage inside the integrated circuit are input, and a terminal for outputting the output of the differential amplifier circuit to the outside of the integrated circuit is provided. An integrated circuit comprising is described.

特許文献４には、複数のスルーホールを上部電極とし、上部電極と誘電体層を介して形成された下部電極とにより構成されるキャパシタが形成されている多層配線基板が記載されている。 Patent Document 4 describes a multilayer wiring board in which a plurality of through holes are used as upper electrodes, and capacitors are formed by the upper electrodes and lower electrodes formed via a dielectric layer.

特開２００７－２３２６２２号公報JP 2007-232622 A 特開２００８－０８５３２１号公報JP 2008-085321 A 特開２００９－１８０５０２号公報JP 2009-180502 A 特開２００５－０２６６７０号公報JP-A-2005-026670

特許文献１及び２の技術では、ノイズを検出する回路を含まないので、ノイズを検出することができない。 The techniques disclosed in Patent Literatures 1 and 2 do not include a circuit for detecting noise, so they cannot detect noise.

特許文献３の技術では、回路基板に実装される集積回路において、グランドバウンスを検出可能な集積回路が提供され、ノイズの検出方法としてグランドバウンス検出部の出力を前記集積回路外部へ出力する端子が設けられたことを特徴としている。しかし、グランドバウンスが、装置の誤動作を誘発する直接要因であるかどうかは判定できない点が課題である。そのため、この方式では、装置の不具合調査及び検査工程の歩留まり調査を行う場合、ノイズの検出方法としては不十分であり、調査に多くの時間が費やされる。さらに、この方式では、集積回路の内部動作率や内部周波数を自由に可変できない。特許文献３の技術では、プリント基板に実装される集積回路は、内部動作負荷の大きさは一定であるため、プリント基板上に定常的な電源ノイズや放射ノイズしか発生しない。そのため、内部動作率や内部クロック周波数を可変した複数の集積回路（ＦＰＧＡの場合は、プログラムの書き換えが必要）を用意する必要があり、多くの作業時間が費やされるという課題がある。装置の不具合調査及びＦＰＧＡ検査工程の歩留まり調査などに使用した場合、疑似的ノイズを発生させる場合、特許文献３の技術は、疑似的ノイズを発生させる技術として不十分である。 In the technique of Patent Document 3, an integrated circuit that can detect ground bounce is provided in an integrated circuit mounted on a circuit board, and a terminal for outputting the output of a ground bounce detection unit to the outside of the integrated circuit is provided as a noise detection method. It is characterized by having However, the problem is that it cannot be determined whether or not ground bounce is a direct factor that induces malfunction of the device. For this reason, this method is insufficient as a noise detection method when investigating device failures and inspecting process yields, and much time is spent on the investigation. Furthermore, in this method, the internal operation rate and internal frequency of the integrated circuit cannot be freely changed. In the technique of Patent Document 3, since the integrated circuit mounted on the printed circuit board has a constant internal operating load, only stationary power supply noise and radiation noise are generated on the printed circuit board. Therefore, it is necessary to prepare a plurality of integrated circuits with variable internal operating rates and internal clock frequencies (in the case of FPGA, rewriting of the program is necessary), which causes a problem of spending a lot of work time. The technique of Patent Document 3 is insufficient as a technique for generating pseudo-noise when it is used for device defect investigation and yield investigation in the FPGA inspection process.

特許文献４の技術では、基板上に配線層と絶縁層とを積層してなる多層配線基板において、コア基板の一方の面にキャパシタを配置し、基板間に挟み込んだ構成としている。このような多層配線基板を用いる製造方法では、キャパシタの誘電体層の材料、厚さを容易に変更できないという課題がある。 In the technique of Patent Document 4, in a multilayer wiring board formed by stacking wiring layers and insulating layers on a substrate, a capacitor is arranged on one surface of a core substrate and sandwiched between the substrates. A manufacturing method using such a multilayer wiring board has a problem that the material and thickness of the dielectric layer of the capacitor cannot be easily changed.

図２は、本開示の比較例に係る多層基板を模式的に表す図である。例えば、評価者が、図２に示すような、ＦＰＧＡを搭載した多層基板を予め製作準備しなければならない。この多層基板は、キャパシタの誘電体層の材料、厚さを可変した基板Ａ（６層基板コア材使用）、基板Ｂ（６層基板キャパシタ材充填１０μｍ）、基板Ｃ（６層基板キャパシタ材充填２０μｍ）を含む。また、評価者が、基板の電源ノイズ、放射ノイズを手動で測定し、キャパシタ材の有効性を判定している。そのため、複数基板を作成するためにコストがかかる上、多くの評価時間を必要としている。 FIG. 2 is a schematic diagram of a multilayer substrate according to a comparative example of the present disclosure. For example, the evaluator must prepare in advance a multi-layer board on which an FPGA is mounted, as shown in FIG. This multi-layer board consists of capacitor dielectric layer material, board A (6-layer board core material used), board B (6-layer board filled with capacitor material 10 μm), board C (6-layer board filled with capacitor material 20 μm). In addition, the evaluator manually measures the power supply noise and radiation noise of the board to determine the effectiveness of the capacitor material. Therefore, the production of a plurality of substrates is costly and requires a long evaluation time.

本開示の目的の１つは、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できるノイズ調整装置などを提供することである。 One of the objects of the present disclosure is to provide a noise adjustment device or the like that can reduce the cost of the device and shorten the time required to investigate a problem with the device.

本開示の一態様に係るノイズ調整装置は、回路が形成された基盤に対して、複数の強度のノイズを発生させるノイズ発生部と、発生した前記ノイズを検出するノイズ検出部と、前記ノイズを低減するノイズ低減部と、を備える。 A noise adjustment device according to an aspect of the present disclosure includes a noise generation unit that generates noise of a plurality of intensities with respect to a circuit board, a noise detection unit that detects the generated noise, and a noise detection unit that detects the noise. and a noise reduction unit that reduces noise.

本開示の一態様に係るノイズ調整方法は、回路が形成された基盤に対して、複数の強度のノイズを発生させ、発生した前記ノイズを検出し、前記ノイズを低減する。 A noise adjustment method according to an aspect of the present disclosure generates noise of a plurality of intensities in a substrate on which a circuit is formed, detects the generated noise, and reduces the noise.

本開示には、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できるという効果がある。 The present disclosure has the effect of reducing the cost of the device and shortening the time to investigate the device for defects.

図１は、本開示の第１の実施形態に係る回路を模式的に表す図である。FIG. 1 is a schematic diagram of a circuit according to a first embodiment of the present disclosure. 図２は、本開示の比較例に係る多層基板を模式的に表す図である。FIG. 2 is a schematic diagram of a multilayer substrate according to a comparative example of the present disclosure. 図３は、本開示の第１の実施形態に係るノイズ発生部の構成の例を表すブロック図である。FIG. 3 is a block diagram showing an example of the configuration of the noise generator according to the first embodiment of the present disclosure; 図４は、本開示の第１の実施形態に係る動作負荷可変回路の構成を模式的に表す図である。FIG. 4 is a diagram schematically showing the configuration of the operating load variable circuit according to the first embodiment of the present disclosure. 図５は、本開示の第１の実施形態に係るノイズ検出部の構成の例を示すブロック図である。FIG. 5 is a block diagram illustrating an example configuration of a noise detection unit according to the first embodiment of the present disclosure. 図６Ａは、本開示の第１の実施形態に係るキャパシタ可変部の構成を表す図である。6A is a diagram illustrating the configuration of a capacitor variable section according to the first embodiment of the present disclosure; FIG. 図６Ｂは、ＦＰＧＡの底面から見た、本開示の第１の実施形態に係るキャパシタ可変部を表す図である。FIG. 6B is a diagram representing a capacitor variable according to the first embodiment of the present disclosure as viewed from the bottom of the FPGA. 図７は、本開示の第１の実施形態に係るＦＰＧＡを搭載したプリント基板の構造を表す図である。FIG. 7 is a diagram showing the structure of a printed board on which an FPGA is mounted according to the first embodiment of the present disclosure. 図８は、本開示の第１の実施形態の実装例に係るプリント基板の全体の構成を表す図である。FIG. 8 is a diagram showing the overall configuration of a printed circuit board according to an implementation example of the first embodiment of the present disclosure. 図９は、本開示の第１の実施形態の実装例に係るキャパシタ可変部の詳細な構成を表す図である。FIG. 9 is a diagram illustrating a detailed configuration of a capacitor variable section according to an implementation example of the first embodiment of the present disclosure; 図１０Ａは、本開示の第１の実施形態に係るプリント基板の動作の例の全体を示すフローチャートである。FIG. 10A is a flow chart showing an overall example of the operation of the printed circuit board according to the first embodiment of the present disclosure; 図１０Ｂは、本開示の第１の実施形態に係るプリント基板のノイズ発生・検出処理の動作の例の全体を示すフローチャートである。FIG. 10B is a flowchart illustrating an example of the entire operation of noise generation/detection processing for a printed circuit board according to the first embodiment of the present disclosure; 図１１は、本開示の第１の実施形態の実装例に係る動作負荷可変回路の詳細な構成を示す図である。FIG. 11 is a diagram illustrating a detailed configuration of a variable operating load circuit according to an implementation example of the first embodiment of the present disclosure; 図１２は、本開示の第１の実施形態に係る動作負荷可変回路のレジスタ回路の信号の推移を示すタイムチャートである。FIG. 12 is a time chart showing signal transitions of the register circuit of the operating load variable circuit according to the first embodiment of the present disclosure. 図１３は、本開示の第１の実施形態に係るノイズ検出部の信号の推移を表すタイムチャートである。FIG. 13 is a time chart showing transition of a signal of the noise detector according to the first embodiment of the present disclosure. 図１４Ａは、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の構造の例を表す図である。FIG. 14A is a diagram illustrating an example of the structure of a printed board on which an FPGA is mounted, according to another implementation example of the first embodiment of the present disclosure; 図１４Ｂは、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の断面図を表す図である。FIG. 14B is a diagram illustrating a cross-sectional view of a printed circuit board on which an FPGA is mounted, according to another implementation example of the first embodiment of the present disclosure; 図１５は、本開示の第２の実施形態に係るノイズ調整装置の構成の例を表すブロック図である。FIG. 15 is a block diagram illustrating an example configuration of a noise adjustment device according to the second embodiment of the present disclosure. 図１６は、本開示の第２の実施形態に係るノイズ調整装置の動作の例を表すフローチャートである。FIG. 16 is a flowchart representing an example of the operation of the noise adjustment device according to the second embodiment of the present disclosure;

以下では、本開示の実施形態について、図面を使用して詳細に説明する。 Embodiments of the present disclosure are described in detail below using the drawings.

＜第１の実施形態＞
＜構成＞
図１は、本開示の第１の実施形態に係る回路を模式的に表す図である。図１に示す例は、回路の主要部を表す。回路は、例えば、プリント基板上に実装される。図１に示す例では、回路は、ＦＰＧＡ（集積回路）１と、ＬＥＤ表示部５と、ＬＥＤ表示部６（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と、ＤＣ／ＤＣ７（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）と、キャパシタ電圧制御回路８６とを含む。図１に示す例では、回路は、セラミックコンデンサ８８を含んでいるが、回路は、セラミックコンデンサ８８を含んでいなくてよい。ＤＣ／ＤＣ７は、ＤＣ／ＤＣコンバータである。ＤＣ／ＤＣ７には、電源８２から電力が供給される。 <First Embodiment>
<Configuration>
FIG. 1 is a schematic diagram of a circuit according to a first embodiment of the present disclosure. The example shown in FIG. 1 represents the main part of the circuit. The circuit is mounted, for example, on a printed circuit board. In the example shown in FIG. 1, the circuit includes an FPGA (integrated circuit) 1, an LED display section 5, an LED display section 6 (Light Emitting Diode), a DC/DC 7 (Direct Current), and a capacitor voltage control circuit 86. including. In the example shown in FIG. 1 , the circuit includes ceramic capacitor 88 , but the circuit need not include ceramic capacitor 88 . DC/DC 7 is a DC/DC converter. Power is supplied from a power supply 82 to the DC/DC 7 .

ＦＰＧＡ（集積回路）１は、ノイズ発生部２と、ノイズ検出部３と、キャパシタ可変部４とを含む。 An FPGA (integrated circuit) 1 includes a noise generator 2 , a noise detector 3 and a capacitor variable section 4 .

＜ノイズ発生部２＞
ノイズ発生部２は、プリント基板上に電源ノイズ及び放射ノイズを疑似的に発生させる。「疑似的」は、例えば、ノイズ発生部２が発生するノイズが、ノイズを発生することが目的ではない回路が発生するノイズではないことを表す。ノイズ発生部２は、例えばあらかじめ定められている、複数の動作負荷率のいずれか１つで、ノイズを発生させる。疑似的に発生させられたノイズの波形は、他の回路などが発生させるノイズの波形と異なっていてよい。疑似的に発生させられたノイズを、疑似的なノイズとも表記する。動作負荷率は、例えば、ノイズ発生部２が発生する最も強いノイズに対する、発生中のノイズの強さの割合を示す。動作負荷率は、例えば、１％、１０％、５０％、又は、１００％である。動作負荷率は、以上の例に限られない。 <Noise generator 2>
The noise generator 2 simulates power supply noise and radiation noise on the printed circuit board. "Pseudo" means, for example, that the noise generated by the noise generator 2 is not noise generated by a circuit whose purpose is not to generate noise. The noise generator 2 generates noise at, for example, one of a plurality of predetermined operating load factors. The pseudo-generated noise waveform may be different from the noise waveform generated by other circuits or the like. Pseudo-generated noise is also referred to as pseudo-noise. The operating load factor indicates, for example, the ratio of the strength of the noise being generated to the strongest noise generated by the noise generator 2 . The operating load factor is, for example, 1%, 10%, 50%, or 100%. The operating load factor is not limited to the above examples.

そして、ノイズ発生部２は、疑似的なノイズを発生している間、ノイズを発生しているレジスタ回路の動作負荷率を表すノイズ動作負荷率信号９を外部端子から出力する。ノイズ発生部２の外部端子から出力されたノイズ動作負荷率信号９は、ＬＥＤ表示部５に入力される。ノイズ発生部２は、ノイズ動作負荷率信号９を、外部端子を介してＬＥＤ表示部５に入力することによって、ＬＥＤ表示部５を点灯させる。 While generating the pseudo noise, the noise generator 2 outputs a noise operation load factor signal 9 representing the operation load factor of the register circuit generating the noise from an external terminal. A noise operation load factor signal 9 output from an external terminal of the noise generating section 2 is input to the LED display section 5 . The noise generation unit 2 lights the LED display unit 5 by inputting the noise operation load factor signal 9 to the LED display unit 5 through an external terminal.

＜ＬＥＤ表示部５＞
ＬＥＤ表示部５は、ノイズ発生部２からノイズ動作負荷率信号９を受け取る。ＬＥＤ表示部５は、ノイズ動作負荷率信号９を受け取っている間、受け取ったノイズ動作負荷率信号９が表す動作負荷率を示すように点灯する。ＬＥＤ表示部５は、例えば、数字を表す形状で点灯する１つ以上のＬＥＤ、点灯しているＬＥＤの数、又は、点灯しているＬＥＤの位置などによって、動作負荷率を示すように点灯する。それにより、使用者は、ＬＥＤ表示部５を目視することで、動作負荷率を視認できる。 <LED display unit 5>
The LED display section 5 receives the noise operation load factor signal 9 from the noise generation section 2 . While receiving the noise operation load factor signal 9 , the LED display unit 5 lights up to indicate the operation load factor indicated by the received noise operation load factor signal 9 . The LED display unit 5 lights so as to indicate the operating load factor by, for example, one or more LEDs lit in a shape representing a number, the number of lit LEDs, or the position of the lit LEDs. . As a result, the user can visually recognize the operating load factor by looking at the LED display unit 5 .

＜ノイズ検出部３＞
ノイズ検出部３は、ノイズ発生部２を動作させた状態（すなわち、ノイズ発生部２によって疑似的なノイズが発生している状態）で、発生している疑似的なノイズを検出する。ノイズ検出部３は、ノイズを検出している間、ノイズが検出されたことを示すノイズ検出信号８を外部端子から出力する。ノイズ検出部３の外部端子から出力されたノイズ検出信号８は、ＬＥＤ表示部６に入力される。ノイズ検出部３は、ノイズ検出信号８を、外部端子を介してＬＥＤ表示部６に入力することによって、ＬＥＤ表示部６を点灯させる。また、ノイズ検出部３の外部端子から出力されたノイズ検出信号８は、キャパシタ電圧制御回路８６にも入力される。 <Noise detector 3>
The noise detection unit 3 detects the generated pseudo noise while the noise generation unit 2 is in operation (that is, the noise generation unit 2 is generating pseudo noise). While detecting noise, the noise detection unit 3 outputs a noise detection signal 8 indicating that noise has been detected from an external terminal. A noise detection signal 8 output from an external terminal of the noise detection section 3 is input to the LED display section 6 . The noise detection unit 3 lights the LED display unit 6 by inputting the noise detection signal 8 to the LED display unit 6 via an external terminal. The noise detection signal 8 output from the external terminal of the noise detection section 3 is also input to the capacitor voltage control circuit 86 .

＜ＬＥＤ表示部６＞
ＬＥＤ表示部６は、ノイズ検出部３から、ノイズ検出信号８を受け取る。ＬＥＤ表示部６は、ノイズ検出信号８を受け取っている間、点灯する。それにより、使用者は、ＬＥＤ表示部６を目視することで、ノイズ検出の有無を判定できる。 <LED display unit 6>
The LED display section 6 receives the noise detection signal 8 from the noise detection section 3 . The LED display section 6 lights up while receiving the noise detection signal 8 . Thereby, the user can determine whether or not noise is detected by visually checking the LED display section 6 .

＜キャパシタ電圧制御回路８６＞
キャパシタ電圧制御回路８６には、ＤＣ／ＤＣ７からＦＰＧＡ電圧１０が入力されている。また、キャパシタ電圧制御回路８６には、ノイズ検出部３から、ノイズ検出信号８が入力される。キャパシタ電圧制御回路８６にノイズ検出信号８が入力されると、キャパシタ電圧制御回路８６は、キャパシタ可変部４に、キャパシタ電圧８７を供給する。 <Capacitor Voltage Control Circuit 86>
The capacitor voltage control circuit 86 receives the FPGA voltage 10 from the DC/DC 7 . Also, the noise detection signal 8 is input from the noise detection unit 3 to the capacitor voltage control circuit 86 . When noise detection signal 8 is input to capacitor voltage control circuit 86 , capacitor voltage control circuit 86 supplies capacitor voltage 87 to capacitor variable section 4 .

＜セラミックコンデンサ８８＞
セラミックコンデンサ８８は、ＤＣ／ＤＣ７の出力に接続され、電源ノイズを低減する。 <Ceramic Capacitor 88>
A ceramic capacitor 88 is connected to the output of DC/DC 7 to reduce power supply noise.

＜キャパシタ可変部４＞
上述のように、キャパシタ電圧制御回路８６にノイズ検出信号８が入力されると、キャパシタ可変部４は、キャパシタ電圧制御回路８６からキャパシタ電圧８７が供給される。キャパシタ電圧制御回路８６からキャパシタ電圧８７が供給されると、キャパシタ可変部４は、コンデンサ容量と同様に電源ノイズや放射ノイズを容易に低減する。そのため、図１に示す例ではＤＣ／ＤＣ７の出力に接続されているセラミックコンデンサ８８を削除することが可能である。 <Capacitor variable unit 4>
As described above, when the noise detection signal 8 is input to the capacitor voltage control circuit 86 , the capacitor variable section 4 is supplied with the capacitor voltage 87 from the capacitor voltage control circuit 86 . When the capacitor voltage 87 is supplied from the capacitor voltage control circuit 86, the capacitor variable section 4 easily reduces power supply noise and radiation noise as well as the capacitor capacitance. Therefore, it is possible to omit the ceramic capacitor 88 connected to the output of the DC/DC 7 in the example shown in FIG.

＜詳細な構成＞
次に、上述の回路の構成について、さらに詳細に説明する。 <Detailed configuration>
Next, the configuration of the circuit described above will be described in more detail.

＜ノイズ発生部２の詳細＞
上述のように、ノイズ発生部２は、ＦＰＧＡの内部動作負荷の大きさを変えることができる。そして、ノイズ発生部２は、プリント基板上に疑似的ノイズの大きさを変えることができる。 <Details of Noise Generator 2>
As described above, the noise generator 2 can change the magnitude of the internal operation load of the FPGA. The noise generator 2 can change the magnitude of the pseudo noise on the printed circuit board.

図３は、ノイズ発生部２の構成の例を表すブロック図である。図３に示す例では、ノイズ発生部２は、クロック速度可変回路１１と、動作負荷可変回路１２とを含む。 FIG. 3 is a block diagram showing an example of the configuration of the noise generator 2. As shown in FIG. In the example shown in FIG. 3 , the noise generator 2 includes a clock speed variable circuit 11 and an operating load variable circuit 12 .

＜クロック速度可変回路１１＞
クロック速度可変回路１１は、水晶発振器１３から供給される信号に基づいて、クロック信号１６を生成し、生成したクロック信号１６を、動作負荷可変回路１２に供給する。以下の説明では、クロック速度可変回路１１は、クロック速度を３段階に自動的に切り替える。 <Clock speed variable circuit 11>
The clock speed variable circuit 11 generates a clock signal 16 based on the signal supplied from the crystal oscillator 13 and supplies the generated clock signal 16 to the operating load variable circuit 12 . In the following description, the clock speed variable circuit 11 automatically switches the clock speed among three stages.

＜動作負荷可変回路１２＞
動作負荷可変回路１２には、クロック速度可変回路１１からクロック信号１６が供給される。動作負荷可変回路１２は、ＦＰＧＡの内部の動作負荷を４段階に自動的に切り替える。動作負荷可変回路１２は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）出力（例えば、Ｉ／Ｏ出力信号１４）を外部に出力する。動作負荷可変回路１２は、が出力したＩ／Ｏ出力信号１４は、例えば、セラミックコンデンサ部１５に入力される。 <Operating load variable circuit 12>
A clock signal 16 is supplied from the clock speed variable circuit 11 to the operating load variable circuit 12 . The operating load variable circuit 12 automatically switches the operating load inside the FPGA among four levels. The operating load variable circuit 12 outputs an I/O (Input/Output) output (for example, the I/O output signal 14) to the outside. The I/O output signal 14 output from the operating load variable circuit 12 is input to, for example, a ceramic capacitor section 15 .

＜水晶発振器１３＞
水晶発振器１３は、クロックをクロック速度可変回路１１に供給する。 <Crystal oscillator 13>
A crystal oscillator 13 supplies a clock to the clock speed variable circuit 11 .

＜セラミックコンデンサ部１５＞
セラミックコンデンサ部１５は、動作負荷可変回路１２から、Ｉ／Ｏ出力信号１４を受け取る。 <Ceramic Capacitor Section 15>
Ceramic capacitor section 15 receives I/O output signal 14 from operating load variable circuit 12 .

＜動作負荷可変回路１２の詳細＞
次に、動作負荷可変回路１２について、さらに詳細に説明する。 <Details of operating load variable circuit 12>
Next, the operating load variable circuit 12 will be described in further detail.

図４は、動作負荷可変回路１２の構成を模式的に表す図である。図４に示す例では、動作負荷可変回路１２は、レジスタ回路１％ブロック２１、レジスタ回路９％ブロック２２、レジスタ回路４０％ブロック２３、及び、レジスタ回路５０％ブロック２４の４つに区分されている。レジスタ回路１％ブロック２１は、動作負荷可変回路１２のレジスタ回路のうち、１％のレジスタ回路を含む。レジスタ回路９％ブロック２２は、動作負荷可変回路１２のレジスタ回路のうち、９％のレジスタ回路を含む。レジスタ回路４０％ブロック２３は、動作負荷可変回路１２のレジスタ回路のうち、４０％のレジスタ回路を含む。レジスタ回路５０％ブロック２４は、動作負荷可変回路１２のレジスタ回路のうち、５０％のレジスタ回路を含む。図４の例では、レジスタ回路１％ブロック２１の出力端子として、２６２本の出力端子が割り当てられている。レジスタ回路９％ブロック２２の出力端子として、１の出力端子が割り当てられている。レジスタ回路４０％ブロック２３の出力端子として、１の出力端子が割り当てられている。レジスタ回路５０％ブロック２４の出力端子として、１の出力端子が割り当てられている。これらの出力端子の割り当てにより、４段階の動作負荷率を、信号が出力されている外部端子を判定することによって判別できる。レジスタ回路の区分及び出力端子の割り当ては、図４の例に限られない。 FIG. 4 is a diagram schematically showing the configuration of the operating load variable circuit 12. As shown in FIG. In the example shown in FIG. 4, the operating load variable circuit 12 is divided into four blocks: a register circuit 1% block 21, a register circuit 9% block 22, a register circuit 40% block 23, and a register circuit 50% block 24. there is Register circuit 1% block 21 includes 1% of the register circuits of operating load variable circuit 12 . The register circuit 9% block 22 includes 9% of the register circuits of the operating load variable circuit 12 . The register circuit 40% block 23 includes 40% of the register circuits of the operating load variable circuit 12 . The register circuit 50% block 24 includes 50% of the register circuits of the operating load variable circuit 12 . In the example of FIG. 4, 262 output terminals are assigned as the output terminals of the register circuit 1% block 21 . An output terminal of 1 is assigned as an output terminal of the register circuit 9% block 22 . An output terminal of 1 is assigned as an output terminal of the register circuit 40% block 23 . An output terminal of 1 is assigned as an output terminal of the register circuit 50% block 24 . By assigning these output terminals, it is possible to determine the operating load factor in four stages by determining the external terminal to which the signal is output. The division of register circuits and the assignment of output terminals are not limited to the example in FIG.

＜ノイズ検出部３の詳細＞
次に、ノイズ検出部３について、図面を使用してさらに詳細に説明する。本実施形態に係るノイズ検出部３は、プリント基板上でＦＰＧＡと接続された非ＥＣＣ（Ｅｒｒｏｒ－ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ）メモリに対してデータを送受信した後、送信データと受信データを比較する。ノイズ検出部３は、データに誤りがある場合（すなわち、送信データと受信データとが異なる場合）、ノイズが検出されたことを示す信号を、ノイズ検出信号８として外部へ出力する。 <Details of noise detector 3>
Next, the noise detector 3 will be described in more detail with reference to the drawings. The noise detector 3 according to this embodiment transmits and receives data to and from a non-ECC (Error-correcting code) memory connected to an FPGA on a printed circuit board, and then compares the transmitted data and the received data. When there is an error in the data (that is, when the transmitted data and the received data are different), the noise detector 3 outputs a signal indicating that noise has been detected as a noise detection signal 8 to the outside.

図５は、本実施形態に係るノイズ検出部３の構成の例を示すブロック図である。図５に示す例では、ノイズ検出部３は、タイマ回路５４、データ送受信回路５１、メモリコントローラ５２、比較回路５５、ノイズ検出ＯＮ／ＯＦＦ制御回路５６、カウンタ回路５８を含む。メモリコントローラ５２は、非ＥＣＣメモリ５３と接続されている。非ＥＣＣメモリ５３は、プリント基板上に（具体的には、上述の回路の一部として）に実装されている。 FIG. 5 is a block diagram showing an example of the configuration of the noise detector 3 according to this embodiment. In the example shown in FIG. 5, the noise detector 3 includes a timer circuit 54, a data transmission/reception circuit 51, a memory controller 52, a comparison circuit 55, a noise detection ON/OFF control circuit 56, and a counter circuit 58. The memory controller 52 is connected with the non-ECC memory 53 . The non-ECC memory 53 is mounted on a printed circuit board (specifically, as part of the circuit described above).

＜タイマ回路５４＞
タイマ回路５４には、前述のノイズ発生部２（具体的には、ノイズ発生部２の動作負荷可変回路１２）から、ノイズ動作負荷率信号９が入力される。また、タイマ回路５４には、前述のクロック速度可変回路１１から、クロック信号１６が供給される。 <Timer circuit 54>
The noise operation load factor signal 9 is input to the timer circuit 54 from the noise generation unit 2 (specifically, the operation load variable circuit 12 of the noise generation unit 2). Also, the timer circuit 54 is supplied with the clock signal 16 from the clock speed variable circuit 11 described above.

タイマ回路５４は、ノイズ動作負荷率信号９を受信すると、供給されるクロック信号１６のパルス数のカウントを開始する。そして、タイマ回路５４は、タイマ信号５９を出力する。タイマ信号５９は、データ送受信回路５１と、カウンタ回路５８とに入力される。 When the timer circuit 54 receives the noise operation load factor signal 9, it starts counting the number of pulses of the clock signal 16 supplied. The timer circuit 54 then outputs a timer signal 59 . The timer signal 59 is input to the data transmission/reception circuit 51 and the counter circuit 58 .

＜カウンタ回路５８＞
カウンタ回路５８には、タイマ回路５４から、タイマ信号５９が入力される。カウンタ回路５８は、タイマ信号のパルス数をカウントし、カウントされたパルス数を示す信号を出力する。カウントされたパルス数を示す信号は、動作負荷可変回路１２に入力される。 <Counter circuit 58>
A timer signal 59 is input to the counter circuit 58 from the timer circuit 54 . The counter circuit 58 counts the number of pulses of the timer signal and outputs a signal indicating the counted number of pulses. A signal indicating the counted number of pulses is input to the operating load variable circuit 12 .

＜データ送受信回路５１＞
データ送受信回路５１には、タイマ信号５９が入力される。データ送受信回路５１は、タイマ信号５９が入力されると、データ送信信号６０を出力する。データ送受信回路５１によって出力されたデータ送信信号６０は、メモリコントローラ５２に入力される。データ送信信号６０は、メモリライトデータ６１を示す信号を含んでいてよい。メモリライトデータ６１は、予め適宜定められているデータであってよい。 <Data transmission/reception circuit 51>
A timer signal 59 is input to the data transmission/reception circuit 51 . The data transmission/reception circuit 51 outputs a data transmission signal 60 when the timer signal 59 is input. A data transmission signal 60 output by the data transmission/reception circuit 51 is input to the memory controller 52 . The data transmission signal 60 may include a signal indicating memory write data 61 . The memory write data 61 may be data determined appropriately in advance.

データ送受信回路５１は、メモリリードデータ６２を示す信号を受け取る。データ送受信回路５１は、メモリライトデータ６１とメモリリードデータ６２との一致の割合を示すビット誤り率を計算する。データ送受信回路５１は、ビット誤り率を出力する。出力されたビット誤り率は、比較回路５５に入力される。 The data transmission/reception circuit 51 receives a signal indicating memory read data 62 . The data transmitting/receiving circuit 51 calculates a bit error rate indicating the rate of matching between the memory write data 61 and the memory read data 62 . A data transmission/reception circuit 51 outputs a bit error rate. The output bit error rate is input to the comparison circuit 55 .

＜メモリコントローラ５２＞
メモリコントローラ５２は、データ送受信回路５１から、データ送信信号６０を受け取る。データ送信信号６０を受け取ると、メモリコントローラ５２は、非ＥＣＣメモリ５３に対しメモリライトデータ６１を送信し、非ＥＣＣメモリ５３からメモリリードデータ６２を受信する。メモリコントローラ５２は、受信したメモリリードデータ６２を、データ送受信回路５１に出力する。 <Memory controller 52>
The memory controller 52 receives the data transmission signal 60 from the data transmission/reception circuit 51 . Upon receiving the data transmission signal 60 , the memory controller 52 transmits memory write data 61 to the non-ECC memory 53 and receives memory read data 62 from the non-ECC memory 53 . The memory controller 52 outputs the received memory read data 62 to the data transmission/reception circuit 51 .

＜比較回路５５＞
データ送受信回路５１から出力された、メモリライトデータ６１とメモリリードデータ６２との一致の割合を示す、計算されたビット誤り率が、比較回路５５に入力される。比較回路５５は、計算されたビット誤り率と、予め設定されている、ビット誤り率の設定値６３とを比較する。計算されたビット誤り率が、設定値６３を超えた場合、比較回路５５は、比較回路出力信号６４を出力する。比較回路５５が出力した比較回路出力信号６４は、ノイズ検出ＯＮ／ＯＦＦ制御回路５６に入力される。 <Comparator circuit 55>
A comparison circuit 55 receives a calculated bit error rate output from the data transmission/reception circuit 51 that indicates the rate of coincidence between the memory write data 61 and the memory read data 62 . The comparison circuit 55 compares the calculated bit error rate with a preset value 63 of the bit error rate. When the calculated bit error rate exceeds the set value 63 , the comparator circuit 55 outputs a comparator circuit output signal 64 . A comparison circuit output signal 64 output from the comparison circuit 55 is input to the noise detection ON/OFF control circuit 56 .

＜ノイズ検出ＯＮ／ＯＦＦ制御回路５６＞
ノイズ検出ＯＮ／ＯＦＦ制御回路５６は、比較回路出力信号６４が入力されると、ノイズ検出信号８を出力する。ノイズ検出信号８は、ＬＥＤ表示部６に入力される。ノイズ検出信号８が入力されると、ＬＥＤ表示部６は点灯する。それにより、使用者は、装置評価や製造の検査工程などでＬＥＤ表示部６を目視することで、ノイズの検出の有無を確認することが可能である。 <Noise detection ON/OFF control circuit 56>
The noise detection ON/OFF control circuit 56 outputs the noise detection signal 8 when the comparison circuit output signal 64 is input. A noise detection signal 8 is input to the LED display section 6 . When the noise detection signal 8 is input, the LED display section 6 lights up. As a result, the user can confirm whether or not noise is detected by visually observing the LED display section 6 during the evaluation of the device or the inspection process of manufacturing.

＜キャパシタ可変部４の詳細＞
次に、キャパシタ可変部４について、図面を使用して詳細に説明する。 <Details of Capacitor Variable Section 4>
Next, capacitor variable section 4 will be described in detail with reference to the drawings.

図６Ａは、キャパシタ可変部４の構成を表す図である。図６Ａに示す例では、キャパシタ可変部４は、キャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、キャパシタＤ６４を含む。このようなキャパシタ可変部４は、ＦＰＧＡの多層基板の底面の４つの部分に異なるキャパシタ材を充填蒸着させることによって実現される。 FIG. 6A is a diagram showing the configuration of the capacitor variable section 4. As shown in FIG. In the example shown in FIG. 6A, capacitor variable section 4 includes capacitor A61, capacitor B62, capacitor C63, and capacitor D64. Such a capacitor variable part 4 is realized by filling and depositing different capacitor materials on four portions of the bottom surface of the multilayer substrate of the FPGA.

図６Ｂは、ＦＰＧＡの底面から見たキャパシタ可変部４を表す図である。言い換えると、図６Ｂは、ＦＰＧＡの底面に向かう視線方向で見たキャパシタ可変部４を表す。 FIG. 6B is a diagram showing the capacitor variable section 4 viewed from the bottom of the FPGA. In other words, FIG. 6B represents the capacitor variable portion 4 viewed in a viewing direction towards the bottom of the FPGA.

図７は、本実施形態に係るＦＰＧＡを搭載したプリント基板の構造を表す図である。図７に示すように、本実施形態に係るＦＰＧＡを搭載したプリント基板の構造は、ＦＰＧＡの多層基板の電源プレーンとプリント基板のＧＮＤプレーンとの間に、キャパシタ材が充填蒸着されたキャパシタ可変部４を挟み込む構造である。そのため、本実施形態では、キャパシタ材の厚さや大きさを容易に最適化することが可能である。このような構造によって、キャパシタ材の厚さ、キャパシタの位置、大きさなども自由に可変することが可能となる。さらに、ＰＦＧＡ直下にキャパシタ材を埋め込むことによって、プリント基板にキャパシタ材を挟み込む方式と比較して、ＦＰＧＡとの距離を短くすることできる。そのため、ＦＰＧＡの電源ノイズ及び放射ノイズを、さらに良好に抑制することが可能である。従って、図１に示す例では、ＤＣ／ＤＣ７の出力には、セラミックコンデンサ８８が搭載されているが、これらのセラミックコンデンサ８８を削減することができるという効果がえられる。 FIG. 7 is a diagram showing the structure of the printed circuit board on which the FPGA according to this embodiment is mounted. As shown in FIG. 7, the structure of the printed circuit board on which the FPGA according to the present embodiment is mounted has a capacitor variable part in which a capacitor material is filled and evaporated between the power plane of the multilayer board of the FPGA and the GND plane of the printed circuit board. It is a structure that sandwiches 4. Therefore, in this embodiment, it is possible to easily optimize the thickness and size of the capacitor material. With such a structure, it is possible to freely change the thickness of the capacitor material, the position and size of the capacitor, and the like. Furthermore, by embedding the capacitor material directly under the PFGA, the distance to the FPGA can be shortened compared to the method in which the capacitor material is sandwiched between printed boards. Therefore, power supply noise and radiation noise of the FPGA can be suppressed even better. Therefore, in the example shown in FIG. 1, the ceramic capacitor 88 is mounted on the output of the DC/DC 7, but the effect that these ceramic capacitors 88 can be eliminated can be obtained.

＜実装例＞
本実施形態は、イーサネットルータなどに使用されるＦＰＧＡを搭載したプリント基板に適用できる。以下では、ノイズ発生部２、ノイズ検出部３、ノイズを低減するキャパシタ可変部４を実現する実装例について詳細に説明する。 <Example of implementation>
This embodiment can be applied to a printed circuit board on which an FPGA used for an Ethernet router or the like is mounted. In the following, implementation examples for realizing the noise generator 2, the noise detector 3, and the noise-reducing capacitor variable unit 4 will be described in detail.

図８は、本実装例に係るプリント基板の全体の構成を表す図である。具体的には、図８は、ＳｏＣ ＦＰＧＡ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ)８０が搭載されたプリント基板８９の全体構成を表す。 FIG. 8 is a diagram showing the overall configuration of a printed circuit board according to this mounting example. Specifically, FIG. 8 shows the overall configuration of a printed circuit board 89 on which an SoC FPGA (System-on-a-Chip Field Programmable Gate Array) 80 is mounted.

ＳｏＣ ＦＰＧＡ８０は、ＦＰＧＡ１、ＨＰＳ（Ｈａｒｄ Ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍ）１０１、キャパシタ可変部４を含む。 SoC FPGA 80 includes FPGA 1 , HPS (Hard Processor System) 101 , and capacitor variable section 4 .

ＦＰＧＡ１は、ユーザによる書き込み及び消去が可能な領域である。（１）ノイズ発生、及び、（２）ノイズ検出は、この領域を使用して実現される。ＨＰＳ１０１は、ＣＰＵ１０２、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラ１０３、ＦＬＡＳＨ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）コントローラ１０５、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）１０７、Ｉ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０９を含む。プリント基板上において、ＵＳＢコントローラ１０３には、ＵＳＢコネクタ１０４が接続されている。ＦＬＡＳＨ ＲＯＭコントローラ１０５には、ＦＬＡＳＨ ＲＯＭ１０６が接続されている。ＳＰＩ１０７には、シリアルＲＯＭ１０８が接続されている。Ｉ２Ｃ１０９には、温度センサ１１０、電圧センサなどが接続されている。 The FPGA1 is a user writable and erasable area. (1) noise generation and (2) noise detection are accomplished using this region. The HPS 101 includes a CPU 102 , a USB (Universal Serial Bus) controller 103 , a FLASH ROM (Read Only Memory) controller 105 , an SPI (Serial Peripheral Interface) 107 and an I2C (Inter-Integrated Circuit) 109 . A USB connector 104 is connected to the USB controller 103 on the printed circuit board. A FLASH ROM 106 is connected to the FLASH ROM controller 105 . A serial ROM 108 is connected to the SPI 107 . A temperature sensor 110, a voltage sensor, and the like are connected to the I2C 109. FIG.

（１）ノイズ発生
まず、ノイズの発生時の動作について説明する。 (1) Occurrence of Noise First, the operation when noise occurs will be described.

プリント基板上のＰＯＷ ＳＷ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ）８１が押下されると、電源８２からＤＣ／ＤＣ７へ電源が供給される。ＤＣ／ＤＣ７はＳｏＣ ＦＰＧＡ８０にＦＰＧＡ電圧１０を供給する。 When a POW SW (Power Switch) 81 on the printed circuit board is pressed, power is supplied from a power supply 82 to the DC/DC 7 . DC/DC 7 provides FPGA voltage 10 to SoC FPGA 80 .

ノイズ発生部２には、外部の水晶発振器１３（例えば４０ＭＨｚ（Ｍｅｇａ Ｈｅｒｔｚ））から発振器信号９０が入力される。クロック速度可変回路１１は、クロック速度可変回路１１の内部のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｃｋｅｄ Ｌｏｏｐ）回路８４によって、入力された発振器信号９０を逓倍する。具体的には、クロック速度可変回路１１は、入力された発振器信号９０を、例えば３段階（例えば２００ＭＨｚ、４００ＭＨｚ、８００ＭＨｚ）のいずれかの周波数になるように逓倍する。クロック速度可変回路１１は、これらの３段階の周波数を切り替えながら、逓倍された発振器信号９０を、クロック信号１６として出力する。なお、ＰＬＬ回路８４の分周器は、５分周（入力が４０ＭＨｚ、分周器が５分周とすると出力は５倍の２００ＭＨｚとなる）であってよい。出力されたクロック信号１６は、動作負荷可変回路１２に入力される。 An oscillator signal 90 is input to the noise generator 2 from an external crystal oscillator 13 (for example, 40 MHz (Mega Hertz)). The variable clock speed circuit 11 multiplies the input oscillator signal 90 by a PLL (Phase Locked Loop) circuit 84 inside the variable clock speed circuit 11 . Specifically, the clock speed variable circuit 11 multiplies the input oscillator signal 90 to one of three frequencies (eg, 200 MHz, 400 MHz, and 800 MHz). The clock speed variable circuit 11 outputs the multiplied oscillator signal 90 as the clock signal 16 while switching between these three stages of frequencies. The frequency divider of the PLL circuit 84 may be divided by 5 (when the input is 40 MHz and the frequency divider divides by 5, the output is 5 times 200 MHz). The output clock signal 16 is input to the operating load variable circuit 12 .

次に、動作負荷可変回路１２にクロック信号１６が入力されると、ＦＰＧＡ内部のレジスタ回路１２１が動作を開始する。レジスタ回路１２１は、４段階（例えば１％、１０％、５０％、１００％）の動作負荷を自動的に切り替えながら動作するように構成されている。動作負荷可変回路１２は、Ｉ／Ｏ出力信号１７を出力する。なお、動作負荷可変回路１２が動作負荷を４段階に切り替える場合のタイムチャートを、後述の図１２に示す。 Next, when the clock signal 16 is input to the operating load variable circuit 12, the register circuit 121 inside the FPGA starts operating. The register circuit 121 is configured to operate while automatically switching the operating load in four stages (eg, 1%, 10%, 50%, 100%). The operating load variable circuit 12 outputs an I/O output signal 17 . FIG. 12, which will be described later, shows a time chart when the operating load variable circuit 12 switches the operating load in four stages.

また、Ｉ／Ｏ出力信号１７の外部端子には、セラミックコンデンサ部１５（例えば、３０ｐＦ（ｐｉｃｏｆａｒａｄ））が接続されている。セラミックコンデンサ部１５へ入力されるＩ／Ｏ出力信号１７は、ノイズ発生用に使用される。ノイズ発生部２は、セラミックコンデンサ部１５へ出力されるＩ／Ｏ出力信号１７のＯＮ／ＯＦＦのタイミングと、ＦＰＧＡ内部動作負荷のＯＮ／ＯＦＦのタイミングとを同一にすることによって、同時スイッチングノイズを疑似的に発生させている。なお、Ｉ／Ｏ出力信号１７の外部ピンにセラミックコンデンサ（３０ｐＦ）を接続した形態については、図１１のノイズ発生部２の動作負荷可変回路１２の動作の詳細を示す図に記載してある。 A ceramic capacitor section 15 (for example, 30 pF (picofarad)) is connected to the external terminal of the I/O output signal 17 . The I/O output signal 17 input to the ceramic capacitor section 15 is used for noise generation. The noise generator 2 suppresses simultaneous switching noise by making the ON/OFF timing of the I/O output signal 17 output to the ceramic capacitor unit 15 the same as the ON/OFF timing of the FPGA internal operating load. It is generated artificially. The configuration in which a ceramic capacitor (30 pF) is connected to the external pin of the I/O output signal 17 is shown in FIG.

動作負荷可変回路１２は、ノイズ動作負荷率信号９が出力する。ノイズ動作負荷率信号９は、ＬＥＤ表示部５に入力される。動作負荷可変回路１２よりノイズ動作負荷率信号９が出力されると、接続先のＬＥＤ表示部５が点灯する。このように、「（１）ノイズ発生」の経路を電子回路によって実現し、使用者が製造の検査工程などでＬＥＤを目視することによって、動作負荷率のレベルを確認することが実現されている。 The operating load variable circuit 12 outputs a noise operating load factor signal 9 . A noise operation load factor signal 9 is input to the LED display section 5 . When the noise operating load factor signal 9 is output from the operating load variable circuit 12, the connected LED display unit 5 lights up. In this way, the path of "(1) noise generation" is realized by an electronic circuit, and the user can confirm the level of the operating load factor by visually observing the LED in the manufacturing inspection process. .

（２）ノイズ検出
次に、図８に示す本実装例に係る（２）ノイズ検出について説明する。 (2) Noise Detection Next, (2) noise detection according to the implementation example shown in FIG. 8 will be described.

ノイズ検出部３は、プリント基板８９の非ＥＣＣメモリ５３と接続されている。ノイズ検出部３に、前述のノイズ動作負荷率信号９が入力されると、データ送受信回路５１は、メモリコントローラ５２に対し、送信の開始を要求する。次に、メモリコントローラ５２は、非ＥＣＣメモリ５３に対し、メモリライトデータ６１を送信し、非ＥＣＣメモリ５３から、メモリリードデータ６２を受信する。メモリコントローラ５２がメモリリードデータ６２を受信した後、データ送受信回路５１は、送信データ（すなわち、メモリライトデータ６１）と受信データ（すなわち、メモリリードデータ６２）の比較を行い、ビット誤り率を計算する。 The noise detector 3 is connected to the non-ECC memory 53 on the printed circuit board 89 . When the noise operation load factor signal 9 is input to the noise detector 3, the data transmission/reception circuit 51 requests the memory controller 52 to start transmission. Next, the memory controller 52 transmits memory write data 61 to the non-ECC memory 53 and receives memory read data 62 from the non-ECC memory 53 . After the memory controller 52 receives the memory read data 62, the data transmission/reception circuit 51 compares the transmission data (ie memory write data 61) and the reception data (ie memory read data 62) to calculate the bit error rate. do.

比較回路５５は、計数値（すなわち、計算されたビット誤り率）と設定値６３（すなわち、あらかじめ設定されたビット誤り率）とを比較する。計算されたビット誤り率が設定値６３を超えた場合、比較回路５５は、比較回路出力信号６４を出力する。設定値６３は、予め設定されたビット誤り率でよい。比較回路出力信号６４がノイズ検出ＯＮ／ＯＦＦ制御回路５６に入力されると、ノイズ検出ＯＮ／ＯＦＦ制御回路５６は、ノイズ検出信号８を出力する。出力されたノイズ検出信号８が接続先のＬＥＤ表示部６に入力されると、接続先のＬＥＤ表示部６が点灯する。同時に、ノイズ検出信号８は、ブザー８５にも入力される。ノイズ検出信号８入力されると、ブザー８５は、鳴動する。なお、ノイズ検出部３の構成については、図５にも示されている。このように、「（２）ノイズ検出」の経路を電子回路で実現し、使用者が、製造の検査工程などでＬＥＤやブザー音を感知することによって、ノイズの検出の有無を確認することを実現されている。 The comparison circuit 55 compares the count value (ie the calculated bit error rate) with the set value 63 (ie the preset bit error rate). If the calculated bit error rate exceeds the set value 63 , the comparator circuit 55 outputs a comparator circuit output signal 64 . The set value 63 may be a preset bit error rate. When the comparison circuit output signal 64 is input to the noise detection ON/OFF control circuit 56 , the noise detection ON/OFF control circuit 56 outputs the noise detection signal 8 . When the output noise detection signal 8 is input to the connected LED display unit 6, the connected LED display unit 6 lights up. At the same time, the noise detection signal 8 is also input to the buzzer 85 . When the noise detection signal 8 is input, the buzzer 85 sounds. The configuration of the noise detector 3 is also shown in FIG. In this way, the path of "(2) noise detection" is realized by an electronic circuit, and the user can confirm whether or not noise is detected by sensing the LED or buzzer sound in the manufacturing inspection process. Realized.

（３）ノイズ低減
次に、図８に示す本実装例に係る（３）ノイズ低減について説明する。 (3) Noise Reduction Next, (3) noise reduction according to the implementation example shown in FIG. 8 will be described.

図９は、キャパシタ可変部４の詳細な構成を表す図である。図９に示す例では、ノイズ検出部３のノイズ検出ＯＮ／ＯＦＦ制御回路５６から、ノイズ検出信号８がキャパシタ電圧制御回路８６に入力される。キャパシタ電圧制御回路８６は、ノイズ検出信号８が入力されると、キャパシタ可変部４へキャパシタ電圧８７を出力する。 FIG. 9 is a diagram showing the detailed configuration of the capacitor variable section 4. As shown in FIG. In the example shown in FIG. 9 , the noise detection signal 8 is input to the capacitor voltage control circuit 86 from the noise detection ON/OFF control circuit 56 of the noise detection section 3 . Capacitor voltage control circuit 86 outputs capacitor voltage 87 to capacitor variable section 4 when noise detection signal 8 is input.

キャパシタ可変部４は、ＳｏＣ ＦＰＧＡの多層基板の底面部にキャパシタ材を充填することによって作成される。キャパシタ可変部４は、多層基板の電源プレーンとプリント基板のＧＮＤプレーンの間に挟み込まれた構造を持つ。そのため、キャパシタ電圧Ａ７１、キャパシタ電圧Ｂ７２、キャパシタ電圧Ｃ７３、キャパシタ電圧Ｄ７４が供給されると、キャパシタ可変部４は、コンデンサ容量と同様に寄与する。それにより、電源ノイズや放射ノイズを低減する効果が得られる。 The capacitor variable part 4 is created by filling the bottom part of the SoC FPGA multilayer substrate with a capacitor material. The capacitor variable section 4 has a structure sandwiched between the power plane of the multilayer substrate and the GND plane of the printed circuit board. Therefore, when the capacitor voltage A71, the capacitor voltage B72, the capacitor voltage C73, and the capacitor voltage D74 are supplied, the capacitor variable section 4 contributes in the same manner as the capacitor capacity. As a result, the effect of reducing power supply noise and radiation noise can be obtained.

上述のように、図９に示すキャパシタ可変部４は、SｏＣ ＦＰＧＡの底面部にキャパシタ材を４つに分けて充填蒸着させることによって生成される。具体的には、キャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、キャパシタＤ６４が、４つに分けて充填蒸着されたキャパシタ材によって生成される。また、キャパシタ電圧制御回路８６は、カウンタ制御回路９１、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）９２、ＦＥＴ９３、ＦＥＴ９４、ＦＥＴ９５を含む。 As described above, the capacitor variable part 4 shown in FIG. 9 is produced by filling and depositing four parts of the capacitor material on the bottom part of the SoC FPGA. Specifically, a capacitor A61, a capacitor B62, a capacitor C63, and a capacitor D64 are formed by filling and vapor-depositing capacitor materials in four parts. Also, the capacitor voltage control circuit 86 includes a counter control circuit 91 , FETs (Field Effect Transistors) 92 , FETs 93 , 94 and 95 .

最初に、キャパシタ電圧制御回路８６には、ＤＣ／ＤＣ７から出力されるＦＰＧＡ電圧１０が供給されている。この時、キャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、キャパシタＤ６４には、電圧がまだ印加されていない。 First, the capacitor voltage control circuit 86 is supplied with the FPGA voltage 10 output from the DC/DC 7 . At this time, no voltage is applied to capacitor A61, capacitor B62, capacitor C63, and capacitor D64.

次に、ノイズ検出信号８が、キャパシタ電圧制御回路８６のカウンタ制御回路９１に入力される。ノイズ検出信号８が入力されると、カウンタ制御回路９１は、オン信号Ａ９６を出力し、オン信号Ａ９６の端子の電位をハイレベルに固定する。ＦＥＴ９２は、オン信号Ａ９６が入力されると、キャパシタ電圧Ａ７１を出力する。キャパシタ電圧Ａ７１は、ＦＰＧＡ多層基板の電源プレーンＡ６５、キャパシタＡ６１、ＧＮＤプレーン６９に印加される。このようにして、キャパシタＡ６１は、コンデンサ容量と同様に寄与し、電源ノイズや放射ノイズを容易に低減する。 Next, noise detection signal 8 is input to counter control circuit 91 of capacitor voltage control circuit 86 . When the noise detection signal 8 is input, the counter control circuit 91 outputs an ON signal A96 and fixes the potential of the terminal of the ON signal A96 to a high level. FET92 will output the capacitor voltage A71, if ON-signal A96 is input. The capacitor voltage A71 is applied to the power plane A65, capacitor A61, and GND plane 69 of the FPGA multilayer substrate. In this way, the capacitor A61 contributes in the same way as the capacitance of the capacitor, and easily reduces power supply noise and radiation noise.

例えば、上述のＲＥＳＥＴ ＳＷ８３が押されると、例えば、ノイズ検出部３のタイマ回路５４は、ＲＥＳＥＴ ＳＷ８３が押されてから経過した時間（以下、経過時間と表記）の計測を開始する。 For example, when the RESET SW 83 is pushed, the timer circuit 54 of the noise detector 3 starts measuring the elapsed time after the RESET SW 83 is pushed (hereinafter referred to as elapsed time).

ノイズ検出部３のタイマ回路５４によって計測された経過時間が第１の所定時間（例えば、３０秒）を超えた後、ノイズ検出部３から出力されたノイズ検出信号８がカウンタ制御回路９１に入力されると、カウンタ制御回路９１は、オン信号Ｂ９７を出力する。そして、カウンタ制御回路９１は、オン信号Ｂ９７の端子の電位をハイレベルに固定する。ＦＥＴ９３にオン信号Ｂ９７が入力されると、ＦＥＴ９３は、キャパシタ電圧Ｂ７２を出力する。キャパシタ電圧Ｂ７２は、ＦＰＧＡ多層基板の電源プレーンＢ６６、キャパシタＢ６２、ＧＮＤプレーン６９に印加される。 After the elapsed time measured by the timer circuit 54 of the noise detector 3 exceeds a first predetermined time (for example, 30 seconds), the noise detection signal 8 output from the noise detector 3 is input to the counter control circuit 91. Then, the counter control circuit 91 outputs an ON signal B97. Then, the counter control circuit 91 fixes the potential of the terminal of the ON signal B97 to high level. When the ON signal B97 is input to the FET93, the FET93 outputs the capacitor voltage B72. The capacitor voltage B72 is applied to the power plane B66, capacitor B62, and GND plane 69 of the FPGA multilayer substrate.

ノイズ検出部３のタイマ回路５４によって計測された経過時間が第２の所定時間（例えば、６０秒）を超えた後、ノイズ検出部３から出力されたノイズ検出信号８がカウンタ制御回路９１に入力されると、カウンタ制御回路９１は、オン信号Ｃ９８を出力する。そして、カウンタ制御回路９１は、オン信号Ｃ９８の端子の電圧をハイレベルに固定する。ＦＥＴ９４にオン信号Ｃ９８が入力されると、ＦＥＴ９３は、キャパシタ電圧Ｃ７３を出力する。キャパシタ電圧Ｃ７３は、ＦＰＧＡ多層基板の電源プレーンＣ６７、キャパシタＣ６３、ＧＮＤプレーン６９に印加される。 After the elapsed time measured by the timer circuit 54 of the noise detector 3 exceeds a second predetermined time (for example, 60 seconds), the noise detection signal 8 output from the noise detector 3 is input to the counter control circuit 91. Then, the counter control circuit 91 outputs an ON signal C98. Then, the counter control circuit 91 fixes the voltage of the terminal of the ON signal C98 to high level. When the ON signal C98 is input to the FET94, the FET93 outputs the capacitor voltage C73. The capacitor voltage C73 is applied to the power plane C67, capacitor C63, and GND plane 69 of the FPGA multilayer substrate.

ノイズ検出部３のタイマ回路５４によって計測された経過時間が第３の所定時間（例えば、１２０秒）を超えた後、ノイズ検出部３から出力されたノイズ検出信号８がカウンタ制御回路９１に入力されると、カウンタ制御回路９１は、オン信号Ｄ９９を出力する。そして、カウンタ制御回路９１は、オン信号Ｄ９９の端子の電圧をハイレベルに固定する。ＦＥＴ９５にオン信号Ｄ９９が入力されると、ＦＥＴ９５は、キャパシタ電圧Ｄ７４を出力する。キャパシタ電圧Ｄ７４は、ＦＰＧＡ多層基板の電源プレーンＤ６８、キャパシタＤ６４、ＧＮＤプレーン６９に印加される。このようにして、キャパシタＡ６１、キャパシタＢ６２、キャパシタC６３、キャパシタＤ６４に電圧が印加される。 After the elapsed time measured by the timer circuit 54 of the noise detector 3 exceeds a third predetermined time (for example, 120 seconds), the noise detection signal 8 output from the noise detector 3 is input to the counter control circuit 91. Then, the counter control circuit 91 outputs an ON signal D99. Then, the counter control circuit 91 fixes the voltage of the terminal of the ON signal D99 to high level. When the ON signal D99 is input to the FET95, the FET95 outputs the capacitor voltage D74. The capacitor voltage D74 is applied to the power plane D68, capacitor D64, and GND plane 69 of the FPGA multilayer substrate. In this manner, voltages are applied to capacitor A61, capacitor B62, capacitor C63, and capacitor D64.

ノイズ検出信号８の端子に接続されたＬＥＤ表示部６を目視した結果、ＬＥＤ表示部６点灯していなければ、発生しているノイズは、低減が可能なノイズであると判定できる。このように、キャパシタ可変部４は、キャパシタ容量を自動的に変更することによって、ノイズも低減している。 As a result of visually checking the LED display unit 6 connected to the terminal of the noise detection signal 8, if the LED display unit 6 is not lit, it can be determined that the generated noise is noise that can be reduced. In this way, the capacitor variable section 4 also reduces noise by automatically changing the capacitor capacitance.

＜動作＞
図１０Ａは、本実施形態に係るプリント基板の動作の例の全体を示すフローチャートである。プリント基板（具体的には、プリント基板が使用される装置）の電源がＯＮになると、図１０Ａに示す動作が開始される。まず、装置は、ＦＰＧＡのクロック周波数を、初期値（例えば、２００ＭＨｚ）に設定する（ステップＳ１）。ＦＰＧＡのクロック周波数の初期値は、ＦＰＧＡの動作限界の周波数（ここでは、ＦＰＧＡの動作が保証される最大周波数。例えば、１ＧＨｚ（Ｇｉｇａ Ｈｅｒｔｚ））よりも小さくなるように設定される。装置は、次に、ノイズ発生・検出処理を行う（ステップＳ２）。後で詳細に説明するように、ノイズ発生・検出処理においてノイズ（後述の例では、ＥＣＣメモリへの読み書きエラー）が検出されなかった場合、ノイズ発生・検出処理の中で、図１０Ａに示す動作は終了する。ノイズ発生・検出処理においてノイズが検出された場合、装置は、ステップＳ３の動作を行う。ステップＳ３において、ノイズ検出部３は、ノイズ検出信号を出力することによって、ＬＥＤ表示部６を点灯させる。 <Action>
FIG. 10A is a flow chart showing an overall example of the operation of the printed circuit board according to this embodiment. When the printed circuit board (specifically, the device in which the printed circuit board is used) is powered on, the operation shown in FIG. 10A is started. First, the device sets the clock frequency of the FPGA to an initial value (eg, 200 MHz) (step S1). The initial value of the clock frequency of the FPGA is set to be smaller than the operating limit frequency of the FPGA (here, the maximum frequency at which the operation of the FPGA is guaranteed. For example, 1 GHz (Giga Hertz)). The device then performs noise generation/detection processing (step S2). As will be described in detail later, when noise (in an example described later, an error in reading and writing to an ECC memory) is not detected in the noise generation/detection process, the operation shown in FIG. 10A is performed during the noise generation/detection process. ends. When noise is detected in the noise generation/detection process, the device performs the operation of step S3. In step S3, the noise detection unit 3 outputs a noise detection signal to light the LED display unit 6. As shown in FIG.

次に、ノイズ発生・検出処理について、図面を使用して詳細に説明する。 Next, noise generation/detection processing will be described in detail with reference to the drawings.

図１０Ｂは、本実施形態に係るプリント基板のノイズ発生・検出処理の動作の例の全体を示すフローチャートである。 FIG. 10B is a flowchart showing an overall example of the operation of noise generation/detection processing for a printed circuit board according to this embodiment.

初期状態では、ＦＰＧＡのクロック周波数は限界値よりも小さい（ステップＳ１１においてＹＥＳ）。この場合、装置は、ｉが１からＮになるまでｉを１ずつ増加させながら、ステップＳ１２からステップＳ１６までの動作を繰り返す。本動作の例では、Ｎは４であるが、Ｎは４に限定されない。 In the initial state, the FPGA clock frequency is lower than the limit value (YES in step S11). In this case, the device repeats the operations from step S12 to step S16 while incrementing i by 1 until i changes from 1 to N. In the example of this operation, N is 4, but N is not limited to 4.

ステップＳ１２において、ノイズ発生部２の動作負荷可変回路１２は、レジスタ回路１２１の動作率を第ｉ動作率に設定する。本動作の例では、第１動作率は１％であり、第２動作率は１０％であり、第３動作率は５０％であり、第４動作率は１００％である。第ｉ動作率は、以上の例に限定されない。 In step S12, the operating load variable circuit 12 of the noise generator 2 sets the operating rate of the register circuit 121 to the i-th operating rate. In this operation example, the first operating rate is 1%, the second operating rate is 10%, the third operating rate is 50%, and the fourth operating rate is 100%. The i-th operation rate is not limited to the above examples.

ステップＳ１３において、ノイズ発生部２のＬＥＤ制御回路１２７は、第ｉ動作率に応じたＩ／Ｏ出力を出力することによって、ＬＥＤ表示部５を点灯させる。第１動作率に応じたＩ／Ｏ出力は、例えば、第１動作率に関連付けられている２６３個の端子をＯＮ状態（例えば、電位がハイレベルである状態）にすることである。第２動作率に応じたＩ／Ｏ出力は、例えば、第２動作率に関連付けられている１個の端子をＯＮ状態にすることである。第３動作率に応じたＩ／Ｏ出力は、例えば、第３動作率に関連付けられている１個の端子をＯＮ状態にすることである。第４動作率に応じたＩ／Ｏ出力は、例えば、第４動作率に関連付けられている１個の端子をＯＮ状態にすることである。ＬＥＤ表示部５は、動作率に応じたＩ／Ｏ出力ごとに異なる形態で点灯するように構成されている。これにより、ＬＥＤ制御回路１２７は、ＬＥＤ表示部５を動作率に応じた状態で点灯させる。 In step S13, the LED control circuit 127 of the noise generating section 2 lights the LED display section 5 by outputting an I/O output corresponding to the i-th operation rate. The I/O output according to the first operating rate is, for example, to turn on the 263 terminals associated with the first operating rate (for example, a state in which the potential is at a high level). The I/O output according to the second operating rate is, for example, turning on one terminal associated with the second operating rate. The I/O output according to the third operating rate is, for example, turning on one terminal associated with the third operating rate. The I/O output according to the fourth operating rate is, for example, turning ON one terminal associated with the fourth operating rate. The LED display unit 5 is configured to light up in different forms for each I/O output according to the operation rate. As a result, the LED control circuit 127 lights the LED display section 5 in a state corresponding to the operation rate.

ステップＳ１４において、ノイズ検出部３のデータ送受信回路５１は、メモリコントローラを介して、例えばレジスタ回路の動作率が第ｉ動作率に設定されてから所定時間（例えば、３０秒）が経過するまで、非ＥＣＣメモリに対するデータの読み書きを実行する。 In step S14, the data transmitting/receiving circuit 51 of the noise detection unit 3, via the memory controller, until a predetermined time (for example, 30 seconds) elapses after the operating rate of the register circuit is set to the i-th operating rate, Perform data reads and writes to non-ECC memory.

ステップＳ１５において、ノイズ検出部３の比較回路５５が、非ＥＣＣメモリに対するデータの読み書きエラー（すなわち、非ＥＣＣメモリに対する書き込みデータと、そのデータの非ＥＣＣメモリからの読み出しデータと、の間の相違）の有無を判定する。言い換えると、ノイズ検出部３の比較回路５５は、非ＥＣＣメモリに対するデータの読み書きエラーを検出する。さらに言い換えると、非ＥＣＣメモリに対するデータの読み書きエラー（単に、エラーとも表記）が検出された場合、ノイズ検出部３は、ノイズが検出されたと判定する。 In step S15, the comparison circuit 55 of the noise detection unit 3 detects a data read/write error with respect to the non-ECC memory (that is, the difference between the data written to the non-ECC memory and the data read from the non-ECC memory). Determine the presence or absence of In other words, the comparison circuit 55 of the noise detector 3 detects a data read/write error with respect to the non-ECC memory. In other words, when a data read/write error (simply referred to as an error) to the non-ECC memory is detected, the noise detector 3 determines that noise has been detected.

エラーが存在する場合（ステップＳ１６においてＹＥＳ）、すなわち、ノイズが検出された場合、装置は、図１０Ｂに示す動作を終了し、図１０ＡのステップＳ３の動作を行う。すなわち、ノイズ検出部３は、ノイズ検出信号を出力することによって、ＬＥＤ表示部６を点灯させる。 If an error exists (YES in step S16), that is, if noise is detected, the device ends the operation shown in FIG. 10B and performs the operation of step S3 in FIG. 10A. That is, the noise detection unit 3 causes the LED display unit 6 to light up by outputting the noise detection signal.

エラーが存在しない場合（ステップＳ１６においてＮＯ）、すなわち、ノイズが検出されない場合、装置は、次のｉについて、ステップＳ１２からステップＳ１６までのループを実行する。 If no error exists (NO in step S16), that is, if no noise is detected, the device executes the loop from step S12 to step S16 for the next i.

ステップＳ１２からステップＳ１６までのループがＮ回実行された後、ノイズ発生部２のクロック速度可変回路１１は、ＦＰＧＡのクロック周波数を増加させる（ステップＳ１７）。ノイズ発生部２のクロック速度可変回路１１は、ＦＰＧＡのクロック周波数を、例えば、２倍にする。 After the loop from step S12 to step S16 is executed N times, the clock speed variable circuit 11 of the noise generator 2 increases the clock frequency of the FPGA (step S17). The clock speed variable circuit 11 of the noise generator 2 doubles the clock frequency of the FPGA, for example.

ＦＰＧＡのクロック周波数が限界値よりも小さい場合（ステップＳ１１においてＹＥＳ）、装置は、ステップＳ１２からステップＳ１６までのループと、ステップＳ１７とを繰り返す。 If the FPGA clock frequency is less than the limit value (YES in step S11), the device repeats the loop from step S12 to step S16 and step S17.

ＦＰＧＡのクロック周波数が限界値よりも小さくない場合（ステップＳ１１においてＮＯ）、ノイズ検出部３によってノイズが検出されなかった。この場合、装置は、図１０Ａ及び図１０Ｂに示す動作を終了する。 If the clock frequency of the FPGA is not smaller than the limit value (NO in step S11), the noise detector 3 did not detect noise. In this case, the device ends the operations shown in FIGS. 10A and 10B.

＜動作負荷可変回路１２の詳細＞
次に、動作負荷可変回路１２について、図面を使用して招請に説明する。 <Details of operating load variable circuit 12>
Next, the operating load variable circuit 12 will be described with reference to the drawings.

図１１は、本実装例に係る動作負荷可変回路の詳細な構成を示す図である。動作負荷可変回路１２は、レジスタ回路１２１、タイマ回路１２６、ＬＥＤ制御回路１２７を含む。レジスタ回路１２１は、ＲＥＧ（ｒｅｇｉｓｔｅｒ）の出力が後段のＲＥＧに入力されるように構成される。例えば、ＲＥＧ１（１個目のレジスタ）の出力端子が、後段のＲＥＧ２（２※のレジスタ）の入力端子に接続される。また、レジスタ回路１２１の内部は、動作負荷に応じて動作するか否かが決定される複数のブロックに区分される。図１１の例では、複数のブロックは、レジスタ回路１％ブロック１２２、レジスタ回路１０％ブロック１２３、レジスタ回路５０％ブロック１２４、レジスタ回路１００％ブロック１２５の４つのブロックである。レジスタ回路１％ブロック１２２は、図４のレジスタ回路１％ブロック２１に相当する。レジスタ回路１０％ブロック１２３は、図４に示す、レジスタ回路１％ブロック２１及びレジスタ回路９％ブロック２２の組に相当する。レジスタ回路５０％ブロック１２４は、図４に示す、レジスタ回路１％ブロック２１、レジスタ回路９％ブロック２２、レジスタ回路４０％ブロック２３の組に相当する。レジスタ回路１００％ブロック１２５は、図４に示す、レジスタ回路１％ブロック２１、レジスタ回路９％ブロック２２、レジスタ回路４０％ブロック２３、レジスタ回路５０％ブロック２４の組に相当する。動作負荷可変回路１２は、動作するレジスタの数の和が動作負荷率に応じた数になるように、複数のブロックのうち動作するブロックを変更することによって、プリント基板上に発生させるノイズ量を変更している。 FIG. 11 is a diagram showing a detailed configuration of the operating load variable circuit according to this implementation example. The operating load variable circuit 12 includes a register circuit 121 , a timer circuit 126 and an LED control circuit 127 . The register circuit 121 is configured such that the output of REG (register) is input to the subsequent REG. For example, the output terminal of REG1 (the first register) is connected to the input terminal of REG2 (2* registers) in the subsequent stage. Further, the inside of the register circuit 121 is divided into a plurality of blocks that are determined whether to operate or not according to the operating load. In the example of FIG. 11 , the plurality of blocks are four blocks: register circuit 1% block 122 , register circuit 10% block 123 , register circuit 50% block 124 , and register circuit 100% block 125 . The register circuit 1% block 122 corresponds to the register circuit 1% block 21 in FIG. The register circuit 10% block 123 corresponds to the set of the register circuit 1% block 21 and the register circuit 9% block 22 shown in FIG. The register circuit 50% block 124 corresponds to the set of the register circuit 1% block 21, the register circuit 9% block 22, and the register circuit 40% block 23 shown in FIG. The register circuit 100% block 125 corresponds to the set of the register circuit 1% block 21, the register circuit 9% block 22, the register circuit 40% block 23, and the register circuit 50% block 24 shown in FIG. The operating load variable circuit 12 changes the operating blocks among a plurality of blocks so that the sum of the number of operating registers corresponds to the operating load factor, thereby reducing the amount of noise generated on the printed circuit board. are changing.

また、レジスタは、異なる出力端子にも接続されている。それぞれの端子には、異なるセラミックコンデンサが接続されている。異なる例えば、ＲＥＧ１は、Ｉｏｕｔ１を出力し、セラミックコンデンサＣ１（３０ｐｆ）に接続されている。ＲＥＧ２は、Ｉｏｕｔ２を出力し、セラミックコンデンサＣ２（３０ｐｆ）に接続されている。動作負荷可変回路１２は、これらのコンデンサの出力のＯＮ、ＯＦＦの切り替えのタイミングと、ＦＰＧＡ内部動作負荷回路のＯＮ、ＯＦＦのタイミングを同一にすることによって、疑似的に同時スイッチングノイズも発生させている。 The registers are also connected to different output terminals. A different ceramic capacitor is connected to each terminal. A different example, REG1, outputs Iout1 and is connected to a ceramic capacitor C1 (30 pf). REG2 outputs Iout2 and is connected to ceramic capacitor C2 (30 pf). The operating load variable circuit 12 generates pseudo simultaneous switching noise by matching the ON/OFF switching timing of the output of these capacitors with the ON/OFF timing of the internal operating load circuit of the FPGA. there is

また、レジスタ回路１％ブロック１２２が動作している場合、ＲＥＧ２６２から出力されるＩｏｕｔ２６２信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６２信号を動作負荷率１％信号１２８に変換した後、動作負荷率１％信号１２８を、外部に接続されたＬＥＤＡに入力する。これにより、ＬＥＤＡが点灯する。レジスタ回路１０％ブロック１２３が動作している場合、ＲＥＧ２６３から出力されるＩｏｕｔ２６３信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６３信号を動作負荷率１０％信号１２９に変換した後、動作負荷率１０％信号１２９を、外部に接続されたＬＥＤＢに入力する。これにより、ＬＥＤＢが点灯する。レジスタ回路５０％ブロック１２４が動作している場合、ＲＥＧ２６4から出力されるＩｏｕｔ２６４信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６４信号を動作負荷率５０％信号１３０に変換した後、動作負荷率５０％信号１３０を、外部に接続されたＬＥＤＣに入力する。これにより、ＬＥＤＣが点灯する。レジスタ回路１００％ブロックが動作している場合、ＲＥＧ２６５から出力されるＩｏｕｔ２６５信号が、ＬＥＤ制御回路１２７に入力される。ＬＥＤ制御回路１２７は、Ｉｏｕｔ２６５信号を動作負荷率１００％信号１３１に変換した後、動作負荷率１００％信号１３１を、外部に接続されたＬＥＤＤに入力する。これにより、ＬＥＤＤが点灯する。このような構成により、使用者は、４段階の動作負荷率を目視で判定できる。 Also, when the register circuit 1% block 122 is operating, the Iout 262 signal output from the REG 262 is input to the LED control circuit 127 . After converting the Iout 262 signal into the operating load factor 1% signal 128, the LED control circuit 127 inputs the operating load factor 1% signal 128 to the externally connected LEDA. This causes LEDA to light up. When the register circuit 10% block 123 is operating, the Iout 263 signal output from the REG 263 is input to the LED control circuit 127 . After converting the Iout 263 signal into the operating load factor 10% signal 129, the LED control circuit 127 inputs the operating load factor 10% signal 129 to the externally connected LEDB. This causes the LEDB to light up. The Iout 264 signal output from REG 26 4 is input to the LED control circuit 127 when the register circuit 50% block 124 is operating. The LED control circuit 127 converts the Iout 264 signal into the operating load factor 50% signal 130, and then inputs the operating load factor 50% signal 130 to the externally connected LEDC. As a result, the LEDC lights up. When the register circuit 100% block is operating, the Iout 265 signal output from REG 265 is input to LED control circuit 127 . The LED control circuit 127 converts the Iout 265 signal into the operating load factor 100% signal 131, and then inputs the operating load factor 100% signal 131 to the externally connected LEDD. As a result, the LEDD lights up. With such a configuration, the user can visually determine the operating load factor in four stages.

図１２は、本実装例に係る動作負荷可変回路１２のレジスタ回路１２１の信号の推移を示すタイムチャートである。電源８２が供給されると、まず、クロック速度可変回路１１から２００ＭＨｚのクロック信号１６が入力される。次に、ＲＥＳＥＴ信号１３２が解除されると（ＲＥＳＥＴ信号１３２ハイレベルに固定されると）、クロック信号１６の立ち上がりにおいて、ＲＥＧ１の出力がHighレベルに、ＲＥＧ２の出力がLowレベルになる。このように、動作負荷可変回路１２は、ＲＥＧ回路1つごとに、出力のHIとLOが反転するように動作する。 FIG. 12 is a time chart showing transition of the signal of the register circuit 121 of the operating load variable circuit 12 according to this implementation example. When the power supply 82 is supplied, first, the clock signal 16 of 200 MHz is input from the clock speed variable circuit 11 . Next, when the RESET signal 132 is released (the RESET signal 132 is fixed at high level), at the rise of the clock signal 16, the output of REG1 becomes high level and the output of REG2 becomes low level. In this manner, the operating load variable circuit 12 operates such that the output HI and LO are inverted for each REG circuit.

図１３は、本実装例に係るノイズ検出部の信号の推移を表すタイムチャートである。 FIG. 13 is a time chart showing transition of the signal of the noise detector according to this implementation example.

まず、ノイズ検出部３には、２００ＭＨｚのクロック信号１６が入力される。 First, a clock signal 16 of 200 MHz is input to the noise detector 3 .

図１３に示す例では、時刻ｔ１において、ノイズ発生部２は、動作負荷率１％信号１２８をＬＥＤ表示部５に入力する。時刻ｔ１において、さらに、ノイズ検出部３のタイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。データ送受信回路５１は、ＨＩとＬＯとが交互に反転する信号であるメモリＤＱｎによって、データの送受信を行う。 In the example shown in FIG. 13, the noise generator 2 inputs the operating load factor 1% signal 128 to the LED display 5 at time t1. At time t1, the timer circuit 54 of the noise detector 3 also starts timing by counting the number of pulses of the clock signal 16. FIG. The data transmitting/receiving circuit 51 transmits/receives data using the memory DQn, which is a signal in which HI and LO are alternately inverted.

タイマ回路５４は、クロック信号のパルス数のカウントによる計時において、時刻ｔ１から３０秒が経過した時刻ｔ２において、カウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否か（すなわち、送信データと受信データとの比較の結果）を判定する。図１３に示す例では、送信データと受信データは一致している。 The timer circuit 54 finishes counting at time t2 when 30 seconds have elapsed from time t1 in timekeeping by counting the number of pulses of the clock signal. Then, the comparison circuit 55 determines whether or not the transmission data and the reception data match (that is, the result of comparison between the transmission data and the reception data). In the example shown in FIG. 13, the transmission data and the reception data match.

送信データと受信データとが一致している場合、次に、ノイズ発生部２が、動作負荷率１０％信号１２９をＬＥＤ表示部５に入力する。ノイズ発生部２が動作負荷率１０％信号１２９をＬＥＤ表示部５に入力した時刻ｔ３において、タイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４は、時刻ｔ３から３０秒が経過した時刻ｔ４において、パルス数のカウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致している。 If the transmitted data and the received data match, next, the noise generating section 2 inputs the operating load factor 10% signal 129 to the LED display section 5 . At time t3 when the noise generating section 2 inputs the operating load factor 10% signal 129 to the LED display section 5, the timer circuit 54 starts timing by counting the number of pulses of the clock signal 16. FIG. The timer circuit 54 finishes counting the number of pulses at time t4 when 30 seconds have passed since time t3. Then, the comparison circuit 55 determines whether or not the transmission data and the reception data match. In the example shown in FIG. 13, the transmission data and the reception data match.

送信データと受信データとが一致している場合、次に、ノイズ発生部２が、動作負荷率５０％信号１３０をＬＥＤ表示部５に入力する。ノイズ発生部２が動作負荷率５０％信号１３０をＬＥＤ表示部５に入力した時刻ｔ５において、タイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４は、時刻ｔ５から３０秒が経過した時刻ｔ６において、パルス数のカウントを終了する。そして、比較回路５５は、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致している。 If the transmitted data and the received data match, next, the noise generating section 2 inputs the operating load factor 50% signal 130 to the LED display section 5 . At time t5 when the noise generating section 2 inputs the operating load factor 50% signal 130 to the LED display section 5, the timer circuit 54 starts timing by counting the number of pulses of the clock signal 16. FIG. The timer circuit 54 finishes counting the number of pulses at time t6 when 30 seconds have passed since time t5. Then, the comparison circuit 55 determines whether or not the transmission data and the reception data match. In the example shown in FIG. 13, the transmission data and the reception data match.

送信データと受信データとが一致している場合、次に、ノイズ発生部２が、動作負荷率１００％信号１３１をＬＥＤ表示部５に入力する。ノイズ発生部２が動作負荷率１００％信号１３１をＬＥＤ表示部５に入力した時刻ｔ７において、タイマ回路５４は、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４は、時刻ｔ７から３０秒が経過した時刻ｔ８において、カウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致していない。 If the transmitted data and the received data match, next, the noise generating section 2 inputs the operating load factor 100% signal 131 to the LED display section 5 . At time t7 when the noise generating section 2 inputs the operating load factor 100% signal 131 to the LED display section 5, the timer circuit 54 starts timing by counting the number of pulses of the clock signal 16. FIG. The timer circuit 54 ends counting at time t8 when 30 seconds have elapsed from time t7. Then, the comparison circuit 55 determines whether or not the transmission data and the reception data match. In the example shown in FIG. 13, the transmitted data and the received data do not match.

送信データと受信データとが一致しない場合、比較回路５５は、送信データと受信データとが一致しないこと（すなわち、ノイズが検出されたこと）を示す信号を、図１３の例ではロウレベルのパルス信号によって出力する。ノイズ検出ＯＮ／ＯＦＦ制御回路５６は、ノイズ検出信号８を、ハイレベルのパルス信号として出力する。ノイズ検出信号８はＬＥＤ表示部６に入力され、ＬＥＤ表示部６は、点灯する。この例では、ＬＥＤ表示部６が点灯している状態が、ノイズが検出されたことを示す。上述のノイズ検出信号８は、さらに、キャパシタ電圧制御回路８６に入力される。ノイズ検出信号８がキャパシタ電圧制御回路８６に入力されると、キャパシタＡ６１にキャパシタ電圧Ａが出力される（言い換えると、印加される）。キャパシタＡ６１のコンデンサがＦＰＧＡ電圧１０に対するバイパスコンデンサ（パスコンとも表記）として機能する。 If the transmission data and the reception data do not match, the comparison circuit 55 outputs a signal indicating that the transmission data and the reception data do not match (that is, that noise is detected). output by The noise detection ON/OFF control circuit 56 outputs the noise detection signal 8 as a high level pulse signal. The noise detection signal 8 is input to the LED display section 6, and the LED display section 6 lights up. In this example, the state in which the LED display section 6 is lit indicates that noise has been detected. The noise detection signal 8 described above is further input to the capacitor voltage control circuit 86 . When the noise detection signal 8 is input to the capacitor voltage control circuit 86, the capacitor voltage A is output (in other words, applied) to the capacitor A61. The capacitor A61 functions as a bypass capacitor (also referred to as a bypass capacitor) for the FPGA voltage 10. FIG.

次、タイマ回路５４が、クロック信号１６のパルス数のカウントによる計時を開始する。タイマ回路５４がクロック信号１６のパルス数のカウントによる計時を開始した時刻ｔ９から３０秒が経過した時刻ｔ１０において、タイマ回路５４は、カウントを終了する。そして、比較回路５５が、送信データと受信データとが一致しているか否かを判定する。図１３に示す例では、送信データと受信データは一致している。そのため、時刻ｔ１０において、ノイズ検出信号８は、ロウレベルのままである。言い換えると、ノイズ検出信号８は、ノイズが検出されていないことを示している。そのため、ＬＥＤ表示部６は、消灯する。これは、キャパシタＡ６１が、パスコンとして機能し、電源ノイズや放射ノイズを低減していることを示す。 The timer circuit 54 then starts timing by counting the number of pulses of the clock signal 16 . At time t10, 30 seconds after the time t9 when the timer circuit 54 started counting the number of pulses of the clock signal 16, the timer circuit 54 ends counting. Then, the comparison circuit 55 determines whether or not the transmission data and the reception data match. In the example shown in FIG. 13, the transmission data and the reception data match. Therefore, at time t10, the noise detection signal 8 remains at low level. In other words, the noise detection signal 8 indicates that no noise is detected. Therefore, the LED display section 6 is turned off. This indicates that the capacitor A61 functions as a bypass capacitor and reduces power supply noise and radiation noise.

以上の例において、時刻ｔ１～ｔ１０は、それぞれ、例えば、クロック信号１６のパルスの立ち上がりの時刻である。 In the above example, the times t1 to t10 are the rising times of the pulses of the clock signal 16, for example.

<第１の実施形態の他の実装例>
図１４Ａは、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の構造の例を表す図である。図１４Ｂは、図１４Ａに示す、本開示の第１の実施形態の他の実装例に係る、ＦＰＧＡを搭載したプリント基板の断面図を表す図である。図１４Ａ及び図１４Ｂに示す例では、図７に示す構造に対して、キャパシタフィルムシート１６０が追加されている。本実装例は、キャパシタフィルムシート１６０が、ＦＰＧＡの多層基板の底面部分のキャパシタＡ６１、キャパシタＢ６２、キャパシタＣ６３、及び、キャパシタＤ６４と、プリント基板のＧＮＤプレーンと、の間に挟み込まれた構造を持つ。このような構造によって、実装の段階において、キャパシタフィルムシート１６０のキャパシタ材の厚さ、キャパシタの位置、大きさなどを自由に変更することが可能となる。それにより、本変形例は、電源ノイズ試験や放射ノイズ試験において、ノイズ低減効果を確認する際の時間を短縮することができるという効果がある。なお、キャパシタフィルムシート１６０は、キャパシタ材が塗布されたフィルムシートであってよい。 <Another implementation example of the first embodiment>
FIG. 14A is a diagram illustrating an example of the structure of a printed board on which an FPGA is mounted, according to another implementation example of the first embodiment of the present disclosure; 14B is a diagram illustrating a cross-sectional view of a printed circuit board mounted with an FPGA, according to another implementation example of the first embodiment of the present disclosure, shown in FIG. 14A. In the example shown in FIGS. 14A and 14B, a capacitor film sheet 160 is added to the structure shown in FIG. This mounting example has a structure in which the capacitor film sheet 160 is sandwiched between the capacitors A61, B62, C63, and D64 on the bottom of the multilayer board of the FPGA and the GND plane of the printed circuit board. . With this structure, it is possible to freely change the thickness of the capacitor material of the capacitor film sheet 160 and the position and size of the capacitor in the mounting stage. As a result, this modified example has the effect of being able to shorten the time required to confirm the noise reduction effect in the power supply noise test and the radiation noise test. Note that the capacitor film sheet 160 may be a film sheet coated with a capacitor material.

＜効果＞
本実施形態には、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できるという効果がある。その理由は、ノイズ発生部２が複数の強度のノイズを発生させ、ノイズ検出部３が、発生しているノイズを検出するからである。そして、キャパシタ可変部４が、発生しているノイズを低減するからである。これにより、集積回路の動作率等を変えられない特許文献３の技術などに対して、装置のコストを低減するとともに装置の不具合を調査する時間を短縮できる。また、発生しているノイズが、ノイズ検出部３によって検出できないレベルまで、キャパシタ可変部４によって低減することが可能であるか否かを確認できる。そのため、不具合を調査する時間をさらに短縮できる。 <effect>
This embodiment has the effect of reducing the cost of the device and shortening the time required to investigate the problem of the device. The reason for this is that the noise generator 2 generates noise of a plurality of intensities, and the noise detector 3 detects the generated noise. This is because the capacitor variable section 4 reduces the generated noise. As a result, the cost of the device can be reduced and the time required to investigate the failure of the device can be shortened as compared with the technology disclosed in Japanese Patent Laid-Open No. 2002-200021, which cannot change the operation rate of the integrated circuit. Also, it is possible to confirm whether or not the generated noise can be reduced by the capacitor variable section 4 to a level that cannot be detected by the noise detection section 3 . Therefore, it is possible to further shorten the time for investigating the failure.

＜第２の実施形態＞
次に、本開示の第２の実施形態について説明する。 <Second embodiment>
Next, a second embodiment of the present disclosure will be described.

＜構成＞
図１５は、本開示の第２の実施形態に係るノイズ調整装置の構成の例を表すブロック図である。図１５に示す例では、ノイズ調整装置１００１は、ノイズ発生部１００２と、ノイズ検出部１００３と、ノイズ低減部１００４と、を備える。ノイズ発生部１００２は、回路が形成された基盤に対して、複数の強度のノイズを発生させる。ノイズ検出部１００３は、発生した前記ノイズを検出する。ノイズ低減部１００４は、前記ノイズを低減する。 <Configuration>
FIG. 15 is a block diagram illustrating an example configuration of a noise adjustment device according to the second embodiment of the present disclosure. In the example shown in FIG. 15 , noise adjustment device 1001 includes noise generator 1002 , noise detector 1003 , and noise reducer 1004 . The noise generation unit 1002 generates noise of multiple intensities with respect to the substrate on which the circuit is formed. A noise detection unit 1003 detects the generated noise. A noise reduction unit 1004 reduces the noise.

本実施形態のノイズ発生部１００２は、第１の実施形態のノイズ発生部２と同様の構成を備え、ノイズ発生部２と同様に動作してよい。本実施形態のノイズ検出部１００３は、第１の実施形態のノイズ検出部３と同様の構成を備え、ノイズ検出部３と同様に動作してよい。本実施形態のノイズ低減部１００４は、第１の実施形態のキャパシタ可変部４と同様の構成を備え、キャパシタ可変部４と同様に動作してよい。 The noise generation section 1002 of this embodiment may have the same configuration as the noise generation section 2 of the first embodiment and may operate in the same manner as the noise generation section 2 . The noise detection section 1003 of this embodiment may have the same configuration as the noise detection section 3 of the first embodiment and may operate in the same manner as the noise detection section 3 . The noise reduction section 1004 of this embodiment may have a configuration similar to that of the capacitor variable section 4 of the first embodiment, and may operate similarly to the capacitor variable section 4 .

＜動作＞
次に、本実施形態の動作について説明する。 <Action>
Next, the operation of this embodiment will be described.

図１６は、本開示の第２の実施形態に係るノイズ調整装置の動作の例を表すフローチャートである。図１６に示す例では、ノイズ発生部１００２は、回路が形成された基盤に対して、複数の強度のノイズを発生させる（ステップＳ１０１）。ノイズ検出部１００３は、発生したノイズを検出する（ステップＳ１０２）。ノイズ低減部１００４は、ノイズを低減する（ステップＳ１０３）。さらに、ノイズ検出部１００３は、発生したノイズを検出してよい（ステップＳ１０４）。 FIG. 16 is a flowchart representing an example of the operation of the noise adjustment device according to the second embodiment of the present disclosure; In the example shown in FIG. 16, the noise generation unit 1002 generates noise of multiple intensities with respect to the circuit board (step S101). The noise detection unit 1003 detects the generated noise (step S102). The noise reduction unit 1004 reduces noise (step S103). Furthermore, the noise detection unit 1003 may detect the generated noise (step S104).

＜効果＞
本実施形態には、第１の実施形態と同じ効果がある。その理由は、第１の実施形態の効果が生じる理由と同じである。 <effect>
This embodiment has the same effect as the first embodiment. The reason is the same as the reason for producing the effect of the first embodiment.

＜第２の実施形態の変形例＞
第２の実施形態に係るノイズ調整装置１００１を、以下で説明するように変形することもできる。例えば、ノイズ低減部１００４は、例えばノイズ発生部１００２及びノイズ検出部１００３が実装されているＦＰＧＡの底面に蒸着された、平面状のキャパシタシートによって実現することができる。ノイズ低減部１００４は、例えばノイズ発生部１００２及びノイズ検出部１００３が実装されているＦＰＧＡの底面に蒸着された、独立に動作させることができる、複数のキャパシタシートによって実現することもできる。そして、ノイズ低減部１００４が含む複数のキャパシタシートのうち、用いられる、すなわち、動作するキャパシタシートの数を変化させることによって、ノイズを段階的に低減してもよい。また、ノイズ検出部１００３は、メモリ（例えば、ＥＣＣメモリ）に書き込んだデータと、そのデータをそのメモリから読み出すことによって得られるデータ（言い換えると、メモリから読み出されたデータ）と、を比較してもよい。そして、ノイズ検出部１００３は、比較の結果、メモリに書き込んだデータと、メモリから読み出されたデータとが一致しない場合、ノイズを検出されたと判定してもよい（言い換えると、ノイズを検出してもよい）。また、ノイズ調整装置１００１は、発生したノイズの強度を出力する強度出力部を含んでいてもよい。ノイズ調整装置１００１は、ノイズの検出の結果を出力する検出結果出力部を含んでいてもよい。強度出力部は、例えば、第１の実施形態の、動作負荷可変回路１２（特に、ＬＥＤ制御回路２７）及びＬＥＤ表示部６の少なくとも一方に対応する。検出結果出力部は、第１の実施形態の、ノイズ検出ＯＮ／ＯＦＦ制御回路５６及びＬＥＤ表示部６の少なくとも一方に対応する。 <Modification of Second Embodiment>
The noise adjuster 1001 according to the second embodiment can also be modified as described below. For example, the noise reduction unit 1004 can be realized by a planar capacitor sheet deposited on the bottom surface of the FPGA on which the noise generation unit 1002 and the noise detection unit 1003 are mounted. The noise reduction unit 1004 can also be realized by a plurality of independently operable capacitor sheets deposited, for example, on the bottom surface of the FPGA on which the noise generation unit 1002 and the noise detection unit 1003 are mounted. Then, the noise may be reduced stepwise by changing the number of capacitor sheets that are used, that is, that operate, among the plurality of capacitor sheets included in the noise reduction section 1004 . The noise detection unit 1003 also compares data written in a memory (for example, an ECC memory) with data obtained by reading the data from the memory (in other words, data read from the memory). may Then, if the comparison result shows that the data written to the memory and the data read from the memory do not match, the noise detection unit 1003 may determine that noise has been detected (in other words, noise has not been detected). may be used). The noise adjustment device 1001 may also include an intensity output unit that outputs the intensity of the generated noise. The noise adjustment device 1001 may include a detection result output unit that outputs the noise detection result. The intensity output unit corresponds to, for example, at least one of the operating load variable circuit 12 (in particular, the LED control circuit 27) and the LED display unit 6 of the first embodiment. The detection result output section corresponds to at least one of the noise detection ON/OFF control circuit 56 and the LED display section 6 of the first embodiment.

以上、実施形態及び実装例を参照して本開示を説明したが、本開示は上記実施形態及び上記実装例に限定されるものではない。本開示の構成や詳細には、本開示のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present disclosure has been described with reference to the embodiments and implementation examples, the present disclosure is not limited to the above embodiments and implementation examples. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present disclosure within the scope of the present disclosure.

２ ノイズ発生部
３ 引用文献
３ ノイズ検出部
４ キャパシタ可変部
５ ＬＥＤ表示部
６ ＬＥＤ表示部
８ ノイズ検出信号
９ ノイズ動作負荷率信号
１０ ＦＰＧＡ電圧
１１ クロック速度可変回路
１２ 動作負荷可変回路
１３ 水晶発振器
１４ Ｉ／Ｏ出力信号
１５ セラミックコンデンサ部
１６ クロック信号
１７ Ｉ／Ｏ出力信号
２１ レジスタ回路１％ブロック
２２ レジスタ回路９％ブロック
２３ レジスタ回路４０％ブロック
２４ レジスタ回路５０％ブロック
２７ ＬＥＤ制御回路
５１ データ送受信回路
５２ メモリコントローラ
５３ 非ＥＣＣメモリ
５４ タイマ回路
５５ 比較回路
５６ ノイズ検出ＯＮ／ＯＦＦ制御回路
５８ カウンタ回路
５９ タイマ信号
６０ データ送信信号
６１ メモリライトデータ
６２ メモリリードデータ
６３ 設定値
６４ 比較回路出力信号
６９ ＧＮＤプレーン
８１ ＰＯＷ ＳＷ
８２ 電源
８３ ＲＥＳＥＴ ＳＷ
８４ ＰＬＬ回路
８５ ブザー
８６ キャパシタ電圧制御回路
８７ キャパシタ電圧
８８ セラミックコンデンサ
８９ プリント基板
９０ 発振器信号
９１ カウンタ制御回路
１０３ ＵＳＢコントローラ
１０４ ＵＳＢコネクタ
１０５ ＦＬＡＳＨ ＲＯＭコントローラ
１０６ ＦＬＡＳＨ ＲＯＭ
１１０ 温度センサ
１２１ レジスタ回路
１２２ レジスタ回路１％ブロック
１２３ レジスタ回路１０％ブロック
１２４ レジスタ回路５０％ブロック
１２５ レジスタ回路１００％ブロック
１２６ タイマ回路
１２７ ＬＥＤ制御回路
１２８ 動作負荷率１％信号
１２９ 動作負荷率１０％信号
１３０ 動作負荷率５０％信号
１３１ 動作負荷率１００％信号
１３２ ＲＥＳＥＴ信号
１６０ キャパシタフィルムシート
１００１ ノイズ調整装置
１００２ ノイズ発生部
１００３ ノイズ検出部
１００４ ノイズ低減部 2 noise generation unit 3 cited document 3 noise detection unit 4 capacitor variable unit 5 LED display unit 6 LED display unit 8 noise detection signal 9 noise operation load factor signal 10 FPGA voltage 11 clock speed variable circuit 12 operation load variable circuit 13 crystal oscillator 14 I/O output signal 15 ceramic capacitor section 16 clock signal 17 I/O output signal 21 register circuit 1% block 22 register circuit 9% block 23 register circuit 40% block 24 register circuit 50% block 27 LED control circuit 51 data transmission/reception circuit 52 memory controller 53 non-ECC memory 54 timer circuit 55 comparison circuit 56 noise detection ON/OFF control circuit 58 counter circuit 59 timer signal 60 data transmission signal 61 memory write data 62 memory read data 63 set value 64 comparison circuit output signal 69 GND plane 81 POW SW
82 Power supply 83 RESET SW
84 PLL circuit 85 buzzer 86 capacitor voltage control circuit 87 capacitor voltage 88 ceramic capacitor 89 printed circuit board 90 oscillator signal 91 counter control circuit 103 USB controller 104 USB connector 105 FLASH ROM controller 106 FLASH ROM
110 temperature sensor 121 register circuit 122 register circuit 1% block 123 register circuit 10% block 124 register circuit 50% block 125 register circuit 100% block 126 timer circuit 127 LED control circuit 128 operating load factor 1% signal 129 operating load factor 10% Signal 130 Operating load factor 50% signal 131 Operating load factor 100% signal 132 RESET signal 160 Capacitor film sheet 1001 Noise adjusting device 1002 Noise generator 1003 Noise detector 1004 Noise reducer

Claims (10)

回路が形成された基盤に対して、複数の強度のノイズを発生させるノイズ発生部と、
発生した前記ノイズを検出するノイズ検出部と、
前記ノイズを低減するノイズ低減部と、
を備えるノイズ調整装置。 a noise generator that generates noise of a plurality of intensities with respect to a substrate on which a circuit is formed;
a noise detection unit that detects the generated noise;
a noise reduction unit that reduces the noise;
a noise adjuster. 前記ノイズ低減部は、キャパシタシートを用いて前記ノイズを低減する
請求項１に記載のノイズ調整装置。 The noise adjustment device according to claim 1, wherein the noise reduction section uses a capacitor sheet to reduce the noise. 前記ノイズ低減部は、複数のキャパシタシートのうち用いる前記キャパシタシートの数を変化させることによって前記ノイズを段階的に低減する
請求項１又は２に記載のノイズ調整装置。 The noise adjustment device according to claim 1 or 2, wherein the noise reduction unit reduces the noise in stages by changing the number of capacitor sheets used among a plurality of capacitor sheets. 前記ノイズ検出部は、メモリに書き込んだデータと、前記メモリから読み出されたデータとが一致しない場合、前記ノイズを検出する
請求項１乃至３のいずれか１項に記載のノイズ調整装置。 The noise adjustment device according to any one of claims 1 to 3, wherein the noise detection unit detects the noise when data written to the memory and data read from the memory do not match. 発生した前記ノイズの強度を出力する強度出力部と、
前記ノイズの検出の結果を出力する検出結果出力部と、
をさらに備える請求項１乃至４のいずれか１項に記載のノイズ調整装置。 an intensity output unit that outputs the intensity of the generated noise;
a detection result output unit that outputs the noise detection result;
5. A noise adjuster as claimed in any one of claims 1 to 4, further comprising: 回路が形成された基盤に対して、複数の強度のノイズを発生させ、
発生した前記ノイズを検出し、
前記ノイズを低減する、
ノイズ調整方法。 Generates noise of multiple intensities against the substrate on which the circuit is formed,
detecting the generated noise;
reducing said noise;
noise adjustment method. キャパシタシートを用いて前記ノイズを低減する
請求項６に記載のノイズ調整方法。 7. The noise adjustment method according to claim 6, wherein a capacitor sheet is used to reduce the noise. 複数のキャパシタシートのうち用いる前記キャパシタシートの数を変化させることによって前記ノイズを段階的に低減する
請求項６又は７に記載のノイズ調整方法。 8. The noise adjustment method according to claim 6, wherein the noise is reduced in stages by changing the number of capacitor sheets used among a plurality of capacitor sheets. メモリに書き込んだデータと、前記メモリから読み出されたデータとが一致しない場合、前記ノイズを検出する
請求項６乃至８のいずれか１項に記載のノイズ調整方法。 The noise adjustment method according to any one of claims 6 to 8, wherein the noise is detected when the data written to the memory and the data read from the memory do not match. 発生した前記ノイズの強度を出力し、
前記ノイズの検出の結果を出力する、
請求項６乃至９のいずれか１項に記載のノイズ調整方法。 outputting the intensity of the generated noise;
outputting a result of the detection of the noise;
The noise adjustment method according to any one of claims 6 to 9.

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