JP2023045239A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 230
- 238000003860 storage Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 230000002093 peripheral effect Effects 0.000 claims description 49
- 238000004519 manufacturing process Methods 0.000 description 94
- 238000000034 method Methods 0.000 description 55
- 238000005229 chemical vapour deposition Methods 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 238000001039 wet etching Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 238000004626 scanning electron microscopy Methods 0.000 description 11
- 238000004627 transmission electron microscopy Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 102100027674 CTD small phosphatase-like protein Human genes 0.000 description 3
- 101000725950 Homo sapiens CTD small phosphatase-like protein Proteins 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 102100027667 Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Human genes 0.000 description 2
- 101000940468 Drosophila melanogaster COP9 signalosome complex subunit 2 Proteins 0.000 description 2
- 101000725947 Homo sapiens Carboxy-terminal domain RNA polymerase II polypeptide A small phosphatase 2 Proteins 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005484 gravity Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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Abstract
【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第1方向に延伸する半導体層と、第1方向と交差する第2方向に延伸し、半導体層に対向する第1導電層と、半導体層と第1導電層との間に設けられた電荷蓄積層と、第1方向に延伸し、第1導電層に接続された第1コンタクト電極と、を備える。第1コンタクト電極の第1方向における一端は第1導電層よりも基板から遠く、第1コンタクト電極の第1方向における他端は第1導電層よりも基板に近い。第1導電層は、半導体層に対向する第1部分と、第1コンタクト電極に接続された第2部分と、を備える。第2部分の第1方向における厚みは、第1部分の第1方向における厚みよりも大きい。【選択図】図8
Description
本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に延伸する半導体層と、この半導体層に対向する導電層と、これら半導体層及び導電層の間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、半導体層と、第1導電層と、電荷蓄積層と、第1コンタクト電極と、を備える。半導体層は、基板の表面と交差する第1方向に延伸する。第1導電層は、第1方向と交差する第2方向に延伸し、半導体層に対向する。電荷蓄積層は、半導体層と第1導電層との間に設けられている。第1コンタクト電極は、第1方向に延伸し、第1導電層に接続されている。第1コンタクト電極の第1方向における一端は、第1導電層よりも基板から遠い。第1コンタクト電極の第1方向における他端は、第1導電層よりも基板に近い。第1導電層は、半導体層に対向する第1部分と、第1コンタクト電極に接続された第2部分と、を備える。第2部分の第1方向における厚みは、第1部分の第1方向における厚みよりも大きい。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、SEM(Scanning electron microscopy)やTEM(Transmission electron microscopy)等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
[第1実施形態]
[構造]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図2は、図1の一部を拡大して示す模式的な平面図である。図3は、図1の一部を拡大して示す模式的な平面図である。図4は、図2に示す構造をA-A´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図5は、図4のBで示した部分の模式的な拡大図である。尚、図5は、YZ断面を示しているが、半導体層120の中心軸に沿ったYZ断面以外の断面(例えば、XZ断面)を観察した場合にも、図5と同様の構造が観察される。図6は、図3に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図7は、図6から一部の構成(後述する支持構造HR)を省略して示す模式的な断面図である。図8は、図7の一部を拡大して示す模式的な断面図である。
[構造]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図2は、図1の一部を拡大して示す模式的な平面図である。図3は、図1の一部を拡大して示す模式的な平面図である。図4は、図2に示す構造をA-A´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図5は、図4のBで示した部分の模式的な拡大図である。尚、図5は、YZ断面を示しているが、半導体層120の中心軸に沿ったYZ断面以外の断面(例えば、XZ断面)を観察した場合にも、図5と同様の構造が観察される。図6は、図3に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図7は、図6から一部の構成(後述する支持構造HR)を省略して示す模式的な断面図である。図8は、図7の一部を拡大して示す模式的な断面図である。
第1実施形態に係る半導体記憶装置は、メモリダイMDを備える。メモリダイMDは、例えば図1に示す様に、半導体基板100を備える。図示の例において、半導体基板100にはX方向及びY方向に並ぶ4つのメモリセルアレイ領域RMCAが設けられる。また、各メモリセルアレイ領域RMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられる。
メモリブロックBLKは、例えば図2に示す様に、Y方向に並ぶ2つのフィンガー構造FSを備える。また、フィンガー構造FSは、Y方向に並ぶ2つのストリングユニットSUを備える。Y方向に隣り合う2つのフィンガー構造FSの間には、X方向に延伸する酸化シリコン(SiO2)等のフィンガー構造間絶縁層STが設けられる。Y方向に隣り合う2つのストリングユニットSUの間には、X方向に延伸する酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
また、フィンガー構造FSは、例えば図3に示す様に、X方向に並ぶメモリホール領域RMH及びフックアップ領域RHUを備える。
フィンガー構造FSのメモリホール領域RMHは、例えば図4に示す様に、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁層130と、を備える。
導電層110は、X方向に延伸する略板状の導電層である。導電層110は、例えば図5に示す様に、窒化チタン(TiN)等のバリア導電層111及びタングステン(W)等の金属層112の積層膜等を含んでいても良い。また、導電層110は、モリブデン(Mo)やルテニウム(Ru)等の金属層112を含んでいても良い。また、例えば、導電層110がモリブデン(Mo)等の金属層112を含む場合、導電層110は、窒化チタン(TiN)等のバリア導電層111を含んでいても良いし、含んでいなくても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層110の下方には、例えば図4に示す様に、導電層113が設けられている。導電層113は、例えば、リン(P)等のN型の不純物又はホウ素(B)等のP型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層113の下面には、例えば、タングステン(W)等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。また、導電層113及び導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層113は、例えば、NANDフラッシュメモリのソース線として機能する。ソース線は、例えば、メモリセルアレイ領域RMCA(図1)に含まれる全てのメモリブロックBLKについて共通に設けられている。
また、複数の導電層110のうち、最下層に位置する一又は複数の導電層110は、例えば、NANDフラッシュメモリの、ソース側の選択ゲート線及び複数のソース側の選択トランジスタのゲート電極として機能する。これら一又は複数の導電層110は、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層110は、NANDフラッシュメモリの、ワード線及び複数のメモリトランジスタ(メモリセル)のゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層110は、NANDフラッシュメモリの、ドレイン側の選択ゲート線及び複数のドレイン側の選択トランジスタのゲート電極として機能する。これら複数の導電層110は、その他の導電層110よりもY方向の幅が小さい。また、Y方向に隣り合う2つの導電層110の間には、ストリングユニット間絶縁層SHEが設けられている。これら複数の導電層110は、それぞれ、ストリングユニットSU毎に電気的に独立している。
半導体層120は、例えば図3に示す様に、X方向及びY方向に所定のパターンで並ぶ。半導体層120は、直列に接続された複数のメモリトランジスタ(メモリセル)及び選択トランジスタのチャネル領域として機能する。半導体層120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体層120は、例えば図4に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層125が設けられている。また、半導体層120の外周面は、それぞれ導電層110によって囲まれており、導電層110と対向している。
半導体層120の上端部には、リン(P)等のN型の不純物を含む不純物領域121が設けられている。図4の例では、半導体層120の上端部と不純物領域121の下端部との境界線を、破線によって示している。不純物領域121は、コンタクト電極Ch及びコンタクト電極Vy(図3)を介してビット線BL(図3)に接続される。
半導体層120の下端部には、リン(P)等のN型の不純物又はホウ素(B)等のP型の不純物を含む不純物領域122が設けられている。図4の例では、半導体層120の下端部と不純物領域122の上端部との境界線を、破線によって示している。不純物領域122は、上記導電層113に接続されている。
ゲート絶縁層130は、半導体層120の外周面を覆う略円筒状の形状を有する。ゲート絶縁層130は、例えば図5に示す様に、半導体層120及び導電層110の間に積層されたトンネル絶縁層131、電荷蓄積層132、ブロック絶縁層133及び複数の高誘電率絶縁層134の一部を備える。トンネル絶縁層131及びブロック絶縁層133は、例えば、酸化シリコン(SiO2)等の絶縁膜である。電荷蓄積層132は、例えば、窒化シリコン(Si3N4)等の電荷を蓄積可能な膜である。高誘電率絶縁層134は、例えば、アルミナ(Al2O3)又はその他の金属酸化物の膜である。トンネル絶縁層131、電荷蓄積層132、及び、ブロック絶縁層133は略円筒状の形状を有し、半導体層120の外周面に沿ってZ方向に延伸する。高誘電率絶縁層134は、複数の導電層110に対応して複数設けられており、導電層110の上面、下面、及び、半導体層120との対向面に設けられている。高誘電率絶縁層134のうち、導電層110の半導体層120との対向面に設けられた部分は、ゲート絶縁層130の一部として機能する。
尚、図5には、ゲート絶縁層130が窒化シリコン等の絶縁性の電荷蓄積層132を備える例を示した。しかしながら、ゲート絶縁層130は、例えば、N型又はP型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フィンガー構造FSのフックアップ領域RHUには、例えば図3に示す様に、複数の導電層110のテラス領域Tが設けられている。テラス領域Tは、例えば、導電層110のうち、上方から見て、他の導電層110と重ならない領域である。テラス領域Tは、後述するコンタクト電極CCとの接触面を含む。図示の例では、テラス領域Tが、それぞれ、導電層110のX方向における端部に設けられている。また、フィンガー構造FSのフックアップ領域RHUは、Y方向に並ぶ複数の(図示の例では5つの)柱状構造領域PSRを備える。尚、図3には、これら5つの柱状構造領域PSRを、Y方向負側に設けられたものから順に、柱状構造領域PSR0~PSR4として示している。
複数の柱状構造領域PSRは、それぞれ、X方向に所定のピッチで並ぶ複数の柱状構造PSを備える。これら複数の柱状構造PSは、例えば図6に示す様に、Z方向に延伸する。
図3の例では、Y方向の一方側(例えば、Y方向負側)から数えて奇数番目の柱状構造領域PSR0,PSR2,PSR4に対応する柱状構造PSのX方向における位置と、Y方向の一方側から数えて偶数番目の柱状構造領域PSR1,PSR3に対応する柱状構造PSのX方向における位置とが、上記所定のピッチの半分だけ異なっている。また、図3の例では、複数の柱状構造PSが、X方向、X方向に対して+40°~+80°の方向(例えば、+60°の方向)、及び、X方向に対して-40°~-80°の方向(例えば、-60°の方向)に並んでいる。
以下、複数の柱状構造PSのうちの一部を、コンタクト電極CCと呼ぶ。また、複数の柱状構造PSのうちの一部を、支持構造HRと呼ぶ。コンタクト電極CCは、導電層110と図示しない周辺回路とを電気的に接続する電極であり、複数の導電層110に対応して複数設けられている。また、コンタクト電極CC及び支持構造HRは、後述する製造工程において、フィンガー構造FS中の構成を支持する。
次に、フィンガー構造FSのフックアップ領域RHUに設けられた各構造、即ち、複数の導電層110、コンタクト電極CC、及び、支持構造HRについて説明する。
図8には、導電層110の、X方向における端部115と、それ以外の部分114と、を図示している。端部115は、例えば、上述したテラス領域Tと一致していても良い。端部115のZ方向における厚みZ115は、部分114のZ方向における厚みZ114よりも大きい。
部分114は、複数のコンタクト電極CCに対応して設けられた複数の貫通孔を備える。図8には、これら複数の貫通孔の直径を、直径DCH1として示している。また、端部115は、コンタクト電極CCに対応して設けられた貫通孔を備える。図8には、この貫通孔の直径を、直径DCH2として示している。図示の例においては、直径DCH1及び直径DCH2が、同程度の大きさを備える。
部分114の上面、下面、及び、上記貫通孔の内周面は、全面にわたって高誘電率絶縁層134に覆われている。一方、端部115の上面及び下面においては、高誘電率絶縁層134に、コンタクト電極CCに対応して設けられた貫通孔が設けられている。図8には、この貫通孔の直径を、直径DCH3として示している。図示の例においては、直径DCH3が、直径DCH1,DCH2よりも大きい。ただし、直径DCH3は、直径DCH1,DCH2と同等でも良い。尚、端部115の上面及び下面は、この貫通孔の内側の領域においては、後述するバリア導電層103によって覆われている。また、端部115に設けられた貫通孔の内周面も、後述するバリア導電層103によって覆われている。
尚、直径DCH1,DCH2は、例えば、次の様な方法によって規定することが可能である。例えば、Z方向に並ぶ複数の導電層110のいずれかに対応するXY断面を、SEM,TEM等によって観察する(図3参照)。次に、このXY断面において、導電層110のコンタクト電極CCに対応する貫通孔に沿って、円を当てはめる。この様な貫通孔のうち、コンタクト電極CCに接触しない貫通孔に当てはめた円の直径を、直径DCH1としても良い。また、この様な貫通孔のうち、コンタクト電極CCに接触する貫通孔に当てはめた円の直径を、直径DCH2としても良い。
尚、この様な方法によって直径DCH1,DCH2を規定する場合、直径DCH2に対応するXY断面の高さ位置は、直径DCH1に対応するXY断面の高さ位置と近い方が望ましい。例えば、ある高さ位置に設けられた導電層110に対応するXY断面に基づいて直径DCH2を規定した場合、この導電層110とZ方向に隣り合う導電層110に対応するXY断面に基づいて直径DCH1を規定することが望ましい。ただし、それ以外の高さ位置に対応するXY断面に基づいて直径DCH1,DCH2を規定することも可能である。
また、直径DCH3は、例えば、次の様な方法によって規定することが可能である。例えば、高誘電率絶縁層134に対応するXY断面を、SEM,TEM等によって観察する(図3参照)。次に、このXY断面において、高誘電率絶縁層134のコンタクト電極CCに対応する貫通孔に沿って、円を当てはめる。この貫通孔の直径を、直径DCH3としても良い。
尚、この様な方法によって直径DCH3を規定する場合、直径DCH2に対応するXY断面の高さ位置は、直径DCH3に対応するXY断面の高さ位置と近い方が望ましい。例えば、ある高さ位置に設けられた導電層110に対応するXY断面に基づいて直径DCH2を規定した場合、この導電層110の上面又は下面を覆う高誘電率絶縁層134に対応するXY断面に基づいて直径DCH3を規定することが望ましい。ただし、それ以外の高さ位置に対応するXY断面に基づいて直径DCH3を規定することも可能である。
コンタクト電極CCは、例えば、窒化チタン(TiN)等のバリア導電層103及びタングステン(W)、モリブデン(Mo)、ルテニウム(Ru)等の金属層104の積層膜等を含んでいても良い。
コンタクト電極CCは、Z方向に延伸する略円柱状の部分105と、この部分105に接続された略円盤状の部分106と、部分105の上端に接続された略円錐状の部分107と、を備える。
部分105は、Z方向に延伸する。部分105の上端は、複数の導電層110のうち、最上層に設けられたものの上面よりも上方に設けられている。また、例えば図6に示す様に、部分105の下端は、複数の導電層110のうち、最下層に設けられたものの下面よりも下方に設けられている。尚、部分105の下端と導電層113との間には、酸化シリコン(SiO2)等の絶縁層113Fが設けられている。部分105の外周面は、Z方向に並ぶ複数の絶縁層101と、複数の導電層110に対応してZ方向に並ぶ複数の絶縁層108と、に接している。絶縁層108は、部分105と導電層110との間に設けられており、酸化シリコン(SiO2)等を含む。尚、図示の例では、部分105の直径D105が、端部115の貫通孔の内径DCH2よりも小さい。尚、部分105の直径D105は、ゲート絶縁層130の直径DMH(図3)と同等もしくはより大きい。
尚、直径D105は、例えば、次の様な方法によって規定することが可能である。例えば、Z方向に並ぶ複数の導電層110のいずれかに対応するXY断面を、SEM,TEM等によって観察する(図3参照)。この断面は、例えば、直径DCH1を規定する上記XY断面と同じであっても良いし、異なっていても良い。次に、このXY断面において、コンタクト電極CC(部分105)の外周面に沿って、円を当てはめる。この円の直径を、直径D105としても良い。
部分106は、導電層110のX方向における端部115に対応して設けられている。例えば図3に示す様に、部分106の外周面は、導電層110に設けられた貫通孔と、全周にわたって接続されている。例えば図8に示す様に、部分106のZ方向における幅は、端部115のZ方向における幅Z115と、2つの高誘電率絶縁層134の厚みと、の和程度の大きさを有する。部分106の下面の高さ位置は、端部115の下面を覆う高誘電率絶縁層134の下面の高さ位置と一致する。部分106の上面の高さ位置は、端部115の上面を覆う高誘電率絶縁層134の上面の高さ位置と一致する。
部分107の下端における直径D107Lは、部分107の上端における直径D107Hよりも小さい。また、直径D107Lは、部分105の直径D105と異なる。図示の例では、直径D107Lが、直径D105よりも小さい。
尚、直径D107L,D107Hは、例えば、次の様な方法によって規定することが可能である。例えば、部分107を含み、且つ、高さ位置の異なる2つのXY断面を、SEM,TEM等によって観察する。次に、これら2つのXY断面において、部分107の外周面に沿って、円を当てはめる。これら2つの円の直径を、直径D107L,D107Hとしても良い。
尚、図示の例では、バリア導電層103が、部分105,106,107の外周面に沿って連続的に形成されている。また、金属層104が、部分105,106,107にわたって、連続的に形成されている。ただし、コンタクト電極CCは、バリア導電層103を備えていなくても良い。この場合、部分105,106,107は、金属層104のみから構成されていても良い。
支持構造HRは、例えば、酸化シリコン(SiO2)等の絶縁層を含んでいても良い。図6に示す様に、支持構造HRは、Z方向に延伸する。支持構造HRの上端は、複数の導電層110のうち、最上層に設けられたものの上面よりも上方に設けられている。また、支持構造HRの下端は、複数の導電層110のうち、最下層に設けられたものの下面よりも下方に設けられている。尚、支持構造HRの下端は、導電層113に接続されている。支持構造HRの外周面は、Z方向に並ぶ複数の導電層110と、Z方向に並ぶ複数の絶縁層101と、に接している。尚、図3に示す様に、支持構造HRの直径DHRは、コンタクト電極CCの部分105の直径105と等しくても良い。また、支持構造HRの直径DHRは、ゲート絶縁層130の直径DMHよりも大きい。
尚、直径DMH,DHRは、例えば、次の様な方法によって規定することが可能である。例えば、Z方向に並ぶ複数の導電層110のいずれかに対応するXY断面を、SEM,TEM等によって観察する(図3参照)。この断面は、例えば、直径DCH1,DCH2を規定する上記XY断面と同じであっても良いし、異なっていても良い。次に、このXY断面において、ゲート絶縁層130の外周面に沿って、円を当てはめる。この円の直径を、直径DMHとしても良い。また、このXY断面において、支持構造HRの外周面に沿って、円を当てはめる。この円の直径を、直径DHRとしても良い。
[製造方法]
次に、図9~図39を参照して、第1実施形態に係る半導体記憶装置の製造方法について説明する。図9、図15~図17、及び、図26~図33は、同製造方法について説明するための模式的な断面図であり、図4に対応する断面を示している。図10~図14、図18~図25、及び、図34~図37は、同製造方法について説明するための模式的な断面図であり、図6に対応する断面を示している。図38及び図39は、同製造方法について説明するための模式的な断面図であり、図8に対応する断面を示している。
次に、図9~図39を参照して、第1実施形態に係る半導体記憶装置の製造方法について説明する。図9、図15~図17、及び、図26~図33は、同製造方法について説明するための模式的な断面図であり、図4に対応する断面を示している。図10~図14、図18~図25、及び、図34~図37は、同製造方法について説明するための模式的な断面図であり、図6に対応する断面を示している。図38及び図39は、同製造方法について説明するための模式的な断面図であり、図8に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板100(図1)に、図示しない周辺回路を構成する図示しない配線、トランジスタ等を形成する。また、これらの構造の上面に、絶縁層101を形成する。
次に、例えば図9に示す様に、絶縁層101上に、シリコン等の半導体層113A、酸化シリコン等の犠牲層113B、シリコン等の犠牲層113C、酸化シリコン等の犠牲層113D、及び、シリコン等の半導体層113Eを形成する。また、複数の絶縁層101及び複数の犠牲層110Aを交互に形成する。犠牲層110Aは、例えば、窒化シリコン(Si3N4)等を含む。この工程は、例えば、CVD(Chemical Vapor Deposition)等の方法によって行う。
次に、例えば図10に示す様に、フックアップ領域RHUに、略階段状の構造を形成する。この工程では、例えば、図9を参照して説明した様な構造の上面にレジストを形成し、フォトリソグラフィー等の方法によってこのレジストにパターニングを行う。また、犠牲層110Aを選択的に除去する工程、絶縁層101を選択的に除去する工程、及び、レジストを等方的に除去する工程を、繰り返し実行する。尚、図10の例では、各犠牲層110A上面の露出部分を、面115Aとして示している。
次に、例えば図11に示す様に、図10を参照して説明した構造に、ハードマスク151を形成する。ハードマスク151は、複数の面115A、並びに、犠牲層110A及び絶縁層101の側面を覆う。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図12に示す様に、ハードマスク151のうち、犠牲層110A及び絶縁層101の側面に形成された部分を残し、複数の面115Aを覆う部分を選択的に除去する。この方法は、例えば、RIE(Reactive Ion Etching)等の方法によって行う。
次に、例えば図13に示す様に、複数の面115Aから窒化シリコン(Si3N4)を成長させる。これにより、導電層110のX方向における端部115に対応する位置に、犠牲層110Aの厚膜部115Bが形成される。
次に、例えば図14に示す様に、図13を参照して説明した構造の上面に、絶縁層101を形成する。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図15に示す様に、半導体層120に対応する位置に、複数のメモリホールMHを形成する。メモリホールMHは、Z方向に延伸し、絶縁層101及び犠牲層110A、半導体層113E、犠牲層113D、犠牲層113C及び犠牲層113Bを貫通し、半導体層113Aの上面を露出させる貫通孔である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図16に示す様に、最上層の絶縁層101の上面及びメモリホールMHの内周面に、絶縁層130A、半導体層120及び絶縁層125を形成する。絶縁層130Aは、例えば、上述したトンネル絶縁層131、電荷蓄積層132及びブロック絶縁層133を備える。この工程では、例えば、CVD等による成膜が行われ、メモリホールMHの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
次に、例えば図17に示す様に、絶縁層125、半導体層120及び絶縁層130Aの一部を除去する。また、半導体層120の上端部分に、不純物領域121を形成する。この工程は、例えば、RIE及びCVD等の方法によって行う。
次に、例えば図18及び図19に示す様に、コンタクト電極CCに対応する位置にコンタクトホールCHを形成し、支持構造HRに対応する位置に貫通孔HRHを形成する。コンタクトホールCH及び貫通孔HRHは、Z方向に延伸し、絶縁層101及び犠牲層110Aを貫通し、半導体層113Eの上面を露出させる貫通孔である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図20に示す様に、貫通孔HRHの内部に、支持構造HRを形成する。この工程では、例えば、レジスト等によってコンタクトホールCHが覆われる。また、この状態で、CVD等の方法によって、貫通孔HRHの内部に支持構造HRを形成する。その後、コンタクトホールCHを覆うレジスト等を除去する。
次に、例えば図21に示す様に、コンタクトホールCHの内周面において、犠牲層110Aの一部を除去する。これにより、複数の絶縁層108に対応する位置に、複数の凹部108Aが形成される。また、コンタクト電極CCの部分106(図8)に対応する位置に、凹部106Aが形成される。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図22に示す様に、図21を参照して説明した構造の上面、及び、複数のコンタクトホールCHの内周面に、絶縁層108Bを形成する。この際、絶縁層108Bの膜厚は、凹部108AのZ方向における幅(犠牲層110AのZ方向における厚み)の半分の大きさよりも大きい。従って、凹部108Aは、絶縁層108Bによって埋め込まれる。一方、絶縁層108Bの膜厚は、凹部106AのZ方向における幅(犠牲層110Aの厚膜部115BのZ方向における厚み)の半分の大きさよりも小さい。従って、凹部106Aは、犠牲層106Bによって埋め込まれない。また、絶縁層108Bの膜厚は、コンタクトホールCHの半径よりも小さい。従って、コンタクトホールCHも、犠牲層106Bによって埋め込まれない。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図23に示す様に、絶縁層108Bの一部を除去する。この工程では、絶縁層108Bのうち、図21を参照して説明した構造の上面、複数の絶縁層101の側面、犠牲層110Aの厚膜部115B、及び、半導体層113Eの上面に形成された部分が除去される。これにより、犠牲層110Aの厚膜部115B、及び、半導体層113Eの上面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図24に示す様に、半導体層113Eの上面に、絶縁層113Fを形成する。この工程は、例えば、酸化処理等によって行う。
次に、例えば図25に示す様に、コンタクトホールCHの内部に、犠牲層CCAを形成する。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図26に示す様に、溝STAを形成する。溝STAは、Z方向及びX方向に延伸し、絶縁層101及び犠牲層110A、半導体層113E、並びに、犠牲層113DをY方向に分断し、犠牲層113Cの上面を露出させる溝である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図27に示す様に、溝STAのY方向の側面に、窒化シリコン等の保護膜STSWを形成する。この工程では、例えば、CVD等の方法によって溝STAのY方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、RIE等の方法によって、この絶縁膜のうち、溝STAの底面を覆う部分が除去される。
次に、例えば図28に示す様に、犠牲層113B,113C,113D及び絶縁層130Aの一部を除去し、半導体層120の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図29に示す様に、導電層113を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図30に示す様に、保護膜STSWを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図31に示す様に、溝STAを介して犠牲層110Aを除去する。これにより、Z方向に配設された複数の絶縁層101と、この絶縁層101を支持するメモリホールMH内の構造(半導体層120、絶縁層130A及び絶縁層125)、犠牲層CCA(図25)、及び、支持構造HR(図25)を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図32に示す様に、導電層110を形成する。この工程は、例えば、CVD等の方法によって行う。尚、この工程では、導電層110を形成する前に、高誘電率絶縁層134(図5)も形成される。
次に、例えば図33に示す様に、溝STA内にフィンガー構造間絶縁層STを形成する。この工程は、例えば、CVD及びRIE等の方法によって行う。
次に、例えば図34及び図35に示す様に、図33を参照して説明した構造の上面に、絶縁層101を形成する。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図36に示す様に、導電層110の部分107に対応する位置に貫通孔107Aを形成し、犠牲層CCAの上面を露出させる。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図37に示す様に、貫通孔107Aを介して犠牲層CCAを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図38及び図39に示す様に、高誘電率絶縁層134のうち、導電層110のX方向における端部115の側面に設けられた部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、この工程では、高誘電率絶縁層134のうち、導電層110の上面及び下面に設けられた部分も、一部除去される。
次に、例えば図8に示す様に、コンタクトホールCHの内部に、コンタクト電極CCを形成する。この工程は、例えば、CVD等によって行う。
その後、配線等を形成することにより、第1実施形態に係る半導体記憶装置が形成される。
[効果]
上述の通り、図31を参照して説明した工程では、Z方向に配設された複数の絶縁層101と、この絶縁層101を支持する構造と、を含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域RHUにおいて階段状の構造の上面を覆う絶縁層101の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域RHUには、この階段状の構造を支持するための支持構造HRが設けられる。
上述の通り、図31を参照して説明した工程では、Z方向に配設された複数の絶縁層101と、この絶縁層101を支持する構造と、を含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域RHUにおいて階段状の構造の上面を覆う絶縁層101の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域RHUには、この階段状の構造を支持するための支持構造HRが設けられる。
しかしながら、Z方向に並ぶ複数の導電層110の数が大きくなった場合、階段状の構造の上面を覆う絶縁層101の体積が増大し、これに伴って上記膨張応力も大きくなる場合がある。この様な場合に、上記階段状の構造の歪みを抑制するためには、例えば、支持構造HRの直径を大きくすることが考えられる。
しかしながら、支持構造HRの直径が大きくなると、支持構造HR間の距離が増大してしまう。この様な場合、絶縁層101の、支持構造HRから比較的遠い部分において、洗浄薬液の表面張力もしくは重力によるたわみが生じてしまう場合がある。
また、例えば、支持構造HRの直径がメモリホールMH(図15)の直径と同程度である場合、支持構造HRのための貫通孔HRH(図19)とメモリホールMH(図15)とを同時に形成することが可能である。一方、支持構造HRの直径がメモリホールMHの直径よりもある程度以上大きい場合、貫通孔HRH(図19)とメモリホールMH(図15)とを同時に形成することが難しい場合がある。この様な場合、製造工程数が増大し、半導体記憶装置の製造コストが増大してしまう場合がある。
そこで、第1実施形態に係る製造方法では、図19を参照して説明した様に、コンタクトホールCH及び貫通孔HRHを一括して形成する。これにより、製造コストの増大を抑制可能である。
また、第1実施形態に係る半導体記憶装置の製造工程では、図21を参照して説明した様に、犠牲層110Aの一部を除去し、これによって柱状構造PSの直径を大きくしている。これにより、柱状構造PSの直径を調整して、絶縁層101の、柱状構造PSから比較的遠い部分から柱状構造PSまでの距離を調整して、重力によるたわみを抑制可能である。
また、第1実施形態に係る半導体記憶装置においては、図8を参照して説明した様に、導電層110の端部115のZ方向における厚みZ115が、その他の部分114のZ方向における厚みZ114よりも大きい。また、本実施形態に係るコンタクト電極CCは、この端部115に形成された貫通孔の内周面に接続されている。この様な構造によれば、コンタクト電極CCと端部115との間の接触面積を大きくして、コンタクト電極CCと導電層110との間の接触抵抗を抑制することが可能である。
[第2実施形態]
次に、第2実施形態に係る半導体記憶装置について説明する。第2実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第2実施形態に係る半導体記憶装置は、製造方法の一部が、第1実施形態に係る半導体記憶装置と異なる。
次に、第2実施形態に係る半導体記憶装置について説明する。第2実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第2実施形態に係る半導体記憶装置は、製造方法の一部が、第1実施形態に係る半導体記憶装置と異なる。
次に、図40~図43を参照して、第2実施形態に係る半導体記憶装置の製造方法について説明する。図40~図43は、同製造方法について説明するための模式的な断面図であり、図6に対応する断面を示している。
第2実施形態に係る製造方法においては、第1実施形態に係る製造方法に含まれる工程のうち、図10を参照して説明した工程までを行う。
次に、例えば図40に示す様に、図10を参照して説明した構造に、犠牲層251を形成する。犠牲層251は、例えば、窒化シリコン(Si3N4)等を含む。犠牲層251は、複数の面115A、並びに、犠牲層110A及び絶縁層101の側面を覆う。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図41に示す様に、図40を参照して説明した構造に、ストッパ層252を形成する。ストッパ層252は、例えば、炭素(C)を含むカーボン膜であっても良い。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図42に示す様に、ストッパ層252をマスクとして、犠牲層251の一部を除去する。この工程により、犠牲層251が、複数の面115Aを覆う複数の部分に分断される。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図43に示す様に、ストッパ層252を除去する。この工程は、例えば、アッシング等によって行う。
その後、第1実施形態に係る製造方法に含まれる工程のうち、図14を参照して説明した工程以降を行う。
[第3実施形態]
次に、図44~図47を参照して、第3実施形態に係る半導体記憶装置について説明する。図44は、第3実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図45は、図44に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図46は、図45から一部の構成(支持構造HR)を省略して示す模式的な断面図である。図47は、図46の一部を拡大して示す模式的な断面図である。
次に、図44~図47を参照して、第3実施形態に係る半導体記憶装置について説明する。図44は、第3実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図45は、図44に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図46は、図45から一部の構成(支持構造HR)を省略して示す模式的な断面図である。図47は、図46の一部を拡大して示す模式的な断面図である。
第3実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第3実施形態に係る半導体記憶装置は、図44~図47に示す様に、コンタクト電極CCのかわりに、コンタクト電極CC3を備える。
コンタクト電極CC3は、基本的には、コンタクト電極CCと同様に構成されている。
ただし、図3及び図8を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、導電層110の端部115に設けられた貫通孔の内周面の直径DCH2が、導電層110の部分114に設けられた貫通孔の内周面の直径DCH1と同程度の大きさを備えている。また、第1実施形態に係る半導体記憶装置においては、高誘電率絶縁層134に設けられた貫通孔の内周面の直径DCH3が、直径DCH1よりも大きい。
一方、図44及び図47に示す様に、第3実施形態に係る半導体記憶装置においては、導電層110の端部115に設けられた貫通孔の内周面の直径DCH2´が、導電層110の部分114に設けられた貫通孔の内周面の直径DCH1よりも小さい。また、第3実施形態に係る半導体記憶装置においては、高誘電率絶縁層134に設けられた貫通孔の内周面の直径DCH3´が、直径DCH1よりも小さい。
尚、直径DCH2´は、第1実施形態に係る直径DCH2と同様の方法で規定することが可能である。また、直径DCH3´は、第1実施形態に係る直径DCH3と同様の方法で規定することが可能である。
次に、図48~図51を参照して、第3実施形態に係る半導体記憶装置の製造方法について説明する。図48~図51は、同製造方法について説明するための模式的な断面図であり、図47に対応する断面を示している。
第3実施形態に係る製造方法においては、第1実施形態又は第2実施形態に係る製造方法に含まれる工程のうち、図31を参照して説明した工程までを行う。
次に、例えば図48及び図49に示す様に、溝STAを介して、犠牲層CCAの一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
その後、第1実施形態に係る製造方法に含まれる工程のうち、図32を参照して説明した工程以降を行う。尚、図50及び図51は、第3実施形態に係る製造方法に含まれる工程のうち、図38及び図39を参照して説明した工程に対応するものを示している。
[効果]
図8を参照して説明した様に、導電層110の端部115以外の部分114の上面及び下面は、高誘電率絶縁層134によって覆われている。従って、Z方向に隣り合う2つの導電層110の間の距離は、基本的に、1つの絶縁層101及び2つの高誘電率絶縁層134のZ方向における厚み程度となる。
図8を参照して説明した様に、導電層110の端部115以外の部分114の上面及び下面は、高誘電率絶縁層134によって覆われている。従って、Z方向に隣り合う2つの導電層110の間の距離は、基本的に、1つの絶縁層101及び2つの高誘電率絶縁層134のZ方向における厚み程度となる。
ここで、上述の通り、第1実施形態に係る半導体記憶装置においては、高誘電率絶縁層134に設けられた貫通孔の内周面の直径DCH3(図8)が、直径DCH1よりも大きい。また、導電層110の下面のうち、この貫通孔の内側の領域は、コンタクト電極CCのバリア導電層103によって覆われている。
ここで、導電層110の下面に設けられたバリア導電層103と、その直下の導電層110との間の距離は、1つの絶縁層101及び1つの高誘電率絶縁層134のZ方向における厚み程度であり、上記距離よりも小さい。従って、この様な部分では、耐圧の問題が生じる恐れがある。
ここで、図47を参照して説明した様に、第3実施形態に係るコンタクト電極CC3においては、高誘電率絶縁層134に設けられた貫通孔の内周面の直径DCH3´が、直径DCH1よりも小さい。また、導電層110の下面のうち、この貫通孔の内側の領域は、コンタクト電極CCのバリア導電層103によって覆われている。
この様な構成によれば、導電層110の下面に設けられたバリア導電層103と、その直下の導電層110との間の距離が、1つの絶縁層101及び1つの高誘電率絶縁層134のZ方向における厚みよりも大きくなる。従って、上記耐圧の問題の発生を抑制可能である。
[第4実施形態]
次に、図52~図55を参照して、第4実施形態に係る半導体記憶装置について説明する。図52は、第4実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図53は、図52に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図54は、図53から一部の構成(支持構造HR)を省略して示す模式的な断面図である。図55は、図54の一部を拡大して示す模式的な断面図である。
次に、図52~図55を参照して、第4実施形態に係る半導体記憶装置について説明する。図52は、第4実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図53は、図52に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図54は、図53から一部の構成(支持構造HR)を省略して示す模式的な断面図である。図55は、図54の一部を拡大して示す模式的な断面図である。
第4実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第4実施形態に係る半導体記憶装置は、図52~図55に示す様に、導電層110のかわりに、導電層410を備える。また、第4実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりに、コンタクト電極CC4を備える。
導電層410は、基本的には、導電層110と同様に構成されている。ただし、図8を参照して説明した様に、導電層110においては、X方向における端部115のZ方向における厚みZ115が、それ以外の部分のZ方向における厚みZ114よりも大きい。一方、図55に示す様に、導電層410のZ方向における厚みZ414は、X方向における端部を含め、全体にわたって略均一である。
また、導電層410のX方向における端部の上面には、絶縁層101及び高誘電率絶縁層134を介して、導電層415が設けられている。導電層415は、例えば、窒化チタン(TiN)等のバリア導電層及びタングステン(W)等の金属層の積層膜等を含んでいても良い。
ここで、導電層410のX方向における端部は、コンタクト電極CC4に対応して設けられた貫通孔を備える。図52及び図55には、この貫通孔の直径を、直径DCH1として示している。また、導電層415は、コンタクト電極CC4に対応して設けられた貫通孔を備える。図52及び図55には、この貫通孔の直径を、直径DCH2´´として示している。図示の例においては、直径DCH2´´が、直径DCH1よりも大きい。
尚、直径DCH2´´は、例えば、次の様な方法によって規定することが可能である。例えば、導電層415に対応するXY断面を、SEM,TEM等によって観察する。次に、このXY断面において、導電層415のコンタクト電極CC4に対応する貫通孔に沿って、円を当てはめる。この様な貫通孔に当てはめた円の直径を、直径DCH2´´としても良い。
図55に示す様に、導電層410のX方向における端部の上面は、導電層410とコンタクト電極CC4との接触部分を除いて、高誘電率絶縁層134に覆われている。また、導電層410のX方向における端部の下面、及び、上記貫通孔の内周面は、全面にわたって高誘電率絶縁層134に覆われている。また、導電層415の上面、下面、並びに、X方向及びY方向の側面は、全面にわたって、高誘電率絶縁層134に覆われている。
コンタクト電極CC4は、基本的には、コンタクト電極CCと同様に構成されている。
ただし、コンタクト電極CC4は、例えば、窒化チタン(TiN)等のバリア導電層403及びタングステン(W)等の金属層404の積層膜等を含んでいても良い。
また、コンタクト電極CC4は、部分106(図8)のかわりに、部分406を備えている。部分406は、基本的には、部分106と同様に構成されている。ただし、部分406のZ方向における幅Z406は、導電層415のZ方向における厚みZ415と、2つの高誘電率絶縁層134の厚みと、の和よりも大きい。部分406の下面の一部は、導電層410の上面の一部と接している。部分406の上面の高さ位置は、導電層415の上面を覆う高誘電率絶縁層134の上面の高さ位置よりも上方に設けられている。
次に、図56~図66を参照して、第4実施形態に係る半導体記憶装置の製造方法について説明する。図56及び図57は、同製造方法について説明するための模式的な断面図であり、図53に対応する断面を示している。図58~図66は、同製造方法について説明するための模式的な断面図であり、図55に対応する断面を示している。
第4実施形態に係る製造方法においては、第1実施形態に係る製造方法に含まれる工程のうち、図10を参照して説明した工程までを行う。
次に、例えば図56に示す様に、図10を参照して説明した構造に、絶縁層101及び犠牲層415Aを形成する。犠牲層415Aは、例えば、窒化シリコン(Si3N4)等を含む。絶縁層101及び犠牲層415Aは、複数の面115A、並びに、犠牲層110A及び絶縁層101の側面を覆う。この工程は、例えば、CVD等の方法によって行う。
次に、第2実施形態に係る製造方法に含まれる工程のうち、図41を参照して説明した工程から、図43を参照して説明した工程までを行う。これにより、図57に示す様な構造が形成される。
次に、図18及び図19を参照して説明した工程を行う。この工程では、図58及び図59に示す様に、コンタクトホールCHが、犠牲層415Aを貫通する。
次に、図20及び図21を参照して説明した工程を行う。これにより、図60に示す様な構造が形成される。
次に、図22を参照して説明した工程を行う。これにより、図61に示す様な構造が形成される。
次に、図23を参照して説明した工程を行う。これにより、図62に示す様な構造が形成される。
次に、図24及び図25を参照して説明した工程を行う。これにより、図63に示す様な構造が形成される。
次に、第1実施形態に係る製造方法に含まれる工程のうち、図26を参照して説明した工程から、図33を参照して説明した工程までを行う。これにより、図64に示す様な構造が形成される。
次に、第1実施形態に係る製造方法に含まれる工程のうち、図34及び図35を参照して説明した工程から、図37を参照して説明した工程までを行う。これにより、図65に示す様な構造が形成される。
次に、図66に示す様に、絶縁層101,108、及び、高誘電率絶縁層134の一部を除去して、導電層410の上面の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図55に示す様に、コンタクトホールCHの内部に、コンタクト電極CC4を形成する。この工程は、例えば、CVD等によって行う。
その後、配線等を形成することにより、第4実施形態に係る半導体記憶装置が形成される。
[効果]
第4実施形態に係る半導体記憶装置においては、コンタクト電極CC4の部分406の下面が、このコンタクト電極CC4に接続された導電層110の下面よりも、上方に設けられている。従って、第4実施形態に係る半導体記憶装置によっても、上記耐圧の問題の発生を抑制可能である。
第4実施形態に係る半導体記憶装置においては、コンタクト電極CC4の部分406の下面が、このコンタクト電極CC4に接続された導電層110の下面よりも、上方に設けられている。従って、第4実施形態に係る半導体記憶装置によっても、上記耐圧の問題の発生を抑制可能である。
[第5実施形態]
次に、図67~図69を参照して、第5実施形態に係る半導体記憶装置について説明する。図67は、第5実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図68は、図67に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図69は、図68から一部の構成(支持構造HR)を省略して示す模式的な断面図である。
次に、図67~図69を参照して、第5実施形態に係る半導体記憶装置について説明する。図67は、第5実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図68は、図67に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図69は、図68から一部の構成(支持構造HR)を省略して示す模式的な断面図である。
第5実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第5実施形態に係る半導体記憶装置は、図67~図69に示す様に、導電層110のかわりに、導電層410を備える。また、第5実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりに、コンタクト電極CC5を備える。
コンタクト電極CC5は、例えば、窒化チタン(TiN)等のバリア導電層503及びタングステン(W)等の金属層504の積層膜等を含んでいても良い。
コンタクト電極CC5は、Z方向に延伸する略円柱状の部分505と、部分505の上端に接続された略円錐状の部分507と、を備える。
部分505は、Z方向に延伸する。部分505の上端は、複数の導電層410のうち、最上層に設けられたものの上面よりも上方に設けられている。また、部分505の下端は、対応する導電層410の上面と、その直下の導電層410の上面と、の間に設けられている。尚、本実施形態に係る部分505の直径D505は、支持構造HRの直径DHRよりも大きい。
部分507の下端における直径D107Lは、部分507の上端における直径D107Hよりも小さい。また、直径D107Lは、部分505の直径D505と異なる。図示の例では、直径D107Lが、直径D505よりも小さい。
尚、直径D505は、第1実施形態に係る直径D105と同様の方法で規定することが可能である。
尚、図示の例では、バリア導電層503が、部分505の底面、及び、部分505,507の外周面に沿って連続的に形成されている。また、金属層504が、部分505,507にわたって、連続的に形成されている。
コンタクト電極CC5の下方には、支持構造508が設けられている。支持構造508は、例えば、酸化シリコン(SiO2)等の絶縁層を含む。
支持構造508は、Z方向に延伸する。支持構造508の上端は、コンタクト電極CC5の下端に接している。支持構造508の下端は、複数の導電層410のうち、最下層に設けられたものの下面よりも下方に設けられている。
支持構造508の外周面は、Z方向に並ぶ複数の導電層110に対応して設けられた複数の部分501と、Z方向に並ぶ複数の絶縁層101に対応して設けられた複数の部分502と、を備える。部分501は、それぞれ、導電層110に接している。部分502は、それぞれ、絶縁層101に接している。また、部分501の直径D410は、部分502の直径D101よりも小さい。尚、直径D410,D101は、支持構造HRの直径DHRよりも大きい。また、直径D101は、コンタクト電極CC5の部分505の直径D505と等しくても良いし、コンタクト電極CC5の部分505の直径D505より小さくても良い。
尚、部分501の外径D410は、例えば、次の様な方法によって規定することが可能である。例えば、Z方向に並ぶ複数の導電層110のいずれかに対応するXY断面を、SEM,TEM等によって観察する(図67参照)。次に、このXY断面において、部分501の外周面に沿って、円を当てはめる。この円の直径を、外径D410としても良い。
同様に、部分502の外径D101は、例えば、次の様な方法によって規定することが可能である。例えば、Z方向に並ぶ複数の絶縁層101のいずれかに対応するXY断面を、SEM,TEM等によって観察する(図3参照)。次に、このXY断面において、部分502の外周面に沿って、円を当てはめる。この円の直径を、外径D101としても良い。
尚、この様な方法によって外径D410,D101を規定する場合、部分501,502にそれぞれ対応する2つのXY断面の高さ位置は、近い方が望ましい。例えば、Z方向に隣り合う2つの導電層110のいずれかに対応するXY断面に基づいて外径D410を規定した場合、これら2つの導電層110の間に設けられた絶縁層101に対応するXY断面に基づいて外径D101を規定することが望ましい。ただし、それ以外の高さ位置に対応するXY断面に基づいて外径D410,D101を規定することも可能である。
次に、図70~図75を参照して、第5実施形態に係る半導体記憶装置の製造方法について説明する。図70~図75は、同製造方法について説明するための模式的な断面図であり、図68に対応する断面を示している。
第5実施形態に係る製造方法においては、第1実施形態に係る製造方法に含まれる工程のうち、図10を参照して説明した工程までを行う。また、第1実施形態に係る製造方法に含まれる工程のうち、図14を参照して説明した工程から、図20を参照して説明した工程までを行う。
次に、例えば図70に示す様に、コンタクトホールCHの内周面において、絶縁層101の一部を除去する。この工程では、コンタクトホールCHの直径が、絶縁層101に対応する高さ位置において、図68を参照して説明した直径D410程度となる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図71に示す様に、コンタクトホールCHの内周面において、犠牲層110Aの一部を除去する。この工程では、コンタクトホールCHの直径が、犠牲層110Aに対応する高さ位置において、図68を参照して説明した直径D410程度となる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図72に示す様に、コンタクトホールCHの内周面において、絶縁層101の一部を除去する。この工程では、コンタクトホールCHの直径が、絶縁層101に対応する高さ位置において、図68を参照して説明した直径D505,D101程度となる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図73に示す様に、図72を参照して説明した構造の上面、及び、複数のコンタクトホールCHの内周面に、絶縁層508Aを形成する。この際、絶縁層508Aの膜厚は、直径D410の半分の大きさよりも大きい。従って、コンタクトホールCHの一部の領域は、絶縁層508Aによって埋め込まれる。一方、絶縁層508Aの膜厚は、直径D505,D101の半分の大きさよりも小さい。従って、コンタクトホールCHの一部の領域は、絶縁層508Aによって埋め込まれない。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図74に示す様に、絶縁層508Aの一部を除去する。この工程では、一部の犠牲層110Aの上面の一部が露出する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図75に示す様に、コンタクトホールCHの内部に、犠牲層CCAを形成する。この工程は、例えば、CVD等の方法によって行う。
その後、第1実施形態に係る製造方法に含まれる工程のうち、図26を参照して説明した工程以降を行う。
[第6実施形態]
次に、図76を参照して、第6実施形態に係る半導体記憶装置について説明する。図76は、第6実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図76を参照して、第6実施形態に係る半導体記憶装置について説明する。図76は、第6実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第6実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第6実施形態に係る半導体記憶装置は、一部の柱状構造領域PSR(図示の例では、Y方向の一方側から数えて3番目の柱状構造領域PSR2)が、支持構造HRのかわりに、支持構造HR6を備えている。
支持構造HR6は、基本的には、支持構造HRと同様に構成されている。ただし、支持構造HR6のX方向における幅XHR6は、支持構造HRのX方向における幅、即ち、直径DHRよりも大きい。
尚、幅XHR6及び直径DHRは、例えば、次の様な方法によって規定することが可能である。例えば、Z方向に並ぶ複数の導電層110のいずれかに対応するXY断面を、SEM,TEM等によって観察する(図76参照)。次に、このXY断面において、支持構造HR6の外周面に沿って、楕円、長円又はその他の幾何学形状を当てはめる。この幾何学形状のX方向の長さを幅XHR6とし、Y方向の長さを直径DHRとしても良い。
尚、図76の例では、第6実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第6実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図76の例では、第6実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第6実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
[第7実施形態]
次に、図77及び図78を参照して、第7実施形態に係る半導体記憶装置について説明する。図77は、第7実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図78は、図77に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、図77及び図78を参照して、第7実施形態に係る半導体記憶装置について説明する。図77は、第7実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図78は、図77に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第7実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第7実施形態に係る半導体記憶装置は、一部の柱状構造領域PSR(図示の例では、Y方向の一方側から数えて2番目の柱状構造領域PSR1及び4番目の柱状構造領域PSR3)が、支持構造HRのかわりに、支持構造HR7を備えている。
支持構造HR7は、基本的には、支持構造HRと同様に構成されている。ただし、支持構造HR7は、例えば図78に示す様に、Z方向に並ぶ複数の導電層110に対応して設けられた複数の部分705と、Z方向に並ぶ複数の絶縁層101に対応して設けられた複数の部分706と、を備える。部分705は、それぞれ、導電層110に接している。部分706は、それぞれ、絶縁層101に接している。また、部分705の直径D705は、部分706の直径D706よりも大きい。尚、直径D705は、例えば、導電層110に設けられた貫通孔の直径DCH1,DCH2と等しくても良い。また、直径D706は、例えば、コンタクト電極CCの部分105の直径D105と等しくても良い。
尚、直径D705は、第5実施形態に係る外径D410と同様の方法で規定することが可能である。また、直径D706は、第5実施形態に係る外径D101と同様の方法で規定することが可能である。
尚、図77及び図78の例では、第7実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第7実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図77及び図78の例では、第7実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第7実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
[第8実施形態]
次に、図79を参照して、第8実施形態に係る半導体記憶装置について説明する。図79は、第8実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図79を参照して、第8実施形態に係る半導体記憶装置について説明する。図79は、第8実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第8実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図3を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、1つのフィンガー構造FSに対応して、5つの柱状構造領域PSRが設けられている。一方、図79に示す様に、第8実施形態に係る半導体記憶装置においては、1つのフィンガー構造FSに対応して、4つの柱状構造領域PSRが設けられている。
また、第8実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層SHEのかわりに、ストリングユニット間絶縁層SHE´を備える。ストリングユニット間絶縁層SHE´は、基本的には、ストリングユニット間絶縁層SHEと同様に構成されている。ただし、ストリングユニット間絶縁層SHE´は、例えば、図79に示す様に、フックアップ領域RHUにおいて、コンタクト電極CCを避けて蛇行する様な形状を備える。
即ち、ストリングユニット間絶縁層SHE´は、部分801と、複数の部分802と、複数の部分803と、を備える。部分801は、メモリホール領域RMHに設けられており、X方向に延伸する。複数の部分802は、複数のコンタクト電極CCに対応して設けられている。複数の部分802は、それぞれ、対応するコンタクト電極CCに対してY方向の一方側又は他方側に設けられており、X方向に延伸する。複数の部分803は、複数の部分802に対応して設けられている。複数の部分803は、それぞれ、XY平面における斜め方向(XY平面における方向であり、且つ、X方向ともY方向とも交差する方向)に延伸し、それぞれ、部分801と部分802、又は、2つの部分802に接続されている。
尚、図79の例では、第8実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第8実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図79の例では、第8実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第8実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
また、図79の例では、第8実施形態に係る半導体記憶装置が、複数の支持構造HRを備えている。しかしながら、第8実施形態に係る半導体記憶装置において、複数の支持構造HRの少なくとも一部を、支持構造HR6(図76)又は支持構造HR7(図77)と入れ替えても良い。
[第9実施形態]
次に、図80を参照して、第9実施形態に係る半導体記憶装置について説明する。図80は、第9実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図80を参照して、第9実施形態に係る半導体記憶装置について説明する。図80は、第9実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第9実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図3を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、1つのフィンガー構造FSに対応して、Y方向に並ぶ複数の柱状構造領域PSRが設けられている。一方、図80に示す様に、第9実施形態に係る半導体記憶装置においては、1つのフィンガー構造FSに対応して、Y方向に交互に並ぶ複数の(図示の例では2つの)コンタクト電極領域CCR、及び、複数の(図示の例では3つの)柱状構造領域PSR9が設けられている。
コンタクト電極領域CCRは、それぞれ、X方向に並ぶ複数のコンタクト電極CCを備える。
柱状構造領域PSR9は、それぞれ、X方向に並ぶ複数の支持構造HR9と、これら複数の支持構造HR9とメモリホール領域RMHとの間に設けられた支持構造HRと、を備える。図80には、X方向に隣り合う2つの支持構造HR9の間の距離、及び、支持構造HRとこれに最も近い支持構造HR9との間の距離を、距離XHR9として示している。また、Y方向に隣り合う2つの支持構造HR9の間の距離、及び、Y方向に隣り合う2つの支持構造HRの間の距離を、距離YHR9として示している。図示の例では、距離XHR9が、距離YHR9よりも大きい。
支持構造HR9は、基本的には、支持構造HRと同様に構成されている。ただし、支持構造HR9のXY平面における形状は、支持構造HRのXY平面における形状と異なる。例えば、図80には、X方向に並ぶ複数の(図示の例では3つの)円C1を示している。これら複数の円C1は、お互いに重なっている。また、これら複数の円C1の直径は、お互いに等しい。支持構造HR9の外周面は、これら複数の(図示の例では3つの)円C1に沿って形成されている。尚、円C1の直径は、支持構造HRの外接円の直径と同程度であっても良い。
ここで、1つのコンタクト電極CCに着目した場合、このコンタクト電極CCに最も近い2つの支持構造HR及び2つの円C1、又は、このコンタクト電極CCに最も近い4つの円C1は、このコンタクト電極CCの中心を通りX方向に延伸する直線に対して、+10°~+50°の方向(例えば、+30°の方向)、及び、-10°~-50°の方向(例えば、-30°の方向)に設けられていても良い。
例えば、図80には、コンタクト電極CCの部分105又は部分106の外接円の中心を、点PCCとして示している。また、支持構造HRの外接円及び円C1の中心を、点PC1として示している。また、図80には、点PCCを通り、且つ、X方向に延伸する直線として、直線LCCを示している。また、図80には、直線LCCに対して約+30°の方向に延伸する直線LC1を示している。直線LC1は、1つの点PCC及び2つの点PC1を通る。また、図80には、直線LCCに対して約-30°の方向に延伸する直線LC2を示している。直線LC2は、1つの点PCC及び2つの点PC1を通る。尚、図80の例では、4つの点PC1から点PCCまでの距離が、全て等しい。
尚、図80の例では、第9実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第9実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図80の例では、第9実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第9実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
また、図80の例では、第9実施形態に係る半導体記憶装置が、ストリングユニット間絶縁層SHEを備えている。しかしながら、第9実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層SHEのかわりに、ストリングユニット間絶縁層SHE´を備えていても良い。
[第10実施形態]
次に、図81を参照して、第10実施形態に係る半導体記憶装置について説明する。図81は、第10実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図81を参照して、第10実施形態に係る半導体記憶装置について説明する。図81は、第10実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第10実施形態に係る半導体記憶装置は、基本的には、第9実施形態に係る半導体記憶装置と同様に構成されている。ただし、第10実施形態に係る半導体記憶装置は、柱状構造領域PSR9のかわりに、柱状構造領域PSR10を備える。
柱状構造領域PSR10は、基本的には、柱状構造領域PSR9と同様に構成されている。ただし、柱状構造領域PSR10は、複数の支持構造HR9のかわりに、複数の支持構造HR10を備える。
支持構造HR10は、基本的には、支持構造HR9と同様に構成されている。ただし、支持構造HR10のXY平面における形状は、支持構造HR9のXY平面における形状と異なる。例えば、図81には、X方向に並ぶ2つの円C2と、これら2つの円C2と重なる1つの円C3と、を示している。これら3つの円C1,C2の直径は、お互いに等しい。また、円C3のY方向における位置は、円C2のY方向における位置と異なる。支持構造HR10の外周面は、これら複数の(図示の例では3つの)円C2,C3に沿って形成されている。
尚、図81の例では、第10実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第10実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図81の例では、第10実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第10実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
また、図81の例では、第10実施形態に係る半導体記憶装置が、ストリングユニット間絶縁層SHEを備えている。しかしながら、第10実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層SHEのかわりに、ストリングユニット間絶縁層SHE´を備えていても良い。
[第11実施形態]
次に、図82を参照して、第11実施形態に係る半導体記憶装置について説明する。図82は、第11実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図82を参照して、第11実施形態に係る半導体記憶装置について説明する。図82は、第11実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第11実施形態に係る半導体記憶装置は、基本的には、第9実施形態に係る半導体記憶装置と同様に構成されている。ただし、第11実施形態に係る半導体記憶装置は、柱状構造領域PSR9のかわりに、柱状構造領域PSR11を備える。
柱状構造領域PSR11は、基本的には、柱状構造領域PSR9と同様に構成されている。ただし、柱状構造領域PSR11は、複数の支持構造HR9のかわりに、複数の支持構造HR11を備える。
支持構造HR11は、基本的には、支持構造HR9と同様に構成されている。ただし、支持構造HR11のXY平面における形状は、支持構造HR9のXY平面における形状と異なる。例えば、図82には、長円状(レーストラック形状)の支持構造HR11を例示している。尚、支持構造HR11は、例えば、楕円形状等、他の形状を有していても良い。尚、図示の例において、支持構造HRのX方向における一端及び他端の外周面は、X方向に並ぶ2つの円C1に沿って形成されている。
尚、図82の例では、第11実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第11実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図82の例では、第11実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第11実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
また、図82の例では、第11実施形態に係る半導体記憶装置が、ストリングユニット間絶縁層SHEを備えている。しかしながら、第11実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層SHEのかわりに、ストリングユニット間絶縁層SHE´を備えていても良い。
[第12実施形態]
次に、図83及び図84を参照して、第12実施形態に係る半導体記憶装置について説明する。図83及び図84は、第12実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図83及び図84を参照して、第12実施形態に係る半導体記憶装置について説明する。図83及び図84は、第12実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第12実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第1実施形態に係る半導体記憶装置は、メモリブロックBLKのかわりに、メモリブロックBLK12を備えている。
メモリブロックBLK12は、基本的には、メモリブロックBLKと同様に構成されている。
ただし、図2を参照して説明した様に、メモリブロックBLKは、Y方向に並ぶ2つのフィンガー構造FSを備える。また、フィンガー構造FSは、Y方向に並ぶ2つのストリングユニットSUを備える。Y方向に隣り合う2つのフィンガー構造FSの間には、X方向に延伸する酸化シリコン(SiO2)等のフィンガー構造間絶縁層STが設けられる。Y方向に隣り合う2つのストリングユニットSUの間には、X方向に延伸する酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
一方、図83に示す様に、メモリブロックBLK12は、Y方向に並ぶ5つのストリングユニットSUを備える。図83の例では、これら5つのストリングユニットSUを、Y方向負側に設けられたものから順に、ストリングユニットSU0~SU4として示している。Y方向に隣り合う2つのメモリブロックBLK12の間には、X方向に延伸する酸化シリコン(SiO2)等のフィンガー構造間絶縁層STが設けられる。また、Y方向の一方側から数えて2番目及び3番目のストリングユニットSU1,SU2の間、並びに、3番目及び4番目のストリングユニットSU2,SU3の間には、ストリングユニット間絶縁層SHEが設けられる。また、Y方向の一方側から数えて1番目及び2番目のストリングユニットSU0,SU1の間、並びに、4番目及び5番目のストリングユニットSU3,SU4の間には、図79を参照して説明したストリングユニット間絶縁層SHE´が設けられる。
また、図3を参照して説明した様に、第1実施形態に係る半導体記憶装置においては、フィンガー構造FSのフックアップ領域RHUが、Y方向に並ぶ5つの柱状構造領域PSRを備える。また、Y方向の一方側から数えて2番目及び4番目の柱状構造領域PSR1,PSR3が、コンタクト電極CCを含む。
一方、図84に示す様に、第12実施形態に係る半導体記憶装置においては、メモリブロックBLK12のフックアップ領域RHUが、Y方向に並ぶ9つの柱状構造領域PSRを備える。図84には、これら9つの柱状構造領域PSRを、Y方向負側に設けられたものから順に、柱状構造領域PSRa~PSRiとして示している。また、Y方向の一方側から数えて2番目、3番目、5番目、7番目及び8番目の柱状構造領域PSRb,PSRc,PSRe,PSRg,PSRhが、コンタクト電極CCを含む。
尚、図84の例では、第12実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第12実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図84の例では、第12実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第12実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
また、図84の例では、第12実施形態に係る半導体記憶装置が、複数の支持構造HRを備えている。しかしながら、第12実施形態に係る半導体記憶装置において、複数の支持構造HRの少なくとも一部を、支持構造HR6(図76)又は支持構造HR7(図77)と入れ替えても良い。
[第13実施形態]
次に、図85を参照して、第13実施形態に係る半導体記憶装置について説明する。図85は、第13実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図85を参照して、第13実施形態に係る半導体記憶装置について説明する。図85は、第13実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第13実施形態に係る半導体記憶装置は、基本的には、第12実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図84を参照して説明した様に、第12実施形態に係る半導体記憶装置においては、1つのフィンガー構造FSに対応して、Y方向に並ぶ複数の柱状構造領域PSRが設けられている。一方、図85に示す様に、第13実施形態に係る半導体記憶装置においては、1つのメモリブロックBLK12に対応して、Y方向に交互に並ぶ複数の(図示の例では5つの)コンタクト電極領域CCR、及び、複数の(図示の例では6つの)柱状構造領域PSR9´が設けられている。
柱状構造領域PSR9´は、それぞれ、X方向に並ぶ複数の支持構造HR9´と、これら複数の支持構造HR9´とメモリホール領域RMHとの間に設けられた支持構造HRと、を備える。支持構造HR9´は、基本的には、図80を参照して説明した支持構造HR9と同様に構成されている。ただし、図80を参照して説明した様に、支持構造HR9の外周面は、X方向に並ぶ3つの円C1に沿って形成されている。一方、支持構造HR9´の外周面は、X方向に並ぶ4つの円C1に沿って形成されている。
尚、図85の例では、第13実施形態に係る半導体記憶装置が、コンタクト電極CCを備えている。しかしながら、第13実施形態に係る半導体記憶装置は、コンタクト電極CCのかわりにコンタクト電極CC3(図47)、コンタクト電極CC4(図55)又はコンタクト電極CC5(図68)を備えていても良い。
また、図85の例では、第13実施形態に係る半導体記憶装置が、導電層110を備えている。しかしながら、第13実施形態に係る半導体記憶装置は、導電層110のかわりに導電層410を備えていても良い。
また、図85の例では、第13実施形態に係る半導体記憶装置が、4つのストリングユニット間絶縁層SHEを備えている。しかしながら、第13実施形態に係る半導体記憶装置において、複数のストリングユニット間絶縁層SHEの少なくとも一部を、ストリングユニット間絶縁層SHE´と入れ替えても良い。
また、図85の例では、支持構造HR9´の外周面が、X方向に並ぶ複数の円C1に沿って形成されている。しかしながら、支持構造HR9´の外周面は、例えば、支持構造HR10(図81)の様に、X方向に並ぶ複数の円C2と、これら複数の円C2とY方向における位置が異なる少なくとも一つの円C3と、に沿って形成されていても良い。また、支持構造HR9´の外周面は、例えば、支持構造HR11(図82)の様に、長円状(レーストラック形状)に形成されていても良いし、楕円形状又はその他の形状を有していても良い。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
100…半導体基板、101…絶縁層、103…バリア導電層、104…金属層、110…導電層、120…半導体層、130…ゲート絶縁層、131…トンネル絶縁層、132…電荷蓄積層、133…ブロック絶縁層、134…高誘電率絶縁層、CC…コンタクト電極。
Claims (12)
- 基板と、
前記基板の表面と交差する第1方向に延伸する半導体層と、
前記第1方向と交差する第2方向に延伸し、前記半導体層に対向する第1導電層と、
前記半導体層と前記第1導電層との間に設けられた電荷蓄積層と、
前記第1方向に延伸し、前記第1導電層に接続された第1コンタクト電極と
を備え、
前記第1コンタクト電極の前記第1方向における一端は、前記第1導電層よりも前記基板から遠く、
前記第1コンタクト電極の前記第1方向における他端は、前記第1導電層よりも前記基板に近く、
前記第1導電層は、
前記半導体層に対向する第1部分と、
前記第1コンタクト電極に接続された第2部分と
を備え、
前記第2部分の前記第1方向における厚みは、前記第1部分の前記第1方向における厚みよりも大きい
半導体記憶装置。 - 前記第2方向に延伸し、前記半導体層に対向する第2導電層を備え、
前記第1コンタクト電極は、
前記第1方向に延伸し、前記第2導電層に対向する第3部分と、
前記第1導電層に接続された第4部分と
を備え、
前記第2方向、並びに、前記第1方向及び前記第2方向と交差する第3方向に延伸し、前記第4部分を含む第1断面において、前記第1導電層は、前記第4部分の外周面を囲い、前記第4部分の外周面に接続され、
前記第2方向及び前記第3方向に延伸し、前記第3部分を含む第2断面において、前記第2導電層は、前記第3部分の外周面を囲い、前記第3部分の外周面から離間する
請求項1記載の半導体記憶装置。 - 前記第2断面において、前記第2導電層の前記第3部分との対向面は、第1の直径を有する円に沿って形成され、
前記第1断面において、前記第1導電層の前記第4部分との接続面は、第2の直径を有する円に沿って形成され、
前記第2の直径は、前記第1の直径以上である
請求項2記載の半導体記憶装置。 - 前記第2断面において、前記第2導電層の前記第3部分との対向面は、第1の直径を有する円に沿って形成され、
前記第1断面において、前記第1導電層の前記第4部分との接続面は、第2の直径を有する円に沿って形成され、
前記第2の直径は、前記第1の直径よりも小さい
請求項2記載の半導体記憶装置。 - 基板と、
前記基板の表面と交差する第1方向に延伸する半導体層と、
前記第1方向と交差する第2方向に延伸し、前記半導体層に対向する第1導電層と、
前記半導体層と前記第1導電層との間に設けられた電荷蓄積層と、
前記第1方向に延伸し、前記第1導電層に接続された第1コンタクト電極と、
前記第1コンタクト電極に接続された第3導電層と
を備え、
前記第1コンタクト電極の前記第1方向における一端は、前記第1導電層及び前記第3導電層よりも前記基板から遠く、
前記第1コンタクト電極の前記第1方向における他端は、前記第1導電層及び前記第3導電層よりも前記基板に近く、
前記第3導電層の前記第1方向における厚みは、前記第1導電層の前記第1方向における厚みよりも大きい
半導体記憶装置。 - 基板と、
前記基板の表面と交差する第1方向に延伸する半導体層と、
前記第1方向と交差する第2方向に延伸し、前記半導体層に対向する第1導電層と、
前記半導体層と前記第1導電層との間に設けられた電荷蓄積層と、
前記第1方向に延伸し、前記第1導電層に接続された第1コンタクト電極と、
前記第1コンタクト電極の前記第1方向における端部に接続され、前記第1方向に延伸する第1絶縁層と
を備え、
前記第1コンタクト電極は、
前記第1導電層に接続された第5部分と、
前記第5部分に接続された第6部分と
を備え、
前記第6部分の前記第5部分との接続部分の前記第2方向における幅は、前記第5部分の前記第2方向における幅と異なる
半導体記憶装置。 - 前記第1方向に延伸し、前記第1導電層に接続された第2絶縁層を備え、
前記第2絶縁層の前記第2方向における幅は、前記第2絶縁層の、前記第1方向及び前記第2方向と交差する第3方向における幅よりも大きい
請求項1~6のいずれか1項記載の半導体記憶装置。 - 前記第1方向に延伸し、前記第1導電層に接続された第2絶縁層を備え、
前記第2絶縁層は、前記第1方向に交互に並ぶ複数の第7部分及び複数の第8部分を備え、
前記第7部分の前記第2方向における幅は、前記第8部分の前記第2方向における幅よりも大きい
請求項1~6のいずれか1項記載の半導体記憶装置。 - 前記第1方向及び前記第2方向と交差する第3方向に並ぶ複数の第1領域を備え、
前記複数の第1領域は、それぞれ、前記第2方向に所定のピッチで並ぶ複数の柱状構造を備え、
前記複数の柱状構造は、それぞれ、前記第1方向に延伸し、前記第1導電層に接続され、
前記第1コンタクト電極は、前記複数の柱状構造のうちの一つである
請求項1~8のいずれか1項記載の半導体記憶装置。 - 前記第2方向及び前記第3方向に延伸する第1断面において、
前記複数の柱状構造は、前記第2方向、前記第2方向に対して+40°~+80°の方向、及び、前記第2方向に対して-40°~-80°の方向に並ぶ
請求項9記載の半導体記憶装置。 - 前記第1方向及び前記第2方向と交差する第3方向に交互に並ぶ複数の第2領域及び複数の第3領域を備え、
前記複数の第2領域は、前記第2方向に並ぶ複数の第2コンタクト電極を備え、
前記複数の第2コンタクト電極は、それぞれ、前記第1方向に延伸し、
前記第1コンタクト電極は、前記複数の第2コンタクト電極のうちの一つであり、
前記複数の第3領域は、前記第2方向に並ぶ複数の第3絶縁層を備え、
前記複数の第3絶縁層は、それぞれ、前記第1方向に延伸する
請求項1~8のいずれか1項記載の半導体記憶装置。 - 前記第2方向及び前記第3方向に延伸する第1断面において、
前記複数の第3絶縁層の外周面は、それぞれ、第1の円に沿って形成された部分を備え、
前記第1コンタクト電極に最も近い4つの第1の円は、前記第1コンタクト電極の中心を通り前記第2方向に延伸する直線に対して、+10°~+50°の方向、及び、-10°~-50°の方向に並ぶ
請求項11記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021153521A JP2023045239A (ja) | 2021-09-21 | 2021-09-21 | 半導体記憶装置 |
CN202210172190.XA CN115863311A (zh) | 2021-09-21 | 2022-02-24 | 半导体存储装置 |
TW111107053A TWI820616B (zh) | 2021-09-21 | 2022-02-25 | 半導體記憶裝置 |
US17/692,711 US20230091827A1 (en) | 2021-09-21 | 2022-03-11 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021153521A JP2023045239A (ja) | 2021-09-21 | 2021-09-21 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023045239A true JP2023045239A (ja) | 2023-04-03 |
Family
ID=85571711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021153521A Pending JP2023045239A (ja) | 2021-09-21 | 2021-09-21 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20230091827A1 (ja) |
JP (1) | JP2023045239A (ja) |
CN (1) | CN115863311A (ja) |
TW (1) | TWI820616B (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140063147A (ko) * | 2012-11-16 | 2014-05-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
WO2015066794A1 (en) * | 2013-11-08 | 2015-05-14 | Conversant Intellectual Property Management Inc. | A three-dimensional nonvolatile memory cell structure with upper body connection |
JP2015149413A (ja) * | 2014-02-06 | 2015-08-20 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
TWI624007B (zh) * | 2016-04-25 | 2018-05-11 | 東芝記憶體股份有限公司 | 半導體記憶裝置及製造其之方法 |
KR101896759B1 (ko) * | 2016-05-12 | 2018-09-07 | 고려대학교 산학협력단 | 수직 반도체 컬럼을 구비한 듀얼 게이트 메모리 소자 |
US10020363B2 (en) * | 2016-11-03 | 2018-07-10 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
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JP2020155499A (ja) * | 2019-03-18 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
US10950626B2 (en) * | 2019-08-13 | 2021-03-16 | Sandisk Technologies Llc | Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes |
-
2021
- 2021-09-21 JP JP2021153521A patent/JP2023045239A/ja active Pending
-
2022
- 2022-02-24 CN CN202210172190.XA patent/CN115863311A/zh active Pending
- 2022-02-25 TW TW111107053A patent/TWI820616B/zh active
- 2022-03-11 US US17/692,711 patent/US20230091827A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
TWI820616B (zh) | 2023-11-01 |
TW202315087A (zh) | 2023-04-01 |
US20230091827A1 (en) | 2023-03-23 |
CN115863311A (zh) | 2023-03-28 |
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