JP2023045239A - 半導体記憶装置 - Google Patents
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Abstract
【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に延伸する半導体層と、第１方向と交差する第２方向に延伸し、半導体層に対向する第１導電層と、半導体層と第１導電層との間に設けられた電荷蓄積層と、第１方向に延伸し、第１導電層に接続された第１コンタクト電極と、を備える。第１コンタクト電極の第１方向における一端は第１導電層よりも基板から遠く、第１コンタクト電極の第１方向における他端は第１導電層よりも基板に近い。第１導電層は、半導体層に対向する第１部分と、第１コンタクト電極に接続された第２部分と、を備える。第２部分の第１方向における厚みは、第１部分の第１方向における厚みよりも大きい。【選択図】図８
Description
本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に延伸する半導体層と、この半導体層に対向する導電層と、これら半導体層及び導電層の間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、半導体層と、第１導電層と、電荷蓄積層と、第１コンタクト電極と、を備える。半導体層は、基板の表面と交差する第１方向に延伸する。第１導電層は、第１方向と交差する第２方向に延伸し、半導体層に対向する。電荷蓄積層は、半導体層と第１導電層との間に設けられている。第１コンタクト電極は、第１方向に延伸し、第１導電層に接続されている。第１コンタクト電極の第１方向における一端は、第１導電層よりも基板から遠い。第１コンタクト電極の第１方向における他端は、第１導電層よりも基板に近い。第１導電層は、半導体層に対向する第１部分と、第１コンタクト電極に接続された第２部分と、を備える。第２部分の第１方向における厚みは、第１部分の第１方向における厚みよりも大きい。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［構造］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図２は、図１の一部を拡大して示す模式的な平面図である。図３は、図１の一部を拡大して示す模式的な平面図である。図４は、図２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＢで示した部分の模式的な拡大図である。尚、図５は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図５と同様の構造が観察される。図６は、図３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図６から一部の構成（後述する支持構造ＨＲ）を省略して示す模式的な断面図である。図８は、図７の一部を拡大して示す模式的な断面図である。
［構造］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図２は、図１の一部を拡大して示す模式的な平面図である。図３は、図１の一部を拡大して示す模式的な平面図である。図４は、図２に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５は、図４のＢで示した部分の模式的な拡大図である。尚、図５は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図５と同様の構造が観察される。図６は、図３に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図６から一部の構成（後述する支持構造ＨＲ）を省略して示す模式的な断面図である。図８は、図７の一部を拡大して示す模式的な断面図である。
第１実施形態に係る半導体記憶装置は、メモリダイＭＤを備える。メモリダイＭＤは、例えば図１に示す様に、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡが設けられる。また、各メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられる。
メモリブロックＢＬＫは、例えば図２に示す様に、Ｙ方向に並ぶ２つのフィンガー構造ＦＳを備える。また、フィンガー構造ＦＳは、Ｙ方向に並ぶ２つのストリングユニットＳＵを備える。Ｙ方向に隣り合う２つのフィンガー構造ＦＳの間には、Ｘ方向に延伸する酸化シリコン（ＳｉＯ２）等のフィンガー構造間絶縁層ＳＴが設けられる。Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、Ｘ方向に延伸する酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
また、フィンガー構造ＦＳは、例えば図３に示す様に、Ｘ方向に並ぶメモリホール領域ＲＭＨ及びフックアップ領域ＲＨＵを備える。
フィンガー構造ＦＳのメモリホール領域ＲＭＨは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁層１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図５に示す様に、窒化チタン（ＴｉＮ）等のバリア導電層１１１及びタングステン（Ｗ）等の金属層１１２の積層膜等を含んでいても良い。また、導電層１１０は、モリブデン（Ｍｏ）やルテニウム（Ｒｕ）等の金属層１１２を含んでいても良い。また、例えば、導電層１１０がモリブデン（Ｍｏ）等の金属層１１２を含む場合、導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電層１１１を含んでいても良いし、含んでいなくても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、例えば図４に示す様に、導電層１１３が設けられている。導電層１１３は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１３の下面には、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。また、導電層１１３及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１３は、例えば、ＮＡＮＤフラッシュメモリのソース線として機能する。ソース線は、例えば、メモリセルアレイ領域ＲＭＣＡ（図１）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、例えば、ＮＡＮＤフラッシュメモリの、ソース側の選択ゲート線及び複数のソース側の選択トランジスタのゲート電極として機能する。これら一又は複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ＮＡＮＤフラッシュメモリの、ワード線及び複数のメモリトランジスタ（メモリセル）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ＮＡＮＤフラッシュメモリの、ドレイン側の選択ゲート線及び複数のドレイン側の選択トランジスタのゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、直列に接続された複数のメモリトランジスタ（メモリセル）及び選択トランジスタのチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図４に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。図４の例では、半導体層１２０の上端部と不純物領域１２１の下端部との境界線を、破線によって示している。不純物領域１２１は、コンタクト電極Ｃｈ及びコンタクト電極Ｖｙ（図３）を介してビット線ＢＬ（図３）に接続される。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む不純物領域１２２が設けられている。図４の例では、半導体層１２０の下端部と不純物領域１２２の上端部との境界線を、破線によって示している。不純物領域１２２は、上記導電層１１３に接続されている。
ゲート絶縁層１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁層１３０は、例えば図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁層１３１、電荷蓄積層１３２、ブロック絶縁層１３３及び複数の高誘電率絶縁層１３４の一部を備える。トンネル絶縁層１３１及びブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積層１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。高誘電率絶縁層１３４は、例えば、アルミナ（Ａｌ２Ｏ３）又はその他の金属酸化物の膜である。トンネル絶縁層１３１、電荷蓄積層１３２、及び、ブロック絶縁層１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。高誘電率絶縁層１３４は、複数の導電層１１０に対応して複数設けられており、導電層１１０の上面、下面、及び、半導体層１２０との対向面に設けられている。高誘電率絶縁層１３４のうち、導電層１１０の半導体層１２０との対向面に設けられた部分は、ゲート絶縁層１３０の一部として機能する。
尚、図５には、ゲート絶縁層１３０が窒化シリコン等の絶縁性の電荷蓄積層１３２を備える例を示した。しかしながら、ゲート絶縁層１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フィンガー構造ＦＳのフックアップ領域ＲＨＵには、例えば図３に示す様に、複数の導電層１１０のテラス領域Ｔが設けられている。テラス領域Ｔは、例えば、導電層１１０のうち、上方から見て、他の導電層１１０と重ならない領域である。テラス領域Ｔは、後述するコンタクト電極ＣＣとの接触面を含む。図示の例では、テラス領域Ｔが、それぞれ、導電層１１０のＸ方向における端部に設けられている。また、フィンガー構造ＦＳのフックアップ領域ＲＨＵは、Ｙ方向に並ぶ複数の（図示の例では５つの）柱状構造領域ＰＳＲを備える。尚、図３には、これら５つの柱状構造領域ＰＳＲを、Ｙ方向負側に設けられたものから順に、柱状構造領域ＰＳＲ０～ＰＳＲ４として示している。
複数の柱状構造領域ＰＳＲは、それぞれ、Ｘ方向に所定のピッチで並ぶ複数の柱状構造ＰＳを備える。これら複数の柱状構造ＰＳは、例えば図６に示す様に、Ｚ方向に延伸する。
図３の例では、Ｙ方向の一方側（例えば、Ｙ方向負側）から数えて奇数番目の柱状構造領域ＰＳＲ０，ＰＳＲ２，ＰＳＲ４に対応する柱状構造ＰＳのＸ方向における位置と、Ｙ方向の一方側から数えて偶数番目の柱状構造領域ＰＳＲ１，ＰＳＲ３に対応する柱状構造ＰＳのＸ方向における位置とが、上記所定のピッチの半分だけ異なっている。また、図３の例では、複数の柱状構造ＰＳが、Ｘ方向、Ｘ方向に対して＋４０°～＋８０°の方向（例えば、＋６０°の方向）、及び、Ｘ方向に対して－４０°～－８０°の方向（例えば、－６０°の方向）に並んでいる。
以下、複数の柱状構造ＰＳのうちの一部を、コンタクト電極ＣＣと呼ぶ。また、複数の柱状構造ＰＳのうちの一部を、支持構造ＨＲと呼ぶ。コンタクト電極ＣＣは、導電層１１０と図示しない周辺回路とを電気的に接続する電極であり、複数の導電層１１０に対応して複数設けられている。また、コンタクト電極ＣＣ及び支持構造ＨＲは、後述する製造工程において、フィンガー構造ＦＳ中の構成を支持する。
次に、フィンガー構造ＦＳのフックアップ領域ＲＨＵに設けられた各構造、即ち、複数の導電層１１０、コンタクト電極ＣＣ、及び、支持構造ＨＲについて説明する。
図８には、導電層１１０の、Ｘ方向における端部１１５と、それ以外の部分１１４と、を図示している。端部１１５は、例えば、上述したテラス領域Ｔと一致していても良い。端部１１５のＺ方向における厚みＺ１１５は、部分１１４のＺ方向における厚みＺ１１４よりも大きい。
部分１１４は、複数のコンタクト電極ＣＣに対応して設けられた複数の貫通孔を備える。図８には、これら複数の貫通孔の直径を、直径ＤＣＨ１として示している。また、端部１１５は、コンタクト電極ＣＣに対応して設けられた貫通孔を備える。図８には、この貫通孔の直径を、直径ＤＣＨ２として示している。図示の例においては、直径ＤＣＨ１及び直径ＤＣＨ２が、同程度の大きさを備える。
部分１１４の上面、下面、及び、上記貫通孔の内周面は、全面にわたって高誘電率絶縁層１３４に覆われている。一方、端部１１５の上面及び下面においては、高誘電率絶縁層１３４に、コンタクト電極ＣＣに対応して設けられた貫通孔が設けられている。図８には、この貫通孔の直径を、直径ＤＣＨ３として示している。図示の例においては、直径ＤＣＨ３が、直径ＤＣＨ１，ＤＣＨ２よりも大きい。ただし、直径ＤＣＨ３は、直径ＤＣＨ１，ＤＣＨ２と同等でも良い。尚、端部１１５の上面及び下面は、この貫通孔の内側の領域においては、後述するバリア導電層１０３によって覆われている。また、端部１１５に設けられた貫通孔の内周面も、後述するバリア導電層１０３によって覆われている。
尚、直径ＤＣＨ１，ＤＣＨ２は、例えば、次の様な方法によって規定することが可能である。例えば、Ｚ方向に並ぶ複数の導電層１１０のいずれかに対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する（図３参照）。次に、このＸＹ断面において、導電層１１０のコンタクト電極ＣＣに対応する貫通孔に沿って、円を当てはめる。この様な貫通孔のうち、コンタクト電極ＣＣに接触しない貫通孔に当てはめた円の直径を、直径ＤＣＨ１としても良い。また、この様な貫通孔のうち、コンタクト電極ＣＣに接触する貫通孔に当てはめた円の直径を、直径ＤＣＨ２としても良い。
尚、この様な方法によって直径ＤＣＨ１，ＤＣＨ２を規定する場合、直径ＤＣＨ２に対応するＸＹ断面の高さ位置は、直径ＤＣＨ１に対応するＸＹ断面の高さ位置と近い方が望ましい。例えば、ある高さ位置に設けられた導電層１１０に対応するＸＹ断面に基づいて直径ＤＣＨ２を規定した場合、この導電層１１０とＺ方向に隣り合う導電層１１０に対応するＸＹ断面に基づいて直径ＤＣＨ１を規定することが望ましい。ただし、それ以外の高さ位置に対応するＸＹ断面に基づいて直径ＤＣＨ１，ＤＣＨ２を規定することも可能である。
また、直径ＤＣＨ３は、例えば、次の様な方法によって規定することが可能である。例えば、高誘電率絶縁層１３４に対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する（図３参照）。次に、このＸＹ断面において、高誘電率絶縁層１３４のコンタクト電極ＣＣに対応する貫通孔に沿って、円を当てはめる。この貫通孔の直径を、直径ＤＣＨ３としても良い。
尚、この様な方法によって直径ＤＣＨ３を規定する場合、直径ＤＣＨ２に対応するＸＹ断面の高さ位置は、直径ＤＣＨ３に対応するＸＹ断面の高さ位置と近い方が望ましい。例えば、ある高さ位置に設けられた導電層１１０に対応するＸＹ断面に基づいて直径ＤＣＨ２を規定した場合、この導電層１１０の上面又は下面を覆う高誘電率絶縁層１３４に対応するＸＹ断面に基づいて直径ＤＣＨ３を規定することが望ましい。ただし、それ以外の高さ位置に対応するＸＹ断面に基づいて直径ＤＣＨ３を規定することも可能である。
コンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電層１０３及びタングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属層１０４の積層膜等を含んでいても良い。
コンタクト電極ＣＣは、Ｚ方向に延伸する略円柱状の部分１０５と、この部分１０５に接続された略円盤状の部分１０６と、部分１０５の上端に接続された略円錐状の部分１０７と、を備える。
部分１０５は、Ｚ方向に延伸する。部分１０５の上端は、複数の導電層１１０のうち、最上層に設けられたものの上面よりも上方に設けられている。また、例えば図６に示す様に、部分１０５の下端は、複数の導電層１１０のうち、最下層に設けられたものの下面よりも下方に設けられている。尚、部分１０５の下端と導電層１１３との間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１３Ｆが設けられている。部分１０５の外周面は、Ｚ方向に並ぶ複数の絶縁層１０１と、複数の導電層１１０に対応してＺ方向に並ぶ複数の絶縁層１０８と、に接している。絶縁層１０８は、部分１０５と導電層１１０との間に設けられており、酸化シリコン（ＳｉＯ２）等を含む。尚、図示の例では、部分１０５の直径Ｄ１０５が、端部１１５の貫通孔の内径ＤＣＨ２よりも小さい。尚、部分１０５の直径Ｄ１０５は、ゲート絶縁層１３０の直径ＤＭＨ（図３）と同等もしくはより大きい。
尚、直径Ｄ１０５は、例えば、次の様な方法によって規定することが可能である。例えば、Ｚ方向に並ぶ複数の導電層１１０のいずれかに対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する（図３参照）。この断面は、例えば、直径ＤＣＨ１を規定する上記ＸＹ断面と同じであっても良いし、異なっていても良い。次に、このＸＹ断面において、コンタクト電極ＣＣ（部分１０５）の外周面に沿って、円を当てはめる。この円の直径を、直径Ｄ１０５としても良い。
部分１０６は、導電層１１０のＸ方向における端部１１５に対応して設けられている。例えば図３に示す様に、部分１０６の外周面は、導電層１１０に設けられた貫通孔と、全周にわたって接続されている。例えば図８に示す様に、部分１０６のＺ方向における幅は、端部１１５のＺ方向における幅Ｚ１１５と、２つの高誘電率絶縁層１３４の厚みと、の和程度の大きさを有する。部分１０６の下面の高さ位置は、端部１１５の下面を覆う高誘電率絶縁層１３４の下面の高さ位置と一致する。部分１０６の上面の高さ位置は、端部１１５の上面を覆う高誘電率絶縁層１３４の上面の高さ位置と一致する。
部分１０７の下端における直径Ｄ１０７Ｌは、部分１０７の上端における直径Ｄ１０７Ｈよりも小さい。また、直径Ｄ１０７Ｌは、部分１０５の直径Ｄ１０５と異なる。図示の例では、直径Ｄ１０７Ｌが、直径Ｄ１０５よりも小さい。
尚、直径Ｄ１０７Ｌ，Ｄ１０７Ｈは、例えば、次の様な方法によって規定することが可能である。例えば、部分１０７を含み、且つ、高さ位置の異なる２つのＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する。次に、これら２つのＸＹ断面において、部分１０７の外周面に沿って、円を当てはめる。これら２つの円の直径を、直径Ｄ１０７Ｌ，Ｄ１０７Ｈとしても良い。
尚、図示の例では、バリア導電層１０３が、部分１０５，１０６，１０７の外周面に沿って連続的に形成されている。また、金属層１０４が、部分１０５，１０６，１０７にわたって、連続的に形成されている。ただし、コンタクト電極ＣＣは、バリア導電層１０３を備えていなくても良い。この場合、部分１０５，１０６，１０７は、金属層１０４のみから構成されていても良い。
支持構造ＨＲは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。図６に示す様に、支持構造ＨＲは、Ｚ方向に延伸する。支持構造ＨＲの上端は、複数の導電層１１０のうち、最上層に設けられたものの上面よりも上方に設けられている。また、支持構造ＨＲの下端は、複数の導電層１１０のうち、最下層に設けられたものの下面よりも下方に設けられている。尚、支持構造ＨＲの下端は、導電層１１３に接続されている。支持構造ＨＲの外周面は、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に並ぶ複数の絶縁層１０１と、に接している。尚、図３に示す様に、支持構造ＨＲの直径ＤＨＲは、コンタクト電極ＣＣの部分１０５の直径１０５と等しくても良い。また、支持構造ＨＲの直径ＤＨＲは、ゲート絶縁層１３０の直径ＤＭＨよりも大きい。
尚、直径ＤＭＨ，ＤＨＲは、例えば、次の様な方法によって規定することが可能である。例えば、Ｚ方向に並ぶ複数の導電層１１０のいずれかに対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する（図３参照）。この断面は、例えば、直径ＤＣＨ１，ＤＣＨ２を規定する上記ＸＹ断面と同じであっても良いし、異なっていても良い。次に、このＸＹ断面において、ゲート絶縁層１３０の外周面に沿って、円を当てはめる。この円の直径を、直径ＤＭＨとしても良い。また、このＸＹ断面において、支持構造ＨＲの外周面に沿って、円を当てはめる。この円の直径を、直径ＤＨＲとしても良い。
［製造方法］
次に、図９～図３９を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図９、図１５～図１７、及び、図２６～図３３は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図１０～図１４、図１８～図２５、及び、図３４～図３７は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図３８及び図３９は、同製造方法について説明するための模式的な断面図であり、図８に対応する断面を示している。
次に、図９～図３９を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。図９、図１５～図１７、及び、図２６～図３３は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図１０～図１４、図１８～図２５、及び、図３４～図３７は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。図３８及び図３９は、同製造方法について説明するための模式的な断面図であり、図８に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板１００（図１）に、図示しない周辺回路を構成する図示しない配線、トランジスタ等を形成する。また、これらの構造の上面に、絶縁層１０１を形成する。
次に、例えば図９に示す様に、絶縁層１０１上に、シリコン等の半導体層１１３Ａ、酸化シリコン等の犠牲層１１３Ｂ、シリコン等の犠牲層１１３Ｃ、酸化シリコン等の犠牲層１１３Ｄ、及び、シリコン等の半導体層１１３Ｅを形成する。また、複数の絶縁層１０１及び複数の犠牲層１１０Ａを交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、例えば図１０に示す様に、フックアップ領域ＲＨＵに、略階段状の構造を形成する。この工程では、例えば、図９を参照して説明した様な構造の上面にレジストを形成し、フォトリソグラフィー等の方法によってこのレジストにパターニングを行う。また、犠牲層１１０Ａを選択的に除去する工程、絶縁層１０１を選択的に除去する工程、及び、レジストを等方的に除去する工程を、繰り返し実行する。尚、図１０の例では、各犠牲層１１０Ａ上面の露出部分を、面１１５Ａとして示している。
次に、例えば図１１に示す様に、図１０を参照して説明した構造に、ハードマスク１５１を形成する。ハードマスク１５１は、複数の面１１５Ａ、並びに、犠牲層１１０Ａ及び絶縁層１０１の側面を覆う。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１２に示す様に、ハードマスク１５１のうち、犠牲層１１０Ａ及び絶縁層１０１の側面に形成された部分を残し、複数の面１１５Ａを覆う部分を選択的に除去する。この方法は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、例えば図１３に示す様に、複数の面１１５Ａから窒化シリコン（Ｓｉ３Ｎ４）を成長させる。これにより、導電層１１０のＸ方向における端部１１５に対応する位置に、犠牲層１１０Ａの厚膜部１１５Ｂが形成される。
次に、例えば図１４に示す様に、図１３を参照して説明した構造の上面に、絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１５に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１３Ｅ、犠牲層１１３Ｄ、犠牲層１１３Ｃ及び犠牲層１１３Ｂを貫通し、半導体層１１３Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１６に示す様に、最上層の絶縁層１０１の上面及びメモリホールＭＨの内周面に、絶縁層１３０Ａ、半導体層１２０及び絶縁層１２５を形成する。絶縁層１３０Ａは、例えば、上述したトンネル絶縁層１３１、電荷蓄積層１３２及びブロック絶縁層１３３を備える。この工程では、例えば、ＣＶＤ等による成膜が行われ、メモリホールＭＨの内部に、アモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
次に、例えば図１７に示す様に、絶縁層１２５、半導体層１２０及び絶縁層１３０Ａの一部を除去する。また、半導体層１２０の上端部分に、不純物領域１２１を形成する。この工程は、例えば、ＲＩＥ及びＣＶＤ等の方法によって行う。
次に、例えば図１８及び図１９に示す様に、コンタクト電極ＣＣに対応する位置にコンタクトホールＣＨを形成し、支持構造ＨＲに対応する位置に貫通孔ＨＲＨを形成する。コンタクトホールＣＨ及び貫通孔ＨＲＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通し、半導体層１１３Ｅの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２０に示す様に、貫通孔ＨＲＨの内部に、支持構造ＨＲを形成する。この工程では、例えば、レジスト等によってコンタクトホールＣＨが覆われる。また、この状態で、ＣＶＤ等の方法によって、貫通孔ＨＲＨの内部に支持構造ＨＲを形成する。その後、コンタクトホールＣＨを覆うレジスト等を除去する。
次に、例えば図２１に示す様に、コンタクトホールＣＨの内周面において、犠牲層１１０Ａの一部を除去する。これにより、複数の絶縁層１０８に対応する位置に、複数の凹部１０８Ａが形成される。また、コンタクト電極ＣＣの部分１０６（図８）に対応する位置に、凹部１０６Ａが形成される。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２２に示す様に、図２１を参照して説明した構造の上面、及び、複数のコンタクトホールＣＨの内周面に、絶縁層１０８Ｂを形成する。この際、絶縁層１０８Ｂの膜厚は、凹部１０８ＡのＺ方向における幅（犠牲層１１０ＡのＺ方向における厚み）の半分の大きさよりも大きい。従って、凹部１０８Ａは、絶縁層１０８Ｂによって埋め込まれる。一方、絶縁層１０８Ｂの膜厚は、凹部１０６ＡのＺ方向における幅（犠牲層１１０Ａの厚膜部１１５ＢのＺ方向における厚み）の半分の大きさよりも小さい。従って、凹部１０６Ａは、犠牲層１０６Ｂによって埋め込まれない。また、絶縁層１０８Ｂの膜厚は、コンタクトホールＣＨの半径よりも小さい。従って、コンタクトホールＣＨも、犠牲層１０６Ｂによって埋め込まれない。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２３に示す様に、絶縁層１０８Ｂの一部を除去する。この工程では、絶縁層１０８Ｂのうち、図２１を参照して説明した構造の上面、複数の絶縁層１０１の側面、犠牲層１１０Ａの厚膜部１１５Ｂ、及び、半導体層１１３Ｅの上面に形成された部分が除去される。これにより、犠牲層１１０Ａの厚膜部１１５Ｂ、及び、半導体層１１３Ｅの上面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２４に示す様に、半導体層１１３Ｅの上面に、絶縁層１１３Ｆを形成する。この工程は、例えば、酸化処理等によって行う。
次に、例えば図２５に示す様に、コンタクトホールＣＨの内部に、犠牲層ＣＣＡを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２６に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、半導体層１１３Ｅ、並びに、犠牲層１１３ＤをＹ方向に分断し、犠牲層１１３Ｃの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２７に示す様に、溝ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＳＷを形成する。この工程では、例えば、ＣＶＤ等の方法によって溝ＳＴＡのＹ方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、ＲＩＥ等の方法によって、この絶縁膜のうち、溝ＳＴＡの底面を覆う部分が除去される。
次に、例えば図２８に示す様に、犠牲層１１３Ｂ，１１３Ｃ，１１３Ｄ及び絶縁層１３０Ａの一部を除去し、半導体層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２９に示す様に、導電層１１３を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図３０に示す様に、保護膜ＳＴＳＷを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図３１に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、絶縁層１３０Ａ及び絶縁層１２５）、犠牲層ＣＣＡ（図２５）、及び、支持構造ＨＲ（図２５）を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３２に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程では、導電層１１０を形成する前に、高誘電率絶縁層１３４（図５）も形成される。
次に、例えば図３３に示す様に、溝ＳＴＡ内にフィンガー構造間絶縁層ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図３４及び図３５に示す様に、図３３を参照して説明した構造の上面に、絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３６に示す様に、導電層１１０の部分１０７に対応する位置に貫通孔１０７Ａを形成し、犠牲層ＣＣＡの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図３７に示す様に、貫通孔１０７Ａを介して犠牲層ＣＣＡを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３８及び図３９に示す様に、高誘電率絶縁層１３４のうち、導電層１１０のＸ方向における端部１１５の側面に設けられた部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、この工程では、高誘電率絶縁層１３４のうち、導電層１１０の上面及び下面に設けられた部分も、一部除去される。
次に、例えば図８に示す様に、コンタクトホールＣＨの内部に、コンタクト電極ＣＣを形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、配線等を形成することにより、第１実施形態に係る半導体記憶装置が形成される。
［効果］
上述の通り、図３１を参照して説明した工程では、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持する構造と、を含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域ＲＨＵにおいて階段状の構造の上面を覆う絶縁層１０１の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域ＲＨＵには、この階段状の構造を支持するための支持構造ＨＲが設けられる。
上述の通り、図３１を参照して説明した工程では、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持する構造と、を含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域ＲＨＵにおいて階段状の構造の上面を覆う絶縁層１０１の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域ＲＨＵには、この階段状の構造を支持するための支持構造ＨＲが設けられる。
しかしながら、Ｚ方向に並ぶ複数の導電層１１０の数が大きくなった場合、階段状の構造の上面を覆う絶縁層１０１の体積が増大し、これに伴って上記膨張応力も大きくなる場合がある。この様な場合に、上記階段状の構造の歪みを抑制するためには、例えば、支持構造ＨＲの直径を大きくすることが考えられる。
しかしながら、支持構造ＨＲの直径が大きくなると、支持構造ＨＲ間の距離が増大してしまう。この様な場合、絶縁層１０１の、支持構造ＨＲから比較的遠い部分において、洗浄薬液の表面張力もしくは重力によるたわみが生じてしまう場合がある。
また、例えば、支持構造ＨＲの直径がメモリホールＭＨ（図１５）の直径と同程度である場合、支持構造ＨＲのための貫通孔ＨＲＨ（図１９）とメモリホールＭＨ（図１５）とを同時に形成することが可能である。一方、支持構造ＨＲの直径がメモリホールＭＨの直径よりもある程度以上大きい場合、貫通孔ＨＲＨ（図１９）とメモリホールＭＨ（図１５）とを同時に形成することが難しい場合がある。この様な場合、製造工程数が増大し、半導体記憶装置の製造コストが増大してしまう場合がある。
そこで、第１実施形態に係る製造方法では、図１９を参照して説明した様に、コンタクトホールＣＨ及び貫通孔ＨＲＨを一括して形成する。これにより、製造コストの増大を抑制可能である。
また、第１実施形態に係る半導体記憶装置の製造工程では、図２１を参照して説明した様に、犠牲層１１０Ａの一部を除去し、これによって柱状構造ＰＳの直径を大きくしている。これにより、柱状構造ＰＳの直径を調整して、絶縁層１０１の、柱状構造ＰＳから比較的遠い部分から柱状構造ＰＳまでの距離を調整して、重力によるたわみを抑制可能である。
また、第１実施形態に係る半導体記憶装置においては、図８を参照して説明した様に、導電層１１０の端部１１５のＺ方向における厚みＺ１１５が、その他の部分１１４のＺ方向における厚みＺ１１４よりも大きい。また、本実施形態に係るコンタクト電極ＣＣは、この端部１１５に形成された貫通孔の内周面に接続されている。この様な構造によれば、コンタクト電極ＣＣと端部１１５との間の接触面積を大きくして、コンタクト電極ＣＣと導電層１１０との間の接触抵抗を抑制することが可能である。
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、製造方法の一部が、第１実施形態に係る半導体記憶装置と異なる。
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、製造方法の一部が、第１実施形態に係る半導体記憶装置と異なる。
次に、図４０～図４３を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図４０～図４３は、同製造方法について説明するための模式的な断面図であり、図６に対応する断面を示している。
第２実施形態に係る製造方法においては、第１実施形態に係る製造方法に含まれる工程のうち、図１０を参照して説明した工程までを行う。
次に、例えば図４０に示す様に、図１０を参照して説明した構造に、犠牲層２５１を形成する。犠牲層２５１は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。犠牲層２５１は、複数の面１１５Ａ、並びに、犠牲層１１０Ａ及び絶縁層１０１の側面を覆う。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４１に示す様に、図４０を参照して説明した構造に、ストッパ層２５２を形成する。ストッパ層２５２は、例えば、炭素（Ｃ）を含むカーボン膜であっても良い。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４２に示す様に、ストッパ層２５２をマスクとして、犠牲層２５１の一部を除去する。この工程により、犠牲層２５１が、複数の面１１５Ａを覆う複数の部分に分断される。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図４３に示す様に、ストッパ層２５２を除去する。この工程は、例えば、アッシング等によって行う。
その後、第１実施形態に係る製造方法に含まれる工程のうち、図１４を参照して説明した工程以降を行う。
［第３実施形態］
次に、図４４～図４７を参照して、第３実施形態に係る半導体記憶装置について説明する。図４４は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４５は、図４４に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４６は、図４５から一部の構成（支持構造ＨＲ）を省略して示す模式的な断面図である。図４７は、図４６の一部を拡大して示す模式的な断面図である。
次に、図４４～図４７を参照して、第３実施形態に係る半導体記憶装置について説明する。図４４は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４５は、図４４に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図４６は、図４５から一部の構成（支持構造ＨＲ）を省略して示す模式的な断面図である。図４７は、図４６の一部を拡大して示す模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、図４４～図４７に示す様に、コンタクト電極ＣＣのかわりに、コンタクト電極ＣＣ３を備える。
コンタクト電極ＣＣ３は、基本的には、コンタクト電極ＣＣと同様に構成されている。
ただし、図３及び図８を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、導電層１１０の端部１１５に設けられた貫通孔の内周面の直径ＤＣＨ２が、導電層１１０の部分１１４に設けられた貫通孔の内周面の直径ＤＣＨ１と同程度の大きさを備えている。また、第１実施形態に係る半導体記憶装置においては、高誘電率絶縁層１３４に設けられた貫通孔の内周面の直径ＤＣＨ３が、直径ＤＣＨ１よりも大きい。
一方、図４４及び図４７に示す様に、第３実施形態に係る半導体記憶装置においては、導電層１１０の端部１１５に設けられた貫通孔の内周面の直径ＤＣＨ２´が、導電層１１０の部分１１４に設けられた貫通孔の内周面の直径ＤＣＨ１よりも小さい。また、第３実施形態に係る半導体記憶装置においては、高誘電率絶縁層１３４に設けられた貫通孔の内周面の直径ＤＣＨ３´が、直径ＤＣＨ１よりも小さい。
尚、直径ＤＣＨ２´は、第１実施形態に係る直径ＤＣＨ２と同様の方法で規定することが可能である。また、直径ＤＣＨ３´は、第１実施形態に係る直径ＤＣＨ３と同様の方法で規定することが可能である。
次に、図４８～図５１を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図４８～図５１は、同製造方法について説明するための模式的な断面図であり、図４７に対応する断面を示している。
第３実施形態に係る製造方法においては、第１実施形態又は第２実施形態に係る製造方法に含まれる工程のうち、図３１を参照して説明した工程までを行う。
次に、例えば図４８及び図４９に示す様に、溝ＳＴＡを介して、犠牲層ＣＣＡの一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
その後、第１実施形態に係る製造方法に含まれる工程のうち、図３２を参照して説明した工程以降を行う。尚、図５０及び図５１は、第３実施形態に係る製造方法に含まれる工程のうち、図３８及び図３９を参照して説明した工程に対応するものを示している。
［効果］
図８を参照して説明した様に、導電層１１０の端部１１５以外の部分１１４の上面及び下面は、高誘電率絶縁層１３４によって覆われている。従って、Ｚ方向に隣り合う２つの導電層１１０の間の距離は、基本的に、１つの絶縁層１０１及び２つの高誘電率絶縁層１３４のＺ方向における厚み程度となる。
図８を参照して説明した様に、導電層１１０の端部１１５以外の部分１１４の上面及び下面は、高誘電率絶縁層１３４によって覆われている。従って、Ｚ方向に隣り合う２つの導電層１１０の間の距離は、基本的に、１つの絶縁層１０１及び２つの高誘電率絶縁層１３４のＺ方向における厚み程度となる。
ここで、上述の通り、第１実施形態に係る半導体記憶装置においては、高誘電率絶縁層１３４に設けられた貫通孔の内周面の直径ＤＣＨ３（図８）が、直径ＤＣＨ１よりも大きい。また、導電層１１０の下面のうち、この貫通孔の内側の領域は、コンタクト電極ＣＣのバリア導電層１０３によって覆われている。
ここで、導電層１１０の下面に設けられたバリア導電層１０３と、その直下の導電層１１０との間の距離は、１つの絶縁層１０１及び１つの高誘電率絶縁層１３４のＺ方向における厚み程度であり、上記距離よりも小さい。従って、この様な部分では、耐圧の問題が生じる恐れがある。
ここで、図４７を参照して説明した様に、第３実施形態に係るコンタクト電極ＣＣ３においては、高誘電率絶縁層１３４に設けられた貫通孔の内周面の直径ＤＣＨ３´が、直径ＤＣＨ１よりも小さい。また、導電層１１０の下面のうち、この貫通孔の内側の領域は、コンタクト電極ＣＣのバリア導電層１０３によって覆われている。
この様な構成によれば、導電層１１０の下面に設けられたバリア導電層１０３と、その直下の導電層１１０との間の距離が、１つの絶縁層１０１及び１つの高誘電率絶縁層１３４のＺ方向における厚みよりも大きくなる。従って、上記耐圧の問題の発生を抑制可能である。
［第４実施形態］
次に、図５２～図５５を参照して、第４実施形態に係る半導体記憶装置について説明する。図５２は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５３は、図５２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５４は、図５３から一部の構成（支持構造ＨＲ）を省略して示す模式的な断面図である。図５５は、図５４の一部を拡大して示す模式的な断面図である。
次に、図５２～図５５を参照して、第４実施形態に係る半導体記憶装置について説明する。図５２は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図５３は、図５２に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図５４は、図５３から一部の構成（支持構造ＨＲ）を省略して示す模式的な断面図である。図５５は、図５４の一部を拡大して示す模式的な断面図である。
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、図５２～図５５に示す様に、導電層１１０のかわりに、導電層４１０を備える。また、第４実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりに、コンタクト電極ＣＣ４を備える。
導電層４１０は、基本的には、導電層１１０と同様に構成されている。ただし、図８を参照して説明した様に、導電層１１０においては、Ｘ方向における端部１１５のＺ方向における厚みＺ１１５が、それ以外の部分のＺ方向における厚みＺ１１４よりも大きい。一方、図５５に示す様に、導電層４１０のＺ方向における厚みＺ４１４は、Ｘ方向における端部を含め、全体にわたって略均一である。
また、導電層４１０のＸ方向における端部の上面には、絶縁層１０１及び高誘電率絶縁層１３４を介して、導電層４１５が設けられている。導電層４１５は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層及びタングステン（Ｗ）等の金属層の積層膜等を含んでいても良い。
ここで、導電層４１０のＸ方向における端部は、コンタクト電極ＣＣ４に対応して設けられた貫通孔を備える。図５２及び図５５には、この貫通孔の直径を、直径ＤＣＨ１として示している。また、導電層４１５は、コンタクト電極ＣＣ４に対応して設けられた貫通孔を備える。図５２及び図５５には、この貫通孔の直径を、直径ＤＣＨ２´´として示している。図示の例においては、直径ＤＣＨ２´´が、直径ＤＣＨ１よりも大きい。
尚、直径ＤＣＨ２´´は、例えば、次の様な方法によって規定することが可能である。例えば、導電層４１５に対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する。次に、このＸＹ断面において、導電層４１５のコンタクト電極ＣＣ４に対応する貫通孔に沿って、円を当てはめる。この様な貫通孔に当てはめた円の直径を、直径ＤＣＨ２´´としても良い。
図５５に示す様に、導電層４１０のＸ方向における端部の上面は、導電層４１０とコンタクト電極ＣＣ４との接触部分を除いて、高誘電率絶縁層１３４に覆われている。また、導電層４１０のＸ方向における端部の下面、及び、上記貫通孔の内周面は、全面にわたって高誘電率絶縁層１３４に覆われている。また、導電層４１５の上面、下面、並びに、Ｘ方向及びＹ方向の側面は、全面にわたって、高誘電率絶縁層１３４に覆われている。
コンタクト電極ＣＣ４は、基本的には、コンタクト電極ＣＣと同様に構成されている。
ただし、コンタクト電極ＣＣ４は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層４０３及びタングステン（Ｗ）等の金属層４０４の積層膜等を含んでいても良い。
また、コンタクト電極ＣＣ４は、部分１０６（図８）のかわりに、部分４０６を備えている。部分４０６は、基本的には、部分１０６と同様に構成されている。ただし、部分４０６のＺ方向における幅Ｚ４０６は、導電層４１５のＺ方向における厚みＺ４１５と、２つの高誘電率絶縁層１３４の厚みと、の和よりも大きい。部分４０６の下面の一部は、導電層４１０の上面の一部と接している。部分４０６の上面の高さ位置は、導電層４１５の上面を覆う高誘電率絶縁層１３４の上面の高さ位置よりも上方に設けられている。
次に、図５６～図６６を参照して、第４実施形態に係る半導体記憶装置の製造方法について説明する。図５６及び図５７は、同製造方法について説明するための模式的な断面図であり、図５３に対応する断面を示している。図５８～図６６は、同製造方法について説明するための模式的な断面図であり、図５５に対応する断面を示している。
第４実施形態に係る製造方法においては、第１実施形態に係る製造方法に含まれる工程のうち、図１０を参照して説明した工程までを行う。
次に、例えば図５６に示す様に、図１０を参照して説明した構造に、絶縁層１０１及び犠牲層４１５Ａを形成する。犠牲層４１５Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。絶縁層１０１及び犠牲層４１５Ａは、複数の面１１５Ａ、並びに、犠牲層１１０Ａ及び絶縁層１０１の側面を覆う。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、第２実施形態に係る製造方法に含まれる工程のうち、図４１を参照して説明した工程から、図４３を参照して説明した工程までを行う。これにより、図５７に示す様な構造が形成される。
次に、図１８及び図１９を参照して説明した工程を行う。この工程では、図５８及び図５９に示す様に、コンタクトホールＣＨが、犠牲層４１５Ａを貫通する。
次に、図２０及び図２１を参照して説明した工程を行う。これにより、図６０に示す様な構造が形成される。
次に、図２２を参照して説明した工程を行う。これにより、図６１に示す様な構造が形成される。
次に、図２３を参照して説明した工程を行う。これにより、図６２に示す様な構造が形成される。
次に、図２４及び図２５を参照して説明した工程を行う。これにより、図６３に示す様な構造が形成される。
次に、第１実施形態に係る製造方法に含まれる工程のうち、図２６を参照して説明した工程から、図３３を参照して説明した工程までを行う。これにより、図６４に示す様な構造が形成される。
次に、第１実施形態に係る製造方法に含まれる工程のうち、図３４及び図３５を参照して説明した工程から、図３７を参照して説明した工程までを行う。これにより、図６５に示す様な構造が形成される。
次に、図６６に示す様に、絶縁層１０１，１０８、及び、高誘電率絶縁層１３４の一部を除去して、導電層４１０の上面の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５５に示す様に、コンタクトホールＣＨの内部に、コンタクト電極ＣＣ４を形成する。この工程は、例えば、ＣＶＤ等によって行う。
その後、配線等を形成することにより、第４実施形態に係る半導体記憶装置が形成される。
［効果］
第４実施形態に係る半導体記憶装置においては、コンタクト電極ＣＣ４の部分４０６の下面が、このコンタクト電極ＣＣ４に接続された導電層１１０の下面よりも、上方に設けられている。従って、第４実施形態に係る半導体記憶装置によっても、上記耐圧の問題の発生を抑制可能である。
第４実施形態に係る半導体記憶装置においては、コンタクト電極ＣＣ４の部分４０６の下面が、このコンタクト電極ＣＣ４に接続された導電層１１０の下面よりも、上方に設けられている。従って、第４実施形態に係る半導体記憶装置によっても、上記耐圧の問題の発生を抑制可能である。
［第５実施形態］
次に、図６７～図６９を参照して、第５実施形態に係る半導体記憶装置について説明する。図６７は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６８は、図６７に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６９は、図６８から一部の構成（支持構造ＨＲ）を省略して示す模式的な断面図である。
次に、図６７～図６９を参照して、第５実施形態に係る半導体記憶装置について説明する。図６７は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図６８は、図６７に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図６９は、図６８から一部の構成（支持構造ＨＲ）を省略して示す模式的な断面図である。
第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、図６７～図６９に示す様に、導電層１１０のかわりに、導電層４１０を備える。また、第５実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりに、コンタクト電極ＣＣ５を備える。
コンタクト電極ＣＣ５は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層５０３及びタングステン（Ｗ）等の金属層５０４の積層膜等を含んでいても良い。
コンタクト電極ＣＣ５は、Ｚ方向に延伸する略円柱状の部分５０５と、部分５０５の上端に接続された略円錐状の部分５０７と、を備える。
部分５０５は、Ｚ方向に延伸する。部分５０５の上端は、複数の導電層４１０のうち、最上層に設けられたものの上面よりも上方に設けられている。また、部分５０５の下端は、対応する導電層４１０の上面と、その直下の導電層４１０の上面と、の間に設けられている。尚、本実施形態に係る部分５０５の直径Ｄ５０５は、支持構造ＨＲの直径ＤＨＲよりも大きい。
部分５０７の下端における直径Ｄ１０７Ｌは、部分５０７の上端における直径Ｄ１０７Ｈよりも小さい。また、直径Ｄ１０７Ｌは、部分５０５の直径Ｄ５０５と異なる。図示の例では、直径Ｄ１０７Ｌが、直径Ｄ５０５よりも小さい。
尚、直径Ｄ５０５は、第１実施形態に係る直径Ｄ１０５と同様の方法で規定することが可能である。
尚、図示の例では、バリア導電層５０３が、部分５０５の底面、及び、部分５０５，５０７の外周面に沿って連続的に形成されている。また、金属層５０４が、部分５０５，５０７にわたって、連続的に形成されている。
コンタクト電極ＣＣ５の下方には、支持構造５０８が設けられている。支持構造５０８は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
支持構造５０８は、Ｚ方向に延伸する。支持構造５０８の上端は、コンタクト電極ＣＣ５の下端に接している。支持構造５０８の下端は、複数の導電層４１０のうち、最下層に設けられたものの下面よりも下方に設けられている。
支持構造５０８の外周面は、Ｚ方向に並ぶ複数の導電層１１０に対応して設けられた複数の部分５０１と、Ｚ方向に並ぶ複数の絶縁層１０１に対応して設けられた複数の部分５０２と、を備える。部分５０１は、それぞれ、導電層１１０に接している。部分５０２は、それぞれ、絶縁層１０１に接している。また、部分５０１の直径Ｄ４１０は、部分５０２の直径Ｄ１０１よりも小さい。尚、直径Ｄ４１０，Ｄ１０１は、支持構造ＨＲの直径ＤＨＲよりも大きい。また、直径Ｄ１０１は、コンタクト電極ＣＣ５の部分５０５の直径Ｄ５０５と等しくても良いし、コンタクト電極ＣＣ５の部分５０５の直径Ｄ５０５より小さくても良い。
尚、部分５０１の外径Ｄ４１０は、例えば、次の様な方法によって規定することが可能である。例えば、Ｚ方向に並ぶ複数の導電層１１０のいずれかに対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する（図６７参照）。次に、このＸＹ断面において、部分５０１の外周面に沿って、円を当てはめる。この円の直径を、外径Ｄ４１０としても良い。
同様に、部分５０２の外径Ｄ１０１は、例えば、次の様な方法によって規定することが可能である。例えば、Ｚ方向に並ぶ複数の絶縁層１０１のいずれかに対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する（図３参照）。次に、このＸＹ断面において、部分５０２の外周面に沿って、円を当てはめる。この円の直径を、外径Ｄ１０１としても良い。
尚、この様な方法によって外径Ｄ４１０，Ｄ１０１を規定する場合、部分５０１，５０２にそれぞれ対応する２つのＸＹ断面の高さ位置は、近い方が望ましい。例えば、Ｚ方向に隣り合う２つの導電層１１０のいずれかに対応するＸＹ断面に基づいて外径Ｄ４１０を規定した場合、これら２つの導電層１１０の間に設けられた絶縁層１０１に対応するＸＹ断面に基づいて外径Ｄ１０１を規定することが望ましい。ただし、それ以外の高さ位置に対応するＸＹ断面に基づいて外径Ｄ４１０，Ｄ１０１を規定することも可能である。
次に、図７０～図７５を参照して、第５実施形態に係る半導体記憶装置の製造方法について説明する。図７０～図７５は、同製造方法について説明するための模式的な断面図であり、図６８に対応する断面を示している。
第５実施形態に係る製造方法においては、第１実施形態に係る製造方法に含まれる工程のうち、図１０を参照して説明した工程までを行う。また、第１実施形態に係る製造方法に含まれる工程のうち、図１４を参照して説明した工程から、図２０を参照して説明した工程までを行う。
次に、例えば図７０に示す様に、コンタクトホールＣＨの内周面において、絶縁層１０１の一部を除去する。この工程では、コンタクトホールＣＨの直径が、絶縁層１０１に対応する高さ位置において、図６８を参照して説明した直径Ｄ４１０程度となる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図７１に示す様に、コンタクトホールＣＨの内周面において、犠牲層１１０Ａの一部を除去する。この工程では、コンタクトホールＣＨの直径が、犠牲層１１０Ａに対応する高さ位置において、図６８を参照して説明した直径Ｄ４１０程度となる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図７２に示す様に、コンタクトホールＣＨの内周面において、絶縁層１０１の一部を除去する。この工程では、コンタクトホールＣＨの直径が、絶縁層１０１に対応する高さ位置において、図６８を参照して説明した直径Ｄ５０５，Ｄ１０１程度となる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図７３に示す様に、図７２を参照して説明した構造の上面、及び、複数のコンタクトホールＣＨの内周面に、絶縁層５０８Ａを形成する。この際、絶縁層５０８Ａの膜厚は、直径Ｄ４１０の半分の大きさよりも大きい。従って、コンタクトホールＣＨの一部の領域は、絶縁層５０８Ａによって埋め込まれる。一方、絶縁層５０８Ａの膜厚は、直径Ｄ５０５，Ｄ１０１の半分の大きさよりも小さい。従って、コンタクトホールＣＨの一部の領域は、絶縁層５０８Ａによって埋め込まれない。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図７４に示す様に、絶縁層５０８Ａの一部を除去する。この工程では、一部の犠牲層１１０Ａの上面の一部が露出する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図７５に示す様に、コンタクトホールＣＨの内部に、犠牲層ＣＣＡを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
その後、第１実施形態に係る製造方法に含まれる工程のうち、図２６を参照して説明した工程以降を行う。
［第６実施形態］
次に、図７６を参照して、第６実施形態に係る半導体記憶装置について説明する。図７６は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図７６を参照して、第６実施形態に係る半導体記憶装置について説明する。図７６は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第６実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、一部の柱状構造領域ＰＳＲ（図示の例では、Ｙ方向の一方側から数えて３番目の柱状構造領域ＰＳＲ２）が、支持構造ＨＲのかわりに、支持構造ＨＲ６を備えている。
支持構造ＨＲ６は、基本的には、支持構造ＨＲと同様に構成されている。ただし、支持構造ＨＲ６のＸ方向における幅ＸＨＲ６は、支持構造ＨＲのＸ方向における幅、即ち、直径ＤＨＲよりも大きい。
尚、幅ＸＨＲ６及び直径ＤＨＲは、例えば、次の様な方法によって規定することが可能である。例えば、Ｚ方向に並ぶ複数の導電層１１０のいずれかに対応するＸＹ断面を、ＳＥＭ，ＴＥＭ等によって観察する（図７６参照）。次に、このＸＹ断面において、支持構造ＨＲ６の外周面に沿って、楕円、長円又はその他の幾何学形状を当てはめる。この幾何学形状のＸ方向の長さを幅ＸＨＲ６とし、Ｙ方向の長さを直径ＤＨＲとしても良い。
尚、図７６の例では、第６実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第６実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図７６の例では、第６実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第６実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
［第７実施形態］
次に、図７７及び図７８を参照して、第７実施形態に係る半導体記憶装置について説明する。図７７は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図７８は、図７７に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、図７７及び図７８を参照して、第７実施形態に係る半導体記憶装置について説明する。図７７は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図７８は、図７７に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第７実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第７実施形態に係る半導体記憶装置は、一部の柱状構造領域ＰＳＲ（図示の例では、Ｙ方向の一方側から数えて２番目の柱状構造領域ＰＳＲ１及び４番目の柱状構造領域ＰＳＲ３）が、支持構造ＨＲのかわりに、支持構造ＨＲ７を備えている。
支持構造ＨＲ７は、基本的には、支持構造ＨＲと同様に構成されている。ただし、支持構造ＨＲ７は、例えば図７８に示す様に、Ｚ方向に並ぶ複数の導電層１１０に対応して設けられた複数の部分７０５と、Ｚ方向に並ぶ複数の絶縁層１０１に対応して設けられた複数の部分７０６と、を備える。部分７０５は、それぞれ、導電層１１０に接している。部分７０６は、それぞれ、絶縁層１０１に接している。また、部分７０５の直径Ｄ７０５は、部分７０６の直径Ｄ７０６よりも大きい。尚、直径Ｄ７０５は、例えば、導電層１１０に設けられた貫通孔の直径ＤＣＨ１，ＤＣＨ２と等しくても良い。また、直径Ｄ７０６は、例えば、コンタクト電極ＣＣの部分１０５の直径Ｄ１０５と等しくても良い。
尚、直径Ｄ７０５は、第５実施形態に係る外径Ｄ４１０と同様の方法で規定することが可能である。また、直径Ｄ７０６は、第５実施形態に係る外径Ｄ１０１と同様の方法で規定することが可能である。
尚、図７７及び図７８の例では、第７実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第７実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図７７及び図７８の例では、第７実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第７実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
［第８実施形態］
次に、図７９を参照して、第８実施形態に係る半導体記憶装置について説明する。図７９は、第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図７９を参照して、第８実施形態に係る半導体記憶装置について説明する。図７９は、第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第８実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図３を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、１つのフィンガー構造ＦＳに対応して、５つの柱状構造領域ＰＳＲが設けられている。一方、図７９に示す様に、第８実施形態に係る半導体記憶装置においては、１つのフィンガー構造ＦＳに対応して、４つの柱状構造領域ＰＳＲが設けられている。
また、第８実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層ＳＨＥのかわりに、ストリングユニット間絶縁層ＳＨＥ´を備える。ストリングユニット間絶縁層ＳＨＥ´は、基本的には、ストリングユニット間絶縁層ＳＨＥと同様に構成されている。ただし、ストリングユニット間絶縁層ＳＨＥ´は、例えば、図７９に示す様に、フックアップ領域ＲＨＵにおいて、コンタクト電極ＣＣを避けて蛇行する様な形状を備える。
即ち、ストリングユニット間絶縁層ＳＨＥ´は、部分８０１と、複数の部分８０２と、複数の部分８０３と、を備える。部分８０１は、メモリホール領域ＲＭＨに設けられており、Ｘ方向に延伸する。複数の部分８０２は、複数のコンタクト電極ＣＣに対応して設けられている。複数の部分８０２は、それぞれ、対応するコンタクト電極ＣＣに対してＹ方向の一方側又は他方側に設けられており、Ｘ方向に延伸する。複数の部分８０３は、複数の部分８０２に対応して設けられている。複数の部分８０３は、それぞれ、ＸＹ平面における斜め方向（ＸＹ平面における方向であり、且つ、Ｘ方向ともＹ方向とも交差する方向）に延伸し、それぞれ、部分８０１と部分８０２、又は、２つの部分８０２に接続されている。
尚、図７９の例では、第８実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第８実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図７９の例では、第８実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第８実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
また、図７９の例では、第８実施形態に係る半導体記憶装置が、複数の支持構造ＨＲを備えている。しかしながら、第８実施形態に係る半導体記憶装置において、複数の支持構造ＨＲの少なくとも一部を、支持構造ＨＲ６（図７６）又は支持構造ＨＲ７（図７７）と入れ替えても良い。
［第９実施形態］
次に、図８０を参照して、第９実施形態に係る半導体記憶装置について説明する。図８０は、第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図８０を参照して、第９実施形態に係る半導体記憶装置について説明する。図８０は、第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第９実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図３を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、１つのフィンガー構造ＦＳに対応して、Ｙ方向に並ぶ複数の柱状構造領域ＰＳＲが設けられている。一方、図８０に示す様に、第９実施形態に係る半導体記憶装置においては、１つのフィンガー構造ＦＳに対応して、Ｙ方向に交互に並ぶ複数の（図示の例では２つの）コンタクト電極領域ＣＣＲ、及び、複数の（図示の例では３つの）柱状構造領域ＰＳＲ９が設けられている。
コンタクト電極領域ＣＣＲは、それぞれ、Ｘ方向に並ぶ複数のコンタクト電極ＣＣを備える。
柱状構造領域ＰＳＲ９は、それぞれ、Ｘ方向に並ぶ複数の支持構造ＨＲ９と、これら複数の支持構造ＨＲ９とメモリホール領域ＲＭＨとの間に設けられた支持構造ＨＲと、を備える。図８０には、Ｘ方向に隣り合う２つの支持構造ＨＲ９の間の距離、及び、支持構造ＨＲとこれに最も近い支持構造ＨＲ９との間の距離を、距離ＸＨＲ９として示している。また、Ｙ方向に隣り合う２つの支持構造ＨＲ９の間の距離、及び、Ｙ方向に隣り合う２つの支持構造ＨＲの間の距離を、距離ＹＨＲ９として示している。図示の例では、距離ＸＨＲ９が、距離ＹＨＲ９よりも大きい。
支持構造ＨＲ９は、基本的には、支持構造ＨＲと同様に構成されている。ただし、支持構造ＨＲ９のＸＹ平面における形状は、支持構造ＨＲのＸＹ平面における形状と異なる。例えば、図８０には、Ｘ方向に並ぶ複数の（図示の例では３つの）円Ｃ１を示している。これら複数の円Ｃ１は、お互いに重なっている。また、これら複数の円Ｃ１の直径は、お互いに等しい。支持構造ＨＲ９の外周面は、これら複数の（図示の例では３つの）円Ｃ１に沿って形成されている。尚、円Ｃ１の直径は、支持構造ＨＲの外接円の直径と同程度であっても良い。
ここで、１つのコンタクト電極ＣＣに着目した場合、このコンタクト電極ＣＣに最も近い２つの支持構造ＨＲ及び２つの円Ｃ１、又は、このコンタクト電極ＣＣに最も近い４つの円Ｃ１は、このコンタクト電極ＣＣの中心を通りＸ方向に延伸する直線に対して、＋１０°～＋５０°の方向（例えば、＋３０°の方向）、及び、－１０°～－５０°の方向（例えば、－３０°の方向）に設けられていても良い。
例えば、図８０には、コンタクト電極ＣＣの部分１０５又は部分１０６の外接円の中心を、点ＰＣＣとして示している。また、支持構造ＨＲの外接円及び円Ｃ１の中心を、点ＰＣ１として示している。また、図８０には、点ＰＣＣを通り、且つ、Ｘ方向に延伸する直線として、直線ＬＣＣを示している。また、図８０には、直線ＬＣＣに対して約＋３０°の方向に延伸する直線ＬＣ１を示している。直線ＬＣ１は、１つの点ＰＣＣ及び２つの点ＰＣ１を通る。また、図８０には、直線ＬＣＣに対して約－３０°の方向に延伸する直線ＬＣ２を示している。直線ＬＣ２は、１つの点ＰＣＣ及び２つの点ＰＣ１を通る。尚、図８０の例では、４つの点ＰＣ１から点ＰＣＣまでの距離が、全て等しい。
尚、図８０の例では、第９実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第９実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図８０の例では、第９実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第９実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
また、図８０の例では、第９実施形態に係る半導体記憶装置が、ストリングユニット間絶縁層ＳＨＥを備えている。しかしながら、第９実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層ＳＨＥのかわりに、ストリングユニット間絶縁層ＳＨＥ´を備えていても良い。
［第１０実施形態］
次に、図８１を参照して、第１０実施形態に係る半導体記憶装置について説明する。図８１は、第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図８１を参照して、第１０実施形態に係る半導体記憶装置について説明する。図８１は、第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１０実施形態に係る半導体記憶装置は、基本的には、第９実施形態に係る半導体記憶装置と同様に構成されている。ただし、第１０実施形態に係る半導体記憶装置は、柱状構造領域ＰＳＲ９のかわりに、柱状構造領域ＰＳＲ１０を備える。
柱状構造領域ＰＳＲ１０は、基本的には、柱状構造領域ＰＳＲ９と同様に構成されている。ただし、柱状構造領域ＰＳＲ１０は、複数の支持構造ＨＲ９のかわりに、複数の支持構造ＨＲ１０を備える。
支持構造ＨＲ１０は、基本的には、支持構造ＨＲ９と同様に構成されている。ただし、支持構造ＨＲ１０のＸＹ平面における形状は、支持構造ＨＲ９のＸＹ平面における形状と異なる。例えば、図８１には、Ｘ方向に並ぶ２つの円Ｃ２と、これら２つの円Ｃ２と重なる１つの円Ｃ３と、を示している。これら３つの円Ｃ１，Ｃ２の直径は、お互いに等しい。また、円Ｃ３のＹ方向における位置は、円Ｃ２のＹ方向における位置と異なる。支持構造ＨＲ１０の外周面は、これら複数の（図示の例では３つの）円Ｃ２，Ｃ３に沿って形成されている。
尚、図８１の例では、第１０実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第１０実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図８１の例では、第１０実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第１０実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
また、図８１の例では、第１０実施形態に係る半導体記憶装置が、ストリングユニット間絶縁層ＳＨＥを備えている。しかしながら、第１０実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層ＳＨＥのかわりに、ストリングユニット間絶縁層ＳＨＥ´を備えていても良い。
［第１１実施形態］
次に、図８２を参照して、第１１実施形態に係る半導体記憶装置について説明する。図８２は、第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図８２を参照して、第１１実施形態に係る半導体記憶装置について説明する。図８２は、第１１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１１実施形態に係る半導体記憶装置は、基本的には、第９実施形態に係る半導体記憶装置と同様に構成されている。ただし、第１１実施形態に係る半導体記憶装置は、柱状構造領域ＰＳＲ９のかわりに、柱状構造領域ＰＳＲ１１を備える。
柱状構造領域ＰＳＲ１１は、基本的には、柱状構造領域ＰＳＲ９と同様に構成されている。ただし、柱状構造領域ＰＳＲ１１は、複数の支持構造ＨＲ９のかわりに、複数の支持構造ＨＲ１１を備える。
支持構造ＨＲ１１は、基本的には、支持構造ＨＲ９と同様に構成されている。ただし、支持構造ＨＲ１１のＸＹ平面における形状は、支持構造ＨＲ９のＸＹ平面における形状と異なる。例えば、図８２には、長円状（レーストラック形状）の支持構造ＨＲ１１を例示している。尚、支持構造ＨＲ１１は、例えば、楕円形状等、他の形状を有していても良い。尚、図示の例において、支持構造ＨＲのＸ方向における一端及び他端の外周面は、Ｘ方向に並ぶ２つの円Ｃ１に沿って形成されている。
尚、図８２の例では、第１１実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第１１実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図８２の例では、第１１実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第１１実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
また、図８２の例では、第１１実施形態に係る半導体記憶装置が、ストリングユニット間絶縁層ＳＨＥを備えている。しかしながら、第１１実施形態に係る半導体記憶装置は、ストリングユニット間絶縁層ＳＨＥのかわりに、ストリングユニット間絶縁層ＳＨＥ´を備えていても良い。
［第１２実施形態］
次に、図８３及び図８４を参照して、第１２実施形態に係る半導体記憶装置について説明する。図８３及び図８４は、第１２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図８３及び図８４を参照して、第１２実施形態に係る半導体記憶装置について説明する。図８３及び図８４は、第１２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第１実施形態に係る半導体記憶装置は、メモリブロックＢＬＫのかわりに、メモリブロックＢＬＫ１２を備えている。
メモリブロックＢＬＫ１２は、基本的には、メモリブロックＢＬＫと同様に構成されている。
ただし、図２を参照して説明した様に、メモリブロックＢＬＫは、Ｙ方向に並ぶ２つのフィンガー構造ＦＳを備える。また、フィンガー構造ＦＳは、Ｙ方向に並ぶ２つのストリングユニットＳＵを備える。Ｙ方向に隣り合う２つのフィンガー構造ＦＳの間には、Ｘ方向に延伸する酸化シリコン（ＳｉＯ２）等のフィンガー構造間絶縁層ＳＴが設けられる。Ｙ方向に隣り合う２つのストリングユニットＳＵの間には、Ｘ方向に延伸する酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層ＳＨＥが設けられる。
一方、図８３に示す様に、メモリブロックＢＬＫ１２は、Ｙ方向に並ぶ５つのストリングユニットＳＵを備える。図８３の例では、これら５つのストリングユニットＳＵを、Ｙ方向負側に設けられたものから順に、ストリングユニットＳＵ０～ＳＵ４として示している。Ｙ方向に隣り合う２つのメモリブロックＢＬＫ１２の間には、Ｘ方向に延伸する酸化シリコン（ＳｉＯ２）等のフィンガー構造間絶縁層ＳＴが設けられる。また、Ｙ方向の一方側から数えて２番目及び３番目のストリングユニットＳＵ１，ＳＵ２の間、並びに、３番目及び４番目のストリングユニットＳＵ２，ＳＵ３の間には、ストリングユニット間絶縁層ＳＨＥが設けられる。また、Ｙ方向の一方側から数えて１番目及び２番目のストリングユニットＳＵ０，ＳＵ１の間、並びに、４番目及び５番目のストリングユニットＳＵ３，ＳＵ４の間には、図７９を参照して説明したストリングユニット間絶縁層ＳＨＥ´が設けられる。
また、図３を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、フィンガー構造ＦＳのフックアップ領域ＲＨＵが、Ｙ方向に並ぶ５つの柱状構造領域ＰＳＲを備える。また、Ｙ方向の一方側から数えて２番目及び４番目の柱状構造領域ＰＳＲ１，ＰＳＲ３が、コンタクト電極ＣＣを含む。
一方、図８４に示す様に、第１２実施形態に係る半導体記憶装置においては、メモリブロックＢＬＫ１２のフックアップ領域ＲＨＵが、Ｙ方向に並ぶ９つの柱状構造領域ＰＳＲを備える。図８４には、これら９つの柱状構造領域ＰＳＲを、Ｙ方向負側に設けられたものから順に、柱状構造領域ＰＳＲａ～ＰＳＲｉとして示している。また、Ｙ方向の一方側から数えて２番目、３番目、５番目、７番目及び８番目の柱状構造領域ＰＳＲｂ，ＰＳＲｃ，ＰＳＲｅ，ＰＳＲｇ，ＰＳＲｈが、コンタクト電極ＣＣを含む。
尚、図８４の例では、第１２実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第１２実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図８４の例では、第１２実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第１２実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
また、図８４の例では、第１２実施形態に係る半導体記憶装置が、複数の支持構造ＨＲを備えている。しかしながら、第１２実施形態に係る半導体記憶装置において、複数の支持構造ＨＲの少なくとも一部を、支持構造ＨＲ６（図７６）又は支持構造ＨＲ７（図７７）と入れ替えても良い。
［第１３実施形態］
次に、図８５を参照して、第１３実施形態に係る半導体記憶装置について説明する。図８５は、第１３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図８５を参照して、第１３実施形態に係る半導体記憶装置について説明する。図８５は、第１３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
第１３実施形態に係る半導体記憶装置は、基本的には、第１２実施形態に係る半導体記憶装置と同様に構成されている。
ただし、図８４を参照して説明した様に、第１２実施形態に係る半導体記憶装置においては、１つのフィンガー構造ＦＳに対応して、Ｙ方向に並ぶ複数の柱状構造領域ＰＳＲが設けられている。一方、図８５に示す様に、第１３実施形態に係る半導体記憶装置においては、１つのメモリブロックＢＬＫ１２に対応して、Ｙ方向に交互に並ぶ複数の（図示の例では５つの）コンタクト電極領域ＣＣＲ、及び、複数の（図示の例では６つの）柱状構造領域ＰＳＲ９´が設けられている。
柱状構造領域ＰＳＲ９´は、それぞれ、Ｘ方向に並ぶ複数の支持構造ＨＲ９´と、これら複数の支持構造ＨＲ９´とメモリホール領域ＲＭＨとの間に設けられた支持構造ＨＲと、を備える。支持構造ＨＲ９´は、基本的には、図８０を参照して説明した支持構造ＨＲ９と同様に構成されている。ただし、図８０を参照して説明した様に、支持構造ＨＲ９の外周面は、Ｘ方向に並ぶ３つの円Ｃ１に沿って形成されている。一方、支持構造ＨＲ９´の外周面は、Ｘ方向に並ぶ４つの円Ｃ１に沿って形成されている。
尚、図８５の例では、第１３実施形態に係る半導体記憶装置が、コンタクト電極ＣＣを備えている。しかしながら、第１３実施形態に係る半導体記憶装置は、コンタクト電極ＣＣのかわりにコンタクト電極ＣＣ３（図４７）、コンタクト電極ＣＣ４（図５５）又はコンタクト電極ＣＣ５（図６８）を備えていても良い。
また、図８５の例では、第１３実施形態に係る半導体記憶装置が、導電層１１０を備えている。しかしながら、第１３実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層４１０を備えていても良い。
また、図８５の例では、第１３実施形態に係る半導体記憶装置が、４つのストリングユニット間絶縁層ＳＨＥを備えている。しかしながら、第１３実施形態に係る半導体記憶装置において、複数のストリングユニット間絶縁層ＳＨＥの少なくとも一部を、ストリングユニット間絶縁層ＳＨＥ´と入れ替えても良い。
また、図８５の例では、支持構造ＨＲ９´の外周面が、Ｘ方向に並ぶ複数の円Ｃ１に沿って形成されている。しかしながら、支持構造ＨＲ９´の外周面は、例えば、支持構造ＨＲ１０（図８１）の様に、Ｘ方向に並ぶ複数の円Ｃ２と、これら複数の円Ｃ２とＹ方向における位置が異なる少なくとも一つの円Ｃ３と、に沿って形成されていても良い。また、支持構造ＨＲ９´の外周面は、例えば、支持構造ＨＲ１１（図８２）の様に、長円状（レーストラック形状）に形成されていても良いし、楕円形状又はその他の形状を有していても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１０１…絶縁層、１０３…バリア導電層、１０４…金属層、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁層、１３１…トンネル絶縁層、１３２…電荷蓄積層、１３３…ブロック絶縁層、１３４…高誘電率絶縁層、ＣＣ…コンタクト電極。
Claims (12)
- 基板と、
前記基板の表面と交差する第１方向に延伸する半導体層と、
前記第１方向と交差する第２方向に延伸し、前記半導体層に対向する第１導電層と、
前記半導体層と前記第１導電層との間に設けられた電荷蓄積層と、
前記第１方向に延伸し、前記第１導電層に接続された第１コンタクト電極と
を備え、
前記第１コンタクト電極の前記第１方向における一端は、前記第１導電層よりも前記基板から遠く、
前記第１コンタクト電極の前記第１方向における他端は、前記第１導電層よりも前記基板に近く、
前記第１導電層は、
前記半導体層に対向する第１部分と、
前記第１コンタクト電極に接続された第２部分と
を備え、
前記第２部分の前記第１方向における厚みは、前記第１部分の前記第１方向における厚みよりも大きい
半導体記憶装置。 - 前記第２方向に延伸し、前記半導体層に対向する第２導電層を備え、
前記第１コンタクト電極は、
前記第１方向に延伸し、前記第２導電層に対向する第３部分と、
前記第１導電層に接続された第４部分と
を備え、
前記第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第４部分を含む第１断面において、前記第１導電層は、前記第４部分の外周面を囲い、前記第４部分の外周面に接続され、
前記第２方向及び前記第３方向に延伸し、前記第３部分を含む第２断面において、前記第２導電層は、前記第３部分の外周面を囲い、前記第３部分の外周面から離間する
請求項１記載の半導体記憶装置。 - 前記第２断面において、前記第２導電層の前記第３部分との対向面は、第１の直径を有する円に沿って形成され、
前記第１断面において、前記第１導電層の前記第４部分との接続面は、第２の直径を有する円に沿って形成され、
前記第２の直径は、前記第１の直径以上である
請求項２記載の半導体記憶装置。 - 前記第２断面において、前記第２導電層の前記第３部分との対向面は、第１の直径を有する円に沿って形成され、
前記第１断面において、前記第１導電層の前記第４部分との接続面は、第２の直径を有する円に沿って形成され、
前記第２の直径は、前記第１の直径よりも小さい
請求項２記載の半導体記憶装置。 - 基板と、
前記基板の表面と交差する第１方向に延伸する半導体層と、
前記第１方向と交差する第２方向に延伸し、前記半導体層に対向する第１導電層と、
前記半導体層と前記第１導電層との間に設けられた電荷蓄積層と、
前記第１方向に延伸し、前記第１導電層に接続された第１コンタクト電極と、
前記第１コンタクト電極に接続された第３導電層と
を備え、
前記第１コンタクト電極の前記第１方向における一端は、前記第１導電層及び前記第３導電層よりも前記基板から遠く、
前記第１コンタクト電極の前記第１方向における他端は、前記第１導電層及び前記第３導電層よりも前記基板に近く、
前記第３導電層の前記第１方向における厚みは、前記第１導電層の前記第１方向における厚みよりも大きい
半導体記憶装置。 - 基板と、
前記基板の表面と交差する第１方向に延伸する半導体層と、
前記第１方向と交差する第２方向に延伸し、前記半導体層に対向する第１導電層と、
前記半導体層と前記第１導電層との間に設けられた電荷蓄積層と、
前記第１方向に延伸し、前記第１導電層に接続された第１コンタクト電極と、
前記第１コンタクト電極の前記第１方向における端部に接続され、前記第１方向に延伸する第１絶縁層と
を備え、
前記第１コンタクト電極は、
前記第１導電層に接続された第５部分と、
前記第５部分に接続された第６部分と
を備え、
前記第６部分の前記第５部分との接続部分の前記第２方向における幅は、前記第５部分の前記第２方向における幅と異なる
半導体記憶装置。 - 前記第１方向に延伸し、前記第１導電層に接続された第２絶縁層を備え、
前記第２絶縁層の前記第２方向における幅は、前記第２絶縁層の、前記第１方向及び前記第２方向と交差する第３方向における幅よりも大きい
請求項１～６のいずれか１項記載の半導体記憶装置。 - 前記第１方向に延伸し、前記第１導電層に接続された第２絶縁層を備え、
前記第２絶縁層は、前記第１方向に交互に並ぶ複数の第７部分及び複数の第８部分を備え、
前記第７部分の前記第２方向における幅は、前記第８部分の前記第２方向における幅よりも大きい
請求項１～６のいずれか１項記載の半導体記憶装置。 - 前記第１方向及び前記第２方向と交差する第３方向に並ぶ複数の第１領域を備え、
前記複数の第１領域は、それぞれ、前記第２方向に所定のピッチで並ぶ複数の柱状構造を備え、
前記複数の柱状構造は、それぞれ、前記第１方向に延伸し、前記第１導電層に接続され、
前記第１コンタクト電極は、前記複数の柱状構造のうちの一つである
請求項１～８のいずれか１項記載の半導体記憶装置。 - 前記第２方向及び前記第３方向に延伸する第１断面において、
前記複数の柱状構造は、前記第２方向、前記第２方向に対して＋４０°～＋８０°の方向、及び、前記第２方向に対して－４０°～－８０°の方向に並ぶ
請求項９記載の半導体記憶装置。 - 前記第１方向及び前記第２方向と交差する第３方向に交互に並ぶ複数の第２領域及び複数の第３領域を備え、
前記複数の第２領域は、前記第２方向に並ぶ複数の第２コンタクト電極を備え、
前記複数の第２コンタクト電極は、それぞれ、前記第１方向に延伸し、
前記第１コンタクト電極は、前記複数の第２コンタクト電極のうちの一つであり、
前記複数の第３領域は、前記第２方向に並ぶ複数の第３絶縁層を備え、
前記複数の第３絶縁層は、それぞれ、前記第１方向に延伸する
請求項１～８のいずれか１項記載の半導体記憶装置。 - 前記第２方向及び前記第３方向に延伸する第１断面において、
前記複数の第３絶縁層の外周面は、それぞれ、第１の円に沿って形成された部分を備え、
前記第１コンタクト電極に最も近い４つの第１の円は、前記第１コンタクト電極の中心を通り前記第２方向に延伸する直線に対して、＋１０°～＋５０°の方向、及び、－１０°～－５０°の方向に並ぶ
請求項１１記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021153521A JP2023045239A (ja) | 2021-09-21 | 2021-09-21 | 半導体記憶装置 |
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