JP2023045154A - 半導体記憶装置 - Google Patents
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Abstract
【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第1領域及び第2領域を備える基板と、基板の表面と交差する方向に並ぶ複数の第1導電層と、第1領域に設けられ複数の第1導電層と対向する第1半導体層と、複数の第1導電層及び第1半導体層の間に設けられた電荷蓄積層と、第2領域に設けられ複数の第1導電層のうちの一つに接続されたコンタクト電極と、第2領域に設けられ複数の第1導電層によって外周面が囲われた複数の第1構造及び複数の第2構造と、を備える。第1構造は、複数の第1導電層に対向し第1半導体層と共通の半導体材料を含む第2半導体層と、複数の第1導電層及び第2半導体層の間に設けられ電荷蓄積層と共通の絶縁材料を含む第1絶縁層とを含む。第2構造は、上記半導体材料及び上記絶縁材料を含まない。【選択図】図2
Description
本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に並ぶ複数の導電層と、基板の表面と交差する方向に延伸し、複数の導電層と対向する半導体層と、これら導電層及び半導体層の間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、複数の第1導電層と、第1半導体層と、電荷蓄積層と、コンタクト電極と、複数の第1構造及び複数の第2構造と、を備える。基板は、第1方向に並ぶ第1領域及び第2領域を備える。複数の第1導電層は、基板の表面と交差する第2方向に並び、第1領域及び第2領域にわたって第1方向に延伸する。第1半導体層は、第1領域に設けられ、第2方向に延伸し、複数の第1導電層と対向する。電荷蓄積層は、複数の第1導電層及び第1半導体層の間に設けられている。コンタクト電極は、第2領域に設けられ、第2方向に延伸し、複数の第1導電層のうちの一つに接続されている。複数の第1構造及び複数の第2構造は、第2領域に設けられ、第2方向に延伸し、複数の第1導電層によって外周面が囲われている。第1構造は、第2半導体層と、第1絶縁層と、を含む。第2半導体層は、第2方向に延伸し、複数の第1導電層に対向し、第1半導体層と共通の半導体材料を含む。第1絶縁層は、複数の第1導電層及び第2半導体層の間に設けられ、電荷蓄積層と共通の絶縁材料を含む。第2構造は、上記半導体材料及び上記絶縁材料を含まない。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、SEM(Scanning electron microscopy)やTEM(Transmission electron microscopy)等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
[第1実施形態]
[構造]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図2は、図1の一部を拡大して示す模式的な平面図である。図3は、図2の一部を拡大して示す模式的な平面図である。図4は、図2に示す構造をA-A´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図5は、図4のBで示した部分の模式的な拡大図である。尚、図5は、YZ断面を示しているが、半導体層120の中心軸に沿ったYZ断面以外の断面(例えば、XZ断面)を観察した場合にも、図5と同様の構造が観察される。図6は、図2に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図7は、図2に示す構造をD-D´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
[構造]
図1は、第1実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図2は、図1の一部を拡大して示す模式的な平面図である。図3は、図2の一部を拡大して示す模式的な平面図である。図4は、図2に示す構造をA-A´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図5は、図4のBで示した部分の模式的な拡大図である。尚、図5は、YZ断面を示しているが、半導体層120の中心軸に沿ったYZ断面以外の断面(例えば、XZ断面)を観察した場合にも、図5と同様の構造が観察される。図6は、図2に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図7は、図2に示す構造をD-D´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第1実施形態に係る半導体記憶装置は、メモリダイMDを備える。メモリダイMDは、例えば図1に示す様に、半導体基板100を備える。図示の例において、半導体基板100にはX方向及びY方向に並ぶ4つのメモリセルアレイ領域RMCAが設けられる。また、各メモリセルアレイ領域RMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられる。
メモリブロックBLKは、例えば図2に示す様に、Y方向に並ぶ5つのストリングユニットSUを備える。Y方向に隣り合う2つのメモリブロックBLKの間には、X方向に延伸するブロック間構造STが設けられる。Y方向に隣り合う2つのストリングユニットSUの間には、X方向に延伸する酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
また、メモリブロックBLKは、X方向に並ぶメモリホール領域RMH及びフックアップ領域RHUを備える。
メモリホール領域RMHは、例えば図4に示す様に、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体層120と、複数の導電層110及び複数の半導体層120の間にそれぞれ設けられた複数のゲート絶縁層130と、を備える。
導電層110は、X方向に延伸する略板状の導電層である。導電層110は、例えば図5に示す様に、窒化チタン(TiN)等のバリア導電層111及びタングステン(W)等の金属層112の積層膜等を含んでいても良い。また、導電層110は、モリブデン(Mo)やルテニウム(Ru)等の金属層112を含んでいても良い。また、例えば、導電層110がモリブデン(Mo)等の金属層112を含む場合、導電層110は、窒化チタン(TiN)等のバリア導電層111を含んでいても良いし、含んでいなくても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層110の下方には、例えば図4に示す様に、導電層113が設けられている。導電層113は、例えば、リン(P)等のN型の不純物又はホウ素(B)等のP型の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層113の下面には、例えば、タングステン(W)等の金属、タングステンシリサイド等の導電層又はその他の導電層が設けられていても良い。また、導電層113及び導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層113は、例えば、NANDフラッシュメモリのソース線として機能する。ソース線は、例えば、メモリセルアレイ領域RMCA(図1)に含まれる全てのメモリブロックBLKについて共通に設けられている。
また、複数の導電層110のうち、最下層に位置する一又は複数の導電層110は、例えば、NANDフラッシュメモリの、ソース側の選択ゲート線及び複数のソース側の選択トランジスタのゲート電極として機能する。これら一又は複数の導電層110は、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層110は、NANDフラッシュメモリの、ワード線及び複数のメモリトランジスタ(メモリセル)のゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層110は、NANDフラッシュメモリの、ドレイン側の選択ゲート線及び複数のドレイン側の選択トランジスタのゲート電極として機能する。これら複数の導電層110は、その他の導電層110よりもY方向の幅が小さい。また、Y方向に隣り合う2つの導電層110の間には、ストリングユニット間絶縁層SHEが設けられている。これら複数の導電層110は、それぞれ、ストリングユニットSU毎に電気的に独立している。
半導体層120は、例えば図3に示す様に、X方向及びY方向に所定のパターンで並ぶ。半導体層120は、直列に接続された複数のメモリトランジスタ(メモリセル)及び選択トランジスタのチャネル領域として機能する。半導体層120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体層120は、例えば図4に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層125が設けられている。また、半導体層120の外周面は、それぞれ導電層110によって囲まれており、導電層110と対向している。
半導体層120の上端部には、リン(P)等のN型の不純物を含む不純物領域121が設けられている。図4の例では、半導体層120の上端部と不純物領域121の下端部との境界線を、破線によって示している。不純物領域121は、コンタクト電極Ch及びコンタクト電極Vy(図3)を介してビット線BL(図3)に接続される。
半導体層120の下端部には、リン(P)等のN型の不純物又はホウ素(B)等のP型の不純物を含む不純物領域122が設けられている。図4の例では、半導体層120の下端部と不純物領域122の上端部との境界線を、破線によって示している。不純物領域122は、上記導電層113に接続されている。
ゲート絶縁層130は、半導体層120の外周面を覆う略円筒状の形状を有する。ゲート絶縁層130は、例えば図5に示す様に、半導体層120及び導電層110の間に積層されたトンネル絶縁層131、電荷蓄積層132、ブロック絶縁層133及び複数の高誘電率絶縁層134の一部を備える。トンネル絶縁層131及びブロック絶縁層133は、例えば、酸化シリコン(SiO2)等の絶縁膜である。電荷蓄積層132は、例えば、窒化シリコン(Si3N4)等の電荷を蓄積可能な膜である。高誘電率絶縁層134は、例えば、アルミナ(Al2O3)又はその他の金属酸化物の膜である。トンネル絶縁層131、電荷蓄積層132、及び、ブロック絶縁層133は略円筒状の形状を有し、半導体層120の外周面に沿ってZ方向に延伸する。高誘電率絶縁層134は、複数の導電層110に対応して複数設けられており、導電層110の上面、下面、及び、半導体層120との対向面に設けられている。高誘電率絶縁層134のうち、導電層110の半導体層120との対向面に設けられた部分は、ゲート絶縁層130の一部として機能する。
尚、図5には、ゲート絶縁層130が窒化シリコン等の絶縁性の電荷蓄積層132を備える例を示した。しかしながら、ゲート絶縁層130は、例えば、N型又はP型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フックアップ領域RHUは、例えば図2に示す様に、複数の導電層110のX方向における端部を備える。また、フックアップ領域RHUは、X方向及びY方向に並ぶ複数のコンタクト電極CCを備える。また、フックアップ領域RHUは、Y方向に並ぶ複数の(図示の例では10の)支持構造領域HRRを備える。
コンタクト電極CCは、図6に示す様に、Z方向に延伸し、下端において導電層110と接続されている。コンタクト電極CCは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。図2の例では、複数のコンタクト電極CCが、3列にわたってX方向に並んでいる。これら3列のうちの一つに含まれる複数のコンタクト電極CCは、例えば、上方から数えて3n+1番目(nは0以上の整数)の導電層110に接続されている。また、これら3列のうちの一つに含まれる複数のコンタクト電極CCは、例えば、上方から数えて3n+2番目の導電層110に接続されている。また、これら3列のうちの一つに含まれる複数のコンタクト電極CCは、例えば、上方から数えて3n+3番目の導電層110に接続されている。
複数の支持構造領域HRRは、それぞれ、X方向に並ぶ複数の支持構造HRを備える。
図2の例では、Y方向の一方側(例えば、Y方向負側)から数えて1番目及び10番目の支持構造領域HRRが、X方向に所定のピッチで並ぶ複数の支持構造HRSを備える。支持構造HRSは、例えば図7に示す様に、Z方向に延伸する略円柱状の形状を備える。支持構造HRSの上端は、最上層の導電層110の上面よりも上方に設けられている。支持構造HRSの下端は、最下層の導電層110の下面よりも下方に設けられている。支持構造HRSは、例えば、酸化シリコン(SiO2)を含む。
尚、図2には、導電層110のY方向における一方側(例えば、Y方向負側)及び他方側(例えば、Y方向正側)の端部から距離d1となる範囲の境界を、それぞれ、点線によって示している。Y方向の一方側から数えて1番目及び10番目の支持構造領域HRRは、これら2本の点線の外側の領域に設けられている。Y方向の一方側から数えて2番目~9番目の支持構造領域HRRは、これら2本の点線の内側の領域に設けられている。
また、図2の例では、Y方向の一方側から数えて4番目及び7番目の支持構造領域HRRが、X方向に所定のピッチで並ぶ複数の支持構造HRMを備える。支持構造HRMは、例えば図7に示す様に、Z方向に延伸する略円柱状の形状を備える。支持構造HRMの上端は、最上層の導電層110の上面よりも上方に設けられている。支持構造HRMの下端は、最下層の導電層110の下面よりも下方に設けられている。支持構造HRMは、例えば、Z方向に延伸する半導体層220と、複数の導電層110及び半導体層220の間に設けられた絶縁層230と、を備える。
半導体層220は、基本的には、半導体層120と同様に構成されている。ただし、半導体層220は、メモリトランジスタ(メモリセル)及び選択トランジスタのチャネル領域としては機能しない。また、半導体層220は、ビット線BL(図3)には接続されていない。また、半導体層220の中心部分には、酸化シリコン等の絶縁層225が設けられている。
絶縁層230は、ゲート絶縁層130と同様に構成されている。
また、図2の例では、Y方向の一方側から数えて2番目、3番目、5番目、6番目、8番目及び9番目の支持構造領域HRRが、X方向に並ぶ複数の支持構造HRMを備える。これらの支持構造領域HRRにおいては、複数の支持構造HRMが、コンタクト電極CCを避けて配置されている。即ち、これらの支持構造領域HRRに含まれる複数の支持構造HRMは、コンタクト電極CCから離間している。また、これら複数の支持構造HRMは、それぞれ、X方向に隣り合う2つのコンタクト電極CCの間に設けられている。
尚、フックアップ領域RHUに設けられた支持構造HRのうち、30%以上が、支持構造HRMであっても良い。より好ましくは、フックアップ領域RHUに設けられた支持構造HRのうち、50%以上が、支持構造HRMであっても良い。
ブロック間構造STは、例えば図4に示す様に、Z方向及びX方向に延伸する導電層140と、導電層140のY方向の側面に設けられた酸化シリコン等の絶縁層141と、を備える。導電層140は、導電層113に接続されている。導電層140は、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
[製造方法]
次に、図8~図31を参照して、第1実施形態に係る半導体記憶装置の製造方法について説明する。図8、図12、図14、図18、図20、及び、図22~図29は、同製造方法について説明するための模式的な断面図であり、図4に対応する断面を示している。図9~図11、図30、及び、図31は、同製造方法について説明するための模式的な断面図であり、図6に対応する断面を示している。図13、図15~図17、図19、及び、図21は、同製造方法について説明するための模式的な断面図であり、図7に対応する断面を示している。
次に、図8~図31を参照して、第1実施形態に係る半導体記憶装置の製造方法について説明する。図8、図12、図14、図18、図20、及び、図22~図29は、同製造方法について説明するための模式的な断面図であり、図4に対応する断面を示している。図9~図11、図30、及び、図31は、同製造方法について説明するための模式的な断面図であり、図6に対応する断面を示している。図13、図15~図17、図19、及び、図21は、同製造方法について説明するための模式的な断面図であり、図7に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板100(図1)に、図示しない周辺回路を構成する図示しない配線、トランジスタ等を形成する。また、これらの構造の上面に、絶縁層101を形成する。
次に、例えば図8及び図9に示す様に、絶縁層101上に、シリコン等の半導体層113A、酸化シリコン等の犠牲層113B、シリコン等の犠牲層113C、酸化シリコン等の犠牲層113D、及び、シリコン等の半導体層113Eを形成する。また、複数の絶縁層101及び複数の犠牲層110Aを交互に形成する。犠牲層110Aは、例えば、窒化シリコン(Si3N4)等を含む。この工程は、例えば、CVD(Chemical Vapor Deposition)等の方法によって行う。
次に、例えば図10に示す様に、フックアップ領域RHUに、略階段状の構造を形成する。この工程では、例えば、図8及び図9を参照して説明した様な構造の上面にレジストを形成し、フォトリソグラフィー等の方法によってこのレジストにパターニングを行う。また、犠牲層110Aを選択的に除去する工程、絶縁層101を選択的に除去する工程、及び、レジストを等方的に除去する工程を、繰り返し実行する。
次に、例えば図11に示す様に、図10を参照して説明した構造の上面に、絶縁層101を形成する。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図12及び図13に示す様に、複数の半導体層120に対応する位置に、複数のメモリホールMHを形成する。また、複数の支持構造HRに対応する位置に、複数のビアホールHRHを形成する。メモリホールMH及びビアホールHRHは、Z方向に延伸し、絶縁層101及び犠牲層110A、半導体層113E、犠牲層113D、犠牲層113C及び犠牲層113Bを貫通し、半導体層113Aの上面を露出させる貫通孔である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図14及び図15に示す様に、図12及び図13を参照して説明した構成の上面にレジスト151を形成する。レジスト151は、複数のメモリホールMH、及び、支持構造HRMに対応するビアホールHRHを覆う。また、レジスト151は、支持構造HRSに対応するビアホールHRHを覆わない。
次に、例えば図16に示す様に、支持構造HRSに対応するビアホールHRHの内部に、酸化シリコン(SiO2)等の絶縁層152を形成する。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図17に示す様に、絶縁層152の一部を除去して、支持構造HRSを形成する。また、レジスト151を剥離する。
次に、例えば図18及び図19に示す様に、最上層の絶縁層101の上面、メモリホールMHの内周面、及び、支持構造HRMに対応するビアホールHRHの内周面に、絶縁層130A、半導体層120,220及び絶縁層125,225を形成する。絶縁層130Aは、例えば、上述したトンネル絶縁層131、電荷蓄積層132及びブロック絶縁層133の一部を備える。この工程は、例えば、CVD等の方法によって行う。
次に、例えば図20及び図21に示す様に、絶縁層125,225、半導体層120,220及び絶縁層130Aの一部を除去する。また、半導体層120,220の上端部分に、不純物領域121を形成する。この工程は、例えば、RIE及びCVD等の方法によって行う。
次に、例えば図22に示す様に、溝STAを形成する。溝STAは、Z方向及びX方向に延伸し、絶縁層101及び犠牲層110A、半導体層113E、並びに、犠牲層113DをY方向に分断し、犠牲層113Cの上面を露出させる溝である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図23に示す様に、溝STAのY方向の側面に、窒化シリコン等の保護膜STSWを形成する。この工程では、例えば、CVD等の方法によって溝STAのY方向の側面及び底面に、窒化シリコン等の絶縁膜が形成される。また、RIE等の方法によって、この絶縁膜のうち、溝STAの底面を覆う部分が除去される。
次に、例えば図24に示す様に、犠牲層113B,113C,113D及び絶縁層130Aの一部を除去し、半導体層120の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図25に示す様に、導電層113を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図26に示す様に、保護膜STSWを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図27に示す様に、溝STAを介して犠牲層110Aを除去する。これにより、Z方向に並ぶ複数の絶縁層101と、この絶縁層101を支持するメモリホールMH内の構造(半導体層120、絶縁層130A及び絶縁層125)、及び、支持構造HRを含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図28に示す様に、導電層110を形成する。この工程は、例えば、CVD等の方法によって行う。尚、この工程では、導電層110を形成する前に、高誘電率絶縁層134(図5)も形成される。
次に、例えば図29に示す様に、溝STA内にブロック間構造STを形成する。この工程は、例えば、CVD及びRIE等の方法によって行う。
次に、例えば図30及び図31に示す様に、複数のコンタクト電極CCに対応する位置に、複数のコンタクトホールCCHを形成する。コンタクトホールCCHは、Z方向に延伸し、絶縁層101を貫通し、導電層110の上面を露出させる貫通孔である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図6に示す様に、コンタクトホールCCHの内部に、コンタクト電極CCを形成する。この工程は、例えば、CVD等によって行う。
その後、配線等を形成することにより、第1実施形態に係る半導体記憶装置が形成される。
[効果]
上述の通り、図27を参照して説明した工程では、Z方向に並ぶ複数の絶縁層101と、この絶縁層101を支持するメモリホールMH内の構造、及び、支持構造HRを含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域RHUにおいて階段状の構造の上面を覆う絶縁層101の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域RHUには、この階段状の構造を支持するための支持構造HRが設けられる。
上述の通り、図27を参照して説明した工程では、Z方向に並ぶ複数の絶縁層101と、この絶縁層101を支持するメモリホールMH内の構造、及び、支持構造HRを含む中空構造が形成される。この様な方法を採用する場合、フックアップ領域RHUにおいて階段状の構造の上面を覆う絶縁層101の膨張応力の影響によって、階段状の構造が歪んでしまう場合がある。この様な階段状の構造の歪みを抑制すべく、フックアップ領域RHUには、この階段状の構造を支持するための支持構造HRが設けられる。
ここで、半導体記憶装置の高集積化に伴い、メモリブロックBLKのY方向における幅(図1、図2参照)も小さくなりつつある。これに伴い、図2等を参照して説明した支持構造HRと、ブロック間構造STとの距離が近付きつつある。ここで、全ての支持構造HRを支持構造HRMとし、且つ、支持構造HRM中の電荷蓄積層132が溝STA中に露出してしまった場合、この電荷蓄積層132が図27を参照して説明した工程において除去されてしまい、上記中空構造を好適に支持することが出来ない場合がある。
一方、メモリホールMH中の構成と、支持構造HRMとは、共通する膜構成を備えており、熱収縮率がほぼ等しい。これに対し、支持構造HRSは、これらの構成と異なる膜構成を備えており、これらの構成と熱収縮率が異なる。従って、全ての支持構造HRを支持構造HRSとした場合、図27を参照して説明した工程において形成される中空構造が、フックアップ領域RHUにおいて大きく変形してしまい、中空構造の上面(最上層の絶縁層101の上面)に段差が生じてしまう恐れがある。
そこで、第1実施形態においては、ブロック間構造ST近傍の領域には支持構造HRSを配置し、それ以外の領域には支持構造HRMを配置している。この様な構成によれば、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
[第2実施形態]
次に、図32及び図33を参照して、第2実施形態に係る半導体記憶装置について説明する。図32は、第2実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図33は、図32に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、図32及び図33を参照して、第2実施形態に係る半導体記憶装置について説明する。図32は、第2実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図33は、図32に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第2実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第2実施形態に係る半導体記憶装置は、支持構造HRM,HRSのかわりに、支持構造HRM´,HRS´を備える。支持構造HRM´,HRS´は、基本的には、支持構造HRM,HRSと同様に構成されている。ただし、図7を参照して説明した様に、支持構造HRM,HRSの上端は、最上層の導電層110の上面よりも上方に設けられている。一方、図33に示す様に、支持構造HRM´,HRS´の上端は、それぞれ、対応する導電層110の上面の高さ位置に設けられている。
また、図32の例では、Y方向の一方側から数えて2番目、3番目、5番目、6番目、8番目及び9番目の支持構造領域HRRが、X方向に所定のピッチで並ぶ複数の支持構造HRを備える。これら複数の支持構造HRの一部は、Z方向から見て、コンタクト電極CCと重なる位置に設けられている。この様な位置には、支持構造HRとして、支持構造HRSが設けられている。これら複数の支持構造HRSの上端は、図33に示す様に、コンタクト電極CCの下端に接続されている。また、これら複数の支持構造HRの一部は、Z方向から見て、コンタクト電極CCと重ならない位置に設けられている。この様な位置には、支持構造HRとして、支持構造HRMが設けられている。
[製造方法]
次に、図34~図39を参照して、第2実施形態に係る半導体記憶装置の製造方法について説明する。図34~図39は、同製造方法について説明するための模式的な断面図であり、図33に対応する断面を示している。
次に、図34~図39を参照して、第2実施形態に係る半導体記憶装置の製造方法について説明する。図34~図39は、同製造方法について説明するための模式的な断面図であり、図33に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第1実施形態に係る半導体記憶装置の製造工程のうち、図8及び図9を参照して説明した工程までを実行する。
次に、図34に示す様に、複数のメモリホールMH及び複数のビアホールHRHを形成する。この工程は、例えば、図12及び図13を参照して説明した工程と同様に行う。
次に、図35に示す様に、複数の支持構造HRSを形成する。この工程は、例えば、図14~図17を参照して説明した工程と同様に行う。
次に、図36に示す様に、複数のメモリホールMH内の構成、及び、複数の支持構造HRMを形成する。この工程は、例えば、図18~図21を参照して説明した工程と同様に行う。
次に、例えば図37に示す様に、フックアップ領域RHUに、略階段状の構造を形成する。この工程は、基本的には、図10を参照して説明した工程と同様に行う。ただし、図37に対応する工程では、犠牲層110A及び絶縁層101だけでなく、支持構造HRS,HRMの一部を除去する。
次に、図11を参照して説明した工程、及び、図22~図29を参照して説明した工程を行う。これにより、図38に示す様な構成が形成される。
次に、例えば図39に示す様に、複数のコンタクト電極CCに対応する位置に、複数のコンタクトホールCCH´を形成する。コンタクトホールCCH´は、Z方向に延伸し、絶縁層101を貫通し、導電層110及び支持構造HRS´の上面を露出させる貫通孔である。この工程は、例えば、RIE等の方法によって行う。
次に、例えば図33に示す様に、コンタクトホールCCH´の内部に、コンタクト電極CCを形成する。この工程は、例えば、CVD等によって行う。
その後、配線等を形成することにより、第2実施形態に係る半導体記憶装置が形成される。
[効果]
第2実施形態に係る半導体記憶装置によれば、第1実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
第2実施形態に係る半導体記憶装置によれば、第1実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
また、第1実施形態に係る半導体記憶装置の製造工程では、図12及び図13を参照して説明した工程において、複数のメモリホールMH及び複数のビアホールHRHを形成する。ここで、複数のメモリホールMHは、それぞれ、同数の犠牲層110Aを貫通する。一方、複数のビアホールHRHは、それぞれ、異なる数の犠牲層110Aを貫通する。この様な理由から、複数のビアホールHRHを均一に形成することが難しい場合がある。
ここで、第2実施形態に係る半導体記憶装置の製造工程では、図34を参照して説明した工程において、複数のメモリホールMH及び複数のビアホールHRHが、全て、同数の犠牲層110Aを貫通する。従って、第1実施形態に係る半導体製造装置と比較して、複数のビアホールHRHを、均一に形成することが容易となる。
[第3実施形態]
次に、図40及び図41を参照して、第3実施形態に係る半導体記憶装置について説明する。図40は、第3実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図41は、図40に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
次に、図40及び図41を参照して、第3実施形態に係る半導体記憶装置について説明する。図40は、第3実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図41は、図40に示す構造をC-C´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
第3実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第3実施形態においては、コンタクト電極CCの外周面に、酸化シリコン(SiO2)等の絶縁層SWが設けられている。
また、第3実施形態に係る半導体記憶装置は、導電層110のかわりに、導電層110´を備える。導電層110´は、基本的には、導電層110と同様に構成されている。ただし、導電層110´は、複数の絶縁層SWを介して、複数のコンタクト電極CCの外周面を、それぞれ囲っている。
また、図40の例では、Y方向の一方側から数えて2番目、3番目、5番目、6番目、8番目及び9番目の支持構造領域HRRが、X方向に所定のピッチで並ぶ複数の支持構造HRを備える。これら複数の支持構造HRの一部は、Z方向から見て、コンタクト電極CCと重なる位置に設けられている。この様な位置には、支持構造HRとして、支持構造HRS´´が設けられている。これら複数の支持構造HRS´´は、コンタクト電極CCの下端及び絶縁層SWの外周面に接続されている。また、これら複数の支持構造HRの一部は、Z方向から見て、コンタクト電極CCと重ならない位置に設けられている。この様な位置には、支持構造HRとして、支持構造HRMが設けられている。
[製造方法]
次に、図42~図57を参照して、第3実施形態に係る半導体記憶装置の製造方法について説明する。図42~図57は、同製造方法について説明するための模式的な断面図であり、図41に対応する断面を示している。
次に、図42~図57を参照して、第3実施形態に係る半導体記憶装置の製造方法について説明する。図42~図57は、同製造方法について説明するための模式的な断面図であり、図41に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第2実施形態に係る半導体記憶装置の製造工程のうち、図36を参照して説明した工程までを実行する。
次に、図42に示す様に、図36に示す構造の上面に、レジストR1を形成する。レジストR1は、複数のコンタクト電極CCに対応する位置を露出させ、それ以外の領域を覆う。
次に、図43に示す様に、最上層の絶縁層101の一部を除去し、上方から数えて1層目の犠牲層110Aの上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図44に示す様に、レジストR1を剥離し、レジストR2を形成する。レジストR2は、複数のコンタクト電極CCのうち、上方から数えて偶数番目の導電層110´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図45に示す様に、犠牲層110A及び絶縁層101を一層ずつ除去し、犠牲層110Aの上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図46に示す様に、レジストR2を剥離し、レジストR3を形成する。レジストR3は、複数のコンタクト電極CCのうち、上方から数えて4n+3及び4n+4(nは0以上の整数)番目の導電層110´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図47に示す様に、犠牲層110A及び絶縁層101を2層ずつ交互に除去し、犠牲層110Aの上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図48に示す様に、レジストR3を剥離し、レジストR4を形成する。レジストR4は、複数のコンタクト電極CCのうち、上方から数えて8n+5~8n+8(nは0以上の整数)番目の導電層110´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図49に示す様に、犠牲層110A及び絶縁層101を4層ずつ交互に除去し、犠牲層110Aの上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図50に示す様に、レジストR4を剥離し、レジストR5を形成する。レジストR5は、複数のコンタクト電極CCのうち、上方から数えて16n+9~16n+16(nは0以上の整数)番目の導電層110´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図51に示す様に、犠牲層110A及び絶縁層101を8層ずつ交互に除去し、犠牲層110Aの上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図52に示す様に、レジストR5を剥離し、レジストR6を形成する。レジストR6は、複数のコンタクト電極CCのうち、上方から数えて32n+17~32n+32(nは0以上の整数)番目の導電層110´に接続されるものに対応する位置を露出させ、それ以外の領域を覆う。
次に、図53に示す様に、犠牲層110A及び絶縁層101を16層ずつ交互に除去し、犠牲層110Aの上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図54に示す様に、図42~図53を参照して説明した工程によって形成されたコンタクトホールCCH´´の内周面及び底面に、絶縁層SWを形成する。また、コンタクトホールCCH´´の内部に、犠牲層CCAを形成する。この工程は、例えば、CVD等によって行う。
次に、第1実施形態に係る半導体記憶装置の製造工程のうち、図22~図29を参照して説明した工程を行う。これにより、図55に示す様な構成が形成される。
次に、図56に示す様に、犠牲層CCAを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図57に示す様に、絶縁層SWのうち、コンタクトホールCCH´´の底面に形成された部分を除去して、導電層110´の上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、例えば図41に示す様に、コンタクトホールCCH´´の内部に、コンタクト電極CCを形成する。この工程は、例えば、CVD等によって行う。
その後、配線等を形成することにより、第3実施形態に係る半導体記憶装置が形成される。
[効果]
第3実施形態に係る半導体記憶装置によれば、第1実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
第3実施形態に係る半導体記憶装置によれば、第1実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
また、第3実施形態に係る半導体記憶装置は、第2実施形態に係る半導体記憶装置と同様に、第1実施形態に係る半導体製造装置と比較して、複数のビアホールHRHを、均一に形成することが容易である。
また、第2実施形態に係る半導体記憶装置の製造工程では、図37を参照して説明した工程において、フックアップ領域RHUに、略階段状の構造を形成する。この工程では、複数の犠牲層110A及び絶縁層101に加え、支持構造HRS,HRMの一部を除去する。しかしながら、複数の犠牲層110A、絶縁層101、及び、支持構造HRS,HRMは、異なる材料を含んでおり、同時に加工することが難しい場合がある。
ここで、第3実施形態に係る半導体記憶装置の製造工程では、図37を参照して説明した工程を実行しない。従って、第2実施形態に係る半導体製造装置と比較して、容易に製造可能な場合がある。
[第4実施形態]
次に、図58を参照して、第4実施形態に係る半導体記憶装置について説明する。図58は、第4実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、図58を参照して、第4実施形態に係る半導体記憶装置について説明する。図58は、第4実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第4実施形態に係る半導体記憶装置は、基本的には、第3実施形態に係る半導体記憶装置と同様に構成されている。
ただし、第4実施形態においては、最上層の導電層110´の上方に、絶縁層101を介して、絶縁層105が設けられている。絶縁層105は、例えば、アルミニウム(Al)、チタン(Ti)、ハフニウム(Hf)、又は、ジルコニウム(Zr)の少なくとも一つを含む、絶縁性の金属酸化膜であっても良い。また、絶縁層105は、その他の絶縁層であっても良い。絶縁層105は、例えば、犠牲層110Aと比較して、リン酸に対する耐性が高い材料であっても良い。また、絶縁層105は、例えば、RIE等を実行する際に、絶縁層101との選択比を十分に大きく出来る材料であっても良い。
また、第4実施形態においては、絶縁層SWの下端が、コンタクト電極CCの下端よりも上方に設けられている。具体的には、絶縁層SWの下端が、対応するコンタクト電極CCに接続された導電層110´の上面に設けられた絶縁層101の上面に設けられている。
[製造方法]
次に、図59~図75を参照して、第4実施形態に係る半導体記憶装置の製造方法について説明する。図59~図75は、同製造方法について説明するための模式的な断面図であり、図58に対応する断面を示している。
次に、図59~図75を参照して、第4実施形態に係る半導体記憶装置の製造方法について説明する。図59~図75は、同製造方法について説明するための模式的な断面図であり、図58に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第1実施形態に係る半導体記憶装置の製造工程のうち、図8及び図9を参照して説明した工程までを実行する。
次に、図59に示す様に、図8及び図9に示す構造の上面に、絶縁層101、絶縁層105及び絶縁層101を形成する。この工程は、例えば、CVD等によって行う。
次に、第2実施形態に係る半導体記憶装置の製造工程のうち、図36を参照して説明した工程までを実行する。
次に、図60に示す様に、図36に示す構造の上面に、レジストR1を形成する。
次に、図61に示す様に、最上層の絶縁層101の一部を除去し、絶縁層105の上面を露出させる。また、絶縁層105の一部を除去して、その直下の絶縁層101の上面を露出させる。
次に、図62に示す様に、レジストR1を剥離し、レジストR2を形成する。
次に、図63に示す様に、絶縁層101及び犠牲層110Aを一層ずつ除去し、絶縁層101の上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図64に示す様に、レジストR2を剥離し、レジストR3を形成する。
次に、図65に示す様に、絶縁層101及び犠牲層110Aを2層ずつ交互に除去し、絶縁層101の上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図66に示す様に、レジストR3を剥離し、レジストR4を形成する。
次に、図67に示す様に、絶縁層101及び犠牲層110Aを4層ずつ交互に除去し、絶縁層101の上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図68に示す様に、レジストR4を剥離し、レジストR5を形成する。
次に、図69に示す様に、絶縁層101及び犠牲層110Aを8層ずつ交互に除去し、絶縁層101の上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図70に示す様に、レジストR5を剥離し、レジストR6を形成する。
次に、図71に示す様に、絶縁層101及び犠牲層110Aを16層ずつ交互に除去し、絶縁層101の上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、図72に示す様に、図60~図71を参照して説明した工程によって形成されたコンタクトホールCCH´´の内周面及び底面に、絶縁層SWを形成する。また、コンタクトホールCCH´´の内部に、犠牲層CCAを形成する。この工程は、例えば、CVD等によって行う。
次に、第1実施形態に係る半導体記憶装置の製造工程のうち、図22~図29を参照して説明した工程を行う。これにより、図73に示す様な構成が形成される。
次に、図74に示す様に、犠牲層CCAを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図75に示す様に、絶縁層SWのうち、コンタクトホールCCH´´の底面に形成された部分を除去する。また、絶縁層101を1層除去して、導電層110´の上面を露出させる。この工程は、例えば、RIE等によって行う。
次に、例えば図58に示す様に、コンタクトホールCCH´´の内部に、コンタクト電極CCを形成する。この工程は、例えば、CVD等によって行う。
その後、配線等を形成することにより、第4実施形態に係る半導体記憶装置が形成される。
[効果]
第4実施形態に係る半導体記憶装置によれば、第1実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
第4実施形態に係る半導体記憶装置によれば、第1実施形態に係る半導体記憶装置と同様に、上記中空構造を好適に支持しつつ、上述した様な段差の発生を抑制可能である。
また、第4実施形態に係る半導体記憶装置は、第2実施形態に係る半導体記憶装置と同様に、第1実施形態に係る半導体製造装置と比較して、複数のビアホールHRHを、均一に形成することが容易である。
また、第4実施形態に係る半導体記憶装置は、第3実施形態に係る半導体記憶装置と同様に、第2実施形態に係る半導体製造装置と比較して、容易に製造可能な場合がある。
また、第3実施形態に係る半導体記憶装置の製造工程では、図43、図45、図47、図49、図51及び図53を参照して説明した工程において、コンタクトホールCCH´´の底面に、犠牲層110Aの上面を露出させる。この様な工程では、犠牲層110Aを、エッチングストッパとして用いる。
ここで、半導体記憶装置の高集積化に伴い、犠牲層110AのZ方向における厚みは、小さくなりつつある。この様な状態で、犠牲層110Aをエッチングストッパとして用いる場合、図43~図53を参照して説明した工程において、犠牲層110AのZ方向における厚みが、更に小さくなってしまう場合がある。この様な場合、例えば図27を参照して説明した工程において、犠牲層110Aを好適に除去出来ない場合がある。また、図28を参照して説明した工程において、導電層110´を好適に形成出来ない場合がある。
ここで、犠牲層110AのZ方向における厚みが小さくなってしまうことを防ぐためには、犠牲層110Aではなく、絶縁層101をエッチングストッパとして用いることが考えられる。しかしながら、第3実施形態に係る半導体記憶装置の製造工程では、図43を参照して説明した工程において、最上層の犠牲層110Aの上面が露出してしまう。
そこで、第4実施形態に係る半導体記憶装置の製造方法においては、図59を参照して説明した工程において、図8及び図9に示す構造の上面に、絶縁層101、絶縁層105及び絶縁層101を形成している。また、図61を参照して説明した工程において、まず、最上層の絶縁層101の一部を除去し、絶縁層105の上面を露出させている。また、絶縁層105の一部を除去して、その直下の絶縁層101の上面を露出させている。また、図62~図71を参照して説明した工程においては、犠牲層110Aではなく、絶縁層101をエッチングストッパとして用いている。
この様な方法によれば、犠牲層110Aをエッチングストッパとして使用しないため、犠牲層110AのZ方向における厚みが小さくなってしまうことを、抑制可能である。これにより、図27を参照して説明した工程において、犠牲層110Aを好適に除去することが可能である。また、図28を参照して説明した工程において、導電層110´を好適に形成することが可能である。従って、第4実施形態に係る半導体記憶装置は、第3実施形態に係る半導体記憶装置と比較して、容易に製造可能な場合がある。
[その他]
以上、第1実施形態~第4実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成は例示に過ぎず、具体的な構成は適宜調整可能である。
以上、第1実施形態~第4実施形態に係る半導体記憶装置について説明した。しかしながら、以上において説明した構成は例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図40の例では、X方向に隣り合う2つのCCの間に、Y方向に並ぶ2つの支持構造HRMが設けられている。また、Y方向に隣り合う2つのCCの間に、X方向に並ぶ2つの支持構造HRMが設けられている。
一方、図76の例では、X方向に隣り合う2つのCCの間に、X方向及びY方向に並ぶ4つの支持構造HRMが設けられている。また、Y方向に隣り合う2つのCCの間に、X方向及びY方向に並ぶ4つの支持構造HRMが設けられている。
また、例えば、図77の例では、X方向に隣り合う2つのCCの間に、Y方向に並ぶ3つの支持構造HRが設けられている。また、Y方向に隣り合う2つのCCの間に、X方向に並ぶ3つの支持構造HRMが設けられている。
また、例えば、図2には、Y方向に連続して並ぶ複数の(図2の例では8つの)支持構造HRMを例示している。また、X方向に連続して並ぶ複数の支持構造HRMを例示している。この様な構成では、フックアップ領域RHUに設けられた支持構造HRのうちの約67%が、支持構造HRMとなる。
一方、図78には、Y方向に交互に並ぶ複数の支持構造HRMと、複数の支持構造HRSと、を例示している。図78の例では、Y方向に並ぶ10の支持構造領域HRRのうち、Y方向の一方側(例えば、Y方向負側)から数えて3番目及び5番目の支持構造領域HRRが、支持構造HRSのかわりに支持構造HRMを備える。また、Y方向の一方側から数えて7番目の支持構造領域HRRに含まれる複数の支持構造HRのうち、X方向の一方側(例えば、X方向負側)から数えて3n+1番目(nは0以上の整数)の支持構造HRが支持構造HRSであり、3n+2番目及び3n+3番目の支持構造HRが支持構造HRMである。この様な構成では、フックアップ領域RHUに設けられた支持構造HRのうちの約50%が、支持構造HRMとなる。
また、図79には、X方向に交互に並ぶ複数の支持構造HRMと、複数の支持構造HRSと、を例示している。図79の例では、Y方向に並ぶ10の支持構造領域HRRのうち、Y方向の一方側から数えて4番目及び7番目の支持構造領域HRRが、X方向に交互に並ぶ複数の支持構造HRM,HRSを備える。この様な構成では、フックアップ領域RHUに設けられた支持構造HRのうちの50%が、支持構造HRMとなる。
また、図80の例では、Y方向に並ぶ10の支持構造領域HRRのうち、Y方向の一方側から数えて4番目及び7番目の支持構造HRのうち、X方向の一方側から数えて3n+1番目(nは0以上の整数)の支持構造HRが支持構造HRMであり、3n+2番目及び3n+3番目の支持構造HRが支持構造HRSである。また、それ以外の支持構造領域HRRが、X方向に並ぶ複数の支持構造HRSを含む。この様な構成では、フックアップ領域RHUに設けられた支持構造HRのうちの約11%が、支持構造HRMとなる。
また、図81の例では、Y方向に並ぶ3つのコンタクト電極CCのうち、Y方向の一方側から数えて1番目及び3番目のコンタクト電極CCのXY平面における中心位置が、各導電層110のテラス領域のXY平面における中心位置よりもY方向正側に設けられている。また、Y方向の一方側から数えて2番目のコンタクト電極CCのXY平面における中心位置が、各導電層110のテラス領域のXY平面における中心位置よりもY方向負側に設けられている。尚、ここで言うテラス領域とは、導電層110上面のうち、上方から見て他の導電層110と重ならない領域を意味する。
また、図81の例では、Y方向の一方側から数えて1番目、3番目、5番目、9番目及び10番目の支持構造領域HRRが、X方向に並ぶ複数の支持構造HRSを含む。また、Y方向の一方側から数えて2番目、及び、6番目~8番目の支持構造領域HRRが、X方向に並ぶ複数の支持構造HRMを含む。また、Y方向の一方側から数えて4番目の支持構造HRのうち、X方向の一方側から数えて3n+1番目の支持構造HRが支持構造HRMであり、3n+2番目及び3n+3番目の支持構造HRが支持構造HRSである。この様な構成では、フックアップ領域RHUに設けられた支持構造HRのうちの約39%が、支持構造HRMとなる。
[その他]
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
100…半導体基板、101…絶縁層、110…導電層、120…半導体層、130…ゲート絶縁層、131…トンネル絶縁層、132…電荷蓄積層、133…ブロック絶縁層、134…高誘電率絶縁層、CC…コンタクト電極、HR,HRM,HRS…支持構造。
Claims (8)
- 第1方向に並ぶ第1領域及び第2領域を備える基板と、
前記基板の表面と交差する第2方向に並び、前記第1領域及び前記第2領域にわたって前記第1方向に延伸する複数の第1導電層と、
前記第1領域に設けられ、前記第2方向に延伸し、前記複数の第1導電層と対向する第1半導体層と、
前記複数の第1導電層及び前記第1半導体層の間に設けられた電荷蓄積層と、
前記第2領域に設けられ、前記第2方向に延伸し、前記複数の第1導電層のうちの一つに接続されたコンタクト電極と、
前記第2領域に設けられ、前記第2方向に延伸し、前記複数の第1導電層によって外周面が囲われた複数の第1構造及び複数の第2構造と
を備え、
前記第1構造は、
前記第2方向に延伸し、前記複数の第1導電層に対向し、前記第1半導体層と共通の半導体材料を含む第2半導体層と、
前記複数の第1導電層及び前記第2半導体層の間に設けられ、前記電荷蓄積層と共通の絶縁材料を含む第1絶縁層と
を含み、
前記第2構造は、前記半導体材料及び前記絶縁材料を含まない
半導体記憶装置。 - 前記半導体材料は、多結晶シリコン(Si)であり、
前記絶縁材料は、窒化シリコン(SiN)である
請求項1記載の半導体記憶装置。 - 前記第2領域は、
前記第1方向及び前記第2方向と交差する第3方向において、前記複数の第1導電層の一方側の端部からの距離が第1の距離よりも小さい第3領域と、
前記第3方向において、前記複数の第1導電層の他方側の端部からの距離が前記第1の距離よりも小さい第4領域と、
前記第3領域及び前記第4領域の間に設けられた第5領域と
を備え、
前記複数の第1構造は前記第5領域に設けられ、
前記複数の第2構造の少なくとも一部は前記第3領域に設けられ、
前記複数の第2構造の少なくとも一部は前記第4領域に設けられている
請求項1又は2記載の半導体記憶装置。 - 前記複数の第2構造の少なくとも一部は、前記コンタクト電極に接する
請求項1~3のいずれか1項記載の半導体記憶装置。 - 前記第2領域に設けられた前記複数の第1構造及び前記複数の第2構造のうちの30%以上が、前記第1構造である
請求項1~4のいずれか1項記載の半導体記憶装置。 - 第1方向に並ぶ第1領域及び第2領域を備える基板と、
前記基板の表面と交差する第2方向に並び、前記第1領域及び前記第2領域にわたって前記第1方向に延伸する複数の第1導電層と、
前記第1領域に設けられ、前記第2方向に延伸し、前記複数の第1導電層と対向する第1半導体層と、
前記複数の第1導電層及び前記第1半導体層の間に設けられた電荷蓄積層と、
前記第2領域に設けられ、前記第2方向に延伸し、前記複数の第1導電層のうちの一つに接続されたコンタクト電極と、
前記第2領域に設けられ、前記コンタクト電極の外周面を囲う金属酸化膜と
を備える半導体記憶装置。 - 前記コンタクト電極の外周面は、前記複数の第1導電層の少なくとも一部によって囲われている
請求項6記載の半導体記憶装置。 - 前記金属酸化膜は、アルミニウム(Al)、チタン(Ti)、ハフニウム(Hf)及びジルコニウム(Zr)の少なくとも一つを含む
請求項6又は7記載の半導体記憶装置。
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