JP2023045151A - 半導体記憶装置 - Google Patents
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Abstract
【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、第1導電層及び第2導電層を含む第1配線層と、基板と第1配線層との間に設けられた第2配線層と、基板と第2配線層との間に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、基板の表面と交差する第1方向に並ぶ複数の第3導電層と、第1方向に延伸し複数の第3導電層と対向する半導体層と、複数の第3導電層と半導体層との間に設けられた電荷蓄積層とを備える。第2配線層は、半導体層の第1方向における一端部に接続された第4導電層と、第1導電層に対向し第2導電層に電気的に接続された第5導電層とを備える。【選択図】図16
Description
本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第1方向に並ぶ複数の導電層と、第1方向に延伸し複数の導電層と対向する半導体層と、複数の導電層と半導体層との間に設けられた電荷蓄積層と、を備える半導体記憶装置が知られている。
高速に動作する半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、第1導電層及び第2導電層を含む第1配線層と、基板と第1配線層との間に設けられた第2配線層と、基板と第2配線層との間に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、基板の表面と交差する第1方向に並ぶ複数の第3導電層と、第1方向に延伸し複数の第3導電層と対向する半導体層と、複数の第3導電層と半導体層との間に設けられた電荷蓄積層とを備える。第2配線層は、半導体層の第1方向における一端部に接続された第4導電層と、第1導電層に対向し第2導電層に電気的に接続された第5導電層とを備える。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ(メモリチップ)を意味する事もあるし、メモリカード、SSD等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第1の構成が第2の構成及び第3の構成の「間に接続されている」と言った場合、第1の構成、第2の構成及び第3の構成が直列に接続され、且つ、第2の構成が第1の構成を介して第3の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が2つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が2つの配線の間の電流経路に設けられており、このトランジスタ等がON状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をX方向、基板の上面に対して平行で、X方向と垂直な方向をY方向、基板の上面に対して垂直な方向をZ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第1方向、この所定の面に沿って第1方向と交差する方向を第2方向、この所定の面と交差する方向を第3方向と呼ぶことがある。これら第1方向、第2方向及び第3方向は、X方向、Y方向及びZ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Z方向に沿って基板から離れる向きを上と、Z方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、X方向又はY方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、SEM(Scanning electron microscopy)やTEM(Transmission electron microscopy)等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
[第1実施形態]
[メモリシステム10]
図1は、第1実施形態に係るメモリシステム10の構成を示す模式的なブロック図である。
[メモリシステム10]
図1は、第1実施形態に係るメモリシステム10の構成を示す模式的なブロック図である。
メモリシステム10は、ホストコンピュータ20から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を実行する。メモリシステム10は、例えば、メモリカード、SSD又はその他のユーザデータを記憶可能なシステムである。メモリシステム10は、ユーザデータを記憶する複数のメモリダイMDと、これら複数のメモリダイMD及びホストコンピュータ20に接続されるコントローラダイCDと、を備える。コントローラダイCDは、例えば、プロセッサ、RAM等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出/訂正、ガベージコレクション(コンパクション)、ウェアレベリング等の処理を実行する。
図2は、本実施形態に係るメモリシステム10の構成例を示す模式的な側面図である。図3は、同構成例を示す模式的な平面図である。説明の都合上、図2及び図3では一部の構成を省略する。
図2に示す様に、本実施形態に係るメモリシステム10は、実装基板MSBと、実装基板MSBに積層された複数のメモリダイMDと、メモリダイMDに積層されたコントローラダイCDと、を備える。実装基板MSBの上面のうち、Y方向の端部の領域にはパッド電極Pが設けられ、その他の一部の領域は接着剤等を介してメモリダイMDの下面に接着されている。メモリダイMDの上面のうち、Y方向の端部の領域にはパッド電極Pが設けられ、その他の領域は接着剤等を介して他のメモリダイMD又はコントローラダイCDの下面に接着されている。コントローラダイCDの上面のうち、Y方向の端部の領域にはパッド電極Pが設けられている。
図3に示す様に、実装基板MSB、複数のメモリダイMD、及び、コントローラダイCDは、それぞれ、X方向に並ぶ複数のパッド電極Pを備えている。実装基板MSB、複数のメモリダイMD、及び、コントローラダイCDに設けられた複数のパッド電極Pは、それぞれ、ボンディングワイヤBを介してお互いに接続されている。
尚、図2及び図3に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図2及び図3に示す例では、複数のメモリダイMD上にコントローラダイCDが積層され、これらの構成がボンディングワイヤBによって接続されている。この様な構成では、複数のメモリダイMD及びコントローラダイCDが一つのパッケージ内に含まれる。しかしながら、コントローラダイCDは、メモリダイMDとは別のパッケージに含まれていても良い。また、複数のメモリダイMD及びコントローラダイCDは、ボンディングワイヤBではなく、貫通電極等を介してお互いに接続されていても良い。
[メモリダイMDの回路構成]
図4は、第1実施形態に係るメモリダイMDの構成を示す模式的なブロック図である。図5は、メモリダイMDの一部の構成を示す模式的な回路図である。図6及び図7は、後述する電圧生成回路の一部の構成を示す模式的な回路図である。図8は、後述する入出力制御回路I/Oの一部の構成を示す模式的な回路図である。説明の都合上、図4~図8では一部の構成を省略する。
図4は、第1実施形態に係るメモリダイMDの構成を示す模式的なブロック図である。図5は、メモリダイMDの一部の構成を示す模式的な回路図である。図6及び図7は、後述する電圧生成回路の一部の構成を示す模式的な回路図である。図8は、後述する入出力制御回路I/Oの一部の構成を示す模式的な回路図である。説明の都合上、図4~図8では一部の構成を省略する。
尚、図4には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号(正論理信号)に対応する制御端子として表される場合と、ローアクティブ信号(負論理信号)に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図4において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン(上線)を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ(“/”)を含んでいる。尚、図4の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
図4に示す様に、メモリダイMDは、ユーザデータを記憶するメモリセルアレイMCA0,MCA1と、メモリセルアレイMCA0,MCA1に接続された周辺回路PCと、を備える。尚、以下の説明においては、メモリセルアレイMCA0,MCA1を、メモリセルアレイMCAと呼ぶ場合がある。
[メモリセルアレイMCAの回路構成]
メモリセルアレイMCAは、図5に示す様に、複数のメモリブロックBLKを備える。これら複数のメモリブロックBLKは、それぞれ、複数のストリングユニットSUを備える。これら複数のストリングユニットSUは、それぞれ、複数のメモリストリングMSを備える。これら複数のメモリストリングMSの一端は、それぞれ、ビット線BLを介して周辺回路PCに接続される。また、これら複数のメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路PCに接続される。
メモリセルアレイMCAは、図5に示す様に、複数のメモリブロックBLKを備える。これら複数のメモリブロックBLKは、それぞれ、複数のストリングユニットSUを備える。これら複数のストリングユニットSUは、それぞれ、複数のメモリストリングMSを備える。これら複数のメモリストリングMSの一端は、それぞれ、ビット線BLを介して周辺回路PCに接続される。また、これら複数のメモリストリングMSの他端は、それぞれ、共通のソース線SLを介して周辺回路PCに接続される。
メモリストリングMSは、ビット線BL及びソース線SLの間に直列に接続されたドレイン側選択トランジスタSTD、複数のメモリセルMC(メモリセルトランジスタ)、及び、ソース側選択トランジスタSTSを備える。以下、ドレイン側選択トランジスタSTD、及び、ソース側選択トランジスタSTSを、単に選択トランジスタ(STD、STS)と呼ぶ事がある。
メモリセルMCは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルMCのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルMCは、通常、1ビット又は複数ビットのユーザデータを記憶する。尚、1のメモリストリングMSに対応する複数のメモリセルMCのゲート電極には、それぞれ、ワード線WLが接続される。これらワード線WLは、それぞれ、1のメモリブロックBLK中の全てのメモリストリングMSに共通に接続される。
選択トランジスタ(STD、STS)は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ(STD、STS)のゲート電極には、それぞれ、ドレイン側選択ゲート線SGD、及び、ソース側選択ゲート線SGSが接続される。ドレイン側選択ゲート線SGDは、ストリングユニットSUに対応して設けられ、1のストリングユニットSU中の全てのメモリストリングMSに共通に接続される。ソース側選択ゲート線SGSは、メモリブロックBLK中の全てのメモリストリングMSに共通に接続される。以下、ドレイン側選択ゲート線SGD、及び、ソース側選択ゲート線SGSを、単に選択ゲート線(SGD、SGS)と呼ぶ事がある。
[周辺回路PCの回路構成]
周辺回路PCは、例えば図4に示す様に、メモリセルアレイMCA0,MCA1にそれぞれ接続されたロウデコーダRD0,RD1と、センスアンプSA0,SA1と、を備える。また、周辺回路PCは、電圧生成回路VGと、シーケンサSQCと、を備える。また、周辺回路PCは、入出力制御回路I/Oと、論理回路CTRと、アドレスレジスタADRと、コマンドレジスタCMRと、ステータスレジスタSTRと、を備える。尚、以下の説明においては、ロウデコーダRD0,RD1を、ロウデコーダRDと呼び、センスアンプSA0,SA1を、センスアンプSAと呼ぶ場合がある。
周辺回路PCは、例えば図4に示す様に、メモリセルアレイMCA0,MCA1にそれぞれ接続されたロウデコーダRD0,RD1と、センスアンプSA0,SA1と、を備える。また、周辺回路PCは、電圧生成回路VGと、シーケンサSQCと、を備える。また、周辺回路PCは、入出力制御回路I/Oと、論理回路CTRと、アドレスレジスタADRと、コマンドレジスタCMRと、ステータスレジスタSTRと、を備える。尚、以下の説明においては、ロウデコーダRD0,RD1を、ロウデコーダRDと呼び、センスアンプSA0,SA1を、センスアンプSAと呼ぶ場合がある。
[ロウデコーダRDの構成]
ロウデコーダRDは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタADRに保持されたロウアドレスRAをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスRAに対応するワード線WL及び選択ゲート線(SGD、SGS)を、対応する電圧供給線と導通させる。
ロウデコーダRDは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタADRに保持されたロウアドレスRAをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスRAに対応するワード線WL及び選択ゲート線(SGD、SGS)を、対応する電圧供給線と導通させる。
[センスアンプSAの構成]
センスアンプSA0,SA1(図4)は、それぞれセンスアンプモジュールSAM0,SAM1と、キャッシュメモリCM0,CM1(データレジスタ)と、を備える。キャッシュメモリCM0,CM1は、それぞれラッチ回路XDL0,XDL1を備える。
センスアンプSA0,SA1(図4)は、それぞれセンスアンプモジュールSAM0,SAM1と、キャッシュメモリCM0,CM1(データレジスタ)と、を備える。キャッシュメモリCM0,CM1は、それぞれラッチ回路XDL0,XDL1を備える。
尚、以下の説明においては、センスアンプモジュールSAM0,SAM1を、センスアンプモジュールSAMと呼び、キャッシュメモリCM0,CM1を、キャッシュメモリCMと呼び、ラッチ回路XDL0,XDL1を、ラッチ回路XDLと呼ぶ場合がある。
複数のラッチ回路XDLは、それぞれセンスアンプモジュールSAM内のラッチ回路に接続される。ラッチ回路XDLには、例えば、メモリセルMCに書き込まれるユーザデータ又はメモリセルMCから読み出されたユーザデータが格納される。
キャッシュメモリCMには、例えば、カラムデコーダが接続される。カラムデコーダは、アドレスレジスタADR(図4)に格納されたカラムアドレスCAをデコードし、カラムアドレスCAに対応するラッチ回路XDLを選択する。
尚、これら複数のラッチ回路XDLに含まれるユーザデータDatは、書込動作の際に、センスアンプモジュールSAM内のラッチ回路に順次転送される。また、センスアンプモジュールSAM内のラッチ回路に含まれるユーザデータDatは、読出動作の際に、ラッチ回路XDLに順次転送される。また、ラッチ回路XDLに含まれるユーザデータDatは、データアウト動作の際に、入出力制御回路I/Oに順次転送される。
[電圧生成回路VGの構成]
電圧生成回路VG(図4)は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路32(図6)等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧VCC及び接地電圧VSS(図4)が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図2、図3を参照して説明したパッド電極Pに接続されている。電圧生成回路VGは、例えば、シーケンサSQCからの制御信号に従って、メモリセルアレイMCAに対する読出動作、書込動作及び消去動作に際してビット線BL、ソース線SL、ワード線WL、及び、選択ゲート線(SGD、SGS)に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサSQCからの制御信号に従って適宜調整される。
電圧生成回路VG(図4)は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路32(図6)等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧VCC及び接地電圧VSS(図4)が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図2、図3を参照して説明したパッド電極Pに接続されている。電圧生成回路VGは、例えば、シーケンサSQCからの制御信号に従って、メモリセルアレイMCAに対する読出動作、書込動作及び消去動作に際してビット線BL、ソース線SL、ワード線WL、及び、選択ゲート線(SGD、SGS)に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサSQCからの制御信号に従って適宜調整される。
チャージポンプ回路32は、例えば図6に示す様に、電圧出力回路32aと、分圧回路32bと、コンパレータ32cと、を備える。分圧回路32bは、電圧供給線LVGに接続される。コンパレータ32cは、分圧回路32bから出力される電圧VOUT´と参照電圧VREFとの大小関係に応じて、電圧出力回路32aにフィードバック信号FBを出力する。
電圧出力回路32aは、図7に示す様に、複数のトランジスタ32a2a,32a2bを備える。複数のトランジスタ32a2a,32a2bは、電圧供給線LVG及び電圧供給線LPの間に交互に接続される。図示の電圧供給線LPには、電源電圧VCCが供給される。直列に接続された複数のトランジスタ32a2a,32a2bのゲート電極は、それぞれのドレイン電極及び容量素子CP32a3に接続される。また、電圧出力回路32aは、AND回路32a4と、レベルシフタ32a5aと、レベルシフタ32a5bと、を備える。AND回路32a4は、クロック信号CLK及びフィードバック信号FBの論理和を出力する。レベルシフタ32a5aは、AND回路32a4の出力信号を昇圧して出力する。レベルシフタ32a5aの出力端子は、容量素子CP32a3を介してトランジスタ32a2aのゲート電極に接続される。レベルシフタ32a5bは、AND回路32a4の出力信号の反転信号を昇圧して出力する。レベルシフタ32a5bの出力端子は、容量素子CP32a3を介してトランジスタ32a2bのゲート電極に接続される。
フィードバック信号FBが“H”状態である場合、AND回路32a4からは、クロック信号CLKが出力される。これに伴い、電圧供給線31から電圧供給線LPに電子が移送され、電圧供給線31の電圧が増大する。一方、フィードバック信号FBが“L”状態である場合、AND回路32a4からは、クロック信号CLKが出力されない。従って、電圧供給線31の電圧は増大しない。
分圧回路32bは、図6に示す様に、抵抗素子32b2と、可変抵抗素子32b4と、を備える。抵抗素子32b2は、電圧供給線LVG及び分圧端子32b1の間に接続される。可変抵抗素子32b4は、分圧端子32b1及び電圧供給線LPの間に直列に接続される。この電圧供給線LPには、接地電圧VSSが供給される。可変抵抗素子32b4の抵抗値は、動作電圧制御信号VCTRLに応じて調整可能である。従って、分圧端子32b1の電圧VOUT´の大きさは、動作電圧制御信号VCTRLに応じて調整可能である。
コンパレータ32cは、図6に示す様に、フィードバック信号FBを出力する。フィードバック信号FBは、例えば、分圧端子32b1の電圧VOUT´が参照電圧VREFより大きい場合に“L”状態となる。また、フィードバック信号FBは、例えば、電圧VOUT´が参照電圧VREFより小さい場合に“H”状態となる。
[シーケンサSQCの構成]
シーケンサSQC(図4)は、コマンドレジスタCMRに格納されたコマンドデータCmdに従い、ロウデコーダRD0,RD1、センスアンプモジュールSAM0,SAM1、及び、電圧生成回路VGに内部制御号を出力する。また、シーケンサSQCは、メモリダイMDの状態を示すステータスデータSttを、適宜ステータスレジスタSTRに出力する。
シーケンサSQC(図4)は、コマンドレジスタCMRに格納されたコマンドデータCmdに従い、ロウデコーダRD0,RD1、センスアンプモジュールSAM0,SAM1、及び、電圧生成回路VGに内部制御号を出力する。また、シーケンサSQCは、メモリダイMDの状態を示すステータスデータSttを、適宜ステータスレジスタSTRに出力する。
また、シーケンサSQCは、レディ/ビジー信号を生成し、端子RY//BYに出力する。端子RY//BYが“L”状態の期間(ビジー期間)では、メモリダイMDへのアクセスが基本的には禁止される。また、端子RY//BYが“H”状態の期間(レディ期間)においては、メモリダイMDへのアクセスが許可される。尚、端子RY//BYは、例えば、図2、図3を参照して説明したパッド電極Pによって実現される。
[アドレスレジスタADRの構成]
アドレスレジスタADRは、図4に示す様に、入出力制御回路I/Oに接続され、入出力制御回路I/Oから入力されたアドレスデータAddを格納する。アドレスレジスタADRは、例えば、8ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータAddを保持する。
アドレスレジスタADRは、図4に示す様に、入出力制御回路I/Oに接続され、入出力制御回路I/Oから入力されたアドレスデータAddを格納する。アドレスレジスタADRは、例えば、8ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータAddを保持する。
尚、アドレスデータAddは、例えば、カラムアドレスCA(図4)及びロウアドレスRA(図4)を含む。ロウアドレスRAは、例えば、メモリブロックBLK(図5)を特定するブロックアドレスと、ストリングユニットSU及びワード線WLを特定するページアドレスと、メモリセルアレイMCA(プレーン)を特定するプレーンアドレスと、メモリダイMDを特定するチップアドレスと、を含む。
[コマンドレジスタCMRの構成]
コマンドレジスタCMRは、入出力制御回路I/Oに接続され、入出力制御回路I/Oから入力されたコマンドデータCmdを格納する。コマンドレジスタCMRは、例えば、8ビットのレジスタ列を、少なくとも1セット備える。コマンドレジスタCMRにコマンドデータCmdが格納されると、シーケンサSQCに制御信号が送信される。
コマンドレジスタCMRは、入出力制御回路I/Oに接続され、入出力制御回路I/Oから入力されたコマンドデータCmdを格納する。コマンドレジスタCMRは、例えば、8ビットのレジスタ列を、少なくとも1セット備える。コマンドレジスタCMRにコマンドデータCmdが格納されると、シーケンサSQCに制御信号が送信される。
[ステータスレジスタSTRの構成]
ステータスレジスタSTRは、入出力制御回路I/Oに接続され、入出力制御回路I/Oへ出力するステータスデータSttを格納する。ステータスレジスタSTRは、例えば、8ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータSttを保持する。また、レジスタ列は、例えば、メモリセルアレイMCA0,MCA1のレディ/ビジー情報を保持する。
ステータスレジスタSTRは、入出力制御回路I/Oに接続され、入出力制御回路I/Oへ出力するステータスデータSttを格納する。ステータスレジスタSTRは、例えば、8ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータSttを保持する。また、レジスタ列は、例えば、メモリセルアレイMCA0,MCA1のレディ/ビジー情報を保持する。
[入出力制御回路I/Oの構成]
入出力制御回路I/O(図4)は、データ信号入出力端子DQn(nは0~7の自然数)と、データストローブ信号入出力端子DQS,/DQSと、データ信号入出力端子DQnに接続されたシフトレジスタと、シフトレジスタに接続されたバッファ回路と、電源端子VCCQ,VCC,VSSと、を備える。
入出力制御回路I/O(図4)は、データ信号入出力端子DQn(nは0~7の自然数)と、データストローブ信号入出力端子DQS,/DQSと、データ信号入出力端子DQnに接続されたシフトレジスタと、シフトレジスタに接続されたバッファ回路と、電源端子VCCQ,VCC,VSSと、を備える。
データ信号入出力端子DQn、及び、データストローブ信号入出力端子DQS,/DQSの各々は、例えば、図2、図3を参照して説明したパッド電極Pによって実現される。データ信号入出力端子DQnを介して入力されたデータは、論理回路CTRからの内部制御信号に応じて、バッファ回路から、キャッシュメモリCM、アドレスレジスタADR又はコマンドレジスタCMRに入力される。また、データ信号入出力端子DQnを介して出力されるデータは、論理回路CTRからの内部制御信号に応じて、キャッシュメモリCM又はステータスレジスタSTRからバッファ回路に入力される。
データストローブ信号入出力端子DQS,/DQSを介して入力された信号(例えば、データストローブ信号及びその相補信号)は、データ信号入出力端子DQnを介したデータの入力に際して用いられる。データ信号入出力端子DQn(nは0~7の自然数)を介して入力されたデータは、データストローブ信号入出力端子DQSの電圧の立ち上がりエッジ(入力信号の切り換え)及びデータストローブ信号入出力端子/DQSの電圧の立ち下がりエッジ(入力信号の切り換え)のタイミング、並びに、データストローブ信号入出力端子DQSの電圧の立ち下がりエッジ(入力信号の切り換え)及びデータストローブ信号入出力端子/DQSの電圧の立ち上がりエッジ(入力信号の切り換え)のタイミングで、入出力制御回路I/O内のシフトレジスタ内に取り込まれる。
電源端子VCCQ,VCC,VSSは、例えば、図2、図3を参照して説明したパッド電極Pによって実現される。電源端子VCCQ及び電源端子VSSは、図8に示す様に、入出力制御回路I/O(図4)に含まれるシフトレジスタ等に接続される。電源端子VCCQと電源端子VSSとの間には、容量素子CPbpが接続されている。容量素子CPbpは、電源端子VCCQと電源端子VSSとの間の電圧である電源電圧を高速動作時においても安定化させる、いわゆるバイパスコンデンサとして機能する。
[論理回路CTRの構成]
論理回路CTR(図4)は、複数の外部制御端子/CE,CLE,ALE,/WE,/RE,REと、これら複数の外部制御端子/CE,CLE,ALE,/WE,/RE,REに接続された論理回路と、を備える。論理回路CTRは、外部制御端子/CE,CLE,ALE,/WE,/RE,REを介してコントローラダイCDから外部制御信号を受信し、これに応じて入出力制御回路I/Oに内部制御信号を出力する。
論理回路CTR(図4)は、複数の外部制御端子/CE,CLE,ALE,/WE,/RE,REと、これら複数の外部制御端子/CE,CLE,ALE,/WE,/RE,REに接続された論理回路と、を備える。論理回路CTRは、外部制御端子/CE,CLE,ALE,/WE,/RE,REを介してコントローラダイCDから外部制御信号を受信し、これに応じて入出力制御回路I/Oに内部制御信号を出力する。
尚、外部制御端子/CE,CLE,ALE,/WE,/RE,REの各々は、例えば、図2、図3を参照して説明したパッド電極Pによって実現される。
[メモリダイMDの構造]
図9は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図9に示す通り、メモリダイMDは、メモリセルアレイ側のチップCMと、周辺回路側のチップCPと、を備える。
図9は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図9に示す通り、メモリダイMDは、メモリセルアレイ側のチップCMと、周辺回路側のチップCPと、を備える。
チップCMの上面には、複数の外部パッド電極PXが設けられている。また、チップCMの下面には、複数の第1貼合電極PI1が設けられている。また、チップCPの上面には、複数の第2貼合電極PI2が設けられている。以下、チップCMについては、複数の第1貼合電極PI1が設けられる面を表面と呼び、複数の外部パッド電極PXが設けられる面を裏面と呼ぶ。また、チップCPについては、複数の第2貼合電極PI2が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップCPの表面はチップCPの裏面よりも上方に設けられ、チップCMの裏面はチップCMの表面よりも上方に設けられる。
チップCM及びチップCPは、チップCMの表面とチップCPの表面とが対向するよう配置される。複数の第1貼合電極PI1は、複数の第2貼合電極PI2にそれぞれ対応して設けられ、複数の第2貼合電極PI2に貼合可能な位置に配置される。第1貼合電極PI1と第2貼合電極PI2とは、チップCMとチップCPとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。外部パッド電極PXは、図2及び図3を参照して説明したパッド電極Pとして機能する。
尚、図9の例において、チップCMの角部a1、a2、a3、a4は、それぞれ、チップCPの角部b1、b2、b3、b4と対応する。
図10は、チップCMの構成例を示す模式的な底面図である。図10右下の点線で囲まれた部分は、複数の第1貼合電極PI1が設けられたチップCMの表面よりも内部の構造を示す。図11は、チップCPの構成例を示す模式的な平面図である。図11の左下の点線で囲まれた部分は、複数の第2貼合電極PI2が設けられたチップCPの表面よりも内部の構造を示す。図12は、図10のA1-A1´線及び図11のB1-B1´線に対応する模式的な断面図である。図13は、図10のA2-A2´線及び図11のB2-B2´線に対応する模式的な断面図である。図12及び図13は、図10、図11に示す構造を各線に沿って切断し、矢印の方向に見た場合の断面を示す。
[チップCMの構造]
チップCMは、例えば図10に示す様に、X及びY方向に並ぶ4つのメモリプレーンMPを備える。メモリプレーンMPは、上記メモリセルアレイMCAが設けられるメモリセルアレイ領域RMCAと、メモリセルアレイ領域RMCAのX方向の一端側及び他端側に設けられたフックアップ領域RHUと、を備える。また、チップCMは、4つのメモリプレーンMPよりもY方向の一端側に設けられた周辺領域RPを備える。
チップCMは、例えば図10に示す様に、X及びY方向に並ぶ4つのメモリプレーンMPを備える。メモリプレーンMPは、上記メモリセルアレイMCAが設けられるメモリセルアレイ領域RMCAと、メモリセルアレイ領域RMCAのX方向の一端側及び他端側に設けられたフックアップ領域RHUと、を備える。また、チップCMは、4つのメモリプレーンMPよりもY方向の一端側に設けられた周辺領域RPを備える。
チップCMは、例えば図12及び図13に示す様に、基体層LSBと、基体層LSBの下方に設けられたメモリセルアレイ層LMCAと、メモリセルアレイ層LMCAの下方に設けられた複数の配線層M0,M1,M2と、を備える。
[チップCMの基体層LSBの構造]
例えば図13に示す様に、基体層LSBは、チップCMの裏面に設けられた絶縁層183と、絶縁層183の下方に設けられた配線層LMAと、配線層LMAの下方に設けられた絶縁層182と、絶縁層182の下方に設けられた絶縁層181と、絶縁層181の下方に設けられた配線層LBSLと、を備える。
例えば図13に示す様に、基体層LSBは、チップCMの裏面に設けられた絶縁層183と、絶縁層183の下方に設けられた配線層LMAと、配線層LMAの下方に設けられた絶縁層182と、絶縁層182の下方に設けられた絶縁層181と、絶縁層181の下方に設けられた配線層LBSLと、を備える。
絶縁層183は、例えば、ポリイミド等のパッシベーション膜、窒化シリコン(Si3N4)、酸化シリコン(SiO2)等からなる絶縁層である。
配線層LMAは、例えばアルミニウム(Al)等の導電性材料を含む配線層である。配線層LMAは、メモリセルアレイ領域RMCAに設けられた導電層MA10と、周辺領域RPに設けられた導電層MA20及び導電層MA30と、を含む。
導電層MA30の一部は、絶縁層183に設けられた開口TVを介して、メモリダイMDの外部に露出している。この部分は、外部パッド電極PXとして機能する。また、導電層MA30の一部は、絶縁層182の一部に設けられた開口を介して、絶縁層181の上面に接している。この部分は、後述するコンタクトCC30を介して、チップCP中の構成に電気的に接続されている。以下、この部分を、開口構造VAと呼ぶ場合がある。
尚、図示は省略するものの、導電層MA20の一部も、絶縁層183に設けられた開口TVを介して、メモリダイMDの外部に露出している。この部分は、外部パッド電極PXとして機能する。また、導電層MA20も、導電層MA30と同様に開口構造VAを備えており、この開口構造VAに接続されたコンタクトCC30を介して、チップCP中の構成に電気的に接続されている。
絶縁層182は、例えば、窒化シリコン(Si3N4)、酸化シリコン(SiO2)等からなる絶縁層である。絶縁層181は、例えば、酸化シリコン(SiO2)等からなる絶縁層である。
配線層LBSLは、例えば、リン(P)等のN型の不純物又はホウ素(B)等のP型の不純物が注入された多結晶シリコン(Si)等の半導体層を含む配線層である。配線層LBSLは、メモリセルアレイ領域RMCAに設けられた導電層BSL10と、周辺領域RPに設けられた導電層BSL20と、を含む。導電層BSL10及び導電層BSL20の間には、例えば、酸化シリコン(SiO2)等の絶縁層180が設けられる。導電層BSL10と導電層BSL20とは、互いに電気的に絶縁されている。
また、基体層LSBのメモリセルアレイ領域RMCAにおいては、導電層MA10と、導電層BSL10と、の間に複数のコンタクトV10が設けられている。コンタクトV10はZ方向に延伸し、上端においてMA10と、下端においてBSL10と接続されている。コンタクトV10は、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
また、基体層LSBの周辺領域RPにおいては、導電層MA20と、BSL20と、の間に複数のコンタクトV20が設けられている。コンタクトV20はZ方向に延伸し、上端においてMA20と、下端においてBSL20と接続されている。コンタクトV20は、例えば、コンタクトV10と同様の材料を含んでいても良い。
尚、基体層LSBの周辺領域RPに設けられた導電層MA20、導電層MA30、及び、導電層BSL20は、後述する容量素子CP10(図16)を構成する。容量素子CP10は、例えば、図8を参照して説明した容量素子CPbpとして機能する。導電層MA20、導電層MA30、導電層BSL20、及び、容量素子CP10については後述する。
[チップCMのメモリセルアレイ層LMCAのメモリセルアレイ領域RMCAにおける構造]
例えば図13に示す様に、メモリセルアレイ領域RMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられている。メモリブロックBLKは、Y方向に並ぶ複数のストリングユニットSUを備える。Y方向において隣り合う2つのメモリブロックBLKの間には、酸化シリコン(SiO2)等のブロック間絶縁層STが設けられる。Y方向において隣り合う2つのストリングユニットSUの間には、酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
例えば図13に示す様に、メモリセルアレイ領域RMCAには、Y方向に並ぶ複数のメモリブロックBLKが設けられている。メモリブロックBLKは、Y方向に並ぶ複数のストリングユニットSUを備える。Y方向において隣り合う2つのメモリブロックBLKの間には、酸化シリコン(SiO2)等のブロック間絶縁層STが設けられる。Y方向において隣り合う2つのストリングユニットSUの間には、酸化シリコン(SiO2)等のストリングユニット間絶縁層SHEが設けられる。
図14は、メモリセルアレイ領域RMCAを拡大して示す模式的な断面図である。図15は、図14のFで示した部分の模式的な拡大図である。尚、図15は、YZ断面を示しているが、半導体柱120の中心軸に沿ったYZ断面以外の断面(例えば、XZ断面)を観察した場合にも、図15と同様の構造が観察される。
メモリブロックBLKは、例えば図14に示す様に、Z方向に並ぶ複数の導電層110と、Z方向に延伸する複数の半導体柱120と、複数の導電層110及び複数の半導体柱120の間にそれぞれ設けられた複数のゲート絶縁膜130と、を備える。
導電層110は、X方向に延伸する略板状の導電層である。導電層110は、図15に示す様に、窒化チタン(TiN)等のバリア導電膜116と、タングステン(W)等の金属膜115と、を含む積層膜を含んでいても良い。尚、バリア導電膜116の外周を覆う位置には、アルミナ(AlO)等の絶縁性の金属酸化膜134が設けられていても良い。また、導電層110は、例えば、リン(P)又はホウ素(B)等の不純物を含む多結晶シリコン等を含んでいても良い。Z方向に並ぶ複数の導電層110の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。
導電層110の上方には、図14に示す様に、上述した導電層BSL10が設けられている。導電層BSL10は、半導体柱120の上端に接続される。導電層110及び導電層BSL10の間には、酸化シリコン(SiO2)等の絶縁層101が設けられている。導電層BSL10は、ソース線SL(図5)として機能する。ソース線SLは、例えば、メモリセルアレイ領域RMCA(図12及び図13)に含まれる全てのメモリブロックBLKについて共通に設けられている。
複数の導電層110のうち、最上層に位置する一又は複数の導電層110は、ソース側選択ゲート線SGS(図5)及びこれに接続された複数のソース側選択トランジスタSTSのゲート電極として機能する。これら複数の導電層110は、メモリブロックBLK毎に電気的に独立している。
また、これよりも下方に位置する複数の導電層110は、ワード線WL(図5)及びこれに接続された複数のメモリセルMC(図5)のゲート電極として機能する。これら複数の導電層110は、それぞれ、メモリブロックBLK毎に電気的に独立している。
また、これよりも下方に位置する一又は複数の導電層110は、ドレイン側選択ゲート線SGD及びこれに接続された複数のドレイン側選択トランジスタSTD(図5)のゲート電極として機能する。これら複数の導電層110は、その他の導電層110よりもY方向の幅が小さい。また、Y方向において隣り合う2つの導電層110の間には、ストリングユニット間絶縁層SHEが設けられている。これら複数の導電層110は、それぞれ、ストリングユニットSU毎に電気的に独立している。
半導体柱120は、例えば図12及び図13に示す様に、X方向及びY方向に所定のパターンで並ぶ。半導体柱120は、1つのメモリストリングMS(図5)に含まれる複数のメモリセルMC及び選択トランジスタ(STD、STS)のチャネル領域として機能する。半導体柱120は、例えば、多結晶シリコン(Si)等の半導体層である。半導体柱120の中心部分には、酸化シリコン等の絶縁層125(図14)が設けられている。
半導体柱120は、図14に示す様に、半導体領域120Lと、半導体領域120Lの下方に設けられた半導体領域120Uと、を備える。また、半導体柱120は、半導体領域120Lの下端及び半導体領域120Uの上端に接続された半導体領域120Jと、半導体領域120Lの上端に接続された不純物領域122と、半導体領域120Uの下端に接続された不純物領域121と、を備える。
半導体領域120L,半導体領域120Uは、Z方向に延伸する略円筒状の領域である。半導体領域120L,半導体領域120Uの外周面は、それぞれメモリセルアレイ層LMCAに含まれる複数の導電層110によって囲まれており、これら複数の導電層110と対向している。
不純物領域121は、例えば、リン(P)等のN型の不純物を含む。図14の例では、半導体領域120Uの下端部と不純物領域121の上端部との境界線を、破線によって示している。不純物領域121は、コンタクトCh及びコンタクトVy(図12及び図13)を介してビット線BLに接続される。
不純物領域122は、例えば、リン(P)等のN型の不純物又はホウ素(B)等のP型の不純物を含む。図14の例では、半導体領域120Lの上端部と不純物領域122の下端部との境界線を、破線によって示している。不純物領域122は、導電層BSL10に接続されている。
尚、上述の通り、導電層BSL10は、複数のコンタクトV10を介して、導電層MA10に接続されている。導電層MA10は、例えばアルミニウム(Al)等の導電性材料を含み低抵抗であり、ソース線SLとして機能する導電層BSL10の補助配線として機能する。尚、導電層BSL10は、Z方向から見て、複数の半導体柱120と重なる領域にわたって設けられていても良い。
ゲート絶縁膜130は、半導体柱120の外周面を覆う円筒状の形状を有する。ゲート絶縁膜130は、例えば図15に示す様に、半導体柱120及び導電層110の間に積層されたトンネル絶縁膜131、電荷蓄積膜132及びブロック絶縁膜133を備える。トンネル絶縁膜131及びブロック絶縁膜133は、例えば、酸化シリコン(SiO2)等の絶縁膜である。電荷蓄積膜132は、例えば、窒化シリコン(Si3N4)等であり、電荷を蓄積可能な膜である。トンネル絶縁膜131、電荷蓄積膜132、及び、ブロック絶縁膜133は略円筒状の形状を有し、半導体柱120の外周面に沿ってZ方向に延伸する。
尚、図15には、ゲート絶縁膜130が窒化シリコン等の電荷蓄積膜132を備える例を示した。しかしながら、ゲート絶縁膜130は、例えば、N型又はP型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
[チップCMのメモリセルアレイ層LMCAのフックアップ領域RHUにおける構造]
図12に示す様に、フックアップ領域RHUには、複数のコンタクトCCが設けられている。これら複数のコンタクトCCはZ方向に延伸し、上端においてそれぞれ導電層110と接続されている。これら複数のコンタクトCCは、配線層M0,M1中の配線m0,m1及び配線層M2中の第1貼合電極PI1を介して、チップCP中の構成に接続されている。コンタクトCCは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
図12に示す様に、フックアップ領域RHUには、複数のコンタクトCCが設けられている。これら複数のコンタクトCCはZ方向に延伸し、上端においてそれぞれ導電層110と接続されている。これら複数のコンタクトCCは、配線層M0,M1中の配線m0,m1及び配線層M2中の第1貼合電極PI1を介して、チップCP中の構成に接続されている。コンタクトCCは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
[チップCMのメモリセルアレイ層LMCAの周辺領域RPにおける構造]
例えば図13に示す様に、周辺領域RPには、コンタクトCC30が設けられている。コンタクトCC30の一部は、上端において導電層MA30の下面に接続され、下端において後述する配線m0等に接続されている。
例えば図13に示す様に、周辺領域RPには、コンタクトCC30が設けられている。コンタクトCC30の一部は、上端において導電層MA30の下面に接続され、下端において後述する配線m0等に接続されている。
[チップCMの配線層M0,M1,M2の構造]
例えば図12及び図13に示す様に、配線層M0,M1,M2に含まれる複数の配線は、例えば、メモリセルアレイ層LMCA中の構成及びチップCP中の構成の少なくとも一方に、電気的に接続される。
例えば図12及び図13に示す様に、配線層M0,M1,M2に含まれる複数の配線は、例えば、メモリセルアレイ層LMCA中の構成及びチップCP中の構成の少なくとも一方に、電気的に接続される。
配線層M0は、複数の配線m0を含む。これら複数の配線m0は、例えば、窒化チタン(TiN)等のバリア導電膜及び銅(Cu)等の金属膜の積層膜等を含んでいても良い。尚、複数の配線m0のうちの一部は、ビット線BL(図5)として機能する。ビット線BLは、例えば図12及び図13に示す様に、X方向に並びY方向に延伸する。また、これら複数のビット線BLは、それぞれ、各ストリングユニットSUに含まれる1の半導体柱120に接続されている。
配線層M1は、例えば図12及び図13に示す様に、複数の配線m1を含む。これら複数の配線m1は、例えば、窒化チタン(TiN)等のバリア導電膜及び銅(Cu)等の金属膜の積層膜等を含んでいても良い。
配線層M2は、複数の第1貼合電極PI1を含む。これら複数の第1貼合電極PI1は、例えば、窒化チタン(TiN)等のバリア導電膜及び銅(Cu)等の金属膜の積層膜等を含んでいても良い。
[チップCPの構造]
チップCPは、例えば図11に示す様に、メモリプレーンMPに対応してX及びY方向に並ぶ4つの周辺回路領域RPCを備える。周辺回路領域RPCは、メモリセルアレイ領域RMCAに対向する領域のうちの一部に設けられたセンスアンプモジュール領域RSAMと、フックアップ領域RHUに対向する領域に設けられたロウデコーダ領域RRDと、を備える。また、チップCPは、周辺領域RPに対向する領域に設けられた回路領域RCを備える。
チップCPは、例えば図11に示す様に、メモリプレーンMPに対応してX及びY方向に並ぶ4つの周辺回路領域RPCを備える。周辺回路領域RPCは、メモリセルアレイ領域RMCAに対向する領域のうちの一部に設けられたセンスアンプモジュール領域RSAMと、フックアップ領域RHUに対向する領域に設けられたロウデコーダ領域RRDと、を備える。また、チップCPは、周辺領域RPに対向する領域に設けられた回路領域RCを備える。
また、チップCPは、例えば図12及び図13に示す様に、半導体基板200と、半導体基板200の上方に設けられたトランジスタ層LTRと、トランジスタ層LTRの上方に設けられた複数の配線層M0´,M1´,M2´,M3´,M4´と、を備える。
[チップCPの半導体基板200の構造]
半導体基板200は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。例えば図12及び図13に示す様に、半導体基板200の表面には、リン(P)等のN型の不純物を含むN型ウェル領域200Nと、ホウ素(B)等のP型の不純物を含むP型ウェル領域200Pと、N型ウェル領域200N及びP型ウェル領域200Pが設けられていない半導体基板領域200Sと、絶縁領域200Iと、が設けられている。N型ウェル領域200N、P型ウェル領域200P及び半導体基板領域200Sは、それぞれ、周辺回路PCを構成する複数のトランジスタTr、及び、複数のキャパシタ等の一部として機能する。
半導体基板200は、例えば、ホウ素(B)等のP型の不純物を含むP型のシリコン(Si)からなる半導体基板である。例えば図12及び図13に示す様に、半導体基板200の表面には、リン(P)等のN型の不純物を含むN型ウェル領域200Nと、ホウ素(B)等のP型の不純物を含むP型ウェル領域200Pと、N型ウェル領域200N及びP型ウェル領域200Pが設けられていない半導体基板領域200Sと、絶縁領域200Iと、が設けられている。N型ウェル領域200N、P型ウェル領域200P及び半導体基板領域200Sは、それぞれ、周辺回路PCを構成する複数のトランジスタTr、及び、複数のキャパシタ等の一部として機能する。
[チップCPのトランジスタ層LTRの構造]
例えば図12及び図13に示す様に、半導体基板200の上面には、絶縁層200Gを介して、配線層GCが設けられている。配線層GCは、半導体基板200の表面と対向する複数の電極gcを含む。また、半導体基板200の各領域及び配線層GCに含まれる複数の電極gcは、それぞれ、コンタクトCSに接続されている。
例えば図12及び図13に示す様に、半導体基板200の上面には、絶縁層200Gを介して、配線層GCが設けられている。配線層GCは、半導体基板200の表面と対向する複数の電極gcを含む。また、半導体基板200の各領域及び配線層GCに含まれる複数の電極gcは、それぞれ、コンタクトCSに接続されている。
半導体基板200のN型ウェル領域200N、P型ウェル領域200P及び半導体基板領域200Sは、それぞれ、周辺回路PCを構成する複数のトランジスタTrのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
配線層GCに含まれる複数の電極gcは、それぞれ、周辺回路PCを構成する複数のトランジスタTrのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトCSは、Z方向に延伸し、下端において半導体基板200又は電極gcの上面に接続されている。コンタクトCSと半導体基板200との接続部分には、N型の不純物又はP型の不純物を含む不純物領域が設けられている。コンタクトCSは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
[チップCPの配線層M0´,M1´,M2´,M3´,M4´の構造]
配線層M0´はトランジスタ層LTRの上方に設けられる。配線層M0´は、例えば、タングステン(W)等の導電性材料を含む配線層である。配線層M1´は配線層M0´の上方に設けられる。配線層M1´は、例えば、銅(Cu)等の導電性材料を含む配線層である。配線層M2´は、図12及び図13においては省略して示しているが、配線層M1´の上方に設けられる。配線層M2´は、例えば、銅(Cu)等の導電性材料を含む配線層である。配線層M3´は、例えば、銅(Cu)又はアルミニウム(Al)等の導電性材料を含む配線層である。配線層M4´は、例えば、銅(Cu)等の導電性材料を含む配線層であり、複数の第2貼合電極PI2を備える。
配線層M0´はトランジスタ層LTRの上方に設けられる。配線層M0´は、例えば、タングステン(W)等の導電性材料を含む配線層である。配線層M1´は配線層M0´の上方に設けられる。配線層M1´は、例えば、銅(Cu)等の導電性材料を含む配線層である。配線層M2´は、図12及び図13においては省略して示しているが、配線層M1´の上方に設けられる。配線層M2´は、例えば、銅(Cu)等の導電性材料を含む配線層である。配線層M3´は、例えば、銅(Cu)又はアルミニウム(Al)等の導電性材料を含む配線層である。配線層M4´は、例えば、銅(Cu)等の導電性材料を含む配線層であり、複数の第2貼合電極PI2を備える。
[容量素子CP10]
次に、図16を参照して容量素子CP10について説明する。図16は、チップCMの基体層LSBの周辺領域RPの構造を一部拡大した模式図である。図16(a)は、容量素子CP10の構成例を示す模式的な断面図であり、図16(b)は、図16(a)に対応する部分の模式的な平面図である。
次に、図16を参照して容量素子CP10について説明する。図16は、チップCMの基体層LSBの周辺領域RPの構造を一部拡大した模式図である。図16(a)は、容量素子CP10の構成例を示す模式的な断面図であり、図16(b)は、図16(a)に対応する部分の模式的な平面図である。
図16(a),(b)には、配線層LMAに設けられた導電層MA30及び導電層MA20と、配線層LBSLに設けられた導電層BSL20と、導電層BSL20及び導電層MA30に接続されたコンタクトV20と、MA30に接続されたコンタクトCC30と、を示す。
図16(b)に示す様に、容量素子CP10は、Z方向から見て、導電層MA30と、導電層BSL20と、が重なる領域に設けられる。即ち、導電層BSL20に対向する導電層MA30の部分が、容量素子CP10の一方側の電極として機能し、導電層MA30に対向する導電層BSL20の部分が、容量素子CP10の他方側の電極として機能する。
導電層MA30は、外部パッド電極PX(ボンディングパッド)として機能する部分を含む。導電層MA30の、外部パッド電極PXとして機能する部分が、容量素子CP10の一方側の電極としても機能する。導電層MA30には、接地電圧VSSが供給される。
導電層MA20は、導電層MA30をX方向及びY方向の両側から、四方を囲む部分を含む。導電層MA20は、Z方向から見て、導電層BSL20と重なる部分を含む。Z方向から見て、導電層MA20とBSL20が重なる部分には、複数のコンタクトV20が設けられる。導電層BSL20には、コンタクトV20及び導電層MA20を介して、電源電圧VCCQが供給される。
尚、以上の説明では、導電層MA30に接地電圧VSSが供給され、導電層BSL20に接地電圧VSSよりも大きい電源電圧VCCQが供給される例を示したが、導電層MA30に電源電圧VCCQが供給され、導電層BSL20に接地電圧VSSが供給されても良い。
[効果]
半導体記憶装置のインターフェーススピードの高速化に伴い、電源端子VCCQ,VSSの電圧の変動が大きくなりつつある。この様な場合、半導体記憶装置の各構成に電力を安定して供給することが難しく、半導体記憶装置を安定して動作させることができない場合があった。これを抑制するためには、例えば、電源端子VCCQ,VSSに接続されたバイパスコンデンサ(容量素子CPbp(図8))の容量を大きくすることが考えられる。
半導体記憶装置のインターフェーススピードの高速化に伴い、電源端子VCCQ,VSSの電圧の変動が大きくなりつつある。この様な場合、半導体記憶装置の各構成に電力を安定して供給することが難しく、半導体記憶装置を安定して動作させることができない場合があった。これを抑制するためには、例えば、電源端子VCCQ,VSSに接続されたバイパスコンデンサ(容量素子CPbp(図8))の容量を大きくすることが考えられる。
尚、容量素子を形成するためには、例えば、配線層中の配線又はトランジスタ層LTR中のトランジスタのチャネル領域及びゲート電極を利用することも可能である。しかしながら、この様な構成の容量素子を大容量化しようとする場合、配線層中の配線の面積、又は、トランジスタ層LTR中のトランジスタの面積を縮小する必要が生じてしまう。
ここで本実施形態において、配線層LMAには、メモリセルアレイ領域RMCAにおいてソース線SLの補助配線として機能する導電層MA10が設けられ、周辺領域RPにおいて一部が外部パッド電極PXとして機能する導電層MA30が設けられる(図13)。一方、配線層LBSLには、メモリセルアレイ領域RMCAにおいてソース線SLとして機能する導電層BSL10が設けられているが、周辺領域RPにおいては、ソース線SLとしての導電層は設けられない。
従って、周辺領域RPにおける配線層LBSLには、導電層MA30と対向する位置に比較的大きな面積の導電層BSL20を配置できる。この様な導電層MA30及び導電層BSL20により、外部パッド電極PXに電気的に接続される比較的静電容量の大きな容量素子CP10を構成することが可能である。
この様な容量素子CP10をバイパスコンデンサとして用いれば、配線又はトランジスタの面積を縮小する必要が生じない。これにより、半導体記憶装置の高集積化が進んだ場合においても、半導体記憶装置の動作を不安定化させることなく、半導体記憶装置のインターフェーススピードの高速化を図ることが可能である。
また、導電層MA20は、外部パッド電極PXとして機能する導電層MA30の形成に際して、一括して形成可能である。また、導電層BSL20は、ソース線SLとして機能する導電層BSL10の形成に際して、一括して形成可能である。また、導電層BSL20に接続されるコンタクトV20は、導電層MA10に接続されるコンタクトV10の形成に際して、一括して形成可能である。また、導電層MA30に接続されるコンタクトCC30は、その他のコンタクトCC等の形成に際して、一括して形成可能である。従って、本実施形態に係る半導体記憶装置は、製造コストを増大させることなく実現可能である。
[第1実施形態の変形例1]
次に、図17を参照して、第1実施形態に係る半導体記憶装置の変形例1について説明する。図17は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図17を参照して、第1実施形態に係る半導体記憶装置の変形例1について説明する。図17は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
[容量素子CP11]
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図17に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP11を備える。容量素子CP11は、基本的には容量素子CP10と同様に構成される。しかしながら、容量素子CP11は、導電層MA20のかわりに、導電層MA21を備える。
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図17に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP11を備える。容量素子CP11は、基本的には容量素子CP10と同様に構成される。しかしながら、容量素子CP11は、導電層MA20のかわりに、導電層MA21を備える。
導電層MA21は、基本的には、導電層MA20と同様に構成されている。ただし、導電層MA21は、Z方向から見て、導電層MA30に対して、X方向の両側及びY方向の片側から三方を囲む部分を含む。また、複数のコンタクトV20は、Z方向から見て、導電層MA21とBSL20が重なる部分に設けられている。導電層BSL20には、コンタクトV20及び導電層MA21を介して、電源電圧VCCQが供給される。
尚、以上の説明では、導電層MA30に接地電圧VSSが供給され、導電層BSL20に接地電圧VSSよりも大きい電源電圧VCCQが供給される例を示したが、導電層MA30に電源電圧VCCQが供給され、導電層BSL20に接地電圧VSSが供給されても良い。
[第1実施形態の変形例2]
次に、図18を参照して、第1実施形態に係る半導体記憶装置の変形例2について説明する。図18は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図18を参照して、第1実施形態に係る半導体記憶装置の変形例2について説明する。図18は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
[容量素子CP12]
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図18に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP12を備える。容量素子CP12は、基本的には容量素子CP10と同様に構成される。しかしながら、容量素子CP12は、導電層MA20、導電層MA30、及び、導電層BSL20のかわりに、導電層MA22、導電層MA32、及び、導電層BSL22を備える。
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図18に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP12を備える。容量素子CP12は、基本的には容量素子CP10と同様に構成される。しかしながら、容量素子CP12は、導電層MA20、導電層MA30、及び、導電層BSL20のかわりに、導電層MA22、導電層MA32、及び、導電層BSL22を備える。
導電層MA32は、基本的には、導電層MA30と同様に構成されている。ただし、導電層MA32においては、外部パッド電極PXとして機能する部分と、容量素子CP12の一方側の電極として機能する部分と、が異なる。図示の例では、導電層MA32の、容量素子CP12の一方側の電極として機能する部分が、外部パッド電極PXとして機能する部分に対してX方向の負側に設けられており、X方向に延伸している。また、開口構造VAが、外部パッド電極PXとして機能する部分に対してY方向の正側に設けられている。
導電層MA22は、基本的には、導電層MA20と同様に構成されている。ただし、導電層MA22は、一方方向、例えばX方向に延伸し、Z方向から見て導電層BSL22と重なる部分を含む。Z方向から見て、導電層MA22とBSL22が重なる部分には、複数のコンタクトV20が設けられる。導電層BSL22には、コンタクトV20及び導電層MA22を介して、電源電圧VCCQが供給される。
尚、以上の説明では、導電層MA32に接地電圧VSSが供給され、導電層BSL22に接地電圧VSSよりも大きい電源電圧VCCQが供給される例を示したが、導電層BSL22に電源電圧VCCQが供給され、導電層MA32に接地電圧VSSが供給されても良い。
[第1実施形態の変形例3]
次に、図19を参照して、第1実施形態に係る半導体記憶装置の変形例3について説明する。図19は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図19を参照して、第1実施形態に係る半導体記憶装置の変形例3について説明する。図19は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
[容量素子CP13]
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図19に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP13を備える。また、図19には、導電層MA43を図示している。
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図19に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP13を備える。また、図19には、導電層MA43を図示している。
導電層MA43は、外部パッド電極PX(DQn)として機能する部分を含む。この部分は、例えば、外部パッド電極PX(VCCQ)と、外部パッド電極PX(VSS)と、の間に設けられていても良い。尚、導電層MA43は、Z方向から見て、導電層BSL23と重なる部分を含まない。また、導電層MA43は、複数のコンタクトCC30に接続された開口構造VAを含んでいる。
容量素子CP13は、基本的には容量素子CP10と同様に構成される。しかしながら、容量素子CP13は、導電層MA20、導電層MA30、及び、導電層BSL20のかわりに、導電層MA23、導電層MA33、及び、導電層BSL23を備える。
導電層MA33は、基本的には、導電層MA30と同様に構成されている。ただし、導電層MA33においては、外部パッド電極PXとして機能する部分と、容量素子CP13の一方側の電極として機能する部分と、が異なる。図示の例では、導電層MA33の、容量素子CP13の一方側の電極として機能する部分が、導電層MA43に対してY方向の負方側に設けられており、X方向に延伸している。また、開口構造VAが、外部パッド電極PXとして機能する部分に対してY方向の正側に設けられている。
導電層MA23は、基本的には、導電層MA20と同様に構成されている。ただし、導電層MA23は、導電層MA30をX方向及びY方向の両側から、四方を囲む部分を含まない。
尚、以上の説明では、導電層MA33に接地電圧VSSが供給され、導電層BSL23に接地電圧VSSよりも大きい電源電圧VCCQが供給される例を示したが、導電層MA33に電源電圧VCCQが供給され、導電層BSL23に接地電圧VSSが供給されても良い。
[第1実施形態の変形例4]
次に、図20を参照して、第1実施形態に係る半導体記憶装置の変形例4について説明する。図20は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
次に、図20を参照して、第1実施形態に係る半導体記憶装置の変形例4について説明する。図20は、本変形例に係る半導体記憶装置の一部の構成を示す模式的な平面図である。
[容量素子CP14a、容量素子CP14b]
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図20に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP14aと、容量素子CP14bと、を備える。
本変形例に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、例えば、図20に示す様に、本変形例に係る半導体記憶装置は、容量素子CP10のかわりに、容量素子CP14aと、容量素子CP14bと、を備える。
容量素子CP14aは、例えば、導電層MA24a、導電層MA34a、導電層BSL24aを備える。
導電層MA34aは、基本的には、導電層MA30と同様に構成されている。ただし、導電層MA34aにおいては、外部パッド電極PXとして機能する部分と、容量素子CP14aの一方側の電極として機能する部分と、が異なる。図示の例では、導電層MA34aの、容量素子CP14aの一方側の電極として機能する部分が、外部パッド電極PXとして機能する部分に対してY方向の負側に設けられている。また、開口構造VAが、外部パッド電極PXとして機能する部分に対してY方向の負側に設けられている。
導電層MA24aは、基本的には、導電層MA20と同様に構成されている。ただし、導電層MA24aは、Z方向から見て、導電層BSL24aと重なる部分を備える。
容量素子CP14bは、例えば、導電層MA24b、導電層MA34b、導電層BSL24bを備える。導電層MA24b、導電層MA34b、導電層BSL24bは、基本的には、導電層MA24a、導電層MA34a、導電層BSL24aと同様に構成されている。
ただし、導電層MA34bには、外部パッド電極PX(VCCQ)を介して電源電圧VCCQが供給される。また、導電層BSL24bには、導電層MA24b及びコンタクトV20を介して、接地電圧VSSが供給される。
尚、導電層MA24aは、導電層MA34bと連続的に形成されていても良い。同様に、導電層MA24bは、導電層MA34aと連続的に形成されていても良い。
[第2実施形態]
次に、図21及び図22を参照して、第2実施形態に係る半導体記憶装置について説明する。図21は、第2実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図であり、図13に相当する部分を示す。図22(a)は、第2実施形態に係る容量素子CP20の構成例を示す模式的な断面図であり、図22(b)は、図22(a)に対応する部分の模式的な平面図である。尚、以下の説明において、第1実施形態と同様の構成については、説明を省略することがある。
次に、図21及び図22を参照して、第2実施形態に係る半導体記憶装置について説明する。図21は、第2実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図であり、図13に相当する部分を示す。図22(a)は、第2実施形態に係る容量素子CP20の構成例を示す模式的な断面図であり、図22(b)は、図22(a)に対応する部分の模式的な平面図である。尚、以下の説明において、第1実施形態と同様の構成については、説明を省略することがある。
本実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第2実施形態に係る半導体記憶装置は、容量素子CP10のかわりに容量素子CP20を備える。
[容量素子CP20]
容量素子CP20は、基本的には、容量素子CP10と同様に構成されている。しかしながら、図13及び図16(a),(b)を参照して説明した様に、容量素子CP10には、導電層BSL20に上方から接続されるコンタクトV20及び導電層MA20が設けられていた。一方、図21及び図22(a),(b)に示す様に、容量素子CP20には、導電層BSL20に下方から接続されるコンタクトCC40が設けられる。
容量素子CP20は、基本的には、容量素子CP10と同様に構成されている。しかしながら、図13及び図16(a),(b)を参照して説明した様に、容量素子CP10には、導電層BSL20に上方から接続されるコンタクトV20及び導電層MA20が設けられていた。一方、図21及び図22(a),(b)に示す様に、容量素子CP20には、導電層BSL20に下方から接続されるコンタクトCC40が設けられる。
尚、複数のコンタクトCC40は、Z方向から見て、導電層BSL20と重なる部分に設けられていれば良い。例えば、複数のコンタクトCC40は、Z方向から見て、外部パッド電極PXと重なる位置に設けられていても良いし、重ならない位置に設けられていても良い。
尚、以上の説明では、導電層MA30に接地電圧VSSが供給され、導電層BSL20に接地電圧VSSよりも大きい電源電圧VCCQが供給される例を示したが、導電層MA30に電源電圧VCCQが供給され、導電層BSL20に接地電圧VSSが供給されても良い。
[第3実施形態]
次に、図23を参照して、第3実施形態に係る半導体記憶装置について説明する。図23は、第3実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。尚、以下の説明において、第1実施形態と同様の構成については、説明を省略することがある。
次に、図23を参照して、第3実施形態に係る半導体記憶装置について説明する。図23は、第3実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。尚、以下の説明において、第1実施形態と同様の構成については、説明を省略することがある。
本実施形態に係る半導体記憶装置は、基本的には、第1実施形態に係る半導体記憶装置と同様に構成されている。ただし、第3実施形態に係る半導体記憶装置は、メモリセルアレイ領域RMCAと、周辺領域RPと、の間に設けられた領域RCCを備える。
領域RCCには、図23に示す様に、複数のコンタクトCCCPが設けられている。複数のコンタクトCCCPはZ方向に延伸し、上端において、例えば絶縁層180に接続され、下端において、例えば配線層M0中の配線m0に接続され、配線m0,m1等を介して、チップCP中の構成に接続されている。コンタクトCCCPは、例えば、窒化チタン(TiN)等のバリア導電膜及びタングステン(W)等の金属膜の積層膜等を含んでいても良い。
また、複数のコンタクトCCCPは、それぞれ、図8を参照して説明したバイパスコンデンサである、容量素子CPbpの一部としても機能しても良い。例えば、複数のコンタクトCCCPのうち隣接する2つは、容量素子CPbpの一方及び他方の電極として機能しても良い。また、複数のコンタクトCCCPのうち隣接する2つは、それぞれ、配線m0,m1、第1貼合電極PI1、チップCP中の構成等を介して、電源端子VSS,VCCQにそれぞれ接続されていても良い。半導体記憶装置の動作時には、電源端子VSS,VCCQを介して、複数のコンタクトCCCPに接地電圧VSS及び電源電圧VCCQが供給される。
[その他]
第1~第3実施形態においては、容量素子CP10,CP20等をバイパスコンデンサとして用いる例を示した。しかしながら、周辺回路PCに含まれる容量素子であれば、図8を参照して説明した容量素子CPbp以外にも使用可能である。例えば、容量素子CP10,CP20等は、図7を参照して説明した容量素子32a3にも使用可能である。
第1~第3実施形態においては、容量素子CP10,CP20等をバイパスコンデンサとして用いる例を示した。しかしながら、周辺回路PCに含まれる容量素子であれば、図8を参照して説明した容量素子CPbp以外にも使用可能である。例えば、容量素子CP10,CP20等は、図7を参照して説明した容量素子32a3にも使用可能である。
また、第1~第3実施形態においては、容量素子CP10,CP20等が、周辺領域RPに設けられる例を示した。しかしながら、容量素子CP10,CP20等は、周辺領域RP以外の領域、例えば、フックアップ領域RHUよりもX方向の外側(図10)等に設けられても良い。
また、第1~第3実施形態においては、容量素子CP10,CP20等は、平行板コンデンサであっても良い。この場合、容量素子CP10,CP20等の一方側及び他方側の電極は、平行板コンデンサにおける一方側及び他方側の電極板であっても良い。
また、容量素子CP10(図16)は、図24に示す容量素子CP10′の様に構成されていても良い。容量素子CP10′は、配線層LBSLにおいて、導電層BSL20のかわりに、導電層BSL30aと、導電層BSL30aの下方に設けられた絶縁層BSL30bと、絶縁層BSL30bの下方に設けられた導電層BSL30cと、を備える。導電層BSL30a及び導電層BSL30cは、例えば、リン(P)等のN型の不純物又はホウ素(B)等のP型の不純物が注入された多結晶シリコン(Si)等の半導体層である。絶縁層BSL30bは、例えば、窒化シリコン(Si3N4)等の絶縁層である。また、この様な場合、図24に示す様に、複数のコンタクトV20は、導電層BSL30aに上方から接続されていても良い。
また、容量素子CP20(図22)は、図25に示す容量素子CP20′の様に構成されていても良い。容量素子CP20′は、容量素子CP10′(図24)と同様に、配線層LBSLにおいて、導電層BSL20のかわりに、導電層BSL30aと、導電層BSL30aの下方に設けられた絶縁層BSL30bと、絶縁層BSL30bの下方に設けられた導電層BSL30cと、を備える。この様な場合、図25に示す様に、複数のコンタクトCC40は、導電層BSL30aに下方から接続されていても良い。
また、図10の例では、フックアップ領域RHUがメモリセルアレイ領域RMCAのX方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域RHUは、メモリセルアレイ領域RMCAのX方向の両端部でなく、X方向の一端部に設けられていても良い。また、フックアップ領域RHUは、メモリセルアレイ領域RMCAのX方向の中央位置又は中央近傍の位置に設けられていても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
MA10…導電層、MA20…導電層、MA30…導電層、BSL10…導電層、BSL20…導電層、CP10…容量素子。
Claims (11)
- 基板と、
第1導電層及び第2導電層を含む第1配線層と、
前記基板と、前記第1配線層と、の間に設けられた第2配線層と、
前記基板と、前記第2配線層と、の間に設けられたメモリセルアレイ層と
を備え、
前記メモリセルアレイ層は、
前記基板の表面と交差する第1方向に並ぶ複数の第3導電層と、
前記第1方向に延伸し、前記複数の第3導電層と対向する半導体層と、
前記複数の第3導電層と、前記半導体層と、の間に設けられた電荷蓄積層と
を備え、
前記第2配線層は、
前記半導体層の前記第1方向における一端部に接続された第4導電層と、
前記第1導電層に対向し、前記第2導電層に電気的に接続された第5導電層と
を備える半導体記憶装置。 - 前記第1配線層は、第6導電層を備え、
前記半導体記憶装置は、前記第1配線層と、前記第2配線層と、の間に設けられた第1コンタクト及び第2コンタクトを備え、
前記第6導電層は、前記第1コンタクトを介して前記第4導電層と接続され、
前記第2導電層は、前記第2コンタクトを介して前記第5導電層と接続される
請求項1記載の半導体記憶装置。 - 第1ボンディングパッドを備え、
前記第2導電層は、前記第1ボンディングパッドを含む
請求項1又は2記載の半導体記憶装置。 - 基板と、
第1導電層を含む第1配線層と、
前記基板と、前記第1配線層と、の間に設けられた第2配線層と、
前記基板と、前記第2配線層と、の間に設けられ、セルアレイ領域及び周辺領域を含むメモリセルアレイ層と
を備え、
前記セルアレイ領域は、
前記基板の表面と交差する第1方向に並ぶ複数の第3導電層と、
前記第1方向に延伸し、前記複数の第3導電層と対向する半導体層と、
前記複数の第3導電層と、前記半導体層と、の間に設けられた電荷蓄積層と
を備え、
前記周辺領域は、前記第1方向に延伸する第3コンタクト及び第4コンタクトを備え、
前記第2配線層は、
前記半導体層の前記第1方向における一端部に接続された第4導電層と、
前記第1導電層に対向する第5導電層と
を備え、
前記第1導電層は、前記第3コンタクトに電気的に接続され、
前記第5導電層は、前記第4コンタクトに電気的に接続される
半導体記憶装置。 - 第2ボンディングパッドを備え、
前記第1導電層は、前記第2ボンディングパッドを含む
請求項1~4のいずれか1項記載の半導体記憶装置。 - 前記半導体記憶装置は、容量素子を備え、
前記第1導電層は、前記容量素子の一方の電極板を含み、
前記第5導電層は、前記容量素子の他方の電極板を含む
請求項1~5のいずれか1項記載の半導体記憶装置。 - お互いに接続された第1チップ及び第2チップを備え、
前記第1チップは、
前記メモリセルアレイ層と、
前記メモリセルアレイ層に対して、前記第1方向の一方側に設けられた前記第1配線層と、
前記メモリセルアレイ層に対して、前記第1方向の他方側に設けられた複数の第1貼合電極と
を備え、
前記第2チップは、
前記基板と、
前記基板の表面に設けられた複数のトランジスタと、
前記複数のトランジスタに電気的に接続された複数の第2貼合電極と
を備え、
前記複数の第1貼合電極は前記複数の第2貼合電極に接続される
請求項1~6のいずれか1項記載の半導体記憶装置。 - 前記第4導電層及び前記第5導電層は、多結晶シリコンを含む
請求項1~7のいずれか1項記載の半導体記憶装置。 - 前記第1導電層は、前記第1方向から見て、前記第5導電層と重なる部分を含む
請求項1~8のいずれか1項記載の半導体記憶装置。 - 前記第4導電層は、前記第1方向から見て、前記半導体層と重なる部分を含む
請求項1~9のいずれか1項記載の半導体記憶装置。 - 前記第1導電層及び前記第5導電層のうち、いずれか一方に第1電圧が供給され、他方に前記第1電圧よりも大きい第2電圧が供給される
請求項1~10のいずれか1項記載の半導体記憶装置。
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