JP2023045033A - メモリシステム - Google Patents

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Abstract

【課題】動作性能のばらつきの抑制及び高い記憶容量を可能にし、要求された性能指標の達成を容易にするメモリシステムを提供することである。【解決手段】本実施形態のメモリシステムは、不揮発性メモリとメモリコントローラとを含む。不揮発性メモリは、ページを有するメモリセルアレイと、第１の動作方式及び第２の動作方式とを実行可能に構成された第１の制御回路とを備える。メモリコントローラは、ページに対する書込み動作速度が第１の速度より遅い場合、対応する要素には第１の値が設定され、第１の速度以上の場合、第２の値が設定される制御情報記憶部と、書込み動作時に、対象のページに対応する要素が第１の値である場合、第１の動作方式を選択して書込み動作を行い、第２の値である場合、第２の動作方式を選択して書込み動作を行う、第２の制御回路とを備える。【選択図】 図６

Description

本発明の実施形態は、メモリシステムに関する。
半導体記憶装置としての不揮発性メモリ、半導体記憶装置を制御するメモリコントローラと、を含むメモリシステムが知られている。
特開２００８－２７６７３３号公報 特開２０１４－２１７６３号公報 米国特許出願公開第２０１９／００８７１０２号明細書 米国特許出願公開第２０１４／０２８１２２６号明細書
本発明が解決しようとする課題は、動作性能のばらつきの抑制及び高い記憶容量を可能にし、要求された性能指標の達成を容易にするメモリシステムを提供することである。
本実施形態のメモリシステムは、不揮発性メモリとメモリコントローラとを含む。不揮発性メモリは、ページを有するメモリセルアレイと、第１の動作方式及び第２の動作方式とを実行可能に構成された第１の制御回路とを備える。メモリコントローラは、ページに対する書込み動作速度が第１の速度より遅い場合、対応する要素には第１の値が設定され、第１の速度以上の場合、第２の値が設定される制御情報記憶部、書込み動作時に、対象のページに対応する要素が第１の値である場合、第１の動作方式を選択して書込み動作を行い、第２の値である場合、第２の動作方式を選択して書込み動作を行う、第２の制御回路とを備える。
第１の実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１の実施形態に係る不揮発性メモリの構成を説明するためのブロック図。 第１の実施形態に係るメモリセルアレイの構成を説明するための回路図。 第１の実施形態に係るメモリセルアレイの閾値電圧分布を説明するための模式図。 第１の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図。 第１の実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャート。 第１の実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャート。 第２の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図。 第２実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャート。 第２実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャート。
以下、本発明を実施するための実施形態について、図面を参照して説明する。
（第１の実施形態）
以下に、第１の実施形態に係るメモリシステムについて説明する。
（構成）
第１の実施形態のメモリシステム１の構成を、図１乃至図３を参照して説明する。図１は第１の実施形態に係るメモリシステムの構成を説明するためのブロック図であり、図２は第１の実施形態に係る不揮発性メモリの構成を説明するためのブロック図であり、図３は第１の実施形態に係るメモリセルアレイの構成を説明するための回路図である。
図１に示されるように、メモリシステム１は、不揮発性メモリ３及びメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム１は、例えばＳＤＴＭカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等である。
不揮発性メモリ３は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４から命令を受け取り、当該受け取った命令に基づいて不揮発性メモリ３を制御する。例えば、メモリコントローラ２は、不揮発性メモリ３に対する書き込み動作および読み出し動作を行う。また、不揮発性メモリ３は、ファームウェア（プログラム）を格納することが可能である。本実施形態において、不揮発性メモリ３を制御情報記憶部の一例として説明する。不揮発性メモリ３は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ）である。
メモリコントローラ２は、ホストＩ／Ｆ回路（ホストインターフェース回路）２１、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２２、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）２３、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）２４、及びメモリＩ／Ｆ回路（メモリインタフェース回路）２５を含む。本実施形態において、ＣＰＵ２２は第２の制御回路の一例である。また、本実施形態において、不揮発性メモリ３を制御情報記憶部の一例として説明するが、ＲＡＭ２３やＲＯＭ２４が制御情報記憶部であっても良く、これに限定されない。メモリコントローラ２は、例えば、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）として構成される。
ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、不揮発性メモリ３及びＲＯＭ２４から読み出されたファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、ホスト装置４から受信したデータや不揮発性メモリ３から読出されたデータを一時的に保持し、バッファ及びキャッシュとして機能する。不揮発性メモリ３及びＲＯＭ２４からＲＡＭ２３上に読出されたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、後述する書込み動作及び読出し動作を含む数々の動作、ならびに、ホストインタフェース回路２１及びメモリインタフェース回路２５の機能の一部を実行する。
ホストインタフェース回路２１はホストバスを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。ホストバスは、例えばＳＤ規格に準拠したバスである。メモリインタフェース回路２５は、メモリバスを介して不揮発性メモリ３に接続され、メモリコントローラ２と不揮発性メモリ３との間で信号を送受信する。メモリバスは、例えばＮＡＮＤインターフェースに準拠した信号の送受信を行うバスである。ＮＡＮＤインターフェースに準拠した信号は、例えば後述するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ、およびレディ／ビジー信号Ｒ／Ｂｎを含む制御信号と、信号ＤＱとを含む。
図２に示されるように、不揮発性メモリ３は、入出力回路３１、レジスタセット３２、ロジックコントローラ３３、シーケンサ３４、電圧生成回路３５、ロウデコーダモジュール３６、センスアンプモジュール３７、及びメモリセルアレイ３８を含む。本実施形態において、シーケンサ３４は第１の制御回路の一例である。
入出力回路３１は、信号ＤＱをメモリコントローラ２との間で送受信する。例えば、信号ＤＱが８ビット幅の場合、信号ＤＱ０～ＤＱ７をメモリコントローラ２との間で送受信する。信号ＤＱは、データＤＡＴ、ステータスＳＴＳ、アドレスＡＤＤ，コマンドＣＭＤ等を含み得る。また、入出力回路３１はセンスアンプモジュール３７との間でデータＤＡＴを送受信する。
レジスタセット３２は、ステータスレジスタ３２ａ、アドレスレジスタ３２ｂ、及びコマンドレジスタ３２ｃを含む。ステータスレジスタ３２ａ、アドレスレジスタ３２ｂ、及びコマンドレジスタ３２ｃは、それぞれステータスＳＴＳ、アドレスＡＤＤ，及びコマンドＣＭＤを記憶する。
ステータスＳＴＳは、メモリコントローラ２からの指示に基づいてステータスレジスタ３２ａから入出力回路３１に転送され、メモリコントローラ２に出力される。また、ステータスレジスタ４３ａに記憶されたステータスＳＴＳは、例えばシーケンサ３４の動作状態に基づいて、シーケンサによって更新される。アドレスＡＤＤは、入出力回路３１からアドレスレジスタ３２ｂに転送される。アドレスＡＤＤは、例えばチップアドレス、ブロックアドレス、ページアドレス、カラムアドレス等を含み得る。コマンドＣＭＤは、入出力回路３１からコマンドレジスタ３２ｃに転送される。コマンドＣＭＤは、不揮発性メモリ３の各種動作に関する命令を含む。
ロジックコントローラ３３は、メモリバスを介してメモリコントローラ２から受信した制御信号に基づいて、入出力回路３１及びシーケンサ３４のそれぞれを制御する。このような制御信号として、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ、が使用される。また、ロジックコントローラ３３は、シーケンサ３４から受信した制御信号をメモリコントローラ２に通知する。このような制御信号としては、例えばレディ／ビジー信号Ｒ／Ｂｎが使用される。
チップイネーブル信号ＣＥｎは、不揮発性メモリ３をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った信号ＤＱがコマンドＣＭＤであることを入出力回路３１に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスＡＤＤであることを入出力回路３１に通知するための信号である。ライトイネーブル信号ＷＥｎは、信号ＤＱの入力を入出力回路３１に命令するための信号である。リードイネーブル信号ＲＥｎは、信号ＤＱの出力を入出力回路３１に命令するための信号である。ライトプロテクト信号ＷＰｎは、電源のオンオフ時に不揮発性メモリ３を保護状態にするための信号である。レディ／ビジー信号Ｒ／Ｂｎは、不揮発性メモリ３がレディ状態であるかビジー状態であるかを、メモリコントローラ２に通知するための信号である。なお、本明細書において‘レディ状態’は、不揮発性メモリ３がメモリコントローラ２からの命令を受け付ける状態であることを示し、‘ビジー状態’は、不揮発性メモリ３がメモリコントローラ２からの命令を受け付けない状態であることを示す。
シーケンサ３４は、コマンドレジスタ３２ｃに保持されるコマンドＣＭＤに基づいて、不揮発性メモリ３全体の動作を制御する。例えば、シーケンサ３４は、センスアンプモジュール３７、ロウデコーダモジュール３６、及び電圧生成回路３５等を制御して、書込み動作及び読出し動作などの各種動作を実行する。
電圧生成回路３５は、シーケンサ３４による制御に基づいて電圧を生成し、当該生成した電圧を、ロウデコーダモジュール３６、センスアンプモジュール３７、及びメモリセルアレイ３８等に供給する。例えば、電圧生成回路３５は、読出し及び書込み等の動作でワード線ＷＬ及びソース線ＳＬに印加する電圧を生成する。電圧生成回路３５は、生成したワード線ＷＬに印加する電圧を、ロウデコーダモジュール３６に供給し、生成したソース線ＳＬに印加する電圧を、メモリセルアレイ３８中のソース線ＳＬに供給する。
ロウデコーダモジュール３６は、アドレスレジスタ３２ｂからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール３６は、当該デコードの結果に基づいて、書込み動作及び読出し動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダモジュール３６は、当該選択したブロックＢＬＫに、電圧生成回路３５から供給される電圧を転送可能である。
センスアンプモジュール３７は、アドレスレジスタ３２ｂからカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール３７は、当該デコードの結果に基づいて、以下のようにメモリコントローラ２とメモリセルアレイ３８との間でのデータＤＡＴの転送動作を実行する。すなわち、センスアンプモジュール３７は、メモリセルアレイ３８内の後述するメモリセルトランジスタＭＴの閾値電圧をセンスして読出しデータＤＡＴを生成し、生成した読出しデータＤＡＴを、入出力回路３１を介してメモリコントローラ２に出力する。また、センスアンプモジュール３７は、メモリコントローラ２から入出力回路３１を介して書込みデータＤＡＴを受け取り、受け取った書込みデータＤＡＴを、メモリセルアレイ３８に転送する。
メモリセルアレイ３８は、ブロックＢＬＫ０～ＢＬＫｍ（ｍは１以上の整数）を含む。例えば、ブロックＢＬＫ０～ＢＬＫｍはそれぞれデータの消去単位となる。図３に示されるように、ブロックＢＬＫは、ビット線ＢＬ及びワード線ＷＬに関連付けられた複数のメモリセルトランジスタＭＴを含み、例えば、４つのストリングユニットＳＵ０～ＳＵ３を有する。本実施形態において、複数のメモリセルトランジスタＭＴは記憶素子の一例である。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０～ＢＬｋ（ｋは１以上の整数）のうち対応するビット線ＢＬに対応付けられ、例えばメモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１及びＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ７が接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴｊの制御ゲートは、ワード線ＷＬｊに共通して接続される。ここで、図３の例では、ｊは０から７の整数のいずれかである。同一のストリングユニットＳＵｉに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲート（制御ゲート）は、セレクトゲート線ＳＧＤｉに共通して接続される。ここで、ｉは０から３の整数のいずれかである。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。
各ビット線ＢＬは、各ストリングユニットＳＵに含まれる対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。
ブロックＢＬＫは、複数のページＰ０～Ｐｎ（ｎは１以上の整数）を含み、各ページＰは同一のワード線ＷＬに共通して接続される複数のメモリセルトランジスタＭＴを含む。ページＰは、例えば、データの書込み単位及びデータの読出し単位として使用される。なお、１本のワード線ＷＬに共通して接続される複数のメモリセルトランジスタＭＴをデータの書込み単位及びデータの読出し単位としてもよい。
以上でメモリセルアレイ３８の回路構成について説明したが、メモリセルアレイ３８の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に変更することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々を任意の個数に変更することが可能である。ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳの本数の各々は、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。
（動作方式）
メモリシステム１は、例えば、いくつかの動作方式を使用することができる。例えば、メモリシステム１は、ＳＬＣ（Ｓｉｎｇｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式、ＭＬＣ（Ｍｕｌｔｉ－Ｌｅｖｅｌ Ｃｅｌｌ）方式、ＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式、又はＱＬＣ（Ｑｕａｄｒｕｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式を使用可能である。ＳＬＣ方式、ＭＬＣ方式、ＴＬＣ方式、及びＱＬＣ方式は、１つのメモリセルトランジスタＭＴに対して、それぞれ１ビットデータ、２ビットデータ、３ビットデータ、及び４ビットデータを記憶する動作方式である。１つのメモリセルトランジスタＭＴに対する記憶できるビット数が多い動作方式ほど記憶容量が多くなり、記憶できるビット数が少ない動作方式ほど動作速度は速い。
第１の実施形態における動作方式を、図４を参照して説明する。図４は第１の実施形態に係るメモリセルアレイ３８の閾値電圧分布を説明するための模式図であり、ＳＬＣ方式、ＭＬＣ方式、ＴＬＣ方式、及びＱＬＣ方式がそれぞれ使用された４種類の閾値電圧分布及び読出し電圧のグループを示している。なお、図４に示された閾値電圧分布において、縦軸はメモリセルトランジスタＭＴの個数（メモリセル数）に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応する。図４に示すように、複数のメモリセルトランジスタＭＴは、適用される動作方式、すなわち記憶又は読出すデータのビット数に応じて複数の閾値電圧分布を形成する。
ＳＬＣ方式（１ｂｉｔ／ｃｅｌｌ）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は２個の閾値電圧分布を形成する。この２個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Ｅｒ’’状態、‘‘Ａ’’状態と称される。ＳＬＣ方式において‘‘Ｅｒ’’状態、及び‘‘Ａ’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる１ビットデータが割り当てられる。
ＭＬＣ方式（２ｂｉｔ／ｃｅｌｌ）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は４個の閾値電圧分布を形成する。この４個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Ｅｒ’’状態、‘‘Ａ’’状態、‘‘Ｂ’’状態、‘‘Ｃ’’状態と称される。ＭＬＣ方式において‘‘Ｅｒ’’状態～‘‘Ｃ’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる２ビットデータが割り当てられる。
ＴＬＣ方式（３ｂｉｔ／ｃｅｌｌ）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は８個の閾値電圧分布を形成する。この８個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Ｅｒ’’状態、‘‘Ａ’’状態、‘‘Ｂ’’状態、‘‘Ｃ’’状態、‘‘Ｄ’’状態、‘‘Ｅ’’状態、‘‘Ｆ’’状態、‘‘Ｇ’’状態と称される。ＴＬＣ方式において‘‘Ｅｒ’’状態～‘‘Ｇ’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる３ビットデータが割り当てられる。
ＱＬＣ方式（４ｂｉｔ／ｃｅｌｌ）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は１６個の閾値電圧分布を形成する。この１６個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Ｅｒ’’状態、‘‘Ａ’’状態、‘‘Ｂ’’状態、‘‘Ｃ’’状態、‘‘Ｄ’’状態、‘‘Ｅ’’状態、‘‘Ｆ’’状態、‘‘Ｇ’’状態、‘‘Ｈ’’状態、‘‘Ｉ’’状態、‘‘Ｊ’’状態、‘‘Ｋ’’状態、‘‘Ｌ’’状態、‘‘Ｍ’’状態、‘‘Ｎ’’状態、‘‘Ｏ’’状態と称される。ＱＬＣ方式において‘‘Ｅｒ’’状態～‘‘Ｏ’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる４ビットデータが割り当てられる。
各種書込み方式において、隣り合う閾値電圧分布の間にそれぞれ読出し電圧を設定できる。具体的には、‘‘Ｅｒ’’状態における最大の閾値電圧と、‘‘Ａ’’状態における最小の閾値電圧との間に、読出し電圧ＶＡを設定できる。同様に、‘‘Ａ’’状態及び‘‘Ｂ’’状態間に読出し電圧ＶＢを設定できる。‘‘Ｂ’’状態及び‘‘Ｃ’’状態間に読出し電圧ＶＣを設定できる。‘‘Ｃ’’状態及び‘‘Ｄ’’状態間に読出し電圧ＶＤを設定できる。‘‘Ｄ’’状態及び‘‘Ｅ’’状態間に読出し電圧ＶＥを設定できる。‘‘Ｅ’’状態及び‘‘Ｆ’’状態間に読出し電圧ＶＦを設定できる。‘‘Ｆ’’状態及び‘‘Ｇ’’状態間に読出し電圧ＶＧを設定できる。‘‘Ｇ’’状態及び‘‘Ｈ’’状態間に読出し電圧ＶＨを設定できる。‘‘Ｈ’’状態及び‘‘Ｉ’’状態間に読出し電圧ＶＩを設定できる。‘‘Ｉ’’状態及び‘‘Ｊ’’状態間に読出し電圧ＶＪを設定できる。‘‘Ｊ’’状態及び‘‘Ｋ’’状態間に読出し電圧ＶＫを設定できる。‘‘Ｋ’’状態及び‘‘Ｌ’’状態間に読出し電圧ＶＬを設定できる。‘‘Ｌ’’状態及び‘‘Ｍ’’状態間に読出し電圧ＶＭを設定できる。‘‘Ｍ’’状態及び‘‘Ｎ’’状態間に読出し電圧ＶＮを設定できる。‘‘Ｎ’’状態及び‘‘Ｏ’’状態間に読出し電圧ＶＯを設定できる。
各種書込み方式において、最も高い閾値電圧分布における最大の閾値電圧よりも高い電圧に、読出しパス電圧ＶＲＥＡＤを設定できる。読出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずオン状態になる。
以上で説明した１つのメモリセルトランジスタＭＴに対して書込んだり読出したりするデータのビット数は一例であり、これに限定されない。例えば、メモリセルトランジスタＭＴには、５ビットデータ以上のデータが記憶されても良い。また、読出し電圧、及び読出しパス電圧のそれぞれは、各動作方式で同じ電圧値に設定されても良いし、異なる電圧値に設定されても良い。なお、図４では、各閾値電圧分布が重複しない場合について説明したが、実際には、各閾値電圧分布は、種々の要因によって変動し、互いに重複し得る。
（動作）
次に、図５乃至図７を参照してメモリシステム１の動作について説明する。図５は第１の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図である。図６は第１の実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャートであり、図７は第１の実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャートである。
図５に示すように、管理テーブルはページ番号と要素との対応関係を示すテーブルである。本実施形態においては不揮発性メモリ３に格納されている。管理テーブルは、不揮発性メモリ３の１ブロックＢＬＫ分のページＰ数分の要素を格納することが可能である。管理テーブルのインデックスと各ページＰ番号は対応しており、管理テーブルの各要素は、メモリシステム１設計時などメモリシステム１の出荷前にあらかじめ測定した、あるブロックＢＬＫの各ページＰに対する書込み動作速度をもとに設定される。ページＰに対する書込み動作速度が第１の速度より遅い場合は、当該ページＰに対応する要素には第１の値が設定され、ページＰに対する書込み動作速度が第１の速度以上の場合は、当該ページＰに対応する要素には第２の値が設定される。具体的には、例えば、ブロックＢＬＫの平均書込み動作速度を第１の速度として、平均書込み動作速度より書込み動作速度が遅いページＰの要素には１、書込み動作速度が平均書込み動作速度以上のページＰの要素には０が設定される。本実施形態において、メモリシステム１設計時に書込み動作速度の測定を実施しているが、測定のタイミングはこれに限定されない。また、ブロックＢＬＫ内の各ページＰの書込み動作速度は、例えば、先頭ワード線ＷＬ０や最終ワード線ＷＬ７のようにブロックＢＬＫの比較的端に位置するといった物理的な構造に起因しており、全てのブロックＢＬＫで似たような傾向を有する場合がある。そこで、本実施形態においては、１ブロックＢＬＫ分の各ページＰの書込み速度を代表的に測定し、他の全てのブロックＢＬＫのページＰに対しても同様の管理テーブルを適用することで、不揮発性メモリ３に記憶させる管理テーブルの容量を小さくしているが、複数のブロックＢＬＫについて測定を行っても良い。
動作を行う際に、書込み動作対象のページに対応する要素を参照して、要素が１の場合には第１の動作方式を選択し、要素が０の場合には第２の動作方式を選択する。本実施形態では第１の動作方式をＳＬＣ方式、第２の動作方式をＴＬＣ方式として説明するが、格納されるデータに応じて使い分けてもよく、これに制限されない。
具体的に、動作方式の選択と動作の手順について説明する。
図６に示すように、Ｓ１１１において、ＣＰＵ２２はホスト装置４から受信した書込み命令に基づいて書込み先のページＰ番号を取得する。
Ｓ１１２において、ＣＰＵ２２は、不揮発性メモリ３に格納されている管理テーブルをＲＡＭ２３上に読出し、Ｓ１１１において取得したページＰ番号に対応する要素を参照する。なお、管理テーブルをＲＡＭ２３上に読出すタイミングは電源投入後の初期化動作時などに行っても良く、ホスト装置４から書込み命令を受信した後に限られない。
参照したページＰ番号の要素が１の場合（Ｓ１１３；ＹＥＳ）、Ｓ１１４ａに進み、シーケンサ３４によって該当ページＰへＳＬＣ方式で書込み動作が実行される。一方で、参照したページＰ番号の要素が０の場合（Ｓ１１３；ＮＯ）、Ｓ１１４ｂに進み、シーケンサ３４によって該当ページＰへＴＬＣ方式で書込み動作が実行される。
以上により、動作方式が選択され、書込み動作が行われる。
読出し動作についても同様に、図７に示すＳ１２１～Ｓ１２４に従って読出し方式が選択され、読出し動作が行われる。
Ｓ１２１において、ＣＰＵ２２はホスト装置４から受信した読出し命令に基づいて読出し先のＰ番号を取得する。
Ｓ１２２において、ＣＰＵ２２は、不揮発性メモリ３に格納されている管理テーブルをＲＡＭ２３上に読出し、Ｓ１１１において取得したページＰ番号に対応する要素を参照する。
参照したページＰ番号の要素が１の場合（Ｓ１２３；ＹＥＳ）、Ｓ１２４ａに進み、シーケンサ３４によって該当ページＰからＳＬＣ方式で読出し動作が実行される。一方で、参照したページＰ番号の要素が０の場合（Ｓ１２３；ＮＯ）、Ｓ１２４ｂに進み、シーケンサ３４によって該当ページＰからＴＬＣ方式で読出し動作が実行される。
以上により、動作方式が選択され、読出し動作が行われる。本実施形態では書込み動作及び読出し動作において上記選択方式により動作が行われるが、いずれかのみであっても良い。
以上のように、本実施形態によれば、書込み動作速度が遅いページＰに対して動作速度が速い動作方式を適用することによって、書込み動作速度が速いページＰとの動作速度の差が縮まり、ブロックＢＬＫ内の書込み動作速度のばらつきを抑制することができる。また、書込み動作速度のばらつきを抑えることにより、ブロックＢＬＫの平均速度の向上が見込まれる。さらに、書込み動作速度が比較的速いページＰに対しては記憶容量が多い動作方式を用いることで、高い記憶容量を可能にする。
また、メモリシステム１を構成する不揮発性メモリ３には、書込み動作及び読出し動作の転送速度の最低保証を定義した性能指標が存在し得る。その場合出荷時に、消去単位であるブロックＢＬＫの一部のページＰを用いて書込み動作速度を測定し、ブロックＢＬＫの平均速度が規定の転送速度を達成することが必要となる。例えば、メモリシステム１がＳＤＴＭカードの場合、性能指標としてスピードクラスがあげられる。ＳＤＴＭカードでは、スピードクラスを測定する際に各ブロックＢＬＫ十数ＭＢのうちの一部のページＰ４ＭＢが用いられる。そのため、選択されたブロックＢＬＫ中の一部のページＰの書込み動作速度に依存した測定結果となる。もし、選択されたページＰの書込み動作速度が目標としていた規定の速度を満たせない場合には、不揮発性メモリ３自体が要求された性能指標を満たせないことになるが、本実施形態によれば、ページ間の動作速度のばらつきを抑制することが可能であるため、選択されたページＰによる平均速度のばらつきを抑えることができる。したがって、要求された性能指標を達成することが容易となる。
（第２の実施形態）
本発明の第２の実施形態に係るメモリシステム１について、図８乃至図１０を参照して説明する。第１の実施形態の構成及び動作方式と同一部分には同一符号を付して詳細な説明は省略する。
（動作）
図８乃至図１０を参照してメモリシステム１の動作について説明する。図８は第２の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図であり、図９は第２の実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャートであり、図１０は第２の実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャートである。
ページＰに対する書込み動作速度が第１の速度より遅い第２の速度よりも遅い場合には、当該ページＰに対応する要素には第３の値がセ設定される。ページＰに対する書込み動作速度が第２の速度以上であり第１の速度より遅い場合は、当該ページＰに対応する要素には第１の値が設定される。ページＰに対する書込み動作速度が第１の速度より速い場合は、当該ページＰに対応する要素には第２の値が設定される。本実施形態では、例えば、第１の値を０１、第２の値を００、第３の値を１１とする。
動作を行う際に、書込み動作対象のページＰに対応する要素を参照する。要素が０１の場合には第１の動作方式を選択し、要素が００の場合には第２の動作方式を選択し、要素が１１の場合には第３の動作方式を選択する。本実施形態では第１の動作方式をＭＬＣ、第２の動作方式をＴＬＣ、第３の動作方式をＳＬＣとして説明するが、格納されるデータに応じて使い分けてもよく、これに制限されない。
具体的に、動作方式の選択と動作処理の手順について説明する。
図９に示すように、Ｓ２１１において、ＣＰＵ２２はホスト装置４から受信した書込み命令に基づいて書き込み先のページＰ番号を取得する。
Ｓ２１２において、ＣＰＵ２２は、不揮発性メモリ３に格納されている管理テーブルをＲＡＭ２３上に読出し、Ｓ２１１において取得したページＰ番号に対応する要素を参照する。なお、管理テーブルをＲＡＭ２３上に読出すタイミングは電源投入後の初期化動作時などに行っても良く、ホスト装置４から書込み命令を受信した後に限られない。
参照したページＰ番号の要素が１１の場合（Ｓ２１３ａ；ＹＥＳ）、Ｓ２１４ａに進み、シーケンサ３４によって該当ページＰへＳＬＣ方式で書込み動作が実行される。一方で、参照したページＰ番号の要素が１１ではない場合（Ｓ２１３ａ；ＮＯ）、Ｓ２１３ｂに進む。
参照したページＰ番号の要素が０１の場合（Ｓ２１３ｂ；ＹＥＳ）、Ｓ２１４ｂに進み、シーケンサ３４によって該当ページＰへＭＬＣ方式で書込み動作が実行される。一方で、参照したページ番号の要素が０１ではない場合（Ｓ２１３ｂ；ＮＯ）、Ｓ２１４ｃに進み、シーケンサ３４によって該当ページＰへＴＬＣ方式で書込み動作が実行される。
以上により、書込み方式が選択され、書込み動作が行われる。
読出し動作についても同様に、図１０に示すＳ２２１～Ｓ２２４に従って読出し方式が選択され、読出し動作が行われる。
Ｓ２２１において、ＣＰＵ２２はホスト装置４から受信した読出し命令に基づいて読出し先のページＰ番号を取得する。
Ｓ２２２において、ＣＰＵ２２は、不揮発性メモリ３に格納されている管理テーブルをＲＡＭ２３上に読出し、Ｓ２２１において取得したページＰ番号に対応する要素を参照する。なお、管理テーブルをＲＡＭ２３上に読出すタイミングは電源投入後の初期化動作時などに行っても良く、ホスト装置４から書込み命令を受信した後に限られない。
参照したページＰ番号の要素が１１の場合（Ｓ２２３ａ；ＹＥＳ）、Ｓ２２４ａに進み、シーケンサ３４によって該当ページＰからＳＬＣ方式で読出し動作が実行される。一方で、参照したページＰ番号の要素が１１ではない場合（Ｓ２２３ａ；ＮＯ）、Ｓ２２３ｂに進む。
参照したページＰ番号の要素が０１の場合（Ｓ２２３ｂ；ＹＥＳ）、Ｓ２２４ｂに進み、シーケンサ３４によって該当ページＰからＭＬＣ方式で読出し動作が実行される。一方で、参照したページ番号の要素が０１ではない場合（Ｓ２２３ｂ；ＮＯ）、Ｓ２２４ｃに進み、シーケンサ３４によって該当ページＰからＴＬＣ方式で読出し動作が実行される。
以上により、読出し方式が選択され、読出し動作が行われる。本実施形態では書込み処理及び読出し処理において上記選択方式による処理が行われるが、いずれかのみであっても良い。
以上のように、本実施形態によれば、動作速度をより細かく分類し、対応した動作方式を選択することにより、第１の実施形態に係るメモリシステム１と比較して、より動作速度のばらつきが少なく、高い記憶容量を可能にすることができる。また、第１の実施形態と同様に、要求された性能指標の達成が容易となる。
以上説明した少なくとも一つの実施形態のメモリシステムによれば、あらかじめ測定した各ページの動作速度をもとに各ページに対して動作方式を選択することにより、動作速度のばらつきの抑制及び記憶容量の確保が可能となり、要求された性能指標の達成が容易となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
メモリシステム・・・１、メモリコントローラ・・・２、不揮発性メモリ・・・３、ホスト装置・・・４、ホストインタフェース回路・・・２１、ＣＰＵ・・・２２、ＲＡＭ・・・２３、ＲＯＭ・・・２４、メモリインタフェース回路・・・２５、入出力回路・・・３１、レジスタセット・・・３２、ステータスレジスタ・・・３２ａ、アドレスレジスタ・・・３２ｂ、コマンドレジスタ・・・３２ｃ、ロジックコントローラ・・・３３、シーケンサ・・・３４、電圧生成回路・・・３５、ロウデコーダモジュール・・・３６、センスアンプモジュール・・・３７、メモリセルアレイ・・・３８。

Claims (5)

  1. 不揮発性メモリと、
    前記不揮発性メモリに対する書込み動作および読出し動作を行うメモリコントローラと、
    を含むメモリシステムであって、
    前記不揮発性メモリは、
    複数の記憶素子を有するページを有するメモリセルアレイと、
    前記複数の記憶素子に対してnビット（nは自然数）のデータを記憶させる第１の動作方式及び前記複数の記憶素子に対してｍビット（ｍ＞ｎである自然数）のデータを記憶させる第２の動作方式とを実行可能に構成された第１の制御回路とを備え、
    前記メモリコントローラは、
    前記ページに対する書込み動作速度が第１の速度より遅い場合、前記ページに対応する要素には第１の値が設定され、前記書込み動作速度が前記第１の速度以上の場合前記ページに対応する前記要素には第２の値が設定される制御情報記憶部と、
    書込み動作時に、書込み動作対象のページに対応する前記要素が前記第１の値である場合、前記ページに対して前記第１の動作方式を選択して書込み動作を行い、書込み動作対象のページに対応する前記要素が前記第２の値である場合、前記ページに対して前記第２の動作方式を選択して書込み動作を行う、第２の制御回路とを備える、
    メモリシステム。
  2. 読出し動作時に、読出し動作対象ページに対応する前記要素が前記第１の値である場合、前記ページに対して前記第１の動作方式を選択して読出し動作を行い、前記要素が前記第２の値である場合、前記ページに対して前記第２の動作方式を選択して書込み動作を行う機能を有する、
    請求項１に記載のメモリシステム。
  3. 前記第１の制御回路は、前記複数の記憶素子に対してｌビット（ｍ＞ｎ＞ｌである自然数）のデータを記憶させる第３の動作方式をさらに実行可能に構成されており、前記ページに対する書込み動作速度が前記第１の速度より遅い第２の速度よりも遅い場合、前記ページに対応する前記要素には第３の値が設定され、前記書込み動作時に、前記書込み動作対象のページに対応する前記要素が前記第３の値である場合、前記ページには前記第３の動作方式を選択して書込み動作を行う機能を有する、
    請求項１に記載のメモリシステム。
  4. 読出し動作時に、読出し動作対象のページに対応する前記要素が前記第３の値である場合、前記第３のページには前記第３の動作方式を選択して読出し動作を行う機能を有する、
    請求項３に記載のメモリシステム。
  5. 前記ページにおいて、前記第２の動作方式によって書込み動作が行われ、前記書込み動作速度が第２の速度より遅くなる場合、出荷時のテストで前記第１の動作方式を用いて書込み動作を行う、
    請求項１に記載のメモリシステム。
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