JP2023045033A - メモリシステム - Google Patents
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Abstract
【課題】動作性能のばらつきの抑制及び高い記憶容量を可能にし、要求された性能指標の達成を容易にするメモリシステムを提供することである。【解決手段】本実施形態のメモリシステムは、不揮発性メモリとメモリコントローラとを含む。不揮発性メモリは、ページを有するメモリセルアレイと、第1の動作方式及び第2の動作方式とを実行可能に構成された第1の制御回路とを備える。メモリコントローラは、ページに対する書込み動作速度が第1の速度より遅い場合、対応する要素には第1の値が設定され、第1の速度以上の場合、第2の値が設定される制御情報記憶部と、書込み動作時に、対象のページに対応する要素が第1の値である場合、第1の動作方式を選択して書込み動作を行い、第2の値である場合、第2の動作方式を選択して書込み動作を行う、第2の制御回路とを備える。【選択図】 図6
Description
本発明の実施形態は、メモリシステムに関する。
半導体記憶装置としての不揮発性メモリ、半導体記憶装置を制御するメモリコントローラと、を含むメモリシステムが知られている。
本発明が解決しようとする課題は、動作性能のばらつきの抑制及び高い記憶容量を可能にし、要求された性能指標の達成を容易にするメモリシステムを提供することである。
本実施形態のメモリシステムは、不揮発性メモリとメモリコントローラとを含む。不揮発性メモリは、ページを有するメモリセルアレイと、第1の動作方式及び第2の動作方式とを実行可能に構成された第1の制御回路とを備える。メモリコントローラは、ページに対する書込み動作速度が第1の速度より遅い場合、対応する要素には第1の値が設定され、第1の速度以上の場合、第2の値が設定される制御情報記憶部、書込み動作時に、対象のページに対応する要素が第1の値である場合、第1の動作方式を選択して書込み動作を行い、第2の値である場合、第2の動作方式を選択して書込み動作を行う、第2の制御回路とを備える。
以下、本発明を実施するための実施形態について、図面を参照して説明する。
(第1の実施形態)
以下に、第1の実施形態に係るメモリシステムについて説明する。
以下に、第1の実施形態に係るメモリシステムについて説明する。
(構成)
第1の実施形態のメモリシステム1の構成を、図1乃至図3を参照して説明する。図1は第1の実施形態に係るメモリシステムの構成を説明するためのブロック図であり、図2は第1の実施形態に係る不揮発性メモリの構成を説明するためのブロック図であり、図3は第1の実施形態に係るメモリセルアレイの構成を説明するための回路図である。
第1の実施形態のメモリシステム1の構成を、図1乃至図3を参照して説明する。図1は第1の実施形態に係るメモリシステムの構成を説明するためのブロック図であり、図2は第1の実施形態に係る不揮発性メモリの構成を説明するためのブロック図であり、図3は第1の実施形態に係るメモリセルアレイの構成を説明するための回路図である。
図1に示されるように、メモリシステム1は、不揮発性メモリ3及びメモリコントローラ2を含み、ホスト装置4により制御される。メモリシステム1は、例えばSDTMカードまたはSSD(Solid State Drive)等である。
不揮発性メモリ3は、メモリコントローラ2により制御される。メモリコントローラ2は、ホスト装置4から命令を受け取り、当該受け取った命令に基づいて不揮発性メモリ3を制御する。例えば、メモリコントローラ2は、不揮発性メモリ3に対する書き込み動作および読み出し動作を行う。また、不揮発性メモリ3は、ファームウェア(プログラム)を格納することが可能である。本実施形態において、不揮発性メモリ3を制御情報記憶部の一例として説明する。不揮発性メモリ3は、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリ(NAND)である。
メモリコントローラ2は、ホストI/F回路(ホストインターフェース回路)21、CPU(central processing unit)22、RAM(random access memory)23、ROM(read only memory)24、及びメモリI/F回路(メモリインタフェース回路)25を含む。本実施形態において、CPU22は第2の制御回路の一例である。また、本実施形態において、不揮発性メモリ3を制御情報記憶部の一例として説明するが、RAM23やROM24が制御情報記憶部であっても良く、これに限定されない。メモリコントローラ2は、例えば、SoC(System-on-a-chip)として構成される。
ROM24はファームウェア(プログラム)を格納する。RAM23は、不揮発性メモリ3及びROM24から読み出されたファームウェアを保持可能であり、CPU22の作業領域として使用される。RAM23はさらに、ホスト装置4から受信したデータや不揮発性メモリ3から読出されたデータを一時的に保持し、バッファ及びキャッシュとして機能する。不揮発性メモリ3及びROM24からRAM23上に読出されたファームウェアがCPU22により実行される。これにより、メモリコントローラ2は、後述する書込み動作及び読出し動作を含む数々の動作、ならびに、ホストインタフェース回路21及びメモリインタフェース回路25の機能の一部を実行する。
ホストインタフェース回路21はホストバスを介してホスト装置4に接続され、メモリコントローラ2とホスト装置4との間の通信を司る。ホストバスは、例えばSD規格に準拠したバスである。メモリインタフェース回路25は、メモリバスを介して不揮発性メモリ3に接続され、メモリコントローラ2と不揮発性メモリ3との間で信号を送受信する。メモリバスは、例えばNANDインターフェースに準拠した信号の送受信を行うバスである。NANDインターフェースに準拠した信号は、例えば後述するチップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn、及びライトプロテクト信号WPn、およびレディ/ビジー信号R/Bnを含む制御信号と、信号DQとを含む。
図2に示されるように、不揮発性メモリ3は、入出力回路31、レジスタセット32、ロジックコントローラ33、シーケンサ34、電圧生成回路35、ロウデコーダモジュール36、センスアンプモジュール37、及びメモリセルアレイ38を含む。本実施形態において、シーケンサ34は第1の制御回路の一例である。
入出力回路31は、信号DQをメモリコントローラ2との間で送受信する。例えば、信号DQが8ビット幅の場合、信号DQ0~DQ7をメモリコントローラ2との間で送受信する。信号DQは、データDAT、ステータスSTS、アドレスADD,コマンドCMD等を含み得る。また、入出力回路31はセンスアンプモジュール37との間でデータDATを送受信する。
レジスタセット32は、ステータスレジスタ32a、アドレスレジスタ32b、及びコマンドレジスタ32cを含む。ステータスレジスタ32a、アドレスレジスタ32b、及びコマンドレジスタ32cは、それぞれステータスSTS、アドレスADD,及びコマンドCMDを記憶する。
ステータスSTSは、メモリコントローラ2からの指示に基づいてステータスレジスタ32aから入出力回路31に転送され、メモリコントローラ2に出力される。また、ステータスレジスタ43aに記憶されたステータスSTSは、例えばシーケンサ34の動作状態に基づいて、シーケンサによって更新される。アドレスADDは、入出力回路31からアドレスレジスタ32bに転送される。アドレスADDは、例えばチップアドレス、ブロックアドレス、ページアドレス、カラムアドレス等を含み得る。コマンドCMDは、入出力回路31からコマンドレジスタ32cに転送される。コマンドCMDは、不揮発性メモリ3の各種動作に関する命令を含む。
ロジックコントローラ33は、メモリバスを介してメモリコントローラ2から受信した制御信号に基づいて、入出力回路31及びシーケンサ34のそれぞれを制御する。このような制御信号として、例えばチップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn、及びライトプロテクト信号WPn、が使用される。また、ロジックコントローラ33は、シーケンサ34から受信した制御信号をメモリコントローラ2に通知する。このような制御信号としては、例えばレディ/ビジー信号R/Bnが使用される。
チップイネーブル信号CEnは、不揮発性メモリ3をイネーブルにするための信号である。コマンドラッチイネーブル信号CLEは、受け取った信号DQがコマンドCMDであることを入出力回路31に通知するための信号である。アドレスラッチイネーブル信号ALEは、信号DQがアドレスADDであることを入出力回路31に通知するための信号である。ライトイネーブル信号WEnは、信号DQの入力を入出力回路31に命令するための信号である。リードイネーブル信号REnは、信号DQの出力を入出力回路31に命令するための信号である。ライトプロテクト信号WPnは、電源のオンオフ時に不揮発性メモリ3を保護状態にするための信号である。レディ/ビジー信号R/Bnは、不揮発性メモリ3がレディ状態であるかビジー状態であるかを、メモリコントローラ2に通知するための信号である。なお、本明細書において‘レディ状態’は、不揮発性メモリ3がメモリコントローラ2からの命令を受け付ける状態であることを示し、‘ビジー状態’は、不揮発性メモリ3がメモリコントローラ2からの命令を受け付けない状態であることを示す。
シーケンサ34は、コマンドレジスタ32cに保持されるコマンドCMDに基づいて、不揮発性メモリ3全体の動作を制御する。例えば、シーケンサ34は、センスアンプモジュール37、ロウデコーダモジュール36、及び電圧生成回路35等を制御して、書込み動作及び読出し動作などの各種動作を実行する。
電圧生成回路35は、シーケンサ34による制御に基づいて電圧を生成し、当該生成した電圧を、ロウデコーダモジュール36、センスアンプモジュール37、及びメモリセルアレイ38等に供給する。例えば、電圧生成回路35は、読出し及び書込み等の動作でワード線WL及びソース線SLに印加する電圧を生成する。電圧生成回路35は、生成したワード線WLに印加する電圧を、ロウデコーダモジュール36に供給し、生成したソース線SLに印加する電圧を、メモリセルアレイ38中のソース線SLに供給する。
ロウデコーダモジュール36は、アドレスレジスタ32bからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダモジュール36は、当該デコードの結果に基づいて、書込み動作及び読出し動作等の各種動作を実行する対象のブロックBLKを選択する。ロウデコーダモジュール36は、当該選択したブロックBLKに、電圧生成回路35から供給される電圧を転送可能である。
センスアンプモジュール37は、アドレスレジスタ32bからカラムアドレスを受け取り、受け取ったカラムアドレスをデコードする。センスアンプモジュール37は、当該デコードの結果に基づいて、以下のようにメモリコントローラ2とメモリセルアレイ38との間でのデータDATの転送動作を実行する。すなわち、センスアンプモジュール37は、メモリセルアレイ38内の後述するメモリセルトランジスタMTの閾値電圧をセンスして読出しデータDATを生成し、生成した読出しデータDATを、入出力回路31を介してメモリコントローラ2に出力する。また、センスアンプモジュール37は、メモリコントローラ2から入出力回路31を介して書込みデータDATを受け取り、受け取った書込みデータDATを、メモリセルアレイ38に転送する。
メモリセルアレイ38は、ブロックBLK0~BLKm(mは1以上の整数)を含む。例えば、ブロックBLK0~BLKmはそれぞれデータの消去単位となる。図3に示されるように、ブロックBLKは、ビット線BL及びワード線WLに関連付けられた複数のメモリセルトランジスタMTを含み、例えば、4つのストリングユニットSU0~SU3を有する。本実施形態において、複数のメモリセルトランジスタMTは記憶素子の一例である。各ストリングユニットSUは、複数のNANDストリングNSを含む。各NANDストリングNSは、ビット線BL0~BLk(kは1以上の整数)のうち対応するビット線BLに対応付けられ、例えばメモリセルトランジスタMT0~MT7ならびに選択トランジスタST1及びST2を含む。各メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタST1及びST2の各々は、各種動作時における、当該選択トランジスタST1及びST2を含むNANDストリングNSの選択に使用される。
各NANDストリングNSの選択トランジスタST1のドレインは、上記対応するビット線BLに接続される。選択トランジスタST1のソースと、選択トランジスタST2のドレインとの間に、メモリセルトランジスタMT0~MT7が接続される。選択トランジスタST2のソースは、ソース線SLに接続される。
同一のブロックBLKに含まれる複数のNANDストリングNSのメモリセルトランジスタMTjの制御ゲートは、ワード線WLjに共通して接続される。ここで、図3の例では、jは0から7の整数のいずれかである。同一のストリングユニットSUiに含まれる複数のNANDストリングNSの選択トランジスタST1のゲート(制御ゲート)は、セレクトゲート線SGDiに共通して接続される。ここで、iは0から3の整数のいずれかである。同一のブロックBLKに含まれる複数のNANDストリングNSの選択トランジスタST2のゲートは、セレクトゲート線SGSに共通して接続される。
各ビット線BLは、各ストリングユニットSUに含まれる対応するNANDストリングNSの選択トランジスタST1のドレインに共通して接続される。ソース線SLは、複数のストリングユニットSU間で共有される。
ブロックBLKは、複数のページP0~Pn(nは1以上の整数)を含み、各ページPは同一のワード線WLに共通して接続される複数のメモリセルトランジスタMTを含む。ページPは、例えば、データの書込み単位及びデータの読出し単位として使用される。なお、1本のワード線WLに共通して接続される複数のメモリセルトランジスタMTをデータの書込み単位及びデータの読出し単位としてもよい。
以上でメモリセルアレイ38の回路構成について説明したが、メモリセルアレイ38の回路構成は上述したものに限定されない。例えば、各ブロックBLKが含むストリングユニットSUの個数を任意の個数に変更することが可能である。また、各NANDストリングNSが含むメモリセルトランジスタMT並びに選択トランジスタST1及びST2の各々を任意の個数に変更することが可能である。ワード線WL並びにセレクトゲート線SGD及びSGSの本数の各々は、NANDストリングNS中のメモリセルトランジスタMT並びに選択トランジスタST1及びST2の個数に基づいて変更される。
(動作方式)
メモリシステム1は、例えば、いくつかの動作方式を使用することができる。例えば、メモリシステム1は、SLC(Single-Level Cell)方式、MLC(Multi-Level Cell)方式、TLC(Triple-Level Cell)方式、又はQLC(Quadruple-Level Cell)方式を使用可能である。SLC方式、MLC方式、TLC方式、及びQLC方式は、1つのメモリセルトランジスタMTに対して、それぞれ1ビットデータ、2ビットデータ、3ビットデータ、及び4ビットデータを記憶する動作方式である。1つのメモリセルトランジスタMTに対する記憶できるビット数が多い動作方式ほど記憶容量が多くなり、記憶できるビット数が少ない動作方式ほど動作速度は速い。
メモリシステム1は、例えば、いくつかの動作方式を使用することができる。例えば、メモリシステム1は、SLC(Single-Level Cell)方式、MLC(Multi-Level Cell)方式、TLC(Triple-Level Cell)方式、又はQLC(Quadruple-Level Cell)方式を使用可能である。SLC方式、MLC方式、TLC方式、及びQLC方式は、1つのメモリセルトランジスタMTに対して、それぞれ1ビットデータ、2ビットデータ、3ビットデータ、及び4ビットデータを記憶する動作方式である。1つのメモリセルトランジスタMTに対する記憶できるビット数が多い動作方式ほど記憶容量が多くなり、記憶できるビット数が少ない動作方式ほど動作速度は速い。
第1の実施形態における動作方式を、図4を参照して説明する。図4は第1の実施形態に係るメモリセルアレイ38の閾値電圧分布を説明するための模式図であり、SLC方式、MLC方式、TLC方式、及びQLC方式がそれぞれ使用された4種類の閾値電圧分布及び読出し電圧のグループを示している。なお、図4に示された閾値電圧分布において、縦軸はメモリセルトランジスタMTの個数(メモリセル数)に対応し、横軸はメモリセルトランジスタMTの閾値電圧Vthに対応する。図4に示すように、複数のメモリセルトランジスタMTは、適用される動作方式、すなわち記憶又は読出すデータのビット数に応じて複数の閾値電圧分布を形成する。
SLC方式(1bit/cell)が使用された場合、複数のメモリセルトランジスタMTの閾値電圧は2個の閾値電圧分布を形成する。この2個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Er’’状態、‘‘A’’状態と称される。SLC方式において‘‘Er’’状態、及び‘‘A’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる1ビットデータが割り当てられる。
MLC方式(2bit/cell)が使用された場合、複数のメモリセルトランジスタMTの閾値電圧は4個の閾値電圧分布を形成する。この4個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Er’’状態、‘‘A’’状態、‘‘B’’状態、‘‘C’’状態と称される。MLC方式において‘‘Er’’状態~‘‘C’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる2ビットデータが割り当てられる。
TLC方式(3bit/cell)が使用された場合、複数のメモリセルトランジスタMTの閾値電圧は8個の閾値電圧分布を形成する。この8個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Er’’状態、‘‘A’’状態、‘‘B’’状態、‘‘C’’状態、‘‘D’’状態、‘‘E’’状態、‘‘F’’状態、‘‘G’’状態と称される。TLC方式において‘‘Er’’状態~‘‘G’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる3ビットデータが割り当てられる。
QLC方式(4bit/cell)が使用された場合、複数のメモリセルトランジスタMTの閾値電圧は16個の閾値電圧分布を形成する。この16個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ‘‘Er’’状態、‘‘A’’状態、‘‘B’’状態、‘‘C’’状態、‘‘D’’状態、‘‘E’’状態、‘‘F’’状態、‘‘G’’状態、‘‘H’’状態、‘‘I’’状態、‘‘J’’状態、‘‘K’’状態、‘‘L’’状態、‘‘M’’状態、‘‘N’’状態、‘‘O’’状態と称される。QLC方式において‘‘Er’’状態~‘‘O’’状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる4ビットデータが割り当てられる。
各種書込み方式において、隣り合う閾値電圧分布の間にそれぞれ読出し電圧を設定できる。具体的には、‘‘Er’’状態における最大の閾値電圧と、‘‘A’’状態における最小の閾値電圧との間に、読出し電圧VAを設定できる。同様に、‘‘A’’状態及び‘‘B’’状態間に読出し電圧VBを設定できる。‘‘B’’状態及び‘‘C’’状態間に読出し電圧VCを設定できる。‘‘C’’状態及び‘‘D’’状態間に読出し電圧VDを設定できる。‘‘D’’状態及び‘‘E’’状態間に読出し電圧VEを設定できる。‘‘E’’状態及び‘‘F’’状態間に読出し電圧VFを設定できる。‘‘F’’状態及び‘‘G’’状態間に読出し電圧VGを設定できる。‘‘G’’状態及び‘‘H’’状態間に読出し電圧VHを設定できる。‘‘H’’状態及び‘‘I’’状態間に読出し電圧VIを設定できる。‘‘I’’状態及び‘‘J’’状態間に読出し電圧VJを設定できる。‘‘J’’状態及び‘‘K’’状態間に読出し電圧VKを設定できる。‘‘K’’状態及び‘‘L’’状態間に読出し電圧VLを設定できる。‘‘L’’状態及び‘‘M’’状態間に読出し電圧VMを設定できる。‘‘M’’状態及び‘‘N’’状態間に読出し電圧VNを設定できる。‘‘N’’状態及び‘‘O’’状態間に読出し電圧VOを設定できる。
各種書込み方式において、最も高い閾値電圧分布における最大の閾値電圧よりも高い電圧に、読出しパス電圧VREADを設定できる。読出しパス電圧VREADがゲートに印加されたメモリセルトランジスタMTは、記憶するデータに依らずオン状態になる。
以上で説明した1つのメモリセルトランジスタMTに対して書込んだり読出したりするデータのビット数は一例であり、これに限定されない。例えば、メモリセルトランジスタMTには、5ビットデータ以上のデータが記憶されても良い。また、読出し電圧、及び読出しパス電圧のそれぞれは、各動作方式で同じ電圧値に設定されても良いし、異なる電圧値に設定されても良い。なお、図4では、各閾値電圧分布が重複しない場合について説明したが、実際には、各閾値電圧分布は、種々の要因によって変動し、互いに重複し得る。
(動作)
次に、図5乃至図7を参照してメモリシステム1の動作について説明する。図5は第1の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図である。図6は第1の実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャートであり、図7は第1の実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャートである。
次に、図5乃至図7を参照してメモリシステム1の動作について説明する。図5は第1の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図である。図6は第1の実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャートであり、図7は第1の実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャートである。
図5に示すように、管理テーブルはページ番号と要素との対応関係を示すテーブルである。本実施形態においては不揮発性メモリ3に格納されている。管理テーブルは、不揮発性メモリ3の1ブロックBLK分のページP数分の要素を格納することが可能である。管理テーブルのインデックスと各ページP番号は対応しており、管理テーブルの各要素は、メモリシステム1設計時などメモリシステム1の出荷前にあらかじめ測定した、あるブロックBLKの各ページPに対する書込み動作速度をもとに設定される。ページPに対する書込み動作速度が第1の速度より遅い場合は、当該ページPに対応する要素には第1の値が設定され、ページPに対する書込み動作速度が第1の速度以上の場合は、当該ページPに対応する要素には第2の値が設定される。具体的には、例えば、ブロックBLKの平均書込み動作速度を第1の速度として、平均書込み動作速度より書込み動作速度が遅いページPの要素には1、書込み動作速度が平均書込み動作速度以上のページPの要素には0が設定される。本実施形態において、メモリシステム1設計時に書込み動作速度の測定を実施しているが、測定のタイミングはこれに限定されない。また、ブロックBLK内の各ページPの書込み動作速度は、例えば、先頭ワード線WL0や最終ワード線WL7のようにブロックBLKの比較的端に位置するといった物理的な構造に起因しており、全てのブロックBLKで似たような傾向を有する場合がある。そこで、本実施形態においては、1ブロックBLK分の各ページPの書込み速度を代表的に測定し、他の全てのブロックBLKのページPに対しても同様の管理テーブルを適用することで、不揮発性メモリ3に記憶させる管理テーブルの容量を小さくしているが、複数のブロックBLKについて測定を行っても良い。
動作を行う際に、書込み動作対象のページに対応する要素を参照して、要素が1の場合には第1の動作方式を選択し、要素が0の場合には第2の動作方式を選択する。本実施形態では第1の動作方式をSLC方式、第2の動作方式をTLC方式として説明するが、格納されるデータに応じて使い分けてもよく、これに制限されない。
具体的に、動作方式の選択と動作の手順について説明する。
図6に示すように、S111において、CPU22はホスト装置4から受信した書込み命令に基づいて書込み先のページP番号を取得する。
S112において、CPU22は、不揮発性メモリ3に格納されている管理テーブルをRAM23上に読出し、S111において取得したページP番号に対応する要素を参照する。なお、管理テーブルをRAM23上に読出すタイミングは電源投入後の初期化動作時などに行っても良く、ホスト装置4から書込み命令を受信した後に限られない。
参照したページP番号の要素が1の場合(S113;YES)、S114aに進み、シーケンサ34によって該当ページPへSLC方式で書込み動作が実行される。一方で、参照したページP番号の要素が0の場合(S113;NO)、S114bに進み、シーケンサ34によって該当ページPへTLC方式で書込み動作が実行される。
以上により、動作方式が選択され、書込み動作が行われる。
読出し動作についても同様に、図7に示すS121~S124に従って読出し方式が選択され、読出し動作が行われる。
S121において、CPU22はホスト装置4から受信した読出し命令に基づいて読出し先のP番号を取得する。
S122において、CPU22は、不揮発性メモリ3に格納されている管理テーブルをRAM23上に読出し、S111において取得したページP番号に対応する要素を参照する。
参照したページP番号の要素が1の場合(S123;YES)、S124aに進み、シーケンサ34によって該当ページPからSLC方式で読出し動作が実行される。一方で、参照したページP番号の要素が0の場合(S123;NO)、S124bに進み、シーケンサ34によって該当ページPからTLC方式で読出し動作が実行される。
以上により、動作方式が選択され、読出し動作が行われる。本実施形態では書込み動作及び読出し動作において上記選択方式により動作が行われるが、いずれかのみであっても良い。
以上のように、本実施形態によれば、書込み動作速度が遅いページPに対して動作速度が速い動作方式を適用することによって、書込み動作速度が速いページPとの動作速度の差が縮まり、ブロックBLK内の書込み動作速度のばらつきを抑制することができる。また、書込み動作速度のばらつきを抑えることにより、ブロックBLKの平均速度の向上が見込まれる。さらに、書込み動作速度が比較的速いページPに対しては記憶容量が多い動作方式を用いることで、高い記憶容量を可能にする。
また、メモリシステム1を構成する不揮発性メモリ3には、書込み動作及び読出し動作の転送速度の最低保証を定義した性能指標が存在し得る。その場合出荷時に、消去単位であるブロックBLKの一部のページPを用いて書込み動作速度を測定し、ブロックBLKの平均速度が規定の転送速度を達成することが必要となる。例えば、メモリシステム1がSDTMカードの場合、性能指標としてスピードクラスがあげられる。SDTMカードでは、スピードクラスを測定する際に各ブロックBLK十数MBのうちの一部のページP4MBが用いられる。そのため、選択されたブロックBLK中の一部のページPの書込み動作速度に依存した測定結果となる。もし、選択されたページPの書込み動作速度が目標としていた規定の速度を満たせない場合には、不揮発性メモリ3自体が要求された性能指標を満たせないことになるが、本実施形態によれば、ページ間の動作速度のばらつきを抑制することが可能であるため、選択されたページPによる平均速度のばらつきを抑えることができる。したがって、要求された性能指標を達成することが容易となる。
(第2の実施形態)
本発明の第2の実施形態に係るメモリシステム1について、図8乃至図10を参照して説明する。第1の実施形態の構成及び動作方式と同一部分には同一符号を付して詳細な説明は省略する。
本発明の第2の実施形態に係るメモリシステム1について、図8乃至図10を参照して説明する。第1の実施形態の構成及び動作方式と同一部分には同一符号を付して詳細な説明は省略する。
(動作)
図8乃至図10を参照してメモリシステム1の動作について説明する。図8は第2の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図であり、図9は第2の実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャートであり、図10は第2の実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャートである。
図8乃至図10を参照してメモリシステム1の動作について説明する。図8は第2の実施形態に係るメモリシステムにおける動作方式を選択するための管理テーブルを示す図であり、図9は第2の実施形態に係るメモリシステムにおける不揮発性メモリへの書込み動作を説明するためのフローチャートであり、図10は第2の実施形態に係るメモリシステムにおける不揮発性メモリからの読出し動作を説明するためのフローチャートである。
ページPに対する書込み動作速度が第1の速度より遅い第2の速度よりも遅い場合には、当該ページPに対応する要素には第3の値がセ設定される。ページPに対する書込み動作速度が第2の速度以上であり第1の速度より遅い場合は、当該ページPに対応する要素には第1の値が設定される。ページPに対する書込み動作速度が第1の速度より速い場合は、当該ページPに対応する要素には第2の値が設定される。本実施形態では、例えば、第1の値を01、第2の値を00、第3の値を11とする。
動作を行う際に、書込み動作対象のページPに対応する要素を参照する。要素が01の場合には第1の動作方式を選択し、要素が00の場合には第2の動作方式を選択し、要素が11の場合には第3の動作方式を選択する。本実施形態では第1の動作方式をMLC、第2の動作方式をTLC、第3の動作方式をSLCとして説明するが、格納されるデータに応じて使い分けてもよく、これに制限されない。
具体的に、動作方式の選択と動作処理の手順について説明する。
図9に示すように、S211において、CPU22はホスト装置4から受信した書込み命令に基づいて書き込み先のページP番号を取得する。
S212において、CPU22は、不揮発性メモリ3に格納されている管理テーブルをRAM23上に読出し、S211において取得したページP番号に対応する要素を参照する。なお、管理テーブルをRAM23上に読出すタイミングは電源投入後の初期化動作時などに行っても良く、ホスト装置4から書込み命令を受信した後に限られない。
参照したページP番号の要素が11の場合(S213a;YES)、S214aに進み、シーケンサ34によって該当ページPへSLC方式で書込み動作が実行される。一方で、参照したページP番号の要素が11ではない場合(S213a;NO)、S213bに進む。
参照したページP番号の要素が01の場合(S213b;YES)、S214bに進み、シーケンサ34によって該当ページPへMLC方式で書込み動作が実行される。一方で、参照したページ番号の要素が01ではない場合(S213b;NO)、S214cに進み、シーケンサ34によって該当ページPへTLC方式で書込み動作が実行される。
以上により、書込み方式が選択され、書込み動作が行われる。
読出し動作についても同様に、図10に示すS221~S224に従って読出し方式が選択され、読出し動作が行われる。
S221において、CPU22はホスト装置4から受信した読出し命令に基づいて読出し先のページP番号を取得する。
S222において、CPU22は、不揮発性メモリ3に格納されている管理テーブルをRAM23上に読出し、S221において取得したページP番号に対応する要素を参照する。なお、管理テーブルをRAM23上に読出すタイミングは電源投入後の初期化動作時などに行っても良く、ホスト装置4から書込み命令を受信した後に限られない。
参照したページP番号の要素が11の場合(S223a;YES)、S224aに進み、シーケンサ34によって該当ページPからSLC方式で読出し動作が実行される。一方で、参照したページP番号の要素が11ではない場合(S223a;NO)、S223bに進む。
参照したページP番号の要素が01の場合(S223b;YES)、S224bに進み、シーケンサ34によって該当ページPからMLC方式で読出し動作が実行される。一方で、参照したページ番号の要素が01ではない場合(S223b;NO)、S224cに進み、シーケンサ34によって該当ページPからTLC方式で読出し動作が実行される。
以上により、読出し方式が選択され、読出し動作が行われる。本実施形態では書込み処理及び読出し処理において上記選択方式による処理が行われるが、いずれかのみであっても良い。
以上のように、本実施形態によれば、動作速度をより細かく分類し、対応した動作方式を選択することにより、第1の実施形態に係るメモリシステム1と比較して、より動作速度のばらつきが少なく、高い記憶容量を可能にすることができる。また、第1の実施形態と同様に、要求された性能指標の達成が容易となる。
以上説明した少なくとも一つの実施形態のメモリシステムによれば、あらかじめ測定した各ページの動作速度をもとに各ページに対して動作方式を選択することにより、動作速度のばらつきの抑制及び記憶容量の確保が可能となり、要求された性能指標の達成が容易となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
メモリシステム・・・1、メモリコントローラ・・・2、不揮発性メモリ・・・3、ホスト装置・・・4、ホストインタフェース回路・・・21、CPU・・・22、RAM・・・23、ROM・・・24、メモリインタフェース回路・・・25、入出力回路・・・31、レジスタセット・・・32、ステータスレジスタ・・・32a、アドレスレジスタ・・・32b、コマンドレジスタ・・・32c、ロジックコントローラ・・・33、シーケンサ・・・34、電圧生成回路・・・35、ロウデコーダモジュール・・・36、センスアンプモジュール・・・37、メモリセルアレイ・・・38。
Claims (5)
- 不揮発性メモリと、
前記不揮発性メモリに対する書込み動作および読出し動作を行うメモリコントローラと、
を含むメモリシステムであって、
前記不揮発性メモリは、
複数の記憶素子を有するページを有するメモリセルアレイと、
前記複数の記憶素子に対してnビット(nは自然数)のデータを記憶させる第1の動作方式及び前記複数の記憶素子に対してmビット(m>nである自然数)のデータを記憶させる第2の動作方式とを実行可能に構成された第1の制御回路とを備え、
前記メモリコントローラは、
前記ページに対する書込み動作速度が第1の速度より遅い場合、前記ページに対応する要素には第1の値が設定され、前記書込み動作速度が前記第1の速度以上の場合前記ページに対応する前記要素には第2の値が設定される制御情報記憶部と、
書込み動作時に、書込み動作対象のページに対応する前記要素が前記第1の値である場合、前記ページに対して前記第1の動作方式を選択して書込み動作を行い、書込み動作対象のページに対応する前記要素が前記第2の値である場合、前記ページに対して前記第2の動作方式を選択して書込み動作を行う、第2の制御回路とを備える、
メモリシステム。 - 読出し動作時に、読出し動作対象ページに対応する前記要素が前記第1の値である場合、前記ページに対して前記第1の動作方式を選択して読出し動作を行い、前記要素が前記第2の値である場合、前記ページに対して前記第2の動作方式を選択して書込み動作を行う機能を有する、
請求項1に記載のメモリシステム。 - 前記第1の制御回路は、前記複数の記憶素子に対してlビット(m>n>lである自然数)のデータを記憶させる第3の動作方式をさらに実行可能に構成されており、前記ページに対する書込み動作速度が前記第1の速度より遅い第2の速度よりも遅い場合、前記ページに対応する前記要素には第3の値が設定され、前記書込み動作時に、前記書込み動作対象のページに対応する前記要素が前記第3の値である場合、前記ページには前記第3の動作方式を選択して書込み動作を行う機能を有する、
請求項1に記載のメモリシステム。 - 読出し動作時に、読出し動作対象のページに対応する前記要素が前記第3の値である場合、前記第3のページには前記第3の動作方式を選択して読出し動作を行う機能を有する、
請求項3に記載のメモリシステム。 - 前記ページにおいて、前記第2の動作方式によって書込み動作が行われ、前記書込み動作速度が第2の速度より遅くなる場合、出荷時のテストで前記第1の動作方式を用いて書込み動作を行う、
請求項1に記載のメモリシステム。
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