JP2023044208A - 電源装置 - Google Patents

Abstract

【課題】内部電源電圧が対象回路の動作保障電圧よりも低下した場合であっても、対象回路に供給する電源電圧を適切に切り替えて対象回路の誤動作の防止を図る。【解決手段】電源装置１０は、電源部１１、１２（第１、第２の電源部）および切替部１３を備え、対象回路２に対して電源供給を行う。電源部１１は、外部電源電圧ＶＣＣから所定電圧低下させた内部電源電圧ＶＤＤ（第１の内部電源電圧）を生成して、内部電源電圧ＶＤＤを対象回路２に供給する。電源部１２は、外部電源電圧ＶＣＣの電圧値近傍の内部電源電圧ＶＤＤ１（第２の内部電源電圧）を対象回路２に供給する。切替部１３は、外部電源電圧ＶＣＣの電圧変動を検出し、外部電源電圧ＶＣＣが非低電源電圧の状態を検出した場合は内部電源電圧ＶＤＤ１を供給せず、外部電源電圧ＶＣＣが低電源電圧の状態を検出した場合は内部電源電圧ＶＤＤ１を供給させる。【選択図】図１

Description

本発明は、内部電源電圧を生成する電源装置に関する。

近年、パワー半導体素子を用いたスイッチ素子と、スイッチ素子の駆動回路およびその周辺の保護回路等を１チップ化したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。

ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの車両電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。

一方、車両の電源環境は、例えば、初期運用時には、逆起電力やスパイク等、高電圧や低電圧、瞬断等が生じやすい。このため、ＩＰＳでは、外部電源電圧から内部電源電圧を装置内部で生成して、所定の回路に対して内部電源電圧を供給するようにしている。

図５は従来の内部電源回路の構成の一例を示す図である。内部電源回路１１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のトランジスタＤＥＰ１、ＮＭ１およびツェナーダイオードＺＮ１を備え、外部電源電圧ＶＣＣから内部電源電圧ＶＤＤを生成する回路である。生成された内部電源電圧ＶＤＤは、内部電源電圧ＶＤＤによって駆動する対象回路２に供給される。

トランジスタＤＥＰ１、ＮＭ１は、ＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ）が使用されている。なお、ＮＭＯＳトランジスタＤＥＰ１は、ゲートがソースショートしたデプレッション型ＭＯＳＦＥＴであり、ＮＭＯＳトランジスタＮＭ１は、エンハンスメント型ＭＯＳＦＥＴである。

なお、デプレッション型のＮＭＯＳトランジスタでは、ゲート・ソース間の電圧が０でもドレイン・ソース間には電流が流れる。これに対し、エンハンスメント型のＮＭＯＳトランジスタでは、ゲート・ソース間の電圧が０の場合はドレイン・ソース間に電流が流れないが、閾値電圧を超えると電流が流れる。

各構成素子の接続関係について、ＮＭＯＳトランジスタＤＥＰ１のドレインは、外部電源電圧ＶＣＣおよびＮＭＯＳトランジスタＮＭ１のドレインに接続される。ＮＭＯＳトランジスタＤＥＰ１のゲートは、ＮＭＯＳトランジスタＤＥＰ１のソース、ＮＭＯＳトランジスタＮＭ１のゲートおよびツェナーダイオードＺＮ１のカソードに接続される。ＮＭＯＳトランジスタＮＭ１のソースは、対象回路２の電源端子に接続される。対象回路２のグランド（ＧＮＤ）端子には、ツェナーダイオードＺＮ１のアノードおよびＧＮＤが接続される。

ここで、内部電源回路１１０では、ＮＭＯＳトランジスタＮＭ１において、ドレインに外部電源電圧ＶＣＣが接続されて、ゲートに入力、ソースが出力となる構成になっており、ＮＭＯＳトランジスタＮＭ１はソースフォロワとして機能する。

したがって、ＮＭＯＳトランジスタＮＭ１のゲートに入力する信号をＶｉｎ、ゲート・ソース間の電圧をＶｇｓとすると、内部電源回路１１０が出力する内部電源電圧ＶＤＤは、ＶｉｎとＶｇｓとの差分（Ｖｉｎ－Ｖｇｓ）で表される。また、ツェナーダイオードＺＮ１の降伏電圧をＶｚ、ＮＭＯＳトランジスタＤＥＰ１の閾値電圧をＶｔｈとすると、Ｖｉｎは、ＶｚとＶｔｈとの差分（Ｖｚ－Ｖｔｈ）で表される。

内部電源回路１１０では、このように、ＮＭＯＳトランジスタＮＭ１のソースフォロワにより内部電源電圧ＶＤＤを生成している。対象回路２が正常動作する際の動作保障電圧が例えば、４．５Ｖならば、内部電源回路１１０は内部電源電圧ＶＤＤとして少なくとも４．５Ｖを生成して対象回路２に供給することになる。

関連技術としては、内部電源電圧の低下を検知するしきい値を外部電源電圧に応じて変化させ、変化した検知レベルに応じて内部電源電圧を供給する技術が提案されている（特許文献１）。

特開平０６－０１２１３５号公報

図６は従来の内部電源回路によって生成される内部電源電圧の一例を示す図である。（ａ）は外部電源電圧ＶＣＣが１２Ｖの場合に生成される内部電源電圧ＶＤＤを示し、（ｂ）は外部電源電圧ＶＣＣが５Ｖの場合に生成される内部電源電圧ＶＤＤを示している。縦軸は電圧、横軸は時間であり、細実線は外部電源電圧ＶＣＣ、太実線は内部電源電圧ＶＤＤである。

通常運用時では、グラフｇ１のように、外部電源電圧ＶＣＣとして１２Ｖが印加される。この場合、内部電源回路１１０によって５Ｖの内部電源電圧ＶＤＤが生成されて、対象回路２に５Ｖが供給されることにより、対象回路２の動作保障電圧が４．５Ｖとすると、対象回路２は正常に動作する。

これに対し、バッテリの劣化等に起因して外部電源電圧ＶＣＣが低下することがあり、グラフｇ２では、外部電源電圧ＶＣＣとして５Ｖ以下が印加される状態を示している。この場合、内部電源回路１１０では、例えば、４Ｖの内部電源電圧ＶＤＤが生成されて、対象回路２には４Ｖが供給されることになり、対象回路２の動作保障電圧の４．５Ｖよりも低くなるため、対象回路２は正常に動作することができなくなる。

従来の内部電源回路１１０では、ＮＭＯＳトランジスタＮＭ１のソースフォロワにより内部電源電圧ＶＤＤを生成しており、外部電源電圧ＶＣＣに対して、少なくともＮＭＯＳトランジスタＮＭ１の閾値電圧分の低下が発生する。

このため、外部電源電圧ＶＣＣが低下すると、内部電源電圧ＶＤＤは外部電源電圧ＶＣＣの低下分に閾値電圧の低下分も加わるため、図６の（ｂ）に示したように、対象回路２の動作を保障するに足るレベルの内部電源電圧ＶＤＤに達しない状態に陥る場合があり、対象回路２が誤動作してしまうという問題がある。

１つの側面では、本発明は、内部電源電圧が対象回路の動作保障電圧よりも低下した場合であっても、対象回路に供給する電源電圧を適切に切り替えて対象回路の誤動作の防止を図った電源装置を提供することを目的とする。

上記課題を解決するために、電源装置が提供される。電源装置は、第１の電源部、第２の電源部および切替部を備える。第１の電源部は、外部電源電圧から所定電圧低下させた第１の内部電源電圧を生成して、第１の内部電源電圧を対象回路に供給する。第２の電源部は、外部電源電圧の電圧値近傍の第２の内部電源電圧を対象回路に供給する。切替部は、外部電源電圧の電圧変動を検出し、外部電源電圧が非低電源電圧の状態を検出した場合は第２の内部電源電圧を供給せず、外部電源電圧が低電源電圧の状態を検出した場合は第２の内部電源電圧を供給させる。

一側面によれば、内部電源電圧が対象回路の動作保障電圧よりも低下した場合であっても、対象回路に供給する電源電圧を適切に切り替えて対象回路の誤動作の防止を図ることが可能になる。

本発明の電源装置の一例を説明するための図である。 本発明の電源装置から対象回路に供給される内部電源電圧の一例を示す図である。（ａ）は外部電源電圧が１２Ｖの場合に対象回路に供給される内部電源電圧を示し、（ｂ）は外部電源電圧が５Ｖの場合に対象回路に供給される内部電源電圧を示す。 外部電源電圧の低下に伴う内部電源電圧の追従変化の一例を示す図である。（ａ）は第１の内部電源電圧の追従変化を示し、（ｂ）は第２の内部電源電圧の追従変化を示す。 電源装置の変形例の構成を示す図である。 従来の内部電源回路の構成の一例を示す図である。 従来の内部電源回路によって生成される内部電源電圧の一例を示す図である。（ａ）は外部電源電圧が１２Ｖの場合に生成される内部電源電圧を示し、（ｂ）は外部電源電圧が５Ｖの場合に生成される内部電源電圧を示す。

以下、本実施の形態について図面を参照して説明する。
図１は本発明の電源装置の一例を説明するための図である。電源装置１０は、電源部１１（第１の電源部）、電源部１２（第２の電源部）および切替部１３を備え、対象回路２に対して電源供給を行う装置である。

電源部１１は、外部電源電圧ＶＣＣから所定電圧低下させた内部電源電圧ＶＤＤ（第１の内部電源電圧）を生成して、内部電源電圧ＶＤＤを対象回路２に供給する。電源部１２は、電源部１１を介さずに、外部電源電圧ＶＣＣの電圧値近傍の内部電源電圧ＶＤＤ１（第２の内部電源電圧）を対象回路２に供給する。

切替部１３は、外部電源電圧ＶＣＣの電圧変動を検出し、外部電源電圧ＶＣＣが非低電源電圧の状態を検出した場合は内部電源電圧ＶＤＤ１を供給せず、外部電源電圧ＶＣＣが低電源電圧の状態を検出した場合は内部電源電圧ＶＤＤ１を供給させる。

電源部１１は、デプレッション型のＮＭＯＳトランジスタＤＥＰ１（第１のデプレッション型ＮＭＯＳトランジスタ）、エンハンスメント型のＮＭＯＳトランジスタＮＭ１（第１のエンハンスメント型ＮＭＯＳトランジスタ）およびツェナーダイオードＺＮ１（第１のツェナーダイオード）を有する。

電源部１２は、デプレッション型のＮＭＯＳトランジスタＤＥＰ２、ＤＥＰ３、ＤＥＰ４（第２から第４のデプレッション型ＮＭＯＳトランジスタ）、エンハンスメント型のＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）ＰＭ１、ＰＭ２（第１、第２のエンハンスメント型ＰＭＯＳトランジスタ）およびツェナーダイオードＺＮ２、ＺＮ３（第２から第３のツェナーダイオード）を有する。

切替部１３は、抵抗Ｒ１、Ｒ２（第１、第２の抵抗）、エンハンスメント型のＮＭＯＳトランジスタＮＭ２（第２のエンハンスメント型ＮＭＯＳトランジスタ）、およびツェナーダイオードＺＮ４（第４のツェナーダイオード）を有する。

各構成素子の接続関係について、端子Ｔ１（第１の端子）には、外部電源電圧ＶＣＣが印加される。また、端子Ｔ１は、抵抗Ｒ１の一端、ＮＭＯＳトランジスタＤＥＰ３のドレイン、ツェナーダイオードＺＮ３のカソード、ＰＭＯＳトランジスタＰＭ２のソース、ツェナーダイオードＺＮ２のカソード、ＰＭＯＳトランジスタＰＭ１のソース、ＮＭＯＳトランジスタＤＥＰ１のドレインおよびＮＭＯＳトランジスタＮＭ１のドレインが接続される。

端子Ｔ２（第２の端子）には、ＧＮＤが接続される。また、端子Ｔ２は、抵抗Ｒ２の一端、ツェナーダイオードＺＮ４のアノード、ＮＭＯＳトランジスタＮＭ２のソース、ＮＭＯＳトランジスタＤＥＰ２のゲート、ＮＭＯＳトランジスタＤＥＰ２のソース、ツェナーダイオードＺＮ１のアノードおよび対象回路２のＧＮＤ端子に接続される。

抵抗Ｒ１の他端は、抵抗Ｒ２の他端、ツェナーダイオードＺＮ４のカソードおよびＮＭＯＳトランジスタＮＭ２のゲートに接続される。ＮＭＯＳトランジスタＤＥＰ３のゲートは、ＮＭＯＳトランジスタＤＥＰ３のソース、ＮＭＯＳトランジスタＤＥＰ４のドレイン、ツェナーダイオードＺＮ３のアノードおよびＰＭＯＳトランジスタＰＭ２のゲートに接続される。ＮＭＯＳトランジスタＤＥＰ４のゲートは、ＮＭＯＳトランジスタＤＥＰ４のソースおよびＮＭＯＳトランジスタＮＭ２のドレインに接続される。

ＰＭＯＳトランジスタＰＭ２のドレインは、ＮＭＯＳトランジスタＤＥＰ２のドレイン、ツェナーダイオードＺＮ２のアノードおよびＰＭＯＳトランジスタＰＭ１のゲートに接続される。

ＮＭＯＳトランジスタＤＥＰ１のゲートは、ＮＭＯＳトランジスタＤＥＰ１のソース、ツェナーダイオードＺＮ１のカソードおよびＮＭＯＳトランジスタＮＭ１のゲートに接続される。ＰＭＯＳトランジスタＰＭ１のドレインは、ＮＭＯＳトランジスタＮＭ１のソースおよび対象回路２の電源端子に接続される。なお、電源部１２において、ＭＯＳトランジスタのゲート耐圧が低い場合があるため、ツェナーダイオードＺＮ２、・・・、ＺＮ４により保護を行っている。

＜外部電源電圧ＶＣＣの変動検出＞
切替部１３では、抵抗Ｒ１、Ｒ２の抵抗分圧比で、外部電源電圧ＶＣＣの電圧変動（電圧低下）を検出する。例えば、抵抗Ｒ１：抵抗Ｒ２＝４：１の抵抗分圧比とする。この場合、外部電源電圧ＶＣＣが通常運用時で１０ＶのときノードＡ１の電圧は２Ｖとなり、外部電源電圧ＶＣＣが低下して５ＶになったときノードＡ１の電圧は１Ｖとなる。また、ＮＭＯＳトランジスタＮＭ２の閾値電圧を、１Ｖを超える値とする。

この場合、ノードＡ１の電圧が２Ｖのとき（外部電源電圧ＶＣＣが１０Ｖのとき）、ノードＡ１の電圧はＮＭＯＳトランジスタＮＭ２の閾値電圧より高いので、ＮＭＯＳトランジスタＮＭ２はオンする。また、ノードＡ１の電圧が１Ｖのとき（外部電源電圧ＶＣＣが５Ｖのとき）、ノードＡ１の電圧はＮＭＯＳトランジスタＮＭ２の閾値電圧より低いので、ＮＭＯＳトランジスタＮＭ２はオフする。

そして、ＮＭＯＳトランジスタＮＭ２がオンした場合（通常運用時）は、電源部１１が駆動して、電源部１１で生成される内部電源電圧ＶＤＤが対象回路２に供給される。また、ＮＭＯＳトランジスタＮＭ２がオフした場合（外部電源電圧ＶＣＣの低電源電圧時）は、電源部１２が駆動して、電源部１２を介して外部電源電圧ＶＣＣの電圧値に近傍の内部電源電圧ＶＤＤ１が対象回路２に供給される。

＜通常運用時＞
通常運用時（外部電源電圧ＶＣＣの非低電源電圧時）では、上記のように、ＮＭＯＳトランジスタＮＭ２はオンする。ＮＭＯＳトランジスタＮＭ２がオンすると、ノードＡ２の電圧は外部電源電圧ＶＣＣよりも低下する（例えば、ＶＣＣ－５Ｖ）。したがって、ＰＭＯＳトランジスタＰＭ２のゲート電位は、ＰＭＯＳトランジスタＰＭ２のソース電位よりも低くなるので、ＰＭＯＳトランジスタＰＭ２はオンする。

ＰＭＯＳトランジスタＰＭ２がオンすると、ノードＡ３の電圧は上昇して外部電源電圧ＶＣＣの電圧とほぼ等しくなる。したがって、ノードＡ３に接続するＰＭＯＳトランジスタＰＭ１のゲートと、外部電源電圧ＶＣＣに接続するＰＭＯＳトランジスタＰＭ１のドレインとは同電位になるから、ＰＭＯＳトランジスタＰＭ１はオフになる。

ＰＭＯＳトランジスタＰＭ１がオフすることで、対象回路２の電源端子には、電源部１１のＮＭＯＳトランジスタＮＭ１のソースに電気的に接続することになる。したがって、通常運用時には、電源部１１によって生成される内部電源電圧ＶＤＤ（ＮＭＯＳトランジスタＮＭ１のソースフォロワにより外部電源電圧ＶＣＣから所定電圧低下させた内部電源電圧）が対象回路２に供給されることになる。

＜低電源電圧時＞
外部電源電圧ＶＣＣの低電源電圧時では、上記のように、ＮＭＯＳトランジスタＮＭ２はオフする。ＮＭＯＳトランジスタＮＭ２がオフすると、ノードＡ２の電圧は外部電源電圧ＶＣＣの電圧とほぼ等しくなる。したがって、ノードＡ２に接続するＰＭＯＳトランジスタＰＭ２のゲートと、外部電源電圧ＶＣＣに接続するＰＭＯＳトランジスタＰＭ２のドレインとは同電位になるから、ＰＭＯＳトランジスタＰＭ２はオフになる。

ＰＭＯＳトランジスタＰＭ２がオフの場合、ノードＡ３の電圧は外部電源電圧ＶＣＣよりも低下する（例えば、ＶＣＣ－５Ｖ）。したがって、ＰＭＯＳトランジスタＰＭ１のゲート電位は、ＰＭＯＳトランジスタＰＭ１のソース電位よりも低くなるので、ＰＭＯＳトランジスタＰＭ１はオンする。

ＰＭＯＳトランジスタＰＭ１がオンすることで、対象回路２の電源端子には、電源部１２のＰＭＯＳトランジスタＰＭ１のドレインが電気的に接続することになるので、外部電源電圧ＶＣＣの低電源電圧時には、電源部１２を介して内部電源電圧ＶＤＤ１が対象回路２に供給されることになる。この内部電源電圧ＶＤＤ１は、外部電源電圧ＶＣＣに対してＰＭＯＳトランジスタＰＭ１の抵抗分による電圧降下が生じた電圧（外部電源電圧ＶＣＣの電圧値近傍の電圧）である。

図２は本発明の電源装置から対象回路に供給される内部電源電圧の一例を示す図である。（ａ）は外部電源電圧ＶＣＣが１２Ｖの場合に対象回路２に供給される内部電源電圧ＶＤＤを示し、（ｂ）は外部電源電圧ＶＣＣが５Ｖの場合に対象回路２に供給される内部電源電圧ＶＤＤ１を示している。縦軸は電圧、横軸は時間であり、細実線は外部電源電圧ＶＣＣ、太実線は内部電源電圧ＶＤＤ（第１の内部電源電圧）または内部電源電圧ＶＤＤ１（第２の内部電源電圧）である。

通常運用時では、グラフＧ１のように、外部電源電圧ＶＣＣとして１２Ｖが印加される。この場合、電源装置１０では、上述したように、切替部１３によって外部電源電圧ＶＣＣが所定値以上と判定されることにより、電源部１１が機能的に駆動し、電源部１２が機能的に非駆動となる。

したがって、電源部１１によって例えば、５Ｖの内部電源電圧ＶＤＤが生成されて、対象回路２に５Ｖが供給されることになり、対象回路２の動作保障電圧が４．５Ｖとすると、対象回路２は正常に動作する。

これに対し、バッテリの劣化等に起因して外部電源電圧ＶＣＣが低下することがあり、グラフＧ２では、外部電源電圧ＶＣＣとして５Ｖ以下が印加されるとしている。この場合、電源装置１０では、上述したように、切替部１３によって外部電源電圧ＶＣＣが所定値未満と判定されることにより、電源部１２が機能的に駆動し、電源部１１が機能的に非駆動となる。

このとき、外部電源電圧ＶＣＣが電源部１２内のＰＭＯＳトランジスタＰＭ１を介して対象回路２に供給される。具体的には、外部電源電圧ＶＣＣに対してＰＭＯＳトランジスタＰＭ１の抵抗分による電圧降下が生じた電圧が内部電源電圧ＶＤＤ１として対象回路２に供給される。

グラフＧ２の例では、内部電源電圧ＶＤＤ１は、４．８Ｖであり、対象回路２には４．８Ｖが供給されることになり、対象回路２の動作保障電圧の４．５Ｖよりも高くなるため、対象回路２は正常に動作することができる。このように、外部電源電圧ＶＣＣの低電源電圧時であっても対象回路２の誤動作の防止を図ることが可能になる。

図３は外部電源電圧の低下に伴う内部電源電圧の追従変化の一例を示す図である。（ａ）は内部電源電圧ＶＤＤ（第１の内部電源電圧）の追従変化を示し、（ｂ）は内部電源電圧ＶＤＤ１（第２の内部電源電圧）の追従変化を示している。縦軸は電圧、横軸は時間であり、細実線は外部電源電圧ＶＣＣ、太実線は内部電源電圧ＶＤＤ、ＶＤＤ１である。

電源部１１で生成される内部電源電圧ＶＤＤは、グラフＧ１１のように、外部電源電圧ＶＣＣの低下に伴って追従しながら、外部電源電圧ＶＣＣに対して一定の電圧差分（電圧ドロップ）を有して低下する。

一方、電源部１２を介して対象回路２に供給する内部電源電圧ＶＤＤ１は、グラフＧ１２のように、外部電源電圧ＶＣＣの低下に伴って追従しながら、外部電源電圧ＶＣＣに対してほぼ電圧差分無く低下する。

図４は電源装置の変形例の構成を示す図である。変形例の電源装置１０ａは、電源部１１、１２ａおよび切替部１３ａを備える。図１に示した電源装置１０と異なる箇所は電源部１２ａおよび切替部１３ａである。ゲート耐圧が高いＭＯＳＦＥＴを使用できるような場合、電源装置１０ａの適用が可能である。

電源部１２ａは、エンハンスメント型のＰＭＯＳトランジスタＰＭ１、ＰＭ２、ＰＭ３（第１から第３のエンハンスメント型ＰＭＯＳトランジスタ）およびエンハンスメント型のＮＭＯＳトランジスタＮＭ３（第３のエンハンスメント型ＮＭＯＳトランジスタ）を有する。切替部１３ａは、抵抗Ｒ１、Ｒ２（第１、第２の抵抗）およびエンハンスメント型のＮＭＯＳトランジスタＮＭ２（第２のエンハンスメント型ＮＭＯＳトランジスタ）を有する。電源部１１の回路素子は、図１に示した電源装置１０と同じである。

各構成素子の接続関係について、外部電源電圧ＶＣＣが印加される端子Ｔ１には、抵抗Ｒ１の一端、ＰＭＯＳトランジスタＰＭ１のソース、ＰＭＯＳトランジスタＰＭ２のソース、ＰＭＯＳトランジスタＰＭ３のソース、ＮＭＯＳトランジスタＤＥＰ１のドレインおよびＮＭＯＳトランジスタＮＭ１のドレインに接続される。

ＧＮＤが接続される端子Ｔ２には、抵抗Ｒ２の一端、ＮＭＯＳトランジスタＮＭ２のソース、ＮＭＯＳトランジスタＮＭ３のソース、ツェナーダイオードＺＮ１のアノードおよび対象回路２のＧＮＤ端子に接続される。

抵抗Ｒ１の他端は、抵抗Ｒ２の他端、ＰＭＯＳトランジスタＰＭ３のゲートおよびＮＭＯＳトランジスタＮＭ２のゲートに接続される。ＰＭＯＳトランジスタＰＭ３のドレインは、ＮＭＯＳトランジスタＮＭ２のドレイン、ＰＭＯＳトランジスタＰＭ２のゲートおよびＮＭＯＳトランジスタＮＭ３のゲートに接続される。

ＰＭＯＳトランジスタＰＭ２のドレインは、ＰＭＯＳトランジスタＰＭ１のゲートおよびＮＭＯＳトランジスタＮＭ３のドレインに接続される。ＮＭＯＳトランジスタＤＥＰ１のゲートは、ＮＭＯＳトランジスタＤＥＰ１のソース、ツェナーダイオードＺＮ１のカソードおよびＮＭＯＳトランジスタＮＭ１のゲートに接続される。ＰＭＯＳトランジスタＰＭ１のドレインは、ＮＭＯＳトランジスタＮＭ１のソースおよび対象回路２の電源端子に接続される。

＜通常運用時＞
通常運用時（外部電源電圧ＶＣＣの非低電源電圧時）では、上記のように、ＮＭＯＳトランジスタＮＭ２はオンする。また、ノードＡ１の電圧は、外部電源電圧ＶＣＣを抵抗分割したものであるから外部電源電圧ＶＣＣよりも低い。よって、ＰＭＯＳトランジスタＰＭ３のゲート電位は、ＰＭＯＳトランジスタＰＭ２のソース電位よりも低くなるので、ＰＭＯＳトランジスタＰＭ３はオンする。

ＮＭＯＳトランジスタＮＭ２がオンでありＰＭＯＳトランジスタＰＭ２がオンの場合、ノードＡ２の電圧は外部電源電圧ＶＣＣよりも低下する（例えば、ＶＣＣ－５Ｖ）。したがって、ＰＭＯＳトランジスタＰＭ２のゲート電位は、ＰＭＯＳトランジスタＰＭ２のソース電位よりも低くなるので、ＰＭＯＳトランジスタＰＭ２はオンする。また、ＮＭＯＳトランジスタＮＭ３はオフする。

ＰＭＯＳトランジスタＰＭ２がオンでＮＭＯＳトランジスタＮＭ３がオフすると、ノードＡ３の電圧は上昇して外部電源電圧ＶＣＣの電圧とほぼ等しくなる。したがって、ノードＡ３に接続するＰＭＯＳトランジスタＰＭ１のゲートと、外部電源電圧ＶＣＣに接続するＰＭＯＳトランジスタＰＭ１のドレインとは同電位になるから、ＰＭＯＳトランジスタＰＭ１はオフになる。

ＰＭＯＳトランジスタＰＭ１がオフすることで、対象回路２の電源端子には、電源部１１のＮＭＯＳトランジスタＮＭ１のソースに電気的に接続することになる。したがって、通常運用時には、電源部１１によって生成される内部電源電圧ＶＤＤが対象回路２に供給されることになる。

＜低電源電圧時＞
外部電源電圧ＶＣＣの低電源電圧時では、上記のように、ＮＭＯＳトランジスタＮＭ２はオフする。また、ノードＡ１の電圧は、外部電源電圧ＶＣＣを抵抗分割したものであるから外部電源電圧ＶＣＣよりも低い。よって、ＰＭＯＳトランジスタＰＭ３のゲート電位は、ＰＭＯＳトランジスタＰＭ３のソース電位よりも低くなるので、ＰＭＯＳトランジスタＰＭ３はオンする。

ＮＭＯＳトランジスタＮＭ２がオフでありＰＭＯＳトランジスタＰＭ３がオンの場合、ノードＡ２の電圧は外部電源電圧ＶＣＣの電圧とほぼ等しくなる。したがって、ノードＡ２に接続するＰＭＯＳトランジスタＰＭ２のゲートと、外部電源電圧ＶＣＣに接続するＰＭＯＳトランジスタＰＭ２のドレインとは同電位になるから、ＰＭＯＳトランジスタＰＭ２はオフになる。また、ＮＭＯＳトランジスタＮＭ３はオンする。

ＰＭＯＳトランジスタＰＭ２がオフでＮＭＯＳトランジスタＮＭ３がオンすると、ノードＡ３の電圧は外部電源電圧ＶＣＣよりも低下する（例えば、ＶＣＣ－５Ｖ）。したがって、ＰＭＯＳトランジスタＰＭ１のゲート電位は、ＰＭＯＳトランジスタＰＭ１のソース電位よりも低くなるので、ＰＭＯＳトランジスタＰＭ１はオンする。

ＰＭＯＳトランジスタＰＭ１がオンすることで、対象回路２の電源端子には、電源部１２のＰＭＯＳトランジスタＰＭ１のドレインが電気的に接続することになるので、外部電源電圧ＶＣＣの低電源電圧時には、電源部１２を介して内部電源電圧ＶＤＤ１が対象回路２に供給されることになる。この内部電源電圧ＶＤＤ１は、外部電源電圧ＶＣＣに対してＰＭＯＳトランジスタＰＭ１の抵抗分による電圧降下が生じた電圧（外部電源電圧ＶＣＣの電圧値近傍の電圧）である。

以上説明したように、本発明の電源装置１０、１０ａによれば、外部電源電圧ＶＣＣの電圧変動を検出し、外部電源電圧ＶＣＣが非低電源電圧の状態を検出した場合は外部電源電圧ＶＣＣから所定電圧低下させた内部電源電圧ＶＤＤを生成する電源部１１を駆動させる。また、外部電源電圧ＶＣＣが低電源電圧の状態を検出した場合は外部電源電圧ＶＣＣの電圧値近傍の内部電源電圧ＶＤＤ１の供給を行う電源部１２を駆動させる構成とした。

これにより、外部電源電圧ＶＣＣの低下に伴って内部電源電圧ＶＤＤが対象回路２の動作保障電圧よりも低下した場合であっても、対象回路２に供給する電源電圧を適切に切り替えて、外部電源電圧ＶＣＣの電圧値近傍の内部電源電圧ＶＤＤ１を対象回路２に供給するので、対象回路２の誤動作の防止を図ることが可能になる。

また、外部電源電圧ＶＣＣの変動に応じて、適切な内部電源電圧が選択されるので対象回路２の安定化起動を実現できる。さらに、バッテリ電圧の低下時にもＥＣＵ（Electronic Control Unit）等を適切に保護することが可能になる。

一方、上述の特許文献１では、外部電源電圧の低下を検知して基準電圧と比較することで内部電源電圧を制御しているため、基準電圧と比較するためのコンパレータが必要となる。このため、低電源電圧では回路が動きにくく、さらに外部電源電圧の変動検出の動作限界を下げることができないものと考えられる。これに対して、本発明の電源装置１０、１０ａは、コンパレータを使用しないため、低電源電圧でも精度よく動作し、また外部電源電圧の変動検出の動作限界を下げることができる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。

１０ 電源装置
１１、１２ 第１、第２の電源部
１３ 切替部
２ 対象回路
ＤＥＰ１、・・・、ＤＥＰ４ 第１から第４のデプレッション型ＮＭＯＳトランジスタ
ＮＭ１、ＮＭ２ 第１、第２のＮＭＯＳトランジスタ
ＰＭ１、ＰＭ２ 第１、第２のＰＭＯＳトランジスタ
ＺＮ１、・・・、ＺＮ４ 第１から第４のツェナーダイオード
Ｒ１、Ｒ２ 第１、第２の抵抗
Ｔ１、Ｔ２ 第１、第２の端子
Ａ１、・・・、Ａ３ ノード

Claims (12)

1. 外部電源電圧から所定電圧低下させた第１の内部電源電圧を生成して、前記第１の内部電源電圧を対象回路に供給する第１の電源部と、
   前記外部電源電圧の電圧値近傍の第２の内部電源電圧を前記対象回路に供給する第２の電源部と、
   前記外部電源電圧の電圧変動を検出し、前記外部電源電圧が非低電源電圧の状態を検出した場合は前記第２の内部電源電圧を供給せず、前記外部電源電圧が低電源電圧の状態を検出した場合は前記第２の内部電源電圧を供給させる切替部と、
   を備える電源装置。
2. 前記第１の電源部は、第１の抵抗部および第１のＭＯＳトランジスタを有し、
   前記第２の電源部は、第２のＭＯＳトランジスタを有し、
   前記切替部は、第１の端子より入力された前記外部電源電圧を分圧して第１電位を生成する第１、第２の抵抗を有し、
   前記第１の端子は、前記第１の抵抗の一端、前記第１の抵抗部の一端および前記第１および第２のＭＯＳトランジスタの高電位側に接続され、
   グランドが接続される第２の端子は、前記第２の抵抗の一端および前記対象回路のグランド端子に接続され、
   前記第１の抵抗部の他端は、前記第１のＭＯＳトランジスタのゲートに接続され、
   前記対象回路の電源端子は、前記第１および第２のＭＯＳトランジスタの低電位側に接続され、
   前記第１の抵抗の他端は、前記第２の抵抗の他端に接続されている、
   請求項１に記載の電源装置。
3. 前記切替部は、第３のＭＯＳトランジスタを更に有し、
   前記第２の電源部は、第４のＭＯＳトランジスタを更に有し、
   前記第３のＭＯＳトランジスタは、ゲートを前記第１および第２の抵抗の接続部、低電位側を前記第２の端子に接続され、
   前記第４のＭＯＳトランジスタは、高電位側を前記第１の端子、低電位側を前記第２のＭＯＳトランジスタのゲートに接続されたことを特徴とする、
   請求項２に記載の電源装置。
4. 前記第１の抵抗部は、ドレインを高電位側、ゲートおよびソースを低電位側に接続されたデプレッション型ＮＭＯＳトランジスタである、
   請求項２および３のいずれか１項に記載の電源装置。
5. 前記第１の電源部は、第１のツェナーダイオードを更に有し、
   前記第１のツェナーダイオードのアノードは、前記第２の端子に接続され、前記第１のツェナーダイオードのカソードは、前記第１のＭＯＳトランジスタのゲートに接続されている、
   請求項２から４のいずれか１項に記載の電源装置。
6. 前記切替部は、前記第１電位と、前記第３のＭＯＳトランジスタの閾値電圧とを比較し、抵抗分圧値が前記閾値電圧以上の場合は前記非低電源電圧の状態と判定し、前記抵抗分圧値が前記閾値電圧未満の場合は前記低電源電圧の状態と判定する、
   請求項２から５のいずれか１項に記載の電源装置。
7. 前記第１および第３のＭＯＳトランジスタがエンハンスメント型ＮＭＯＳトランジスタであり、前記第２および第４のＭＯＳトランジスタがエンハンスメント型ＰＭＯＳトランジスタであり、
   前記外部電源電圧が前記非低電源電圧の状態の場合、前記第３のＭＯＳトランジスタがオン、前記第４のＭＯＳトランジスタがオン、前記第２のＭＯＳトランジスタがオフすることで、前記対象回路の電源端子に対して、前記第１の電源部の前記第１のＭＯＳトランジスタのソースに電気的に接続させて、前記第１の電源部によって生成される前記第１の内部電源電圧を前記対象回路の電源端子に供給し、
   前記外部電源電圧が前記低電源電圧の状態の場合、前記第３のＭＯＳトランジスタがオフ、前記第４のＭＯＳトランジスタがオフ、前記第２のＭＯＳトランジスタがオンすることで、前記対象回路の電源端子に対して、前記第２の電源部の前記第２のＭＯＳトランジスタのドレインに電気的に接続させて、前記第２の内部電源電圧を前記対象回路の電源端子に供給する、
   請求項６に記載の電源装置。
8. 前記第２の電源部は、第２から第４の抵抗部を更に有し、
   前記第２の抵抗部の一端は、前記第２の端子に接続され、
   前記第２の抵抗部の他端は、前記第２のＭＯＳトランジスタのゲートおよび前記第４のＭＯＳトランジスタの低電位側に接続され、
   前記第３の抵抗部の一端は、前記第１の端子に接続され、
   前記第３の抵抗部の他端は、前記第４の抵抗部の一端および前記第４のＭＯＳトランジスタのゲートに接続され、
   前記第４の抵抗部の他端は、前記第３のＭＯＳトランジスタの高電位側に接続される、
   請求項７に記載の電源装置。
9. 前記第２から第４の抵抗部は、高電位側がドレイン、低電位側がゲートおよびソースである、デプレッション型ＮＭＯＳトランジスタである、
   請求項８に記載の電源装置。
10. 前記第２の電源部は、第２および第３のツェナーダイオードを更に有し、
    前記切替部は、第４のツェナーダイオードを更に有し、
    前記第２のツェナーダイオードは、カソードを前記第１の端子、アノードを前記第２のＭＯＳトランジスタのゲートに接続され、
    前記第３のツェナーダイオードは、カソードを前記第１の端子、アノードを前記第４のＭＯＳトランジスタのゲートに接続され、
    前記第４のツェナーダイオードは、カソードを前記第３のＭＯＳトランジスタのゲート、アノードを前記第２の端子に接続される、
    請求項８または９に記載の電源装置。
11. 前記第２の電源部は、第５から第６のＭＯＳトランジスタを更に有し、
    前記第５のＭＯＳトランジスタは、ゲートを前記第１および第２の抵抗の接続部、高電位側を前記第１の端子、低電位側を前記第３のＭＯＳトランジスタの高電位側に接続され、
    前記第６のＭＯＳトランジスタは、ゲートを前記第３のＭＯＳトランジスタの高電位側および前記第５のＭＯＳトランジスタの低電位側の接続部、高電位側を前記第２のＭＯＳトランジスタのゲートと前記第４のＭＯＳトランジスタの低電位側の接続部、低電位側を前記第２の端子に接続される、
    請求項７に記載の電源装置。
12. 前記第５のＭＯＳトランジスタがエンハンスメント型ＰＭＯＳトランジスタであり、前記第６のＭＯＳトランジスタがエンハンスメント型ＮＭＯＳトランジスタであり、
    前記外部電源電圧が前記非低電源電圧の状態の場合、前記第５のＭＯＳトランジスタがオン、前記第６のＭＯＳトランジスタがオフすることで、前記第２のＭＯＳトランジスタをオフさせ、
    前記外部電源電圧が前記低電源電圧の状態の場合、前記第５のＭＯＳトランジスタがオン、前記第６のＭＯＳトランジスタがオンすることで、前記第２のＭＯＳトランジスタをオンさせる、
    請求項１１に記載の電源装置。

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