JP2023044208A - 電源装置 - Google Patents
電源装置 Download PDFInfo
- Publication number
- JP2023044208A JP2023044208A JP2021152114A JP2021152114A JP2023044208A JP 2023044208 A JP2023044208 A JP 2023044208A JP 2021152114 A JP2021152114 A JP 2021152114A JP 2021152114 A JP2021152114 A JP 2021152114A JP 2023044208 A JP2023044208 A JP 2023044208A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- mos transistor
- voltage
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 20
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 20
- 101000606506 Homo sapiens Receptor-type tyrosine-protein phosphatase eta Proteins 0.000 description 15
- 102100039808 Receptor-type tyrosine-protein phosphatase eta Human genes 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 101150079533 DEP2 gene Proteins 0.000 description 4
- 101150015520 DEP3 gene Proteins 0.000 description 4
- 101150088703 DEP4 gene Proteins 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002361 inverse photoelectron spectroscopy Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Direct Current Feeding And Distribution (AREA)
- Control Of Electrical Variables (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】内部電源電圧が対象回路の動作保障電圧よりも低下した場合であっても、対象回路に供給する電源電圧を適切に切り替えて対象回路の誤動作の防止を図る。【解決手段】電源装置10は、電源部11、12(第1、第2の電源部)および切替部13を備え、対象回路2に対して電源供給を行う。電源部11は、外部電源電圧VCCから所定電圧低下させた内部電源電圧VDD(第1の内部電源電圧)を生成して、内部電源電圧VDDを対象回路2に供給する。電源部12は、外部電源電圧VCCの電圧値近傍の内部電源電圧VDD1(第2の内部電源電圧)を対象回路2に供給する。切替部13は、外部電源電圧VCCの電圧変動を検出し、外部電源電圧VCCが非低電源電圧の状態を検出した場合は内部電源電圧VDD1を供給せず、外部電源電圧VCCが低電源電圧の状態を検出した場合は内部電源電圧VDD1を供給させる。【選択図】図1
Description
本発明は、内部電源電圧を生成する電源装置に関する。
近年、パワー半導体素子を用いたスイッチ素子と、スイッチ素子の駆動回路およびその周辺の保護回路等を1チップ化したIPS(Intelligent Power Switch)と呼ばれる半導体装置の開発が進んでいる。
IPSは、例えば、トランスミッション、エンジンおよびブレーキなどの車両電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。
一方、車両の電源環境は、例えば、初期運用時には、逆起電力やスパイク等、高電圧や低電圧、瞬断等が生じやすい。このため、IPSでは、外部電源電圧から内部電源電圧を装置内部で生成して、所定の回路に対して内部電源電圧を供給するようにしている。
図5は従来の内部電源回路の構成の一例を示す図である。内部電源回路110は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のトランジスタDEP1、NM1およびツェナーダイオードZN1を備え、外部電源電圧VCCから内部電源電圧VDDを生成する回路である。生成された内部電源電圧VDDは、内部電源電圧VDDによって駆動する対象回路2に供給される。
トランジスタDEP1、NM1は、NMOSトランジスタ(NチャネルMOSFET)が使用されている。なお、NMOSトランジスタDEP1は、ゲートがソースショートしたデプレッション型MOSFETであり、NMOSトランジスタNM1は、エンハンスメント型MOSFETである。
なお、デプレッション型のNMOSトランジスタでは、ゲート・ソース間の電圧が0でもドレイン・ソース間には電流が流れる。これに対し、エンハンスメント型のNMOSトランジスタでは、ゲート・ソース間の電圧が0の場合はドレイン・ソース間に電流が流れないが、閾値電圧を超えると電流が流れる。
各構成素子の接続関係について、NMOSトランジスタDEP1のドレインは、外部電源電圧VCCおよびNMOSトランジスタNM1のドレインに接続される。NMOSトランジスタDEP1のゲートは、NMOSトランジスタDEP1のソース、NMOSトランジスタNM1のゲートおよびツェナーダイオードZN1のカソードに接続される。NMOSトランジスタNM1のソースは、対象回路2の電源端子に接続される。対象回路2のグランド(GND)端子には、ツェナーダイオードZN1のアノードおよびGNDが接続される。
ここで、内部電源回路110では、NMOSトランジスタNM1において、ドレインに外部電源電圧VCCが接続されて、ゲートに入力、ソースが出力となる構成になっており、NMOSトランジスタNM1はソースフォロワとして機能する。
したがって、NMOSトランジスタNM1のゲートに入力する信号をVin、ゲート・ソース間の電圧をVgsとすると、内部電源回路110が出力する内部電源電圧VDDは、VinとVgsとの差分(Vin-Vgs)で表される。また、ツェナーダイオードZN1の降伏電圧をVz、NMOSトランジスタDEP1の閾値電圧をVthとすると、Vinは、VzとVthとの差分(Vz-Vth)で表される。
内部電源回路110では、このように、NMOSトランジスタNM1のソースフォロワにより内部電源電圧VDDを生成している。対象回路2が正常動作する際の動作保障電圧が例えば、4.5Vならば、内部電源回路110は内部電源電圧VDDとして少なくとも4.5Vを生成して対象回路2に供給することになる。
関連技術としては、内部電源電圧の低下を検知するしきい値を外部電源電圧に応じて変化させ、変化した検知レベルに応じて内部電源電圧を供給する技術が提案されている(特許文献1)。
図6は従来の内部電源回路によって生成される内部電源電圧の一例を示す図である。(a)は外部電源電圧VCCが12Vの場合に生成される内部電源電圧VDDを示し、(b)は外部電源電圧VCCが5Vの場合に生成される内部電源電圧VDDを示している。縦軸は電圧、横軸は時間であり、細実線は外部電源電圧VCC、太実線は内部電源電圧VDDである。
通常運用時では、グラフg1のように、外部電源電圧VCCとして12Vが印加される。この場合、内部電源回路110によって5Vの内部電源電圧VDDが生成されて、対象回路2に5Vが供給されることにより、対象回路2の動作保障電圧が4.5Vとすると、対象回路2は正常に動作する。
これに対し、バッテリの劣化等に起因して外部電源電圧VCCが低下することがあり、グラフg2では、外部電源電圧VCCとして5V以下が印加される状態を示している。この場合、内部電源回路110では、例えば、4Vの内部電源電圧VDDが生成されて、対象回路2には4Vが供給されることになり、対象回路2の動作保障電圧の4.5Vよりも低くなるため、対象回路2は正常に動作することができなくなる。
従来の内部電源回路110では、NMOSトランジスタNM1のソースフォロワにより内部電源電圧VDDを生成しており、外部電源電圧VCCに対して、少なくともNMOSトランジスタNM1の閾値電圧分の低下が発生する。
このため、外部電源電圧VCCが低下すると、内部電源電圧VDDは外部電源電圧VCCの低下分に閾値電圧の低下分も加わるため、図6の(b)に示したように、対象回路2の動作を保障するに足るレベルの内部電源電圧VDDに達しない状態に陥る場合があり、対象回路2が誤動作してしまうという問題がある。
1つの側面では、本発明は、内部電源電圧が対象回路の動作保障電圧よりも低下した場合であっても、対象回路に供給する電源電圧を適切に切り替えて対象回路の誤動作の防止を図った電源装置を提供することを目的とする。
上記課題を解決するために、電源装置が提供される。電源装置は、第1の電源部、第2の電源部および切替部を備える。第1の電源部は、外部電源電圧から所定電圧低下させた第1の内部電源電圧を生成して、第1の内部電源電圧を対象回路に供給する。第2の電源部は、外部電源電圧の電圧値近傍の第2の内部電源電圧を対象回路に供給する。切替部は、外部電源電圧の電圧変動を検出し、外部電源電圧が非低電源電圧の状態を検出した場合は第2の内部電源電圧を供給せず、外部電源電圧が低電源電圧の状態を検出した場合は第2の内部電源電圧を供給させる。
一側面によれば、内部電源電圧が対象回路の動作保障電圧よりも低下した場合であっても、対象回路に供給する電源電圧を適切に切り替えて対象回路の誤動作の防止を図ることが可能になる。
以下、本実施の形態について図面を参照して説明する。
図1は本発明の電源装置の一例を説明するための図である。電源装置10は、電源部11(第1の電源部)、電源部12(第2の電源部)および切替部13を備え、対象回路2に対して電源供給を行う装置である。
図1は本発明の電源装置の一例を説明するための図である。電源装置10は、電源部11(第1の電源部)、電源部12(第2の電源部)および切替部13を備え、対象回路2に対して電源供給を行う装置である。
電源部11は、外部電源電圧VCCから所定電圧低下させた内部電源電圧VDD(第1の内部電源電圧)を生成して、内部電源電圧VDDを対象回路2に供給する。電源部12は、電源部11を介さずに、外部電源電圧VCCの電圧値近傍の内部電源電圧VDD1(第2の内部電源電圧)を対象回路2に供給する。
切替部13は、外部電源電圧VCCの電圧変動を検出し、外部電源電圧VCCが非低電源電圧の状態を検出した場合は内部電源電圧VDD1を供給せず、外部電源電圧VCCが低電源電圧の状態を検出した場合は内部電源電圧VDD1を供給させる。
電源部11は、デプレッション型のNMOSトランジスタDEP1(第1のデプレッション型NMOSトランジスタ)、エンハンスメント型のNMOSトランジスタNM1(第1のエンハンスメント型NMOSトランジスタ)およびツェナーダイオードZN1(第1のツェナーダイオード)を有する。
電源部12は、デプレッション型のNMOSトランジスタDEP2、DEP3、DEP4(第2から第4のデプレッション型NMOSトランジスタ)、エンハンスメント型のPMOSトランジスタ(PチャネルMOSFET)PM1、PM2(第1、第2のエンハンスメント型PMOSトランジスタ)およびツェナーダイオードZN2、ZN3(第2から第3のツェナーダイオード)を有する。
切替部13は、抵抗R1、R2(第1、第2の抵抗)、エンハンスメント型のNMOSトランジスタNM2(第2のエンハンスメント型NMOSトランジスタ)、およびツェナーダイオードZN4(第4のツェナーダイオード)を有する。
各構成素子の接続関係について、端子T1(第1の端子)には、外部電源電圧VCCが印加される。また、端子T1は、抵抗R1の一端、NMOSトランジスタDEP3のドレイン、ツェナーダイオードZN3のカソード、PMOSトランジスタPM2のソース、ツェナーダイオードZN2のカソード、PMOSトランジスタPM1のソース、NMOSトランジスタDEP1のドレインおよびNMOSトランジスタNM1のドレインが接続される。
端子T2(第2の端子)には、GNDが接続される。また、端子T2は、抵抗R2の一端、ツェナーダイオードZN4のアノード、NMOSトランジスタNM2のソース、NMOSトランジスタDEP2のゲート、NMOSトランジスタDEP2のソース、ツェナーダイオードZN1のアノードおよび対象回路2のGND端子に接続される。
抵抗R1の他端は、抵抗R2の他端、ツェナーダイオードZN4のカソードおよびNMOSトランジスタNM2のゲートに接続される。NMOSトランジスタDEP3のゲートは、NMOSトランジスタDEP3のソース、NMOSトランジスタDEP4のドレイン、ツェナーダイオードZN3のアノードおよびPMOSトランジスタPM2のゲートに接続される。NMOSトランジスタDEP4のゲートは、NMOSトランジスタDEP4のソースおよびNMOSトランジスタNM2のドレインに接続される。
PMOSトランジスタPM2のドレインは、NMOSトランジスタDEP2のドレイン、ツェナーダイオードZN2のアノードおよびPMOSトランジスタPM1のゲートに接続される。
NMOSトランジスタDEP1のゲートは、NMOSトランジスタDEP1のソース、ツェナーダイオードZN1のカソードおよびNMOSトランジスタNM1のゲートに接続される。PMOSトランジスタPM1のドレインは、NMOSトランジスタNM1のソースおよび対象回路2の電源端子に接続される。なお、電源部12において、MOSトランジスタのゲート耐圧が低い場合があるため、ツェナーダイオードZN2、・・・、ZN4により保護を行っている。
<外部電源電圧VCCの変動検出>
切替部13では、抵抗R1、R2の抵抗分圧比で、外部電源電圧VCCの電圧変動(電圧低下)を検出する。例えば、抵抗R1:抵抗R2=4:1の抵抗分圧比とする。この場合、外部電源電圧VCCが通常運用時で10VのときノードA1の電圧は2Vとなり、外部電源電圧VCCが低下して5VになったときノードA1の電圧は1Vとなる。また、NMOSトランジスタNM2の閾値電圧を、1Vを超える値とする。
切替部13では、抵抗R1、R2の抵抗分圧比で、外部電源電圧VCCの電圧変動(電圧低下)を検出する。例えば、抵抗R1:抵抗R2=4:1の抵抗分圧比とする。この場合、外部電源電圧VCCが通常運用時で10VのときノードA1の電圧は2Vとなり、外部電源電圧VCCが低下して5VになったときノードA1の電圧は1Vとなる。また、NMOSトランジスタNM2の閾値電圧を、1Vを超える値とする。
この場合、ノードA1の電圧が2Vのとき(外部電源電圧VCCが10Vのとき)、ノードA1の電圧はNMOSトランジスタNM2の閾値電圧より高いので、NMOSトランジスタNM2はオンする。また、ノードA1の電圧が1Vのとき(外部電源電圧VCCが5Vのとき)、ノードA1の電圧はNMOSトランジスタNM2の閾値電圧より低いので、NMOSトランジスタNM2はオフする。
そして、NMOSトランジスタNM2がオンした場合(通常運用時)は、電源部11が駆動して、電源部11で生成される内部電源電圧VDDが対象回路2に供給される。また、NMOSトランジスタNM2がオフした場合(外部電源電圧VCCの低電源電圧時)は、電源部12が駆動して、電源部12を介して外部電源電圧VCCの電圧値に近傍の内部電源電圧VDD1が対象回路2に供給される。
<通常運用時>
通常運用時(外部電源電圧VCCの非低電源電圧時)では、上記のように、NMOSトランジスタNM2はオンする。NMOSトランジスタNM2がオンすると、ノードA2の電圧は外部電源電圧VCCよりも低下する(例えば、VCC-5V)。したがって、PMOSトランジスタPM2のゲート電位は、PMOSトランジスタPM2のソース電位よりも低くなるので、PMOSトランジスタPM2はオンする。
通常運用時(外部電源電圧VCCの非低電源電圧時)では、上記のように、NMOSトランジスタNM2はオンする。NMOSトランジスタNM2がオンすると、ノードA2の電圧は外部電源電圧VCCよりも低下する(例えば、VCC-5V)。したがって、PMOSトランジスタPM2のゲート電位は、PMOSトランジスタPM2のソース電位よりも低くなるので、PMOSトランジスタPM2はオンする。
PMOSトランジスタPM2がオンすると、ノードA3の電圧は上昇して外部電源電圧VCCの電圧とほぼ等しくなる。したがって、ノードA3に接続するPMOSトランジスタPM1のゲートと、外部電源電圧VCCに接続するPMOSトランジスタPM1のドレインとは同電位になるから、PMOSトランジスタPM1はオフになる。
PMOSトランジスタPM1がオフすることで、対象回路2の電源端子には、電源部11のNMOSトランジスタNM1のソースに電気的に接続することになる。したがって、通常運用時には、電源部11によって生成される内部電源電圧VDD(NMOSトランジスタNM1のソースフォロワにより外部電源電圧VCCから所定電圧低下させた内部電源電圧)が対象回路2に供給されることになる。
<低電源電圧時>
外部電源電圧VCCの低電源電圧時では、上記のように、NMOSトランジスタNM2はオフする。NMOSトランジスタNM2がオフすると、ノードA2の電圧は外部電源電圧VCCの電圧とほぼ等しくなる。したがって、ノードA2に接続するPMOSトランジスタPM2のゲートと、外部電源電圧VCCに接続するPMOSトランジスタPM2のドレインとは同電位になるから、PMOSトランジスタPM2はオフになる。
外部電源電圧VCCの低電源電圧時では、上記のように、NMOSトランジスタNM2はオフする。NMOSトランジスタNM2がオフすると、ノードA2の電圧は外部電源電圧VCCの電圧とほぼ等しくなる。したがって、ノードA2に接続するPMOSトランジスタPM2のゲートと、外部電源電圧VCCに接続するPMOSトランジスタPM2のドレインとは同電位になるから、PMOSトランジスタPM2はオフになる。
PMOSトランジスタPM2がオフの場合、ノードA3の電圧は外部電源電圧VCCよりも低下する(例えば、VCC-5V)。したがって、PMOSトランジスタPM1のゲート電位は、PMOSトランジスタPM1のソース電位よりも低くなるので、PMOSトランジスタPM1はオンする。
PMOSトランジスタPM1がオンすることで、対象回路2の電源端子には、電源部12のPMOSトランジスタPM1のドレインが電気的に接続することになるので、外部電源電圧VCCの低電源電圧時には、電源部12を介して内部電源電圧VDD1が対象回路2に供給されることになる。この内部電源電圧VDD1は、外部電源電圧VCCに対してPMOSトランジスタPM1の抵抗分による電圧降下が生じた電圧(外部電源電圧VCCの電圧値近傍の電圧)である。
図2は本発明の電源装置から対象回路に供給される内部電源電圧の一例を示す図である。(a)は外部電源電圧VCCが12Vの場合に対象回路2に供給される内部電源電圧VDDを示し、(b)は外部電源電圧VCCが5Vの場合に対象回路2に供給される内部電源電圧VDD1を示している。縦軸は電圧、横軸は時間であり、細実線は外部電源電圧VCC、太実線は内部電源電圧VDD(第1の内部電源電圧)または内部電源電圧VDD1(第2の内部電源電圧)である。
通常運用時では、グラフG1のように、外部電源電圧VCCとして12Vが印加される。この場合、電源装置10では、上述したように、切替部13によって外部電源電圧VCCが所定値以上と判定されることにより、電源部11が機能的に駆動し、電源部12が機能的に非駆動となる。
したがって、電源部11によって例えば、5Vの内部電源電圧VDDが生成されて、対象回路2に5Vが供給されることになり、対象回路2の動作保障電圧が4.5Vとすると、対象回路2は正常に動作する。
これに対し、バッテリの劣化等に起因して外部電源電圧VCCが低下することがあり、グラフG2では、外部電源電圧VCCとして5V以下が印加されるとしている。この場合、電源装置10では、上述したように、切替部13によって外部電源電圧VCCが所定値未満と判定されることにより、電源部12が機能的に駆動し、電源部11が機能的に非駆動となる。
このとき、外部電源電圧VCCが電源部12内のPMOSトランジスタPM1を介して対象回路2に供給される。具体的には、外部電源電圧VCCに対してPMOSトランジスタPM1の抵抗分による電圧降下が生じた電圧が内部電源電圧VDD1として対象回路2に供給される。
グラフG2の例では、内部電源電圧VDD1は、4.8Vであり、対象回路2には4.8Vが供給されることになり、対象回路2の動作保障電圧の4.5Vよりも高くなるため、対象回路2は正常に動作することができる。このように、外部電源電圧VCCの低電源電圧時であっても対象回路2の誤動作の防止を図ることが可能になる。
図3は外部電源電圧の低下に伴う内部電源電圧の追従変化の一例を示す図である。(a)は内部電源電圧VDD(第1の内部電源電圧)の追従変化を示し、(b)は内部電源電圧VDD1(第2の内部電源電圧)の追従変化を示している。縦軸は電圧、横軸は時間であり、細実線は外部電源電圧VCC、太実線は内部電源電圧VDD、VDD1である。
電源部11で生成される内部電源電圧VDDは、グラフG11のように、外部電源電圧VCCの低下に伴って追従しながら、外部電源電圧VCCに対して一定の電圧差分(電圧ドロップ)を有して低下する。
一方、電源部12を介して対象回路2に供給する内部電源電圧VDD1は、グラフG12のように、外部電源電圧VCCの低下に伴って追従しながら、外部電源電圧VCCに対してほぼ電圧差分無く低下する。
図4は電源装置の変形例の構成を示す図である。変形例の電源装置10aは、電源部11、12aおよび切替部13aを備える。図1に示した電源装置10と異なる箇所は電源部12aおよび切替部13aである。ゲート耐圧が高いMOSFETを使用できるような場合、電源装置10aの適用が可能である。
電源部12aは、エンハンスメント型のPMOSトランジスタPM1、PM2、PM3(第1から第3のエンハンスメント型PMOSトランジスタ)およびエンハンスメント型のNMOSトランジスタNM3(第3のエンハンスメント型NMOSトランジスタ)を有する。切替部13aは、抵抗R1、R2(第1、第2の抵抗)およびエンハンスメント型のNMOSトランジスタNM2(第2のエンハンスメント型NMOSトランジスタ)を有する。電源部11の回路素子は、図1に示した電源装置10と同じである。
各構成素子の接続関係について、外部電源電圧VCCが印加される端子T1には、抵抗R1の一端、PMOSトランジスタPM1のソース、PMOSトランジスタPM2のソース、PMOSトランジスタPM3のソース、NMOSトランジスタDEP1のドレインおよびNMOSトランジスタNM1のドレインに接続される。
GNDが接続される端子T2には、抵抗R2の一端、NMOSトランジスタNM2のソース、NMOSトランジスタNM3のソース、ツェナーダイオードZN1のアノードおよび対象回路2のGND端子に接続される。
抵抗R1の他端は、抵抗R2の他端、PMOSトランジスタPM3のゲートおよびNMOSトランジスタNM2のゲートに接続される。PMOSトランジスタPM3のドレインは、NMOSトランジスタNM2のドレイン、PMOSトランジスタPM2のゲートおよびNMOSトランジスタNM3のゲートに接続される。
PMOSトランジスタPM2のドレインは、PMOSトランジスタPM1のゲートおよびNMOSトランジスタNM3のドレインに接続される。NMOSトランジスタDEP1のゲートは、NMOSトランジスタDEP1のソース、ツェナーダイオードZN1のカソードおよびNMOSトランジスタNM1のゲートに接続される。PMOSトランジスタPM1のドレインは、NMOSトランジスタNM1のソースおよび対象回路2の電源端子に接続される。
<通常運用時>
通常運用時(外部電源電圧VCCの非低電源電圧時)では、上記のように、NMOSトランジスタNM2はオンする。また、ノードA1の電圧は、外部電源電圧VCCを抵抗分割したものであるから外部電源電圧VCCよりも低い。よって、PMOSトランジスタPM3のゲート電位は、PMOSトランジスタPM2のソース電位よりも低くなるので、PMOSトランジスタPM3はオンする。
通常運用時(外部電源電圧VCCの非低電源電圧時)では、上記のように、NMOSトランジスタNM2はオンする。また、ノードA1の電圧は、外部電源電圧VCCを抵抗分割したものであるから外部電源電圧VCCよりも低い。よって、PMOSトランジスタPM3のゲート電位は、PMOSトランジスタPM2のソース電位よりも低くなるので、PMOSトランジスタPM3はオンする。
NMOSトランジスタNM2がオンでありPMOSトランジスタPM2がオンの場合、ノードA2の電圧は外部電源電圧VCCよりも低下する(例えば、VCC-5V)。したがって、PMOSトランジスタPM2のゲート電位は、PMOSトランジスタPM2のソース電位よりも低くなるので、PMOSトランジスタPM2はオンする。また、NMOSトランジスタNM3はオフする。
PMOSトランジスタPM2がオンでNMOSトランジスタNM3がオフすると、ノードA3の電圧は上昇して外部電源電圧VCCの電圧とほぼ等しくなる。したがって、ノードA3に接続するPMOSトランジスタPM1のゲートと、外部電源電圧VCCに接続するPMOSトランジスタPM1のドレインとは同電位になるから、PMOSトランジスタPM1はオフになる。
PMOSトランジスタPM1がオフすることで、対象回路2の電源端子には、電源部11のNMOSトランジスタNM1のソースに電気的に接続することになる。したがって、通常運用時には、電源部11によって生成される内部電源電圧VDDが対象回路2に供給されることになる。
<低電源電圧時>
外部電源電圧VCCの低電源電圧時では、上記のように、NMOSトランジスタNM2はオフする。また、ノードA1の電圧は、外部電源電圧VCCを抵抗分割したものであるから外部電源電圧VCCよりも低い。よって、PMOSトランジスタPM3のゲート電位は、PMOSトランジスタPM3のソース電位よりも低くなるので、PMOSトランジスタPM3はオンする。
外部電源電圧VCCの低電源電圧時では、上記のように、NMOSトランジスタNM2はオフする。また、ノードA1の電圧は、外部電源電圧VCCを抵抗分割したものであるから外部電源電圧VCCよりも低い。よって、PMOSトランジスタPM3のゲート電位は、PMOSトランジスタPM3のソース電位よりも低くなるので、PMOSトランジスタPM3はオンする。
NMOSトランジスタNM2がオフでありPMOSトランジスタPM3がオンの場合、ノードA2の電圧は外部電源電圧VCCの電圧とほぼ等しくなる。したがって、ノードA2に接続するPMOSトランジスタPM2のゲートと、外部電源電圧VCCに接続するPMOSトランジスタPM2のドレインとは同電位になるから、PMOSトランジスタPM2はオフになる。また、NMOSトランジスタNM3はオンする。
PMOSトランジスタPM2がオフでNMOSトランジスタNM3がオンすると、ノードA3の電圧は外部電源電圧VCCよりも低下する(例えば、VCC-5V)。したがって、PMOSトランジスタPM1のゲート電位は、PMOSトランジスタPM1のソース電位よりも低くなるので、PMOSトランジスタPM1はオンする。
PMOSトランジスタPM1がオンすることで、対象回路2の電源端子には、電源部12のPMOSトランジスタPM1のドレインが電気的に接続することになるので、外部電源電圧VCCの低電源電圧時には、電源部12を介して内部電源電圧VDD1が対象回路2に供給されることになる。この内部電源電圧VDD1は、外部電源電圧VCCに対してPMOSトランジスタPM1の抵抗分による電圧降下が生じた電圧(外部電源電圧VCCの電圧値近傍の電圧)である。
以上説明したように、本発明の電源装置10、10aによれば、外部電源電圧VCCの電圧変動を検出し、外部電源電圧VCCが非低電源電圧の状態を検出した場合は外部電源電圧VCCから所定電圧低下させた内部電源電圧VDDを生成する電源部11を駆動させる。また、外部電源電圧VCCが低電源電圧の状態を検出した場合は外部電源電圧VCCの電圧値近傍の内部電源電圧VDD1の供給を行う電源部12を駆動させる構成とした。
これにより、外部電源電圧VCCの低下に伴って内部電源電圧VDDが対象回路2の動作保障電圧よりも低下した場合であっても、対象回路2に供給する電源電圧を適切に切り替えて、外部電源電圧VCCの電圧値近傍の内部電源電圧VDD1を対象回路2に供給するので、対象回路2の誤動作の防止を図ることが可能になる。
また、外部電源電圧VCCの変動に応じて、適切な内部電源電圧が選択されるので対象回路2の安定化起動を実現できる。さらに、バッテリ電圧の低下時にもECU(Electronic Control Unit)等を適切に保護することが可能になる。
一方、上述の特許文献1では、外部電源電圧の低下を検知して基準電圧と比較することで内部電源電圧を制御しているため、基準電圧と比較するためのコンパレータが必要となる。このため、低電源電圧では回路が動きにくく、さらに外部電源電圧の変動検出の動作限界を下げることができないものと考えられる。これに対して、本発明の電源装置10、10aは、コンパレータを使用しないため、低電源電圧でも精度よく動作し、また外部電源電圧の変動検出の動作限界を下げることができる。
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の2以上の構成(特徴)を組み合わせたものであってもよい。
10 電源装置
11、12 第1、第2の電源部
13 切替部
2 対象回路
DEP1、・・・、DEP4 第1から第4のデプレッション型NMOSトランジスタ
NM1、NM2 第1、第2のNMOSトランジスタ
PM1、PM2 第1、第2のPMOSトランジスタ
ZN1、・・・、ZN4 第1から第4のツェナーダイオード
R1、R2 第1、第2の抵抗
T1、T2 第1、第2の端子
A1、・・・、A3 ノード
11、12 第1、第2の電源部
13 切替部
2 対象回路
DEP1、・・・、DEP4 第1から第4のデプレッション型NMOSトランジスタ
NM1、NM2 第1、第2のNMOSトランジスタ
PM1、PM2 第1、第2のPMOSトランジスタ
ZN1、・・・、ZN4 第1から第4のツェナーダイオード
R1、R2 第1、第2の抵抗
T1、T2 第1、第2の端子
A1、・・・、A3 ノード
Claims (12)
- 外部電源電圧から所定電圧低下させた第1の内部電源電圧を生成して、前記第1の内部電源電圧を対象回路に供給する第1の電源部と、
前記外部電源電圧の電圧値近傍の第2の内部電源電圧を前記対象回路に供給する第2の電源部と、
前記外部電源電圧の電圧変動を検出し、前記外部電源電圧が非低電源電圧の状態を検出した場合は前記第2の内部電源電圧を供給せず、前記外部電源電圧が低電源電圧の状態を検出した場合は前記第2の内部電源電圧を供給させる切替部と、
を備える電源装置。 - 前記第1の電源部は、第1の抵抗部および第1のMOSトランジスタを有し、
前記第2の電源部は、第2のMOSトランジスタを有し、
前記切替部は、第1の端子より入力された前記外部電源電圧を分圧して第1電位を生成する第1、第2の抵抗を有し、
前記第1の端子は、前記第1の抵抗の一端、前記第1の抵抗部の一端および前記第1および第2のMOSトランジスタの高電位側に接続され、
グランドが接続される第2の端子は、前記第2の抵抗の一端および前記対象回路のグランド端子に接続され、
前記第1の抵抗部の他端は、前記第1のMOSトランジスタのゲートに接続され、
前記対象回路の電源端子は、前記第1および第2のMOSトランジスタの低電位側に接続され、
前記第1の抵抗の他端は、前記第2の抵抗の他端に接続されている、
請求項1に記載の電源装置。 - 前記切替部は、第3のMOSトランジスタを更に有し、
前記第2の電源部は、第4のMOSトランジスタを更に有し、
前記第3のMOSトランジスタは、ゲートを前記第1および第2の抵抗の接続部、低電位側を前記第2の端子に接続され、
前記第4のMOSトランジスタは、高電位側を前記第1の端子、低電位側を前記第2のMOSトランジスタのゲートに接続されたことを特徴とする、
請求項2に記載の電源装置。 - 前記第1の抵抗部は、ドレインを高電位側、ゲートおよびソースを低電位側に接続されたデプレッション型NMOSトランジスタである、
請求項2および3のいずれか1項に記載の電源装置。 - 前記第1の電源部は、第1のツェナーダイオードを更に有し、
前記第1のツェナーダイオードのアノードは、前記第2の端子に接続され、前記第1のツェナーダイオードのカソードは、前記第1のMOSトランジスタのゲートに接続されている、
請求項2から4のいずれか1項に記載の電源装置。 - 前記切替部は、前記第1電位と、前記第3のMOSトランジスタの閾値電圧とを比較し、抵抗分圧値が前記閾値電圧以上の場合は前記非低電源電圧の状態と判定し、前記抵抗分圧値が前記閾値電圧未満の場合は前記低電源電圧の状態と判定する、
請求項2から5のいずれか1項に記載の電源装置。 - 前記第1および第3のMOSトランジスタがエンハンスメント型NMOSトランジスタであり、前記第2および第4のMOSトランジスタがエンハンスメント型PMOSトランジスタであり、
前記外部電源電圧が前記非低電源電圧の状態の場合、前記第3のMOSトランジスタがオン、前記第4のMOSトランジスタがオン、前記第2のMOSトランジスタがオフすることで、前記対象回路の電源端子に対して、前記第1の電源部の前記第1のMOSトランジスタのソースに電気的に接続させて、前記第1の電源部によって生成される前記第1の内部電源電圧を前記対象回路の電源端子に供給し、
前記外部電源電圧が前記低電源電圧の状態の場合、前記第3のMOSトランジスタがオフ、前記第4のMOSトランジスタがオフ、前記第2のMOSトランジスタがオンすることで、前記対象回路の電源端子に対して、前記第2の電源部の前記第2のMOSトランジスタのドレインに電気的に接続させて、前記第2の内部電源電圧を前記対象回路の電源端子に供給する、
請求項6に記載の電源装置。 - 前記第2の電源部は、第2から第4の抵抗部を更に有し、
前記第2の抵抗部の一端は、前記第2の端子に接続され、
前記第2の抵抗部の他端は、前記第2のMOSトランジスタのゲートおよび前記第4のMOSトランジスタの低電位側に接続され、
前記第3の抵抗部の一端は、前記第1の端子に接続され、
前記第3の抵抗部の他端は、前記第4の抵抗部の一端および前記第4のMOSトランジスタのゲートに接続され、
前記第4の抵抗部の他端は、前記第3のMOSトランジスタの高電位側に接続される、
請求項7に記載の電源装置。 - 前記第2から第4の抵抗部は、高電位側がドレイン、低電位側がゲートおよびソースである、デプレッション型NMOSトランジスタである、
請求項8に記載の電源装置。 - 前記第2の電源部は、第2および第3のツェナーダイオードを更に有し、
前記切替部は、第4のツェナーダイオードを更に有し、
前記第2のツェナーダイオードは、カソードを前記第1の端子、アノードを前記第2のMOSトランジスタのゲートに接続され、
前記第3のツェナーダイオードは、カソードを前記第1の端子、アノードを前記第4のMOSトランジスタのゲートに接続され、
前記第4のツェナーダイオードは、カソードを前記第3のMOSトランジスタのゲート、アノードを前記第2の端子に接続される、
請求項8または9に記載の電源装置。 - 前記第2の電源部は、第5から第6のMOSトランジスタを更に有し、
前記第5のMOSトランジスタは、ゲートを前記第1および第2の抵抗の接続部、高電位側を前記第1の端子、低電位側を前記第3のMOSトランジスタの高電位側に接続され、
前記第6のMOSトランジスタは、ゲートを前記第3のMOSトランジスタの高電位側および前記第5のMOSトランジスタの低電位側の接続部、高電位側を前記第2のMOSトランジスタのゲートと前記第4のMOSトランジスタの低電位側の接続部、低電位側を前記第2の端子に接続される、
請求項7に記載の電源装置。 - 前記第5のMOSトランジスタがエンハンスメント型PMOSトランジスタであり、前記第6のMOSトランジスタがエンハンスメント型NMOSトランジスタであり、
前記外部電源電圧が前記非低電源電圧の状態の場合、前記第5のMOSトランジスタがオン、前記第6のMOSトランジスタがオフすることで、前記第2のMOSトランジスタをオフさせ、
前記外部電源電圧が前記低電源電圧の状態の場合、前記第5のMOSトランジスタがオン、前記第6のMOSトランジスタがオンすることで、前記第2のMOSトランジスタをオンさせる、
請求項11に記載の電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021152114A JP2023044208A (ja) | 2021-09-17 | 2021-09-17 | 電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021152114A JP2023044208A (ja) | 2021-09-17 | 2021-09-17 | 電源装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023044208A true JP2023044208A (ja) | 2023-03-30 |
Family
ID=85725695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021152114A Pending JP2023044208A (ja) | 2021-09-17 | 2021-09-17 | 電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2023044208A (ja) |
-
2021
- 2021-09-17 JP JP2021152114A patent/JP2023044208A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7719242B2 (en) | Voltage regulator | |
JP5315026B2 (ja) | 半導体装置 | |
US7639064B2 (en) | Drive circuit for reducing inductive kickback voltage | |
US7106126B2 (en) | Semiconductor integrated circuit device | |
JP5064905B2 (ja) | 半導体装置 | |
US7274226B2 (en) | Power source voltage monitoring circuit for self-monitoring its power source voltage | |
JP6237952B2 (ja) | 内部電源回路および半導体装置 | |
JP5220240B2 (ja) | カップリング回路、このカップリング回路を含むドライバ回路、およびこのカップリング回路の制御方法 | |
US7969703B2 (en) | Overcurrent protection circuit and voltage regulator incorporating same | |
US20120013396A1 (en) | Semiconductor circuit and constant voltage regulator employing same | |
US20130188287A1 (en) | Protection circuit, charge control circuit, and reverse current prevention method employing charge control circuit | |
US7973593B2 (en) | Reference voltage generation circuit and start-up control method therefor | |
US6392394B1 (en) | Step-down circuit for reducing an external supply voltage | |
JP2006115594A (ja) | 誤動作防止回路 | |
CN114204926A (zh) | 半导体装置 | |
US20120249227A1 (en) | Voltage level generator circuit | |
JP5248993B2 (ja) | ブートストラップ回路 | |
CN113746076A (zh) | 浪涌电流限制器和包括该浪涌电流限制器的*** | |
US7116537B2 (en) | Surge current prevention circuit and DC power supply | |
JP2023044208A (ja) | 電源装置 | |
US7965125B2 (en) | Current drive circuit | |
JP6421624B2 (ja) | 降圧電源回路および集積回路 | |
JP5226474B2 (ja) | 半導体出力回路 | |
WO2022107416A1 (ja) | 電子装置 | |
US20230095863A1 (en) | Power supply circuit |