JP2023038651A - アクティブマトリクス基板および液晶表示装置 - Google Patents

Abstract

【課題】フリッカの発生を抑制し得るアクティブマトリクス基板を提供する。【解決手段】各画素領域は、画素電極と、酸化物半導体層を活性層とする酸化物半導体ＴＦＴとを有し、画素電極は、酸化物半導体ＴＦＴを介して隣接する２つのソースバスラインの一方に電気的に接続され、各画素領域の酸化物半導体ＴＦＴの酸化物半導体層は、隣接する２つのゲートバスラインの一方を挟んで隣接する第１隣接画素領域の画素電極に絶縁層を介して重なり、各画素領域の画素電極は、隣接する２つのゲートバスラインの他方を挟んで隣接する第２隣接画素領域の酸化物半導体層と絶縁層を介して部分的に重なり、互いに隣接する第１ソースバスラインおよび第２ソースバスラインの間には、画素電極が第１ソースバスラインに接続された２つの画素領域からなる画素セットと、画素電極が第２ソースバスラインに接続された２つの画素領域からなる画素セットとが、交互に配列されている。【選択図】図２Ｂ

Description

本発明は、アクティブマトリクス基板および液晶表示装置に関する。

液晶表示装置等の表示装置に使用されるアクティブマトリクス基板は、画素毎に、スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えている。ＴＦＴの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体ＴＦＴの多くは、ボトムゲート型ＴＦＴであるが、トップゲート型の酸化物半導体ＴＦＴも提案されている（例えば特許文献１）。

酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、非晶質シリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。

さらに、酸化物半導体ＴＦＴは、オフリーク特性に優れているので、酸化物半導体ＴＦＴを画素ＴＦＴとして用いると、画像の書き換え頻度を低下させて表示を行う動作モードを利用することもできる。具体的には、走査線（ゲートバスライン）を走査して信号電圧の書込みを行う駆動期間と、全ての走査線を非走査状態にして書込みを休止する休止期間とを設ける。このような駆動方式は、休止駆動または低周波駆動などと呼ばれ、液晶表示装置の消費電力を大幅に削減することが可能である（特許文献２参照）。

国際公開第２０１７／０８５５９１号 特開２０１９－１８４７２５号公報

アクティブマトリクス基板を用いた表示装置では、寄生容量による画素電位の変動により表示品位が低下するおそれがある。この問題は、低周波駆動を行う場合に特に顕著である。低周波駆動を行うと、低周波駆動の休止期間において、寄生容量による画素電位の変動に起因して、フリッカと呼ばれる点滅のようなちらつきが画面に現れやすくなることが知られている。

本開示の一実施形態は、各画素に酸化物半導体ＴＦＴを備え、表示品位の低下を抑制し得るアクティブマトリクス基板、およびアクティブマトリクス基板を用いた液晶表示装置を提供する。

本明細書は、以下の項目に記載のアクティブマトリクス基板および液晶表示装置を開示している。
［項目１］
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、基板と、前記基板に支持された前記行方向に延びる複数のゲートバスラインおよび前記列方向に延びる複数のソースバスラインと、を備え、
各画素領域は、互いに隣接する２つのゲートバスラインおよび互いに隣接する２つのソースバスラインによって規定され、
前記各画素領域は、画素電極と、酸化物半導体層を活性層とする酸化物半導体ＴＦＴと、を有し、前記画素電極は、前記酸化物半導体ＴＦＴを介して、前記隣接する２つのソースバスラインの一方に電気的に接続され、
前記各画素領域の前記酸化物半導体ＴＦＴの前記酸化物半導体層は、前記隣接する２つのゲートバスラインの一方を挟んで隣接する第１隣接画素領域の画素電極に絶縁層を介して重なり、
前記各画素領域の前記画素電極は、前記隣接する２つのゲートバスラインの他方を挟んで隣接する第２隣接画素領域の酸化物半導体層と前記絶縁層を介して部分的に重なり、
前記複数のソースバスラインは、互いに隣接する第１ソースバスラインおよび第２ソースバスラインを含み、前記第１ソースバスラインおよび前記第２ソースバスラインの間には、前記画素電極が前記第１ソースバスラインに接続された２つの画素領域からなる画素セットと、前記画素電極が前記第２ソースバスラインに接続された２つの画素領域からなる画素セットとが、交互に配列されている、アクティブマトリクス基板。
［項目２］
前記各画素領域において、
前記酸化物半導体ＴＦＴは、前記一方のゲートバスラインに電気的に接続されたゲート電極を有し、
前記酸化物半導体ＴＦＴの前記酸化物半導体層は、前記基板の法線方向から見たとき、前記ゲート電極に重なるチャネル領域と、前記チャネル領域の両側にそれぞれ位置し、前記チャネル領域よりも比抵抗の小さい第１領域および第２領域とを含み、
前記第１領域は、前記一方のソースバスラインに電気的に接続され、前記第２領域は、前記画素電極に電気的に接続され、
前記第１領域は、前記基板の法線方向から見たとき、前記一方のゲートバスラインを横切って延び、前記第１隣接画素領域の前記画素電極に部分的に重なっている、項目１に記載のアクティブマトリクス基板。
［項目３］
前記各画素領域の前記酸化物半導体ＴＦＴにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置する、項目２に記載のアクティブマトリクス基板。
［項目４］
前記各画素領域は、
前記画素電極と、前記一方のソースバスラインとの間に形成される自ソース寄生容量Ｃｓｄ（Ａ）と、
前記画素電極と、前記隣接する２つのソースバスラインの他方との間に形成される他ソース寄生容量Ｃｓｄ（Ｂ）と、
を有し、
前記自ソース寄生容量Ｃｓｄ（Ａ）および前記他ソース寄生容量Ｃｓｄ（Ｂ）の一方は、前記画素電極と前記第２隣接画素領域の前記酸化物半導体層とが前記絶縁層を介して部分的に重なることによって形成される追加の寄生容量Ｃｘを含む、項目１から３のいずれかに記載のアクティブマトリクス基板。
［項目５］
前記各画素領域において、
前記画素電極に部分的に重なる前記第２隣接画素領域の前記酸化物半導体層が、前記一方のソースバスラインに電気的に接続されている場合には、前記追加の寄生容量Ｃｘは、前記自ソース寄生容量Ｃｓｄ（Ａ）に含まれる追加の自ソース寄生容量Ｃｘ（Ａ）となり、
前記画素電極に部分的に重なる前記第２隣接画素領域の前記酸化物半導体層が、前記他方のソースバスラインに電気的に接続されている場合には、前記追加の寄生容量Ｃｘは、前記他ソース寄生容量Ｃｓｄ（Ｂ）に含まれる追加の他ソース寄生容量Ｃｘ（Ｂ）となり、
各画素セットにおける前記２つの画素領域の一方は、追加の自ソース寄生容量Ｃｘ（Ａ）を有する第１画素領域であり、前記２つの画素領域の他方は、追加の他ソース寄生容量Ｃｘ（Ｂ）を有する第２画素領域である、項目４に記載のアクティブマトリクス基板。
［項目６］
前記第１画素領域の自ソース寄生容量Ｃｓｄ_１（Ａ）および他ソース寄生容量Ｃｓｄ_１（Ｂ）と、前記第２画素領域の自ソース寄生容量Ｃｓｄ_２（Ａ）および他ソース寄生容量Ｃｓｄ_２（Ｂ）とは、
Ｃｓｄ_１（Ａ）＞Ｃｓｄ_１（Ｂ）
Ｃｓｄ_２（Ａ）＜Ｃｓｄ_２（Ｂ）
を満たす、項目５に記載のアクティブマトリクス基板。
［項目７］
前記各画素領域の画素容量をＣｐｉとすると、前記各画素領域のβ値であるβ（Ａ－Ｂ）は、下記式（１）で求められ、
β（Ａ－Ｂ）＝｛Ｃｓｄ（Ａ）－Ｃｓｄ（Ｂ）｝／Ｃｐｉ・・・（１）
前記各画素セットにおける前記第１画素領域および前記第２画素領域のβ値を、それぞれ、β_１（Ａ－Ｂ）、β_２（Ａ－Ｂ）とすると、
前記各画素セットは、
｜β_１（Ａ－Ｂ）＋β_２（Ａ－Ｂ）｜≦０．００１
を満たすように設計されている、項目５または６に記載のアクティブマトリクス基板。
［項目８］
前記各画素セットは、
｜β_１（Ａ－Ｂ）｜＞０．００１
｜β_２（Ａ－Ｂ）｜＞０．００１
を満たすように設計されている、項目７に記載のアクティブマトリクス基板。
［項目９］
前記複数のソースバスラインは、行方向における一側端に位置する端ソースバスラインを含み、
前記アクティブマトリクス基板は、前記基板の法線方向から見たとき、前記端ソースバスラインに少なくとも部分的に重なる複数の第１ダミー金属酸化物層をさらに含み、
前記複数の第１ダミー金属酸化物層と、前記複数の画素領域における前記酸化物半導体ＴＦＴの前記酸化物半導体層とは、同じ酸化物半導体膜から互いに離隔して形成されており、
前記各第１ダミー金属酸化物層は、前記端ソースバスラインに電気的に接続されている、項目１から８のいずれか一項に記載のアクティブマトリクス基板。
［項目１０］
前記アクティブマトリクス基板は、
前記端ソースバスラインと、前記複数の酸化物半導体ＴＦＴのいずれかの酸化物半導体層とを接続する複数の第１ソースコンタクト部と、
前記端ソースバスラインと、前記複数の第１ダミー金属酸化物層のいずれかとを接続する複数のダミーコンタクト部と、を備え、
前記端ソースバスラインは、前記複数のゲートバスラインによって画定される複数の部分を含み、前記複数のダミーコンタクト部のそれぞれは、前記複数の部分のうち第１ソースコンタクト部が配置されていない部分に配置されている、項目９に記載のアクティブマトリクス基板。
［項目１１］
前記アクティブマトリクス基板は、列方向における一側端に位置する端部画素行と、前記端部画素行に位置する複数の端部画素電極と、複数の第２ダミー金属酸化物層と、をさらに備え、
前記複数の第２ダミー金属酸化物層と、前記複数の画素領域における前記酸化物半導体ＴＦＴの前記酸化物半導体層とは、同じ酸化物半導体膜から互いに離隔して形成されており、
前記各第２ダミー金属酸化物層は、前記複数のソースバスラインのいずれかに電気的に接続され、かつ、前記複数の端部画素電極のいずれかに部分的に重なっている、項目１から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記複数の画素領域は、前記基板の法線方向から見たときの前記画素電極と前記第２隣接画素領域の前記酸化物半導体層とが重なる部分の面積が互いに異なる２以上の画素領域を含む、項目１から１１のいずれかに記載のアクティブマトリクス基板。
［項目１３］
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、基板と、前記基板に支持された前記行方向に延びる複数のゲートバスラインおよび前記列方向に延びる複数のソースバスラインと、を備え、
各画素領域は、互いに隣接する２つのゲートバスラインおよび互いに隣接する２つのソースバスラインによって規定され、
前記各画素領域は、画素電極と、酸化物半導体層を活性層とする酸化物半導体ＴＦＴと、を有し、前記画素電極は、前記酸化物半導体ＴＦＴを介して、前記隣接する２つのソースバスラインの一方に電気的に接続され、
前記複数のソースバスラインは、互いに隣接する第１ソースバスラインおよび第２ソースバスラインを含み、前記第１ソースバスラインおよび前記第２ソースバスラインの間には、前記画素電極が前記第１ソースバスラインに電気的に接続された２つの画素領域からなる画素セットと、前記画素電極が前記第２ソースバスラインに電気的に接続された２つの画素領域からなる画素セットとが、交互に配列されており、
前記各画素領域のβ値であるβ（Ａ－Ｂ）は、前記画素電極と前記一方のソースバスラインとの間に形成される自ソース寄生容量Ｃｓｄ（Ａ）と、前記画素電極と前記隣接する２つのソースバスラインの他方との間に形成される他ソース寄生容量Ｃｓｄ（Ｂ）と、画素容量Ｃｐｉとから、下記式（１）で求められ、
β（Ａ－Ｂ）＝｛Ｃｓｄ（Ａ）－Ｃｓｄ（Ｂ）｝／Ｃｐｉ・・・（１）
各画素セットにおける前記２つの画素領域のβ値をβ_１（Ａ－Ｂ）、β_２（Ａ－Ｂ）とすると、前記各画素セットは、
β_１（Ａ－Ｂ）＞０
β_２（Ａ－Ｂ）＜０
｜β_１（Ａ－Ｂ）＋β_２（Ａ－Ｂ）｜≦０．００１
を満たすように設計されている、アクティブマトリクス基板。
［項目１４］
前記各画素セットは、前記２つの画素領域のβ値であるβ_１（Ａ－Ｂ）、β_２（Ａ－Ｂ）が、
｜β_１（Ａ－Ｂ）｜＞０．００１
｜β_２（Ａ－Ｂ）｜＞０．００１
を満たすように設計されている、項目１３に記載のアクティブマトリクス基板。
［項目１５］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１４のいずれか一項に記載のアクティブマトリクス基板。
［項目１６］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目１５に記載のアクティブマトリクス基板。
［項目１７］
項目１から１６のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
［項目１８］
前記隣接する２つのソースバスラインには互いに異なる極性のデータ信号が供給される、項目１７に記載の液晶表示装置。

本発明の一実施形態によると、各画素に酸化物半導体ＴＦＴを備え、表示品位の低下を抑制し得るアクティブマトリクス基板、およびアクティブマトリクス基板を用いた液晶表示装置が提供される。

アクティブマトリクス基板１０１の平面構造の一例を示す概略図である。 アクティブマトリクス基板１０１における一部の画素領域を示す平面図である。 アクティブマトリクス基板１０１における一部の画素領域を示す拡大平面図である。 図２Ａに示すＩＩｂ－ＩＩｂ’線における断面図である。 アクティブマトリクス基板１０１を用いた液晶表示装置１０００の断面図である。 変形例１のアクティブマトリクス基板１０２における一部の画素領域を示す平面図である。 図４Ａに示すＩＶｂ－ＩＶｂ’線における断面図である。 変形例１のさらに他のアクティブマトリクス基板１０３を例示する平面図である。 変形例２のアクティブマトリクス基板１０４における一部の画素領域を示す平面図である。 図６Ａに示すＶＩｂ－ＶＩｂ’線における断面図である。 変形例２の他のアクティブマトリクス基板１０５における一部の画素領域を示す平面図である。 アクティブマトリクス基板１０１の製造方法の一例を説明するためのプロセスフローを示す図である。 各画素領域（自画素）における寄生容量Ｃｓｄ（Ａ）、Ｃｓｄ（Ｂ）および画素容量Ｃｐｉを例示する回路図である。

上述したように、液晶表示装置の低周波駆動を行う場合、休止期間において、ソースバスラインで電位変動が生じると、寄生容量Ｃｓｄを介して画素電極の電位（画素電位）が変動することがある。この結果、各画素の輝度が変化し、フリッカと呼ばれる現象が生じ得る。

ここで、寄生容量Ｃｓｄは、ある画素（自画素）の画素電極と、その画素電極にデータ信号を供給するソースバスライン（以下、「自ソースバスライン」）との間に形成される寄生容量Ｃｓｄ（Ａ）と、自画素の画素電極と、その画素電極に隣接する画素電極にデータ信号を供給するソースバスライン（以下、「他ソースバスライン」）との間に形成される寄生容量Ｃｓｄ（Ｂ）とを含む。本明細書では、寄生容量Ｃｓｄ（Ａ）を「自ソース寄生容量」と呼び、寄生容量Ｃｓｄ（Ｂ）を「他ソース寄生容量」と呼ぶ。

なお、自ソース寄生容量Ｃｓｄ（Ａ）は、自ソースバスラインおよび自画素の画素電極をそれぞれ容量電極として構成される寄生容量（例えば後述する通常寄生容量）だけでなく、自ソースバスラインに電気的に接続された導電体（電極または配線など）と自画素の画素電極とによって構成される寄生容量も含む。同様に、他ソース寄生容量Ｃｓｄ（Ｂ）は、他ソースバスラインに電気的に接続された導電体（電極または配線など）と自画素の画素電極とによって構成される寄生容量も含む。

寄生容量Ｃｓｄに起因する画素の輝度変化（フリッカの発生）は、下式（１）で表されるβ（Ａ－Ｂ）（以下、「β値」）の絶対値を小さくすることで抑制され得る。例えば、β値が略０であれば、ソースバスラインの電位変動による画素の輝度変化を最小に抑えることが可能になる。なお、低周波駆動を行わない場合でも、β値を小さくすることで、寄生容量Ｃｓｄに起因する表示品位の低下を抑制できる。
β（Ａ－Ｂ）＝｛Ｃｓｄ（Ａ）－Ｃｓｄ（Ｂ）｝／Ｃｐｉ ・・・（１）
Ｃｓｄ（Ａ）：自ソース寄生容量
Ｃｓｄ（Ｂ）：他ソース寄生容量
Ｃｐｉ：画素容量

本明細書では、各画素の「Ｃｓｄ（Ａ）／Ｃｐｉ」をβ（Ａ）（以下、「自ソースβ値」）、「Ｃｓｄ（Ｂ）／Ｃｐｉ」をβ（Ｂ）（以下、「他ソースβ値」）と呼ぶことがある。β（Ａ－Ｂ）は、自ソースβ値と他ソースβ値との差で表される。
β（Ａ－Ｂ）＝β（Ａ）－β（Ｂ） ・・・（２）

式（１）、（２）の画素容量Ｃｐｉは、自画素の画素電極と共通電極とによって構成される液晶容量と、補助容量とを含む。補助容量は、例えば、横電界モードの表示装置に適用されるアクティブマトリクス基板において、自画素の画素電極と共通電極との間に形成される透明補助容量を含む。図９に、ある１つの画素（自画素）におけるＣｓｄ（Ａ）、Ｃｓｄ（Ｂ）およびＣｐｉを例示する。

従来は、表示品位の低下やフリッカの発生を抑制するために、上記式（１）に基づいて、例えば、各画素の自ソース寄生容量Ｃｓｄ（Ａ）と他ソース寄生容量Ｃｓｄ（Ｂ）との差ΔＣｓｄの絶対値が小さくなるように、液晶表示装置の各構成要素の材料物性、プロセス、駆動方式等を調整する手法が採られていた（特許文献２など参照）。

しかしながら、特許文献２に提案された従来の手法によると、次のような問題が生じ得る。液晶表示装置の性能に対する要望は、フリッカの抑制以外にも多岐に亘っており、所定のβ値を確保しつつ、他の要望も満足させるような材料物性、プロセス、駆動方式を選択することは困難である。また、液晶表示装置の高精細化に伴ってＣｐｉは小さくなり、β値が増加する（上記式（１）参照）。このため、高精細化が進むと、材料や駆動方式を調整するのみでは、フリッカの発生を十分に抑制できない可能性がある。

一方、本発明者は、画素レイアウトを利用して、各画素のβ値を制御することを検討した。しかしながら、各画素のΔＣｓｄの絶対値を抑えることを優先して画素レイアウトを設計すると、各画素の開口率が低下したり、光の利用効率が低下し、所望の表示特性が得られないおそれがある。

本発明者は、検討を重ねた結果、従来と異なるアプローチで、寄生容量Ｃｓｄに起因するフリッカを抑制し得る方法を見出し、本開示の実施形態に想到した。以下、本発明者が見出した第１および第２のアプローチを説明する。

＜第１のアプローチ＞
寄生容量Ｃｓｄは、一般的に、小さい方が好ましいことが知られている。このような従来の知見に対し、本発明者は、各画素ＴＦＴの酸化物半導体層のレイアウトを利用して、自ソースまたは他ソースの寄生容量をあえて増加させることで、各画素の自ソース寄生容量Ｃｓｄ（Ａ）と他ソース寄生容量Ｃｓｄ（Ｂ）とのバランスを調整できることを見出した。

液晶表示装置のアクティブマトリクス基板では、通常、各画素電極と、その両側に位置する自ソースバスラインおよび他ソースバスラインとの間には、それぞれ、斜め電界による寄生容量（以下、「通常寄生容量」と呼ぶ。）が生じ得る。なお、アクティブマトリクス基板の構造によっては、通常寄生容量が極めて小さい場合がある（例えば画素電極の基板側に共通電極が存在する場合など）。

第１のアプローチでは、通常寄生容量に加えて、酸化物半導体ＴＦＴの活性層となる酸化物半導体層を利用して、さらなる寄生容量Ｃｘを形成する。本明細書では、酸化物半導体層を容量電極とするこのような寄生容量Ｃｘを「追加の寄生容量」と呼び、従来の構造でも形成される斜め電界による寄生容量（通常寄生容量）とを区別する。追加の寄生容量Ｃｘは、例えば、自画素の画素電極と、他画素の酸化物半導体ＴＦＴの酸化物半導体層とを部分的に重なるように配置することで形成される重なり容量である。追加の寄生容量Ｃｘの形成により、自ソース寄生容量Ｃｓｄ（Ａ）または他ソース寄生容量Ｃｓｄ（Ｂ）を、所定の量増加させることができる。これにより、自ソース寄生容量Ｃｓｄ（Ａ）および他ソース寄生容量Ｃｓｄ（Ｂ）のバランスを調整できる。

追加の寄生容量Ｃｘは、材料や駆動方法に関わらず、各画素のレイアウトによって制御され得る。また、追加の寄生容量Ｃｘは、酸化物半導体膜および透明導電膜で構成され、透明である。このため、追加の寄生容量Ｃｘを形成することによる画素開口率の低下を抑制できる。

＜第２のアプローチ＞
上述のように、従来は、画素ごとにΔＣｓｄの絶対値を小さく抑えて、上記式（１）のβ値を改善する手法が採られていた。

これに対し、本発明者は、列方向に隣接し、かつ、同じソースバスラインに接続される画素電極を有する２つの画素を１セット（以下、「画素セット」と呼ぶ。）とし、画素セットとしてのβ値を制御することで、寄生容量Ｃｓｄに起因するフリッカを抑制できることを見出した。本アプローチは、後述する２Ｈ－Ｚ反転＿１S駆動方式を行う表示パネルに好適に適用され得る。各画素セットの寄生容量の制御には、例えば、第１のアプローチで説明した追加の寄生容量Ｃｘを利用することができる。

第２のアプローチを用いると、各画素セットを構成する２つの画素の輝度変化を互いに打ち消すことができるので、表示領域全体としての輝度変化を抑制することが可能になり、フリッカの発生を抑制できる。また、各画素セットＰＳを構成する２つの画素のβ値の絶対値が所定の値よりも大きい場合であっても、画素セットとしてのβ値の絶対値を抑えることができればよいので、設計の自由度を高めることができる。従って、高い画素開口率や光利用効率を維持しつつ、表示品位を向上させることが可能になる。

（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。以下の説明では、アクティブマトリクス基板において、表示装置の画素に対応する領域を「画素領域」または「画素」と呼ぶ。

＜アクティブマトリクス基板の基本構造＞
図１は、アクティブマトリクス基板１０１の平面構造の一例を模式的に示す図である。アクティブマトリクス基板１０１は、表示に寄与する表示領域ＤＲと、表示領域ＤＲの外側に位置する周辺領域（額縁領域）ＦＲとを有している。表示領域ＤＲは、行方向および列方向にマトリクス状に配列された複数の画素領域Ｐを含む。画素領域Ｐ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。

アクティブマトリクス基板１０１は、表示領域ＤＲにおいて、基板１と、基板１に支持された複数のＴＦＴ（「画素ＴＦＴ」とも呼ぶ。）２０と、複数の画素電極ＰＥと、ＴＦＴ２０にゲート信号を供給する複数のゲートバスラインＧＬと、ＴＦＴ２０にデータ信号を供給する複数のソースバスラインＳＬとを備える。各画素領域Ｐは、例えば、隣接する２つのゲートバスラインＧＬと、隣接する２つのソースバスラインＳＬとで規定されている。本明細書では、ソースバスラインＳＬの延びる方向を「列方向」、ゲートバスラインＧＬの延びる方向を「行方向」とする。行方向は、列方向と交差する方向であればよく、列方向に直交してなくてもよい。また、本明細書では、列方向に配列された画素領域Ｐの列を「画素列」、行方向に配列された画素領域Ｐの行を「画素行」と呼ぶ。

各ＴＦＴ２０および各画素電極ＰＥは、複数の画素領域Ｐの１つに対応して設けられている。ＴＦＴ２０のゲート電極は、ゲートバスラインＧＬの１つに電気的に接続され、ソース電極は、ソースバスラインＳＬの１つに電気的に接続されている。ドレイン電極は、画素電極ＰＥと電気的に接続されている。

この例では、アクティブマトリクス基板１０１は、画素電極ＰＥとその画素電極ＰＥにデータ信号を供給するソースバスラインＳＬとの位置関係が２画素行ごとに異なるように構成されており、例えば、２Ｈ－Ｚ反転駆動方式の表示装置に適用され得る。

アクティブマトリクス基板１０１を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板１０１に、複数の画素領域Ｐに対して共通の電極（共通電極）ＣＥが設けられる。

非表示領域ＦＲには、ドライバなどの周辺回路が設けられ得る。例えば、ゲートバスラインＧＬを駆動するゲートドライバＧＤ、ソースバスラインＳＬを時分割で駆動するデマルチプレクサ回路ＤＭＸなどがモノリシックに形成されていてもよい。

アクティブマトリクス基板１０１を用いた表示装置は、例えば、アクティブマトリクス基板１０１と、対向基板と、これらの間に設けられた表示媒体層とを備える。表示媒体層は液晶層、有機ＥＬ層などであってもよい。

＜アクティブマトリクス基板を用いた表示装置の駆動方式＞
アクティブマトリクス基板１０１を用いた表示装置では、線順次走査が行われる。線順次走査方式では、画素電極ＰＥに供給されるデータ信号は、ゲートドライバＧＤからゲートバスラインＧＬに供給される制御信号によって選択されたＴＦＴ２０がオン状態となったときに、そのＴＦＴ２０に接続されているソースバスラインＳＬに供給されている信号である。したがって、あるゲートバスラインＧＬに接続されているＴＦＴ２０が同時にオン状態となり、その時に、その行の画素領域ＰのそれぞれのＴＦＴ２０に接続されているソースバスラインＳＬから対応するデータ信号が供給される。この動作を、例えば表示面の最も上側に位置する画素行から最も下側に位置する画素行まで順次行うことによって、表示領域ＤＲに１枚の画像（フレーム）が書き込まれ、表示される。なお、１つの画素行が選択されて、次の行が選択されるまでの時間は水平走査期間（１Ｈ）と呼ばれ、ある行が選択され、再びその行が選択されるまでの時間は垂直走査期間（１Ｖ）またはフレームと呼ばれる。

表示装置は、通常、交流駆動される。典型的には、データ信号の極性を１フレーム毎（１垂直走査期間毎）に反転する、フレーム反転駆動が行われる。例えば、１／６０ｓｅｃ毎に極性反転が行われている（極性反転の周期は３０Ｈｚ）。また、１フレーム内においても印加される電圧の極性の異なる画素を均一に分布させるために、カラム反転（ソースライン反転）駆動が行われてもよい。カラム反転駆動は、画素電圧の極性を１フレーム毎かつ所定本数（ｎ）のソースバスライン毎に反転させる駆動方式である。

本実施形態では、例えば、画素電極ＰＥとその画素電極ＰＥに対応するソースバスラインＳＬとの位置関係を２画素行ごとに異ならせた構造を有するアクティブマトリクス基板１０１を用い、かつ、１フレーム毎および１ソースバスラインＳＬ毎（つまりｎ＝１）に画素電圧の極性を反転させる駆動方式を行う。このような駆動方式を「２Ｈ－Ｚ反転＿１S（２Ｈ－Ｚ ｉｎｖｅｒｓｉｏｎ＿１Ｓ）駆動方式」と呼ぶ。２Ｈ－Ｚ反転＿１S駆動方式は、例えば特開２００９－４４４３８号公報などに開示されている。参考のため、特開２００９－４４４３８号公報の全開示内容を本願明細書に援用する。

＜アクティブマトリクス基板の画素領域の構造＞
ＦＦＳモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板１０１の画素領域の構造を説明する。

図２Ａは、アクティブマトリクス基板１０１における複数の画素領域Ｐを例示する平面図である。図２Ｂは、図２Ａに示す一部の画素領域を拡大して示す平面図であり、図２Ｃは、図２ＢのＩＩｂ－ＩＩｂ’線における断面図である。

アクティブマトリクス基板１０１は、基板１と、基板１に支持された複数のソースバスラインＳＬおよび複数のゲートバスラインＧＬとを備える。図２Ａでは、複数のゲートバスラインＧＬのうち、図の上側からこの順で配列された７本のゲートバスラインＧＬ１～ＧＬ７と、複数のソースバスラインＳＬのうち、図の左側からこの順で配置されたソースバスラインＳＬａ～ＳＬｄと、これらのバスラインによって画定された複数（この図では１８個）の画素領域Ｐ（ｋｊ）とを示す。本明細書では、ソースバスラインＳＬｋ（この図では、ｋはａ～ｄのいずれか）と、ゲートバスラインＧＬｊ（この図では、ｊは１～７のいずれか）とに対応付けられた画素領域を「画素領域Ｐ（ｋｊ）」と表記する。また、画素領域Ｐ（ｋｊ）の画素電極ＰＥおよびＴＦＴ２０を、それぞれ、「画素電極ＰＥ（ｋｊ）」、「ＴＦＴ２０（ｋｊ）」と表記することがある。例えば、画素領域Ｐ（ａ２）は、ゲートバスラインＧＬ２およびソースバスラインＳＬａに対応付けられた画素領域であり、画素領域Ｐ（ａ２）のＴＦＴ２０（ａ２）には、ゲートバスラインＧＬ２からゲート信号が供給され、ソースバスラインＳＬａからデータ信号が供給される。

アクティブマトリクス基板１０１を用いた表示装置では、例えば、第１極性の第１データ信号が供給される第１極性ソースバスラインと、第１極性とは反対の第２極性の第２データ信号が供給される第２極性ソースバスラインとが、交互に配列されている。第１データ信号および第２データ信号の極性は、フレームごとに反転するが、図２Ａでは、便宜上、第１極性を（＋）、第２極性を（―）で示す。ここでは、ソースバスラインＳＬａ、ＳＬｃが第１極性ソースバスラインであり、ソースバスラインＳＬｂ、ＳＬｄが第２極性ソースバスラインである。

各画素領域Ｐは、画素電極ＰＥおよびＴＦＴ２０を有する。画素電極ＰＥは、ＴＦＴ２０を介して、その画素電極ＰＥの両側に位置するソースバスラインＳＬのいずれか一方に電気的に接続されている。

本実施形態では、各画素領域Ｐの画素電極ＰＥは、行方向に隣接する２つの画素電極ＰＥとは異なるソースバスラインＳＬに接続されている。また、１つの画素列の画素電極ＰＥは、２画素行ごとに、異なるソースバスラインＳＬに接続されている。つまり、各画素列において、右側に位置するソースバスラインＳＬに接続された２つの画素電極ＰＥと、左側に位置するソースバスラインＳＬに接続された２つの画素電極ＰＥとが、交互に配置されている。本明細書では、列方向に隣接し、かつ、同じソースバスラインＳＬに電気的に接続された画素電極を有する２つの画素領域からなるセットを「画素セットＰＳ」と呼ぶ。

例えば、互いに隣接するソースバスラインＳＬｂおよびソースバスラインＳＬｃの間に位置する画素列では、画素電極ＰＥがソースバスラインＳＬｂに接続された２つの画素領域からなる画素セットＰＳ（ｂ）と、画素電極ＰＥがソースバスラインＳＬｃに接続された２つの画素領域からなる画素セットＰＳ（ｃ）とが、交互に配列されている。画素セットＰＳ（ｂ）の画素電極ＰＥには、ソースバスラインＳＬｂから第２極性のデータ信号が供給される。画素セットＰＳ（ｃ）の画素電極ＰＥには、ソースバスラインＳＬｃから第１極性のデータ信号が供給される。

本実施形態では、各画素領域の画素電極ＰＥは、他の画素領域のＴＦＴ２０の酸化物半導体層７と絶縁層を介して部分的に重なり、追加の寄生容量（ソース・ドレイン間容量）Ｃｘを有している。例えば、画素領域Ｐ（ａ３）は、自画素の画素電極ＰＥ（ａ３）と、列方向に隣接する画素領域Ｐ（ａ２）のＴＦＴ２０（ａ２）の酸化物半導体層７とが部分的に重なることによって形成された追加の寄生容量Ｃｘ（ａ３）を有する。

次いで、図２Ｂおよび図２Ｃを参照して、画素領域Ｐ（ｃ４）を例に、本実施形態における画素領域Ｐの構造をより具体的に説明する。

図２Ｃに示すように、ＴＦＴ２０は、酸化物半導体層７と、酸化物半導体層７の一部上にゲート絶縁層９を介して配置されたゲート電極ＧＥとを備える。ＴＦＴ２０は、ソース電極ＳＥおよびドレイン電極ＤＥをさらに有し得る。この例では、酸化物半導体層７は、ゲート電極ＧＥと基板１との間に位置する。つまり、ＴＦＴ２０はトップゲート型ＴＦＴである。

酸化物半導体層７は、チャネル領域７ｃと、その両側にそれぞれ配置された第１領域７ｓおよび第２領域７ｄとを含む。第１領域７ｓおよび第２領域７ｄは、チャネル領域７ｃよりも比抵抗の小さい低抵抗領域である。第１領域７ｓは、対応するソースバスラインＳＬに電気的に接続され、第２領域７ｄは、対応する画素電極ＰＥに電気的に接続されている。画素領域Ｐ（ｃ４）においては、ＴＦＴ２０（ｃ４）の第１領域７ｓは、ソースバスラインＳＬｃに電気的に接続され、第２領域７ｄは、画素電極ＰＥ（ｃ４）に電気的に接続されている。第１領域７ｓは、ソース電極ＳＥを介してソースバスラインＳＬｃに電気的に接続されていてもよい。第２領域７ｄは、ドレイン電極ＤＥを介して画素電極ＰＥ（ｃ４）に電気的に接続されていてもよい。

ゲート電極ＧＥは、基板１の主面の法線方向（以下、「基板１の法線方向」と略す。）から見たとき、チャネル領域７ｃと重なるように配置されている。ゲート電極ＧＥは、ゲートバスラインＧＬと同じ導電膜（ゲート用導電膜）を用いて形成されている。本明細書では、ゲート用導電膜を用いて形成された電極・配線を含む層を「ゲートメタル層」と呼ぶ。ゲート電極ＧＥは、対応するゲートバスラインＧＬに電気的に接続されている。なお、ゲート電極ＧＥは、対応するゲートバスラインＧＬと一体的に形成されていてもよい。例えば、ゲート電極ＧＥは、対応するゲートバスラインＧＬの一部であってもよい。この場合、ゲートバスラインＧＬのうち、基板１の法線方向から見たとき酸化物半導体層７に重なる部分を「ゲート電極ＧＥ」と呼ぶ。ゲート電極ＧＥは、基板１の法線方向から見たとき、チャネル領域７ｃに重なるが、低抵抗領域（第１領域７ｓおよび第２領域７ｄ）には重ならないように配置されていてもよい。

ゲート絶縁層９は、チャネル領域７ｃを覆い、かつ、第１領域７ｓおよび第２領域７ｄを覆っていなくてもよい。このような構成は、酸化物半導体層７のうちゲート絶縁層９で覆われていない部分を低抵抗化することで得られる。図示している例では、ゲート絶縁層９は、基板１の法線方向から見たときに、ゲートメタル層に重なる領域にのみ形成されている。つまり、ゲート絶縁層９のエッジは、ゲートメタル層のエッジと整合している。このような構成は、ゲートメタル層のパターニングと同じレジストマスクを用いて、またはゲート電極ＧＥをマスクとして用いてゲート絶縁層をパターニングすることで得られる。

本実施形態では、酸化物半導体層７、ゲート絶縁層９およびゲートメタル層は、層間絶縁層１０で覆われており、ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁層１０上に配置されている。層間絶縁層１０は、酸化物半導体層７の第１領域７ｓおよび第２領域７ｄに接していてもよい。層間絶縁層１０には、酸化物半導体層７の第１領域７ｓの一部を露出する第１開口部１０ｓと、第２領域７ｄの一部を露出する第２開口部１０ｄとが設けられている。ソース電極ＳＥは、層間絶縁層１０上および第１開口部１０ｓ内に配置され、第１開口部１０ｓ内で第１領域７ｓに接続されている。ドレイン電極ＤＥは、層間絶縁層１０上および第２開口部１０ｄ内に配置され、第２開口部１０ｄ内で第２領域７ｄに接続されている。

ソース電極ＳＥおよびドレイン電極ＤＥは、ソースバスラインＳＬと同じ導電膜（ソース用導電膜）を用いて形成されていてもよい。本明細書では、ソース用導電膜を用いて形成された電極・配線を含む層を「ソースメタル層」と呼ぶ。ソース電極ＳＥは、対応するソースバスラインＳＬｃに電気的に接続されている。なお、ソース電極ＳＥは、対応するソースバスラインＳＬと一体的に形成されていてもよい。例えば、ソース電極ＳＥは、対応するソースバスラインＳＬの一部であってもよい。この場合、ソースバスラインＳＬのうち、第１領域７ｓに接する部分を「ソース電極ＳＥ」と呼ぶ。本明細書では、酸化物半導体層７の第１領域７ｓとソースバスラインＳＬとの接続部ＳＣを「ソースコンタクト部」と呼ぶことがある。図示する例では、ソースコンタクト部ＳＣは、ソースバスラインＳＬに重なるように配置されている。

ドレイン電極ＤＥは、対応する画素電極ＰＥ（ここでは画素電極（ｃ４））に電気的に接続されている。本明細書では、ＴＦＴ２０の第２領域７ｄと画素電極ＰＥとの接続部ＰＣを「画素コンタクト部」と呼ぶ。画素コンタクト部ＰＣは、例えば画素領域Ｐの内側に置されている。なお、ソースメタル層内にドレイン電極ＤＥを設けずに、画素コンタクト部ＰＣにおいて、画素電極ＰＥを酸化物半導体層７の第２領域７ｄの一部に直接接触させてもよい。

ＴＦＴ２０は、酸化物半導体層７と基板１との間に位置する導電層３を有していてもよい。導電層３は、下部絶縁層５で覆われており、酸化物半導体層７は下部絶縁層５上に配置されていてもよい。導電層３は、基板１の法線方向から見たとき、酸化物半導体層７のうち少なくともチャネル領域７ｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層７の特性劣化を抑制できる。導電層３は、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）等に固定されていてもよい。あるいは、導電層３を、図示しない接続部によってゲート電極ＧＥに電気的に接続することで、下部ゲート電極として機能させてもよい。

ソースメタル層の上には、上部絶縁層１３が設けられている。上部絶縁層１３は、例えば、無機絶縁層（パッシベーション膜）を含む。上部絶縁層１３は、無機絶縁層と、無機絶縁層上に形成された有機絶縁層とを含む積層構造を有していてもよい。有機絶縁層は形成されていなくてもよい。あるいは、有機絶縁層は、表示領域にのみ形成されていてもよい。

画素電極ＰＥは、上部絶縁層１３上に配置されている。画素電極ＰＥは、隣接する画素電極ＰＥから分離されている。画素電極ＰＥは、上部絶縁層１３に形成された画素コンタクトホールＣＨｐ内でＴＦＴ２０のドレイン電極ＤＥに電気的に接続されている。

画素電極ＰＥ上には、誘電体層１７を介して共通電極ＣＥが配置されている。図示していないが、共通電極ＣＥには、各画素領域Ｐにおいて、１つまたは複数のスリット（開口部）あるいは切り欠き部が設けられている。共通電極ＣＥは、画素領域Ｐごとに分離されていなくてもよい。図２Ｃに示すように、共通電極ＣＥは、誘電体層１７を介して各画素電極ＰＥ（図２Ｃでは画素電極ＰＥ（ｃ４）、ＰＥ（ｃ５））に部分的に重なり、補助容量Ｃｔ（図２Ｃでは補助容量Ｃｔ（ｃ４）、Ｃｔ（ｃ５））を形成している。補助容量Ｃｔは、透明材料から構成されるので透明補助容量とも呼ばれる。透明補助容量を形成することで、画素容量Ｃｐｉが増加するので、β値を低減できる。

＜追加の寄生容量Ｃｘの構造＞
ここで、本実施形態における追加の寄生容量Ｃｘの構造を説明する。

本明細書では、各画素列において、ある画素領域Ｐ（自画素）と、対応するゲートバスラインＧＬを挟んで隣接する画素領域を「第１隣接画素領域」と呼ぶ。また、その画素領域Ｐ（自画素）と、第１隣接画素領域とは反対側に、他のゲートバスラインＧＬを挟んで隣接する画素領域を「第２隣接画素領域」と呼ぶ。なお、ここいう自画素は、各画素列の両端の２つの画素領域を除いた画素領域の１つである。

各画素領域ＰのＴＦＴ２０における酸化物半導体層７の第１領域７ｓは、基板１の法線方向から見たとき、対応するゲートバスラインＧＬを横切って、第１隣接画素領域まで延び、第１隣接画素領域の画素電極ＰＥに部分的に重なっている。第１領域７ｓのうち、第１隣接画素領域の画素電極ＰＥに部分的に重なる部分７ｘを「重畳部分」と呼ぶ。重畳部分７ｘと、第１隣接画素領域の画素電極ＰＥと、その間に位置する絶縁層（ここでは層間絶縁層１０および上部絶縁層１３）とによって、追加の寄生容量Ｃｘが形成されている。つまり、酸化物半導体層７の重畳部分７ｘは、寄生容量を形成する透明容量電極として機能する。酸化物半導体層７の重畳部分７ｘは、チャネル長方向において、チャネル領域７ｃと、ソースコンタクト部ＳＣとの間に位置していてもよい。

図示する例では、基板１の法線方向から見たとき、画素領域Ｐ（ｃ４）のＴＦＴ２０（ｃ４）における酸化物半導体層７の第１領域７ｓは、ゲートバスラインＧＬ４を挟んで列方向に隣接する画素領域（第１隣接画素領域）Ｐ（ｃ５）の画素電極ＰＥ（ｃ５）に部分的に重なる重畳部分７ｘ（ｃ４）を含む。酸化物半導体層７の重畳部分７ｘ（ｃ４）と、画素電極ＰＥ（ｃ５）と、これらの間に位置する絶縁層とは、追加の寄生容量Ｃｘ（ｃ５）を形成している。

また、画素領域Ｐ（ｃ４）の画素電極ＰＥ（ｃ４）は、基板１の法線方向から見たとき、ゲートバスラインＧＬ３を挟んで隣接する画素領域（第２隣接画素領域）Ｐ（ｂ３）におけるＴＦＴ２０（ｂ３）の重畳部分７ｘ（ｂ３）に重なっている。重畳部分７ｘ（ｂ３）と、画素電極ＰＥ（ｃ４）と、これらの間に位置する絶縁層とは、追加の寄生容量Ｃｘ（ｃ４）を形成している。

＜各画素および画素セットＰＳの寄生容量Ｃｓｄおよびβ値＞
各画素領域の追加の寄生容量Ｃｘは、自ソース寄生容量Ｃｓｄ（Ａ）および他ソース寄生容量Ｃｓｄ（Ｂ）のいずれか一方に加算される。

各画素領域（自画素）Ｐにおいて、第２隣接画素領域の酸化物半導体層７が、自ソースバスラインに電気的に接続されている場合には、追加の寄生容量Ｃｘは、自ソース寄生容量Ｃｓｄ（Ａ）に加算される。一方、第２隣接画素領域の酸化物半導体層が、他ソースバスラインに電気的に接続されている場合には、追加の寄生容量Ｃｘは、他ソース寄生容量Ｃｓｄ（Ｂ）に加算される。本明細書では、自ソースバスラインとの間に形成された追加の寄生容量Ｃｘを「追加の自ソース寄生容量Ｃｘ（Ａ）」、他ソースバスラインとの間に形成された追加の寄生容量Ｃｘを「追加の他ソース寄生容量Ｃｘ（Ｂ）」と呼ぶ。

本実施形態では、各画素セットＰＳを構成する２つの画素領域の一方は、追加の自ソース寄生容量Ｃｘ（Ａ）を有し、他方は、追加の他ソース寄生容量Ｃｘ（Ｂ）を有する。従って、各画素セットＰＳにおいて、２つの画素領域のそれぞれにおける追加の寄生容量Ｃｘによるβ値の変化（すなわち輝度変化）を互いに相殺させることが可能になる。

本明細書では、各画素セットＰＳにおける２つの画素領域のうち追加の自ソース寄生容量Ｃｘ（Ａ）を有する画素領域を「第１画素領域」、追加の他ソース寄生容量Ｃｘ（Ｂ）を有する画素領域を「第２画素領域」と呼ぶ。

第１画素領域と第２画素領域とでは、データ信号の極性変化に伴う輝度変化の方向は互いに逆であってもよい。つまり、第１画素領域のβ値であるβ_１（Ａ－Ｂ）は正であり、第２画素領域のβ値であるβ_２（Ａ－Ｂ）は負であってもよい。この場合、２つの画素領域の輝度変化が互いに相殺されるので、フリッカの発生をより効果的に抑制できる。

以下、画素領域Ｐ（ｃ４）および画素領域Ｐ（ｃ５）からなる画素セットＰＳ（ｃ）を例に、画素セットＰＳのβ値をより具体的に説明する。

画素領域Ｐ（ｃ４）では、画素電極ＰＥ（ｃ４）は、自ソースバスラインであるソースバスラインＳＬｃとの間に、斜め電界による通常寄生容量ＣＡを形成し、他ソースバスラインであるソースバスラインＳＬｂとの間に、斜め電界による通常寄生容量ＣＢを形成している（図２Ｂ参照）。さらに、画素電極ＰＥ（ｃ４）は、第２隣接画素領域である画素領域Ｐ（ｂ３）におけるＴＦＴ２０（ｂ３）の酸化物半導体層７の重畳部分７ｘ（ｂ３）との間に追加の寄生容量Ｃｘ（ｃ４）を形成している（図２Ｂおよび図２Ｃ参照）。追加の寄生容量Ｃｘ（ｃ４）は、通常寄生容量ＣＡ、ＣＢよりも大きくてもよい。重畳部分７ｘ（ｂ３）は、他ソースバスラインであるソースバスラインＳＬｂに接続されているので、追加の寄生容量Ｃｘ（ｃ４）は、他ソース寄生容量である。従って、追加の寄生容量Ｃｘ（ｃ４）の形成によって、画素領域Ｐ（ｃ４）の他ソース寄生容量Ｃｓｄ_ｃ４（Ｂ）が増加する。画素領域Ｐ（ｃ４）では、他ソース寄生容量Ｃｓｄ_ｃ４（Ｂ）が自ソース寄生容量Ｃｓｄ_ｃ４（Ａ）よりも大きくてもよい。この場合、画素領域Ｐ（ｃ４）の他ソースβ値β_ｃ４（Ｂ）は、自ソースβ値β_ｃ４（Ａ）よりも大きくなる。つまり、β値は負となる。
ΔＣｓｄ_ｃ４＝Ｃｓｄ_ｃ４（Ａ）－Ｃｓｄ_ｃ４（Ｂ）＜０
Ｃｓｄ_ｃ４（Ａ）：通常寄生容量ＣＡを含む。
Ｃｓｄ_ｃ４（Ｂ）：通常寄生容量ＣＢおよび追加の他ソース寄生容量Ｃｘ（ｃ４）を含む。
β_ｃ４（Ａ－Ｂ）＝Ｃｓｄ_ｃ４（Ａ）／Ｃｐｉ_ｃ４－Ｃｓｄ_ｃ４（Ｂ）／Ｃｐｉ_ｃ４
＝β_ｃ４（Ａ）－β_ｃ４（Ｂ）＜０

一方、画素領域Ｐ（ｃ５）も、斜め電界による通常寄生容量ＣＡ、ＣＢに加えて、追加の寄生容量Ｃｘ（ｃ５）を有する。追加の寄生容量Ｃｘ（ｃ５）は、画素電極ＰＥ（ｃ５）と、画素領域Ｐ（ｃ４）におけるＴＦＴ２０（ｃ４）の酸化物半導体層７の重畳部分７ｘ（ｃ４）とが重なることによって形成されている。重畳部分７ｘ（ｃ４）は、自ソースバスラインであるソースバスラインＳＬｃに接続されているので、追加の寄生容量Ｃｘ（ｃ５）は、自ソース寄生容量である。従って、追加の寄生容量Ｃｘ（ｃ５）の形成によって、画素領域Ｐ（ｃ５）の自ソース寄生容量Ｃｓｄ_ｃ５（Ａ）が増加する。画素領域Ｐ（ｃ５）では、自ソース寄生容量Ｃｓｄ_ｃ５（Ａ）が他ソース寄生容量Ｃｓｄ_ｃ５（Ｂ）よりも大きくてもよい。この場合、画素領域Ｐ（ｃ５）の自ソースβ値β_ｃ５（Ａ）は、他ソースβ値β_ｃ５（Ｂ）よりも大きくなる。つまり、β値は正となる。
ΔＣｓｄ_ｃ５＝Ｃｓｄ_ｃ５（Ａ）－Ｃｓｄ_ｃ５（Ｂ）＞０
Ｃｓｄ_ｃ５（Ａ）：通常寄生容量ＣＡおよび追加の他ソース寄生容量Ｃｘ（ｃ５）を含む。
Ｃｓｄ_ｃ５（Ｂ）：通常寄生容量ＣＢを含む。
β_ｃ５（Ａ－Ｂ）＝Ｃｓｄ_ｃ５（Ａ）／Ｃｐｉ_ｃ５－Ｃｓｄ_ｃ５（Ｂ）／Ｃｐｉ_ｃ５
＝β_ｃ５（Ａ）－β_ｃ５（Ｂ）＞０

この画素セットＰＳ（ｃ）では、画素領域Ｐ（ｃ４）の追加の寄生容量Ｃｘ（ｃ４）による他ソースβ値の増加分の一部または全部が、画素領域Ｐ（ｃ５）の追加の寄生容量Ｃｘ（ｃ５）の自ソースβ値の増加分によって相殺され得る。この結果、画素セットとしてのβ値（β_ＰＳ（Ａ－Ｂ））の絶対値を低減できる。β_ＰＳ（Ａ－Ｂ）の絶対値は、例えば、０．００１以下であってもよい。
β_ＰＳ（Ａ－Ｂ）＝β_ｃ４（Ａ－Ｂ）＋β_ｃ５（Ａ－Ｂ）
｜β_ＰＳ（Ａ－Ｂ）｜≦０．００１

上記例では、β_ｃ４（Ａ－Ｂ）が負、β_ｃ５（Ａ－Ｂ）が正である。このように、画素セットを構成する２つの画素領域のβ値の一方が正で、他方が負である場合には、画素セットとしてのβ値の絶対値を、各画素領域のβ値の絶対値よりも小さくできる。
｜β_ＰＳ（Ａ－Ｂ）｜＜｜β_ｃ４（Ａ－Ｂ）｜
｜β_ＰＳ（Ａ－Ｂ）｜＜｜β_ｃ５（Ａ－Ｂ）｜
なお、各画素領域のβ値の絶対値は、例えば０．００１以上であっても構わない。

このように、本実施形態によると、画素セットＰＳとしてのβ値の絶対値を低減することで、寄生容量Ｃｓｄに起因するフリッカの発生を抑制できる。画素領域Ｐごとに容量の差ΔＣｓｄを低減しなくてもよいので、設計の自由度が高い。例えば、図２Ａ～図２Ｃに示したように、平面視において、画素電極と、隣接する画素領域のＴＦＴの半導体層とを部分的に重ねて配置することで、高い画素開口率を確保しつつ、寄生容量Ｃｓｄに起因するフリッカの発生を抑制できる。

また、本実施形態における追加の寄生容量Ｃｘは、透明導電膜である画素電極ＰＥと、透明酸化物半導体膜である酸化物半導体層７とを容量電極とする透明な寄生容量である。このため、追加の寄生容量Ｃｘを形成しても、光の透過率は低下しない。なお、画素ＴＦＴとしてシリコンＴＦＴを用いた場合には、シリコン半導体膜を用いて寄生容量を形成すると、光の透過率のロスが生じ得る。

各画素領域Ｐの追加の寄生容量Ｃｘは、例えば、画素電極ＰＥと第２隣接画素領域のＴＦＴ２０の酸化物半導体層７との重なり面積によって容易に調整され得る。従って、各画素セットにおいて、２つの画素領域の追加の寄生容量Ｃｘ（重なり面積）を調整することで、各画素セットＰＳのβ値を制御することが可能である。

各画素セットＰＳにおいて、第１画素領域に形成される追加の自ソース寄生容量Ｃｘ（Ａ）と、第２画素領域に形成される追加の他ソース寄生容量Ｃｘ（Ｂ）とは、実質的に同じ大きさであってもよい。または、２つの画素領域の通常寄生容量などの他の寄生容量の差を考慮して、互いに異なる大きさを有してもよい。例えば、バスラインのレイアウトや、タッチ配線などの影響で、その画素セットＰＳの通常寄生容量ＣＡ（ＰＳ）が通常寄生容量ＣＢ（ＰＳ）よりも大きい場合には、追加の自ソース寄生容量Ｃｘ（Ａ）が、追加の他ソース寄生容量Ｃｘ（Ｂ）よりも小さくなるように設計してもよい。

追加の寄生容量Ｃｘの面積は、特に限定しないが、それぞれ、画素電極ＰＥの面積の０．１％以上１０％以下であってもよい。なお、画素電極ＰＥの面積は、例えば数百μｍ^２～数千μｍ^２であってもよい。酸化物半導体層７の配線幅（低抵抗領域の幅）は、特に限定しないが、例えば３μｍ程度であり得る。

各画素領域Ｐにおいて、追加の寄生容量Ｃｘは、通常寄生容量ＣＡ、ＣＢのそれぞれよりも大きいことが好ましい。これにより、追加の寄生容量Ｃｘを調整することで、より効果的に、画素セットＰＳとしてのβ値を制御できる。

各画素領域Ｐのレイアウトは、図示する例に限定されない。ＴＦＴ２０および画素電極ＰＥは、ＴＦＴ２０の酸化物半導体層７が、基板１の法線方向から見たとき、他の画素領域Ｐの画素電極ＰＥに重なる部分を有するように配置されていればよい。図示する例では、酸化物半導体層７は、基板１の法線方向から見たとき、列方向に延びる部分と行方向に延びる部分とから構成されるＬ字形であるが、酸化物半導体層７の平面形状はこれに限定されない。酸化物半導体層７は、例えば、斜め方向（列方向および行方向に交差する方向）に延びる部分を含んでもよいし、ソースバスラインＳＬ上を重なって延びる部分を含んでもよい。

各画素領域Ｐに配置されるＴＦＴ２０の構造も特に限定されない。この例では、ＴＦＴ２０はトップゲート型のＴＦＴであるが、酸化物半導体層と基板との間にゲート電極が位置するボトムゲート型ＴＦＴであってもよい。ただし、トップゲート型ＴＦＴであれば、酸化物半導体層７のうちチャネル領域７ｃ以外の領域を容易に低抵抗化することができ、この領域を、透明な容量電極として使用できるので有利である。

本実施形態では、画素電極ＰＥ上に共通電極ＣＥが配置されることが好ましい。画素電極ＰＥ上に共通電極ＣＥが配置されていると、ＴＦＴ２０と酸化物半導体層７と画素電極ＰＥとの重なりによる透明な容量電極を形成しやすい。また、画素電極ＰＥ上に共通電極ＣＥが配置されていると、画素電極ＰＥの基板１側に共通電極ＣＥが配置される場合と比べて、画素電極ＰＥと各ソースバスラインＳＬとの間に生じる通常寄生容量ＣＡ、ＣＢが大きくなる。このため、追加の寄生容量Ｃｘの形成によって、より効果的にフリッカを抑制できる。なお、アクティブマトリクス基板は、共通電極ＣＥを備えていなくてもよい。そのようなアクティブマトリクス基板は、縦電界モードの表示装置に適用され得る。縦電界モードの表示装置では、共通電極ＣＥは対向基板側に設けられる。

＜β値の設計例＞
ここで、画素セットのβ値の設計範囲の一例を表１に示す。表１には、参考例として、従来の手法を用いて、表示パネルのβ値を設計した例も併せて示す。

参考例では、各画素領域のβ値の絶対値が０．００１以下になるように設計されている。これに対し、実施例では、各画素セットのβ値の絶対値が０．００１以下になるように設計されている。実施例では、第１画素領域のβ値が正で、第２画素領域のβ値が負であればよい。好ましくは、第１画素領域および第２画素領域のβ値の絶対値は、０．００１よりも大きく、０．００４以下になるように設計される。０．００４以下であれば、各画素領域の輝度変化を抑えることができる。０．００１超であれば、第１画素領域および第２画素領域の輝度変化を相殺することで、より顕著な効果が得られる。

＜表示装置＞
本実施形態のアクティブマトリクス基板１０１は、例えば液晶表示装置に適用され得る。図３は、アクティブマトリクス基板１０１を用いた液晶表示装置１０００の模式的な断面図である。液晶表示装置１０００は、アクティブマトリクス基板１０１と、アクティブマトリクス基板１０１に対向するように配置された対向基板２０１と、アクティブマトリクス基板１０１と対向基板２０１との間に設けられた液晶層ＬＣ層とを備える。

本実施形態は、２Ｈ－Ｚ反転＿１S駆動方式の表示装置に好適に適用される。２Ｈ－Ｚ反転＿１S駆動方式では、追加の寄生容量Ｃｘによって、各画素セットを構成する２つの画素領域の輝度変化の方向（β値の正負）を、容易に異ならせることができる。

本実施形態のアクティブマトリクス基板１０１は、例えば、低周波駆動（例えば６０Ｈｚ未満）を行う表示装置に特に好適に適用される。低周波駆動を行う場合、休止期間中の画素の輝度変化によってフリッカが発生しやすいので、追加の寄生容量Ｃｘの形成によるフリッカ低減効果がより顕著に得られる。

本実施形態は、低周波駆動を行わない表示装置にも適用され得る。本実施形態によると、寄生容量による画素電位の変動を低減できることから、低周波駆動を行わない場合であっても、画素電位の変動によるフリッカの発生や表示品位の低下を抑制し得る。画素セットとしてのβ値（β_ＰＳ（Ａ－Ｂ））の好ましい範囲は、駆動周波数によって異なり得る。例えば、駆動周波数が低いほど、β_ＰＳ（Ａ－Ｂ）の絶対値をより小さく（０に近く）することが求められる。本実施形態によると、駆動方法や駆動周波数に応じて要求されるβ_ＰＳ（Ａ－Ｂ）が得られるように、画素セットごとに、２つの画素領域の追加の寄生容量Ｃｘの大きさを調整すればよいので、種々の表示装置に広く適用され得る。

本実施形態は、高精細なアクティブマトリクス基板に特に好適に適用され得る。高精細化に伴い、上記式（１）のＣｐｉが小さくなるため、β値が大きくなりやすく、フリッカも生じやすい。このため、追加の寄生容量Ｃｘの形成によるフリッカ低減効果がより顕著に得られる。

（変形例）
以下、図面を参照しながら、本実施形態のアクティブマトリクス基板の変形例を説明する。

＜変形例１＞
表示領域に配列された複数の画素列のうち、行方向の両端（右端および左端）に位置する２つの画素列では、通常寄生容量など寄生容量が、他の画素列とは異なることがある。変形例１では、端部画素列においても、他の画素列と同様のバランスで自ソースおよび他ソースの寄生容量が得られるように、ダミーパターンを形成する。

図４Ａは、変形例１のアクティブマトリクス基板１０２の一部の画素領域を示す拡大平面図である。図４Ｂは、図４Ａに示すＩＶｂ－ＩＶｂ’線における断面図である。以降の図面では、図２Ａ、図２Ｂと同様の構成要素には同じ参照符号を付している。同様の構成要素については、適宜説明を省略する。

図４Ａは、行方向における一側端（この例では左端）に位置する端ソースバスラインＳＬＡを含む３本のソースバスラインＳＬＡ～ＳＬC、４本のゲートバスラインＧＬ１～ＧＬ４と、これらのバスラインで規定される８つの画素領域Ｐとを示す。端ソースバスラインＳＬＡと、その内側のソースバスラインＳＬBとの間の画素列Ｍを「端部画素列」と呼ぶ。図４Ａでも、ソースバスラインＳＬｋおよびゲートバスラインＧＬｊに対応付けられた画素領域を、画素領域Ｐ（ｋｊ）と表記する。

本変形例のアクティブマトリクス基板１０２は、互いに間隔を空けて配置された複数の第１ダミー金属酸化物層Ｄｅ１と、複数の第１ダミーコンタクト部ＤＣ１とを有する。

各第１ダミー金属酸化物層Ｄｅ１は、基板１の法線方向から見たとき、端ソースバスラインＳＬＡに少なくとも部分的に重なるように配置された島状のパターンを有する。各第１ダミー金属酸化物層Ｄｅ１は、ＴＦＴ２０の酸化物半導体層７と同じ酸化物半導体膜から形成されている。各第１ダミー金属酸化物層Ｄｅ１は、いずれの酸化物半導体層７とも離隔して配置されている。各第１ダミー金属酸化物層Ｄｅ１の比抵抗は、酸化物半導体層７の低抵抗領域と同程度であってもよい。例えば、各第１ダミー金属酸化物層Ｄｅ１は導電体層であってもよい。

各第１ダミー金属酸化物層は、対応する第１ダミーコンタクト部ＤＣ１において、端ソースバスラインＳＬＡに電気的に接続されている。この例では、各第１ダミー金属酸化物層Ｄｅ１は、層間絶縁層１０に形成された開口部１０ｅ内で、端ソースバスラインＳＬＡに電気的に接続されている。

端ソースバスラインＳＬＡには、第１ダミーコンタクト部ＤＣ１に加えて、いずれかのＴＦＴ２０と接続するためのソースコンタクト部ＳＣ（第１ソースコンタクト部ＳＣ１と呼ぶ。）も配置されている。

図示する例では、端ソースバスラインＳＬＡは、複数のゲートバスラインＧＬの間にそれぞれ位置する複数の部分ｗ１～ｗ４を含み、各第１ダミーコンタクト部ＤＣ１は、これらの部分のうち第１ソースコンタクト部ＳＣ１が配置されていない部分（この例では部分ｗ３、ｗ４）に配置されている。第１ダミーコンタクト部ＤＣ１および第１ソースコンタクト部ＳＣ１は、２画素行ごと（２つの部分ｗごと）に交互に配置されていてもよい。

このような構成により、端部画素列Ｍの位置する画素電極ＰＥのうち第１ソースコンタクト部ＳＣ１に隣接しない画素電極を、第１ダミーコンタクト部ＤＣ１に隣接させることができる。図示する例では、端部画素列Ｍの画素電極ＰＥ（Ａ２）、（Ｂ３）は、第１ソースコンタクト部ＳＣ１に隣接している。一方、画素電極ＰＥ（Ｂ４）、ＰＥ（Ａ５）は、第１ソースコンタクト部ＳＣ１には隣接していないが、第１ダミーコンタクト部ＤＣ１に隣接している。第１ダミーコンタクト部ＤＣ１を配置することで、端部画素列Ｍにおける各画素領域Ｐにおいても、他の画素列と同様の方法で、他ソース寄生容量と自ソース寄生容量とのバランスを制御できる。

図４Ｂを参照して、より具体的に説明する。端部画素列以外の画素列の画素電極（この例では画素電極ＰＥ（Ｃ４））は、斜め上方向に隣接する画素領域Ｐ（Ｂ３）の酸化物半導体層７と通常寄生容量（この例では通常寄生容量ＣＢ）を形成している。これに対し、端部画素列Ｍの画素電極ＰＥ（この例では画素電極ＰＥ（Ｂ４））の斜め上方向にはＴＦＴが配置されていないので、画素領域Ｐ（Ｂ４）の通常寄生容量ＣＢは、画素領域Ｐ（Ｃ４）よりも小さくなる。この寄生容量の不足分（この例では他ソース寄生容量の不足分）を、画素電極ＰＥ（Ｂ４）と第１ダミー金属酸化物層Ｄｅ１との間に形成される斜め電界による寄生容量Ｃｙによって補うことができる。

図５は、変形例１の他のアクティブマトリクス基板１０３を説明するための平面図である。

図５に示すように、端部画素列Ｍの画素セットＰＳ（Ｍ）に形成される追加の寄生容量Ｃｘの面積と、他の画素列の画素セットＰＳに形成される追加の寄生容量Ｃｘの面積とを互いに異ならせることで、端部画素列Ｍの一部の画素領域の寄生容量の不足分を補ってもよい。

この例では、画素領域Ｐ（Ｂ３）および画素領域Ｐ（Ｂ４）からなる画素セットＰＳ（Ｍ）において、画素領域Ｐ（Ｂ４）の通常寄生容量（ここでは通常寄生容量ＣＢ）の不足分を補うように、画素領域Ｐ（Ｂ３）の追加の他ソース寄生容量Ｃｘ（Ｂ３）の面積を、他の画素セットの追加の他ソース寄生容量（例えばＣｘ（Ｃ３））の面積よりも大きくしている。これにより、画素セットＰＳ（Ｍ）としてのβ値を、他の画素列の画素セットと同様の値に設定できる。

＜変形例２＞
表示領域に配列された複数の画素行のうち列方向の一側端（上端または下端）に位置する画素行では、各画素領域に追加の寄生容量Ｃｘが形成されない。そこで、変形例２では、端部画素行において、他の画素列と同様の追加の寄生容量が得られるように、ダミーパターンを形成する。

図６Ａは、変形例２のアクティブマトリクス基板１０４の一部の画素領域を示す拡大平面図である。図６Ｂは、図６Ａに示すＶＩｂ－ＶＩｂ’線における断面図である。

図６Ａは、列方向における一端（この例では上端）に位置する端ゲートバスラインＧＬｅおよびその内側に位置するゲートバスラインＧＬｆと、３本のソースバスラインＳＬ１～ＳＬ３と、これらのバスラインで規定される複数の画素領域Ｐとを示す。端ゲートバスラインＧＬｅのゲートバスラインＧＬｆと反対側に位置する画素行Ｎを「端部画素行」、端部画素行Ｎに位置する複数の画素領域Ｐ（Ｎ）を「端部画素領域」と呼ぶ。

本変形例のアクティブマトリクス基板１０４は、互いに間隔を空けて配置された複数の第２ダミー金属酸化物層Ｄｅ２と、複数の第２ダミーコンタクト部ＤＣ２とを有する。

各第２ダミー金属酸化物層Ｄｅ２は、対応する第２ダミーコンタクト部ＤＣ２において、複数のソースバスラインＳＬの１つに電気的に接続されている。また、各第２ダミー金属酸化物層Ｄｅ２の一部は、端部画素領域Ｐ（Ｎ）の画素電極ＰＥ（Ｎ）の１つに、絶縁層（ここでは層間絶縁層１０および上部絶縁層１３）を介して重なっている。これにより、各端部画素領域Ｐ（Ｎ）に追加の寄生容量Ｃｚが形成される。

各第２ダミー金属酸化物層Ｄｅ２は、各画素領域ＰにおけるＴＦＴ２０の酸化物半導体層７とは、同じ酸化物半導体膜から形成されている。各第２ダミー金属酸化物層Ｄｅ２は、いずれの酸化物半導体層７とも離隔して配置されている。各第２ダミー金属酸化物層Ｄｅ２の比抵抗は、酸化物半導体層７の低抵抗領域と同程度（例えば導電体）であってもよい。

各画素列は、端部画素領域Ｐ（Ｎ）と、端部画素領域Ｐ（Ｎ）に列方向に隣接する画素領域Ｐ（Ｎ－１）とを含む画素セットＰＳ（Ｎ）を含む。各画素セットＰＳ（Ｎ）において、端部画素領域Ｐ（Ｎ）の追加の寄生容量Ｃｚ（この例では追加の他ソース寄生容量）と、画素領域Ｐ（Ｎ―１）の追加の寄生容量Ｃｘ（この例では追加の自ソース寄生容量）とを相殺させることができる。従って、画素セットＰＳ（Ｎ）としてのβ値を制御することが可能である。

図７は、変形例２の他のアクティブマトリクス基板１０５を説明するための平面図である。

図７に例示するように、各画素セットＰＳ（Ｎ）において、画素領域（Ｎ－１）に形成される追加の寄生容量Ｃｘ（この例では、追加の自ソース寄生容量）を、他の画素セットにおける追加の自ソース寄生容量よりも小さくしてもよい。これにより、画素セットＰＳ（Ｎ）としての他ソースおよび自ソースの寄生容量のバランスを調整できるので、画素セットＰＳ（Ｎ）のβ値の絶対値を小さくできる。

なお、本実施形態のアクティブマトリクス基板は、変形例１および変形例２の構造を併せ持つことも可能である。例えば、アクティブマトリクス基板に、変形例１の第１ダミー金属酸化物層Ｄｅ１と変形例２の第２ダミー金属酸化物層Ｄｅ２とを両方形成してもよい。これにより、表示領域全体に亘って、より効果的にフリッカの発生を抑制できる。

（アクティブマトリクス基板の製造方法）
次に、図２Ａ～図２Ｃに示したアクティブマトリクス基板１０１を例に、本実施形態のアクティブマトリクス基板の製造方法の一例を説明する。図８は、アクティブマトリクス基板１０１の製造方法の一例を説明するためのプロセスフローを示す図である。なお、一部の画素領域Ｐにおける各画素電極ＰＥおよび各酸化物半導体層７の配置および形状を適宜変更することで、アクティブマトリクス基板１０３、１０５も同様の方法で製造され得る。また、アクティブマトリクス基板１０２、１０４を製造する場合には、各酸化物半導体ＴＦＴの酸化物半導体膜を用いて、第１および第２ダミー金属酸化物層（以下の説明では、「ダミー用金属酸化物層」と総称する。）となる半導体パターンを形成してもよい。

・ＳＴＥＰ１：導電層３の形成
基板１上に、例えばスパッタリング法で、第１導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）ｍ１を形成する。次いで、公知のフォトリソ工程により、第１導電膜のパターニング（例えばウェットエッチング）を行うことにより、複数の導電層３を含む下部メタル層を形成する。各導電層３は、画素ＴＦＴの遮光層となる。

基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。

第１導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。

・ＳＴＥＰ２：下部絶縁層５の形成
次いで、下部メタル層を覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。

下部絶縁層５は例えばＣＶＤ法で形成される。下部絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ_２）層、酸化窒化珪素層等を形成してもよい。ここでは、下部絶縁層５として、窒化珪素（ＳｉＮｘ）層（厚さ：５０～６００ｎｍ）を下層、酸化珪素（ＳｉＯ_２）層（厚さ：５０～６００ｎｍ）を上層とする積層膜を形成してもよい。下部絶縁層５として（下部絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。

・ＳＴＥＰ３：酸化物半導体層７の形成
続いて、下部絶縁層５の上に酸化物半導体膜を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば１５ｎｍ以上２００ｎｍ以下であってもよい。

続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。酸化物半導体膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液、あるいは、シュウ酸系エッチング液を用いたウェットエッチングで行ってもよい。これにより、複数の酸化物半導体層７を得る。各酸化物半導体層７は、画素ＴＦＴの活性層となる。また、酸化物半導体膜のパターニングにより、複数の酸化物半導体層７に加えて、ダミー金属酸化物層となる複数のダミー用半導体層を形成してもよい。

酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。

・ＳＴＥＰ４：ゲート絶縁層およびゲートメタル層の形成
次いで、各画素ＴＦＴの酸化物半導体層７を覆うように、ゲート絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）およびゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）をこの順で形成する。

ゲート絶縁膜として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。ここでは、ゲート絶縁膜として、酸化珪素（ＳｉＯ_２）層を形成する。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層７のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。

ゲート用導電膜として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ゲート用導電膜は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、ゲート用導電膜として、Ｔｉ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｔｉ積層膜、あるいは、Ｍｏ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｍｏ積層膜を用いる。

この後、ゲート用導電膜上にレジスト層を形成し、レジスト層をマスクとしてゲート用導電膜のパターニングを行うことで、各画素ＴＦＴのゲート電極ＧＥと、複数のゲートバスラインＧＬとを含むゲートメタル層を形成する。次いで、上記レジスト層またはゲートメタル層をマスクとして、ゲート絶縁膜のエッチングを行い、各画素ＴＦＴのゲート絶縁層９を得る。これにより、各酸化物半導体層７のうちゲート絶縁層９を介してゲート電極ＧＥに重なる領域はチャネル領域７ｃとなる。

・ＳＴＥＰ５：酸化物半導体層７の低抵抗化処理、および層間絶縁層１０の形成
続いて、各酸化物半導体層７の低抵抗化処理を行い、低抵抗領域を形成してもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板１の主面の法線方向から見たとき、各酸化物半導体層７のうちチャネル領域７ｃの両側に位置し、露出している領域は、チャネル領域７ｃよりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。低抵抗領域は、チャネル領域７ｃのソース側に位置する第１領域７ｓと、ドレイン側に位置する第２領域７ｄとを含む。

複数のダミー用半導体層を形成した場合、本低抵抗化処理により、ダミー用半導体層も低抵抗化してもよい。これにより、低抵抗なダミー金属酸化物層を得る。

次いで、各画素ＴＦＴの酸化物半導体層７およびゲート絶縁層９と、ゲートメタル層とを覆う層間絶縁層１０を形成する。層間絶縁層１０として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。層間絶縁層１０を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層７のうち層間絶縁層１０と接する領域（ここでは低抵抗領域）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１０として、例えばＣＶＤ法で、ＳｉＯ_２層を下層、ＳｉＮｘ層を上層とする積層膜を形成する。

なお、プラズマ処理を行う代わりに、窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を含む層間絶縁層１０と酸化物半導体層７の露出領域とを接触させることで、酸化物半導体層７の露出領域を低抵抗化させてもよい。

この後、例えばドライエッチングで、層間絶縁層１０のパターニングを行う。これにより、層間絶縁層１０に、各酸化物半導体層７の第１領域７ｓの一部を露出する第１開口部１０ｓと、第２領域７ｄの一部を露出する第２開口部１０ｄとを形成する。各ダミー金属酸化物層の一部を露出する開口部１０ｅも同時に形成してもよい。

・ＳＴＥＰ６：ソースメタル層の形成
次いで、層間絶縁層１０上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。これにより、各画素ＴＦＴのソース電極ＳＥおよびドレイン電極ＤＥと、複数のソースバスラインＳＬとを含むソースメタル層を形成する。このようにして、各画素領域に、画素ＴＦＴとしてＴＦＴ２０が製造される。

ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。

・ＳＴＥＰ７：上部絶縁層１３の形成
次に、層間絶縁層１０およびソースメタル層を覆うように上部絶縁層１３を形成する。ここでは、上部絶縁層１３として、無機絶縁層（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）および有機絶縁層（厚さ：例えば１～３μｍ、好ましくは２～３μｍ）をこの順で形成する。なお、有機絶縁層のうち非表示領域に位置する部分全体を除去してもよい。あるいは、有機絶縁層を形成しなくてもよい。

無機絶縁層として、層間絶縁層１０と同様の無機絶縁膜（層間絶縁層１０として例示した絶縁膜）を用いることができる。ここでは、無機絶縁層として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。有機絶縁層は、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。

この後、有機絶縁層のパターニングを行う。これにより、各画素領域Ｐにおいて、有機絶縁層に、無機絶縁層の一部を露出する開口部を形成する。続いて、有機絶縁層をマスクとして、無機絶縁層のパターニングを行う。これにより、上部絶縁層１３に、各ＴＦＴ２０のドレイン電極ＤＥの一部を露出する画素コンタクトホールＣＨｐが形成される。

・ＳＴＥＰ８：画素電極ＰＥの形成
続いて、上部絶縁層１３上および画素コンタクトホールＣＨｐ内に、第１透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第１透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、第１透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第１透明導電膜のウェットエッチングを行ってもよい。これにより、各画素領域Ｐに画素電極ＰＥを形成する。各画素領域Ｐにおいて、画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、対応するＴＦＴ２０のドレイン電極ＤＥに接続される。

・ＳＴＥＰ９：誘電体層１７の形成
次いで、画素電極ＰＥを覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。誘電体層１７の材料は、上部絶縁層１３の無機絶縁層の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。

・ＳＴＥＰ１０：共通電極ＣＥの形成
続いて、誘電体層１７上に、共通電極ＣＥを形成する。

まず、誘電体層１７上に、第２透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２透明導電膜の材料は、第１透明導電膜の材料として例示した材料と同じ（例えばＩＴＯ）であってもよい。この後、第２透明導電膜のパターニングを行う。パターニングでは、例えば、シュウ酸系エッチング液を用いてウェットエッチングを行ってもよい。これにより、共通電極ＣＥを得る。共通電極ＣＥは、画素領域Ｐごとに、１つまたは複数のスリット（開口部）あるいは切り欠き部を有する。このようにして、アクティブマトリクス基板１０１が製造される。

なお、本実施形態のアクティブマトリクス基板の製造方法は、上記方法に限定されない。各画素セットのβ値の絶対値が所定の範囲となるように、各バスライン、画素電極ＰＥ、ＴＦＴ２０等が配置されていればよく、公知の他の製造方法を採用することも可能である。

＜酸化物半導体＞
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９１１号公報に記載されている。参考のために、特開２０１４－００７３９１１号公報の開示内容の全てを本明細書に援用する。

酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。

なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９１１号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９０６２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９０６２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。

酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ_２Ｏ_３－ＳｎＯ_２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。

本発明の実施形態は、アクティブマトリクス基板、特に高精細なアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。

１ ：基板
３ ：導電層
５ ：下部絶縁層
７ ：酸化物半導体層
７ｃ ：チャネル領域
７ｓ ：第１領域（低抵抗領域）
７ｄ ：第２領域（低抵抗領域）
７ｘ ：酸化物半導体層の重畳部分（透明容量電極）
９ ：ゲート絶縁層
１０ ：層間絶縁層
１０ｓ、１０ｄ、１０ｅ ：開口部
１３ ：上部絶縁層
１７ ：誘電体層
２０ ：ＴＦＴ（画素ＴＦＴ）
１０１～１０５ ：アクティブマトリクス基板
Ｃｘ ：追加の寄生容量
ＣＡ、ＣＢ ：通常寄生容量
Ｃｔ ：補助容量
ＣＥ ：共通電極
ＣＨｐ ：画素コンタクトホール
Ｃｙ ：第１ダミー金属酸化物層による寄生容量
Ｃｚ ：第２ダミー金属酸化物層による追加の寄生容量
ＤＥ ：ドレイン電極
ＤＣ ：ダミーコンタクト部
ＤＲ ：表示領域
Ｄｅ１ ：第１ダミー金属酸化物層
Ｄｅ２ ：第２ダミー金属酸化物層
ＧＥ ：ゲート電極
ＧＬ ：ゲートバスライン
ＧＬｅ ：端ゲートバスライン
Ｐ ：画素領域
ＰＣ ：画素コンタクト部
ＰＥ ：画素電極
ＰＳ ：画素セット
ＳＣ ：ソースコンタクト部
ＳＣ１ ：第１ソースコンタクト部
ＳＥ ：ソース電極
ＳＬ ：ソースバスライン
ＳＬＡ ：端ソースバスライン
Ｍ ：端部画素列
Ｎ ：端部画素行

Claims (18)

1. 行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、基板と、前記基板に支持された前記行方向に延びる複数のゲートバスラインおよび前記列方向に延びる複数のソースバスラインと、を備え、
   各画素領域は、互いに隣接する２つのゲートバスラインおよび互いに隣接する２つのソースバスラインによって規定され、
   前記各画素領域は、画素電極と、酸化物半導体層を活性層とする酸化物半導体ＴＦＴと、を有し、前記画素電極は、前記酸化物半導体ＴＦＴを介して、前記隣接する２つのソースバスラインの一方に電気的に接続され、
   前記各画素領域の前記酸化物半導体ＴＦＴの前記酸化物半導体層は、前記隣接する２つのゲートバスラインの一方を挟んで隣接する第１隣接画素領域の画素電極に絶縁層を介して重なり、
   前記各画素領域の前記画素電極は、前記隣接する２つのゲートバスラインの他方を挟んで隣接する第２隣接画素領域の酸化物半導体層と前記絶縁層を介して部分的に重なり、
   前記複数のソースバスラインは、互いに隣接する第１ソースバスラインおよび第２ソースバスラインを含み、前記第１ソースバスラインおよび前記第２ソースバスラインの間には、前記画素電極が前記第１ソースバスラインに接続された２つの画素領域からなる画素セットと、前記画素電極が前記第２ソースバスラインに接続された２つの画素領域からなる画素セットとが、交互に配列されている、アクティブマトリクス基板。
2. 前記各画素領域において、
   前記酸化物半導体ＴＦＴは、前記一方のゲートバスラインに電気的に接続されたゲート電極を有し、
   前記酸化物半導体ＴＦＴの前記酸化物半導体層は、前記基板の法線方向から見たとき、前記ゲート電極に重なるチャネル領域と、前記チャネル領域の両側にそれぞれ位置し、前記チャネル領域よりも比抵抗の小さい第１領域および第２領域とを含み、
   前記第１領域は、前記一方のソースバスラインに電気的に接続され、前記第２領域は、前記画素電極に電気的に接続され、
   前記第１領域は、前記基板の法線方向から見たとき、前記一方のゲートバスラインを横切って延び、前記第１隣接画素領域の前記画素電極に部分的に重なっている、請求項１に記載のアクティブマトリクス基板。
3. 前記各画素領域の前記酸化物半導体ＴＦＴにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置する、請求項２に記載のアクティブマトリクス基板。
4. 前記各画素領域は、
   前記画素電極と、前記一方のソースバスラインとの間に形成される自ソース寄生容量Ｃｓｄ（Ａ）と、
   前記画素電極と、前記隣接する２つのソースバスラインの他方との間に形成される他ソース寄生容量Ｃｓｄ（Ｂ）と、
   を有し、
   前記自ソース寄生容量Ｃｓｄ（Ａ）および前記他ソース寄生容量Ｃｓｄ（Ｂ）の一方は、前記画素電極と前記第２隣接画素領域の前記酸化物半導体層とが前記絶縁層を介して部分的に重なることによって形成される追加の寄生容量Ｃｘを含む、請求項１から３のいずれかに記載のアクティブマトリクス基板。
5. 前記各画素領域において、
   前記画素電極に部分的に重なる前記第２隣接画素領域の前記酸化物半導体層が、前記一方のソースバスラインに電気的に接続されている場合には、前記追加の寄生容量Ｃｘは、前記自ソース寄生容量Ｃｓｄ（Ａ）に含まれる追加の自ソース寄生容量Ｃｘ（Ａ）となり、
   前記画素電極に部分的に重なる前記第２隣接画素領域の前記酸化物半導体層が、前記他方のソースバスラインに電気的に接続されている場合には、前記追加の寄生容量Ｃｘは、前記他ソース寄生容量Ｃｓｄ（Ｂ）に含まれる追加の他ソース寄生容量Ｃｘ（Ｂ）となり、
   各画素セットにおける前記２つの画素領域の一方は、追加の自ソース寄生容量Ｃｘ（Ａ）を有する第１画素領域であり、前記２つの画素領域の他方は、追加の他ソース寄生容量Ｃｘ（Ｂ）を有する第２画素領域である、請求項４に記載のアクティブマトリクス基板。
6. 前記第１画素領域の自ソース寄生容量Ｃｓｄ_１（Ａ）および他ソース寄生容量Ｃｓｄ_１（Ｂ）と、前記第２画素領域の自ソース寄生容量Ｃｓｄ_２（Ａ）および他ソース寄生容量Ｃｓｄ_２（Ｂ）とは、
   Ｃｓｄ_１（Ａ）＞Ｃｓｄ_１（Ｂ）
   Ｃｓｄ_２（Ａ）＜Ｃｓｄ_２（Ｂ）
   を満たす、請求項５に記載のアクティブマトリクス基板。
7. 前記各画素領域の画素容量をＣｐｉとすると、前記各画素領域のβ値であるβ（Ａ－Ｂ）は、下記式（１）で求められ、
   β（Ａ－Ｂ）＝｛Ｃｓｄ（Ａ）－Ｃｓｄ（Ｂ）｝／Ｃｐｉ・・・（１）
   前記各画素セットにおける前記第１画素領域および前記第２画素領域のβ値を、それぞれ、β_１（Ａ－Ｂ）、β_２（Ａ－Ｂ）とすると、
   前記各画素セットは、
   ｜β_１（Ａ－Ｂ）＋β_２（Ａ－Ｂ）｜≦０．００１
   を満たすように設計されている、請求項５または６に記載のアクティブマトリクス基板。
8. 前記各画素セットは、
   ｜β_１（Ａ－Ｂ）｜＞０．００１
   ｜β_２（Ａ－Ｂ）｜＞０．００１
   を満たすように設計されている、請求項７に記載のアクティブマトリクス基板。
9. 前記複数のソースバスラインは、行方向における一側端に位置する端ソースバスラインを含み、
   前記アクティブマトリクス基板は、前記基板の法線方向から見たとき、前記端ソースバスラインに少なくとも部分的に重なる複数の第１ダミー金属酸化物層をさらに含み、
   前記複数の第１ダミー金属酸化物層と、前記複数の画素領域における前記酸化物半導体ＴＦＴの前記酸化物半導体層とは、同じ酸化物半導体膜から互いに離隔して形成されており、
   前記各第１ダミー金属酸化物層は、前記端ソースバスラインに電気的に接続されている、請求項１から８のいずれか一項に記載のアクティブマトリクス基板。
10. 前記アクティブマトリクス基板は、
    前記端ソースバスラインと、前記複数の酸化物半導体ＴＦＴのいずれかの酸化物半導体層とを接続する複数の第１ソースコンタクト部と、
    前記端ソースバスラインと、前記複数の第１ダミー金属酸化物層のいずれかとを接続する複数のダミーコンタクト部と、を備え、
    前記端ソースバスラインは、前記複数のゲートバスラインによって画定される複数の部分を含み、前記複数のダミーコンタクト部のそれぞれは、前記複数の部分のうち第１ソースコンタクト部が配置されていない部分に配置されている、請求項９に記載のアクティブマトリクス基板。
11. 前記アクティブマトリクス基板は、列方向における一側端に位置する端部画素行と、前記端部画素行に位置する複数の端部画素電極と、複数の第２ダミー金属酸化物層と、をさらに備え、
    前記複数の第２ダミー金属酸化物層と、前記複数の画素領域における前記酸化物半導体ＴＦＴの前記酸化物半導体層とは、同じ酸化物半導体膜から互いに離隔して形成されており、
    前記各第２ダミー金属酸化物層は、前記複数のソースバスラインのいずれかに電気的に接続され、かつ、前記複数の端部画素電極のいずれかに部分的に重なっている、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
12. 前記複数の画素領域は、前記基板の法線方向から見たときの前記画素電極と前記第２隣接画素領域の前記酸化物半導体層とが重なる部分の面積が互いに異なる２以上の画素領域を含む、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
13. 行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、基板と、前記基板に支持された前記行方向に延びる複数のゲートバスラインおよび前記列方向に延びる複数のソースバスラインと、を備え、
    各画素領域は、互いに隣接する２つのゲートバスラインおよび互いに隣接する２つのソースバスラインによって規定され、
    前記各画素領域は、画素電極と、酸化物半導体層を活性層とする酸化物半導体ＴＦＴと、を有し、前記画素電極は、前記酸化物半導体ＴＦＴを介して、前記隣接する２つのソースバスラインの一方に電気的に接続され、
    前記複数のソースバスラインは、互いに隣接する第１ソースバスラインおよび第２ソースバスラインを含み、前記第１ソースバスラインおよび前記第２ソースバスラインの間には、前記画素電極が前記第１ソースバスラインに電気的に接続された２つの画素領域からなる画素セットと、前記画素電極が前記第２ソースバスラインに電気的に接続された２つの画素領域からなる画素セットとが、交互に配列されており、
    前記各画素領域のβ値であるβ（Ａ－Ｂ）は、前記画素電極と前記一方のソースバスラインとの間に形成される自ソース寄生容量Ｃｓｄ（Ａ）と、前記画素電極と前記隣接する２つのソースバスラインの他方との間に形成される他ソース寄生容量Ｃｓｄ（Ｂ）と、画素容量Ｃｐｉとから、下記式（１）で求められ、
    β（Ａ－Ｂ）＝｛Ｃｓｄ（Ａ）－Ｃｓｄ（Ｂ）｝／Ｃｐｉ・・・（１）
    各画素セットにおける前記２つの画素領域のβ値をβ_１（Ａ－Ｂ）、β_２（Ａ－Ｂ）とすると、前記各画素セットは、
    β_１（Ａ－Ｂ）＞０
    β_２（Ａ－Ｂ）＜０
    ｜β_１（Ａ－Ｂ）＋β_２（Ａ－Ｂ）｜≦０．００１
    を満たすように設計されている、アクティブマトリクス基板。
14. 前記各画素セットは、前記２つの画素領域のβ値であるβ_１（Ａ－Ｂ）、β_２（Ａ－Ｂ）が、
    ｜β_１（Ａ－Ｂ）｜＞０．００１
    ｜β_２（Ａ－Ｂ）｜＞０．００１
    を満たすように設計されている、請求項１３に記載のアクティブマトリクス基板。
15. 前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１４のいずれか一項に記載のアクティブマトリクス基板。
16. 前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１５に記載のアクティブマトリクス基板。
17. 請求項１から１６のいずれかに記載のアクティブマトリクス基板と、
    前記アクティブマトリクス基板に対向するように配置された対向基板と、
    前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
    を備える液晶表示装置。
18. 前記隣接する２つのソースバスラインには互いに異なる極性のデータ信号が供給される、請求項１７に記載の液晶表示装置。

Images