JP2023032889A

JP2023032889A - Semiconductor device

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Publication number: JP2023032889A
Application number: JP2021139249A
Authority: JP
Inventors: 竜介根橋; Ryusuke Nehashi; 利司阪本; Toshitsugu Sakamoto; 信宮村; Makoto Miyamura; 旭白; Xu Bai; 一訓船橋; Kazunori Funabashi
Original assignee: Nanobridge Semiconductor Inc
Current assignee: Nanobridge Semiconductor Inc
Priority date: 2021-08-27
Filing date: 2021-08-27
Publication date: 2023-03-09

Abstract

To reduce latency in memory access to a non-volatile memory.SOLUTION: A semiconductor device 100 comprises a non-volatile memory 10, a first error correction circuit 20, a second error correction circuit 30, and a serial interface circuit 40. After first data D1 and first parity data P1 are inputted and first decoding time elapses, the first error correction circuit 20 outputs data of at least one bit or more of first decoded data DD1. After second data D2 and second parity data P2 are inputted and second decoding time longer than the first decoding time elapses, the second error correction circuit 30 outputs data of at least one bit or more of second decoded data DD2. Read request in page data unit from the outside is accepted; the first decoded data DD1 is first outputted from the serial interface circuit 40; and subsequently the second decoded data DD2 is outputted.SELECTED DRAWING: Figure 1

Description

この発明は、半導体装置に係り、特に、単体の不揮発性メモリやシステムオンチップ上の混載の不揮発性メモリといった半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device such as a single non-volatile memory or an embedded non-volatile memory on a system-on-chip.

誤り訂正符号を利用して、冗長ビットを付加してメモリへデータを書き込み、データの信頼性を向上する技術が知られている。誤り訂正符号として、１ビットの誤りを訂正し、２ビットの誤りを検出するＳＥＣＤＥＤ（ＳｉｎｇｌｅＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ，ＤｏｕｂｌｅＥｒｒｏｒＤｅｔｅｃｔｉｏｎ）が広く用いられている。 A technique is known that uses an error correction code to add redundant bits to write data in a memory to improve the reliability of the data. SECDED (Single Error Correction, Double Error Detection), which corrects a 1-bit error and detects a 2-bit error, is widely used as an error correction code.

特許文献１には、本体データと冗長データで構成されるワードデータを記憶し、当該ワードデータ単位で読み出し可能なメモリが開示されている。本体データは、複数の部分ワードに分割され、冗長データは、本体データ全体から生成された誤り訂正付加ビットであり、かつ、複数の部分ワードにそれぞれ対応する複数のパリティビットである。 Japanese Unexamined Patent Application Publication No. 2002-200013 discloses a memory that stores word data composed of main data and redundant data and that can be read in units of word data. The body data is divided into a plurality of partial words, and the redundant data are error correction additional bits generated from the entire body data and a plurality of parity bits respectively corresponding to the plurality of partial words.

特許文献１に開示されているメモリは、部分ワードにエラーがあるかをパリティビットにより検出し、アクセス要求された部分ワードにエラーがないと判定されたときには、該当する部分ワードを高速に出力することができる。１ビットエラーが稀である場合には、特許文献１のメモリの平均的なアクセス速度は、エラーがない場合の遅延によって支配的に規定されるため、全体としてのメモリアクセス性能を向上することができる。 The memory disclosed in Patent Document 1 detects whether or not there is an error in a partial word using a parity bit, and outputs the corresponding partial word at high speed when it is determined that there is no error in the partial word requested to be accessed. be able to. If 1-bit errors are rare, the average access speed of the memory of Patent Document 1 is predominantly defined by the delay in the absence of errors, so the overall memory access performance can be improved. can.

フラッシュメモリをはじめとする不揮発性メモリのいくつかは、より多くのエラーを救済できるＢＣＨ符号を利用している。このような不揮発性メモリは、符号長を大きくすることにより、冗長ビットのオーバーヘッドを減少しつつ、多くのエラーを救済することができる。 Some non-volatile memories, such as flash memory, utilize BCH codes that can recover more errors. Such a nonvolatile memory can relieve many errors while reducing the overhead of redundant bits by increasing the code length.

また、ＢＣＨ符号でのアクセス時間には、読み出しのアクセス時間と、書き込みのアクセス時間がある。読み出しのアクセス時間は、メモリアレイからのデータの読み出しと、ＢＣＨデコード回路のデコード時間から主に構成される。書き込みのアクセス時間は、リード・モディファイ・ライトの場合、メモリアレイからのデータの読み出しと、ＢＣＨデコード回路のデコード時間と、ＢＣＨエンコード回路のエンコード時間から主に構成される。デコード時間が長いため、下記はデコード時間について述べる。 The access time in the BCH code includes read access time and write access time. The read access time mainly consists of reading data from the memory array and decoding time of the BCH decoding circuit. In the case of read-modify-write, the write access time mainly consists of reading data from the memory array, decoding time of the BCH decoding circuit, and encoding time of the BCH encoding circuit. Since the decoding time is long, the decoding time is discussed below.

ＢＣＨ符号のデコード時間は、回路構成によって異なる。ビットシリアルな演算を行う回路は、演算時間はかかるが、回路面積はコンパクトになる。ビットパラレルな演算を行う回路は、ビットシリアルな演算を行う回路に比べ、演算時間は短縮されるが、回路面積は大きくなる。ここではコンパクトなビットシリアルな演算を行う回路を想定する。 The decoding time of the BCH code differs depending on the circuit configuration. A circuit that performs bit-serial operations requires a long operation time, but the circuit area is compact. A circuit that performs bit-parallel operations has a shorter operation time but a larger circuit area than a circuit that performs bit-serial operations. A circuit that performs compact bit-serial operations is assumed here.

ＢＣＨのデコード方法の一つとして、シンドロームの生成、ＢＭＡアルゴリズム、及びチェン検索の３つのステップが知られている。ＢＭＡアルゴリズムのサイクル数は、シンドロームの生成とチェン検索のビットシリアル演算に比べ、それほど大きくないため、シンドロームの生成とチェン検索について述べる。 As one of BCH decoding methods, three steps of syndrome generation, BMA algorithm, and Chien search are known. Since the number of cycles of the BMA algorithm is not so large compared to the bit-serial operations of syndrome generation and Chien search, the syndrome generation and Chien search will be described.

シンドロームの生成は、符号長ｎとした場合、例えば、線形帰還シフトレジスタをｎ回シフトすることで計算できる。したがって、符号長が長いほど演算時間が長くなる。 Syndrome generation can be calculated, for example, by shifting a linear feedback shift register n times, where n is the code length. Therefore, the longer the code length, the longer the computation time.

チェン検索は、符号長ｎとした場合、誤り位置多項式にガロア体の元を逐次代入して、エラーの有無をｎ回評価する。したがって、符号長が長いほど演算時間が長くなる。 In the Chien search, when the code length is n, the elements of the Galois field are successively substituted into the error locator polynomial, and the presence or absence of errors is evaluated n times. Therefore, the longer the code length, the longer the computation time.

特許第６６００１４６号公報Japanese Patent No. 6600146

特許文献１のメモリは、エラーの発生率が高いメモリに適用した場合、平均的なメモリアクセス性能が悪化する懸念がある。 When the memory of Patent Document 1 is applied to a memory with a high error rate, there is a concern that the average memory access performance will deteriorate.

フラッシュメモリをはじめとする不揮発性メモリが利用するＢＣＨ符号は、より多くのエラーを救済できるものの、上述したように符号長が大きいほどアクセス時間は大きくなる課題があった。 The BCH code used by non-volatile memories such as flash memory can relieve more errors, but has the problem that the longer the code length, the longer the access time, as described above.

本発明は、上記の課題を解決するためになされたもので、不揮発性メモリへのメモリアクセスのレイテンシを短縮できる半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of reducing memory access latency to a nonvolatile memory.

上記の目的を達成するために本発明に係る半導体装置は、不揮発性メモリと、第１エラー訂正回路と、第２エラー訂正回路と、シリアルインターフェース回路とを備え、前記不揮発性メモリは、第１データと、第１パリティデータと、第２データと、第２パリティデータとから構成されるページデータを記憶し、前記第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータの少なくとも１ビット以上のデータを出力し、前記第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、前記第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータの少なくとも１ビット以上のデータを出力し、外部からのページデータ単位での読み出し要求を受け付け、前記第１デコードデータを先に前記シリアルインターフェース回路から出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力する。 In order to achieve the above object, a semiconductor device according to the present invention comprises a nonvolatile memory, a first error correction circuit, a second error correction circuit, and a serial interface circuit, wherein the nonvolatile memory comprises a first page data composed of data, first parity data, second data, and second parity data is stored, and the first error correction circuit stores the first data and the first parity data; After the first decoding time has passed since the input, based on the first error correction code, at least one bit or more of the first decoded data is output, and the second error correction circuit outputs the second data and the After a second decoding time longer than the first decoding time elapses after the second parity data is input, data of at least one bit or more of the second decoded data is output based on the second error correction code, and is externally supplied. , the first decoded data is first output from the serial interface circuit, and the second decoded data is output from the serial interface circuit following the first decoded data.

本発明に係る半導体装置によれば、外部からのページデータ単位での読み出し要求を受け付けると、第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータの少なくとも１ビット以上のデータを出力する。第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータの少なくとも１ビット以上のデータを出力する。そして、前記第１デコードデータを先に前記シリアルインターフェース回路から出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力する。 According to the semiconductor device of the present invention, when receiving an external read request in units of page data, the first error correction circuit receives the first data and the first parity data, and then performs the first read request. After one decoding time elapses, data of at least one bit of the first decoded data is output based on the first error correction code. A second error correction circuit generates second decoded data based on a second error correction code after a second decoding time longer than a first decoding time has elapsed after the second data and the second parity data are input. output at least one bit of data. The first decoded data is first output from the serial interface circuit, and the second decoded data is output from the serial interface circuit following the first decoded data.

このように、第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１デコードデータの少なくとも１ビット以上のデータを出力し、第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２デコードデータの少なくとも１ビット以上のデータを出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力する。これにより、不揮発性メモリへのメモリアクセスのレイテンシを短縮できる。 Thus, the first error correction circuit outputs data of at least one bit of the first decoded data after the first decoding time has elapsed after the first data and the first parity data are input. , the second error correction circuit corrects at least one bit of the second decoded data after a second decode time longer than the first decode time has elapsed since the second data and the second parity data were input. , and the second decoded data is output from the serial interface circuit following the first decoded data. This can shorten the latency of memory access to the nonvolatile memory.

本発明の前記第１データはＮｄａｔａ１ビットから構成され、前記第２データはＮｄａｔａ２ビットから構成され、Ｎｄａｔａ１は、Ｎｄａｔａ２に比べて小さいようにすることができる。 According to the present invention, the first data may consist of Ndata1 bits, the second data may consist of Ndata2 bits, and Ndata1 may be smaller than Ndata2.

本発明の前記第１パリティデータはＮｐａｒｉｔｙ１ビットから構成され、前記第２パリティデータはＮｐａｒｉｔｙ２ビットから構成され、前記第１エラー訂正回路は（Ｎｅ１－１）ビット（Ｎｅ１は２以上の整数である。）のエラー訂正が可能であり、前記第２エラー訂正回路は（Ｎｅ２－１）ビット（Ｎｅ２は２以上の整数である。）のエラー訂正が可能であり、前記不揮発性メモリの書換劣化がないと仮定したときの前記不揮発性メモリのビットエラーレートがＰｂであり、前記第１デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ１に比べ、前記第２デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ２は小さいか、もしくは、前記近似値Ｐｗ１と前記近似値Ｐｗ２とが対応しているようにすることができる。ただし、
Ｐｗ１＝Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１，Ｎｅ１）＊Ｐｂ^Ｎｅ１
Ｐｗ２＝Ｃ（Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２，Ｎｅ２）＊Ｐｂ^Ｎｅ２
であり、Ｃ（ｍ，ｎ）は、ｍ個のうちｎ個を選択したときの組み合わせの数を表す。 According to the present invention, the first parity data consists of Nparity 1 bits, the second parity data consists of Nparity 2 bits, and the first error correction circuit consists of (Ne1-1) bits (Ne1 is an integer equal to or greater than 2). ) error correction is possible, the second error correction circuit is capable of error correction of (Ne2 − 1) bits (Ne2 is an integer of 2 or more), and there is no rewriting deterioration of the nonvolatile memory. The bit error rate of the nonvolatile memory is Pb, and the probability of failure in error correction of the second decoded data is lower than the approximate value Pw1 of the probability of failure in error correction of the first decoded data. The approximation value Pw2 may be small, or the approximation value Pw1 and the approximation value Pw2 may correspond. however,
Pw1=C(Ndata1+Nparity1, Ne1)* ^PbNe1
Pw2=C(Ndata2+Nparity2, Ne2)* ^PbNe2
and C(m, n) represents the number of combinations when n out of m is selected.

本発明に係る半導体装置は、第１パリティ生成回路と、第２パリティ生成回路とを更に備え、外部からの書き込みアクセス要求を受け付け、前記第１パリティ生成回路は、書き込みデータの一部が前記第１データとして入力されてから、第１エンコード時間経過後に、前記第１エラー訂正コードに基づき、前記第１パリティデータの少なくとも１ビット以上のデータを出力し、前記第２パリティ生成回路は、書き込みデータの残りが前記第２データとして入力されてから、前記第１エンコード時間より長い第２エンコード時間経過後に、前記第２エラー訂正コードに基づき、前記第２パリティデータの少なくとも１ビット以上のデータを出力し、前記第１データと、前記第１パリティデータと、前記第２データと、前記第２パリティデータとを前記書き込みアクセス要求があったアドレスに書き込むようにすることができる。 The semiconductor device according to the present invention further includes a first parity generation circuit and a second parity generation circuit, and receives a write access request from the outside. After a first encoding time has passed after the input as one data, the second parity generation circuit outputs data of at least one bit of the first parity data based on the first error correction code, and the second parity generation circuit outputs write data. After a second encoding time longer than the first encoding time has elapsed after the remainder of the parity data is input as the second data, at least one bit of the second parity data is output based on the second error correction code. Then, the first data, the first parity data, the second data, and the second parity data can be written to the address at which the write access request is made.

以上説明したように、本発明の半導体装置によれば、不揮発性メモリへのメモリアクセスのレイテンシを短縮できる、という効果が得られる。 As described above, according to the semiconductor device of the present invention, it is possible to reduce the latency of memory access to the nonvolatile memory.

本発明の実施形態に係る半導体装置の読み出し関連部分の回路を示すブロック図である。3 is a block diagram showing a circuit related to reading of the semiconductor device according to the embodiment of the present invention; FIG. 本実施形態の半導体装置の読み出し動作を説明するための各信号の波形の模式図である。FIG. 4 is a schematic diagram of waveforms of signals for explaining the read operation of the semiconductor device of the present embodiment; ページデータのビット構成を示す図である。FIG. 4 is a diagram showing a bit configuration of page data; 本発明の実施形態の半導体装置の書き込み部分の回路を示すブロック図である。1 is a block diagram showing a circuit of a writing portion of a semiconductor device according to an embodiment of the present invention; FIG. 組織符号を利用した場合の運用時間に対するビットエラーレートの変化の一例を示すグラフである。7 is a graph showing an example of change in bit error rate with respect to operation time when systematic codes are used;

以下、図面を参照して、本発明の好適な実施の形態について説明する。 Preferred embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の実施形態の半導体装置１００の読み出し関連部分の回路を示すブロック図である。半導体装置１００は、不揮発性メモリ１０と、第１エラー訂正回路２０と、第２エラー訂正回路３０と、シリアルインターフェース回路４０とを備える。簡単のため、データ部分とパリティ部分が分かれた組織符号を用いた場合を例に説明する。 FIG. 1 is a block diagram showing circuits related to reading of a semiconductor device 100 according to an embodiment of the present invention. A semiconductor device 100 includes a nonvolatile memory 10 , a first error correction circuit 20 , a second error correction circuit 30 and a serial interface circuit 40 . For the sake of simplicity, the case of using a systematic code in which the data portion and the parity portion are separated will be described as an example.

不揮発性メモリ１０は、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とから構成されるページデータＤを記憶する。不揮発性メモリ１０は、図示を省略するが、メモリセルアレイ、読み出し関連回路（センスアンプ）、書き込み関連回路（書き込みドライバ）、及びワード線やビット線の選択回路を含む。 The nonvolatile memory 10 stores page data D composed of first data D1, first parity data P1, second data D2, and second parity data P2. Although not shown, the nonvolatile memory 10 includes a memory cell array, a read-related circuit (sense amplifier), a write-related circuit (write driver), and a selection circuit for word lines and bit lines.

半導体装置１００は、外部からページデータ単位での読み出し要求を受け付け、読み出し要求に含まれるページアドレスＡに対応したページデータＤを不揮発性メモリ１０から読み出し、ページデータＤの第１データＤ１と、第１パリティデータＰ１とを第１エラー訂正回路２０に出力し、ページデータＤの第２データＤ２と、第２パリティデータＰ２とを第２エラー訂正回路３０に出力する。 The semiconductor device 100 accepts a read request in units of page data from the outside, reads out the page data D corresponding to the page address A included in the read request from the nonvolatile memory 10, and reads the first data D1 of the page data D and the second data D1. 1 parity data P 1 is output to the first error correction circuit 20 , and the second data D 2 of the page data D and the second parity data P 2 are output to the second error correction circuit 30 .

第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１が入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータＤＤ１の少なくとも１ビット以上のデータを出力する。 After the lapse of the first decoding time after the first data D1 and the first parity data P1 are input, the first error correction circuit 20 corrects at least one bit or more of the first decoded data DD1 based on the first error correction code. data.

第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２が入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータＤＤ２の少なくとも１ビット以上のデータを出力する。 After a second decoding time longer than the first decoding time elapses after the second data D2 and the second parity data P2 are input, the second error correction circuit 30 decodes the second decoded data based on the second error correction code. At least 1-bit data of DD2 is output.

シリアルインターフェース回路４０は、第１デコードデータＤＤ１及び第２デコードデータＤＤ２を順に出力し、出力データＱとする。簡単のため、１クロックに１ビットのデータを出力するシリアルインターフェース回路を用いて説明する。尚、シリアルインターフェースとして、１クロックに複数ビットのデータを出力するシリアルインターフェース回路を用いてもよい。 The serial interface circuit 40 sequentially outputs the first decoded data DD1 and the second decoded data DD2 as output data Q. FIG. For simplicity, a description will be given using a serial interface circuit that outputs 1-bit data per clock. As the serial interface, a serial interface circuit that outputs data of a plurality of bits per clock may be used.

第１エラー訂正コードは（Ｎｅ１－１）ビット（Ｎｅ１は２以上の整数である。）のエラー訂正が可能である。第１エラー訂正コードとして、ハミング符号、リードソロモン符号、ＢＣＨ符号、ＬＤＰＣ、ゴレイ符号等を用いてもよい。第１エラー訂正コードは、組み合わせ回路とフリップフロップから構成されてもよい。特に、組み合わせ回路のみから構成される場合、第１デコード時間は組み合わせ回路の遅延時間で決定され、高速にデコードできるため、好適である。 The first error correction code can correct errors of (Ne1-1) bits (Ne1 is an integer equal to or greater than 2). Hamming code, Reed-Solomon code, BCH code, LDPC, Golay code, etc. may be used as the first error correction code. The first error correction code may consist of combinational circuits and flip-flops. In particular, when it is composed only of combinational circuits, the first decoding time is determined by the delay time of the combinational circuit, and high-speed decoding is possible, which is suitable.

第２エラー訂正コードは（Ｎｅ２－１）ビット（Ｎｅ２は２以上の整数である。）のエラー訂正が可能である。第２エラー訂正コードとして、ハミング符号、リードソロモン符号、ＢＣＨ符号、ＬＤＰＣ、ゴレイ符号等を用いてもよい。第２エラー訂正コードは、組み合わせ回路とフリップフロップから構成されてもよい。特に、第２デコード時間の制約は第１デコード時間に比べ緩和できるため、回路面積を小さくしやすい。従って、第２エラー訂正コードは、組み合わせ回路とフリップフロップを用いた構成が好適である。 The second error correction code can correct errors of (Ne2-1) bits (Ne2 is an integer equal to or greater than 2). Hamming code, Reed-Solomon code, BCH code, LDPC, Golay code, etc. may be used as the second error correction code. The second error correction code may consist of combinational circuits and flip-flops. In particular, since the constraint on the second decoding time can be relaxed compared to the first decoding time, it is easy to reduce the circuit area. Therefore, the second error correction code is preferably configured using a combinational circuit and flip-flops.

図２は、本実施形態の半導体装置１００の読み出し動作を説明するための各信号の波形の模式図である。簡単のため、下記の場合を例示している。デコードデータＤＤ１は２ビットの場合を例示している。また、不揮発性メモリ１０からページデータＤ全体が一度に読み出される場合を例示している。また、第１デコードデータＤＤ１のシリアル出力が終了する前に、第２デコード時間が完了する場合を例示している。また、出力データＱの形式がＬＳＢ（ｌｅａｓｔｓｉｇｎｉｆｉｃａｎｔｂｉｔ）を先に出力する場合を例示しており、かつ、ページデータＤ内でデコードデータＤＤ１がデコードデータＤＤ２よりＬＳＢ側に配置している場合を例示している。 FIG. 2 is a schematic diagram of waveforms of signals for explaining the read operation of the semiconductor device 100 of this embodiment. For simplification, the following cases are illustrated. Decode data DD1 is exemplified in the case of 2 bits. Also, a case where the entire page data D is read from the nonvolatile memory 10 at once is illustrated. Also, a case is illustrated in which the second decoding time is completed before the serial output of the first decoded data DD1 is completed. Also, the case where the format of the output data Q outputs the LSB (least significant bit) first, and the case where the decode data DD1 is arranged on the LSB side of the decode data DD2 in the page data D is shown. exemplified.

時刻Ｔ０に、外部からのアクセス要求を受けて、ページアドレスＡをラッチし、不揮発性メモリ１０の読み出しを開始する。時刻Ｔ１に、ページデータＤが読み出され、第１エラー訂正回路２０に、第１データＤ１及び第１パリティデータＰ１が入力され、第２エラー訂正回路３０に、第２データＤ２及び第２パリティデータＰ２が入力されることが完了する。そして、第１エラー訂正回路２０は、デコードを開始し、かつ、第２エラー訂正回路３０は、デコードを開始する。 At time T0, an access request from the outside is received, the page address A is latched, and reading of the nonvolatile memory 10 is started. At time T1, the page data D is read, the first data D1 and the first parity data P1 are input to the first error correction circuit 20, and the second data D2 and the second parity data are input to the second error correction circuit 30. Input of data P2 is completed. Then, the first error correction circuit 20 starts decoding, and the second error correction circuit 30 starts decoding.

時刻Ｔ２に、第１デコードデータＤＤ１の出力が開始される。時刻Ｔ３に、第１デコードデータＤＤ１のシリアル出力が開始される。時刻Ｔ４に、第２デコードデータＤＤ２の出力が開始される。そして、時刻Ｔ５に、第２デコードデータＤＤ２のシリアル出力が開始される。 At time T2, the output of the first decoded data DD1 is started. At time T3, serial output of the first decoded data DD1 is started. At time T4, the output of the second decoded data DD2 is started. Then, at time T5, serial output of the second decoded data DD2 is started.

このように、第２デコード時間に比べ、第１デコード時間は短いため、第１デコードデータＤＤ１を先にシリアルインターフェース回路４０から出力し、第２デコードデータＤＤ２を続いてシリアルインターフェース回路４０から出力する。これにより、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮できる。 As described above, since the first decoding time is shorter than the second decoding time, the first decoded data DD1 is first output from the serial interface circuit 40, and the second decoded data DD2 is subsequently output from the serial interface circuit 40. . Thereby, the latency of memory access to the nonvolatile memory 10 can be shortened.

図３はページデータＤのビット構成を示す図である。ページデータＤは、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とから構成される。出力データＱの形式がＬＳＢを先に出力する場合を例示しており、かつ、ページデータＤ内で第１データＤ１が第２データＤ２よりＬＳＢ側に配置されている場合を例示している。 FIG. 3 is a diagram showing the bit configuration of page data D. As shown in FIG. The page data D is composed of first data D1, first parity data P1, second data D2, and second parity data P2. A case where the format of the output data Q outputs the LSB first, and the case where the first data D1 is arranged on the LSB side of the second data D2 in the page data D is illustrated.

第１データＤ１はＮｄａｔａ１ビットから構成される。第２データＤ２はＮｄａｔａ２ビットから構成される。第１パリティデータＰ１はＮｐａｒｉｔｙ１ビットから構成される。第２パリティデータＰ２はＮｐａｒｉｔｙ２ビットから構成される。 The first data D1 consists of Ndata1 bits. The second data D2 consists of Ndata2 bits. The first parity data P1 is composed of Nparity1 bits. The second parity data P2 is composed of Nparity2 bits.

本実施形態において、第１データＤ１のビット数Ｎｄａｔａ１は、第２データＤ２のビット数Ｎｄａｔａ２に比べ、小さい。第１データＤ１と第２データＤ２では、同じ符号を用いてもよいし、異なる符号を用いてもよい。 In this embodiment, the number of bits Ndata1 of the first data D1 is smaller than the number of bits Ndata2 of the second data D2. The same code or different codes may be used for the first data D1 and the second data D2.

ここで、エラー訂正回路のデコード時間は、符号長が小さいほど短くなる傾向にあるため、第１エラー訂正回路２０の第１デコード時間を短く設定できる。 Here, since the decoding time of the error correction circuit tends to be shorter as the code length is shorter, the first decoding time of the first error correction circuit 20 can be set shorter.

また、符号長が大きいほど、パリティビット数を低減しやすい傾向にあるため、第２パリティデータＰ２のビット数Ｎｐａｒｉｔｙ２を低減できる。 Also, since the number of parity bits tends to be reduced as the code length increases, the number of bits Nparity2 of the second parity data P2 can be reduced.

また、第１データＤ１に対する第１パリティデータＰ１のビット数Ｎｐａｒｉｔｙ１の比率は大きいものの、第１データＤ１のＮｄａｔａ１がページデータＤ全体のビット数に占める割合が小さいため、第１パリティデータＰ１のオーバーヘッドも緩和できる。 Although the ratio of the number of bits Nparity1 of the first parity data P1 to the first data D1 is large, the ratio of the number of bits of the first parity data D1 Ndata1 to the number of bits of the entire page data D is small. can also be alleviated.

このように、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮しつつ、パリティビットのオーバーヘッドを低減できる。 Thus, parity bit overhead can be reduced while reducing memory access latency to the nonvolatile memory 10 .

第１エラー訂正回路２０は、（Ｎｅ１－１）ビットエラー訂正可能であり、第２エラー訂正回路３０は（Ｎｅ２－１）ビットエラー訂正可能である。 The first error correction circuit 20 is capable of correcting (Ne1-1) bit errors, and the second error correction circuit 30 is capable of correcting (Ne2-1) bit errors.

不揮発性メモリ１０のビットエラーレートは、書き換えにより増加する傾向にある。書換劣化のほぼない状態でのビットエラーレートをＰｂとすると、第１デコードデータＤＤ１のエラー訂正にフェイルする確率の近似値Ｐｗ１は、Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１，Ｎｅ１）＊Ｐｂ^Ｎｅ１となる。ここで、Ｃ（ｎ，ｋ）はｎ個の要素からｋ個の要素を重複なく選択する組み合わせの数である。また、第２デコードデータＤＤ２のエラー訂正にフェイルする確率の近似値Ｐｗ２は、Ｃ（Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２，Ｎｅ２）＊Ｐｂ^Ｎｅ２となる。ページデータＤにフェイルする確率の近似値はＰｗ１＋Ｐｗ２となる。Ｐｗ１とＰｗ２のどちらか一方の値が十分大きいとページデータＤのフェイル率は大きいほうのフェイル率で律速されてしまうため、Ｐｗ１とＰｗ２はほぼ同等であることが望ましい。さらに、第２エラー訂正回路３０は、レイテンシの制約は緩く、符号長を大きくとることができるため、Ｐｗ２を低減できる。そのため、Ｐｗ２はＰｗ１に比べ、ほぼ同等か、小さいことが好適である。 The bit error rate of the nonvolatile memory 10 tends to increase due to rewriting. Assuming that the bit error rate in a state where there is almost no rewrite deterioration is Pb, the approximate value Pw1 of the probability of failure in error correction of the first decoded data DD1 is C(Ndata1+Nparity1, Ne1)* ^PbNe1 . Here, C(n, k) is the number of combinations for selecting k elements from n elements without duplication. Also, the approximate value Pw2 of the probability of failure in error correction of the second decoded data DD2 is C(Ndata2+Nparity2, Ne2)* ^PbNe2 . The approximate value of the probability of failing page data D is Pw1+Pw2. If the value of either Pw1 or Pw2 is sufficiently large, the fail rate of page data D will be rate-determined by the fail rate of the larger one. Furthermore, since the second error correction circuit 30 has less latency restrictions and a longer code length, Pw2 can be reduced. Therefore, it is preferable that Pw2 is substantially equal to or smaller than Pw1.

なお、Ｎｄａｔａ１、Ｎｄａｔａ２、Ｎｐａｒｉｔｙ１、Ｎｐａｒｉｔｙ２、Ｎｅ１、Ｎｅ２、Ｐｂは、全て設計段階で決定される。また、Ｐｂについては、メモリ素子の製造工程における不良の発生率や、メモリ素子の書き換えの実験結果を基にしたビットエラーレートの予測値が、設計段階で決定される。 Ndata1, Ndata2, Nparity1, Nparity2, Ne1, Ne2, and Pb are all determined at the design stage. As for Pb, the rate of occurrence of defects in the manufacturing process of memory elements and the predicted value of the bit error rate based on experimental results of rewriting of memory elements are determined at the design stage.

このように、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮しつつ、パリティビットのオーバーヘッドを低減し、かつ、データの信頼性を向上できる。 In this way, while shortening the latency of memory access to the nonvolatile memory 10, parity bit overhead can be reduced and data reliability can be improved.

図４は、本発明の実施形態の半導体装置１００の書き込み部分の回路を示すブロック図である。半導体装置１００は、さらに、第１パリティ生成回路５０と、第２パリティ生成回路６０とを備える。簡単のため、組織符号の場合を例に説明する。 FIG. 4 is a block diagram showing the circuitry of the write portion of the semiconductor device 100 according to the embodiment of the present invention. Semiconductor device 100 further includes a first parity generation circuit 50 and a second parity generation circuit 60 . For simplicity, the case of systematic code will be explained as an example.

半導体装置１００は、第１データＤ１と第２データＤ２から構成される入力データをページアドレスＡに書き込むための、外部からのページデータ単位の書き込みアクセスを受け付ける。 The semiconductor device 100 accepts a page data unit write access from the outside for writing input data composed of the first data D1 and the second data D2 to the page address A. FIG.

第１パリティ生成回路５０は、入力データの一部が第１データＤ１として入力されてから、第１エンコード時間経過後に、第１エラー訂正コードに基づき、第１パリティデータＰ１の少なくとも１ビット以上のデータを出力する。 The first parity generation circuit 50 converts at least one bit of the first parity data P1 based on the first error correction code after the first encoding time has elapsed after part of the input data is input as the first data D1. Output data.

第２パリティ生成回路６０は、入力データの残りが第２データＤ２として入力されてから、第１エンコード時間より長い第２エンコード時間経過後に、第２エラー訂正コードに基づき、第２パリティデータＰ２の少なくとも１ビット以上のデータを出力する。 The second parity generation circuit 60 generates the second parity data P2 based on the second error correction code after the second encoding time longer than the first encoding time has elapsed after the rest of the input data is input as the second data D2. At least 1-bit data is output.

そして、半導体装置１００は、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とを、書き込みアクセスの要求のあったページアドレスＡに書き込む。 Then, the semiconductor device 100 writes the first data D1, the first parity data P1, the second data D2, and the second parity data P2 to the page address A requested for write access.

第１エンコード時間は、第２エンコード時間に比べて短く設定する。その場合、第１データＤ１と第１パリティデータＰ１を先に不揮発性メモリ１０へ書き込み、その後、第２データＤ２と第２パリティデータＰ２を、不揮発性メモリ１０へ書き込む。 The first encoding time is set shorter than the second encoding time. In that case, the first data D1 and the first parity data P1 are first written to the nonvolatile memory 10, and then the second data D2 and the second parity data P2 are written to the nonvolatile memory 10. FIG.

このように、不揮発性メモリ１０への書き込みアクセスのレイテンシを短縮できる。 In this way, the latency of write access to the nonvolatile memory 10 can be shortened.

図５は、組織符号を利用した場合の運用時間に対するビットエラーレートの変化の一例を示すグラフである。ページデータＤ内の一部のワードの書き込みがランダムに発生した場合を仮定している。簡単のため、第１データＤ１のビット数Ｎｄａｔａ１と、第１パリティデータＰ１のビット数Ｎｐａｒｉｔｙ１と、第２パリティデータＰ２のビット数Ｎｐａｒｉｔｙ２は、ワードのビット数Ｎｗｏｒｄと同じであり、第２データＤ２のビット数Ｎｄａｔａ２がＮｗｏｒｄに比べ大きいとした。第２データＤ２の書き込みのたびに第２パリティデータＰ２を更新する必要があるため、第２パリティデータＰ２の書き換え回数は多い傾向にある。そのため、図５に示すように、運用時間に対し、第２パリティデータＰ２部分の不揮発性メモリ１０は早くに劣化し、ビットエラーレートが悪化する。 FIG. 5 is a graph showing an example of change in bit error rate with respect to operation time when systematic codes are used. It is assumed that some words in page data D are randomly written. For simplicity, the number of bits Ndata1 of the first data D1, the number of bits Nparity1 of the first parity data P1, and the number of bits Nparity2 of the second parity data P2 are the same as the number of bits Nword of the second data D2. is larger than Nword. Since it is necessary to update the second parity data P2 each time the second data D2 is written, the number of rewrites of the second parity data P2 tends to be large. Therefore, as shown in FIG. 5, the non-volatile memory 10 of the second parity data P2 part deteriorates quickly with respect to the operation time, and the bit error rate deteriorates.

なお、第２データＤ２のビットエラーレートが悪化しない。これは、第２データＤ２のビット数が大きく、レートとして悪化しないからである。アドレス全体に一様にアクセスした場合を想定し、例えば、Ｎｄａｔａ１＝Ｎｐａｒｉｔｙ１＝Ｎｐａｒｉｔｙ２＝３２、Ｎｄａｔａ２＝３２０とした場合、３２ｂｉｔ毎のアクセスが本ページデータに１００回あったとすると、第１データＤ１は約９回（＝１００＊３２／（３２＋３２０））更新があり、第２データＤ２全体は約９１回（＝１００＊３２０／（３２＋３２０））更新があることになる。第２データＤ２の各３２ビットは約９回（＝９１＊３２／３２０）更新があることになる。一方、第２パリティデータＰ２は約９１回更新がある。 Note that the bit error rate of the second data D2 does not deteriorate. This is because the number of bits of the second data D2 is large and the rate does not deteriorate. Assuming that the entire address is uniformly accessed, for example, when Ndata1 = Nparity1 = Nparity2 = 32 and Ndata2 = 320, assuming that this page data is accessed 100 times in units of 32 bits, the first data D1 is There are about 9 updates (=100*32/(32+320)), and the entire second data D2 has about 91 updates (=100*320/(32+320)). Each 32 bits of the second data D2 is updated about 9 times (=91*32/320). On the other hand, the second parity data P2 is updated about 91 times.

劣化を見越して、第２デコードデータＤＤ２のエラー訂正にフェイルする確率の近似値Ｐｗ２を低く設定するとよい。第２エラー訂正回路３０は、レイテンシの制約は緩く、符号長を大きくとることができるため、Ｐｗ２を低減できる。 In anticipation of deterioration, the approximate value Pw2 of the probability of failure in error correction of the second decoded data DD2 should be set low. The second error correction circuit 30 has less latency restrictions and can have a longer code length, so that Pw2 can be reduced.

例えば、ｔ個の誤りを訂正できる（ｎ，ｋ）ＢＣＨ符号のパラメタｔ，ｎ，ｋを選択することにより、近似値Ｐｗ２を設定する。ｎは符号長、ｋは情報ビット長、ｎ－ｋがパリティビット長である。情報ビット長の一部をデータビットとして利用するので、Ｎｄａｔａ２≦ｋの関係がある。パリティビットはＮｐａｒｉｔｙ２＝ｎ－ｋの関係がある。従って、誤り訂正数ｔや、符号長ｎを大きくすると、Ｐｗ２を低く設定できる。 For example, the approximation Pw2 is set by choosing the parameters t,n,k of an (n,k) BCH code that can correct t errors. n is the code length, k is the information bit length, and nk is the parity bit length. Since part of the information bit length is used as data bits, there is a relationship of Ndata2≤k. The parity bits have a relationship of Nparity2=nk. Therefore, Pw2 can be set low by increasing the number of error corrections t and the code length n.

ここで、データの信頼性を一定に保ったまま、符号長ｎを大きくすると、パリティビットのオーバーヘッドを低減できる傾向にある。また、パリティビットのオーバーヘッドを一定に保ったまま、符号長ｎを大きくすると、データの信頼性を向上できる傾向にある。
したがって、符号長ｎを大きくすることが望ましいが、副作用として、メモリアクセスのレイテンシが増大する。そこで、デコード時間が短い第１エラー訂正回路２０を利用することで、大きい符号長ｎの第２エラー訂正回路３０を利用しても、第２エラー訂正回路３０の長いデコード時間を隠ぺいすることができる。 Here, there is a tendency that the parity bit overhead can be reduced by increasing the code length n while keeping the data reliability constant. Further, increasing the code length n while keeping the parity bit overhead constant tends to improve the reliability of the data.
Therefore, it is desirable to increase the code length n, but as a side effect, the latency of memory access increases. Therefore, by using the first error correction circuit 20 with a short decoding time, it is possible to hide the long decoding time of the second error correction circuit 30 even if the second error correction circuit 30 with a large code length n is used. can.

以上説明したように、本実施形態に係る半導体装置１００によれば、第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１とが入力されてから、第１デコード時間経過後に、第１デコードデータＤＤ１の少なくとも１ビット以上のデータを出力し、第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２とが入力されてから、第１デコード時間より長い第２デコード時間経過後に、第２デコードデータＤＤ２の少なくとも１ビット以上のデータを出力し、第１デコードデータＤＤ１に続いて第２デコードデータＤＤ２をシリアルインターフェース回路４０から出力する。これにより、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮できる。 As described above, according to the semiconductor device 100 according to the present embodiment, the first error correction circuit 20, after the first data D1 and the first parity data P1 are input, after the first decoding time elapses, , outputs data of at least one bit of the first decoded data DD1, and the second error correction circuit 30 waits longer than the first decoding time after the second data D2 and the second parity data P2 are input. After two decoding times have elapsed, data of at least one bit of the second decoded data DD2 is output, and the second decoded data DD2 is output from the serial interface circuit 40 following the first decoded data DD1. Thereby, the latency of memory access to the nonvolatile memory 10 can be shortened.

また、第１パリティ生成回路５０は、書き込みデータの一部が第１データＤ１として入力されてから、第１エンコード時間経過後に、第１パリティデータＰ１の少なくとも１ビット以上のデータを出力し、第２パリティ生成回路６０は、書き込みデータの残りが第２データＤ２として入力されてから、第１エンコード時間より長い第２エンコード時間経過後に、第２パリティデータＰ２の少なくとも１ビット以上のデータを出力し、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２とを書き込みアクセス要求があったアドレスに書き込む。これにより、不揮発性メモリ１０へのメモリアクセスのレイテンシを短縮できる。 Further, the first parity generation circuit 50 outputs data of at least 1 bit or more of the first parity data P1 after the lapse of the first encoding time after part of the write data is input as the first data D1, and outputs the first parity data P1. The 2-parity generation circuit 60 outputs data of at least one bit of the second parity data P2 after the second encoding time longer than the first encoding time has elapsed after the rest of the write data is input as the second data D2. , the first data D1, the first parity data P1, the second data D2, and the second parity data P2 are written to the address requested for write access. Thereby, the latency of memory access to the nonvolatile memory 10 can be shortened.

なお、ページデータの一部のワード単位で書き込みアクセスを受け付けるように変更してもよい。その場合、回路内部でリード・モディファイ・ライト動作を実施すればよい。具体的には、該当ページデータを読み出し、エラー訂正回路でデコードデータを取得し、変更部分のデータを更新し、パリティ生成回路でパリティデータを生成し、不揮発性メモリへ書き込むようにすればよい。 It should be noted that a change may be made so that write access is accepted in units of some words of page data. In that case, the read-modify-write operation should be performed inside the circuit. Specifically, the page data is read, the error correction circuit acquires the decoded data, the changed data is updated, the parity generation circuit generates the parity data, and the parity data is written to the non-volatile memory.

例えば、不揮発性メモリ１０から、第１データＤ１と、第１パリティデータＰ１と、第２データＤ２と、第２パリティデータＰ２が出力される。第１エラー訂正回路２０は、第１データＤ１と、第１パリティデータＰ１が入力されると、第１デコードデータＤＤ１を出力する。第２エラー訂正回路３０は、第２データＤ２と、第２パリティデータＰ２が入力されると、第２デコードデータＤＤ２を出力する。 For example, the nonvolatile memory 10 outputs first data D1, first parity data P1, second data D2, and second parity data P2. The first error correction circuit 20 outputs the first decode data DD1 when the first data D1 and the first parity data P1 are input. The second error correction circuit 30 outputs the second decoded data DD2 when the second data D2 and the second parity data P2 are input.

次に、第１デコードデータＤＤ１と第２デコードデータＤＤ２の内、一部のワードを所望の値に更新する。更新した第１デコードデータＤＤ１と第２デコードデータＤＤ２を、上記図４の第１データＤ１と第２データＤ２として利用する。第１パリティ生成回路５０は、第１データＤ１が入力されると、第１パリティデータＰ１を出力する。第２パリティ生成回路６０は、第２データＤ２が入力されると、第２パリティデータＰ２を出力する。不揮発性メモリ１０では、第１データＤ１と第１パリティデータＰ１と第２データＤ２と第２パリティデータＰ２が入力され、メモリセルへデータが書き込まれる。 Next, some words in the first decoded data DD1 and the second decoded data DD2 are updated to desired values. The updated first decoded data DD1 and second decoded data DD2 are used as the first data D1 and the second data D2 in FIG. The first parity generation circuit 50 outputs the first parity data P1 when the first data D1 is input. The second parity generation circuit 60 outputs the second parity data P2 when the second data D2 is input. In the nonvolatile memory 10, the first data D1, the first parity data P1, the second data D2, and the second parity data P2 are input, and the data are written in the memory cells.

１０不揮発性メモリ
２０第１エラー訂正回路
３０第２エラー訂正回路
４０シリアルインターフェース回路
５０第１パリティ生成回路
６０第２パリティ生成回路
１００半導体装置 10 non-volatile memory 20 first error correction circuit 30 second error correction circuit 40 serial interface circuit 50 first parity generation circuit 60 second parity generation circuit 100 semiconductor device

Claims

不揮発性メモリと、
第１エラー訂正回路と、
第２エラー訂正回路と、
シリアルインターフェース回路とを備え、
前記不揮発性メモリは、第１データと、第１パリティデータと、第２データと、第２パリティデータとから構成されるページデータを記憶し、
前記第１エラー訂正回路は、前記第１データと、前記第１パリティデータとが入力されてから、第１デコード時間経過後に、第１エラー訂正コードに基づき、第１デコードデータの少なくとも１ビット以上のデータを出力し、
前記第２エラー訂正回路は、前記第２データと、前記第２パリティデータとが入力されてから、前記第１デコード時間より長い第２デコード時間経過後に、第２エラー訂正コードに基づき、第２デコードデータの少なくとも１ビット以上のデータを出力し、
外部からのページデータ単位での読み出し要求を受け付け、前記第１デコードデータを先に前記シリアルインターフェース回路から出力し、前記第１デコードデータに続いて前記第２デコードデータを前記シリアルインターフェース回路から出力することを特徴とする半導体装置。 non-volatile memory;
a first error correction circuit;
a second error correction circuit;
and a serial interface circuit,
the nonvolatile memory stores page data composed of first data, first parity data, second data, and second parity data;
After the lapse of a first decoding time from when the first data and the first parity data are input, the first error correction circuit performs at least one bit or more of the first decoded data based on the first error correction code. outputs the data of
The second error correction circuit performs a second decoding based on a second error correction code after a second decoding time longer than the first decoding time has elapsed after the second data and the second parity data are input. outputting data of at least 1 bit or more of the decoded data;
receiving an external read request in units of page data, first outputting the first decoded data from the serial interface circuit, and then outputting the second decoded data from the serial interface circuit after the first decoded data. A semiconductor device characterized by:

請求項１に記載の半導体装置であって、
前記第１データはＮｄａｔａ１ビットから構成され、
前記第２データはＮｄａｔａ２ビットから構成され、
Ｎｄａｔａ１は、Ｎｄａｔａ２に比べて小さいことを特徴とする半導体装置。 The semiconductor device according to claim 1,
the first data consists of Ndata 1 bit,
the second data consists of Ndata2 bits,
A semiconductor device, wherein Ndata1 is smaller than Ndata2.

請求項２に記載の半導体装置であって、
前記第１パリティデータはＮｐａｒｉｔｙ１ビットから構成され、
前記第２パリティデータはＮｐａｒｉｔｙ２ビットから構成され、
前記第１エラー訂正回路は（Ｎｅ１－１）ビット（Ｎｅ１は２以上の整数である。）のエラー訂正が可能であり、
前記第２エラー訂正回路は（Ｎｅ２－１）ビット（Ｎｅ２は２以上の整数である。）のエラー訂正が可能であり、
前記不揮発性メモリの書換劣化がないと仮定したときの前記不揮発性メモリのビットエラーレートがＰｂであり、
前記第１デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ１に比べ、前記第２デコードデータのエラー訂正にフェイルする確率の近似値Ｐｗ２は小さいか、もしくは、前記近似値Ｐｗ１と前記近似値Ｐｗ２とが対応していることを特徴とする半導体装置。
ただし、
Ｐｗ１＝Ｃ（Ｎｄａｔａ１＋Ｎｐａｒｉｔｙ１，Ｎｅ１）＊Ｐｂ^Ｎｅ１
Ｐｗ２＝Ｃ（Ｎｄａｔａ２＋Ｎｐａｒｉｔｙ２，Ｎｅ２）＊Ｐｂ^Ｎｅ２
であり、Ｃ（ｍ，ｎ）は、ｍ個のうちｎ個を選択したときの組み合わせの数を表す。 The semiconductor device according to claim 2,
the first parity data is composed of Nparity 1 bits,
the second parity data is composed of Nparity2 bits,
The first error correction circuit is capable of error correction of (Ne1 - 1) bits (Ne1 is an integer of 2 or more),
The second error correction circuit is capable of error correction of (Ne2 - 1) bits (Ne2 is an integer of 2 or more),
Pb is a bit error rate of the nonvolatile memory when it is assumed that there is no rewrite deterioration of the nonvolatile memory;
The approximate value Pw2 of the probability of failure in error correction of the second decoded data is smaller than the approximate value Pw1 of the probability of failure in error correction of the first decoded data, or the approximate value Pw1 and the approximate value Pw2 A semiconductor device characterized by corresponding to
however,
Pw1=C(Ndata1+Nparity1, Ne1)* ^PbNe1
Pw2=C(Ndata2+Nparity2, Ne2)* ^PbNe2
and C(m, n) represents the number of combinations when n out of m is selected.

請求項３に記載の半導体装置であって、
第１パリティ生成回路と、
第２パリティ生成回路とを更に備え、
外部からの書き込みアクセス要求を受け付け、
前記第１パリティ生成回路は、書き込みデータの一部が前記第１データとして入力されてから、第１エンコード時間経過後に、前記第１エラー訂正コードに基づき、前記第１パリティデータの少なくとも１ビット以上のデータを出力し、
前記第２パリティ生成回路は、書き込みデータの残りが前記第２データとして入力されてから、前記第１エンコード時間より長い第２エンコード時間経過後に、前記第２エラー訂正コードに基づき、前記第２パリティデータの少なくとも１ビット以上のデータを出力し、
前記第１データと、前記第１パリティデータと、前記第２データと、前記第２パリティデータとを前記書き込みアクセス要求があったアドレスに書き込むことを特徴とする半導体装置。 The semiconductor device according to claim 3,
a first parity generation circuit;
further comprising a second parity generation circuit;
Accepts write access requests from the outside,
The first parity generation circuit generates at least one bit of the first parity data based on the first error correction code after a first encoding time has passed since part of the write data is input as the first data. outputs the data of
The second parity generation circuit generates the second parity based on the second error correction code after a second encoding time longer than the first encoding time has elapsed after the rest of the write data is input as the second data. outputting at least one bit of data,
A semiconductor device, wherein the first data, the first parity data, the second data, and the second parity data are written to the address at which the write access request is made.