JP2023016684A - 発光素子を制御する画素回路 - Google Patents
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Abstract
【課題】表示装置におけるイメージリテンションを抑制する。【解決手段】駆動トランジスタは、発光素子への駆動電流を制御する。第1容量素子及び第2容量素子は、駆動トランジスタのゲートとソースとの間において直列に接続されている。第1スイッチトランジスタは、第1容量素子と第2容量素子との間の中間ノードと、データ線との間の接続/切断を切り替える。第2スイッチトランジスタは、駆動トランジスタの前記ゲートとドレインとの間の接続/切断を切り替える。第3スイッチトランジスタは、上記中間ノードと基準電源線との間の接続/切断を切り替える。第4スイッチトランジスタは、駆動トランジスタから発光素子への駆動電流の供給の有/無を切り替える。第5スイッチトランジスタは、発光素子のアノードとリセット電源線との間の接続/切断を切り替える。【選択図】図2
Description
本開示は、発光素子を制御する画素回路に関する。
OLED(Organic Light-Emitting Diode)素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。
アクティブマトリックス(AM)タイプのOLED表示装置は、画素を選択するトランジスタと、画素に電流を供給する駆動トランジスタとを含む。OLED表示装置におけるトランジスタは、TFT(Thin Film Transistor)であり、一般に、LTPS(Low Temperature Poly-silicon)TFTが使用される。
TFTは、閾値電圧や電荷移動度にばらつきを持っている。駆動トランジスタは、OLED表示装置の発光強度を決定するので、こうした電気特性にばらつきがあると、輝度むらなどが生じる。そこで、一般のOLED表示装置には、駆動トランジスタの閾値電圧のバラツキや変動を補正する補正回路が実装される。
OLED表示装置において、残像が発生することがあり、この現象はイメージリテンションと呼ばれる。例えば、黒と白の市松模様を特定の時間表示した後に、画面全体で中間階調を表示しようとすると、異なる輝度の市松模倣の残像がしばらく表示される。
これは、駆動トランジスタが持つ履歴効果に起因する。履歴効果とは、電界効果型トランジスタにおいて、ゲートソース間の電圧が、高い電圧から低い電圧へ変化したときのドレイン電流と、低い電圧から高い電圧へ変化したときのドレイン電流が、それぞれ異なる現象を指す。
つまり黒から中間階調に切替えたときのドレイン電流と、白から中間階調に切替えたときのドレイン電流が異なるため、OLED表示装置の発光強度に違いが生じる。また、このドレイン電流の違いが数フレーム以上にわたって続くため、残像として視認されるのである。こうしたドレイン電流の振舞いは、履歴効果による電流過渡応答特性によって明らかである。
黒と白の市松模様を表示したあとのイメージリテンションによる残像は、黒であった部分が相対的に暗い場合と、黒であった部分が相対的に明るい場合がある。白についても同様である。イメージリテンションは、駆動TFTの履歴効果による電流過渡応答特性と、画素回路による駆動TFTの閾値電圧補正の特性に起因する。したがって、画素回路においてイメージリテンションを低減できる技術が望まれる。
本開示の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間において直列に接続されている第1容量素子及び第2容量素子と、前記第1容量素子と前記第2容量素子との間の中間ノードと、データ線との間の接続/切断を切り替える、第1スイッチトランジスタと、前記駆動トランジスタの前記ゲートとドレインとの間の接続/切断を切り替える、第2スイッチトランジスタと、前記中間ノードと基準電源線との間の接続/切断を切り替える、第3スイッチトランジスタと、前記駆動トランジスタから前記発光素子への駆動電流の供給の有/無を切り替える、第4スイッチトランジスタと、前記発光素子のアノードとリセット電源線との間の接続/切断を切り替える、第5スイッチトランジスタと、を含む。初期化期間において、前記第1スイッチトランジスタはOFFであり、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ、前記第4スイッチトランジスタ及び前記第5スイッチトランジスタは、ONである。前記初期化期間の後の閾値補正期間において、前記第1スイッチトランジスタ及び前記第4スイッチトランジスタがOFFであり、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ及び前記第5スイッチトランジスタは、ONである。前記閾値補正期間の後のデータ書き込み期間において、前記第1スイッチトランジスタはONであり、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ、前記第4スイッチトランジスタ及び前記第5スイッチトランジスタは、OFFである。前記データ書き込み期間の後の発光期間において、前記第4スイッチトランジスタはONであり、前記第1スイッチトランジスタ、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ及び前記第5スイッチトランジスタは、OFFである。
本開示の他の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間において直列に接続されている第3容量素子及び第4容量素子と、前記駆動トランジスタの前記ゲートとデータ線との間の、接続/切断を切り替える、第6スイッチトランジスタと、前記正電源線から前記駆動トランジスタへの電流の供給の有/無を切り替える、第7スイッチトランジスタと、前記駆動トランジスタと前記第7スイッチトランジスタとの間の中間ノードと、前記第3容量素子と前記第4容量素子との間の中間ノードと、を接続する接続線と、前記駆動トランジスタの前記ゲートと基準電源線との間の接続/切断を切り替える、第8スイッチトランジスタと、前記駆動トランジスタから前記発光素子への電流の供給の有/無を切り替える、第9スイッチトランジスタと、前記駆動トランジスタと前記第9スイッチトランジスタとの間の中間ノードとリセット電源線との間の接続/切断を切り替える、第10スイッチトランジスタと、を含む。初期化期間において、前記第6スイッチトランジスタはOFFであり、前記第7スイッチトランジスタ、前記第8スイッチトランジスタ、前記第9スイッチトランジスタ及び前記第10スイッチトランジスタは、ONである。前記初期化期間の後の閾値補正期間において、前記第8スイッチトランジスタ及び前記第10スイッチトランジスタがONであり、前記第6スイッチトランジスタ、前記第7スイッチトランジスタ及び前記第9スイッチトランジスタは、OFFである。前記閾値補正期間の後のデータ書き込み期間において、前記第6スイッチトランジスタはONであり、前記第7スイッチトランジスタ、前記第8スイッチトランジスタ、前記第9スイッチトランジスタ及び前記第10スイッチトランジスタは、OFFである。前記データ書き込み期間の後の発光期間において、前記第7スイッチトランジスタ及び前記第9スイッチトランジスタはONであり、前記第6スイッチトランジスタ、前記第8スイッチトランジスタ、及び前記第10スイッチトランジスタがOFFである。
本開示の他の一態様は、発光素子の発光を制御する画素回路であって、発光素子と、前記発光素子への駆動電流を制御する駆動トランジスタと、前記駆動トランジスタのゲートとソースとの間において直列に接続されている第5容量素子及び第6容量素子と、前記第5容量素子と前記第6容量素子との間の中間ノードとデータ線との間の、接続/切断を切り替える、第11スイッチトランジスタと、前記正電源線から前記発光素子への電流の供給の有/無を切り替える、第12スイッチトランジスタと、前記駆動トランジスタと前記第12スイッチトランジスタとの間の中間ノードと、前記第5容量素子と前記第6容量素子との間の中間ノードとの間の、接続/切断を切り替える、第13スイッチトランジスタと、前記駆動トランジスタの前記ゲートと基準電源線との間の接続/切断を切り替える、第14スイッチトランジスタと、前記発光素子のアノードとリセット電源線との間の接続/切断を切り替える、第15スイッチトランジスタと、を含む。初期化期間において、前記第11スイッチトランジスタはOFFであり、前記第12スイッチトランジスタ、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、ONである。前記初期化期間の後の閾値補正期間において、前記第11スイッチトランジスタ及び前記第12スイッチトランジスタはOFFであり、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、ONである。前記閾値補正期間の後のデータ書き込み期間において、前記第11スイッチトランジスタはONであり、前記第12スイッチトランジスタ、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、OFFである。前記データ書き込み期間の後の発光期間において、前記第12スイッチトランジスタはONであり、前記第11スイッチトランジスタ、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、OFFである。
本開示の一態様によれば、表示装置におけるイメージリテンションを抑制できる。
以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
以下において、OLED(Organic Light-Emitting Diode)表示装置のように、駆動電流により発光する発光素子を使用する発光型表示装置における、駆動電流制御を改善するための技術を開示する。より具体的には、発光型表示装置におけるイメージリテンションを抑制する技術を開示する。
[表示装置構成]
図1は、表示装置であるOLED表示装置10の構成例を模式的に示す。図1における横方向はX軸方向であり、縦方向はX軸方向に垂直なY軸方向である。OLED表示装置10は、OLED素子(発光素子)が形成されるTFT(Thin Film Transistor)基板100と、有機発光素子を封止する封止基板150と、を含んで構成されている。
図1は、表示装置であるOLED表示装置10の構成例を模式的に示す。図1における横方向はX軸方向であり、縦方向はX軸方向に垂直なY軸方向である。OLED表示装置10は、OLED素子(発光素子)が形成されるTFT(Thin Film Transistor)基板100と、有機発光素子を封止する封止基板150と、を含んで構成されている。
TFT基板100と封止基板150との間には、例えば、乾燥窒素などの不活性ガスが封入されており、封止されている。他の構造の封止構造部、例えば、封止基板150に代えて薄膜封止を使用する封止構造部が利用されてもよい。
TFT基板100の表示領域125の外側のカソード電極形成領域114の周囲に、走査回路131、132、ドライバIC134、デマルチプレクサ136が配置されている。ドライバIC134は、FPC(Flexible Printed Circuit)135を介して外部の装置と接続される。走査回路131、132はTFT基板100の走査線を駆動する。
ドライバIC134は、例えば、異方性導電フィルム(ACF:Anisotropic Conductive Film)を用いて実装される。ドライバIC134は、走査回路131、132に電源及びタイミング信号(制御信号)を与える。さらに、ドライバIC134は、デマルチプレクサ136に、データ信号を与える。
デマルチプレクサ136は、ドライバIC134の一つのピンの出力を、d本(dは2以上の整数)のデータ線に順次出力する。デマルチプレクサ136は、ドライバIC134からのデータ信号の出力先データ線を、走査期間内にd回切り替えることで、ドライバIC134の出力ピン数のd倍のデータ線を駆動する。
表示領域125は、複数のOLED素子(画素)及び複数の画素それぞれの発光を制御する複数の画素回路を含む。カラーOLED表示装置において、各OLED素子は、例えば、赤、青又は緑のいずれかの色を発光する。複数の画素回路は、画素回路アレイを構成する。
後述するように、各画素回路は、駆動TFT(駆動トランジスタ)と、駆動TFTの駆動電流を決める信号電圧を保持する保持容量を含む。データ線が伝送するデータ信号は、駆動トランジスタの閾値電圧Vthにより補正されて、保持容量に蓄積される。保持容量の電圧は、駆動TFTのゲート電圧(Vgs)を決定する。保持容量の補正された制御電圧が、駆動TFTのコンダクタンスをアナログ的に変化させ、発光階調に対応した順バイアス電流をOLED素子に供給する。
[画素回路構成]
図2は、本明細書の一実施形態に係る画素回路200及び制御信号の構成例を示す。画素回路200は、k段目(kは整数)の画素回路行に含まれている。画素回路200は、ゲート、ソースおよびドレインを持った6つのトランジスタ(TFT)P1~P6を含む。本例において、全てのトランジスタP1~P6はP型TFTである。P型TFTは、例えば、低温ポリシリコンTFTである。トランジスタP2、トランジスタP3、トランジスタP4、トランジスタP5、トランジスタP6は、それぞれ、第1スイッチトランジスタ、第2スイッチトランジスタ、第3スイッチトランジスタ、第4スイッチトランジスタ、第5スイッチトランジスタである。
図2は、本明細書の一実施形態に係る画素回路200及び制御信号の構成例を示す。画素回路200は、k段目(kは整数)の画素回路行に含まれている。画素回路200は、ゲート、ソースおよびドレインを持った6つのトランジスタ(TFT)P1~P6を含む。本例において、全てのトランジスタP1~P6はP型TFTである。P型TFTは、例えば、低温ポリシリコンTFTである。トランジスタP2、トランジスタP3、トランジスタP4、トランジスタP5、トランジスタP6は、それぞれ、第1スイッチトランジスタ、第2スイッチトランジスタ、第3スイッチトランジスタ、第4スイッチトランジスタ、第5スイッチトランジスタである。
トランジスタP1は、OLED素子E1への電流量を制御する駆動トランジスタである。駆動トランジスタP1のソースは、正電源電位VDDを伝送する電源線241に接続されている。駆動トランジスタP1は、電源線241からOLED素子E1に与える電流量を、直列に接続された保持容量素子C1、C2が保持する電圧に応じて制御する。保持容量素子C1、C2は、書き込まれた電圧を、1フレーム期間を通じて保持する。OLED素子E1のカソードは、カソード電源からの負電源電位VEEを伝送する電源線204に接続されている。保持容量素子C1、C2は、それぞれ、第1容量素子、第2容量素子である。
容量素子C1及びC2は、正電源電位VDDを伝送する電源線241と駆動トランジスタP1のゲートとの間において直列に接続されている。容量素子C1の一端に電源線241が接続されている。容量素子C1の他端に容量素子C2の一端が接続されている。容量素子C2の他端に駆動トランジスタP1のゲートが接続されている。容量素子C1とC2の中間ノードにトランジスタP4のソース/ドレイン及びトランジスタP2のソース/ドレインが接続されている。
保持容量素子C1、C2の直列合成容量は、駆動トランジスタP1のゲートとソースである電源線241との間の電圧を保持する。駆動トランジスタP1のソースは電源線241に接続され、ソース電位は正電源電位VDDである。したがって、保持容量素子C1、C2は、駆動トランジスタP1のゲートソース間電圧を保持する。
トランジスタP5はOLED素子E1への駆動電流の供給及びそれによる発光のON/OFFを制御する、発光制御スイッチトランジスタである。トランジスタP5のソースが駆動トランジスタP1のドレインに接続されている。トランジスタP5は、そのドレインに接続されたOLED素子E1への電流供給をON/OFFする。トランジスタP5のゲートは発光制御信号Emを伝送する制御信号線233に接続され、トランジスタP5は、走査回路からの発光制御信号Emにより制御される。発光制御信号は、OLED素子E1の発光を制御する選択信号である。
トランジスタP6は、OLED素子E1のアノードへのリセット電位Vrstの供給のために動作する。トランジスタP6のソース/ドレインの一端はリセット電位Vrstを伝送する電源線242に接続され、他端はOLED素子E1のアノードに接続されている。リセット電位Vrstは、例えば負電源電位VEEと同電位でもよい。これにより、リセット電位Vrstと負電源電位VEEの伝送線(電源線)を共用できる。
トランジスタP6のゲートは選択信号S1を伝送する制御信号線231に接続され、トランジスタP6は、選択信号S1により制御される。トランジスタP6は、走査回路131からの選択信号S1によりONにされると、電源線242により伝送されたリセット電位Vrstを、OLED素子E1のアノードへ与える。また、トランジスタP5及びP6は、トランジスタP3を介して、リセット電位Vrstを、駆動トランジスタP1のゲートに与える。
トランジスタP3は、駆動トランジスタP1の閾値補正(閾値補償)を行うための電圧を保持容量素子C1、C2に書き込むためのスイッチトランジスタ(閾値補償トランジスタ)であり、駆動トランジスタP1のゲート電位をリセットするためのトランジスタである。トランジスタP3のソース及びドレインは、駆動トランジスタP1のゲート及びドレインを接続する。そのため、トランジスタP3がONであるとき、駆動トランジスタP1はダイオード接続の状態にある。
トランジスタP4は、駆動トランジスタP1の閾値補償を行うための電圧を保持容量素子C1、C2に書き込むために使われる。トランジスタP4は、保持容量素子C1、C2への基準電位Vrefの供給の有無を制御する。基準電位Vrefは、例えば、正電源電位VDDと同電位でもよい。これにより、基準電位Vrefと正電源電位VDDの伝送線(電源線)を共用することができる。トランジスタP4のソース/ドレインの一端は基準電位Vrefを伝送する電源線202に接続され、他端は容量素子C1及びC2の中間ノードに接続されている。トランジスタP4のゲートは選択信号S1を伝送する制御信号線231に接続され、トランジスタP4は、走査回路131からゲートに入力される選択信号S1により制御される。
トランジスタP3、P6及びP4は、選択信号S1により制御される。したがって、これらトランジスタP3、P6及びP4は、同時にON/OFFされる。これらがONの状態にある期間において、トランジスタP5がONされて駆動トランジスタP1のゲート電位がリセットされた後、トランジスタP5がOFFされる。トランジスタP3及びP4がONであるとき、トランジスタP1はダイオード接続されたトランジスタを構成する。正電源電位VDDと基準電位Vrefとに基づき、保持容量素子C1、C2に閾値補償電圧が書き込まれる。
トランジスタP2は、データ信号を供給する画素回路を選択し、保持容量素子C1、C2にデータ信号(データ信号電圧)Vdataを書き込むためのスイッチトランジスタである。トランジスタP2のソース/ドレインの一端は、保持容量素子C1、C2に接続され、他端はデータ信号Vdataを伝送するデータ線237に接続されている。
トランジスタP2のゲートは、走査回路131からの選択信号S2を伝送する制御信号線232に接続されている。トランジスタP2は、選択信号S2により制御される。選択信号S2は選択信号S1と異なる選択信号である。画素回路200において、選択信号S2は、保持容量素子C1、C2へのデータ信号Vdataの供給を制御する選択信号である。トランジスタP2がONのとき、トランジスタP2は、ドライバIC134からデータ線237を介して供給されるデータ信号Vdataを、保持容量素子C1、C2に与える。
[画素回路動作]
図3は、1フレーム期間において、図2に示す画素回路200を制御する信号のタイミングチャートを示す。図3は、k番目の行を選択し、データ信号を画素回路200に書き込むためのタイミングチャートを示す。具体的には、図3は、選択信号S1、選択信号S2、発光制御信号Em、そしてデータ信号Vdataを示す。
図3は、1フレーム期間において、図2に示す画素回路200を制御する信号のタイミングチャートを示す。図3は、k番目の行を選択し、データ信号を画素回路200に書き込むためのタイミングチャートを示す。具体的には、図3は、選択信号S1、選択信号S2、発光制御信号Em、そしてデータ信号Vdataを示す。
時刻T1より前の期間は発光期間である。選択信号S1、選択信号S2はHighであり、発光制御信号EmはLowである。この期間において、トランジスタP5はONであり、それ以外のトランジスタはOFFである。そのため、保持容量素子C1、C2の直列合成容量に保持されている電圧によって、駆動トランジスタP1及びトランジスタP5を介して、電源線241からOLED素子E1に駆動電流が与えられ、OLED素子E1は発光している。
時刻T1からT2は、初期化期間である。時刻T1において、選択信号S1が、HighからLowに変化する。選択信号S2はHighのままであり、発光制御信号EmはLowのままである。時刻T1において、トランジスタP3、P4及びP6はONとなる。トランジスタP2はOFFのままであり、トランジスタP5はONのままである。
図4Aは、初期化期間における画素回路200内でONであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。電流が、基準電位Vrefの伝送線202から、リセット電位Vrstの伝送線242に、トランジスタP3、P5及びP6を介して流れる。電流が、正電源電位VDDの伝送線241から、リセット電位Vrstの伝送線242に、トランジスタP1、P5及びP6を介して流れる。
容量素子C1とC2との間の中間ノード電位は、基準電位Vrefに変化する。容量素子C2に保持された電荷が放電し、駆動トランジスタP1のゲート電位が初期化(リセット)される。駆動トランジスタP1のゲート電位はリセット電位Vrstに変化する。1フレーム毎に駆動トランジスタP1のゲートにリセット電位Vrstが与えられることで、前フレームの階調に応じた電圧をリセットするとともに履歴効果による影響を低減することができる。また、OLED素子のアノード電位が初期化される。アノード電位は、リセット電位Vrstまで低下する。これにより、発光期間以外のOLED素子E1の異常発光を防止することができる。
図3に戻って、時刻T2において、発光制御信号EmはLowからHighに変化する。選択信号S1はLowのままであり、選択信号S2はHighのままである。発光制御信号Emの変化に応じて、トランジスタP5はOFFになる。時刻T2から時刻T3まで、この状態が維持される。時刻T2から時刻T3までは、駆動トランジスタP1の閾値電圧Vthの補正期間である。
図4Bは、Vth補正期間(閾値補正期間)における画素回路200内でONであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。トランジスタP3がONのままであり、駆動トランジスタP1のドレインとゲートが接続されている。駆動トランジスタP1は、ダイオード接続状態にある。正電源電位VDDの伝送線241から容量素子C2に、トランジスタP1及びP3を介して、電流が流れる。
駆動トランジスタP1のゲートソース間電圧が閾値電圧まで低下し、電流が停止する。駆動トランジスタP1のソース電位は正電源電位VDDであり、ゲート電位はVDD+Vthとなる。容量素子C2と容量素子C1との間のノード電位は、基準電位Vrefである。
図3に戻って、時刻T3において、選択信号S1はLowからHighに変化し、選択信号S2はHighからLowに変化する。発光制御信号EmはHighのままである。選択信号S1の変化に応じて、トランジスタP3、P4及びP6はOFFになる。選択信号S2の変化に応じて、トランジスタP2はONになる。発光制御信号EmはHighのままであるので、トランジスタP5はOFFのままである。時刻T3から時刻T4までは、保持容量素子C1、C2にデータ信号を書き込む、データ書き込み期間である。
図4Cは、データ書き込み期間における画素回路200内でONであるトランジスタ及びいくつかのノードの電位を示す。トランジスタP2のみがONである。容量素子C1とC2の中間ノードにデータ信号(データ電位)Vdataが印加され、その電位が基準電位Vrefからデータ信号Vdataに変化する。駆動トランジスタP1のゲートの電位は、電荷保存則に則り、(VDD+Vth+Vdata-Vref)となる。
図3に戻って、時刻T4において、選択信号S2はLowからHighに変化し、発光制御信号EmはHighからLowに変化する。選択信号S1はHighのままである。選択信号S2の変化に応じて、トランジスタP2はOFFになる。発光制御信号Emの変化に応じて、トランジスタP5はONになる。トランジスタP3、P4及びP6はOFFのままである。
時刻T4以降の期間は、発光期間である。駆動トランジスタP1は、正電源電位VDDと上記電位(VDD+Vth+Vdata-Vref)との間の電圧に応じて、駆動電流を、トランジスタP5を介して、OLED素子E1に流す。この状態は、次のフレームの時刻T1まで継続する。
図3に示す例において、データ書き込み期間(1H期間とも呼ぶ)を基準期間として、初期化期間は基準期間と同一であり、Vth補正期間は、基準期間より長く、その整数倍の長さを有する。図3の例においては、Vth補正期間は、基準期間の6倍の長さを有する。本回路においては、データ書き込み期間を変化させることなく、Vth補正期間の長さを調整することが可能である。Vth補正期間を調整することで、イメージリテンションを効果的に抑制することができる。
初期化期間は、例えば1Hから3Hに設定し、Vth補正期間は、例えば、3Hから40Hに設定することができる。つまり、Vth補正期間は、データ書き込み期間の3倍以上、40倍以下に設定することができる。上述のように、1Hはデータ書き込み期間の長さであり、例えば、3μs程度である。
図5Aは、連続する画素行の選択信号S1の時間変化を示す。選択信号S1は、走査回路131内のシフトレジスタ回路から、画素行それぞれに順次出力される。図5Aは、シフトレジスタ回路のスタートパルスST、1行目の選択信号S1_1、及び2行目のS1_2の時間変化を示す。各行の選択信号S1は、単位時間(1H期間)だけずれている。選択信号S1の長さは、図3に示す例と同様である。
図5Bは、連続する画素行の選択信号S2の時間変化を示す。選択信号S2は、走査回路131内のシフトレジスタ回路から、画素行それぞれに順次出力される。図5Bは、シフトレジスタ回路のスタートパルスST、1行目の選択信号S2_1、及び2行目のS2_2の時間変化を示す。各行の選択信号S2は、単位時間(1H期間)だけずれている。選択信号S2の長さは、図3に示す例と同様である。
図5Cは、連続する画素行の発光制御信号Emの時間変化を示す。発光制御信号Emは、走査回路132内のシフトレジスタ回路から、画素行それぞれに順次出力される。図5Cは、シフトレジスタ回路のスタートパルスST、1行目の発光制御信号Em_1、及び2行目の発光制御信号Em_2の時間変化を示す。各行の発光制御信号Emは、単位時間(1H期間)だけずれている。発光制御信号Emの長さは、図3に示す例と同様である。
図3から図5Cを参照して説明した画素回路は、6つのトランジスタP1~P6と2つの容量素子C1、C2で構成されている。また、画素回路は、3種類の制御信号S1、S2及びEmで制御される。このため、イメージリテンションを効果的に抑制しつつ、小さい画素回路サイズ及び少ない制御信号により狭額縁及び高解像度を実現できる。
上述のように、上記画素回路200は、リセット電位VrstによりOLED素子E1のアノード電位をリセットする。これにより、OLED素子E1の非発光期間おける異常発光を防止し、高コントラスト化を実現できる。
また、上記画素回路200は、データ書き込み期間によらず、Vth補正期間を調整することができる。Vth補正期間を適切な長さに設定することで、適切なVth補正及びそれによるイメージリテンションの抑制が実現できる。特に、高フレームレート駆動において大きい効果を奏することができる。
上記画素回路200は、駆動トランジスタP1のゲートとソースとの間に直列に接続された二つの容量素子C1及びC2を含む。この直列接続容量素子C1、C2が、駆動トランジスタP1が流す駆動電流量を制御する制御電圧を保持する。上述のように、データ書き込み後の駆動トランジスタP1のゲート電位は、容量素子C1、C2の容量値に依存していない。そのため、容量素子C1、C2の製造ばらつきのOLED素子の駆動電流への影響を避けることができる。
また、直列接続容量素子の画素回路は、データ信号Vdataに対するOLED素子の電流Ioledの変化のスロープ(Ioled-Vdata特性)が大きいため、使用するデータ信号Vdataの範囲を狭くすることで低消費電力を実現することができる。逆の観点において、データ信号Vdataの狭い範囲で、高輝度を実現することができる。
[他の画素回路]
次に、他の画素回路の例を説明する。図6は、本明細書の一実施形態に係る他の構成例の画素回路300を示す。画素回路300は、6つのトランジスタP11~P16と、2つの保持容量素子C11、C12で構成されている。トランジスタP11~P16は、P型TFTである。
次に、他の画素回路の例を説明する。図6は、本明細書の一実施形態に係る他の構成例の画素回路300を示す。画素回路300は、6つのトランジスタP11~P16と、2つの保持容量素子C11、C12で構成されている。トランジスタP11~P16は、P型TFTである。
トランジスタP12、トランジスタP13、トランジスタP14、トランジスタP15、トランジスタP16は、それぞれ、第6スイッチトランジスタ、第7スイッチトランジスタ、第8スイッチトランジスタ、第9スイッチトランジスタ、第10スイッチトランジスタである。図6に示す画素回路に対応する画素回路を、N型TFTで構成してもよい。保持容量素子C11、C12は、それぞれ、第3容量素子、第4容量素子である。
トランジスタP11は、OLED素子E1への電流量を制御する駆動トランジスタである。駆動トランジスタP11は、正電源電位VDDを与える電源からOLED素子E1に与える電流量を、保持容量素子C12が保持する電圧に応じて制御する。これは、C11の両端がVDDで接続されるためである。保持容量素子C12は、書き込まれた電圧を、1フレーム期間を通じて保持する。
一般に、データ線の電位が、1水平期間毎に振幅すると、データ線と駆動トランジスタのゲートノードの間の寄生容量を介して、駆動トランジスタのゲートノード電位を変化させ、輝度変化を引き起こす(クロストーク)。C1とC2の直列合成容量で保持する場合、保持容量値が小さく、クロストークを生じやすい。一方、これに比べて図6のC12のように単一容量の回路では保持容量が大きくなるためクロストークを生じにくいという特徴がある。保持容量素子C11は、閾値電圧補正に寄与する。OLED素子E1のカソードは、カソード電源からの負電源電位VEEを伝送する電源線304に接続されている。
図6の構成例において、容量素子C11及びC12は、正電源電位VDDを伝送する電源線341と、駆動トランジスタP11のゲートとの間において、直列接続されている。保持容量素子C11の一端は、電源線341に接続されている。保持容量素子C12の一端は、駆動トランジスタP11のゲートに接続されている。保持容量素子C11及びC12の中間ノードが、駆動トランジスタP11のソースに接続されている。
保持容量素子C11、C12の電圧は、駆動トランジスタP11のゲートと電源線341との間の電圧である。駆動トランジスタP11のソースは、スイッチトランジスタP13を介して、電源線341に接続される。トランジスタP13がONであるとき、保持容量素子C12は、駆動トランジスタP11のゲートソース間電圧を保持する。
トランジスタP13及びP15はOLED素子E1の発光のON/OFFを制御するスイッチトランジスタである。トランジスタP13のソースには正電源電位VDD与えられ、そのドレインが駆動トランジスタP11のソースに接続されている。トランジスタP15のソースが駆動トランジスタP11のドレインに接続されている。トランジスタP13及びP15のゲートは発光制御線333に接続され、トランジスタP13及びP15は、走査回路132からゲートに入力される発光制御信号Emにより同様に制御される。
トランジスタP16は、OLED素子E1のアノードへのリセット電位Vrstの供給のために動作する。トランジスタP16のソース/ドレインの一端はリセット電位Vrstを伝送する電源線302に接続され、他端は駆動トランジスタP11のドレインとスイッチトランジスタP15のソースの間に接続されている。
トランジスタP16のゲートは選択信号S1を伝送する選択信号線331に接続され、トランジスタP16は、選択信号S1により制御される。トランジスタP16は、走査回路131からゲートに入力される選択信号S1によりONにされると、トランジスタP15がONである間、電源線342により伝送されたリセット電位Vrstを、OLED素子E1のアノードに与える。
トランジスタP14は、駆動トランジスタP11の閾値補償を行うための電圧を保持容量素子C12に書き込むためのスイッチトランジスタである。トランジスタP14は、保持容量素子C12への基準電位Vrefの供給の有無を制御する。
トランジスタP14のソース/ドレインの一端は基準電位Vrefを伝送する電源線302に接続され、他端は保持容量素子C12の一端に接続されている。トランジスタP14のゲートは選択信号S1を伝送する選択信号線331に接続され、トランジスタP14は、走査回路131からゲートに入力される選択信号S1により制御される。
トランジスタP14がONであるとき、駆動トランジスタP11はソースフォロワ回路を構成し、その閾値電圧が駆動トランジスタP11のゲートとソースの間の容量素子C12に書き込まれる。保持容量素子C11の電圧は、正電源電位VDDと基準電位Vrefの間の電圧及び駆動トランジスタP11の閾値電圧により決まる。
トランジスタP12は、データ信号を供給する画素回路を選択し、駆動トランジスタP11のゲートにデータ信号(データ信号電圧)を書き込むためのスイッチトランジスタである。トランジスタP12のソース/ドレインの一端は、データ信号Vdataを伝送するデータ線337に接続され、他端は保持容量素子C12に接続されている。
トランジスタP12のゲートは、選択信号S2を伝送する選択信号線332に接続されている。トランジスタP12は、走査回路131から供給される選択信号S2により制御される。トランジスタP12がONのとき、トランジスタP12は、ドライバIC134からデータ線337を介して供給されるデータ信号Vdataを、駆動トランジスタP11のゲートに与える。
保持容量素子C11及びC12は、正電源電位VDDを伝送する電源線341と駆動トランジスタP11のゲートとの間において直列に接続されている。駆動トランジスタP11のソースに、保持容量素子C11とC12との間のノードの電位が与えられる。保持容量素子C11とC12との間のノードの電位は、データ信号Vdata、基準電位Vref、駆動トランジスタP11の閾値電圧Vth及び保持容量素子C11、C12の容量値に基づく。具体的には、(Vdata*C1/(C1+C2)-Vth+Vref*C1/(C1+C2))で表される。
その後、EmがLowとなると、本ノードはVddとなるが、保持容量素子C12に保持された電圧は維持される。そのため、駆動トランジスタP11のゲートノードの電位は、((Vdata-Vref)*C1/(C1+C2)+Vdd+Vth)となる。すなわち、発光期間において駆動トランジスタP11のゲートソース間電圧は((Vdata-Vref)*C1/(C1+C2)+Vth)で保持される。
1フレーム期間において、図6に示す画素回路300を制御する信号のタイミングチャートは、図3に示すタイミングチャートと同一である。図7Aは、初期化期間においてONであるトランジスタを示す。初期化期間において、トランジスタP16及びP15はONである。そのため、OLED素子E1のアノードにリセット電位Vrstが与えられる。これにより、非発光期間におけるOLED素子E1の異常発光を防ぐことができる。トランジスタP14がONし、駆動トランジスタP11のゲートがVrefでリセットされる。
図7Bは、Vth補正期間における画素回路300内でONであるトランジスタ、いくつかのノードの電位、及び電流の流れを示す。トランジスタP14及び16がONであり、他のトランジスタはOFFである。
トランジスタP14がONであり、駆動トランジスタP11のゲートには、基準電位Vrefが与えられる。トランジスタP16がONであり、駆動トランジスタP11のドレインにはリセット電位Vrstが与えられる。駆動トランジスタP11のソースの電位、つまり、保持容量素子C11とC12との間のノードの電位は、Vref-Vthとなる。保持容量素子C12は、駆動トランジスタP11の閾値電圧Vthを保持する。Vth補正期間の後、データ信号Vdataが駆動トランジスタP11のゲート及び保持容量素子C12に与えられる。
上述のように、上記画素回路300は、リセット電位VrstによりOLED素子E1のアノード電位をリセットする。これにより、OLED素子E1の非発光期間おける異常発光を防止し、高コントラスト化を実現できる。
また、上記画素回路300は、データ書き込み期間によらず、Vth補正期間を調整することができる。Vth補正期間を適切な長さに設定することで、適切なVth補正及びそれによるイメージリテンションの抑制が実現できる。特に、高フレームレート駆動において、1水平期間1Hが短く課題が顕著になるため、大きい効果を奏することができる。
上記画素回路300は、Vth補正期間において、駆動トランジスタP11のドレインに、電位が低いリセット電位Vrstを与える。このため、駆動トランジスタP11のドレインソース間電圧が常に十分に大きい。駆動トランジスタP11がノーマリオン特性を有し、ゲートソース間電圧が正になっても、ドレインの電位がVrstで固定されているため、電流が駆動トランジスタP11を流れ、Vth補正を行うことが可能である。
次に、他の画素回路の例を説明する。図8は、本明細書の一実施形態に係る他の構成例の画素回路400を示す。画素回路400は、6つのトランジスタP21~P26と、2つの容量素子C21、C22で構成されている。トランジスタP21~P26は、P型TFTである。
トランジスタP22、トランジスタP23、トランジスタP24、トランジスタP25、トランジスタP26は、それぞれ、第11スイッチトランジスタ、第12スイッチトランジスタ、第13スイッチトランジスタ、第14スイッチトランジスタ、第15スイッチトランジスタである。図8に示す画素回路に相当する画素回路をN型TFTで構成してもよい。保持容量素子C21、C22は、それぞれ、第5容量素子、第6容量素子である。
トランジスタP21は、OLED素子E1への電流量を制御する駆動トランジスタである。駆動トランジスタP21は、正電源電位VDDを与える電源からOLED素子E1に与える電流量を、保持容量素子C21、C22が保持する電圧に応じて制御する。保持容量素子C21、C22は、書き込まれた電圧を、1フレーム期間を通じて保持する。OLED素子E1のカソードは、カソード電源からの負電源電位VEEを伝送する電源線404に接続されている。
図8の構成例において、保持容量素子C21及びC22は、正電源電位VDDを伝送する電源線441と、駆動トランジスタP21のゲートとの間において、直列接続されている。保持容量素子C21の一端は、電源線441に接続されている。保持容量素子C22の一端は、駆動トランジスタP21のゲートに接続されている。保持容量素子C21及びC22の中間ノードが、トランジスタP25のソース/ドレインに接続されている。
保持容量素子C21、C22の電圧は、駆動トランジスタP21のゲートと正電源線441との間の電圧である。駆動トランジスタP21のソースは、スイッチトランジスタP23を介して、正電源線441に接続される。トランジスタP23がONであるとき、保持容量素子C21、C22は、駆動トランジスタP21のゲートソース間電圧を保持する。
トランジスタP23はOLED素子E1の発光のON/OFFを制御するスイッチトランジスタである。トランジスタP23のソースには正電源電位VDD与えられ、そのドレインが駆動トランジスタP21のソースに接続されている。トランジスタP23のゲートは発光制御線433に接続され、トランジスタP23は、走査回路132からゲートに入力される発光制御信号Emにより制御される。
トランジスタP26は、OLED素子E1のアノードへのリセット電位Vrstの供給のために動作する。トランジスタP26のソース/ドレインの一端はリセット電位Vrstを伝送する電源線442に接続され、他端はOLED素子E1のアノードに接続されている。
トランジスタP26のゲートは選択信号S1を伝送する選択信号線431に接続され、トランジスタP26は、選択信号S1により制御される。トランジスタP26は、走査回路131からゲートに入力される選択信号S1によりONにされると、電源線442により伝送されたリセット電位Vrstを、OLED素子E1のアノードに与える。
トランジスタP24、P25、P26は、駆動トランジスタP21の閾値補償を行うための電圧を保持容量素子C22に書き込むためのスイッチトランジスタである。トランジスタP24は、保持容量素子C22への基準電位Vrefの供給の有無を制御する。トランジスタP26は、駆動トランジスタP21のドレインへのリセット電位Vrstの供給の有無を制御する。トランジスタP25は、駆動トランジスタP21のソースと保持容量素子C21、22の中間ノードとの間の接続を切り替える。
トランジスタP24のソース/ドレインの一端は基準電位Vrefを伝送する電源線402に接続され、他端は保持容量素子C22の一端に接続されている。トランジスタ24のゲートは選択信号S1を伝送する選択信号線431に接続され、トランジスタP24は、走査回路131からゲートに入力される選択信号S1により制御される。
トランジスタP25のソース/ドレインの一端は駆動トランジスタP21のソースに接続され、他端は保持容量素子C21、22の中間ノードに接続されている。トランジスタ25のゲートは選択信号S1を伝送する選択信号線431に接続され、トランジスタP25は、走査回路131からゲートに入力される選択信号S1により制御される。
トランジスタP24及びP25がONであるとき、駆動トランジスタP21はソースフォロワ回路を構成し、その閾値電圧が駆動トランジスタP21のゲートとソースの間の容量素子C22に書き込まれる。保持容量素子C21の電圧は、正電源電位VDDと基準電位Vrefの間の電圧及び保持容量素子C22の閾値電圧により決まる。ここで、駆動トランジスタP21のゲートの電位はVref、保持容量素子C21とC22の中間ノードは(Vref-Vth)である。
トランジスタP22は、データ信号を供給する画素回路を選択し、保持容量素子C21、C22にデータ信号を書き込むためのスイッチトランジスタである。トランジスタP22のソース/ドレインの一端は、データ信号Vdataを伝送するデータ線437に接続され、他端は保持容量素子C21、C22の中間ノードに接続されている。
トランジスタP22のゲートは、選択信号S2を伝送する選択信号線432に接続されている。トランジスタP22は、走査回路131から供給される選択信号S2により制御される。トランジスタP22がONのとき、トランジスタP22は、ドライバIC34からデータ線437を介して供給されるデータ信号Vdataを、保持容量素子C21、C22に与え、保持容量素子C21とC22の中間ノードはVdata、駆動トランジスタP21のゲートの電位は(Vdata+Vth)となる。
発光期間に遷移すると、トランジスタP23がオンになり、正電源電位Vddと駆動トランジスタP21のソースが接続されるが、駆動トランジスタP21のゲートの電位は、保持容量素子C21とC22の直列合成容量によって保持されているので、(Vdata+Vth)で維持される。
1フレーム期間において、図8に示す画素回路400を制御する信号のタイミングチャートは、図3に示すタイミングチャートと同一である。発光期間において、トランジスタP25はOFF、トランジスタP23はONである。保持容量素子C21、22に保持されている電圧が、駆動トランジスタP21のゲートソース間に与えられ、駆動トランジスタP21は、その電圧に応じた駆動電流をOLED素子E1に与える。
上述のように、上記画素回路400は、リセット電位VrstによりOLED素子E1のアノード電位をリセットする。これにより、OLED素子E1の非発光期間おける異常発光を防止し、高コントラスト化を実現できる。
また、上記画素回路400は、データ書き込み期間によらず、Vth補正期間を調整することができる。Vth補正期間を適切な長さに設定することで、適切なVth補正及びそれによるイメージリテンションの抑制が実現できる。特に、高フレームレート駆動において大きい効果を奏することができる。
データ書き込み後の駆動トランジスタP21のゲート電位は、容量素子C21、C22の容量値に依存していない。そのため、容量素子C21、C22の製造ばらつきのOLED素子の駆動電流への影響を避けることができる。
また、画素回路400は、データ信号Vdataに対するOLED素子の電流Ioledの変化のスロープ(Ioled-Vdata特性)が大きいため、使用するデータ信号Vdataの範囲を狭くすることで、動画などで表示映像が変化した場合のデータ線の電位の振幅が小さく、データ線に結合される容量の充放電の電荷が小さいため、低消費電力を実現することができる。これは、駆動トランジスタP21のゲートソース間電圧が、(Vdata+Vth-Vdata)であり、保持容量素子21、22の値による影響を受けないためである。逆の観点において、データ信号Vdataの狭い範囲で、高輝度を実現することができる。
上記画素回路400は、Vth補正期間において、駆動トランジスタP21のドレインに、電位が低いリセット電位Vrstを与える。このため、駆動トランジスタP21のドレインソース間電圧が常に十分に大きい。駆動トランジスタP21がノーマリオン特性を有していても、電流が駆動トランジスタP21を流れ、Vth補正を行うことが可能である。
次に、他の画素回路の例を説明する。図9は、本明細書の一実施形態に係る他の構成例の画素回路500を示す。以下においては、図2に示す画素回路200との相違を主に説明する。画素回路500は、6つのトランジスタN1~N6と、2つの容量素子C31、C32で構成されている。トランジスタN2、トランジスタN3、トランジスタN4、トランジスタN5、トランジスタN6は、第1スイッチトランジスタ、第2スイッチトランジスタ、第3スイッチトランジスタ、第4スイッチトランジスタ、第5スイッチトランジスタである。
トランジスタN1~N6は、N型TFTである。N型TFTは、例えば、酸化物半導体TFTである。画素回路500は、図2に示す画素回路200におけるP型トランジスタをN型トランジスタに入れ替えた回路構成を有する。保持容量素子C31、32は、それぞれ、保持容量素子C1、C2に対応する。保持容量素子C31、C32は、それぞれ、第1容量素子、第2容量素子である。
図10は、1フレーム期間において、図9に示す画素回路500を制御する信号のタイミングチャートを示す。制御信号S11、S21及びEm1は、それぞれ、図3に示す制御信号S1、S2及びEmと逆極性の時間変化を示す。これにより、トランジスタN1~N6は、図2に示す画素回路200におけるトランジスタP1~P6それぞれと同様に動作する。画素回路500は、図2に示す画素回路200について上述した効果を奏することができる。
電源線502、504、541、542は、それぞれ、基準電位Vref、リセット電位Vrst、正電源電位VDD、及び負電源電位VEEを伝送する。信号線537はデータ信号Vdataを伝送し、制御線531及び532は、それぞれ、選択信号S11及びS21を伝送し、制御線533は発光制御信号Em1を伝送する。
図11Aから図11Cは、それぞれ、初期化期間、Vth補正期間及びデータ書き込み期間における、画素回路500におけるONのトランジスタ及びいくつかのノードの電位を示す。
図11Aに示すように、初期化期間において、トランジスタN3~N6がONである。駆動トランジスタN1のドレイン及びゲートの電位は、正電源電位VDDである。保持容量素子C31、32の中間ノードは基準電位Vref、OLED素子E1のアノードはリセット電位Vrstである。
図11Bに示すように、Vth補正期間において、トランジスタN3、N4、N6がONである。駆動トランジスタN1のゲートの電位は、Vrst+Vthである。保持容量素子C31、32の中間ノードは基準電位Vref、OLED素子E1のアノードはリセット電位Vrstである。
図11Cに示すように、データ書き込み期間において、トランジスタN2がONである。保持容量素子C31、32の中間ノードはデータ信号(電位)Vdata、OLED素子E1のアノードはリセット電位Vrstである。駆動トランジスタN1のゲートの電位は、(Vdata-Vref+Vrst+Vth)である。発光期間の間、駆動トランジスタN1のゲート電位は、(Vdata-Vref+Vrst+Vth)に維持される。
次に、他の画素回路の例を説明する。図12Aは、本明細書の一実施形態に係る画素回路600及び制御信号の構成例を示す。図2に示す画素回路200との相違を主に説明する。画素回路600は、画素回路200のP型トランジスタP2、P3、P4、P6に代えて、N型トランジスタN12、N13、N14、N16を含む。N型トランジスタN12、N13、N14、N16は、例えば、酸化物半導体トランジスタである。P型トランジスタP1、P5は、例えば、低温ポリシリコン薄膜トランジスタである。発光期間の間、駆動トランジスタP1のゲート電圧Vgsは(Vdata-Vref+Vth)である。
トランジスタN12、13、14のソース/ドレインは、それぞれ、保持容量に接続されている。酸化物半導体トランジスタは、オフリーク電流が小さいため、保持容量で保持した電圧(電荷)を長期間維持することができる。低周波駆動では1フレームの期間が長く、すなわち発光期間も長いため、映像信号を書き込むなどリフレッシュするまで、輝度変化が大きく、フリッカ(明滅又はちらつき)が課題となる。本構成により、低周波駆動におけるフリッカを抑制できる。
図12Aに示す回路構成例において、トランジスタN16は、トランジスタN13、N14と同じ導電型である。N13、N14、N16の3つのトランジスタを単一のS1信号で制御するなどして、制御信号の種類数を抑えることができる(図12Aにおいては3本)。
画素回路600の制御信号は、選択信号S31、選択信号S32及び発光制御信号Emを含む。図12Bは、1フレーム期間において、図12Aに示す画素回路600を制御する信号のタイミングチャートを示す。図12Bは、k番目の行を選択し、データ信号を画素回路600に書き込むためのタイミングチャートを示す。具体的には、図12Bは、選択信号S31、選択信号S32、発光制御信号Emを示す。
時刻T11より前の期間は発光期間である。選択信号S31、選択信号S32、発光制御信号EmはLowである。この期間において、トランジスタP5はONであり、それ以外のトランジスタはOFFである。そのため、保持容量素子C1、C2の直列合成容量に保持されている電圧によって、駆動トランジスタP1及びトランジスタP5を介して、電源線241からOLED素子E1に駆動電流が与えられ、OLED素子E1は発光している。
時刻T11からT12は、初期化期間である。時刻T11において、選択信号S31が、LowからHighに変化する。選択信号S32はLowのままであり、発光制御信号EmはLowのままである。時刻T11において、トランジスタN13、N14及びN16はONとなる。トランジスタN12はOFFのままであり、トランジスタP5はONのままである。
時刻T12において、発光制御信号EmはLowからHighに変化する。選択信号S31はHighのままであり、選択信号S32はLowのままである。発光制御信号Emの変化に応じて、トランジスタP5はOFFになる。時刻T12から時刻T13まで、この状態が維持される。時刻T12から時刻T13までは、駆動トランジスタP1の閾値電圧Vthの補正期間である。図12Bに示す例において、Vth補正期間は7H(7水平期間)である。1Hは、例えば、120Hzのフレーム周波数において、3μsである。
時刻T13において、選択信号S31はHighからLowに変化する。発光制御信号EmはHighのままである。選択信号S31の変化に応じて、トランジスタN13、N4及びN6はOFFになる。
時刻T13から数H後、図12Bの例において5H後、時刻T14において、選択信号S32はLowからHighに変化する。選択信号S31はLowのままであり、発光制御信号EmはHighのままである。選択信号S32の変化に応じて、トランジスタN12はONになる。発光制御信号EmはHighのままであるので、トランジスタP5はOFFのままである。時刻T14から時刻T15までは、保持容量素子C1、C2にデータ信号を書き込む、データ書き込み期間(1H)である。
時刻T15において、選択信号S32はHighからLowに変化する。選択信号S1はLowのままであり、発光制御信号EmはHighのままである。選択信号S2の変化に応じて、トランジスタN12はOFFになる。
時刻T13から数H後、図12Bの例において5H後、時刻T16において、発光制御信号EmはHighからLowに変化する。選択信号S31、選択信号S32はLowのままである。発光制御信号Emの変化に応じて、トランジスタP5はONになる。トランジスタN12、N13、N14及びN16はOFFのままである。
時刻T16以降の期間は、発光期間である。駆動トランジスタP1は、上記電圧(Vdata-Vref+Vth)に応じて、駆動電流を、トランジスタP5を介して、OLED素子E1に流す。この状態は、次のフレームの時刻T11まで継続する。
画素回路600と画素回路200との関係を、画素回路300又は400に適用して、P型トランジスタの一部をN型トランジスタに変更することができる。例えば、画素回路300においてトランジスタP12、P14、P16をN型トランジスタに変更する、又は、画素回路400において、トランジスタP22、P24、P25、P26をN型トランジスタに変更してもよい。
次に、他の画素回路の例を説明する。図13Aは、本明細書の一実施形態に係る画素回路700及び制御信号の構成例を示す。図2に示す画素回路200との相違を主に説明する。画素回路700は、画素回路200の構成に加えて、P型のスイッチトランジスタP7を含む。トランジスタP7は駆動トランジスタP1と電源線241との間にあり、そのソースは電源線241に接続され、ドレインは駆動トランジスタP1のソースに接続されている。
トランジスタP7は、初期化期間においてOFFであって、電源線241から画素回路700を切り離す。これにより、電源VDDから電源Vrstまでの電源間に流れてしまう貫通電流を防止する。図13Bを参照してより具体的に説明する。トランジスタP7がOFFとなると、保持されている電荷がリセット電源線242に流れて、徐々に駆動トランジスタP1を流れる電流が低下する。OLED素子E1のアノード電位が低下することで、黒輝度が低下するとともに、貫通電流を防止することで消費電力も低下する。
図14は、1フレーム期間において、図13Aに示す画素回路700を制御する信号のタイミングチャートを示す。図3に示すタイミングチャートとの相違を主に説明する。図3に示す選択信号S1、S2及び発光制御信号EMの時間変化に加えて、第2発光制御信号Em2がトランジスタP7のゲートに与えられる。第2発光制御信号Em2は初期化期間(T1からT2)の間にHighであり、他の期間においてLowである。トランジスタP7は、初期化期間においてOFFであり、他の期間においてONである。
図15は、画素回路700の制御信号S1、S2、Em、Em2を与える回路のレイアウト例を模式的に示す。表示領域の左側に二つの走査回路131A、131Bが配置され、右側に二つの走査回路132A、132Bが配置されている。各走査回路は、シフトレジスタを含む。走査回路131A、131Bは、それぞれ、選択信号S1、S2を出力する。走査回路132A、132Bは、それぞれ、発光制御信号Em、Em2を出力する。
[Vth補正期間]
以下において、Vth補正期間について説明する。発明者らの研究によれば、Vth補正期間を、所定範囲内にすることで、イメージリテンションを無視できる程度に小さくすることができることがわかった。まず、イメージリテンションの例を説明する。
以下において、Vth補正期間について説明する。発明者らの研究によれば、Vth補正期間を、所定範囲内にすることで、イメージリテンションを無視できる程度に小さくすることができることがわかった。まず、イメージリテンションの例を説明する。
例えば白と黒の市松模様の固定パターンをOLED表示装置に表示させた後、表示全体を中間同一階調の画像に切り替えると、固定パターンに影響された残像がしばらく表示される。残像強度(輝度差)や残像時間は、固定パターンの表示時間(ストレス時間)に依存し、時間経過により残像が減少する。イメージリテンション残像は、固定パターンと逆の明暗を示す(逆極性の)ネガ型と、固定パターンと同一の明暗を示す(同一極性の)ポジ型とが存在する。
図16は、ネガ型イメージリテンションにおける、画素の駆動電流(過渡電流)の変化を示す。駆動電流はOLED素子に流れる電流であり、駆動電流が大きい程OLED素子の輝度が高くなる。図16において、横軸は時間を示し、縦軸は駆動電流を示す。電流LBは、黒(最小階調)から中間階調に変化する画素の駆動電流を示す。電流LAは、白(最高階調)から中間階調に変化する副画素の駆動電流を示す。
時刻T0において、画素へのデータ信号が、初期画像の値から目的画像の値に切り替わる。黒を表示していた画素の駆動電流LBは、目的の駆動電流Lを超えて増加した(オーバーシュート)後、目的の駆動電流Lに向かって漸減する。反対に、白を表示していた副画素の駆動電流LAは、目的の駆動電流Lを超えて減少した後(アンダーシュート)、目的の駆動電流Lに向かって漸増する。
ポジ型イメージリテンションにおいては、黒を表示していた副画素の駆動電流LBは、目的の駆動電流Lより小さい値まで急激に増加した後、目的の駆動電流Lに向かって漸増する。反対に、白を表示していた副画素の駆動電流LAは、目的の駆動電流Lより大きい値まで急激に減少した後、目的の駆動電流Lに向かって漸減する。
過渡電流の電流差|ΔIR|=|IA-IB|が定義される。電流差|ΔIR|は、時刻T0における、電流LAと電流LBとの差の絶対値である。
発明者らは、イメージリテンションと過渡電流の差との関係を研究し、過渡電流の差の目的電流Lに対する比率|ΔIR|/Lが小さいと、イメージリテンションが視認されなくなることが分かった。具体的には、過渡電流の差の比率|ΔIR|/Lが、1%(0.01)以下である場合、イメージリテンションの影響を無視することができた。
図17は、Vth補正期間と、過渡電流の差の比率|ΔIR|/Lとの関係の測定値のグラフを示す。横軸はVth補正期間の長さを示し、縦軸は過渡電流の差の比率|ΔIR|/Iを示す。Vth補正期間が10マイクロ秒(μs)以上120μs以下の範囲おいて、過渡電流の差の比率|ΔIR|/Lが1%以下に維持されることが分かった。したがって、Vth補正期間を10μsから120μsの範囲内で設定することで、イメージリテンションを効果的に抑制することが可能となる。
[制御信号]
以下において、画素回路の制御信号について説明する。本明細書の一実施形態は、選択信号S2(走査信号)とデータ信号Vdataの位相差θを規定する。選択信号S2は、データ信号の画素回路へ書き込みを制御するトランジスタP2、P12、P22等をON/OFFする制御信号である。
以下において、画素回路の制御信号について説明する。本明細書の一実施形態は、選択信号S2(走査信号)とデータ信号Vdataの位相差θを規定する。選択信号S2は、データ信号の画素回路へ書き込みを制御するトランジスタP2、P12、P22等をON/OFFする制御信号である。
本明細書の一実施形態において、二つの信号の位相差θは、以下のように規定される。また、fはフレーム周波数、tは二つの信号に時間差を示す。
-π/3≦θ≦0(f=120Hzの場合、-2μs≦t≦0)
-π/3≦θ≦0(f=120Hzの場合、-2μs≦t≦0)
図18は、選択信号S2とデータ信号Vdataの位相関係を模式的に示す。二つの信号の位相は、パルスの立ち下がりと立ち上がりの中間点(Lowレベルの中心点)で定義される。位相差は、データ信号Vdataを基準として、選択信号S2の位相が進んでいる場合に負であり、遅れている場合に正である。図18は、上から、位相差θが、-2π、-π/3、0である、選択信号S2及びデータ信号Vdataを示す。-2πの位相差は、0の位相差と同一である。
上述のように、画素回路の制御シーケンスは、Vth補正とデータ書き込みが時分割されている。一方、7トランジスタ1容量素子(7T1C)の関連画素回路例において、Vth補正とデータ書き込みが同時であり、駆動トランジスタP1のゲート電圧Vgの収束に時間がかかる。本実施形態では、データ書き込み時にはVth補正は済んでおり、データ電圧(映像信号)のみ書き込みがなされる。これにより、S2パルスがたち下がると同時に、駆動トランジスタP1のゲート電圧は直ちに変化する。
このように、関連例と本実施形態との間において、ゲート電圧の位相差依存性に差異が生じる。本実施形態では、位相差のマージンが広く、図18において位相差マージンは左に偏る。位相差を上記範囲に設定することで、隣接ライン用のデータ信号の混入を防ぎ、表示欠陥を抑制できる。なお、上記位相差の説明はN型トランジスタを含む画素回路について同様である。
図19Aは、7T1Cの関連画素回路例における、駆動トランジスタのゲート電圧Vgと、選択信号S2及びデータ信号Vdataの時間変化のシミュレーション結果を示す。線601、602、603は、それぞれ、選択信号S2、データ信号Vdata、ゲート電圧Vgの時間変化のシミュレーション結果を示す。
図19Bは、本実施形態における、駆動トランジスタのゲート電圧Vgと、選択信号S2及びデータ信号Vdataの時間変化を示す。線611、612、613は、それぞれ、選択信号S2、データ信号Vdata、ゲート電圧Vgの時間変化を示す。図19A及び図19Bを比較して、本実施形態のゲート電圧は、S2パルスがたち下がると同時に、変化する。
図20Aは、7T1Cの関連画素回路例における、ゲート電圧の位相差依存性を示すシミュレーション結果を示す。図20Bは、本実施形態における、ゲート電圧の位相差依存性を示すシミュレーション結果を示す。図20A及び図20Bを比較して、本実施形態の位相マージンは大きい。
次に、制御信号の電位を説明する。本明細書の一実施形態において、選択信号S1のLow電位を、低い値に設定する。選択信号S1は、OLED素子E1のアノードへのリセット電位Vrstを供給するトランジスタP6、P16、P26等をON/OFFする制御信号である。以下、トランジスタP6を例として説明するが、同様の説明が、トランジスタP16、P26について適用され得る。
例えば、選択信号S1のLow電位Vglは(VEE-6.3)V以下に設定される。カソード電源電位VEEが-2.7Vである場合、選択信号S1のLow電位Vglは-9V以下に設定される。
図21Aは、初期化期間における、画素回路200における電流の流れを示す。一部の構成要素は省略されている。図21Bは、図21Aの回路の等価回路を示す。初期化期間の動作は、図4Aを参照して説明した。初期化期間において、トランジスタP6の電流は一定であるので、トランジスタP6のゲートソース間電圧は一定である。トランジスタP6のソースはOLED素子E1のアノードでもあるので、選択信号S1のLow電位Vglが低下するにつれて、OLED素子E1のアノード電位Vanodeも低下して、OLED素子E1の電圧が減少する。発明者らの実験によれば、選択信号S1のLow電位Vglが上記範囲に設定されることで、初期化期間においてOLED素子E1の異常発光を抑制し、黒輝度を低下させることができた。
選択信号S1のLow電位Vglを下げる代わりに、トランジスタP6の閾値電圧Vthを低くすることで、OLED素子E1の異常発光を抑制し、黒輝度を低下させることができる。ここで、閾値電圧VthはVth=Vgs@Id=1e-7Aと定義する。Idは、トランジスタP6を流れる電流である。発明者らの実験によれば、トランジスタP6の閾値電圧Vthを(VEE-1.3)以下に設定することで、OLED素子E1の異常発光を抑制し、黒輝度を低下させることができた。カソード電源電位VEEが-2.7Vである場合、トランジスタP6の閾値電圧Vthは-4V以下に設定される。
図22は、選択信号S1、S2及び発光制御信号Emの電位の例を示す。選択信号S1、S2及び発光制御信号EmのHigh電位は8Vであり共通である。選択信号S2及び発光制御信号EmのLow電位は-7Vであるのに対して、選択信号S1のLow電位は、-9V以下に設定される。
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
10 OLED表示装置
100 TFT基板
125 表示領域
131、132 走査回路
134 ドライバIC
136 デマルチプレクサ
200、300、400、500 画素回路
N1-N6、P1-P26 薄膜トランジスタ
C1、C2、C11、C12、C21、C22、C31、C32 容量素子
E1 OLED素子
100 TFT基板
125 表示領域
131、132 走査回路
134 ドライバIC
136 デマルチプレクサ
200、300、400、500 画素回路
N1-N6、P1-P26 薄膜トランジスタ
C1、C2、C11、C12、C21、C22、C31、C32 容量素子
E1 OLED素子
Claims (19)
- 発光素子の発光を制御する画素回路であって、
発光素子と、
前記発光素子への駆動電流を制御する駆動トランジスタと、
前記駆動トランジスタのゲートとソースとの間において直列に接続されている第1容量素子及び第2容量素子と、
前記第1容量素子と前記第2容量素子との間の中間ノードと、データ線との間の接続/切断を切り替える、第1スイッチトランジスタと、
前記駆動トランジスタの前記ゲートとドレインとの間の接続/切断を切り替える、第2スイッチトランジスタと、
前記中間ノードと基準電源線との間の接続/切断を切り替える、第3スイッチトランジスタと、
前記駆動トランジスタから前記発光素子への駆動電流の供給の有/無を切り替える、第4スイッチトランジスタと、
前記発光素子のアノードとリセット電源線との間の接続/切断を切り替える、第5スイッチトランジスタと、
を含み、
初期化期間において、前記第1スイッチトランジスタはOFFであり、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ、前記第4スイッチトランジスタ及び前記第5スイッチトランジスタは、ONであり、
前記初期化期間の後の閾値補正期間において、前記第1スイッチトランジスタ及び前記第4スイッチトランジスタがOFFであり、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ及び前記第5スイッチトランジスタは、ONであり、
前記閾値補正期間の後のデータ書き込み期間において、前記第1スイッチトランジスタはONであり、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ、前記第4スイッチトランジスタ及び前記第5スイッチトランジスタは、OFFであり、
前記データ書き込み期間の後の発光期間において、前記第4スイッチトランジスタはONであり、前記第1スイッチトランジスタ、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ及び前記第5スイッチトランジスタは、OFFである、
画素回路。 - 請求項1に記載の画素回路であって、
前記第1スイッチトランジスタ、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ、前記第4スイッチトランジスタ及び前記第5スイッチトランジスタは、P型薄膜トランジスタであり、
前記第1容量素子及び前記第2容量素子は、前記発光素子の正電源線と前記駆動トランジスタのゲートとの間で直列に接続されている、
画素回路。 - 請求項1に記載の画素回路であって、
前記第1スイッチトランジスタ、前記第2スイッチトランジスタ、前記第3スイッチトランジスタ、前記第4スイッチトランジスタ及び前記第5スイッチトランジスタは、N型薄膜トランジスタであり、
前記第1容量素子及び前記第2容量素子は、前記発光素子のアノードと前記駆動トランジスタのゲートとの間で直列に接続されている、
画素回路。 - 発光素子の発光を制御する画素回路であって、
発光素子と、
前記発光素子への駆動電流を制御する駆動トランジスタと、
前記駆動トランジスタのゲートとソースとの間において直列に接続されている第3容量素子及び第4容量素子と、
前記駆動トランジスタの前記ゲートとデータ線との間の、接続/切断を切り替える、第6スイッチトランジスタと、
正電源線から前記駆動トランジスタへの電流の供給の有/無を切り替える、第7スイッチトランジスタと、
前記駆動トランジスタと前記第7スイッチトランジスタとの間の中間ノードと、前記第3容量素子と前記第4容量素子との間の中間ノードと、を接続する接続線と、
前記駆動トランジスタの前記ゲートと基準電源線との間の接続/切断を切り替える、第8スイッチトランジスタと、
前記駆動トランジスタから前記発光素子への電流の供給の有/無を切り替える、第9スイッチトランジスタと、
前記駆動トランジスタと前記第9スイッチトランジスタとの間の中間ノードとリセット電源線との間の接続/切断を切り替える、第10スイッチトランジスタと、
を含み、
初期化期間において、前記第6スイッチトランジスタはOFFであり、前記第7スイッチトランジスタ、前記第8スイッチトランジスタ、前記第9スイッチトランジスタ及び前記第10スイッチトランジスタは、ONであり、
前記初期化期間の後の閾値補正期間において、前記第8スイッチトランジスタ及び前記第10スイッチトランジスタがONであり、前記第6スイッチトランジスタ、前記第7スイッチトランジスタ及び前記第9スイッチトランジスタは、OFFであり、
前記閾値補正期間の後のデータ書き込み期間において、前記第6スイッチトランジスタはONであり、前記第7スイッチトランジスタ、前記第8スイッチトランジスタ、前記第9スイッチトランジスタ及び前記第10スイッチトランジスタは、OFFであり、
前記データ書き込み期間の後の発光期間において、前記第7スイッチトランジスタ及び前記第9スイッチトランジスタはONであり、前記第6スイッチトランジスタ、前記第8スイッチトランジスタ、及び前記第10スイッチトランジスタがOFFである、
画素回路。 - 請求項4に記載の画素回路であって、
前記第6スイッチトランジスタ、前記第7スイッチトランジスタ、前記第8スイッチトランジスタ、前記第9スイッチトランジスタ及び前記第10スイッチトランジスタは、P型薄膜トランジスタである、
画素回路。 - 発光素子の発光を制御する画素回路であって、
発光素子と、
前記発光素子への駆動電流を制御する駆動トランジスタと、
前記駆動トランジスタのゲートとソースとの間において直列に接続されている第5容量素子及び第6容量素子と、
前記第5容量素子と前記第6容量素子との間の中間ノードとデータ線との間の、接続/切断を切り替える、第11スイッチトランジスタと、
正電源線から前記発光素子への電流の供給の有/無を切り替える、第12スイッチトランジスタと、
前記駆動トランジスタと前記第12スイッチトランジスタとの間の中間ノードと、前記第5容量素子と前記第6容量素子との間の中間ノードとの間の、接続/切断を切り替える、第13スイッチトランジスタと、
前記駆動トランジスタの前記ゲートと基準電源線との間の接続/切断を切り替える、第14スイッチトランジスタと、
前記発光素子のアノードとリセット電源線との間の接続/切断を切り替える、第15スイッチトランジスタと、
を含み、
初期化期間において、前記第11スイッチトランジスタはOFFであり、前記第12スイッチトランジスタ、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、ONであり、
前記初期化期間の後の閾値補正期間において、前記第11スイッチトランジスタ及び前記第12スイッチトランジスタはOFFであり、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、ONであり、
前記閾値補正期間の後のデータ書き込み期間において、前記第11スイッチトランジスタはONであり、前記第12スイッチトランジスタ、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、OFFであり、
前記データ書き込み期間の後の発光期間において、前記第12スイッチトランジスタはONであり、前記第11スイッチトランジスタ、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、OFFである、
画素回路。 - 請求項6に記載の画素回路であって、
前記第11スイッチトランジスタ、前記第12スイッチトランジスタ、前記第13スイッチトランジスタ、前記第14スイッチトランジスタ及び前記第15スイッチトランジスタは、P型薄膜トランジスタである、
画素回路。 - 請求項1、4又は6に記載の画素回路であって、
前記閾値補正期間は、10μs以上120μs以下である、
画素回路。 - 請求項1、4又は6に記載の画素回路であって、
前記閾値補正期間は、前記データ書き込み期間の3倍以上、40倍以下である、
画素回路。 - 請求項1に記載の画素回路であって、
前記初期化期間において、前記データ線の信号の位相に対する、前記第1スイッチトランジスタの制御信号の位相差θは、
-π/3≦θ≦0
を満たす、画素回路。 - 請求項4に記載の画素回路であって、
前記初期化期間において、前記データ線の信号の位相に対する、前記第6スイッチトランジスタの制御信号の位相差θは、
-π/3≦θ≦0
を満たす、画素回路。 - 請求項6に記載の画素回路であって、
前記初期化期間において、前記データ線の信号の位相に対する、前記第11スイッチトランジスタの制御信号の位相差θは、
-π/3≦θ≦0
を満たす、画素回路。 - 請求項1に記載の画素回路であって、
前記第5スイッチトランジスタはP型薄膜トランジスタであり、
前記第5スイッチトランジスタの制御信号のロウ電位をVgl、前記発光素子のカソード電位をVEEとして、
Vgl≦VEE-6.3V
が成立する、画素回路。 - 請求項4に記載の画素回路であって、
前記第10スイッチトランジスタはP型薄膜トランジスタであり、
前記第10スイッチトランジスタの制御信号のロウ電位をVgl、前記発光素子のカソード電位をVEEとして、
Vgl≦VEE-6.3V
が成立する、画素回路。 - 請求項6に記載の画素回路であって、
前記第15スイッチトランジスタはP型薄膜トランジスタであり、
前記第15スイッチトランジスタの制御信号のロウ電位をVgl、前記発光素子のカソード電位をVEEとして、
Vgl≦VEE-6.3V
が成立する、画素回路。 - 請求項1に記載の画素回路であって、
前記第1、第2、第3及び第5スイッチトランジスタは酸化物半導体N型薄膜トランジスタであり、
前記駆動トランジスタ及び前記第4スイッチトランジスタは、低温ポリシリコンP型薄膜トランジスタである、
画素回路。 - 請求項4に記載の画素回路であって、
前記第6、第8及び第10スイッチトランジスタは酸化物半導体N型薄膜トランジスタであり、
前記駆動トランジスタ並びに前記第12及び第14スイッチトランジスタは、低温ポリシリコンP型薄膜トランジスタである、
画素回路。 - 請求項6に記載の画素回路であって、
前記第11、第13、第14及び第15スイッチトランジスタは酸化物半導体N型薄膜トランジスタであり、
前記駆動トランジスタ及び前記第12スイッチトランジスタは、低温ポリシリコンP型薄膜トランジスタである、
画素回路。 - 請求項1に記載の画素回路であって、
第6スイッチトランジスタをさらに含み、
前記第4スイッチトランジスタは、前記駆動トランジスタと前記発光素子との間に接続され、
前記第6スイッチトランジスタは、前記駆動トランジスタと前記駆動電流を伝送する電源線との間に接続され、
前記初期化期間において、前記第6スイッチトランジスタはOFFであり、
前記閾値補正期間、前記データ書き込み期間及び前記発光期間において、前記第6スイッチトランジスタはONである、
画素回路。
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