JP2023001787A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半導体層内の水素の原子濃度を低くすることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の電極層および複数の絶縁層を含む積層膜と、前記積層膜内を前記第１方向に延びる電荷蓄積層および第１半導体層を含む柱状部とを備える。前記装置はさらに、前記積層膜および前記柱状部上に設けられた第２半導体層とを備え、前記第２半導体層内の少なくとも一部の領域は、１．０×１０２１ｃｍ－３以上の原子濃度のリンと、１．０×１０１９ｃｍ－３以下の原子濃度の水素とを含む。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置の半導体層が水素を含む場合、半導体層内の水素の原子濃度を低くすることが望ましいことが多い。
特開２０１１－１９９２７２号公報
半導体層内の水素の原子濃度を低くすることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１方向に交互に積層された複数の電極層および複数の絶縁層を含む積層膜と、前記積層膜内を前記第１方向に延びる電荷蓄積層および第１半導体層を含む柱状部とを備える。前記装置はさらに、前記積層膜および前記柱状部上に設けられた第２半導体層とを備え、前記第２半導体層内の少なくとも一部の領域は、１．０×１０２１ｃｍ－３以上の原子濃度のリンと、１．０×１０１９ｃｍ－３以下の原子濃度の水素とを含む。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の全体構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/5)である。 第１実施形態の変形例の半導体装置の製造方法を示す断面図である。 第１実施形態の比較例の半導体層３７の性質について説明するための模式図である。 第１実施形態の半導体層３７の性質について説明するための模式図である。 第１実施形態の比較例の半導体層３７の性質について説明するためのグラフである。 第１実施形態の半導体層３７の性質について説明するためのグラフである。 第２実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第２実施形態の半導体層３７の性質について説明するための断面図である。 第３実施形態の半導体装置の製造方法を示す平面図である。 第３実施形態の半導体装置の全体構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１８において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元フラッシュメモリである。
図１の半導体装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を含む回路領域１と、メモリセルアレイを含むアレイ領域２とを備えている。メモリセルアレイは、データを記憶する複数のメモリセルを備え、ＣＭＯＳ回路は、メモリセルアレイの動作を制御する周辺回路を備えている。図１の半導体装置は例えば、後述するように、回路領域１を含む回路ウェハと、アレイ領域２を含むアレイウェハとを貼り合わせることで製造される。符号Ｓは、回路領域１とアレイ領域２との貼合面を示している。
図１は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。例えば、ＣＭＯＳ領域１は、アレイ領域２の－Ｚ方向に図示されているため、アレイ領域２の下に位置している。なお、－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は、第１方向の例である。
図１において、回路領域１は、基板１１と、トランジスタ１２と、層間絶縁膜１３と、複数のコンタクトプラグ１４と、複数の配線を含む配線層１５と、ビアプラグ１６と、金属パッド１７とを備えている。図１は、配線層１５内の複数の配線のうちの３本と、これらの配線下に設けられた３つのコンタクトプラグ１４とを示している。基板１１は、第１基板の例である。金属パッド１７は、第１パッドの例である。
図１において、アレイ領域２は、層間絶縁膜２１と、金属パッド２２と、ビアプラグ２３と、複数の配線を含む配線層２４と、複数のコンタクトプラグ２５と、積層膜２６と、複数の柱状部２７と、ソース層２８と、絶縁膜２９とを備えている。図１は、配線層２４内の複数の配線のうちの１本と、この配線上に設けられた３つのコンタクトプラグ２５および３つの柱状部２７とを示している。金属パッド２２は、第２パッドの例である。
さらに、積層膜２６は、複数の電極層３１と、複数の絶縁層３２とを含んでいる。各柱状部２７は、メモリ絶縁膜３３と、チャネル半導体層３４と、コア絶縁膜３５と、コア半導体層３６とを含んでいる。ソース層２８は、半導体層３７と、金属層３８とを含んでいる。チャネル半導体層３４は、第１半導体層の例である。半導体層３７は、第２半導体層の例である。
以下、図１を参照して、本実施形態の半導体装置の構造を説明する。
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。トランジスタ１２は、基板１１上に設けられており、ゲート絶縁膜１２ａおよびゲート電極１２ｂを含んでいる。トランジスタ１２は例えば、上述のＣＭＯＳ回路を構成している。層間絶縁膜１３は、基板１１上に、トランジスタ１２を覆うように形成されている。層間絶縁膜１３は例えば、ＳｉＯ２膜（シリコン酸化膜）、または、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
コンタクトプラグ１４、配線層１５、ビアプラグ１６、および金属パッド１７は、層間絶縁膜１３内に形成されている。具体的には、コンタクトプラグ１４は、基板１１上や、トランジスタ１２のゲート電極１２ｂ上に配置されている。図１では、基板１１上のコンタクトプラグ１４が、トランジスタ１２のソース領域およびドレイン領域（不図示）上に設けられている。配線層１５は、コンタクトプラグ１４上に配置されている。ビアプラグ１６は、配線層１５上に配置されている。金属パッド１７は、基板１１の上方において、ビアプラグ１６上に配置されている。金属パッド１７は、例えばＣｕ（銅）層である。
層間絶縁膜２１は、層間絶縁膜１３上に形成されている。層間絶縁膜２１は例えば、ＳｉＯ２膜、または、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
金属パッド２２、ビアプラグ２３、配線層２４、およびコンタクトプラグ２５は、層間絶縁膜２１内に形成されている。具体的には、金属パッド２２は、基板１１の上方において、金属パッド１７上に配置されている。金属パッド２２は、例えばＣｕ層である。ビアプラグ２３は、金属パッド２２上に配置されている。配線層２４は、ビアプラグ２３上に配置されている。図１は、配線層２４内の複数の配線のうちの１本を示しており、この配線は例えばビット線として機能する。コンタクトプラグ２５は、配線層２４上に配置されている。
積層膜２６は、層間絶縁膜２１上に設けられており、Ｚ方向に交互に積層された複数の電極層３１および複数の絶縁層３２を含んでいる。電極層３１は例えば、Ｗ（タングステン）層を含む金属層であり、ワード線として機能する。絶縁層３２は例えば、ＳｉＯ２膜である。本実施形態では、上記複数の電極層３１同士は同じ厚さを有しており、上記複数の絶縁層３２同士も同じ厚さを有している。ただし、これらの絶縁層３２のうちの最上位の絶縁層３２の厚さは、他の絶縁層３２の厚さより厚くしてもよい。
各柱状部２７は、積層膜２６内に設けられており、メモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６を含んでいる。メモリ絶縁膜３３は、積層膜２６の側面に形成されており、Ｚ方向に延びる管状の形状を有している。チャネル半導体層３４は、メモリ絶縁膜３３の側面に形成されており、Ｚ方向に延びる管状の形状を有している。コア絶縁膜３５とコア半導体層３６は、チャネル半導体層３４の側面に形成されており、Ｚ方向に延びる棒状の形状を有している。具体的には、コア半導体層３６がコンタクトプラグ２５上に配置されており、コア絶縁膜３５がコア半導体層３６上に配置されている。
メモリ絶縁膜３３は、後述するように、例えばブロック絶縁膜、電荷蓄積層、およびトンネル絶縁膜を順に含んでいる。ブロック絶縁膜は、例えばＳｉＯ２膜である。電荷蓄積層は、例えばＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜は、例えばＳｉＯ２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層３４は例えば、ポリシリコン層などの多結晶半導体層である。コア絶縁膜３５は、例えばＳｉＯ２膜である。コア半導体層３６は例えば、ポリシリコン層などの多結晶半導体層である。上述のメモリセルアレイ内の各メモリセルは、チャネル半導体層３４、電荷蓄積層、電極層３１などにより構成されている。
各柱状部２７内のチャネル半導体層３４は、金属パッド２２より高い位置に設けられているが、コア半導体層３６、コンタクトプラグ２５、配線層２４、およびビアプラグ２３を介して金属パッド２２に電気的に接続されている。よって、アレイ領域２内のメモリセルアレイは、金属パッド２２や金属パッド１７を介して、回路領域１内の周辺回路と電気的に接続されている。これにより、メモリセルアレイの動作を周辺回路により制御することが可能となる。
ソース層２８は、積層膜２６および柱状部２７上に順に形成された半導体層３７および金属層３８を含んでおり、ソース線として機能する。本実施形態では、各柱状部２７のチャネル半導体層３４がメモリ絶縁膜３３から露出しており、半導体層３７がチャネル半導体層３４上に直接形成されている。さらには、金属層３８が半導体層３７上に直接形成されている。よって、ソース層２８が、各柱状部２７のチャネル半導体層３４に電気的に接続されている。半導体層３７は例えば、ポリシリコン層などの多結晶半導体層である。金属層３８は例えば、Ｗ層、Ｃｕ層、またはＡｌ（アルミニウム）層を含んでいる。
絶縁膜２９は、ソース層２８上に形成されている。絶縁膜２９は例えば、ＳｉＯ２膜である。
ここで、本実施形態の半導体装置に含まれる不純物原子について説明する。
本実施形態の半導体層３７は、不純物原子として、Ｐ（リン）原子とＨ（水素）原子とを含んでいる。本実施形態では、半導体層３７内のＰ原子濃度が１．０×１０２１ｃｍ－３以上となっており、半導体層３７内のＨ原子濃度が１．０×１０１９ｃｍ－３以下となっている。このように、本実施形態の半導体層３７が不純物原子を含んでいる理由については後述する。
また、Ｐ原子濃度が１．０×１０２１ｃｍ－３以上であり、Ｈ原子濃度が１．０×１０１９ｃｍ－３以下であるという条件は、半導体層３７内の全領域で成立していてもよいし、半導体層３７内の一部の領域のみで成立していてもよい。後者の場合、半導体層３７は、ポリシリコン層などの多結晶半導体層からなる多結晶領域と、アモルファスシリコン層などのアモルファス半導体層からなるアモルファス領域とを含んでいてもよく、上記の条件は、半導体層３７内の多結晶領域のみで成立していてもよい。一方、アモルファス領域内のＨ原子濃度は、１．０×１０１９ｃｍ－３より高くてもよい。このような濃度分布のさらなる詳細については後述する。
なお、１．０×１０２１ｃｍ－３というＰ原子濃度は、１ｃｍ３あたりのＰ原子の個数が、１．０×１０２１ａｔｏｍｓであることを表す。同様に、１．０×１０１９ｃｍ－３というＨ原子濃度は、１ｃｍ３あたりのＨ原子の個数が、１．０×１０１９ａｔｏｍｓであることを表す。
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。
図２は、積層膜２６内に含まれる３つの電極層３１および３つの絶縁層３２と、積層膜２６内に設けられた１つの柱状部２７とを示している。この柱状部２７内のメモリ絶縁膜３３は、上述のように、積層膜２６の側面に順に形成されたブロック絶縁膜３３ａ、電荷蓄積層３３ｂ、およびトンネル絶縁膜３３ｃを含んでいる。ブロック絶縁膜３３ａは、例えばＳｉＯ２膜である。電荷蓄積層３３ｂは、例えばＳｉＮ膜である。トンネル絶縁膜３３ｃは、例えばＳｉＯ２膜またはＳｉＯＮ膜である。
一方、各電極層３１は、バリアメタル層３１ａと、電極材層３１ｂとを含んでいる。バリアメタル層３１ａは、例えばＴｉＮ膜（チタン窒化膜）である。電極材層３１ｂは、例えばＷ層である。本実施形態の各電極層３１は、図２に示すように、ブロック絶縁膜３９を介して、上部の絶縁層３２の下面、下部の絶縁層３２の上面、およびブロック絶縁膜３３ａの側面に形成されている。ブロック絶縁膜３９は例えば、Ａｌ２Ｏ３膜（アルミニウム酸化膜）であり、ブロック絶縁膜３３ａと共に各メモリセルのブロック絶縁膜として機能する。このように、本実施形態の積層膜２６は、電極層３１および絶縁層３２に加えてブロック絶縁膜３９を含んでいる。ブロック絶縁膜３９、バリアメタル層３１ａ、および電極材層３１ｂは、上部の絶縁層３２の下面、下部の絶縁層３２の上面、およびブロック絶縁膜３３ａの側面に順に形成されている。
図３は、第１実施形態の半導体装置の全体構造を示す断面図である。
回路領域１は、図３に示すように、基板１１と、複数のトランジスタ１２と、層間絶縁膜１３と、複数のコンタクトプラグ１４と、複数の配線を含む配線層１５と、複数のビアプラグ１６と、複数の金属パッド１７とを備えている。回路領域１内のこれらの構成要素の詳細は、図１を参照して説明した通りである。
回路領域１はさらに、図３に示すように、複数の配線を含む配線層１５’と、複数の配線を含む配線層１５”とを備えている。図３では、配線層１５上に配線層１５’が設けられ、配線層１５’上に配線層１５”が設けられ、配線層１５”上にビアプラグ１６が設けられている。回路領域１は、図３では３つの配線層１５、１５’、１５”を備えているが、回路領域１内の配線層の数は、３つ以外でもよい。
アレイ領域２は、図３に示すように、層間絶縁膜２１と、複数の金属パッド２２と、複数のビアプラグ２３と、複数の配線を含む配線層２４と、コンタクトプラグ２５と、積層膜２６と、複数の柱状部２７と、ソース層２８と、絶縁膜２９とを備えている。図３は、上記複数のコンタクトプラグ２５のうちの１つのコンタクトプラグ２５を示している。積層膜２６は、複数の電極層３１および複数の絶縁層３２を含んでいる。各柱状部２７は、不図示のメモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６を含んでいる（図１を参照）。ソース層２８は、半導体層３７および金属層３８を含んでいる。アレイ領域２内のこれらの構成要素の詳細は、図１を参照して説明した通りである。
アレイ領域２はさらに、図３に示すように、複数の配線を含む配線層２４’を備えている。図３では、ビアプラグ２３上に配線層２４’が設けられ、配線層２４’上に配線層２４が設けられている。アレイ領域２は、図３では２つの配線層２４、２４’を備えているが、アレイ領域２内の配線層の数は、２つ以外でもよい。
アレイ領域２はさらに、層間絶縁膜２１内で絶縁膜２９下に設けられたメモリセルアレイ４１を備えている。メモリセルアレイ４１は、積層膜２６、柱状部２７、ソース層２８などを含んでいる。積層膜２６内の各電極層３１は、ワード線ＷＬとして機能し、ソース層２８は、ソース線ＳＬとして機能する。
メモリセルアレイ４１は、階段構造部４２を含んでいる。各ワード線ＷＬは、コンタクトプラグ４３を介してワード配線層４４と電気的に接続されている。一方、各柱状部２７は、コンタクトプラグ２５を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。本実施形態のワード配線層４４とビット線ＢＬは、配線層２４内に含まれている。
アレイ領域２はさらに、配線層２４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５および絶縁膜２９上に設けられた金属パッド４６と、金属パッド４６および絶縁膜２９上に設けられたパッシベーション膜４７とを備えている。
金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、ＳｉＯ２膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に電気的に接続可能である。
図４～図８は、第１実施形態の半導体装置の製造方法を示す断面図である。
図４(ａ)は、アレイ領域２を製造するためのアレイウェハＷ２を示している。アレイ領域２を製造する際にはまず、基板５１上に絶縁膜５２を形成し、絶縁膜５２上に複数の犠牲層３１’と複数の絶縁層３２とを交互に形成する（図４(ａ)）。その結果、絶縁膜５２上に積層膜２６’が形成される。積層膜２６’は、Ｚ方向に交互に積層された複数の犠牲層３１’と複数の絶縁層３２とを含んでいる。基板５１は例えば、Ｓｉ基板などの半導体基板である。基板５１は、第２基板の例である。絶縁膜５２は例えば、ＳｉＮ膜である。犠牲層３１’は例えば、ＳｉＮ膜である。
次に、積層膜２６’および絶縁膜５２を貫通する複数のメモリホールＨ１を形成し、各メモリホールＨ１内にメモリ絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５を順に形成する（図４(ａ)）。その結果、これらのメモリホールＨ１内に、Ｚ方向に延びる複数の柱状部２７が形成される。メモリ絶縁膜３３は、各メモリホールＨ１内にブロック絶縁膜３３ａ、電荷蓄積層３３ｂ、およびトンネル絶縁膜３３ｃを順に形成することで形成される（図２参照）。
次に、積層膜２６’および柱状部２７上に絶縁膜５３を形成する（図４(ａ)）。絶縁膜５３は、例えばＳｉＯ２膜である。
次に、絶縁膜５３および積層膜２６’を貫通するスリット（図示せず）を形成し、スリットを用いたウェットエッチングにより犠牲層３１’を除去する（図４(ｂ)）。その結果、積層膜２６’内の絶縁層３２間に複数の空洞Ｈ２が形成される。
次に、スリットからこれらの空洞Ｈ２内に複数の電極層３１を形成する（図５(ａ)）。その結果、Ｚ方向に交互に積層された複数の電極層３１と複数の絶縁層３２とを含む積層膜２６が、絶縁膜５２と絶縁膜５３との間に形成される。さらに、基板５１の上方に、上記複数の柱状部２７が積層膜２６を貫通する構造が形成される。なお、各空洞Ｈ２内に電極層３１を形成する際には、各空洞Ｈ２内にブロック絶縁膜３９、バリアメタル層３１ａ、および電極材層３１ｂが順に形成される（図２参照）。
次に、絶縁膜５３を除去し、各柱状部２７内のコア絶縁膜３５の一部を除去し、コア絶縁膜３５の一部が除去された領域にコア半導体層３６を埋め込む（図５(ｂ)）。その結果、各柱状部２７は、メモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６を含む構造に加工される。
次に、積層膜２６および柱状部２７上に層間絶縁膜２１、金属パッド２２、ビアプラグ２３、配線層２４、および複数のコンタクトプラグ２５を形成する（図５(ｂ)）。この際、これらのコンタクトプラグ２５は、それぞれ対応する柱状部２７のコア半導体層３６上に形成され、配線層２４、ビアプラグ２３、および金属パッド２２は、これらのコンタクトプラグ２５上に順に形成される。
図６(ａ)は、回路領域１を製造するための回路ウェハＷ１を示している。図６(ａ)に示す回路ウェハＷ１は、基板１１上にトランジスタ１２、層間絶縁膜１３、複数のコンタクトプラグ１４、配線層１５、ビアプラグ１６、および金属パッド１７を形成することで製造される（図１参照）。この際、トランジスタ１２は基板１上に形成され、これらのコンタクトプラグ１４は、基板１上やトランジスタ１２上に形成される。さらに、配線層１５、ビアプラグ１６、および金属パッド１７は、これらのコンタクトプラグ１４上に順に形成される。基板１１は、第１基板の例である。
次に、アレイウェハＷ２の向きを反転させ、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる（図６(ａ)）。その結果、層間絶縁膜１３と層間絶縁膜２１が接着される。次に、回路ウェハＷ１とアレイウェハＷ２とをアニールする（図６(ａ)）。その結果、金属パッド１７と金属パッド２２が接合される。このようにして、基板５１上の金属パッド２２が基板１１上の金属パッド１７に貼り合わされ、基板５１上の層間絶縁膜２１が基板１１上の層間絶縁膜１３に貼り合わされ、基板５１が基板１１の上方に積層される。
次に、基板５１を除去する（図６(ｂ)）。その結果、絶縁膜５２や各柱状部２７が、基板１１の上方に露出する。基板５１は、例えばＣＭＰ（Chemical Mechanical Polishing）により除去される。図６(ｂ)の工程では、基板５１をＣＭＰにより除去するだけでなく、基板１１をＣＭＰにより薄膜化してもよい。
次に、絶縁膜５２や、各柱状部２７のメモリ絶縁膜３３の一部を、エッチングにより除去する（図７(ａ)）。メモリ絶縁膜３３の除去される部分は、例えば積層膜２６から露出している部分である。その結果、各柱状部２７のチャネル半導体層３４の一部が、積層膜２６より高い位置において、メモリ絶縁膜３３から露出する。
次に、積層膜２６および柱状部２７上に、ソース層２８の半導体層３７を形成する（図７(ｂ)）。その結果、半導体層３７が各柱状部２７のチャネル半導体層３４上に形成されるため、半導体層３７が各柱状部２７のチャネル半導体層３４に電気的に接続される。
図７(ｂ)の工程では、半導体層３７が、アモルファス半導体層として形成される。このアモルファス半導体層は、例えばａ－Ｓｉ（アモルファスシリコン）層である。本実施形態では、ａ－Ｓｉ層としての半導体層３７を例えば、Ｓｉ（シリコン）元素とＨ（水素）元素とを含むソースガスを用いて形成する。そのため、図７(ｂ)の工程で形成される半導体層３７は、不純物原子としてＨ原子を含んでいる。このＨ原子は、半導体層３７から脱離させることが望ましい。
そこで、本実施形態の半導体層３７は、図７(ｂ)の工程にて、Ｈ原子に加えてＰ原子を含むアモルファス半導体層（例えばａ－Ｓｉ層）として形成される。これにより、後述するように、半導体層３７からのＨ原子の脱離を促進することが可能となる。本実施形態では、このような半導体層３７を例えば、Ｓｉ元素とＨ元素とを含むソースガスと、Ｐ元素とＨ元素とを含むソースガスとを用いて形成する。これらのソースガスの例は、ＳｉＨ４ガスとＰＨ３ガスである。図７(ｂ)の工程では、半導体層３７が例えば４００℃以下で形成される。これにより、半導体層３７を形成する際の熱が金属パッド１７、２２に悪影響を及ぼすことを抑制することが可能となる。
図７(ｂ)の工程が終了した段階で、半導体層３７内のＨ原子濃度は、例えば１．０×１０１９ｃｍ－３より高くなっている。この段階でのＨ原子濃度の具体例は、１．０×１０１９ｃｍ－３より高く、かつ１．０×１０２０ｃｍ－３以下である。この場合、半導体層３７からＨ原子を脱離させて、半導体層３７内のＨ原子濃度を低減させることが望ましい。
また、図７(ｂ)の工程が終了した段階で、半導体層３７内のＰ原子濃度は、例えば１．０×１０２１ｃｍ－３より低くなっている。この段階でのＰ原子濃度の具体例は、１．０×１０２１ｃｍ－３より低く、かつ１．０×１０１９ｃｍ－３以上である。この場合、半導体層３７からのＨ原子の脱離を十分に促進するには、半導体層３７内のＰ原子濃度をより高くすることが望ましい。そこで、本実施形態では、後述する工程で半導体層３７内にさらにＰ原子を注入する。
図７(ｂ)の工程では、半導体層３７内のＰ原子濃度およびＨ原子濃度を、例えばＳｉＨ４ガスとＰＨ３ガスとの流量比を調整することで制御可能である。本実施形態では、ＳｉＨ４ガスの流量に対するＰＨ３ガスの流量の比を、例えば０．０３以上かつ０．３５以下に調整する（０．０３≦ＰＨ３／ＳｉＨ４≦０．３５）。これにより、上述の具体例のＰ原子濃度およびＨ原子濃度を実現することが可能となる。ＳｉＨ４ガスの流量は、例えば３６０ｓｃｃｍである。ＰＨ３ガスの流量は、例えば９～１２６ｓｃｃｍである。
次に、Ｐ（リン）イオンを用いて、半導体層３７へのイオン注入を行う（図８(ａ)）。その結果、半導体層３７内に不純物原子としてＰ原子がさらに注入される。このイオン注入は例えば、半導体層３７内のＰ原子濃度が１．０×１０２１ｃｍ－３以上になるように行われる。これにより、後述する工程で半導体層３７からのＨ原子の脱離を十分に促進することが可能となる。なお、図８(ａ)の工程では、半導体層３７内のＰ原子濃度を、例えばイオン注入の継続時間、パワー、焦点距離、流量などを調整することで制御可能である。
次に、半導体層３７をアニールする（図８(ｂ)）。このアニールは例えば、レーザーアニールである。その結果、半導体層３７が結晶化されて、アモルファス半導体層から多結晶半導体層に変化する。結晶化された半導体層３７は、例えばポリシリコン層である。このアニールの際には、半導体層３７内の少なくとも一部のＨ原子が半導体層３７から脱離して、半導体層３７内のＨ原子の濃度が低下する。このアニールは例えば、半導体層３７内のＨ原子濃度が１．０×１０１９ｃｍ－３以下になるように行われる。本実施形態によれば、高濃度のＰ原子により半導体層３７からのＨ原子の脱離を十分に促進することで、Ｈ原子濃度をこのように低濃度にすることが可能となる。
このように、本実施形態では、半導体層３７から不純物原子であるＨ原子を脱離させるために、半導体層３７内に別の不純物原子であるＰ原子を導入する。Ｐ原子は、図７(ｂ)の工程で半導体層３７を形成する際と、図８(ａ)の工程で半導体層３７内にＰイオンを注入する際に、半導体層３７内に導入される。本実施形態では、このＰ原子が、最終的な半導体層３７内、すなわち、製造後の（完成品の）半導体装置の半導体層３７内に残存することになる。製造後の半導体装置では、半導体層３７内のＰ原子濃度が例えば１．０×１０２１ｃｍ－３以上となり、半導体層３７内のＨ原子濃度が例えば１．０×１０１９ｃｍ－３以下となる。本実施形態の半導体層３７のさらなる詳細については、後述する。
次に、半導体層３７上にソース層２８の金属層３８を形成し、金属層３８上に絶縁膜２９を形成する（図８(ｂ)）。
その後、回路ウェハＷ１およびアレイウェハＷ２が複数のチップに切断される。これらのチップは、各チップが回路領域１とアレイ領域２とを含むように切断される。このようにして、図１の半導体装置が製造される。
図９は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
図９(ａ)および図９(ｂ)の工程はそれぞれ、図８(ａ)および図８(ｂ)の工程に対応している。上述の図７(ｂ)に示す半導体層３７は、柱状部２７の突出部に起因して、凹凸のある上面を有するように形成されてもよい。図９(ａ)は、このようにして形成された半導体層３７を示している。この場合には、この半導体層３７に対してイオン注入が行われ（図９(ａ)）、さらにこの半導体層３７に対してアニールが行われる（図９(ｂ)）。その後、半導体層３７上に金属層３８が形成され、金属層３８上に絶縁膜２９が形成され、絶縁膜２９の上面がＣＭＰにより平坦化される。なお、このＣＭＰは省略してもよい。
以下、図１０～図１３を参照し、第１実施形態の半導体層３７と、その比較例の半導体層３７とを比較する。
図１０は、第１実施形態の比較例の半導体層３７の性質について説明するための模式図である。
図１０(ａ)は、本比較例の半導体層３７に含まれるＳｉ原子、Ｐ原子、およびＨ原子を示している。本比較例では、図７(ｂ)の工程により半導体層３７を形成するが、図８(ａ)に示すＰイオン注入を半導体層３７に対して行わない。よって、本比較例の半導体層３７は、図８(ｂ)におけるアニール前において、１．０×１０２１ｃｍ－３よりも低い濃度のＰ原子と、１．０×１０１９ｃｍ－３よりも高い濃度のＨ原子とを含んでいる。図１０(ａ)では、Ｓｉ原子が結晶格子を形成しており、Ｐ原子やＨ原子が、この結晶格子に入り込んでＳｉ原子と結合されている。
図１０(ｂ)は、図８(ｂ)におけるアニール中の本比較例の半導体層３７を示す。このアニールにより、Ｓｉ原子、Ｐ原子、およびＨ原子の間の結合が切断される。その結果、半導体層３７内の一部のＨ原子が、アニール中やアニール後に半導体層３７から脱離し、半導体層３７からＨ２分子として放出される。これにより、半導体層３７内のＨ原子濃度が低下する。
図１０(ｃ)は、図８(ｂ)におけるアニール後の本比較例の半導体層３７を示す。本比較例の半導体層３７は、アニールされて冷却されることで、アモルファス半導体層から多結晶半導体層へと変化する。半導体層３７から脱離しなかったＨ原子は、半導体層３７内のＳｉ原子と再結合するか、半導体層３７内でＨ２分子となる。後者のＨ原子（Ｈ２分子）は、半導体層３７内にボイドを形成するおそれがある。このようなボイドは、半導体層３７の断線や高抵抗化を招くため好ましくない。
ここで、本比較例の半導体層３７内のＰ原子について説明する。
図１０(ａ)に示すように、Ｐ原子は、Ｈ原子と同様にＳｉ原子と結合する。そのため、半導体層３７を形成する際に、半導体層３７内のＰ原子濃度が高くなると半導体層３７内のＨ原子濃度が低くなりやすい。理由は、Ｐ原子がＳｉ原子と結合すると、Ｈ原子と結合可能なＳｉ原子の数が減り、Ｈ原子がＳｉ原子と結合しにくくなるからである。本比較例の半導体層３７は、Ｐ原子を含んでいるものの、１．０×１０２１ｃｍ－３未満という低いＰ原子濃度を有している。そのため、本比較例の半導体層３７は、アニール前に１．０×１０１９ｃｍ－３超という高いＨ原子濃度を有している。その結果、本比較例の半導体層３７内のＨ原子濃度は、アニール後にも高くなってしまう。
本比較例の半導体層３７内のＰ原子濃度は、図７(ｂ)の工程により半導体層３７を形成する際に、ＰＨ３ガスの流量を大きくすることで高くすることが可能である。しかしながら、ＰＨ３ガス中のＰ原子は、ＰＨイオンの形で半導体層３７内に入る。そのため、この方法で半導体層３７内のＰ原子濃度を高くすると、半導体層３７内のＨ原子濃度も高くなってしまう。そのため、本比較例では、半導体層３７内のＰ原子濃度を１．０×１０２１ｃｍ－３よりも低く設定している。
図１１は、第１実施形態の半導体層３７の性質について説明するための模式図である。
図１１(ａ)は、本実施形態の半導体層３７に含まれるＳｉ原子、Ｐ原子、およびＨ原子を示している。本実施形態では、図７(ｂ)の工程により半導体層３７を形成し、さらに図８(ａ)に示すＰイオン注入を半導体層３７に対して行う。よって、本実施形態の半導体層３７は、図８(ｂ)におけるアニール前において、１．０×１０２１ｃｍ－３以上の濃度のＰ原子と、１．０×１０１９ｃｍ－３よりも高い濃度のＨ原子とを含んでいる。図１１(ａ)は、図７(ｂ)の工程により導入されたＰ原子と、図８(ａ)の工程により導入されたＰ原子とを区別して示している。図１１(ａ)では、前者のＰ原子やＨ原子が、Ｓｉ原子と結合されて結晶格子に入り込んでおり、後者のＰ原子が、Ｓｉ原子と結合されずに結晶格子に入り込んでいる。
図１１(ｂ)は、図８(ｂ)におけるアニール中の本実施形態の半導体層３７を示す。このアニールにより、Ｓｉ原子、Ｐ原子、およびＨ原子の間の結合が切断される。その結果、半導体層３７内の一部のＨ原子が、アニール中やアニール後に半導体層３７から脱離し、半導体層３７からＨ２分子として放出される。これにより、半導体層３７内のＨ原子濃度が低下する。
図１１(ｃ)は、図８(ｂ)におけるアニール後の本実施形態の半導体層３７を示す。本実施形態の半導体層３７は、アニールされて冷却されることで、アモルファス半導体層から多結晶半導体層へと変化する。半導体層３７から脱離しなかったＨ原子は、半導体層３７内のＳｉ原子と再結合するか、半導体層３７内でＨ２分子となる。後者のＨ原子（Ｈ２分子）は、半導体層３７内にボイドを形成するおそれがある。このようなボイドは、半導体層３７の断線や高抵抗化を招くため好ましくない。なお、図１１(ｃ)では、Ｐイオン注入により導入されたＰ原子も、半導体層３７内のＳｉ原子と結合している。
ここで、本実施形態の半導体層３７内のＰ原子について説明する。
本実施形態の半導体層３７は、アニール前に１．０×１０２１ｃｍ－３以上という高いＰ原子濃度を有している。本実施形態では、このような高いＰ原子濃度を、図７(ｂ)の工程におけるＰ原子導入だけでなく、図７(ｂ)および図８(ａ)の工程におけるＰ原子導入により実現している。これにより、アニール前のＨ原子濃度を比較例の場合と同程度に制限しつつ、アニール前のＰ原子濃度を高くすることが可能となる。
本実施形態の半導体層３７のアニール後には、Ｓｉ原子が、図７(ｂ)の工程により導入されたＰ原子だけでなく、図８(ａ)の工程により導入されたＰ原子とも結合する。その結果、Ｈ原子が半導体層３７から脱離しやすくなり、半導体層３７内のＨ原子濃度が大きく低下する。これにより、半導体層３７内のＨ原子濃度を、１．０×１０１９ｃｍ－３以下という低濃度にすることが可能となり、半導体層３７内でのボイドの発生を抑制することが可能となる。
図１２は、第１実施形態の比較例の半導体層３７の性質について説明するためのグラフである。
図１２(ａ)は、本比較例の半導体層３７内の個々の箇所のＨ濃度を示している。図１２(ａ)の横軸は、半導体層３７内の各箇所の深さ、すなわち、半導体層３７の上面から半導体層３７内の各箇所までのＺ方向の距離を示す。図１２(ａ)の縦軸は、半導体層３７内の各箇所のＨ原子濃度を示す。よって、図１２(ａ)は、本比較例の半導体層３７内のＨ原子の濃度プロファイルを示している。
図１２(ａ)において、曲線Ａ１は、図７(ｂ)の工程で半導体層３７を形成した際のＨ原子濃度を示し、曲線Ａ２は、図８(ｂ)において半導体層３７をアニールした後のＨ原子濃度を示している。曲線Ａ２によれば、半導体層３７内のＨ原子濃度が、深さ１００ｎｍ付近で高くなっている。これは、半導体層３７内の深さ１００ｎｍ付近で、ボイドが発生したためと考えられる。
図１２(ｂ)は、本比較例の半導体層３７内の個々の箇所のＰ濃度を示している。図１２(ｂ)は、図１２(ａ)と同様に、本比較例の半導体層３７内のＰ原子の濃度プロファイルを示している。
図１２(ｂ)において、曲線Ｂ１は、図７(ｂ)の工程で半導体層３７を形成した際のＰ原子濃度を示し、曲線Ｂ２は、図８(ｂ)において半導体層３７をアニールした後のＰ原子濃度を示している。本比較例の半導体層３７内のＰ原子濃度は、いずれの深さでも１．０×１０２１ｃｍ－３より低くなっている。
図１３は、第１実施形態の半導体層３７の性質について説明するためのグラフである。
図１３(ａ)は、本実施形態の半導体層３７内の個々の箇所のＨ濃度を示している。図１３(ａ)は、図１２(ａ)および図１２(ｂ)と同様に、本実施形態の半導体層３７内のＨ原子の濃度プロファイルを示している。
図１３(ａ)において、曲線Ｃ１は、図７(ｂ)の工程で半導体層３７を形成した際のＨ原子濃度を示し、曲線Ｃ２は、図８(ｂ)において半導体層３７をアニールした後のＨ原子濃度を示している。曲線Ｃ２に示すＨ原子濃度は、おおむねいずれの深さでも曲線Ｃ１に示すＨ原子濃度より低くなっている。これは、図８(ａ)に示すＰイオン注入を半導体層３７に対して行ったためと考えられる。
図１３(ｂ)は、本実施形態の半導体層３７内の個々の箇所のＰ濃度を示している。図１３(ｂ)は、図１２(ａ)～図１３(ａ)と同様に、本比較例の半導体層３７内のＰ原子の濃度プロファイルを示している。
図１３(ｂ)において、曲線Ｄ１は、図７(ｂ)の工程で半導体層３７を形成した際のＰ原子濃度を示し、曲線Ｄ２は、図８(ｂ)において半導体層３７をアニールした後のＰ原子濃度を示している。本比較例の半導体層３７内のＰ原子濃度は、１２０ｎｍ以内のおおむねいずれの深さでも１．０×１０２１ｃｍ－３以上となっている。
以上のように、本実施形態では、Ｐ原子およびＨ原子を含む半導体層３７を形成し、その後にさらに半導体層３７内にＰ原子を注入する。よって、本実施形態によれば、その後のアニールにより、半導体層３７内のＨ原子濃度を十分に低減することが可能となる。本実施形態によれば、１．０×１０２１ｃｍ－３以上の原子濃度のＰ原子と、１．０×１０１９ｃｍ－３以下の原子濃度のＨ原子とを含む半導体層３７を形成することが可能となる。さらに、本実施形態によれば、Ｈ原子の脱離をＰ原子の導入により実現することで、半導体層３７をｎ型半導体層とすることが可能となる。
（第２実施形態）
図１４および図１５は、第２実施形態の半導体装置の製造方法を示す断面図である。
図１４(ａ)は、図８(ａ)と同様に、半導体層３７へのＰイオン注入を示している。本実施形態の半導体装置の製造方法は、図４(ａ)の工程から図８(ａ)の工程まで、第１実施形態の半導体装置の製造方法と同様に行われる。図１４(ａ)に示す半導体層３７は例えば、１．０×１０２１ｃｍ－３以上の濃度のＰ原子と、１．０×１０１９ｃｍ－３より高い濃度のＨ原子とを含んでいる。
次に、半導体層３７上に下部膜６１ａを形成し、下部膜６１ａ上に上部膜６１ｂを形成する（図１４(ｂ)）。その結果、下部膜６１ａと上部膜６１ｂとを含むキャップ層６１が、半導体層３７上に形成される。下部膜６１ａは、例えばＳｉＯ２膜である。上部膜６１ｂは、例えばＳｉＮ膜である。キャップ層６１は、第１層の例である。下部膜６１ａおよび上部膜６１ｂはそれぞれ、第１膜および第２膜の例である。
次に、半導体層３７をアニールする（図１４(ｂ)）。このアニールは、図８(ｂ)におけるアニールと同様に行われる。その結果、半導体層３７が結晶化されて、アモルファス半導体層から多結晶半導体層に変化する。このアニールの際には、半導体層３７内の少なくとも一部のＨ原子が半導体層３７から脱離して、半導体層３７内のＨ原子の濃度が低下する。このアニールは例えば、半導体層３７内のＨ原子濃度が１．０×１０１９ｃｍ－３以下になるように行われる。本実施形態によれば、高濃度のＰ原子により半導体層３７からのＨ原子の脱離を十分に促進することで、Ｈ原子濃度をこのように低濃度にすることが可能となる。
次に、半導体層３７の上面からキャップ層６１を除去する（図１５(ａ)）。次に、半導体層３７上にソース層２８の金属層３８を形成し、金属層３８上に絶縁膜２９を形成する（図１５(ｂ)）。
その後、回路ウェハＷ１およびアレイウェハＷ２が複数のチップに切断される。これらのチップは、各チップが回路領域１とアレイ領域２とを含むように切断される。このようにして、図１の半導体装置が製造される。
図１６は、第２実施形態の半導体層３７の性質について説明するための断面図である。
図１６(ａ)は、本実施形態の比較例として、半導体層３７上にキャップ層６１が設けられていない状態で、図１４(ｂ)におけるアニールを行う様子を示している。このアニールでは、半導体層３７が溶解することになる。そのため、半導体層３７が冷却された後に、半導体層３７の上面に凹凸が発生するおそれがある。理由は、半導体層３７の上面がキャップ層６１により押さえられていないためである。また、半導体層３７の上面がキャップ層６１により押さえられていないため、図１６(ａ)に示すように、半導体層３７内のＨ２ガスの気泡６２がボイド６３になりやすい。
図１６(ｂ)は、本実施形態のように、半導体層３７上にキャップ層６１が設けられている状態で、図１４(ｂ)におけるアニールを行う様子を示している。この場合、半導体層３７の上面がキャップ層６１により押さえられているため、半導体層３７が溶解して冷却されても、半導体層３７の上面での凹凸の発生を抑制することが可能となる。また、気泡６２がボイド６３になろうとしても、ボイド６３の成長がキャップ層６１により阻害されるため、ボイド６３の発生を抑制することが可能となる。
なお、キャップ層６１は、半導体層３７へのＰイオン注入の前に、半導体層３７上に形成されてもよい。ただし、半導体層３７へのＰイオン注入の後にキャップ層６１を形成することには、Ｐイオンを半導体層３７内に注入しやすいという利点がある。
（第３実施形態）
図１７は、第３実施形態の半導体装置の製造方法を示す平面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、図４(ａ)～図８(ｂ)の工程により製造される。図１７は、図８(ｂ)の工程が終了し、複数のチップに切断される前の回路ウェハＷ１およびアレイウェハＷ２の平面構造を示している。
本実施形態の回路ウェハＷ１およびアレイウェハＷ２は、複数のデバイス領域Ｒ１と、これらのデバイス領域Ｒ１を個々に包囲するダイシング領域Ｒ２とを備えている。各デバイス領域Ｒ１は、上述の切断後に１つの半導体装置（１つのチップ）となる。各デバイス領域Ｒ１は、１つの回路領域１と、１つのアレイ領域２とを含んでいる（図１を参照）。ダイシング領域Ｒ２は、上記の切断時にダイサーが当てられる領域である。ダイシング領域Ｒ２は、スクライブ領域やカーフ領域とも呼ばれる。
各デバイス領域Ｒ１は、複数のメモリ部７１と、複数のカーフカット部７２と、エッジシール部７３とを備えている。各メモリ部７１は、メモリセルアレイ４１やトランジスタ１２を含んでいる（図３を参照）。各カーフカット部７２は、対応するメモリ部７１に隣接して設けられている。エッジシール部７３は、各デバイス領域Ｒ１の４つの辺（エッジ）に沿って設けられており、メモリ部７１およびカーフカット部７２を包囲するリング状の平面形状を有している。エッジシール部７３は例えば、各デバイス領域Ｒ１をシールするためのガードリングを含んでいる。
図１８は、第３実施形態の半導体装置の全体構造を示す断面図である。
図１８は、図１７に示す線Ｌに沿って、製造後の（完成後の）半導体装置の断面を示している。そのため、図１８は、１つのメモリ部７１、１つのカーフカット部７２、および１つのエッジシール部７３の断面を示している。図１８に示すメモリ部７１は、図３に示す構造と同様の構造を有している。
カーフカット部７２は、回路領域１内に設けられた金属部８１と、アレイ領域２内に設けられた金属部８２とを備えている。金属部８１は、基板１１上に設けられ、層間絶縁膜１３を貫通している。金属部８２は、金属部８１上に設けられ、層間絶縁膜２１、ソース層２８、および絶縁膜２９を貫通している。カーフカット部７２はさらに、金属部８２上に設けられ、パッシベーション膜４７により覆われた金属パッド４６を備えている。
エッジシール部７３は、回路領域１内に設けられた金属部８３と、アレイ領域２内に設けられた金属部８４とを備えている。金属部８３は、基板１１上に設けられ、層間絶縁膜１３を貫通している。金属部８４は、金属部８３上に設けられ、層間絶縁膜２１、ソース層２８、および絶縁膜２９を貫通している。エッジシール部７３はさらに、金属部８２上に設けられ、パッシベーション膜４７により覆われた金属パッド４６を備えている。エッジシール部７３内の金属部８３、金属部８４、および金属パッド４６は、例えばガードリングを形成している。
なお、金属部８１、８３は例えば、コンタクトプラグ１４、配線層１５、配線層１５’、配線層１５”、ビアプラグ１６、および金属パッド１７と同じ材料で形成される。また、金属部８２、８４は例えば、金属パッド２２、ビアプラグ２３、配線層２４’、配線層２４、およびビアプラグ４５と同じ材料で形成される。
本実施形態の半導体層３７は、メモリ部７１内に設けられた領域３７ａと、カーフカット部７２内に設けられた領域３７ｂと、エッジシール部７３内に設けられた領域３７ｃとを含んでいる。領域３７ａは、第１領域の例である。領域３７ｂ、３７ｃは、第２領域の例である。
以下、本実施形態の半導体層３７の２つの例について説明する。
第１の例では、領域３７ａ、３７ｂ、３７ｃがいずれも、ポリシリコン層などの多結晶半導体層となっており、かつ、１．０×１０２１ｃｍ－３以上の原子濃度のＰ原子と、１．０×１０１９ｃｍ－３以下の原子濃度のＨ原子とを含んでいる。このような半導体層３７は例えば、図８(ａ)の工程で半導体層３７全体にＰイオンを注入し、図８(ｂ)の工程で半導体層３７全体をアニールすることで形成可能である。第１の例には、イオン注入およびアニールを行う領域と行わない領域とを区別する必要がないなどの利点がある。
第２の例では、領域３７ａが、ポリシリコン層などの多結晶半導体層となっており、かつ、１．０×１０２１ｃｍ－３以上の原子濃度のＰ原子と、１．０×１０１９ｃｍ－３以下の原子濃度のＨ原子とを含んでいる。一方、領域３７ｂ、３７ｃは、アモルファスシリコン層などのアモルファス半導体層となっており、１．０×１０１９ｃｍ－３よりも高い原子濃度のＨ原子を含んでいる。このような半導体層３７は例えば、図８(ａ)の工程で半導体層３７全体または領域３７ａのみにＰイオンを注入し、図８(ｂ)の工程で領域３７ａのみをアニールすることで形成可能である。半導体層３７全体にＰイオンを注入する場合、領域３７ｂ、３７ｃ内のＰ原子濃度は、１．０×１０２１ｃｍ－３以上となる。一方、領域３７ａのみにＰイオンを注入する場合、領域３７ｂ、３７ｃ内のＰ原子濃度は、１．０×１０２１ｃｍ－３より低くなる。第２の例には、イオン注入およびアニールを行う領域を領域３７ａに限定することで、領域３７ｂ、３７ｃに対する無駄なイオン注入およびアニールを回避することが可能となる。
第１および第２の例では、アニールを行う領域内の半導体層３７が、図８(ｂ)の工程でアモルファス半導体層から多結晶半導体層に変化し、アニールを行わない領域内の半導体層３７が、図８(ｂ)の工程でアモルファス半導体層に維持される。第１および第２の例では、アニールを行う領域内には予めＰイオンを注入しておき、アニールを行わない領域内には予めＰイオンを注入してもしなくてもよい。なお、これらの領域は、第１および第２の例と異なる態様で設定してもよい。例えば、半導体層３７内の領域３７ａ、３７ｂのみに対しイオン注入およびアニールを行ってもよい。
図１８は、基板１１の端面Ｅ１と、端面Ｅ１の上方に位置する半導体層３７の側面Ｅ２とを示している。端面Ｅ１や側面Ｅ２は、エッジシール部７３内に設けられており、側面Ｅ２は、領域３７ｃの側面に相当する。端面Ｅ１や側面Ｅ２は、図１７におけるデバイス領域Ｒ１とダイシング領域Ｒ２との境界に位置している。
第１の例では、側面Ｅ２における半導体層３７が、多結晶半導体層となっており、１．０×１０２１ｃｍ－３以上の原子濃度のＰ原子と、１．０×１０１９ｃｍ－３以下の原子濃度のＨ原子とを含んでいる。第２の例では、側面Ｅ２における半導体層３７が、アモルファス半導体層となっており、１．０×１０１９ｃｍ－３よりも高い原子濃度のＨ原子を含んでいる。なお、半導体層３７は、側面Ｅ２の一部において多結晶半導体層となっており、側面Ｅ２の別の一部においてアモルファス半導体層となっていてもよい。
以上のように、本実施形態の半導体層３７は、多結晶半導体層のみを含んでいてもよいし、多結晶半導体層およびアモルファス半導体層を含んでいてもよい。また、本実施形態の半導体層３７は、領域ごとに異なるＰ原子濃度およびＨ原子濃度を有していてもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：回路領域、２：アレイ領域、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１３：層間絶縁膜、１４：コンタクトプラグ、１５：配線層、
１５’：配線層、１５”：配線層、１６：ビアプラグ、１７：金属パッド、
２１：層間絶縁膜、２２：金属パッド、２３：ビアプラグ、２４：配線層、
２４’：配線層、２５：コンタクトプラグ、２６：積層膜、
２６’：積層膜、２７：柱状部、２８：ソース層、２９：絶縁膜、
３１：電極層、３１ａ：バリアメタル層、３１ｂ：電極材層、３１’：犠牲層、
３２：絶縁層、３３：メモリ絶縁膜、３３ａ：ブロック絶縁膜、
３３ｂ：電荷蓄積層、３３ｃ：トンネル絶縁膜、３４：チャネル半導体層、
３５：コア絶縁膜、３６：コア半導体層、３７：半導体層、３７ａ：領域、
３７ｂ：領域、３７ｃ：領域、３８：金属層、３９：ブロック絶縁膜、
４１：メモリセルアレイ、４２：階段構造部、
４３：コンタクトプラグ、４４：ワード配線層、４５：ビアプラグ、
４６：金属パッド、４７：パッシベーション膜、
５１：基板、５２：絶縁膜、５３：絶縁膜、
６１：キャップ層、６１ａ：下部膜、６１ｂ：上部膜、６２：気泡、６３：ボイド、
７１：メモリ部、７２：カーフカット部、７３：エッジシール部、
８１：金属部、８２：金属部、８３：金属部、８４：金属部

Claims (20)

  1. 第１方向に交互に積層された複数の電極層および複数の絶縁層を含む積層膜と、
    前記積層膜内を前記第１方向に延びる電荷蓄積層および第１半導体層を含む柱状部と、
    前記積層膜および前記柱状部上に設けられた第２半導体層とを備え、
    前記第２半導体層内の少なくとも一部の領域は、１．０×１０２１ｃｍ－３以上の原子濃度のリンと、１．０×１０１９ｃｍ－３以下の原子濃度の水素とを含む、半導体装置。
  2. 前記第２半導体層内の前記少なくとも一部の領域は、多結晶半導体層である、請求項１に記載の半導体装置。
  3. 前記第２半導体層は、多結晶半導体層である第１領域と、アモルファス半導体層である第２領域とを含む、請求項１または２に記載の半導体装置。
  4. 前記第１領域内のリンの原子濃度は、１．０×１０２１ｃｍ－３以上であり、前記第１領域内の水素の原子濃度は、１．０×１０１９ｃｍ－３以下である、請求項３に記載の半導体装置。
  5. 前記第２領域内の水素の原子濃度は、１．０×１０１９ｃｍ－３より高い、請求項３または４に記載の半導体装置。
  6. 前記複数の電極層および前記複数の絶縁層は、第１基板上に交互に設けられており、
    前記第２半導体層内の水素の原子濃度は、前記第１基板の端面の上方に位置する前記第２半導体層の側面の少なくとも一部において、１．０×１０１９ｃｍ－３以下である、請求項１に記載の半導体装置。
  7. 前記第２半導体層の側面の前記少なくとも一部は、多結晶半導体層である、請求項６に記載の半導体装置。
  8. 前記複数の電極層および前記複数の絶縁層は、第１基板上に交互に設けられており、
    前記第２半導体層内の水素の原子濃度は、前記第１基板の端面の上方に位置する前記第２半導体層の側面の少なくとも一部において、１．０×１０１９ｃｍ－３より高い、請求項１に記載の半導体装置。
  9. 前記第２半導体層の側面の前記少なくとも一部は、アモルファス半導体層である、請求項８に記載の半導体装置。
  10. 第１基板と、
    前記第１基板の上方に設けられた第１パッドと、
    前記第１パッド上に設けられた第２パッドとをさらに備え、
    前記第１半導体層は、前記第２パッドより高い位置に設けられ、前記第２パッドに電気的に接続されている、請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記複数の電極層は、複数のワード線として機能し、前記第２半導体層は、ソース線として機能する、請求項１から１０のいずれか１項に記載の半導体装置。
  12. 第１方向に交互に積層された複数の電極層および複数の絶縁層を含む積層膜と、前記積層膜内を前記第１方向に延びる電荷蓄積層および第１半導体層を含む柱状部とを形成し、
    前記積層膜および前記柱状部上に、リンおよび水素を含む第２半導体層を形成し、
    前記第２半導体層の形成後に、前記第２半導体層内にリンをさらに注入し、
    前記第２半導体層内へのリンの注入後に、前記第２半導体層のアニールにより前記第２半導体層内の水素の原子濃度を低減させる、
    ことを含む半導体装置の製造方法。
  13. 前記第２半導体層内の少なくとも一部の領域は、前記第２半導体層内へのリンの注入後において、１．０×１０２１ｃｍ－３以上の原子濃度のリンを含む、請求項１２に記載の半導体装置の製造方法。
  14. 前記第２半導体層内の前記少なくとも一部の領域は、前記第２半導体層のアニール後において、１．０×１０１９ｃｍ－３以下の原子濃度の水素を含む、請求項１３に記載の半導体装置の製造方法。
  15. 前記第２半導体層内の前記少なくとも一部の領域は、アモルファス半導体層として形成され、前記第２半導体層のアニールにより結晶化される、請求項１３または１４に記載の半導体装置の製造方法。
  16. 前記第２半導体層のアニールは、前記第２半導体層内の第１領域をアモルファス半導体層から多結晶半導体層へと変化させ、前記第２半導体層内の第２領域をアモルファス半導体層に維持するように行われる、請求項１２から１５のいずれか１項に記載の半導体装置の製造方法。
  17. 前記第２半導体層は、４００℃以下で形成される、請求項１２から１６のいずれか１項に記載の半導体装置の製造方法。
  18. 第１基板上に第１パッドを形成し、
    第２基板上に前記積層膜、前記柱状部、および第２パッドを形成し、
    前記第１パッドと前記第２パッドとを貼り合わせて、前記第１基板の上方に前記第２基板を積層し、
    前記第１基板の上方に前記第２基板を積層した後に、前記第２基板を除去して前記第１半導体層を露出させる、
    ことをさらに含み、
    前記第２半導体層は、前記第１半導体層を露出させた後に、前記積層膜および前記柱状部上に形成される、請求項１２から１７のいずれか１項に記載の半導体装置の製造方法。
  19. 前記第２半導体層のアニールは、前記第２半導体層上に第１層が形成された後に行われる、請求項１２から１８のいずれか１項に記載の半導体装置の製造方法。
  20. 前記第１層は、シリコンと酸素とを含む第１膜と、シリコンと窒素とを含む第２膜とを含む、請求項１９に記載の半導体装置の製造方法。
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