JP2023000131A - パワー半導体モジュールおよび電力変換装置 - Google Patents

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Abstract

【課題】内部配線で発生する電気振動を低減できる内部配線構造を有するパワー半導体モジュール及び電力変換装置を提供する。【解決手段】第１のスイッチング素子が搭載された第１の基板と、第２のスイッチング素子が搭載された第２の基板とを有する上アーム部２０と、第３のスイッチング素子が搭載された第３の基板と、第４のスイッチング素子が搭載された第４の基板とを有する下アーム部１０と、を備えたパワー半導体モジュールにおいて、上アーム部は、第１の基板と第２の基板とを接続するために、第１のスイッチング素子のエミッタ又はソースと第２のスイッチング素子のエミッタ又はソースとを接続する第１の配線２１を有する。第１の配線は、上アーム部のパワー半導体チップのうち下アーム部から最も遠い位置にあるパワー半導体チップの下アーム部から遠い側の端部よりも、下アーム部から遠い位置に配置されている。【選択図】図１

Description

本発明は、パワー半導体モジュールおよび電力変換装置に関する。
近年、電力変換装置としてのインバータ装置の高出力密度化が求められ、電力変換装置の小型化・軽量化が進んでおり、電力変換装置の小型化への要求が強い。電力変換装置は、直流電源から供給された直流電力を回転電機などの交流電気負荷に供給するための交流電力に変換する機能、あるいは回転電機により発電された交流電力を直流電源に供給するための直流電力に変換する機能を備えている。この変換機能を果すため、電力変換装置はパワー半導体モジュールを有するインバータ回路を有しており、パワー半導体モジュールが導通動作や遮断動作を繰り返すことにより直流電力から交流電力へあるいは交流電力から直流電力への電力変換を行う。
パワー半導体モジュールは高出力化を得るために、内部に搭載するパワー半導体素子を複数個並列接続して構成される。例えば、複数個のパワー半導体素子を搭載した絶縁基板複数個を、放熱ベース上にはんだ接合することにより並列接続し構成したパワー半導体モジュールが知られている。
パワー半導体素子を複数個搭載し、並列接続したパワー半導体モジュールの従来技術として例えば特許文献１が知られている。特許文献１によれば、第１のスイッチング素子を有する第１の絶縁基板と、第１のスイッチング素子に並列接続された第２のスイッチング素子を有する第２の絶縁基板と、第１の絶縁基板における第１のスイッチング素子と第２の絶縁基板における第２のスイッチング素子の共通の配線パターン同士と電気的に接続された配線用板材と、を備えたインバータモジュールにおいて、共通の配線パターン同士を、配線用板材における第１のスイッチング素子の通電経路に形成されるインダクタンス、および、配線用板材における第２のスイッチング素子の通電経路に形成されるインダクタンスよりも小さなインダクタンスを有する基板間接続用配線部材により接続したことを特徴とするインバータモジュールが提案されている。特許文献１によれば、外部配線よりも小さなインダクタンスを持つ内部基板間配線により、配線インダクタンスを小さくして、電流アンバランスを改善できるとされている。
また、特許文献２には、ハーフブリッジ回路を構成した２ｉｎ１モジュール１４４が開示されている。
特開２００９－２７８７７２号公報 特開２０２０－１２４０３０号公報
電力変換回路のさらなる小形化のために、上述した特許文献２のように、上下アームを同一のパワー半導体モジュールに搭載した２ｉｎ１モジュールが提案されており、内部配線低インダクタンス化への要求が高まっている。
このように内部配線の低インダクタンス化が図れたモジュールにおいて、内部配線インダクタンスのばらつきにより、パワー半導体素子のスイッチング動作中に並列接続された絶縁基板間で電圧のアンバランスが生じ、この電圧のアンバランスが引き金になり、パワー半導体素子の寄生容量Ｃと電気回路に存在する寄生インダクタンスＬの間でＬＣ共振が発生する恐れがある。ＬＣ共振が増幅されると、振動する電圧が段々大きくなっていきやがてパワー半導体素子が破壊される。
ここで、特許文献２では、スイッチング時のゲート電圧振動を抑制するために、第六の主電極１４と第八の主電極１６を第十二の導体５４で接続することが記載されている。しかしながら、特許文献２では、第十二の導体５４は、第六の主電極１４と第八の主電極１６との間のほぼ直線上の位置に配置するものしか開示されていない。
本発明者らによる検討の結果、特許文献２に記載の構成では、ゲート電圧振動を抑制する効果が必ずしも十分でないことが分かった。
本発明は上記課題に鑑みてなされたものであり、パワー半導体モジュールの内部配線で発生する電気振動を低減できる内部配線構造を提供することを目的とする。
上記課題を解決するための本発明の一態様は、第１のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第１の基板と、第１のスイッチング素子に並列接続された第２のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第２の基板とを有する上アームと、第３のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第３の基板と、第３のスイッチング素子に並列接続された第４のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第４の基板とを有する下アームと、を備えたパワー半導体モジュールにおいて、上アームは、第１の基板と第２の基板とを接続する配線であって、第１のスイッチング素子のエミッタまたはソース記第２のスイッチング素子のエミッタまたはソースとを接続する第１の配線を有し、第１の配線は、上アームのパワー半導体チップのうち下アームから最も遠い位置にあるパワー半導体チップの下アームから遠い側の端部よりも、下アームから遠い位置に配置されていることを特徴とするパワー半導体モジュールである。
本発明によれば、パワー半導体モジュールの内部配線で発生する電気振動を低減できる内部配線構造を提供することができる。
本発明の具体的な効果は、以下の通りである。
Ａ）上アームのパワー半導体素子のエミッタ間配線（または、ソース間配線、以下同様）のインダクタンスを小さくしつつ、下アームのパワー半導体素子のコレクタ間配線（または、ドレイン間配線、以下同様）インダクタンスを大きくすることが可能
Ｂ）コレクタ間インダクタンスを大きくして、エミッタ間インダクタンスを小さくすると、並列接続する基板のインピーダンス差により生じる基板間電圧振動を収束振動に向わせることが可能
本発明のパワー半導体モジュールの内部配線構造図 本発明のパワー半導体モジュールの内部配線の等価回路図 本発明のパワー半導体モジュールの内部配線の簡易等価回路図 解Ｓの複素数平面のイメージ図 振動収束となるためのＬｐｏｓとＬｎｅｇの組み合わせ条件を示す図 従来内部配線構造と本発明の内部配線構造の比較図 従来内部配線構造と本発明の内部配線構造をそれぞれ使ったときのパワー半導体素子の動作波形 本発明の実施例３のパワー半導体モジュールの配線構造 本発明の実施例４のパワー半導体モジュールの配線構造 本発明の実施例５のパワー半導体モジュールの配線構造
以下、図面を参照して、本発明に係る電力変換装置の配線構造について説明する。なお、各図において同一要素については同一の符号を記し、重複する説明は省略する。
図１は本発明のパワー半導体モジュールの内部配線構造図である。図１に示すように、本発明のパワー半導体モジュール１の内部配線構造は、複数のスイッチング素子が並列接続された上アーム部２０と、同じく複数のスイッチング素子が並列接続された下アーム部１０で構成されており、上アーム部２０と下アーム部１０は配線３０、３１で接続され、さらに交流端子２に接続する構造となっている。
上アーム部２０には、スイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された上アーム部の第１絶縁配線板５と、同じくスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された上アーム部の第２絶縁配線板６が並列接続されている。ここでは、上アーム部の第１絶縁配線板５のスイッチング素子と上アーム部の第２絶縁配線板６のスイッチング素子とが並列接続されている。
図１では、スイッチング素子としてＩＧＢＴを用い、パワー半導体チップとして１つの絶縁配線板上に、互いに並列接続された２つのＩＧＢＴチップと２つのダイオードチップとを搭載した例を示している。したがって、上アーム部２０全体では、４つのＩＧＢＴチップと４つのダイオードチップが搭載されている。なお、ＩＢＧＴチップやダイオードチップの数は４つ以外としてもよい。また、１つの絶縁配線板上に１つのＩＧＢＴチップと１つのダイオードチップを搭載するようにしてもよい。また、スイッチング素子としてＩＧＢＴを用いるものに限られず、スイッチング素子としてＭＯＳＦＥＴを用い、パワー半導体チップとしてＭＯＳＦＥＴチップのみ、あるいは、ＭＯＳＦＥＴチップとダイオードチップとを搭載するようにしてもよい。以下の説明では、スイッチング素子としてＩＧＢＴを用いた例で説明しているため、エミッタ、コレクタという用語を用いて説明しているが、スイッチング素子としてＭＯＳＦＥＴを用いる場合は、エミッタはソースに、コレクタはドレインに、それぞれ読み替えればよい。
上アーム部の第１絶縁配線板５は、スイッチング素子のエミッタ部（またはソース部、以下同様）を接続するための配線部２２と、スイッチング素子のコレクタ部（またはドレイン部、以下同様）を接続するための配線部２３を有する。また、上アーム部の第２絶縁配線板６は、スイッチング素子のエミッタ部を接続するための配線部２４と、スイッチング素子のコレクタ部を接続するための配線部２５を有する。上アーム部の第１絶縁配線板５のコレクタ配線部２３と、上アーム部の第２の絶縁配線板６のコレクタ配線部２５は、正極端子３に接続される。
また、上アーム部２０には、上アームの絶縁配線板上に搭載されたスイッチング素子の制御信号用配線として、上アームゲート配線部２８と、上アームエミッタセンス配線部２９が配置されている。
下アーム部１０には、上アーム部２０と同様に、スイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された下アーム部の第３絶縁配線板７と、同じくスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された下アーム部の第４絶縁配線板８が並列接続されている。
図１では、上アーム部２０と同様に、下アーム部１０全体では、４つのＩＧＢＴチップと４つのダイオードチップが搭載されている例を示しているが、これに限られないことは上アーム部２０での説明で既に述べた通りである。
下アーム部の第３絶縁配線板７は、スイッチング素子のエミッタ部を接続するための配線部１２と、スイッチング素子のコレクタ部を接続するための配線部１３を有する。また、下アーム部の第４絶縁配線板８は、スイッチング素子のエミッタ部を接続するための配線部１４と、スイッチング素子のコレクタ部を接続するための配線部１５を有する。
下アーム部の第３の絶縁配線板７のエミッタ配線部１２と、エミッタ配線部１４は負極端子４に接続される。
また、下アーム部１０には、下アームの絶縁配線板上に搭載されたスイッチング素子の制御信号用配線として、下アームゲート配線部１８と、下アームエミッタセンス配線部１９が配置されている。
さらに、上アーム部２０には、上アーム部の第１絶縁配線板５と、上アーム部の第２絶縁配線板６との間に、上アームのエミッタ配線部２２と上アームのエミッタ配線部２４を絶縁基板間で接続するための上アームの基板間配線部２１を有する。
また、下アーム部１０には、下アーム部の第３絶縁配線板７と、下アーム部の第４絶縁配線板８との間に、下アームエミッタ配線部１２と、下アームエミッタ配線部１４を絶縁基板間で接続するための下アームの基板間配線部１１を有する。
上アーム部２０の第１の絶縁配線板５および第２の絶縁配線板６には複数個パワー半導体チップが搭載されており、複数個あるチップのうち下アーム部１０に最も近い位置にあるチップの下アーム部１０に近い側の端部をチップ端部２０１とし、下アーム部１０から最も遠い位置にあるチップの下アーム部１０から遠い側の端部をチップ端部２０２とする。
また、下アーム部１０の第３の絶縁配線板７および第４の絶縁配線板８には複数個パワー半導体チップが搭載されており、複数個あるチップのうち上アーム部２０に最も近い位置にあるチップの上アーム部２０に近い側の端部をチップ端部１０１とし、上アーム部２０から最も遠い位置にあるチップの上アーム部２０から遠い側の端部をチップ端部１０２とする。
本発明では、上アーム部２０の基板間配線部（第１の配線）２１は、下アームから遠い方のチップ端部２０２より、下アームから離れる方向（遠い位置）に配置されていることを特徴とする。
次に、図２を参照して、本発明に係るパワー半導体モジュールの内部配線構造の等価回路図を説明する。図２は本発明のパワー半導体モジュールの内部配線構造の等価回路図である。図２には図１に対応して、上アーム部２０と、下アーム部１０が配置されている。
図１に示している上アーム部２０の第１絶縁配線板５に搭載されている複数のパワー半導体素子（ここではＩＧＢＴとダイオード）を図２ではまとめてパワー半導体素子２６と示す。
図１に示している上アーム部２０の第２絶縁配線板６に搭載されている複数のパワー半導体素子を図２ではまとめてパワー半導体素子２７と示す。
図１に示している下アーム部１０の第３絶縁配線板７に搭載されている複数のパワー半導体素子を図２ではまとめてパワー半導体素子１６と示す。
図１に示している下アーム部１０の第３絶縁配線板８に搭載されている複数のパワー半導体素子を図２ではまとめてパワー半導体素子１７と示す。
上アームのパワー半導体素子２６と、上アームパワー半導体素子２７と、正極端子３との間の配線により、寄生インダクタンス成分が存在する。
図１に示した第１の絶縁配線板５と第２の絶縁配線板６との間の上アームのコレクタ配線部２３およびコレクタ配線部２５により、図２のインダクタンス成分ＬＰ＿ＬとＬＰ＿Ｒが形成され、相互インダクタンスとしてＭｐが形成される。
図１に示している上アームゲート配線２８により、図２に示した上アームゲート配線の寄生インダクタンス成分Ｌｇｕｐ＿ＬとＬｇｕｐ＿Ｒが形成され、相互インダクタンスとしてＭＧｕｐが形成される。
一方、図１に示している上アームエミッタセンス配線２９により、図２に示した上アームエミッタセンス配線の寄生インダクタンス成分ＬＥＳｕｐ＿ＬとＬＥＳｕｐ＿Ｒが形成され、相互インダクタンスとしてＭＥｕｐが形成される。
下アームのパワー半導体素子１６と、下アームのパワー半導体素子１７と、負極端子４との間の配線により、寄生インダクタンス成分が存在する。
図１に示している第３の絶縁配線板７と、第４の絶縁配線板８との間の下アームのエミッタ配線部１２、および下アームのエミッタ配線部１４により、図２のインダクタンス成分ＬＮ＿ＬとＬＮ＿Ｒが形成され、相互インダクタンスとしてＭＮが形成される。
図１に示している下アームゲート配線１８により、図２に示した下アームゲート配線の寄生インダクタンス成分Ｌｇｌｗ＿ＬとＬｇｌｗ＿Ｒが形成され、相互インダクタンスとしてＭＧｌｗが形成される。
一方、図１に示している下アームエミッタセンス配線１９により、図２に示した下アームエミッタセンス配線の寄生インダクタンス成分ＬＥＳｌｗ＿ＬとＬＥＳｌｗ＿Ｒが形成され、相互インダクタンスとしてＭＥｌｗが形成される。
次に、上アームのエミッタ間と下アームのコレクタ間の寄生インダクタンスについて説明する。図１で説明した通り、上アーム部２０には上アームのエミッタ配線部２２と上アームのエミッタ配線部２４があり、下アーム部１０には下アームのコレクタ配線部１３と下アームのコレクタ配線部１５がある。
上アームのエミッタ配線部２２と下アームのコレクタ配線部１３とは、図１に示す上下アーム間配線３０により接続される。また、上アームのエミッタ配線部２４と下アームのコレクタ配線部１５とは、図１に示す上下アーム間配線３１により接続される構成となっている。
また、図１で説明した通り、上アームのエミッタ配線部２２と上アームのエミッタ配線部２４とは、上アームの基板間配線２１によって接続されている。
従って、上アームのエミッタと下アームのコレクタ間には、これらの配線群（上アームエミッタ配線部２２、２４、下アームコレクタ配線部１３、１５、上下アーム間配線３０、３１、上アームの基板間配線２１）により接続される構成となっている。
これらの配線群により、図２に示す寄生インダクタンス成分Ｌｅｕｐ＿ＬとＬｅｕｐ＿Ｒ、Ｌａｃ＿ＬとＬａｃ＿Ｒ、ＬＣｌｗ＿ＬとＬＣｌｗ＿Ｒがそれぞれ形成される。
Ｌａｃ＿ＬとＬａｃ＿Ｒは上アームの基板間配線２１の寄生インダクタンス成分であり、Ｌｅｕｐ＿ＬとＬｅｕｐ＿Ｒは上アームのエミッタ配線部２２、２４の寄生インダクタンス成分であり、ＬＣｌｗ＿ＬとＬＣｌｗ＿Ｒは下アームのコレクタ配線部１３、１５の寄生インダクタンス成分である。
本発明の図１に示した通り、上アームの基板間配線２１を、下アームから遠い方のチップ端部２０２より、下アームから遠い位置に配置する、すなわち、できるだけ下アームから離れた位置に配置することにより、上アームのエミッタ配線インダクタンスＬｅｕｐ＿Ｌ、Ｌｅｕｐ＿Ｒを小さくし、下アームのコレクタ配線インダクタンスＬＣｌｗ＿Ｌ、ＬＣｌｗ＿Ｒを大きくして、大小関係に有意差を付けることが可能となる。よって、下記式の関係が成り立つ寄生インダクタンス成分を得ることが可能となる。
Figure 2023000131000002
Figure 2023000131000003
従って、本発明の図１で開示された内部配線構造とすれば、同一配線群に属する上アームのエミッタ間寄生インダクタンスを小さい値にしつつ、同一配線群に属する下アームのコレクタ間寄生インダクタンスを意図的に大きくすることが可能となる。
図３は本発明の簡易等価回路図である。並列接続されたパワー半導体素子の動作時において、パワー半導体素子の動作タイミングのずれ、もしくは並列等価回路上の寄生インダクタンスずれにより、電気振動が発生することがある。
例えば、図３に示す等価回路で上アームのパワー半導体素子２６とパワー半導体素子２７の間で電圧アンバランスが生じた場合、パワー半導体素子２６とパワー半導体素子２７の周辺にある寄生インダクタンスがその電圧アンバランスにより生じる電位差を打ち消すために高周波の電流が供給される。
高周波の電流がパワー半導体素子２６およびパワー半導体素子２７の寄生容量との間でエネルギーのやり取りが生じ、結果としてＬＣ共振が発生する。このＬＣ共振がいわゆる電気振動である。この電気振動が増幅されると、やがてパワー半導体素子の耐圧を超えて素子破壊に至ることがある。
図３に示す等価回路上で上アーム部２０のコレクタ側の寄生インダクタンスをＬｐｏｓ＿ｕｐ、上アーム部２０のエミッタ側の寄生インダクタンスをＬｎｅｇ＿ｕｐとする。また、同様に下アーム部１０に関してもコレクタ側の寄生インダクタンスをＬｐｏｓ＿ｌｗ、下アーム部１０のエミッタ側の寄生インダクタンスをＬｎｅｇ＿ｌｗとする。
例えば、図３に示すパワー半導体素子のコレクタ間・エミッタ間電圧の過渡状態ｅ（ｔ）を定式化すると下式のようになる。
Figure 2023000131000004
この過渡状態ｅ（ｔ）の解Ｓを下記式で置き換えることができる。
Figure 2023000131000005
図４は解Ｓの複素数平面のイメージ図である。解Ｓは複素数で表せる解であり、極座標平面で表すと図４のようになる。図４の横軸は解Ｓの実部（Ｒｅａｌ Ｐａｒｔ）、縦軸は解Ｓの虚部（Ｉｍａｇｉｎａｒｙ Ｐａｒｔ）を表しており、解Ｓが実軸上以外の場合は複数共役の２つの解を持つ。
図４より、解Ｓの実部および虚部がともに正である場合は、過渡状態の電圧ｅ（ｔ）は発振（Ｏｓｃｉｌｌａｔｉｏｎ）する。一方、解Ｓの実部が負、虚部が正である場合は、過渡状態の電圧ｅ（ｔ）は収束振動（Ａｔｔｅｎｕａｔｉｏｎ）となる。また、解Ｓの実部が正、虚部が負である場合は、過渡状態の電圧ｅ（ｔ）は単調増加（Ｍｏｎｏｔｏｎｏｕｓ Ｉｎｃｒｅａｓｅ）となる。さらに、解Ｓの実部および虚部がともに負である場合は、過渡状態の電圧ｅ（ｔ）は単調減少（Ｍｏｎｏｔｏｎｏｕｓ Ｄｅｃｒｅａｓｅ）となる。
したがって、過渡状態の電圧ｅ（ｔ）を減衰させるためには、解Ｓの実部は負である必要がある。
図５は振動収束となるためのＬｐｏｓとＬｎｅｇの組み合わせ条件を示す図である。図５は横軸がコレクタ側の寄生インダクタンスＬｐｏｓ、縦軸はエミッタ間の寄生インダクタンスＬｎｅｇであり、図５は振動収束となるためのＬｐｏｓとＬｎｅｇの組み合わせ条件を示す図である。
図５中の振動収束となるためのＬｐｏｓとＬｎｅｇの組み合わせ条件５０を境目にして、Ｌｐｏｓを大きく、Ｌｎｅｇを小さくすれば、解Ｓの実部が負となり、過渡状態の電圧ｅ（ｔ）は収束振動となり得る。
したがって、図３の簡易等価回路上では、上アーム部２０および下アーム部１０はいずれも、コレクタ側の寄生インダクタンスＬｐｏｓを大きくし、エミッタ側の寄生インダクタンスＬｎｅｇを小さくすることにより、電気振動が発生したとしても収束振動となるようにできる。
図１および図２で示した通り、本発明の内部配線構造をとることにより、同一配線群である上下アーム間の配線寄生インダクタンスの配分を、上アームのエミッタ間寄生インダクタンスを小さく、下アームのコレクタ間寄生インダクタンスを大きくすることが可能となる。そのため、本発明で開示している内部配線構造によれば、上アームおよび下アームのそれぞれに関してＬｐｏｓとＬｎｅｇの関係を個別制御し、図５中の振動収束領域（解の実部が負となるＬｐｏｓとＬｎｅｇの組み合わせ：Ａｔｔｅｎｕａｔｉｏｎ Ｒｅｇｉｏｎ）にすることが可能である。
図６は従来内部配線構造と本発明の内部配線構造の比較図であり、図７は従来内部配線構造と本発明の内部配線構造をそれぞれ使ったときのパワー半導体素子の動作波形である。図６および図７を使って本発明の効果について説明する。図６は従来配線構造と本発明の配線構造の構成例を示す。ただし、図６［ａ］は従来内部配線構造、図６［ｂ］は本発明の内部配線構造となっている。また、図７［ａ］は従来内部配線構造での電気振動解析結果、図７［ｂ］は本発明の内部配線構造での電気振動解析結果を示す。
図６［ａ］の従来内部配線構造は、本発明の実施例１（図６［ｂ］）の内部配線構造の上アーム部２０と下アーム部１０にそれぞれ搭載する、第１の絶縁配線板５から第４の絶縁配線板８の搭載位置と略同一である。
図６［ａ］の従来内部配線構造と本発明の実施例１の内部配線構造と異なる点は、上アーム部の基板間配線２１の位置である。
図６［ａ］の従来内部配線構造では、上アーム部の基板間配線２１が上アーム部の下アームに近いほうのチップ端部２０１より下アームに近い側に配置されているのに対し、本発明の実施例１では、前述の通り上アーム部の基板間配線２１は上アーム部の下アームから遠いほうのチップ端部２０２よりも下アームから遠い側に配置されている。
したがって、図６［ａ］の従来内部配線構造では、上アームのエミッタ間配線経路と、下アームのコレクタ間配線経路の経路長がほぼ等しくなる。ゆえに、基板間の配線経路の寄生インダクタンスとして、下アームのコレクタ間寄生インダクタンスＬｐｏｓ＿ｌｗと上アームのエミッタ間インダクタンスＬｎｅｇ＿ｕｐがほぼ等しくなる。
一方、本発明の実施例１の内部配線構造によれば、上アーム部の基板間配線２１がより下アームから遠い方向に配置されているため、下アームのコレクタ間配線経路が上アームのエミッタ間配線経路より長くなる。ゆえに、基板間の配線経路の寄生インダクタンスとして、下アームのコレクタ間寄生インダクタンスＬｐｏｓ＿ｌｗは、上アームのエミッタ間インダクタンスＬｎｅｇ＿ｕｐより大きくなる。
実施例１によれば、コレクタ間寄生インダクタンスＬｐｏｓを大きくして、エミッタ間寄生インダクタンスをＬｎｅｇを小さくすることにより、電気振動が発生したとしても収束振動となるようにできるため、図６［ａ］の従来内部配線構造よりも本発明の実施例１の内部配線構造とした方が、振動低減効果があると言える。
図５におけるＢｅｆｏｒｅは図６［ａ］の上アームと下アームのＬｐｏｓとＬｎｅｇの関係を示しており、Ａｆｔｅｒは対策後である図６［ｂ］の上アームと下アームのＬｐｏｓとＬｎｅｇの関係を示している。図５に示すように、図６［ｂ］の構成とすることにより振動収束領域にすることができていることがわかる。
図７［ａ］は図６［ａ］の内部配線構造の寄生インダクタンスを使って、並列接続されたパワー半導体素子をスイッチング動作させたときの駆動波形の回路解析結果である。本結果から、パワー半導体素子のゲート電圧波形Ｖｇｅ、ゲート電流波形Ｉｇ、そして主電圧波形Ｖｃｅ、主電流波形Ｉｃはともに大きく振動していることが分かる。
一方、図７［ｂ］は図６［ｂ］の本発明の実施例１の内部配線構造の寄生インダクタンスを使って、並列接続されたパワー半導体素子をスイッチング動作させたときの駆動波形の回路解析結果である。
本結果から、本発明の実施例１の内部配線構造を使った方が、ゲート電圧Ｖｇｅに微小な振動が見られるが、並列接続されたパワー半導体素子の主電圧Ｖｃｅおよび主電流Ｉｃには大きな振動波形が見られないことが分かる。
したがって、本発明の実施例１の内部配線構造とすることにより、スイッチング動作時の電気振動が抑制できることが分かる。
図８は本発明の実施例３のパワー半導体モジュールの配線構造である。
図８のパワー半導体モジュールでは、実施例１の本発明の内部配線構造１を使用しており、交流端子２と、正極端子３と、負極端子４はそれぞれ図８のように配置されている。
また、上アーム部の第１絶縁配線板５と、第２絶縁配線板６と、下アーム部の第３絶縁配線板７と、第４絶縁配線板８とは、図８に示す位置に配置されている。上アーム部の基板間配線２１は、図８に示す位置に配置されており、上アーム部の第１絶縁配線板５と、第２絶縁配線板６の上に配線されており、下アーム部の第３絶縁配線板７および第４絶縁配線板８から最も離れた位置に配置されている。
なお、上アーム部の基板間配線２１は、１本以上のワイヤボンディングにより構成することが可能であり、また、リボンボンディング配線のように金属導体であれば、配線することが可能である。
図９は本発明の実施例４のパワー半導体モジュールの配線構造である。
図８と本実施例４の図９に示すパワー半導体モジュールの異なる点は、本実施例４では、正極端子３と負極端子４の間の絶縁距離３００が図８に比べて大きい点である。絶縁距離を大きくすることで本実施例４のパワー半導体モジュールの絶縁耐性を向上することが可能となる。
また、実施例３と同様な位置に上アーム部の基板間配線２１配置することで、電気振動抑制効果が期待できる。
図１０は本発明の実施例５のパワー半導体モジュールの配線構造である。
図８および図９と本実施例５の図１０に示すパワー半導体モジュールの異なる点は、本実施例５では、正極端子３および負極端子４はそれぞれ２個ずつ搭載されている点である。正極端子３および前負極端子４の個数を増やすことで、本実施例５に記載のパワー半導体モジュールは大出力電流仕様に対応している。
また、実施例３から実施例４と同様な位置に上アーム部の基板間配線２１配置することで、電気振動抑制効果が期待できる。
以上、説明したように、本発明によれば、パワー半導体モジュールの内部配線で発生する電気振動を低減できる内部配線構造を提供できることが示された。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例を含む。例えば、上記した実施例は本発明を分かりやすく説明するために詳細したものであり、必ずしも全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
１…パワー半導体モジュールの内部配線構造、２…交流端子、３…正極端子、４…負極端子、５…上アーム部の第１の絶縁配線板、６…上アーム部の第２の絶縁配線板、７…下アーム部の第３の絶縁配線板、８…下アーム部の第４の絶縁配線板、１０…下アーム部、１１…下アーム部の基板間配線、１２…第３の絶縁配線板上の下アームエミッタ配線部、１３…第３の絶縁配線板上の下アームコレクタ配線部、１４…第４の絶縁配線板上の下アームエミッタ配線部、１５…第４の絶縁配線板上の下アームコレクタ配線部、１６…第３の絶縁配線板上の下アームパワー半導体素子、１７…第４の絶縁配線板上の下アームパワー半導体素子、１８…下アーム部ゲート配線、１９…下アーム部エミッタセンス配線、２０…上アーム部、２１…上アーム部基板間配線、２２…第１の絶縁配線板上の上アームエミッタ配線部、２３…第１の絶縁配線板上の上アームコレクタ配線部、２４…第２の絶縁配線板上の上アームエミッタ配線部、２５…第２の絶縁配線板上の上アームコレクタ配線部、２６…第１の絶縁配線板上の上アームパワー半導体素子、２７…第２の絶縁配線板上の上アームパワー半導体素子、２８…上アーム部ゲート配線、２９…上アーム部エミッタセンス配線、３０…上アームの第１絶縁配線板と下アームの第３絶縁配線板の間の配線、３１…上アームの第２絶縁配線板と下アームの第４絶縁配線板の間の配線、５０…振動収束となるためのＬｐｏｓとＬｎｅｇの組み合わせ条件、１０１…下アーム部における上アームに近い方のチップ端部、１０２…下アーム部における上アームに遠い方のチップ端部、２０１…上アーム部における下アームに近い方のチップ端部、２０２…上アーム部における下アームに遠い方のチップ端部。

Claims (6)

  1. 第１のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第１の基板と、前記第１のスイッチング素子に並列接続された第２のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第２の基板とを有する上アームと、
    第３のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第３の基板と、前記第３のスイッチング素子に並列接続された第４のスイッチング素子を含む少なくとも１つのパワー半導体チップが搭載された第４の基板とを有する下アームと、を備えたパワー半導体モジュールにおいて、
    前記上アームは、前記第１の基板と前記第２の基板とを接続する配線であって、前記第１のスイッチング素子のエミッタまたはソースと前記第２のスイッチング素子のエミッタまたはソースとを接続する第１の配線を有し、
    前記第１の配線は、前記上アームのパワー半導体チップのうち前記下アームから最も遠い位置にあるパワー半導体チップの前記下アームから遠い側の端部よりも、前記下アームから遠い位置に配置されていることを特徴とするパワー半導体モジュール。
  2. 請求項１に記載のパワー半導体モジュールにおいて、
    前記第１の基板と前記第３の基板とを接続する配線であって、前記第１のスイッチング素子のエミッタまたはソースと前記第３のスイッチング素子のコレクタまたはドレインとを接続する第２の配線と、
    前記第２の基板と前記第４の基板とを接続する配線であって、前記第２のスイッチング素子のエミッタまたはソースと前記第４のスイッチング素子のコレクタまたはドレインとを接続する第３の配線と、
    前記第３の基板と前記第４の基板とを接続する配線であって、前記第３のスイッチング素子のエミッタまたはソースと前記第４のスイッチング素子のエミッタまたはソースとを接続する第４の配線とを有し、
    前記第１の配線、前記第２の配線および前記第３の配線の合計インピーダンスは、前記第４の配線のインピーダンスより大きいことを特徴とするパワー半導体モジュール。
  3. 請求項２に記載のパワー半導体モジュールにおいて、
    前記第１の配線、前記第２の配線および前記第３の配線の合計経路長は、前記第４の配線より長いことを特徴とするパワー半導体モジュール。
  4. 請求項１に記載のパワー半導体モジュールにおいて、
    前記第１のスイッチング素子は、前記第１の基板に搭載された複数の並列接続されたスイッチング素子で構成されていることを特徴とするパワー半導体モジュール。
  5. 請求項１に記載のパワー半導体モジュールにおいて、
    前記第１の基板と前記第２の基板に接続された正極端子と、
    前記第３の基板と前記第４の基板に接続された負極端子と、
    前記上アームと前記下アームとの間の配線に電気的に接続された交流端子とを有することを特徴とするパワー半導体モジュール。
  6. 請求項１から５のいずれか１項に記載のパワー半導体モジュールを搭載することを特徴とする電力変換装置。
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