JP2022548603A - Redundancy Scheme for Multichip Stacked Devices - Google Patents

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Japan
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chip
chips
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sub
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スティーヴン ピー． ヤング，
ブライアン シー． ガイド，
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Xilinx Inc
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Xilinx Inc
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Abstract

本明細書に記載されるいくつかの例は、マルチチップ積層デバイスにおける冗長構成に関する。本明細書に記載される一例はマルチチップデバイスである。マルチチップデバイスは、垂直に積層されたチップを含むチップスタックを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの２つ以上のそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときにチップのうちの２つ以上のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。【選択図】図３Some examples described herein relate to redundant configurations in multi-chip stacked devices. One example described herein is a multi-chip device. A multi-chip device includes a chip stack containing vertically stacked chips. Adjacent pairs of chips are directly connected to each other. Two or more of the chips each include a processing integrated circuit. The chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of two or more of the chips when some of the processing integrated circuits are defective. [Selection drawing] Fig. 3

Description

本開示の例は一般に、積層されたチップを含むマルチチップ積層デバイスにおける冗長構成に関する。 Examples of this disclosure relate generally to redundancy in multi-chip stacked devices that include stacked chips.

一部のマルチチップデバイスにおいては、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のチップがパッケージ化されてパッケージを形成することができ、チップは共通の基板またはインターポーザ上に配置される。チップは、インターポーザの同じ面に横並びで取り付けることができる。インターポーザは一般にパッシブ（例えば、トランジスタなどのアクティブ構成要素を含まない）であり、チップを相互に結合するためのデータパスを含む。 In some multi-chip devices, field programmable gate array (FPGA) chips can be packaged to form a package, with the chips placed on a common substrate or interposer. The chips can be mounted side-by-side on the same side of the interposer. Interposers are generally passive (eg, contain no active components such as transistors) and contain data paths for coupling the chips together.

製造欠陥により、マルチチップデバイスに組み込まれるべき１つまたは複数のチップが機能しないことがある。マルチチップデバイスの上記の例では、欠陥チップは、インターポーザに取り付ける前に特定され廃棄され得る。マルチチップ積層デバイスの開発中の技術においては、いくつかの状況の下で、欠陥チップは、たとえ特定されても、マルチチップ積層デバイスに組み込まれることがあり、マルチチップ積層デバイス内の欠陥チップはマルチチップ積層デバイスを不良にする可能性があるため、製造されるマルチチップ積層デバイスの歩留まりが低下する結果を生じ得る。 A manufacturing defect may cause one or more chips to be incorporated into a multichip device to fail. In the above example of multi-chip devices, defective chips may be identified and discarded prior to attachment to the interposer. In technologies under development for multi-chip stacked devices, under some circumstances defective chips, even if identified, may be incorporated into multi-chip stacked devices, and defective chips within multi-chip stacked devices may The possibility of making the multi-chip stacked device defective may result in a low yield of the manufactured multi-chip stacked device.

本明細書に記載される例は、マルチチップ積層デバイスにおける冗長構成に関する。マルチチップデバイスは、例えば、デバイス仕様を満たすように動作可能なマルチチップデバイスのチップのそれぞれを含むデバイス仕様に従って製造され得る。マルチチップデバイスは、別のデバイス仕様、例えば、動作可能な、より少数ではあるが共通のチップ（またはその部分）を有するデバイス仕様、に従って動作可能であるように構成可能なことがある。このような例では、ある仕様に従って製造される不良なマルチチップデバイスが、異なる仕様に従って動作するように再生可能である。さらなる例は、不良なデバイスを再生する能力に基づいてマルチチップデバイスを実現するための技術を記述する。 Examples described herein relate to redundant configurations in multi-chip stacked devices. A multi-chip device, for example, may be manufactured according to a device specification that includes each chip of the multi-chip device that is operable to meet the device specification. A multi-chip device may be configurable to be operable according to another device specification, eg, a device specification having fewer but common chips (or portions thereof) that are operable. In such an example, a defective multi-chip device manufactured according to one specification can be refurbished to operate according to a different specification. Further examples describe techniques for implementing multi-chip devices based on the ability to regenerate defective devices.

本明細書に記載される一例はマルチチップデバイスである。マルチチップデバイスは、垂直に積層されたチップを含むチップスタックを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの２つ以上のそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときにチップのうちの２つ以上のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。 One example described herein is a multi-chip device. A multi-chip device includes a chip stack containing vertically stacked chips. Adjacent pairs of chips are directly connected to each other. Two or more of the chips each include a processing integrated circuit. The chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of two or more of the chips when some of the processing integrated circuits are defective.

本明細書に記載される別の例はデバイスを実現する方法である。チップスタックが、複数の処理集積回路の機能のサブセットを、処理集積回路の一部が不良であるときに動作させるように構成される。チップスタックは垂直に積層されたチップを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの２つ以上のチップのそれぞれが処理集積回路のそれぞれの１つを含む。 Another example described herein is a method of implementing a device. A chip stack is configured to operate a subset of the functionality of a plurality of processing integrated circuits when some of the processing integrated circuits are defective. A chip stack includes vertically stacked chips. Adjacent pairs of chips are directly connected to each other. Each of two or more of the chips includes a respective one of the processing integrated circuits.

本明細書に記載される別の例はマルチチップデバイスである。マルチチップデバイスは、チップを備えたチップスタックを含む。チップのそれぞれが集積回路を含む。チップのうちの少なくとも１つが、プログラマブルロジック領域を備えた集積回路を含む。チップスタックは、チップスタックのすべてのチップのそれぞれの全体を動作させるように構成可能であり、チップスタックのすべてのチップの全体未満を動作させるように構成可能である。チップスタックが、チップスタックのすべてのチップの全体未満を動作させるように構成されるとき、プログラマブルロジック領域を備えた集積回路を有するチップのうちの少なくとも１つのチップのプログラマブルロジック領域の少なくとも一部が動作可能である。チップスタックは、構成データをロードし動作させるように動作可能であり、構成データは、チップスタックの１つまたは複数のプログラマブルロジック領域で動作可能である。チップスタックは、チップスタックのチップのどの部分が動作するように構成されているかとは無関係に構成データを動作させるように構成可能である。 Another example described herein is a multi-chip device. A multi-chip device includes a chip stack with chips. Each of the chips contains an integrated circuit. At least one of the chips includes an integrated circuit with a programmable logic area. The chip stack can be configured to operate in its entirety each of all chips of the chip stack, and can be configured to operate less than all of the chips in the chip stack. When the chip stack is configured to operate less than the entirety of all chips of the chip stack, at least a portion of the programmable logic region of at least one of the chips having integrated circuits with programmable logic regions is It is operable. The chip stack is operable to load and operate configuration data, and the configuration data is operable in one or more programmable logic regions of the chip stack. The chip stack is configurable to operate configuration data regardless of which portion of the chips in the chip stack are configured to operate.

本明細書に記載される別の例はデバイスを実現する方法である。チップのチップスタックを含むマルチチップデバイスが検査される。チップのそれぞれが処理集積回路を含む。マルチチップデバイスは、第１のデバイス仕様に従って製造される。マルチチップデバイスは第１のデバイス仕様または第１のデバイス仕様とは異なる第２のデバイス仕様に従って動作可能であるかどうかが、マルチチップデバイスを検査することに基づいて判定される。マルチチップデバイスは、判定に基づいて第１のデバイス仕様および第２のデバイス仕様の一方に従って動作可能であるようにプログラムされる。 Another example described herein is a method of implementing a device. A multi-chip device containing a chip stack of chips is tested. Each of the chips contains a processing integrated circuit. A multichip device is manufactured according to the first device specification. Whether the multichip device is operable according to the first device specification or a second device specification different than the first device specification is determined based on testing the multichip device. A multichip device is programmed to be operable according to one of the first device specification and the second device specification based on the determination.

本明細書に記載される追加的な例はデバイスを実現する方法である。マルチチップ積層デバイスが第１の仕様に従って製造される。第１の仕様は第１の個数のチップを含む。第１の個数のチップは、プログラマブルロジック領域を備えた集積回路を備える少なくとも１つのチップを含む。マルチチップ積層デバイスは検査される。マルチチップ積層デバイスは、第１の仕様または第２の仕様に従って動作可能であるように構成される。第２の仕様は、第１の個数のチップよりも少数の第２の個数のチップを含む。第２の個数のチップは、プログラマブルロジック領域を備えた集積回路を備える少なくとも１つのチップを含む。 Additional examples described herein are methods of implementing the device. A multi-chip stacked device is manufactured according to the first specification. The first specification includes a first number of chips. The first number of chips includes at least one chip comprising an integrated circuit with programmable logic regions. A multi-chip stacked device is tested. A multi-chip stacked device is configured to be operable according to the first specification or the second specification. The second specification includes a second number of chips that is less than the first number of chips. The second number of chips includes at least one chip comprising an integrated circuit with programmable logic regions.

本明細書に記載されるさらなる例はデバイスを製造する方法である。第１の仕様に従って実現されるべきマルチチップデバイスの第１の目標数および第２の仕様に従って実現されるべきマルチチップデバイスの第２の目標数が取得される。第１の仕様に従って製造されるべきマルチチップデバイスの第１の製造数が、第１の目標数および第１の仕様による製造の第１の期待歩留まりに基づいて判定される。第２の目標数を少なくとも部分的に実現するように再生可能な、第１の仕様に従って製造されるべき期待される不良マルチチップデバイスの再生数が判定される。第２の仕様に従って製造されるべきマルチチップデバイスの第２の製造数が、再生数を除いた第２の目標数に基づいて、および第２の仕様による製造の第２の期待歩留まりに基づいて判定される。第１の製造数のマルチチップデバイスが、第１の仕様に従って製造される。第２の製造数のマルチチップデバイスが、第２の仕様に従って製造される。 A further example described herein is a method of manufacturing a device. A first target number of multi-chip devices to be implemented according to a first specification and a second target number of multi-chip devices to be implemented according to a second specification are obtained. A first production number of multichip devices to be produced according to the first specification is determined based on the first target number and a first expected yield of production according to the first specification. An expected number of defective multichip device refurbishments to be manufactured according to the first specification reproducible to at least partially achieve the second target number is determined. A second production number of multichip devices to be produced according to a second specification based on a second target number excluding the refurbished number and based on a second expected yield of production according to the second specification. be judged. A first production number of multichip devices is manufactured according to a first specification. A second production number of multichip devices is manufactured according to a second specification.

本明細書に記載される一層さらなる例はデバイスを製造する方法である。相異なる仕様に従って実現されるべきマルチチップデバイスのそれぞれの目標数が特定される。目標数のそれぞれが充足されるまで反復的に、（ｉ）仕様のうち、最高の製造コストを有し未充足の残りの目標数を有する仕様に従って製造されるべきマルチチップデバイスの製造数が判定され、（ｉｉ）仕様のうちの他の仕様のマルチチップデバイスのそれぞれの目標数を少なくとも部分的に実現し充足するように再生可能な仕様に従って製造される不良なマルチチップデバイスのそれぞれの期待される再生可能数が判定される。製造数を判定することは、未充足の残りの目標数および仕様による製造の期待歩留まりに基づく。それぞれの製造数のマルチチップデバイスが仕様に従って製造される。 A still further example described herein is a method of manufacturing a device. A respective target number of multi-chip devices to be implemented according to different specifications is specified. Iteratively until each target number is met, determine the number of multichip devices to be manufactured according to (i) the specification with the highest manufacturing cost and the remaining unsatisfied target number. and (ii) each expected number of defective multichip devices manufactured according to a reproducible specification to at least partially realize and satisfy the target number of each of the other one of the specifications. is determined. Determining production numbers is based on the remaining unsatisfied target numbers and the expected yield of production according to specifications. Each production number of multichip devices is manufactured according to specifications.

上記の特徴が詳細に理解できる仕方で、上記で簡潔に要約したことのより詳細な説明を、例示的な実装形態を参照して行うことができ、そのいくつかは添付図面に示される。しかし、添付図面は典型的な例示的実装形態のみを示しているため、その適用範囲の限定とみなしてはならないことに留意されたい。 In order that the above features may be understood in detail, a more detailed description of what has been briefly summarized above can be had with reference to exemplary implementations, some of which are illustrated in the accompanying drawings. It should be noted, however, that the attached drawings depict only typical example implementations and should not be considered limiting of their scope.

いくつかの例によるマルチチップデバイスの構造を示す図である。FIG. 2 illustrates the structure of a multi-chip device according to some examples; いくつかの例による図１のマルチチップデバイスを形成する方法のフローチャートである。2 is a flowchart of a method of forming the multi-chip device of FIG. 1, according to some examples; いくつかの例によるマルチチップデバイス内のチップのプログラマブルロジック領域を無効化することの概略図である。4 is a schematic diagram of disabling a programmable logic region of a chip within a multi-chip device according to some examples; FIG. いくつかの例による再生方式を可能にし得る、いくつかの例示的なマルチチップデバイス仕様の図である。1 is a diagram of some example multi-chip device specifications that may enable playback schemes according to some examples; FIG. いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。4 is a schematic diagram of disabling sub-regions of a programmable logic region of a multi-chip device according to some examples; FIG. いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。4 is a schematic diagram of disabling sub-regions of a programmable logic region of a multi-chip device according to some examples; FIG. いくつかの例によるチップ上およびスリバ間のチップ間ブリッジの回路図である。1 is a circuit diagram of an inter-chip bridge between chips and slivers according to some examples; FIG. いくつかの例によるマルチチップデバイスを実現する方法のフローチャートである。4 is a flow chart of a method of implementing a multi-chip device according to some examples; いくつかの例によるマルチチップデバイスを実現する方法のフローチャートである。4 is a flow chart of a method of implementing a multi-chip device according to some examples;

理解を容易にするため、いくつかの図に共通の同一の要素を表すために、可能な場合には、同一の参照番号が使用されている。一例の要素が他の例に有益に組み込まれ得ると考えられる。 For ease of understanding, identical reference numbers have been used where possible to represent identical elements common to several figures. It is believed that elements of one example may be beneficially incorporated into other examples.

以下、さまざまな特徴が図を参照して説明される。なお、図は縮尺通りに描かれることもそうでないこともあり、類似の構造または機能の要素が図全体を通して同様の参照番号によって表されることに留意されたい。図は、特徴の説明を容易にすることを意図するのみであることに留意されたい。図は、網羅的な説明として、または特許請求の範囲に対する限定としては意図されていない。さらに、示される例は、示されるすべての態様または利点を有している必要はない。特定の例に関連して記載される態様または利点は、その例に必ずしも限定されず、たとえ例示されていなくても、またはたとえ明示的に記載されていなくても、他の例において実施され得る。 Various features are described below with reference to the figures. It is noted that the figures may or may not be drawn to scale and that like structural or functional elements are represented by like reference numerals throughout the figures. Note that the figures are only intended to facilitate the description of the features. The figures are not intended as an exhaustive description or as a limitation on the scope of the claims. Moreover, the examples shown need not have all the aspects or advantages shown. Aspects or advantages described in connection with a particular example are not necessarily limited to that example, and may be practiced in other examples, even if not illustrated or even explicitly described. .

本明細書に記載される例は、マルチチップ積層デバイスにおける冗長構成に関する。マルチチップデバイスは、チップのスタックを含み得る。マルチチップデバイスは、例えば、デバイス仕様を満たすように動作可能なマルチチップデバイスのチップのそれぞれを含むデバイス仕様に従って製造され得る。しかし、製造の結果として、マルチチップデバイスのチップのうちの１つまたは複数が、全体的に、または部分的に、不良となり得る。マルチチップデバイスは、別のデバイス仕様、例えば、動作可能な、より少数ではあるが共通のチップ（またはその部分）を有するデバイス仕様、に従って動作可能であるように構成可能なことがある。本明細書に記載されるいくつかの例では、不良部分を有するチップの全体が、マルチチップデバイスを構成することによって無効化され得る。いくつかの例では、不良となったさまざまな部分が無効化されることができる一方、チップの他の機能する部分は、マルチチップデバイスを構成することによって動作するように構成される。いくつかの例では、１つの仕様に従って製造された不良なマルチチップデバイスが、異なる仕様に従って動作するように再生され得る。 Examples described herein relate to redundant configurations in multi-chip stacked devices. A multi-chip device may include a stack of chips. A multi-chip device, for example, may be manufactured according to a device specification that includes each chip of the multi-chip device that is operable to meet the device specification. However, as a result of manufacturing, one or more of the chips of the multichip device may be wholly or partially defective. A multi-chip device may be configurable to be operable according to another device specification, eg, a device specification having fewer but common chips (or portions thereof) that are operable. In some examples described herein, an entire chip with a bad portion may be disabled by constructing a multi-chip device. In some examples, various parts that have failed can be disabled while other functional parts of the chip are configured to operate by configuring a multi-chip device. In some instances, a defective multi-chip device manufactured according to one specification can be refurbished to operate according to a different specification.

いくつかの例は、不良なデバイスを再生する能力に基づいてマルチチップデバイスを実現する技術を記載する。示されるように、１つのデバイス仕様に従って製造された一部のマルチチップデバイスは別のデバイス仕様に従って動作するように再生可能であり得るため、別のデバイス仕様に従って動作可能であるように再生されたマルチチップデバイスは、別のデバイス仕様に従って製造されるマルチチップデバイスの個数を減少させることができる。したがって、別のデバイス仕様に従って製造されるべきマルチチップデバイスの個数を減少させることによって、製造コストを減少させ得る。 Some examples describe techniques for implementing multi-chip devices based on their ability to regenerate defective devices. As shown, some multi-chip devices manufactured according to one device specification may be refurbished to operate according to another device specification, and thus refurbished to operate according to another device specification. Multi-chip devices can reduce the number of multi-chip devices manufactured according to different device specifications. Therefore, manufacturing costs can be reduced by reducing the number of multi-chip devices that must be manufactured according to different device specifications.

本明細書に記載されるさまざまな例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）の場合などの、プログラマブルロジック領域を有するマルチチップデバイスのチップに関連して説明される。本明細書に記載される概念は、任意の集積回路を有するマルチチップデバイスのチップに拡張され得る。例えば、冗長構成は、複数のチップがプロセッサ、メモリ、または任意の他の回路を有し、さらに特定用途向け集積回路（ＡＳＩＣ）であり得るときに実装され得る。本明細書で使用される場合、「処理集積回路」は、単にデータを記憶するメモリ、およびメモリに付随する任意の回路（例えば、メモリコントローラ、アドレスデコーダなど）とは異なり、データを処理または操作することが可能であり、そのように構成され、および／または構成可能である回路を備えた集積回路を指す。処理集積回路は、データを処理または操作することが可能であり、そのように構成され、および／または構成可能である回路に加えてメモリを含み得る。処理集積回路の例は、プログラマブルロジック領域を含む集積回路（例えば、ＦＰＧＡ）、プロセッサ（例えば、中央処理装置（ＣＰＵ）、グラフィクス処理装置（ＧＰＵ）など）、ＡＳＩＣなど、またはそれらの組合せを含む。 Various examples described herein are described in the context of chips of multi-chip devices having programmable logic regions, such as in the case of field programmable gate arrays (FPGAs). The concepts described herein can be extended to chips of multi-chip devices with arbitrary integrated circuits. For example, redundancy may be implemented when multiple chips have processors, memory, or any other circuitry and may be application specific integrated circuits (ASICs). As used herein, a "processing integrated circuit" is a memory that simply stores data and processes or manipulates data, as opposed to any circuitry associated with the memory (e.g., memory controller, address decoder, etc.). Refers to an integrated circuit comprising circuitry capable of, configured and/or configurable to do so. A processing integrated circuit may include memory in addition to circuitry that is capable, configured, and/or configurable to process or manipulate data. Examples of processing integrated circuits include integrated circuits containing programmable logic regions (eg, FPGAs), processors (eg, central processing units (CPUs), graphics processing units (GPUs), etc.), ASICs, etc., or combinations thereof.

図１は、いくつかの例によるマルチチップデバイスの構造である。図１に示すマルチチップデバイスは、本明細書に記載されるさまざまな例の態様の説明および理解を容易にするためのものである。さまざまな他のマルチチップデバイスが異なる構造、異なる数のチップ、追加的な構成要素などを有し得る。 FIG. 1 is a structure of a multi-chip device according to some examples. The multi-chip device shown in FIG. 1 is for ease of explanation and understanding of various example aspects described herein. Various other multichip devices may have different structures, different numbers of chips, additional components, and the like.

マルチチップデバイスは、第１のチップ１０２、第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８を含む。一般的に、チップ１０２～１０８は積層され、マルチチップデバイスにおけるチップスタックを形成する。チップ１０２～１０８は、いくつかの例では、アクティブダイオンアクティブダイ（ＡｏＡ：Ａｃｔｉｖｅ ｄｉｅ－ｏｎ－Ａｃｔｉｖｅ ｄｉｅ）デバイスを形成するように積層される。以下で説明するようないくつかの例では、より多くのまたはより少ないチップがチッブスタックに含まれ得る。例えば、第２のチップ１０４および／または第３のチップ１０６のうちの１つまたは複数がチップスタックから除去され、またはチップスタックに追加され得る。 The multi-chip device includes a first chip 102, a second chip 104, a third chip 106, and a fourth chip . Generally, chips 102-108 are stacked to form a chip stack in a multi-chip device. Chips 102-108 are, in some examples, stacked to form an active die-on-active die (AoA) device. In some examples, such as those described below, more or fewer chips may be included in the chip stack. For example, one or more of the second chip 104 and/or the third chip 106 may be removed from or added to the chip stack.

チップ１０２～１０８のそれぞれは、半導体基板１１２と、それぞれの半導体基板１１２の表側の表側誘電体層１１４とを含む。表側誘電体層１１４は、その内部に形成されたメタライゼーション（例えば、金属ラインおよび／またはヴィア）（図示されているが具体的に付番されていない）を含み、集積回路内のさまざまな構成要素を電気的に接続することができる。チップ１０２～１０６のそれぞれは、それぞれの半導体基板１１２の裏側の裏側誘電体層１１６を含む。裏側誘電体層１１６は、その内部に形成されたメタライゼーション（例えば、金属ラインおよび／またはヴィア）（図示されているが具体的に付番されていない）を含み、集積回路内のさまざまな構成要素を電気的に接続することができる。チップ１０２～１０８の各半導体基板１１２は、例えば、それぞれの半導体基板１１２の表側の表面の上および／または中に形成されたトランジスタ１１８を含む。トランジスタ１１８および任意の他の構成要素は、表側誘電体層１１４内のメタライゼーションに接続され得る。それぞれのチップ１０２～１０６の各半導体基板１１２は、貫通する裏側基板貫通ヴィア（ＴＳＶ：ｔｈｒｏｕｇｈ－ｓｕｂｓｔｒａｔｅ ｖｉａ）１２０を有し、それぞれのチップ１０２～１０６の表側誘電体層１１４内のメタライゼーションを裏側誘電体層１１６内のメタライゼーションに電気的に接続することができる。 Each of the chips 102 - 108 includes a semiconductor substrate 112 and a front dielectric layer 114 on the front side of the respective semiconductor substrate 112 . The front dielectric layer 114 includes metallization (e.g., metal lines and/or vias) formed therein (shown but not specifically numbered) to facilitate various configurations within the integrated circuit. Elements can be electrically connected. Each of the chips 102 - 106 includes a backside dielectric layer 116 on the backside of the respective semiconductor substrate 112 . Backside dielectric layer 116 includes metallization (e.g., metal lines and/or vias) formed therein (shown but not specifically numbered) for various configurations within the integrated circuit. Elements can be electrically connected. Each semiconductor substrate 112 of chips 102 - 108 includes, for example, a transistor 118 formed on and/or in the front side surface of the respective semiconductor substrate 112 . Transistor 118 and any other components may be connected to metallization in front dielectric layer 114 . Each semiconductor substrate 112 of each chip 102-106 has a through-substrate via (TSV) 120 therethrough to backside metallization in the top dielectric layer 114 of each chip 102-106. It can be electrically connected to metallization in dielectric layer 116 .

表側ボンドパッド１２２が、それぞれの半導体基板１１２から遠位の外側表面で、チップ１０２～１０８のそれぞれの表側誘電体層１１４内に形成される。表側ボンドパッド１２２は、それぞれの表側誘電体層１１４内のメタライゼーションに接続される。裏側ボンドパッド１２４が、それぞれの半導体基板１１２から遠位の外側表面で、チップ１０４、１０６のそれぞれの裏側誘電体層１１６内に形成される。裏側ボンドパッド１２４は、それぞれの裏側誘電体層１１６内のメタライゼーションに接続される。 A front bond pad 122 is formed in the front dielectric layer 114 of each of the chips 102 - 108 on the outer surface distal from the respective semiconductor substrate 112 . The front bond pads 122 are connected to metallization in each front dielectric layer 114 . A backside bond pad 124 is formed in the backside dielectric layer 116 of each of the chips 104 , 106 on the outer surface distal from the respective semiconductor substrate 112 . Backside bond pads 124 are connected to metallization in respective backside dielectric layers 116 .

チップ１０２～１０８は（例えば、金属間および酸化物間結合を使用したハイブリッド結合によって）互いに結合される。第１のチップ１０２は、第１のチップ１０２の表側誘電体層１１４の表側ボンドパッド１２２および外側表面が第２のチップ１０４の表側誘電体層１１４の表側ボンドパッド１２２および外側表面に結合するように、表側間で第２のチップ１０４に結合される。第２のチップ１０４は、第２のチップ１０４の裏側誘電体層１１６の裏側ボンドパッド１２４および外側表面が第３のチップ１０６の表側誘電体層１１４の表側ボンドパッド１２２および外側表面に結合するように、裏側と表側の間で第３のチップ１０６に結合される。第３のチップ１０６は、第３のチップ１０６の裏側誘電体層１１６の裏側ボンドパッド１２４および外側表面が第４のチップ１０８の表側誘電体層１１４の表側ボンドパッド１２２および外側表面に結合するように、裏側と表側の間で第４のチップ１０８に結合される。 Chips 102-108 are bonded together (eg, by hybrid bonding using metal-to-metal and oxide-to-oxide bonding). The first chip 102 is mounted such that the front bond pads 122 and the outer surface of the front dielectric layer 114 of the first chip 102 couple to the front bond pads 122 and the outer surface of the front dielectric layer 114 of the second chip 104 . Additionally, it is coupled to the second chip 104 between the front sides. The second chip 104 is mounted such that the backside bond pads 124 and the outer surface of the backside dielectric layer 116 of the second chip 104 are coupled to the topside bond pads 122 and the outer surface of the topside dielectric layer 114 of the third chip 106 . In addition, it is bonded to the third chip 106 between the back side and the front side. The third chip 106 is bonded such that the back bond pads 124 and outer surface of the back dielectric layer 116 of the third chip 106 couple to the front bond pads 122 and outer surface of the front dielectric layer 114 of the fourth chip 108 . In addition, it is bonded to the fourth chip 108 between the back side and the front side.

結合の他の配置が実装され得る。他の例では、チップ１０２～１０８は（ミニバンプ、はんだなどの）外部コネクタを使用して互いに取り付けられ得る。いくつかの例では、チップ１０２～１０８のうちのいくつかが外部コネクタによって互いに取り付けられることができる一方、他のチップは外部コネクタを使用せずに互いに結合されることができる。結合と外部コネクタの使用との任意の置換が実装され得る。 Other arrangements of couplings can be implemented. Alternatively, chips 102-108 may be attached to each other using external connectors (such as mini-bumps, solder, etc.). In some examples, some of the chips 102-108 can be attached to each other with external connectors, while other chips can be coupled together without the use of external connectors. Any permutation between coupling and using external connectors may be implemented.

外側コネクタボンドパッド１２６（例えば、アルミニウムパッド）が、チップ１０２の半導体基板１１２から遠位の外側表面で、チップ１０２の裏側誘電体層１１６内に形成される。外側コネクタボンドパッド１２６は、チップ１０２の裏側誘電体層１１６内のメタライゼーションに接続される。パッシベーション層１２８が、チップ１０２の半導体基板１１２から遠位の外側表面上に形成され、そこを貫通するそれぞれの開口部が外側コネクタボンドパッド１２６を露出させる。外部コネクタ１３０（例えば、崩壊制御チップ接続（Ｃ４：ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）、ミニバンプなど）が、パッシベーション層１２８内の開口部を貫通するそれぞれの外側コネクタボンドパッド１２６上に形成される。 Outer connector bond pads 126 (eg, aluminum pads) are formed in backside dielectric layer 116 of chip 102 on the outer surface of chip 102 distal from semiconductor substrate 112 . Outer connector bond pads 126 connect to metallization in backside dielectric layer 116 of chip 102 . A passivation layer 128 is formed on the outer surface of chip 102 distal from semiconductor substrate 112 with respective openings therethrough exposing outer connector bond pads 126 . External connectors 130 (eg, controlled collapse chip connections (C4), mini-bumps, etc.) are formed on respective outer connector bond pads 126 through openings in passivation layer 128 .

外部コネクタ１３０は、パッケージ基板に取り付けられ得る。パッケージ基板は、例えば、プリント回路基板（ＰＣＢ）にさらに取り付けられて、パッケージ基板（したがってマルチチップデバイス）をＰＣＢに取り付けることができる。さまざまな他の構成要素がマルチチップデバイスに含まれ得る。例えば、インターポーザ、（成形コンパウンド、ＭＵＦなどのような）封止材などが、マルチチップデバイスに含まれ得る。当業者は、マルチチップデバイスになされ得るさまざまな変形を容易に想定するであろう。 The external connector 130 can be attached to the package substrate. The package substrate may, for example, be further attached to a printed circuit board (PCB) to attach the package substrate (and thus the multi-chip device) to the PCB. Various other components may be included in multichip devices. For example, interposers, encapsulants (such as molding compounds, MUFs, etc.), etc. may be included in multi-chip devices. Those skilled in the art will readily envision the various modifications that can be made to multichip devices.

図２は、図１のマルチチップデバイスを形成する方法２００のフローチャートである。図２の方法の加工が一般的に記載され、当業者は、実行され得るより具体的な加工を容易に理解するであろう。より具体的な加工は、チップに個片化されるべき基板上に集積回路を形成するための任意の半導体加工に従うことができる。 FIG. 2 is a flowchart of a method 200 of forming the multichip device of FIG. The method operations of FIG. 2 have been generally described, and those skilled in the art will readily appreciate more specific operations that may be performed. A more specific process can follow any semiconductor process for forming integrated circuits on a substrate to be singulated into chips.

ブロック２０２で、それぞれの基板（例えば、ウェハ）上のチップの表面加工が実行される。例えば、各半導体基板１１２（例えば、ウェハ）の表面加工は、半導体基板１１２の表面の中および／または上にデバイス（例えば、トランジスタ１１８）を形成し、半導体基板１１２の表面上にメタライゼーションおよび表側ボンドパッド１２２を有する表側誘電体層１１４を形成することを含み得る。複数の第１のチップ１０２が、第１の基板上に形成され得る。複数の第２のチップ１０４が、第２の基板上に形成され得る。複数の第３のチップ１０６が、第３の基板上に形成され得る。複数の第４のチップ１０８が、第４の基板上に形成され得る。 At block 202, surface machining of the chips on each substrate (eg, wafer) is performed. For example, surface processing of each semiconductor substrate 112 (e.g., wafer) may include forming devices (e.g., transistors 118) in and/or on the surface of the semiconductor substrate 112, and metallization and front side metallization on the surface of the semiconductor substrate 112. Forming a front dielectric layer 114 with bond pads 122 may be included. A plurality of first chips 102 may be formed on the first substrate. A plurality of second chips 104 may be formed on the second substrate. A plurality of third chips 106 may be formed on the third substrate. A plurality of fourth chips 108 may be formed on the fourth substrate.

ブロック２０４で、第１のチップおよび第２のチップのそれぞれの基板（例えば、第１の基板および第２の基板）が、図１に示した表側間結合などで互いに結合される。結合は、基板（例えば、ウェハ）レベルであり得る。結合は、第１の基板の表側ボンドパッド１２２を第２の基板の表側ボンドパッド１２２に結合し、第１の基板の表側誘電体層１１４の外側表面を第２の基板の表側誘電体層１１４の外側表面に結合するなどのハイブリッド結合であり得る。 At block 204, the respective substrates (eg, the first substrate and the second substrate) of the first chip and the second chip are bonded together, such as the front-side bonding shown in FIG. Bonding can be at the substrate (eg, wafer) level. The bonding joins the front side bond pads 122 of the first substrate to the front side bond pads 122 of the second substrate and connects the outer surface of the front side dielectric layer 114 of the first substrate to the front side dielectric layer 114 of the second substrate. can be hybrid binding, such as binding to the outer surface of the

ブロック２０６で、第２のチップの半導体基板１１２（例えば、第２の基板の半導体基板１１２）が裏側から薄化される。薄化は、化学機械研磨（ＣＭＰ）または他の適切なプロセスによって可能である。ブロック２０８で、第２の基板上の第２のチップの裏面加工が実行される。裏面加工は、第２の基板の半導体基板１１２を貫通する裏側ＴＳＶ１２０を形成し、第２の基板の表側誘電体層１１４内のメタライゼーションに接続することを含み得る。裏面加工は、半導体基板１１２の裏面上にメタライゼーションおよび裏側ボンドパッド１２４を有する裏側誘電体層１１６を形成することをさらに含み得る。裏側誘電体層１１６内のメタライゼーションは、裏側ＴＳＶ１２０を通じて第２の基板の表側誘電体層１１４内のメタライゼーションに接続に接続され得る。 At block 206, a second chip semiconductor substrate 112 (eg, a second substrate semiconductor substrate 112) is thinned from the back side. Thinning is possible by chemical-mechanical polishing (CMP) or other suitable process. At block 208, backside processing of the second chip on the second substrate is performed. Backside processing may include forming backside TSVs 120 through the semiconductor substrate 112 of the second substrate and connecting to metallization in the frontside dielectric layer 114 of the second substrate. Backside processing may further include forming a backside dielectric layer 116 having metallization and backside bond pads 124 on the backside of semiconductor substrate 112 . The metallization in the backside dielectric layer 116 may be connected through the backside TSV 120 to the metallization in the topside dielectric layer 114 of the second substrate.

ブロック２１０で、第２のチップおよび第３のチップのそれぞれの基板（例えば、第２の基板および第３の基板）が、図１に示した（第２の基板の）裏側と（第３の基板の）表側との結合のように互いに結合される。結合は基板（例えば、ウェハ）レベルであり得る。結合は、第２の基板の裏側ボンドパッド１２４を第３の基板の表側ボンドパッド１２２に結合し、第２の基板の裏側誘電体層１１６の外側表面を第３の基板の表側誘電体層１１４の外側表面に結合するなどの、ハイブリッド結合であり得る。 At block 210, the respective substrates (e.g., the second substrate and the third substrate) of the second chip and the third chip are separated from the back side (of the second substrate) and the substrate (of the third substrate) shown in FIG. bonded to each other like bonding to the front side of the substrate). Bonding can be at the substrate (eg, wafer) level. The bonding joins the second substrate backside bond pads 124 to the third substrate frontside bondpads 122 and connects the outer surface of the second substrate backside dielectric layer 116 to the third substrate frontside dielectric layer 114 . can be hybrid binding, such as binding to the outer surface of the

ブロック２１２で、ブロック２０６と同様に、第３のチップの半導体基板１１２（例えば、第３の基板の半導体基板１１２）が裏側から薄化される。ブロック２１４で、ブロック２０８と同様に、第３の基板上の第３のチップの裏面加工が実行される。ブロック２１６で、ブロック２１０と同様に、第３のチップおよび第４のチップのそれぞれの基板（例えば、第３の基板および第４の基板）が、図１に示した（第３の基板の）裏側と（第４の基板の）表側との結合のように互いに結合される。 At block 212, similar to block 206, the semiconductor substrate 112 of the third chip (eg, the semiconductor substrate 112 of the third substrate) is thinned from the back side. At block 214, backside processing of a third chip on a third substrate is performed, similar to block 208. FIG. At block 216, similar to block 210, the respective substrates of the third chip and the fourth chip (e.g., the third substrate and the fourth substrate) are prepared as shown in FIG. 1 (of the third substrate). They are bonded together like the bonding of the back side and the front side (of the fourth substrate).

ブロック２１８で、ブロック２０６と同様に、第１のチップの半導体基板１１２（例えば、第１の基板の半導体基板１１２）が裏側から薄化される。ブロック２２０で、ブロック２０８と同様に、第１の基板上の第１のチップの裏面加工が実行される。第１のチップの裏面加工は、外側コネクタボンドパッド１２６、パッシベーション層１２８、および外部コネクタ１３０を形成することをさらに含み得る。ブロック２２２で、結合された基板が（例えば、ソーイングによって）個片化されて、形成された個別のマルチチップデバイスを分離する。マルチチップデバイスのそれぞれは図１に示した通りであり得る。 At block 218, similar to block 206, the semiconductor substrate 112 of the first chip (eg, the semiconductor substrate 112 of the first substrate) is thinned from the back side. At block 220 , backside processing of the first chip on the first substrate is performed, similar to block 208 . First chip backside processing may further include forming outer connector bond pads 126 , passivation layer 128 , and external connector 130 . At block 222, the bonded substrates are singulated (eg, by sawing) to separate the individual multichip devices formed. Each of the multichip devices can be as shown in FIG.

いくつかの例では、チップ１０２～１０８のうちの複数が、それぞれのチップ１０２～１０８上に形成された同じ集積回路（ＩＣ）（例えば、同じ処理ＩＣ）を有する。したがって、チップ１０２～１０８のうちのそれらの複数が、いくつかの場合には、各チップ個別の場合よりも大きい集合的なＩＣを形成することができ、および／または、チップ１０２～１０８のうちの１つまたは複数は、いくつかの場合には、デバイス再生のために冗長であることができる。例えば、第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８が同じＩＣを有する場合、それらのチップのうちの任意の１つまたは複数は、マルチチップデバイス内の冗長構成を可能にし得る。例えば、チップ１０２～１０８のうちのそれらの複数のうちの１つが故障している場合、チップ１０２～１０８のうちのそれらの複数のうちの冗長な他の１つが、例えば、パワーゲーティング、スイッチング、および／または構成データによって、故障したチップの代わりに使用または有効化され得る。またさらに、チップ１０２～１０８のうちの複数が同じＩＣを有さない場合であっても、それらのＩＣのいずれかの部分が不良であるときに、マルチチップデバイスは、チップ１０２～１０８のＩＣの機能のサブセットを動作させるように構成可能であり得る。 In some examples, multiple of the chips 102-108 have the same integrated circuit (IC) (eg, the same processing IC) formed on each chip 102-108. Accordingly, a plurality of them among the chips 102-108 may, in some cases, form a collective IC that is larger than each chip individually, and/or may be redundant for device playback in some cases. For example, if the second chip 104, the third chip 106, and the fourth chip 108 have the same IC, any one or more of those chips may enable redundancy within a multichip device. can be For example, if one of the plurality of chips 102-108 is faulty, the redundant other one of the plurality of chips 102-108 may perform, for example, power gating, switching, and/or may be used or enabled in place of a failed chip, depending on configuration data. Still further, even if more than one of the chips 102-108 do not have the same IC, the multi-chip device will replace the ICs of the chips 102-108 when any portion of those ICs is defective. may be configurable to operate a subset of the functionality of

一例として、第１のチップ１０２が相互接続ＩＣを有することができ、チップ１０４～１０８のそれぞれが同じプログラマブルＩＣを有することができる。チップ１０２～１０６のそれぞれは、チップ１０２～１０６のそれぞれの半導体基板１１２を貫通するＴＳＶを含むことで、チップスタック内で垂直に信号および電力を伝えることに適応する。第１のチップ１０２上の相互接続ＩＣは、チップスタック内で水平に、そして垂直に信号および電力を配信し伝えることができる。相互接続ＩＣは、さまざまなサブシステムをさらに含むことができ、システムオンチップ（ＳｏＣ）であり得る。例えば、相互接続ＩＣは処理システムを含むことができ、処理システムは、とりわけ、（例えば、処理システムのコントローラ（例えば、これは任意の制御ロジックを含み得る）によって）チップ１０４～１０８のプログラマブルＩＣの構成またはプログラミングを制御することができる。さらに、相互接続ＩＣは、ネットワークオンチップ（ＮｏＣ）、（エクストリームパフォーマンス入出力（ＸＰＩＯ：ｅＸｔｒｅｍｅ Ｐｅｒｆｏｒｍａｎｃｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）、マルチギガビットトランシーバ（ＭＧＴ：ｍｕｌｔｉ－ｇｉｇａｂｉｔ ｔｒａｎｓｃｅｉｖｅｒ）、高帯域幅メモリ（ＨＢＭ：ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）インタフェース、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インタフェース、アクセラレータ用キャッシュコヒーレントインターコネクト（ＣＣＩＸ：ｃａｃｈｅ ｃｏｈｅｒｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ ａｃｃｅｌｅｒａｔｏｒｓ）インタフェース、アナログ－デジタルコンバータ（ＡＤＣ）、デジタル－アナログコンバータ（ＤＡＣ）などのような）入出力ブロック、および／または（（ダブルデータレート（ＤＤＲ）メモリコントローラ、高帯域幅メモリ（ＨＢＭ）メモリコントローラなどのような）メモリコントローラ、ＰＣＩｅブロック、ＣＣＩＸブロック、イーサネットコア、前方誤り訂正（ＦＥＣ）ブロックなどのような）任意の知的財産（ＩＰ：ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）ハードブロックを有することができる。 As an example, the first chip 102 can have an interconnect IC and each of the chips 104-108 can have the same programmable IC. Each of the chips 102-106 includes TSVs that pass through the semiconductor substrate 112 of each of the chips 102-106 to accommodate vertical signal and power communication within the chip stack. The interconnect ICs on the first chip 102 can distribute and carry signals and power horizontally and vertically within the chip stack. The interconnect IC can further include various subsystems and can be a system-on-chip (SoC). For example, an interconnect IC can include a processing system, which, among other things, can control the programmable ICs of chips 104-108 (eg, by the processing system's controller (eg, which can include any control logic)). Configuration or programming can be controlled. In addition, interconnect ICs include network on chip (NoC), eXtreme Performance Input/Output (XPIO), multi-gigabit transceiver (MGT), high bandwidth memory (HBM) memory) interface, peripheral component interconnect express (PCIe) interface, cache coherent interconnect for accelerators (CCIX) interface, analog-to-digital converter (ADC), digital-to-analog converter (DAC), etc.). output blocks, and/or memory controllers (such as double data rate (DDR) memory controllers, high bandwidth memory (HBM) memory controllers, etc.), PCIe blocks, CCIX blocks, Ethernet cores, forward error correction (FEC) blocks , etc.) can have any intellectual property (IP) hard block.

チップ１０４～１０８のプログラマブルＩＣは、プログラマブルロジック領域を含み得る。プログラマブルロジック領域は、構成可能ロジックブロック（ＣＬＢ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ）、ルックアップテーブル（ＬＵＴ）、ランダムアクセスメモリブロック（ＢＲＡＭ）、ウルトラＲＡＭ（ＵＲＡＭ）、入出力ブロック（ＩＯＢ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、および／または遅延ロックループ（ＤＬＬ）を含むプログラマブルロジック要素を含み得る。いくつかのアーキテクチャでは、プログラマブルロジック領域は、プログラマブルロジック要素のカラムを含むことができ、各カラムは単一タイプのプログラマブルロジック要素を含む（例えば、ＣＬＢのカラム、ＢＲＡＭのカラムなど）。プログラマブルロジック要素は、１つまたは複数の関連するプログラマブル相互接続要素を有し得る。例えば、いくつかのアーキテクチャでは、プログラマブルロジック領域は、プログラマブルロジック要素の各カラムに関連づけられ隣り合うプログラマブル相互接続要素のカラムを含む。このような例では、各プログラマブル相互接続要素は、隣り合うカラム内の関連するプログラマブルロジック要素に接続されるとともに、同じカラム内の隣り合うプログラマブル相互接続要素に接続される。プログラマブル相互接続要素の相互接続されたカラムは、プログラマブルロジック領域内のグローバルルーティングネットワークを形成し得る。いくつかの例では、プログラマブルＩＣは、（ブート読出し専用メモリ（ＲＯＭ）を有する）コントローラと、ＮｏＣとを含み得る。コントローラは、ＲＯＭを読み出してそれぞれのプログラマブルＩＣを基本構成に構成することにより、プログラマブルＩＣが、例えば、システムレベルの構成のために第１のチップ１０２の相互接続ＩＣから、構成データを受信することを可能にする。 The programmable ICs of chips 104-108 may include programmable logic regions. The programmable logic area includes configurable logic blocks (CLBs), lookup tables (LUTs), random access memory blocks (BRAMs), ultra RAMs (URAMs), input/output blocks (IOBs), digital signal processing blocks ( DSP), clock manager, and/or programmable logic elements including delay locked loops (DLLs). In some architectures, the programmable logic region may include columns of programmable logic elements, each column including a single type of programmable logic element (eg, a column of CLBs, a column of BRAMs, etc.). A programmable logic element may have one or more associated programmable interconnect elements. For example, in some architectures the programmable logic region includes adjacent columns of programmable interconnect elements associated with each column of programmable logic elements. In such an example, each programmable interconnect element is connected to associated programmable logic elements in adjacent columns and to adjacent programmable interconnect elements in the same column. Interconnected columns of programmable interconnect elements may form a global routing network within the programmable logic area. In some examples, the programmable IC may include a controller (with boot read-only memory (ROM)) and a NoC. The controller reads the ROM and configures each programmable IC into a base configuration so that the programmable ICs receive configuration data, e.g., from the interconnect ICs of the first chip 102 for system level configuration. enable

いくつかの例によれば、１つまたは複数のチップ、またはその一部が不良である場合、マルチチップデバイスは、不良であるいずれかのチップ、またはその一部を無効化し、残りのチップまたは一部を動作させることによって、依然として動作可能であることができる。例えば、マルチチップデバイス内の複数のチップがそれぞれプログラマブルロジック領域を有するとき、およびいずれかのプログラマブルロジック領域が不良または故障であるとき、そのチップのプログラマブルロジック領域全体が無効化されることができる一方、他のチップのプログラマブルロジック領域は動作可能であることができる。いくつかの例では、マルチチップデバイス内の複数のチップがそれぞれプログラマブルロジック領域を有するとき、およびいずれかのプログラマブルロジック領域の一部が不良または故障であるとき、そのチップのプログラマブルロジック領域のその部分が無効化されることができる一方、他のチップのプログラマブルロジック領域およびそのチップのプログラマブルロジック領域の残りの部分は動作可能であることができる。 According to some examples, if one or more chips, or portions thereof, are defective, the multi-chip device disables any of the chips, or portions thereof, that are defective and disables the remaining chips or portions thereof. It can still be operable by operating some. For example, when multiple chips in a multi-chip device each have a programmable logic region, and when any programmable logic region is bad or faulty, the entire programmable logic region of that chip can be disabled. , the programmable logic regions of other chips may be operational. In some examples, when multiple chips in a multi-chip device each have a programmable logic region, and when a portion of any programmable logic region is defective or faulty, that portion of that chip's programmable logic region can be disabled, while the other chip's programmable logic regions and the remainder of that chip's programmable logic region can be operational.

図３は、いくつかの例によるマルチチップデバイス内のチップのプログラマブルロジック領域を無効化することの概略図である。第１のチップ１０２はインターコネクト３０２を含む。第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８はそれぞれプログラマブルロジック領域３０４－１、３０４－２、３０４－３（個別にまたはまとめて、プログラマブルロジック領域３０４）を含む。インターコネクト３０２は、（例えば、処理システムの）コントローラ３０３を含み、プログラミングインターコネクト３０６（例えば、構成フレーム（ＣＦＲＡＭＥ）インターコネクト）によってプログラマブルロジック領域３０４のそれぞれに通信可能に接続される。例えば、コントローラ３０３は、プログラミングインターコネクト３０６を介してプログラマブルロジック領域３０４のそれぞれに構成データを通信することができる。いくつかの例では、チップ１０２～１０８、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ１０２～１０８のそれぞれは、接続３０８を介して隣り合うチップに通信可能に接続される。 FIG. 3 is a schematic diagram of disabling a programmable logic region of a chip within a multi-chip device according to some examples. First chip 102 includes interconnect 302 . Second chip 104, third chip 106, and fourth chip 108 each include programmable logic regions 304-1, 304-2, 304-3 (individually or collectively, programmable logic regions 304). Interconnect 302 includes controller 303 (eg, of a processing system) and is communicatively coupled to each of programmable logic regions 304 by programming interconnect 306 (eg, configuration frame (CFRAME) interconnect). For example, controller 303 can communicate configuration data to each of programmable logic regions 304 via programming interconnect 306 . In some examples, each of chips 102-108, or any subset thereof, may include a controller such that control for communicating configuration data may be distributed throughout the multi-chip device. Each of chips 102 - 108 is communicatively connected to adjacent chips via connections 308 .

図３において、第３のチップ１０６のプログラマブルロジック領域３０４－２が、不良または故障として示されている。他の例では、プログラマブルロジック領域３０４のいずれかが不良または故障であり得る。マルチチップデバイスを（図２における加工のように）形成した後、マルチチップデバイスは、例えば、プログラマブルロジック領域３０４のいずれかが不良または故障であるかどうかを特定するために、機能について検査され得る。十分な数のプログラマブルロジック領域３０４が機能する（例えば、不良でない、または故障でない）場合、マルチチップデバイスは、機能するいくつかのプログラマブルロジック領域３０４を含むように動作し得る。第１のチップ１０２内のコントローラ３０３は、どのプログラマブルロジック領域３０４が機能するか、および／または故障もしくは不良であるかを示すようにプログラムされ得る（電子ヒューズ（ｅＦｕｓｅ）などの）メモリを含み得る。これに応答して、コントローラ３０３は、プログラムされたメモリに基づいて、プログラミングインターコネクト３０６を介して、機能するプログラマブルロジック領域３０４に構成データを配信し得る。さらに、故障または不良であるプログラマブルロジック領域３０４および／または対応するチップによる電力消費を低減または除去するためにコントローラ３０３を使用して、パワーゲーティングが実装され得る。この例では、不良チップの全体、またはチップの不良なプログラマブルロジック領域３０４の全体が無効化される一方、機能するプログラマブルロジック領域３０４の全体は動作可能のままである。 In FIG. 3, programmable logic region 304-2 of third chip 106 is shown as bad or faulty. In other examples, any of programmable logic regions 304 may be bad or faulty. After forming the multichip device (as in processing in FIG. 2), the multichip device may be functionally tested, for example, to identify if any of the programmable logic regions 304 are defective or faulty. . If a sufficient number of programmable logic regions 304 are functioning (eg, not bad or faulty), the multi-chip device may operate to include several functioning programmable logic regions 304 . Controller 303 in first chip 102 may include memory (such as electronic fuses (eFuses)) that may be programmed to indicate which programmable logic regions 304 are functional and/or faulty or faulty. . In response, controller 303 may deliver configuration data to functioning programmable logic regions 304 via programming interconnect 306 based on programmed memory. Additionally, power gating may be implemented using controller 303 to reduce or eliminate power consumption by programmable logic regions 304 and/or corresponding chips that are faulty or defective. In this example, the entire defective chip, or the entire defective programmable logic region 304 of the chip, is disabled while the entire functional programmable logic region 304 remains operational.

記載されるようなマルチチップデバイスによって実装されるプログラマブルロジックデバイス（例えば、ＦＰＧＡ）に関連して、ユーザ設計がプログラマブルロジック領域３０４において実装され得る。どのプログラマブルロジック領域３０４が機能するか、または故障もしくは不良であるかは、ユーザ設計にとって透過的である。例えば、図３の状況では、マルチチップデバイスは、２個のプログラマブルロジック領域３０４（例えば、プログラマブルロジック領域３０４－１、３０４－３）において、それらの２個のプログラマブルロジック領域３０４がマルチチップデバイスのチップスタック内で隣接するかのように（例えば、プログラマブルロジック領域３０４がそれぞれ第２のチップ１０４および第３のチップ１０６にあるかのように）、ユーザ設計を実装し得る。第１のチップ１０２のコントローラ３０３は、ユーザ設計が中間の不良なプログラマブルロジック領域３０４－２を認識することなく、中間の不良なプログラマブルロジック領域３０４－２に適応するために、プログラマブルロジック領域３０４に対する構成データを配信するように構成される。 User designs may be implemented in programmable logic area 304 in connection with programmable logic devices (eg, FPGAs) implemented by multi-chip devices as described. It is transparent to the user design which programmable logic regions 304 are functioning or failing or failing. For example, in the situation of FIG. 3, the multi-chip device has two programmable logic regions 304 (eg, programmable logic regions 304-1, 304-3) in which those two programmable logic regions 304 are the User designs may be implemented as if they were contiguous in a chip stack (eg, as if programmable logic regions 304 were on second chip 104 and third chip 106, respectively). The controller 303 of the first chip 102 controls the programmable logic area 304 to accommodate the intermediate bad programmable logic area 304-2 without the user design being aware of the intermediate bad programmable logic area 304-2. configured to deliver configuration data;

図４は、いくつかの例による再生方式を可能にし得る、いくつかの例示的なマルチチップデバイス仕様の表現４００である。図４は、マルチチップデバイスの４つのデバイス仕様４０２、４０４、４０６、４０８を示している。デバイス仕様４０２～４０８は、図示を容易にするために単一の平面内に示されているが、図１に一般的に示したマルチチップデバイスにおいて（チップ数は異なり得るが）構成され得る。 FIG. 4 is a representation 400 of some example multichip device specifications that may enable playback schemes according to some examples. FIG. 4 shows four device specifications 402, 404, 406, 408 for multichip devices. Device specifications 402-408 are shown in a single plane for ease of illustration, but may be configured (although the number of chips may vary) in the multi-chip device shown generally in FIG.

図示のように、デバイス仕様４０２～４０８は、相異なる仕様にわたって同じであるベースチップ４１０を含む。ベースチップ４１０は、例えば、図１の第１のチップ１０２であることができ、例えば、図３に関して説明したインターコネクト３０２およびコントローラ３０３を含むことができる。デバイス仕様４０２は、単一のファブリックチップ４１２を含む。ファブリックチップ４１２は、図１の第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４を含むことができる。デバイス仕様４０４は、２個のファブリックチップ４１４、４１６を含む。ファブリックチップ４１４、４１６は、図１の第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４をそれぞれ含むことができる。デバイス仕様４０６は、３個のファブリックチップ４１８、４２０、４２２を含む。ファブリックチップ４１８、４２０、４２２は、図１の第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４をそれぞれ含むことができる。デバイス仕様４０８は、１つのファブリックチップ４２４と、（例えば、ファブリックチップ４２４とは異なる）アクセラレータチップ４２６とを含む。ファブリックチップ４２４は、図１の第２のチップ１０４および第３のチップ１０６のいずれかであることができ、例えば、図３に関して説明したプログラマブルロジック領域３０４を含むことができる。アクセラレータチップ４２６は、マルチチップデバイス内でファブリックチップ４２４の物理的に上方にあり、図１の第３のチップ１０６または第４のチップ１０８であり得る。ファブリックチップ４１２～４２４は、同じ集積回路をそれぞれ有する。 As shown, device specifications 402-408 include a base chip 410 that is the same across different specifications. Base chip 410 can be, for example, first chip 102 of FIG. 1 and can include, for example, interconnects 302 and controller 303 described with respect to FIG. Device specification 402 includes a single fabric chip 412 . Fabric chip 412 can be any of second chip 104, third chip 106, and fourth chip 108 of FIG. 1, and can include, for example, programmable logic region 304 described with respect to FIG. can. Device specification 404 includes two fabric chips 414,416. Fabric chips 414, 416 can be any of second chip 104, third chip 106, and fourth chip 108 of FIG. can contain. Device specification 406 includes three fabric chips 418 , 420 , 422 . Fabric chips 418, 420, 422 can be any of second chip 104, third chip 106, and fourth chip 108 of FIG. 1, for example programmable logic region 304 described with respect to FIG. can contain respectively. Device specification 408 includes one fabric chip 424 and an accelerator chip 426 (eg, different from fabric chip 424). Fabric chip 424 can be either second chip 104 or third chip 106 of FIG. 1 and can include, for example, programmable logic region 304 described with respect to FIG. Accelerator chip 426 is physically above fabric chip 424 in a multichip device and may be third chip 106 or fourth chip 108 in FIG. Fabric chips 412-424 each have the same integrated circuit.

所与のデバイス仕様に従って製造されたマルチチップデバイスは、順に積層されたその仕様のチップを含む。例えば、デバイス仕様４０２に従って製造されたマルチチップデバイスは、第１のチップ（例えば、ベースチップ４１０）と、第１のチップの上に積層された第２のチップ（例えば、ファブリックチップ４１２）とを有し、他のチップはない。例えば、デバイス仕様４０４に従って製造されたマルチチップデバイスは、第１のチップ（例えば、ベースチップ４１０）と、第１のチップの上に積層された第２のチップ（例えば、ファブリックチップ４１４）と、第２のチップの上に積層された第３のチップ（例えば、ファブリックチップ４１６）とを有し、他のチップはない。さらなる例として、デバイス仕様４０６に従って製造されたマルチチップデバイスは、第１のチップ（例えば、ベースチップ４１０）と、第１のチップの上に積層された第２のチップ（例えば、ファブリックチップ４１８）と、第２のチップの上に積層された第３のチップ（例えば、ファブリックチップ４２０）と、第３のチップの上に積層された第４のチップ（例えば、ファブリックチップ４２２）とを有し、他のチップはない。 A multi-chip device manufactured according to a given device specification contains chips of that specification stacked in sequence. For example, a multi-chip device manufactured according to device specification 402 may include a first chip (eg, base chip 410) and a second chip (eg, fabric chip 412) stacked on top of the first chip. have and no other chips. For example, a multi-chip device manufactured according to device specification 404 may include a first chip (eg, base chip 410), a second chip (eg, fabric chip 414) stacked over the first chip, and A third chip (eg, fabric chip 416) stacked on top of the second chip and no other chips. As a further example, a multi-chip device manufactured according to device specification 406 may include a first chip (eg, base chip 410) and a second chip (eg, fabric chip 418) stacked over the first chip. , a third chip (eg, fabric chip 420) stacked over the second chip, and a fourth chip (eg, fabric chip 422) stacked over the third chip. , no other chips.

マルチチップデバイスがデバイス仕様４０８に従って（例えば、図１の状況では、第１のチップ１０２がベースチップ４１０であり、第２のチップ１０４がファブリックチップ４２４であり、第３のチップ１０６がアクセラレータチップ４２６であるように）製造されると仮定する。アクセラレータチップ４２６が不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４２４が動作可能である場合、マルチチップデバイスは、ベースチップ４１０および単一のファブリックチップ４１２（例えば、単一層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０２を実装し得る。 A multi-chip device conforms to the device specification 408 (eg, in the situation of FIG. 1, the first chip 102 is the base chip 410, the second chip 104 is the fabric chip 424, and the third chip 106 is the accelerator chip 426). ) is assumed to be manufactured. If the accelerator chip 426 is bad or faulty and not operational, and the base chip 410 and fabric chip 424 are operational, the multi-chip device can be configured as a base chip 410 and a single fabric chip 412 (e.g., a single layer programmable device specification 402 may be implemented with a logic area or fabric).

マルチチップデバイスがデバイス仕様４０６に従って（例えば、図１の状況では、第１のチップ１０２がベースチップ４１０であり、第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８がそれぞれファブリックチップ４１８、４２０、４２２であるように）製造されると仮定する。ファブリックチップ４１８、４２０、４２２のうちの１つが不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４１８、４２０、４２２のうちの２つが動作可能である場合、マルチチップデバイスは、ベースチップ４１０および２つのファブリックチップ４１４、４１６（例えば、２層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０４を実装し得る。ファブリックチップ４１８、４２０、４２２のうちの２つが不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４１８、４２０、４２２のうちの１つが動作可能である場合、マルチチップデバイスは、ベースチップ４１０および単一のファブリックチップ４１２（例えば、単一層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０２を実装し得る。 A multi-chip device according to device specification 406 (eg, in the situation of FIG. 1, first chip 102 is base chip 410, second chip 104, third chip 106, and fourth chip 108 are fabric chips, respectively). are manufactured as are chips 418, 420, 422). If one of the fabric chips 418, 420, 422 is bad or faulty and is not operational, and two of the base chip 410 and fabric chips 418, 420, 422 are operational, the multichip device A device specification 404 may be implemented having a chip 410 and two fabric chips 414, 416 (eg, two layers of programmable logic regions or fabrics). If two of the fabric chips 418, 420, 422 are bad or faulty and inoperable and the base chip 410 and one of the fabric chips 418, 420, 422 are operable, the multichip device is in the base state. A device specification 402 may be implemented having a chip 410 and a single fabric chip 412 (eg, a single layer of programmable logic region or fabric).

マルチチップデバイスがデバイス仕様４０４に従って（例えば、図１の状況では、第１のチップ１０２がベースチップ４１０であり、第２のチップ１０４および第３のチップ１０６がそれぞれファブリックチップ４１４、４１６であり、第４のチップ１０８がないように）製造されると仮定する。ファブリックチップ４１４、４１６のうちの一方が不良または故障であり動作可能でなく、ベースチップ４１０およびファブリックチップ４１４、４１６のうちの他方が動作可能である場合、マルチチップデバイスは、ベースチップ４１０および単一のファブリックチップ４１２（例えば、単一層のプログラマブルロジック領域またはファブリック）を有するデバイス仕様４０２を実装し得る。 Multi-chip device according to device specification 404 (eg, in the situation of FIG. 1, first chip 102 is base chip 410, second chip 104 and third chip 106 are fabric chips 414, 416, respectively; manufactured without the fourth chip 108). If one of the fabric chips 414, 416 is bad or faulty and is not operable, and the other of the base chip 410 and fabric chips 414, 416 is operable, then the multi-chip device will operate on the base chip 410 and the single fabric chip. Device specification 402 may be implemented with one fabric chip 412 (eg, a single layer of programmable logic region or fabric).

上記の例は、１つのデバイス仕様に従って製造されるマルチチップデバイスが、チップが故障または不良であるときに、どのように別のデバイス仕様に従って実現し、または動作可能であり得るかを示している。マルチチップデバイスは、マルチチップデバイスが満たすことが可能なデバイス仕様を論理的に実装するように構成されることができ、その論理構成はユーザおよびユーザ設計にとって透過的である。例えば、ユーザ設計がデバイス仕様４０４を満たすマルチチップデバイス上で実装されるべき場合、マルチチップデバイスがデバイス仕様４０４に従って製造されたか、それともデバイス仕様４０６に従って製造されたか（ファブリックチップ４１８、４２０、４２２のうちの１つが故障または欠陥である）は、ユーザ設計にとって未知および透過的であり、ユーザ設計はいずれの場合でも機能的に同一に実装される。論理実装は、ベースチップ４１０内のメモリに記憶された構成データに基づくことができ、これはベースチップ４１０内のコントローラが、対応するファブリックチップに構成データをどのように配信するかを決定し得る。 The above example shows how a multi-chip device manufactured according to one device specification can be implemented or operable according to another device specification when a chip is faulty or defective. . A multichip device can be configured to logically implement device specifications that the multichip device can meet, the logical configuration being transparent to users and user designs. For example, if a user design is to be implemented on a multichip device that meets device specification 404, is the multichip device manufactured according to device specification 404 or according to device specification 406 (of fabric chips 418, 420, 422)? one of which is a fault or defect) is unknown and transparent to the user design, which is implemented functionally identically in either case. The logic implementation can be based on configuration data stored in memory within the base chip 410, which can determine how the controller within the base chip 410 distributes the configuration data to the corresponding fabric chips. .

いくつかの例では、相異なるマルチチップデバイスのアーキテクチャが接続性、遅延、および電力に関してメトリックが実質的に同一であるほど十分に類似し、このことは相異なる物理構成要素（例えば、相異なるチップ数）を有するマルチチップデバイスが同じデバイス仕様を満たすことを可能にし得る。いくつかの例では、マルチチップデバイスは、あるチップが非アクティブであるときに信号がわずかな遅延オーバーヘッドでそのチップを、例えばＴＳＶを通じて、任意選択的に通過することを可能にするチップ間接続を備える。いくつかの例では、マルチチップデバイスは、構成データを異なる層に任意選択的に送信するための構成方式を備える。いくつかの例では、マルチチップデバイスは、可能なチップ間パスのうちのいずれかを通じて最悪の場合の遅延に適応するためのタイミング方法を備える。 In some examples, the architectures of different multichip devices are sufficiently similar that the metrics for connectivity, delay, and power are substantially identical, which means that different physical components (e.g., different chips number) to meet the same device specifications. In some examples, multi-chip devices have chip-to-chip connections that optionally allow signals to pass through a chip, e.g., through a TSV, optionally with little delay overhead when the chip is inactive. Prepare. In some examples, the multichip device comprises a configuration scheme for optionally sending configuration data to different layers. In some examples, multi-chip devices include timing methods to accommodate worst-case delays through any of the possible chip-to-chip paths.

図５は、いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。第１のチップ１０２はインターコネクト５０２を含む。第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８はそれぞれプログラマブルロジック領域５０４－１、５０４－２、５０４－３（個別にまたはまとめて、プログラマブルロジック領域５０４）を含む。インターコネクト５０２は、（例えば、処理システムの）コントローラ５０３を含み、プログラミングインターコネクト５０６によってプログラマブルロジック領域５０４のそれぞれに通信可能に接続される。例えば、コントローラ５０３は、プログラミングインターコネクト５０６を介してプログラマブルロジック領域５０４のそれぞれに構成データを通信することができる。いくつかの例では、チップ１０２～１０８、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ１０２～１０８のそれぞれは、接続５０８を介して隣り合うチップに通信可能に接続される。 FIG. 5 is a schematic diagram of disabling sub-regions of a programmable logic region of a multi-chip device according to some examples. First chip 102 includes interconnect 502 . Second chip 104, third chip 106, and fourth chip 108 each include programmable logic regions 504-1, 504-2, 504-3 (individually or collectively, programmable logic regions 504). Interconnect 502 includes controller 503 (eg, of a processing system) and is communicatively coupled to each of programmable logic regions 504 by programming interconnect 506 . For example, controller 503 can communicate configuration data to each of programmable logic regions 504 via programming interconnect 506 . In some examples, each of chips 102-108, or any subset thereof, may include a controller such that control for communicating configuration data may be distributed throughout the multi-chip device. Each of chips 102 - 108 is communicatively connected to adjacent chips via connections 508 .

プログラマブルロジック領域５０４のそれぞれはサブ領域を含む。プログラマブルロジック領域５０４－１はサブ領域５０４－１１、５０４－１２、５０４－１３、５０４－１４を含む。プログラマブルロジック領域５０４－２はサブ領域５０４－２１、５０４－２２、５０４－２３、５０４－２４を含む。プログラマブルロジック領域５０４－３はサブ領域５０４－３１、５０４－３２、５０４－３３、５０４－３４を含む。サブ領域は、物理的に分割され、および／または論理的に分割されることができる。サブ領域間の分割は、異なるクロックドメイン間の境界、異なる電圧ドメイン間の境界、異なるタイプの回路または論理ブロック間の境界などのような、任意の個数の論理的および／または物理的境界に基づき得る。この例では、個別のサブ領域は、そのサブ領域が故障のとき、およびまたはそのサブ領域がマルチチップデバイス内のアクティブなサブ領域でないように選択されるときに、無効化され得る。 Each programmable logic region 504 includes sub-regions. Programmable logic region 504-1 includes sub-regions 504-11, 504-12, 504-13, 504-14. Programmable logic region 504-2 includes sub-regions 504-21, 504-22, 504-23, 504-24. Programmable logic region 504-3 includes sub-regions 504-31, 504-32, 504-33, 504-34. Subregions can be physically divided and/or logically divided. The division between sub-regions may be based on any number of logical and/or physical boundaries, such as boundaries between different clock domains, boundaries between different voltage domains, boundaries between different types of circuits or logic blocks, etc. obtain. In this example, an individual sub-region may be disabled when that sub-region fails and/or when that sub-region is selected not to be an active sub-region within the multi-chip device.

各サブ領域は、接続５０８を介して隣接するチップ内の他の隣り合うサブ領域と通信し得る。接続５０８は、例えば、表側および／または裏側の誘電体層内のＴＳＶならびに金属ラインおよびヴィアを含むパッシブ接続であり得る。したがって、介在するサブ領域を無効化することは、接続５０８を介して互いに通信することに関して他のサブ領域に影響しない可能性がある。いくつかの例では、サブ領域は、接続５０８を介して信号を中継するための別個の受信および駆動回路を含むことがあるが、これは所与のサブ領域が無効化されるときに影響されない。したがって、いくつかの例では、無効化されるサブ領域内の回路のすべてが未使用となるわけではない可能性がある。 Each sub-region may communicate with other neighboring sub-regions in neighboring chips via connections 508 . Connections 508 can be passive connections including, for example, TSVs in front and/or backside dielectric layers and metal lines and vias. Thus, disabling an intervening sub-region may not affect other sub-regions with respect to communicating with each other via connection 508. FIG. In some examples, a sub-region may contain separate receiving and driving circuitry for relaying signals over connection 508, which is unaffected when a given sub-region is disabled. . Therefore, in some examples, not all of the circuitry within the disabled sub-region may be unused.

図５で、第２のチップ１０４のサブ領域５０４－１３、５０４－１４および第４のチップ１０８のサブ領域５０４－３４が、不良または故障として示されている。他の例では、サブ領域のうちのいずれかが不良または故障であり得る。マルチチップデバイスを（図２における加工のように）形成した後、マルチチップデバイスは、例えば、プログラマブルロジック領域５０４のサブ領域のいずれかが不良または故障であるかどうかを特定するために、機能について検査され得る。十分な数のプログラマブルロジック領域５０４のサブ領域が機能する（例えば、不良でない、または故障でない）場合、マルチチップデバイスは、機能するいくつかのプログラマブルロジック領域５０４のサブ領域を含むように動作し得る。第１のチップ１０２内のコントローラ５０３は、どのプログラマブルロジック領域５０４のサブ領域が機能するか、および／または故障もしくは不良であるかを示すようにプログラムされ得る（ｅＦｕｓｅなどの）メモリを含み得る。これに応答して、コントローラ５０３は、プログラムされたメモリに基づいて、プログラミングインターコネクト５０６を介して、機能するプログラマブルロジック領域３０４に構成データを配信し得る。さらに、故障または不良であるプログラマブルロジック領域５０４のサブ領域による電力消費を低減または除去するためにコントローラ５０３を使用して、パワーゲーティングが実装され得る。 In FIG. 5, sub-regions 504-13, 504-14 of second chip 104 and sub-region 504-34 of fourth chip 108 are shown as defective or failed. In other examples, any of the sub-regions may be bad or faulty. After forming the multichip device (as in processing in FIG. 2), the multichip device is functionally processed, for example, to identify whether any of the subregions of programmable logic region 504 are defective or failing. can be inspected. If a sufficient number of sub-regions of programmable logic region 504 are functioning (e.g., not defective or failing), the multi-chip device may operate to include some sub-regions of programmable logic region 504 that are functioning. . Controller 503 in first chip 102 may include memory (such as eFuses) that may be programmed to indicate which sub-regions of programmable logic region 504 are functional and/or faulty or defective. In response, controller 503 may deliver configuration data to functioning programmable logic regions 304 via programming interconnect 506 based on programmed memory. Additionally, power gating may be implemented using controller 503 to reduce or eliminate power consumption by sub-regions of programmable logic region 504 that are faulty or defective.

図５の図示された例では、マルチチップデバイスは、例えば、チップ１０４～１０８にわたって分配され得る２個のプログラマブルロジック領域５０４を含むように動作し得る。任意の個数のサブ領域がチップ１０４～１０８のいずれかの上で機能し得ることにより、図４に関して上記で説明したように、サブ領域についてより高い粒度で、マルチチップデバイスがデバイス仕様を満たすことを可能にする。当業者は、追加的なレベルの粒度を容易に理解するであろう。 In the illustrated example of FIG. 5, the multi-chip device may operate to include, for example, two programmable logic regions 504 that may be distributed across chips 104-108. Any number of sub-regions can function on any of the chips 104-108 so that multi-chip devices meet device specifications with a higher granularity of sub-regions, as described above with respect to FIG. enable Those skilled in the art will readily appreciate additional levels of granularity.

記載されるようなマルチチップデバイスによって実装されるプログラマブルロジックデバイス（例えば、ＦＰＧＡ）に関連して、ユーザ設計がプログラマブルロジック領域５０４において実装され得る。プログラマブルロジック領域５０４のどのサブ領域が機能するか、および／または故障もしくは不良であるかは、ユーザ設計にとって透過的である。例えば、図５の状況では、マルチチップデバイスは、（例えば、２個の完全なプログラマブルロジック領域５０４と等価な）８個のサブ領域（例えば、サブ領域５０４－１１、５０４－１２、５０４－２１、５０４－２２、５０４－２３、５０４－２４、５０４－３１、５０４－３２を使用して）において、プログラマブルロジック領域５０４のそれらのサブ領域がマルチチップデバイスのチップスタック内で隣接するかのようにユーザ設計を実装し得る。図示した例では、機能するサブ領域の配列（論理的または物理的）とは無関係に、プログラマブルロジック領域５０４－１、５０４－３のそれぞれの半分が、プログラマブルロジック領域の論理層を形成するように実装され得る。説明したように、プログラマブルロジック領域５０４－１の半分はサブ領域５０４－１１、５０４－１２を含み、プログラマブルロジック領域５０４－３の半分はサブ領域５０４－３１、５０４－３２、５０４－３３のうちのいずれか２個を含み得る。１層のプログラマブルロジック領域を形成するために、任意のプログラマブルロジック領域５０４ごとに異なる数のサブ領域が組み合わされ得る。第１のチップ１０２のコントローラ５０３は、ユーザ設計がプログラマブルロジック領域５０４の中間の不良なサブ領域を認識することなく、プログラマブルロジック領域５０４の中間の不良なサブ領域に適応するために、プログラマブルロジック領域５０４のサブ領域に対する構成データを配信するように構成される。 User designs may be implemented in programmable logic area 504 in connection with programmable logic devices (eg, FPGAs) implemented by multi-chip devices as described. Which sub-regions of programmable logic region 504 are functional and/or faulty or defective is transparent to the user design. For example, in the situation of FIG. 5, the multi-chip device has eight sub-regions (eg, sub-regions 504-11, 504-12, 504-21) (eg, equivalent to two complete programmable logic regions 504). , 504-22, 504-23, 504-24, 504-31, 504-32) as if those sub-regions of programmable logic region 504 were adjacent in the chip stack of the multi-chip device. user designs can be implemented in In the illustrated example, regardless of the arrangement (logical or physical) of the functional sub-regions, each half of the programmable logic regions 504-1, 504-3 are arranged to form a logical layer of programmable logic regions. can be implemented. As described, half of programmable logic area 504-1 includes sub-areas 504-11, 504-12, and half of programmable logic area 504-3 includes sub-areas 504-31, 504-32, 504-33. any two of Different numbers of sub-regions can be combined for any given programmable logic region 504 to form a layer of programmable logic region. The controller 503 of the first chip 102 uses the programmable logic region 504 to accommodate the middle faulty sub-region of the programmable logic region 504 without the user design being aware of the middle faulty sub-region of the programmable logic region 504 . 504 is configured to deliver configuration data for sub-regions.

図５の上記の説明では、サブ領域は整数個の論理的な、完全なプログラマブルロジック領域５０４を形成するように実装され得る。他の例では、マルチチップデバイスは、例えば、整数個の論理的な、完全なプログラマブルロジック領域５０４を実装することとは無関係に、部分的なプログラマブルロジック領域５０４の任意の組合せを実装し得る。例えば、図５の図示した例では、第１の層がサブ領域５０４－１１、５０４－１２を備える半分の層として実装されることができ、第２の層がプログラマブルロジック領域５０４－２の完全な層として実装されることができ、第３の層がサブ領域５０４－３１、５０４－３２、５０４－３３を備える４分の３の層として実装されることができる。 In the above description of FIG. 5, sub-regions can be implemented to form an integer number of logical, complete programmable logic regions 504 . In other examples, a multi-chip device may implement any combination of partial programmable logic regions 504 independently of implementing an integer number of logical, full programmable logic regions 504, for example. For example, in the illustrated example of FIG. 5, a first layer can be implemented as a half layer with sub-regions 504-11, 504-12, and a second layer is a complete layer of programmable logic region 504-2. A third layer can be implemented as a three-quarter layer with subregions 504-31, 504-32, 504-33.

図６は、いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。第１のチップ１０２はインターコネクト６０２を含む。第２のチップ１０４、第３のチップ１０６、および第４のチップ１０８はそれぞれプログラマブルロジック領域６０４－１、６０４－２、６０４－３（個別にまたはまとめて、プログラマブルロジック領域６０４）を含む。インターコネクト６０２は、（例えば、処理システムの）コントローラ６０３を含み、プログラミングインターコネクト６０６によってプログラマブルロジック領域６０４のそれぞれに通信可能に接続される。例えば、コントローラ６０３は、プログラミングインターコネクト６０６を介してプログラマブルロジック領域６０４のそれぞれに構成データを通信することができる。いくつかの例では、チップ１０２～１０８、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ１０２～１０８のそれぞれは、接続６０８を介して隣り合うチップに通信可能に接続される。 FIG. 6 is a schematic diagram of disabling sub-regions of a programmable logic region of a multi-chip device according to some examples. First chip 102 includes interconnect 602 . Second chip 104, third chip 106, and fourth chip 108 each include programmable logic regions 604-1, 604-2, 604-3 (individually or collectively, programmable logic regions 604). Interconnect 602 includes controller 603 (eg, of a processing system) and is communicatively coupled to each of programmable logic regions 604 by programming interconnect 606 . For example, controller 603 can communicate configuration data to each of programmable logic regions 604 via programming interconnect 606 . In some examples, each of chips 102-108, or any subset thereof, may include a controller such that control for communicating configuration data may be distributed throughout the multi-chip device. Each of chips 102 - 108 is communicatively connected to adjacent chips via connections 608 .

プログラマブルロジック領域６０４のそれぞれはサブ領域を含む。プログラマブルロジック領域６０４－１はサブ領域６０４－１１、６０４－１２、６０４－１３、６０４－１４を含む。プログラマブルロジック領域６０４－２はサブ領域６０４－２１、６０４－２２、６０４－２３、６０４－２４を含む。プログラマブルロジック領域６０４－３はサブ領域６０４－３１、６０４－３２、６０４－３３、６０４－３４を含む。サブ領域は、物理的に分割され、および／または論理的に分割されることができる。サブ領域間の分割は、異なるクロックドメイン間の境界、異なる電圧ドメイン間の境界、異なるタイプの回路または論理ブロック間の境界などのような、任意の個数の論理的および／または物理的境界に基づき得る。 Each programmable logic region 604 includes sub-regions. Programmable logic region 604-1 includes sub-regions 604-11, 604-12, 604-13, 604-14. Programmable logic region 604-2 includes sub-regions 604-21, 604-22, 604-23, 604-24. Programmable logic region 604-3 includes sub-regions 604-31, 604-32, 604-33, 604-34. Subregions can be physically divided and/or logically divided. The division between sub-regions may be based on any number of logical and/or physical boundaries, such as boundaries between different clock domains, boundaries between different voltage domains, boundaries between different types of circuits or logic blocks, etc. obtain.

この例では、個別のサブ領域は、そのサブ領域が故障のとき、およびまたはそのサブ領域がマルチチップデバイス内のアクティブなサブ領域でないように選択されるときに、無効化され得る。チップ１０４～１０８にわたって論理的および／または物理的に整列するサブ領域はスリバ（細片）を形成し得る。スリバ内の各サブ領域は、そのスリバ内の他のサブ領域と同じ、および／または機能的に等価である。異なるスリバ内のサブ領域は、異なる回路および／または機能を有し得る。動作時に、スリバの１つまたは複数のサブ領域が無効化され得る。例えば、スリバ内の１つのサブ領域が故障の場合、そのサブ領域が無効化される一方、スリバ内の他のサブ領域は有効化され動作可能である。さらに、例えば、スリバ内のどのサブ領域も故障でない場合、そのスリバ内の任意のサブ領域が無効化されるように選択され得る一方、スリバ内の他のサブ領域は有効化され動作可能である。 In this example, an individual sub-region may be disabled when that sub-region fails and/or when that sub-region is selected not to be an active sub-region within the multi-chip device. Subregions that are logically and/or physically aligned across chips 104-108 may form slivers. Each sub-region within a sliver is the same and/or functionally equivalent to other sub-regions within that sliver. Subregions within different slivers may have different circuits and/or functions. During operation, one or more subregions of the slivers may be disabled. For example, if one sub-region within a sliver fails, that sub-region is disabled while other sub-regions within the sliver are enabled and operational. Further, for example, if no sub-region within a sliver is faulty, any sub-region within that sliver may be selected to be disabled while other sub-regions within the sliver are enabled and operational. .

図示した例の状況では、４個のスリバがマルチチップデバイス内にある。第１のスリバはサブ領域６０４－１１、６０４－２１、６０４－３１を含む。第２のスリバはサブ領域６０４－１２、６０４－２２、６０４－３２を含む。第３のスリバはサブ領域６０４－１３、６０４－２３、６０４－３３を含む。第４のスリバはサブ領域６０４－１４、６０４－２４、６０４－３４を含む。いくつかの例では、各スリバ内の十分な数のサブ領域が故障でない限り、マルチチップデバイスは、３個までのプログラマブルロジック領域（例えば、ファブリックチップ）を論理的に含むように動作し得る。例えば、サブ領域６０４－３１、６０４－１３、６０４－１４が故障であり、および／または無効化される場合、サブ領域６０４－１１、６０４－２１が第１のスリバ内で動作することができ、サブ領域６０４－１２、６０４－２２が第２のスリバ内で動作することができ、サブ領域６０４－２３、６０４－３３が第３のスリバ内で動作することができ、サブ領域６０４－２４、６０４－３４が第４のスリバ内で動作することができる。 In the illustrated example situation, there are four slivers in the multichip device. The first sliver includes subregions 604-11, 604-21, 604-31. The second sliver includes subregions 604-12, 604-22, 604-32. The third sliver includes subregions 604-13, 604-23, 604-33. The fourth sliver includes subregions 604-14, 604-24, 604-34. In some examples, a multi-chip device may operate to logically include up to three programmable logic regions (eg, fabric chips) so long as a sufficient number of sub-regions within each slivers are not faulty. For example, if sub-regions 604-31, 604-13, 604-14 are faulty and/or disabled, sub-regions 604-11, 604-21 can operate within the first sliver. , sub-regions 604-12, 604-22 can operate in the second sliver, sub-regions 604-23, 604-33 can operate in the third sliver, and sub-regions 604-24 , 604-34 can operate in the fourth sliver.

スリバ内の各サブ領域は、接続６０８を介してそのスリバ内の他のサブ領域と通信し得る。接続６０８は、例えば、表側および／または裏側の誘電体層内のＴＳＶならびに金属ラインおよびヴィアを含むパッシブ接続であり得る。したがって、スリバ内の介在するサブ領域を無効化することは、接続６０８を介して互いに通信することに関してそのスリバ内の他のサブ領域に影響しない可能性がある。いくつかの例では、スリバ内のサブ領域は、接続６０８を介して信号を中継するための別個の受信および駆動回路を含むことがあるが、これはスリバ内の所与のサブ領域が無効化されるときに影響されない。例えば、サブ領域６０４－１３が無効化される場合、サブ領域６０４－１３を通る接続６０８のためのドライバおよび受信機回路は、サブ領域６０４－２３、６０４－３３が接続６０８を介して通信し得るように依然として動作し得る。したがって、いくつかの例では、無効化されるサブ領域内の回路のすべてが未使用となるわけではない可能性がある。 Each sub-region within a sliver may communicate with other sub-regions within that sliver via connection 608 . Connections 608 can be passive connections including, for example, TSVs in front and/or backside dielectric layers and metal lines and vias. Therefore, disabling an intervening sub-region within a sliver may not affect other sub-regions within that sliver with respect to communicating with each other via connection 608 . In some examples, sub-regions within a sliver may include separate receiving and driving circuitry for relaying signals over connections 608, which means that a given sub-region within a sliver may be disabled. is not affected when For example, if sub-region 604-13 is disabled, the driver and receiver circuits for connection 608 through sub-region 604-13 will not allow sub-regions 604-23, 604-33 to communicate over connection 608. can still operate to obtain Therefore, in some examples, not all of the circuitry within the disabled sub-region may be unused.

チップ間ブリッジ６１０がサブ領域間の境界に配置され、それぞれのサブ領域が隣り合うスリバ内のサブ領域と選択的に通信することを可能にする。チップ間ブリッジ６１０を介して、各サブ領域は、それぞれのサブ領域に隣り合うスリバ内にあり、それぞれのサブ領域と同じチップ内またはそれぞれのサブ領域が配置されたチップに隣り合うチップ内にある別のサブ領域と通信し得る。例えば、チップ間ブリッジ６１０を介して、第２のスリバ内のサブ領域６０４－２２は、第１のスリバ内のサブ領域６０４－１１、６０４－２１、６０４－３１のうちの１つまたは複数と通信することが可能であり、他のチップ間ブリッジ６１０を介して、第２のスリバ内のサブ領域６０４－２２は、第３のスリバ内のサブ領域６０４－１３、６０４－２３、６０４－３３のうちの１つまたは複数と通信することが可能である。複数の冗長な物理チップがマルチチップデバイスに含まれるいくつかの例では、チップ間ブリッジは、１つまたは複数の他のチップがサブ領域間に介在するようなチップ上にあるサブ領域間の選択的な通信を可能にし得る。 Chip-to-chip bridges 610 are located at the boundaries between sub-regions to allow each sub-region to selectively communicate with sub-regions in adjacent slivers. Via the inter-chip bridge 610, each sub-region is within the slivers adjacent to the respective sub-region, within the same chip as the respective sub-region or within the chip adjacent to the chip on which the respective sub-region is located. It may communicate with another sub-region. For example, via chip-to-chip bridge 610, sub-region 604-22 in the second sliver can be connected to one or more of sub-regions 604-11, 604-21, 604-31 in the first sliver. Able to communicate, via another chip-to-chip bridge 610, subregion 604-22 in the second sliver communicates with subregions 604-13, 604-23, 604-33 in the third sliver. can communicate with one or more of In some instances where multiple redundant physical chips are included in a multi-chip device, an inter-chip bridge is a selection between sub-regions on a chip such that one or more other chips intervene between the sub-regions. communication.

一例として、サブ領域６０４－３１、６０４－１３、６０４－１４が故障であり、および／または無効化されていると仮定する。サブ領域６０４－１１、６０４－１２、６０４－２３、６０４－２４は、それぞれのチップ間ブリッジ６１０を介して通信することができ、第１の論理ダイとして動作することができる。サブ領域６０４－２１、６０４－２２、６０４－３３、６０４－３４は、それぞれのチップ間ブリッジ６１０を介して通信することができ、第２の論理ダイとして動作することができる。このような状況の下では、チップ１０４～１０８は、論理的な２個のファブリックチップのマルチチップデバイスとして動作する。これらの特徴は、異なる個数の物理チップおよび論理ダイを有するマルチチップデバイスに拡張され得る。 As an example, assume subregions 604-31, 604-13, 604-14 are faulty and/or disabled. Subregions 604-11, 604-12, 604-23, 604-24 can communicate via respective chip-to-chip bridges 610 and can operate as a first logic die. Subregions 604-21, 604-22, 604-33, 604-34 can communicate via respective chip-to-chip bridges 610 and can operate as second logic dies. Under such circumstances, chips 104-108 behave as a logical two fabric chip multichip device. These features can be extended to multi-chip devices having different numbers of physical chips and logical dies.

チップ間ブリッジ６１０は、チップのそれぞれの半導体基板上のアクティブデバイス（例えば、トランジスタを含む）、半導体基板内のＴＳＶ、およびチップ内のメタライゼーションを含む。当業者は、チップ間ブリッジ６１０において実装され得るこのような構成要素を容易に理解するであろう。 Chip-to-chip bridge 610 includes active devices (eg, including transistors) on each semiconductor substrate of the chip, TSVs within the semiconductor substrate, and metallization within the chip. Those skilled in the art will readily understand such components that may be implemented in chip-to-chip bridge 610 .

いくつかの例では、図６のチップ間ブリッジ６１０のようなチップ間ブリッジは、追加的な接続性および／またはフレキシビリティを提供するために、図５の上記の例において実装され得る。チップ間ブリッジは、図６におけるプログラマブルロジック領域６０４のサブ領域に関して図示し説明したように、図５におけるプログラマブルロジック領域５０４のサブ領域間に実装され得る。 In some examples, a chip-to-chip bridge, such as chip-to-chip bridge 610 of FIG. 6, may be implemented in the above example of FIG. 5 to provide additional connectivity and/or flexibility. Chip-to-chip bridges may be implemented between sub-regions of programmable logic region 504 in FIG. 5 as shown and described with respect to sub-regions of programmable logic region 604 in FIG.

図７は、いくつかの例によるチップ１０４、１０６、１０８のそれぞれの上、および第１のスリバと第２のスリバとの間のチップ間ブリッジ６１０－２、６１０－４、６１０－６の回路図を示す。図７に示すチップ間ブリッジ６１０は、一方向性（例えば、第１のスリバから第２のスリバへ）として示されている。類似の回路図が、（例えば、第２のスリバから第１のスリバへの別の一方向性回路を追加して）スリバ間の双方向通信を可能にするように追加的に実装され得る。当業者は、このような追加、および通信を可能にするためのチップ間ブリッジ６１０として任意の個数の回路が実装され得ることを容易に理解するであろう。 FIG. 7 illustrates circuits of chip-to-chip bridges 610-2, 610-4, 610-6 on each of chips 104, 106, 108 and between first and second slivers according to some examples. Figure shows. The chip-to-chip bridge 610 shown in FIG. 7 is shown as unidirectional (eg, from first sliver to second sliver). A similar circuit diagram may additionally be implemented (eg, adding another unidirectional circuit from the second sliver to the first sliver) to enable bi-directional communication between the slivers. Those skilled in the art will readily appreciate such additions and that any number of circuits may be implemented as chip-to-chip bridge 610 to enable communication.

チップ間ブリッジ６１０－２、６１０－４、６１０－６（個別にまたはまとめて、チップ間ブリッジ６１０）のそれぞれは、ドライバ７０２、３状態ドライバ７０４、７０６、マルチプレクサ７０８、およびドライバ７１０を含む。ドライバ７０２の入力ノードは、第１のスリバ内でチップ間ブリッジ６１０と同じチップ１０４～１０８上にあるそれぞれのサブ領域６０４－１１、６０４－２１、６０４－３１の出力ノードに接続される。ドライバ７０２の出力ノードは、３状態ドライバ７０４、７０６およびマルチプレクサ７０８のそれぞれの入力ノードに接続される。３状態ドライバ７０４、７０６のそれぞれの出力ノードは、第１のノード７１２および第２のノード７１４に接続され、これらはマルチプレクサ７０８のそれぞれの入力ノードにさらに接続される。マルチプレクサ７０８の出力ノードはドライバ７１０の入力ノードに接続され、ドライバ７１０の出力ノードは、第２のスリバ内でチップ間ブリッジ６１０と同じチップ１０４～１０８上にあるそれぞれのサブ領域６０４－１２、６０４－２２、６０４－３２の入力ノードに接続される。さらに、チップのチップ間ブリッジ６１０内の第１のノード７１２は、上に重なる隣り合うチップのチップ間ブリッジ６１０内の第２のノード７１４に、例えば、一方または両方のチップのＴＳＶを介して接続される。例えば、チップ１０４内の第１のノード７１２はチップ１０６内の第２のノード７１４に接続され、チップ１０６内の第１のノード７１２はチップ１０８内の第２のノード７１４に接続される。 Each of chip-to-chip bridges 610-2, 610-4, 610-6 (individually or collectively, chip-to-chip bridges 610) includes driver 702, tri-state drivers 704, 706, multiplexer 708, and driver 710. FIG. The input nodes of driver 702 are connected to the output nodes of respective subregions 604-11, 604-21, 604-31 on the same chip 104-108 as chip-to-chip bridge 610 in the first sliver. The output node of driver 702 is connected to the respective input nodes of tri-state drivers 704 , 706 and multiplexer 708 . The respective output nodes of the tri-state drivers 704 , 706 are connected to a first node 712 and a second node 714 which are further connected to respective input nodes of multiplexer 708 . The output node of multiplexer 708 is connected to the input node of driver 710, the output node of driver 710 being on the same chip 104-108 as chip-to-chip bridge 610 in the second sliver, respectively subregions 604-12, 604. -22, 604-32 input nodes. Further, a first node 712 in a chip's chip-to-chip bridge 610 is connected to a second node 714 in an overlying adjacent chip's chip-to-chip bridge 610 via, for example, one or both chip's TSVs. be done. For example, a first node 712 in chip 104 is connected to a second node 714 in chip 106 and a first node 712 in chip 106 is connected to a second node 714 in chip 108 .

３状態ドライバ７０４、７０６は、それぞれのイネーブル信号ＥＮ１、ＥＮ２によって制御される。例えば、イネーブル信号ＥＮ１、ＥＮ２がアサートされるとき、それぞれの３状態ドライバ７０４、７０６の出力ノード上の信号は３状態ドライバ７０４、７０６の入力ノードにおける信号に従い、または対応し、イネーブル信号がアサートされないとき、それぞれの３状態ドライバ７０４、７０６の出力ノードにおけるインピーダンスが高インピーダンス出力状態にある。マルチプレクサ７０８は選択信号ＳＥＬによって制御され、これに応答して、マルチプレクサ７０８の入力ノードのうちの１つにおいてマルチプレクサ７０８に入力された信号を出力する。 The tri-state drivers 704, 706 are controlled by respective enable signals EN1, EN2. For example, when the enable signals EN1, EN2 are asserted, the signals on the output nodes of the respective tri-state drivers 704, 706 follow or correspond to the signals at the input nodes of the tri-state drivers 704, 706 and the enable signals are not asserted. When the impedance at the output node of each tri-state driver 704, 706 is in a high impedance output state. Multiplexer 708 is controlled by select signal SEL and in response outputs a signal input to multiplexer 708 at one of multiplexer 708's input nodes.

チップ間ブリッジ６１０の相異なる構成を例示するために、サブ領域６０４－２２への通信を示す相異なる例について説明する。当業者は、これらの構成が他のチップ間ブリッジ６１０に対して、および／または他のサブ領域間の通信に対してどのように適用され得るかを容易に理解するであろう。 To illustrate different configurations of chip-to-chip bridge 610, different examples showing communication to subregion 604-22 are described. Those skilled in the art will readily appreciate how these configurations can be applied to other chip-to-chip bridges 610 and/or to communications between other sub-domains.

第１の例では、サブ領域６０４－１１がサブ領域６０４－２２と通信する。このような例では、サブ領域６０４－１２は無効化され得る。サブ領域６０４－１１は、チップ間ブリッジ６１０－２内のドライバ７０２に信号（例えば、データ）を出力し、ドライバ７０２はチップ間ブリッジ６１０－２の３状態ドライバ７０４、７０６およびマルチプレクサ７０８にその信号を出力する。チップ間ブリッジ６１０－２内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－２内の３状態ドライバ７０４はチップ間ブリッジ６１０－２の第１のノード７１２に、したがってチップ間ブリッジ６１０－４の第２のノード７１４に信号を出力する。チップ間ブリッジ６１０－２内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－２内の３状態ドライバ７０６は高インピーダンス出力状態となる。チップ間ブリッジ６１０－２内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－２内のマルチプレクサ７０８はチップ間ブリッジ６１０－２内の第２のノード７１４に信号を出力する。チップ間ブリッジ６１０－２内の３状態ドライバ７０６は高インピーダンス出力状態を有するため、チップ間ブリッジ６１０－２内の第２のノード７１４上には信号があり得ないか、または下に重なるチップからの信号が存在することができ、これがサブ領域６０４－１２に伝搬され得る。 In a first example, sub-region 604-11 communicates with sub-region 604-22. In such an example, subregion 604-12 may be disabled. Subregion 604-11 outputs a signal (eg, data) to driver 702 in chip-to-chip bridge 610-2, and driver 702 outputs the signal to tri-state drivers 704, 706 and multiplexer 708 in chip-to-chip bridge 610-2. to output Enable signal EN1 in chip-to-chip bridge 610-2 causes tri-state driver 704 in chip-to-chip bridge 610-2 to enable the first node 712 of chip-to-chip bridge 610-2, and thus the second node 712 of chip-to-chip bridge 610-4. outputs a signal to node 714 of the . Enable signal EN2 within chip-to-chip bridge 610-2 causes tri-state driver 706 within chip-to-chip bridge 610-2 to be in a high impedance output state. The select signal SEL within chip-to-chip bridge 610-2 causes multiplexer 708 within chip-to-chip bridge 610-2 to output a signal to second node 714 within chip-to-chip bridge 610-2. Since tri-state driver 706 in chip-to-chip bridge 610-2 has a high impedance output state, there can be no signal on second node 714 in chip-to-chip bridge 610-2 or from the underlying chip. of signals may be present, which may be propagated to sub-region 604-12.

チップ間ブリッジ６１０－４内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－４内の３状態ドライバ７０６は高インピーダンス出力状態となる。チップ間ブリッジ６１０－４内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－４内のマルチプレクサ７０８はチップ間ブリッジ６１０－４内の第２のノード７１４に信号を出力し、これはチップ間ブリッジ６１０－２内のドライバ７０２および３状態ドライバ７０４を介してサブ領域６０４－１１によって出力される信号である。したがって、サブ領域６０４－１１によって出力された信号がサブ領域６０４－２２に伝搬され得る。 Enable signal EN2 within chip-to-chip bridge 610-4 causes tri-state driver 706 within chip-to-chip bridge 610-4 to be in a high impedance output state. The select signal SEL within chip-to-chip bridge 610-4 causes multiplexer 708 within chip-to-chip bridge 610-4 to output a signal to a second node 714 within chip-to-chip bridge 610-4, which is connected to chip-to-chip bridge 610-4. The signal output by subregion 604-11 via drivers 702 in 2 and 3-state drivers 704. Thus, the signal output by sub-region 604-11 can propagate to sub-region 604-22.

第２の例では、サブ領域６０４－２１がサブ領域６０４－２２と通信する。サブ領域６０４－２１は、チップ間ブリッジ６１０－４内のドライバ７０２に信号（例えば、データ）を出力し、ドライバ７０２はチップ間ブリッジ６１０－４の３状態ドライバ７０４、７０６およびマルチプレクサ７０８にその信号を出力する。チップ間ブリッジ６１０－４内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－４内のマルチプレクサ７０８はチップ間ブリッジ６１０－４内のドライバ７０２からの信号を出力する。したがって、サブ領域６０４－２１によって出力された信号がサブ領域６０４－２２に伝搬され得る。チップ間ブリッジ６１０－４内のイネーブル信号ＥＮ１、ＥＮ２により、チップ間ブリッジ６１０－４内の３状態ドライバ７０４、７０６は高インピーダンス出力状態となり得る。チップ間ブリッジ６１０－２内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－２内の３状態ドライバ７０４は高インピーダンス出力状態となり得る。チップ間ブリッジ６１０－６内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－６内の３状態ドライバ７０６は高インピーダンス出力状態となり得る。 In a second example, sub-region 604-21 communicates with sub-region 604-22. Subregion 604-21 outputs a signal (eg, data) to driver 702 in chip-to-chip bridge 610-4, and driver 702 outputs the signal to tri-state drivers 704, 706 and multiplexer 708 in chip-to-chip bridge 610-4. to output The select signal SEL within the chip-to-chip bridge 610-4 causes the multiplexer 708 within the chip-to-chip bridge 610-4 to output the signal from the driver 702 within the chip-to-chip bridge 610-4. Thus, the signal output by sub-region 604-21 can propagate to sub-region 604-22. Enable signals EN1, EN2 within chip-to-chip bridge 610-4 may cause tri-state drivers 704, 706 within chip-to-chip bridge 610-4 to be in a high impedance output state. Enable signal EN1 in chip-to-chip bridge 610-2 causes tri-state driver 704 in chip-to-chip bridge 610-2 to be in a high impedance output state. Enable signal EN2 within chip-to-chip bridge 610-6 causes tri-state driver 706 within chip-to-chip bridge 610-6 to be in a high impedance output state.

第３の例では、サブ領域６０４－３１がサブ領域６０４－２２と通信する。このような例では、サブ領域６０４－３２は無効化され得る。サブ領域６０４－３１は、チップ間ブリッジ６１０－６内のドライバ７０２に信号（例えば、データ）を出力し、ドライバ７０２はチップ間ブリッジ６１０－６の３状態ドライバ７０４、７０６およびマルチプレクサ７０８にその信号を出力する。チップ間ブリッジ６１０－６内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－６内の３状態ドライバ７０４は高インピーダンス出力状態となる。チップ間ブリッジ６１０－６内のイネーブル信号ＥＮ２により、チップ間ブリッジ６１０－６内の３状態ドライバ７０６はチップ間ブリッジ６１０－６の第２のノード７１４に、したがってチップ間ブリッジ６１０－４の第１のノード７１２に信号を出力する。チップ間ブリッジ６１０－６内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－６内のマルチプレクサ７０８はチップ間ブリッジ６１０－６内の第１のノード７１２に信号を出力する。チップ間ブリッジ６１０－６内の３状態ドライバ７０４は高インピーダンス出力を有するため、チップ間ブリッジ６１０－６内の第１のノード７１２上には信号があり得ないか、または上に重なるチップからの信号が存在することができ、これがサブ領域６０４－３２に伝搬され得る。 In a third example, sub-region 604-31 communicates with sub-region 604-22. In such an example, subregion 604-32 may be disabled. Subregion 604-31 outputs a signal (eg, data) to driver 702 in chip-to-chip bridge 610-6, and driver 702 outputs the signal to tri-state drivers 704, 706 and multiplexer 708 in chip-to-chip bridge 610-6. to output Enable signal EN1 within chip-to-chip bridge 610-6 causes tri-state driver 704 within chip-to-chip bridge 610-6 to be in a high impedance output state. Enable signal EN2 in chip-to-chip bridge 610-6 causes tri-state driver 706 in chip-to-chip bridge 610-6 to switch to the second node 714 of chip-to-chip bridge 610-6 and thus to the first node 714 of chip-to-chip bridge 610-4. outputs a signal to node 712 of the . The select signal SEL within chip-to-chip bridge 610-6 causes multiplexer 708 within chip-to-chip bridge 610-6 to output a signal to first node 712 within chip-to-chip bridge 610-6. Since the tri-state driver 704 in the chip-to-chip bridge 610-6 has a high impedance output, there can be no signal on the first node 712 in the chip-to-chip bridge 610-6 or from the overlying chip. A signal may be present, which may be propagated to sub-region 604-32.

チップ間ブリッジ６１０－４内のイネーブル信号ＥＮ１により、チップ間ブリッジ６１０－４内の３状態ドライバ７０４は高インピーダンス出力状態となる。チップ間ブリッジ６１０－４内の選択信号ＳＥＬにより、チップ間ブリッジ６１０－４内のマルチプレクサ７０８はチップ間ブリッジ６１０－４内の第１のノード７１２に信号を出力し、これはチップ間ブリッジ６１０－６内のドライバ７０２および３状態ドライバ７０６を介してサブ領域６０４－３１によって出力される信号である。したがって、サブ領域６０４－３１によって出力された信号がサブ領域６０４－２２に伝搬され得る。 Enable signal EN1 within chip-to-chip bridge 610-4 causes tri-state driver 704 within chip-to-chip bridge 610-4 to be in a high impedance output state. The select signal SEL within chip-to-chip bridge 610-4 causes multiplexer 708 within chip-to-chip bridge 610-4 to output a signal to the first node 712 within chip-to-chip bridge 610-4, which is connected to chip-to-chip bridge 610-4. 6 is the signal output by subregion 604-31 via driver 702 and tri-state driver 706 in 6. Thus, the signal output by sub-region 604-31 can propagate to sub-region 604-22.

イネーブル信号ＥＮ１、ＥＮ２および選択信号ＳＥＬのためのデータは、例えば、それぞれのチップ１０４～１０８上の１つまたは複数の構成レジスタ、ｅＦｕｓｅ、および／または他のストレージに記憶され得る。これらの信号のために記憶されるデータは、それぞれのチップ１０４～１０８のチップ間ブリッジ６１０を構成する。データは、マルチチップデバイスが製造および検査された後に記憶され得る。検査は、故障しているいずれかのサブ領域を示し得る。検査結果に基づいて、十分な数の動作可能なサブ領域が各スリバ内に残っている場合、データは適宜チップ間ブリッジ６１０を構成して動作可能なサブ領域間の通信を可能にするために、例えば、構成レジスタ、ｅＦｕｓｅ、および／または他のストレージに記憶され得る。例えば、ｅＦｕｓｅをとばすことにより、データをｅＦｕｓｅに書き込むことができる。 Data for enable signals EN1, EN2 and select signal SEL may be stored, for example, in one or more configuration registers, eFuses, and/or other storage on respective chips 104-108. The data stored for these signals constitute the chip-to-chip bridge 610 of each chip 104-108. Data can be stored after the multichip device is manufactured and tested. Inspection may indicate any sub-region that is failing. Based on the test results, if a sufficient number of operational sub-regions remain in each slivers, the data is transferred accordingly to configure the chip-to-chip bridge 610 to enable communication between the operational sub-regions. , for example, in configuration registers, eFuses, and/or other storage. For example, data can be written to an eFuse by blowing the eFuse.

図８は、いくつかの例によるマルチチップデバイスを実現する方法８００のフローチャートである。ブロック８０２で、マルチチップデバイスがデバイス仕様に従って製造される。例えば、マルチチップデバイスは、図２に関して上記で説明したように製造され得る。 FIG. 8 is a flowchart of a method 800 of implementing a multi-chip device according to some examples. At block 802, a multichip device is manufactured according to device specifications. For example, multi-chip devices may be manufactured as described above with respect to FIG.

ブロック８０４で、機能しないプログラマブルロジック領域またはサブ領域を特定するために、マルチチップデバイス内のチップが検査される。ブロック８０６で、方法８００は、十分なプログラマブルロジック領域またはサブ領域がデバイス仕様を満たすように動作可能であるかどうかを判定する。いくつかの例では、ブロック８０６の判定は、まずマルチチップデバイスが最も厳格なデバイス仕様を満たすように動作可能であるかどうかを判定しようと試み、続いて逐次的により厳格さの低いデバイス仕様を満たすように動作可能であるかどうかを判定する。例えば、図４を参照すると、マルチチップデバイスがデバイス仕様４０６に従って製造される場合、ブロック８０６の判定はまず、マルチチップデバイスがデバイス仕様４０６を満たすように動作可能であるかどうかを判定し、満たさない場合、ブロック８０６の判定は、マルチチップデバイスがデバイス仕様４０４を満たすように動作可能であるかどうかを判定し、満たさない場合、ブロック８０６の判定は、マルチチップデバイスがデバイス仕様４０２を満たすように動作可能であるかどうかを判定する。判定は、上記のように、プログラマブルロジック領域レベルの分析またはサブ領域レベルの分析を使用することによることができる。 At block 804, chips within the multi-chip device are examined to identify non-functional programmable logic regions or sub-regions. At block 806, method 800 determines whether enough programmable logic regions or sub-regions are operable to meet device specifications. In some examples, the determination of block 806 first attempts to determine whether the multichip device is operable to meet the most stringent device specifications, followed by successively less stringent device specifications. determine whether it is operable to satisfy For example, referring to FIG. 4, if the multichip device is manufactured according to device specification 406, the determination of block 806 first determines if the multichip device is operable to meet device specification 406, If not, a determination of block 806 determines if the multichip device is operable to meet device specification 404; to determine whether it is operable. The determination can be by using programmable logic region level analysis or sub-region level analysis, as described above.

ブロック６０６でマルチチップデバイスがデバイス仕様を満たすように動作可能であると判定された場合、ブロック８０８で、マルチチップデバイスは対応するデバイス仕様を満たすように構成される。より一般的には、マルチチップデバイス（例えば、チップスタック）は、チップのＩＣのいずれかの部分が不良であるとき、チップのＩＣの機能のサブセットを動作させるように構成され得る。マルチチップデバイスはまた、ＩＣのどの部分も不良でないとき、チップのＩＣの機能全体を動作させるように構成され得る。マルチチップデバイスは、チップのうちのいずれかの上のメモリ（例えば、ｅＦｕｓｅ）をプログラムすることによって構成され得る。例えば、メモリは、（例えば、第１のチップ１０２の）処理システムのコントローラにおいてプログラムされ、これに応答してマルチチップデバイス内で構成データの配信を制御することにより、動作可能なプログラマブルロジック領域および／またはサブ領域を構成することができる。いくつかの例では、チップ１０４～１０８内のメモリは、適切な層内のプログラマブルロジック領域のサブ領域を相互接続するためにチップ間ブリッジを構成するようにプログラムされ得る。ブロック８０８の構成は、任意の不良もしくは故障チップ（例えば、チップの全体および／またはチップのプログラマブルロジック領域の全体）またはその一部を無効化し得る。ブロック８０８の構成は、機能するチップをその全体で有効化することができ、および／またはチップの機能する部分を有効化し得る。 If at block 606 it is determined that the multichip device is operable to meet the device specifications, then at block 808 the multichip device is configured to meet the corresponding device specifications. More generally, multi-chip devices (eg, chip stacks) may be configured to operate a subset of the functions of the chip's IC when any portion of the chip's IC is defective. A multi-chip device may also be configured to operate the entire IC functionality of a chip when no part of the IC is defective. Multi-chip devices can be configured by programming memory (eg, eFuses) on any of the chips. For example, the memory is programmed in a controller of a processing system (eg, of the first chip 102) and responsively controls the distribution of configuration data within the multi-chip device, thereby providing a programmable logic area and an operable memory area. /or sub-regions can be configured. In some examples, memories within chips 104-108 may be programmed to form inter-chip bridges to interconnect sub-regions of the programmable logic region within the appropriate layers. The configuration of block 808 may disable any bad or faulty chip (eg, the entire chip and/or the entire programmable logic area of the chip) or a portion thereof. The configuration of block 808 may enable the entire chip to function and/or enable portions of the chip to function.

ブロック８０６でマルチチップデバイスがデバイス仕様を満たすように動作可能でないと判定された場合、ブロック８１０で、マルチチップデバイスは廃棄または再加工される If at block 806 it is determined that the multichip device is not operable to meet device specifications, then at block 810 the multichip device is discarded or reworked.

本明細書に記載されるマルチチップデバイスのアーキテクチャにおける冗長構成は再生を可能にし得る。一般的に、あるデバイス仕様に従って製造されるマルチチップデバイスのチップスタックに含まれるチップが多いほど、そのデバイス仕様に従って動作可能であるようなマルチチップデバイスの歩留まりは低下する。追加的なチップは一般的に、歩留まりを低下させ得る欠陥の追加的なインスタンスを引き起こす。再生方式は、ある個数のチップがスタック内にあるように製造されたマルチチップデバイスは製造の結果として不良となり得るが、そのスタック内のより少数のチップで動作可能であるように構成され得るという前提に基づく。 Redundancy in the multi-chip device architectures described herein can enable regeneration. In general, the more chips in a chip stack of a multi-chip device manufactured according to a device specification, the lower the yield of such multi-chip devices that can operate according to that device specification. Additional chips generally introduce additional instances of defects that can reduce yield. The regeneration scheme states that a multi-chip device manufactured with a certain number of chips in a stack may be defective as a result of manufacturing, but may be configured to be operable with a smaller number of chips in the stack. Based on assumptions.

一例として、１ロットのマルチチップデバイスが（例えば、３個のファブリックチップ４１８、４２０、４２２を有する）デバイス仕様４０６に従って製造され得る。ロット内のいくつかのマルチチップデバイスが不良であり、デバイス仕様４０６に従って動作可能でない可能性がある。しかし、それらのマルチチップデバイスは、（例えば、２個のファブリックチップ４１４、４１６を有する）デバイス仕様４０４に従って動作可能であるように構成されることができる可能性がある。さらに、デバイス仕様４０６に従って製造されたいくつかの不良なマルチチップデバイスは、（例えば、１個のファブリックチップ４１２を有する）デバイス仕様４０２に従って動作可能であるように構成されることができる可能性がある。したがって、デバイス仕様４０６に従って製造され、そのデバイス仕様４０６に従って不良であり動作可能でないマルチチップデバイスは、別のデバイス仕様４０２、４０４に従って動作するように再生および構成され得る。製造を計画する際に、他の点では不良なマルチチップデバイスを再生する可能性を考慮することによって、製造されるマルチチップデバイスをより少なくすることができ、および／またはコスト削減を達成し得る。 As an example, a lot of multi-chip devices (eg, having three fabric chips 418, 420, 422) may be manufactured according to device specification 406. FIG. Some multichip devices in the lot may be defective and not operable according to device specification 406 . However, those multi-chip devices (eg, having two fabric chips 414, 416) may be configured to be operable according to the device specification 404. FIG. Additionally, some defective multi-chip devices manufactured according to device specification 406 may be configured to be operable according to device specification 402 (e.g., having one fabric chip 412). be. Thus, a multi-chip device manufactured according to a device specification 406 that is defective and inoperable according to that device specification 406 can be refurbished and configured to operate according to another device specification 402,404. Fewer multichip devices may be manufactured and/or cost savings may be achieved by considering the possibility of remanufacturing otherwise defective multichip devices when planning manufacturing. .

デバイス仕様４０２に従って動作可能な１０００個のマルチチップデバイスが実現されるべきであり、デバイス仕様４０４に従って動作可能な１０００個のマルチチップデバイスが実現されるべきであると仮定する。さらに、デバイス仕様４０２を製造する歩留まりは９０％であり、デバイス仕様４０４を製造する歩留まりは５０％であると仮定する。またさらに、各チップのコストが１任意単位（ＡＵ）であることにより、デバイス仕様４０２に従って製造されるマルチチップデバイスのコストは２ＡＵであり、デバイス仕様４０２に従って製造されるマルチチップデバイスのコストは３ＡＵであると仮定する。 Assume that 1000 multichip devices operable according to device specification 402 are to be implemented and 1000 multichip devices operable according to device specification 404 are to be implemented. Further assume that the yield for manufacturing device specification 402 is 90% and the yield for manufacturing device specification 404 is 50%. Still further, since each chip costs 1 Arbitrary Unit (AU), a multi-chip device manufactured according to device specification 402 costs 2 AU, and a multi-chip device manufactured according to device specification 402 costs 3 AU. Assume that

デバイス仕様４０２に従って動作可能なマルチチップデバイスが、デバイス仕様４０４に従って動作可能なマルチチップデバイスとは独立に実現される場合、歩留まりに基づいて製造されるべきそのようなデバイスの個数は単純計算である。デバイス仕様４０２に従って製造される１１１１個のマルチチップデバイスが、デバイス仕様４０２に従って動作可能な１０００個のマルチチップデバイスを実現するために製造され（例えば、１１１１×０．９＝１０００）、デバイス仕様４０４に従って製造される２０００個のマルチチップデバイスが、デバイス仕様４０４に従って動作可能な１０００個のマルチチップデバイスを実現するために製造される（例えば、２０００×０．５＝１０００）。この結果、コストは８２２２ＡＵとなる（例えば、１１１１×２＋２０００×３）。 If multi-chip devices operable according to device specification 402 are implemented independently of multi-chip devices operable according to device specification 404, the number of such devices to be manufactured based on yield is a simple calculation. . 1111 multichip devices manufactured according to device specification 402 are manufactured to achieve 1000 multichip devices operable according to device specification 402 (eg, 1111×0.9=1000), and device specification 404 2000 multi-chip devices manufactured according to the device specification 404 are manufactured to achieve 1000 multi-chip devices operable according to the device specification 404 (eg, 2000×0.5=1000). This results in a cost of 8222 AU (eg 1111×2+2000×3).

チップ数のより多い仕様、例えば、デバイス仕様４０４、が独立に考慮され、チップ数のより少ない仕様、例えば、この例ではデバイス仕様４０２、がチップ数のより多い仕様に依存して考慮される場合、コストが低減され得る。上記のように、デバイス仕様４０４に従って製造される２０００個のマルチチップデバイスが、デバイス仕様４０４に従って動作可能な１０００個のマルチチップデバイスを実現するために製造される（例えば、２０００×０．５＝１０００）。明らかなように、チップ数のより少ない仕様に従って製造されるマルチチップデバイスは、チップ数のより多い仕様に従って動作可能なマルチチップデバイスの個数に影響し得ない。デバイス仕様４０４に従って製造される不良なマルチチップデバイスのうちの４０％が、デバイス仕様４０２に従って動作可能であるように再生され得ると仮定する。デバイス仕様４０４に従って製造される不良なマルチチップデバイスのうちの４００個が、デバイス仕様４０２に従って動作可能であるように再生される（例えば、１０００×０．４＝４００）。この結果、デバイス仕様４０２に従って動作可能なマルチチップデバイスとして追加的に実現される必要のあるのは６００個となる。歩留まりに基づいて、デバイス仕様４０２に従って製造される６６７個のマルチチップデバイスが、デバイス仕様４０２に従って動作可能な６００個のマルチチップデバイスを実現するために製造される（例えば、６６７×０．９＝６００）。これらの状況の下で、この結果として、コストは７３３４ＡＵ（例えば、２０００×３＋６６７×２）となり、これは上記の８２２２ＡＵから１０．８％の減少である。 Where the chip count specification, e.g., device specification 404, is considered independently and the chip count specification, e.g., device specification 402 in this example, is considered dependent on the chip count specification. , the cost can be reduced. As noted above, 2000 multichip devices manufactured according to device specification 404 are manufactured to achieve 1000 multichip devices operable according to device specification 404 (e.g., 2000*0.5= 1000). Clearly, a multi-chip device manufactured to a specification with a lower chip count cannot affect the number of multi-chip devices that can operate to a specification with a higher chip count. Assume that 40% of the defective multichip devices manufactured according to device specification 404 can be refurbished to be operable according to device specification 402 . 400 of the defective multi-chip devices manufactured according to device specification 404 are refurbished to be operable according to device specification 402 (eg, 1000×0.4=400). As a result, 600 additional devices need to be implemented as multi-chip devices operable according to the device specification 402 . Based on yield, 667 multichip devices manufactured according to device specification 402 are manufactured to achieve 600 multichip devices operable according to device specification 402 (eg, 667×0.9= 600). Under these circumstances, this results in a cost of 7334 AU (eg, 2000×3+667×2), which is a 10.8% reduction from the 8222 AU above.

図９は、いくつかの例によるマルチチップデバイスを実現する方法９００のフローチャートである。例示的な方法９００は、方法９００のさまざまな態様の実例を提供するために、デバイス仕様４０２、４０４、４０６、および４０８に関連して説明される。方法９００の他の例示的な実装形態は、異なるデバイス仕様を使用し得る。さらに、方法９００は、チップを不良にする欠陥に関連して以下で説明されることがあるが、他の実装形態は、欠陥がチップの一部またはサブ領域を不良にし、チップの残部は動作可能である状況に適用され得る。 FIG. 9 is a flowchart of a method 900 of implementing a multi-chip device according to some examples. Exemplary method 900 is described with reference to device specifications 402 , 404 , 406 and 408 to provide illustrations of various aspects of method 900 . Other example implementations of method 900 may use different device specifications. Furthermore, although the method 900 may be described below in the context of defects that render a chip defective, other implementations may be such that a defect renders a portion or sub-region of a chip defective while the remainder of the chip is operational. It can be applied wherever possible.

方法９００の説明を開始する前に、以下の説明を簡単にするためにさまざまな変数を定義する。 Before beginning the description of method 900, various variables are defined to simplify the following description.

ＴＡは、デバイス仕様Ａに従って実現され動作可能であるべきマルチチップデバイスの目標数である。 TA is the target number of multichip devices that should be implemented and operable according to device specification A ;

ＣＡは、デバイス仕様Ａに従って製造されるマルチチップデバイスのコストである。 CA is the cost of a multi-chip device manufactured according to device specification A ;

ＹＡは、デバイス仕様Ａによる製造の期待歩留まりである。 YA is the expected yield of manufacturing according to device specification A ;

ＤＡは、デバイス仕様Ａに従って製造されるマルチチップデバイスで、不良となる期待個数である（例えば、ＤＡ＝ＭＡ×（１－ＹＡ））。 D A is the expected number of defective multichip devices manufactured according to device specification A (eg, D A =M A ×(1−Y A )).

Figure 2022548603000002
は、デバイス仕様Ａに従って製造される不良のマルチチップデバイスであって、デバイス仕様Ｂに従って再生され動作可能となるマルチチップデバイスの期待歩留まりである。
Figure 2022548603000002
is the expected yield of defective multichip devices manufactured according to device specification A that are remanufactured and operable according to device specification B.

ＲＢ｜Ａは、デバイス仕様Ａに従って製造される不良のデバイスであって、デバイス仕様Ｂに従って再生され動作可能となると期待されるマルチチップデバイスの個数である（例えば、

Figure 2022548603000003
）。 RB |A is the number of defective multichip devices manufactured according to device specification A that are expected to be refurbished and operable according to device specification B (e.g.,
Figure 2022548603000003
).

ＵＢは、ＴＢに達するために充足され続けると期待されるマルチチップデバイスの個数であり、ＵＢ＝ＴＢ－（ＭＢ×ＹＢ）－ΣＡＲＢ｜Ａである。 U B is the number of multichip devices expected to continue to be filled to reach T B , and U B =T B −(M B ×Y B )−Σ A R B|A .

ＭＢは、デバイス仕様Ｂに従って製造されると判定されたマルチチップデバイスの個数である（例えば、ＭＢ＝ＵＢ／ＹＢ）。 M B is the number of multi-chip devices determined to be manufactured according to device specification B (eg, M B =U B /Y B ).

それぞれのＭＡは０に初期化される。 Each MA is initialized to zero.

ブロック９０２で、デバイス仕様に対応して実現されるべき相異なるマルチチップデバイスの目標数が特定される。一例として、目標数が以下に列挙され、添字は、デバイス仕様４０２、４０４、４０６、４０８のうちのいずれがその目標数に対応するかを識別する。最初に、ＵＡはＴＡに等しく設定される。
Ｔ４０２＝Ｕ４０２＝１０００
Ｔ４０４＝Ｕ４０４＝１０００
Ｔ４０６＝Ｕ４０６＝１０００
Ｔ４０８＝Ｕ４０８＝１０００ At block 902, a target number of different multi-chip devices to be implemented corresponding to the device specification is identified. As an example, target numbers are listed below, with the subscript identifying which of the device specifications 402, 404, 406, 408 corresponds to that target number. Initially, UA is set equal to TA .
T402 = U402 = 1000
T 404 =U 404 =1000
T 406 =U 406 =1000
T 408 =U 408 =1000

明らかとなるように、これらの目標値は、対応するデバイス仕様に従ってマルチチップデバイスを製造することによって、および、別のデバイス仕様に従ってマルチチップデバイスを製造し、対応するデバイス仕様に従って動作可能であるように再生されることによって、達成され得る。 As will become apparent, these goals are such that it is operable by manufacturing a multi-chip device according to the corresponding device specification and by manufacturing a multi-chip device according to another device specification and operating according to the corresponding device specification. can be achieved by playing back to

ブロック９０４で、デバイス仕様による製造の期待歩留まりが特定される。例えば、期待歩留まりは下記に列挙される。
Ｙ４０２＝９０％
Ｙ４０４＝５０％
Ｙ４０６＝３０％
Ｙ４０８＝４０％ At block 904, the expected manufacturing yield according to the device specification is identified. For example, expected yields are listed below.
Y402 = 90%
Y404 = 50%
Y406 = 30%
Y408 = 40%

ブロック９０６で、対応する期待歩留まりに基づいて、残りの最高コストのデバイス仕様に従って製造されるべきマルチチップデバイスであって、そのデバイス仕様に対して実現されるべき目標数を充足するものの個数が判定される。例の目的のために、マルチチップデバイスを製造するコストが下記に列挙される。
Ｃ４０２＝２ＡＵ
Ｃ４０４＝３ＡＵ
Ｃ４０６＝４ＡＵ
Ｃ４０８＝３．２ＡＵ At block 906, based on the corresponding expected yield, the number of multi-chip devices to be manufactured according to the remaining highest cost device specifications that meet the target number to be realized for that device specification is determined. be done. For example purposes, the costs of manufacturing multi-chip devices are listed below.
C402 = 2AU
C404 = 3 AU
C406 = 4AU
C408 = 3.2 AU

記載される方法９００では、チップ数が増大すると、一般的に、コストが増大し、歩留まりが減少する結果となると仮定される。他の例示的実装形態では、ブロック９０６および以降のブロックならびに反復において対応するデバイス仕様に対して製造されるべきマルチチップデバイスの個数を判定するために、どのような順序でデバイス仕様を分析するかを判定するために、コストの代わりに、またはコストに加えて、別の考慮点が考慮され得る。 The method 900 described assumes that an increase in chip count generally results in an increase in cost and a decrease in yield. In other example implementations, in what order the device specifications are analyzed to determine the number of multi-chip devices to be manufactured for the corresponding device specifications in block 906 and subsequent blocks and iterations Other considerations may be taken into account instead of or in addition to cost to determine .

これらの仮定の下で、ブロック９０６の第１のインスタンスで残りの最高コストのデバイス仕様は、デバイス仕様４０６である。デバイス仕様４０６に従って製造されるべきデバイスの個数（例えば、Ｍ４０６として識別される）は３３３３個である（例えば、Ｍ４０６×Ｙ４０６＝Ｕ４０６＝＝３３３３×０．３＝１０００）。したがって、デバイス仕様４０６に従って実現され動作可能であるべきマルチチップデバイスの目標数は、デバイス仕様４０６に従って３３３３個のマルチチップデバイスを製造することによって充足され得る。 Under these assumptions, the highest cost remaining device specification in the first instance of block 906 is device specification 406 . The number of devices (eg, identified as M 406 ) to be manufactured according to device specification 406 is 3333 (eg, M 406 ×Y 406 =U 406 ==3333×0.3=1000). Therefore, the target number of multichip devices to be implemented and operable according to device specification 406 can be met by manufacturing 3333 multichip devices according to device specification 406 .

ブロック９０８で、残りの最高コストのデバイス仕様に従って製造される、不良であると予想されるマルチチップデバイスであって、別のデバイス仕様に従って、その別のデバイス仕様に対して実現されるべきマルチチップデバイスの目標数を少なくとも部分的に充足するために、動作可能であるように再生され得るマルチチップデバイスの個数が、判定される。例を続けると、あるデバイス仕様に従って再生され動作可能であるべきマルチチップデバイスであって、別の仕様に従って製造される不良なデバイスの期待歩留まりが、下記に列挙される。

Figure 2022548603000004
At block 908, a multichip device that is manufactured according to the highest cost remaining device specification and that is predicted to be defective and that is to be implemented according to another device specification for that other device specification. A number of multi-chip devices that can be refurbished to be operational is determined to at least partially satisfy the target number of devices. Continuing the example, the expected yields of multi-chip devices that should be reproducible and operable according to one device specification, but defective devices manufactured according to another specification are listed below.
Figure 2022548603000004

なお、この例では、デバイス仕様４０６に従って製造される不良なマルチチップデバイスのいずれも、そのような不良なマルチチップデバイスはアクセラレータチップ４２６を含むように製造されていないため、デバイス仕様４０８に従って動作可能であるようには再生できないことに留意されたい。 Note that in this example, none of the defective multi-chip devices manufactured according to device specification 406 are operable according to device specification 408 because such defective multi-chip devices were not manufactured to include accelerator chip 426. Note that it cannot be reproduced as

上記の仮定および状況の下で、ブロック９０６および９０８を通る第１のパスを通じて、さまざまな決定された量が下記の示すようにまとめられる。

Figure 2022548603000005
Under the above assumptions and circumstances, through a first pass through blocks 906 and 908, the various determined quantities are summarized as shown below.
Figure 2022548603000005

ブロック９１０で、相異なるマルチチップデバイスの目標数が充足されたかどうかの判定がなされる。充足されていない場合、方法９００はブロック９０６にループバックし、相異なるマルチチップデバイスの目標数が充足されるまでブロック９０６および９０８が反復的に実行される。示した例では、方法９００は、Ｕ４０２＝Ｕ４０４＝Ｕ４０６＝Ｕ４０８＝０となるまでブロック９１０の動作によってブロック９０６にループバックする。ブロック９１０における判定が、相異なるマルチチップデバイスの目標数が充足されたという判定である場合、ブロック９１２で、製造されるべきマルチチップデバイスの判定された個数に基づいて、相異なるマルチチップデバイスが製造される。示した例では、判定されたＭ４０２、Ｍ４０４、Ｍ４０６、およびＭ４０８が、それぞれのデバイス仕様４０２、４０４、４０６、４０８に従って製造される。デバイス仕様による製造は、例えば、図２の方法２００によることができる。別のデバイス仕様に従って動作可能であるように再生されるべき任意の不良なマルチチップデバイスは、図８の方法８００に関して説明したように構成される。 At block 910, a determination is made whether the target number of distinct multichip devices has been met. If not, method 900 loops back to block 906 and blocks 906 and 908 are performed iteratively until the target number of different multichip devices is satisfied. In the example shown, the method 900 loops back to block 906 with the actions of block 910 until U 402 =U 404 =U 406 =U 408 =0. If the determination at block 910 is that the target number of distinct multi-chip devices has been met, then at block 912, based on the determined number of multi-chip devices to be manufactured, different multi-chip devices are selected. manufactured. In the example shown, determined M 402 , M 404 , M 406 , and M 408 are manufactured according to respective device specifications 402, 404, 406, 408. FIG. Manufacturing according to device specifications can be, for example, according to method 200 of FIG. Any defective multi-chip device that is to be refurbished to be operable according to another device specification is configured as described with respect to method 800 of FIG.

説明している例では、ブロック９０６および９０８の第１のパスの後、目標数は未充足のままである（例えば、Ｕ４０２、Ｕ４０４、およびＵ４０６は０でない）。したがって、ブロック９０６および９０８の第２の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様４０８である。

Figure 2022548603000006
In the example being described, after the first pass of blocks 906 and 908, the target number remains unsatisfied (eg, U 402 , U 404 , and U 406 are not 0). Accordingly, a second iteration of blocks 906 and 908 is performed and the resulting determinations and assumptions are illustrated below. The remaining highest cost specification is the device specification 408 .
Figure 2022548603000006

なお、この例では、デバイス仕様４０８に従って製造される不良なマルチチップデバイスのいずれも、そのような不良なマルチチップデバイスは２個のファブリックチップ４１４、４１６を含むように製造されていないため、デバイス仕様４０４に従って動作可能であるようには再生できないことに留意されたい。

Figure 2022548603000007
Note that in this example, none of the defective multichip devices manufactured according to the device specification 408 are manufactured to include two fabric chips 414, 416, so the device Note that it cannot be replayed to be operable according to specification 404 .
Figure 2022548603000007

説明している例では、ブロック９０６および９０８の第２のパスの後、目標数は未充足のままである（例えば、Ｕ４０２およびＵ４０４は０でない）。したがって、ブロック９０６および９０８の第３の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様４０４である。

Figure 2022548603000008
In the example being described, after the second pass of blocks 906 and 908, the target number remains unsatisfied (eg, U 402 and U 404 are not 0). Accordingly, a third iteration of blocks 906 and 908 is performed and the resulting determinations and assumptions are illustrated below. The remaining highest cost specification is the device specification 404 .
Figure 2022548603000008

説明している例では、ブロック９０６および９０８の第３のパスの後、目標数は未充足のままである（例えば、Ｕ４０２は０でない）。したがって、ブロック９０６および９０８の第４の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様４０４である。
Ｍ４０２＝Ｕ４０２／Ｙ４０２＝３０８／０．９＝３４２
Ｕ４０２＝Ｔ４０２－（Ｍ４０２×Ｙ４０２）－ΣＡＲ４０２｜Ａ＝
１０００－（３４２×０．９）－（４６６＋１５０＋７６）＝０
Ｕ４０４＝Ｔ４０４－（Ｍ４０４×Ｙ４０４）－ΣＡＲ４０４｜Ａ＝１０００－（１５３４×０．５）－（２３３＋０）＝０
Ｕ４０６＝Ｔ４０６－（Ｍ４０６×Ｙ４０６）－ΣＡＲ４０６｜Ａ＝１０００－（３３３３×０．３）－０＝０
Ｕ４０８＝Ｔ４０８－（Ｍ４０８×Ｙ４０８）－ΣＡＲ４０８｜Ａ＝１０００－（２５００×０．４）－０＝０ In the example being described, after the third pass of blocks 906 and 908, the target number remains unsatisfied (eg, U 402 is not 0). Accordingly, a fourth iteration of blocks 906 and 908 is performed and the resulting determinations and assumptions are illustrated below. The remaining highest cost specification is the device specification 404 .
M402 = U402 / Y402 = 308/0.9 = 342
U 402 =T 402 −(M 402 ×Y 402 )−Σ A R 402|A =
1000 - (342 x 0.9) - (466 + 150 + 76) = 0
U 404 =T 404 −(M 404 ×Y 404 )−Σ A R 404|A =1000−(1534×0.5)−(233+0)=0
U 406 =T 406 −(M 406 ×Y 406 )−Σ A R 406|A =1000−(3333×0.3)−0=0
U 408 =T 408 −(M 408 ×Y 408 )−Σ A R 408|A =1000−(2500×0.4)−0=0

説明している例では、ブロック９０６および９０８の第４のパスの後、目標数は充足され、デバイス仕様に従って製造されるべき対応する個数のマルチチップデバイスが製造される。それらの個数は下記に列挙する通りである。
Ｍ４０２＝３４２
Ｍ４０４＝１５３４
Ｍ４０６＝３３３３
Ｍ４０８＝２５００ In the example being described, after the fourth pass of blocks 906 and 908, the target number is satisfied and a corresponding number of multichip devices to be manufactured according to the device specifications are manufactured. Their numbers are listed below.
M402 = 342
M404 = 1534
M406 = 3333
M408 = 2500

したがって、説明している例では、デバイス仕様４０８については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、４０％）に対して、製造されるべきと判定された個数（例えば、２５００）のマルチチップデバイスを製造することによって達成され得る。デバイス仕様４０６については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、３０％）に対して、製造されるべきと判定された個数（例えば、３３３３）のマルチチップデバイスを製造することによって達成され得る。デバイス仕様４０４については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、５０％）に対して、製造されるべきと判定された個数（例えば、１５３４）のマルチチップデバイスを製造し、ある個数（例えば、２３３）のデバイス仕様４０６に従って製造される不良なマルチチップデバイスを再生することによって達成され得る。デバイス仕様４０２については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数（例えば、１０００）は、与えられた期待製造歩留まり（例えば、９０％）に対して、製造されるべきと判定された個数（例えば、３４２）のマルチチップデバイスを製造し、ある個数（例えば、１５０）のデバイス仕様４０８に従って製造される不良なマルチチップデバイスと、ある個数（例えば、４６６）のデバイス仕様４０６に従って製造される不良なマルチチップデバイスと、ある個数（例えば、７６）のデバイス仕様４０４に従って製造される不良なマルチチップデバイスとを再生することによって達成され得る。 Thus, in the example being described, for the device specification 408, the target number of multi-chip devices (eg, 1000) that should be implemented and operable according to the specification is less than the given expected manufacturing yield (eg, 40%). In contrast, it can be accomplished by manufacturing the number of multi-chip devices determined to be manufactured (eg, 2500). For device specification 406, it is determined that a target number of multi-chip devices (e.g., 1000) that should be implemented and operable according to the specification should be manufactured for a given expected manufacturing yield (e.g., 30%). can be achieved by manufacturing a specified number (eg, 3333) of multi-chip devices. For device specification 404, it is determined that a target number of multi-chip devices (e.g., 1000) that should be implemented and operable according to the specification should be manufactured for a given expected manufacturing yield (e.g., 50%). This can be accomplished by manufacturing a specified number (eg, 1534) of multichip devices and refurbishing a certain number (eg, 233) of defective multichip devices that are manufactured according to the device specification 406 . For device specification 402, it is determined that a target number of multi-chip devices (e.g., 1000) that should be implemented and operable according to the specification should be manufactured for a given expected manufacturing yield (e.g., 90%). a specified number (eg, 342) of multichip devices, a number (eg, 150) of defective multichip devices manufactured according to device specifications 408, and a certain number (eg, 466) of multichip devices according to device specifications 406. This may be accomplished by refurbishing defective multichip devices that are manufactured and defective multichip devices that are manufactured according to a certain number (eg, 76) of device specifications 404 .

開示される再生方式を使用することにより、いくつかの製造されたマルチチップデバイスが再生され得る。他の例は、任意の個数のデバイス仕様を有することができ、任意の再生メカニズムを使用することができ、実現されるべき任意の個数のデバイスを有することができる。上記の例は、記載される方法をより明確に例示するために記載されている。 Several manufactured multi-chip devices can be refurbished using the disclosed refurbishment scheme. Other examples can have any number of device specifications, can use any playback mechanism, and can have any number of devices to be implemented. The above examples are provided to more clearly illustrate the methods described.

一例は、垂直に積層されたチップを含むチップスタックを含むマルチチップデバイスを含む。チップの隣り合うペアが互いに直接接続される。チップは、コントローラおよびメモリを含む第１のチップを含む。チップは、チップスタック内で第１のチップの上に２つ以上の第２のチップを含み、２つ以上の第２のチップのそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときに２つ以上の第２のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。メモリは、処理集積回路の動作可能性に関連する構成情報を記憶するように動作可能である。コントローラは、処理集積回路に通信可能に接続され、少なくとも機能のサブセットの動作を実装するための構成情報に基づいて、処理集積回路に構成データを配信するように動作可能である。 One example includes multi-chip devices that include chip stacks that include vertically stacked chips. Adjacent pairs of chips are directly connected to each other. The chips include a first chip that includes a controller and memory. The chips include two or more second chips above the first chip in the chip stack, each of the two or more second chips including processing integrated circuits. The chip stack is configurable to operate a subset of the processing integrated circuit functionality of two or more second chips when a portion of the processing integrated circuit is defective. The memory is operable to store configuration information related to operability of the processing integrated circuit. A controller is communicatively coupled to the processing integrated circuit and operable to deliver configuration data to the processing integrated circuit based on the configuration information for implementing operations of at least a subset of the functions.

上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含むことができ、チップスタックは、２つ以上の第２のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、２つ以上の第２のチップのうちの少なくとも１つのプログラマブルロジック領域のそれぞれの全体を無効化するように構成可能であることができる。 In the exemplary multi-chip device described above, each of the processing integrated circuits can include a programmable logic region, and the chip stack operates an entirety of each of the two or more second chips with fewer programmable logic regions. and disable the entire programmable logic region of at least one of the two or more second chips.

上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含むことができ、チップスタックは、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するように構成可能であることができる。さらに、上記の例示的なマルチチップデバイスにおいて、２つ以上の第２のチップのプログラマブルロジック領域のサブ領域がスリバとして整列されることができ、スリバのそれぞれが２つ以上の第２のチップのそれぞれのプログラマブルロジック領域のサブ領域を含むことができる。２つ以上の第２のチップがそれぞれチップ間ブリッジを備えることができ、チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、プログラマブルロジック領域のサブ領域間に接続されることができる。 In the exemplary multi-chip device above, each of the processing integrated circuits can include a programmable logic region, and the chip stack operates any sub-region of the programmable logic region of two or more second chips. , can be configurable to disable any subregion of the programmable logic region of the two or more second chips. Further, in the above exemplary multichip device, subregions of programmable logic regions of two or more second chips can be aligned as slivers, each slivers of two or more second chips. Subregions of each programmable logic region can be included. The two or more second chips may each comprise an inter-chip bridge, each inter-chip bridge being (i) in adjacent slivers and (ii) in adjacent chips or within the same chip. can be connected between sub-regions of

上記の例示的なマルチチップデバイスにおいて、コントローラは構成データをロードするように動作可能であることができ、構成データは処理集積回路のうちの１つまたは複数で動作可能であることができる。チップスタックは、チップスタックの処理集積回路のどの部分が動作するように構成されているかとは無関係に構成データを動作させるように構成可能であることができる。 In the exemplary multi-chip device described above, the controller may be operable to load configuration data, which may be operable on one or more of the processing integrated circuits. The chip stack may be configurable to operate configuration data independently of which portion of the chip stack's processing integrated circuit is configured to operate.

上記の例示的なマルチチップデバイスにおいて、２つ以上の第２のチップの処理集積回路のうちの少なくとも１つが、２つ以上の第２のチップの処理集積回路のうちの別の少なくとも１つとは異なることができる。 In the above exemplary multi-chip device, at least one of the two or more second chip processing integrated circuits is distinct from another at least one of the two or more second chip processing integrated circuits. can be different.

上記の例示的なマルチチップデバイスにおいて、２つ以上の第２のチップの処理集積回路のうちの２つ以上が同じ処理集積回路である。 In the exemplary multi-chip device above, two or more of the processing integrated circuits of the two or more second chips are the same processing integrated circuit.

別の一例は、デバイスを実現する方法を含む。チップスタックが、複数の処理集積回路の機能のサブセットを、処理集積回路の一部が不良であるときに動作するようにコントローラによって構成される。チップスタックは垂直に積層されたチップを備える。チップの隣り合うペアが互いに直接接続される。チップは第１のチップと第１のチップの上の２つ以上の第２のチップとを含む。第１のチップはコントローラおよびメモリを含む。２つ以上の第２のチップのそれぞれが処理集積回路のそれぞれの１つを含む。コントローラは、メモリに記憶された構成情報に基づいて、複数の処理集積回路のどの１つまたは複数の部分が機能のサブセットを動作させるかを構成する。 Another example includes a method of implementing a device. A chip stack is configured by the controller to operate a subset of the functionality of the plurality of processing integrated circuits when some of the processing integrated circuits are defective. A chip stack comprises vertically stacked chips. Adjacent pairs of chips are directly connected to each other. The chips include a first chip and two or more second chips above the first chip. A first chip contains a controller and memory. Each of the two or more second chips includes a respective one of the processing integrated circuits. The controller configures which one or more portions of the plurality of processing integrated circuits operate a subset of functions based on configuration information stored in memory.

上記の例示的な方法において、チップスタックを構成することは、２つ以上の第２のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、２つ以上の第２のチップのうちの少なくとも１つのプログラマブルロジック領域のそれぞれの全体を無効化するようにチップスタックを構成することを含むことができ、処理集積回路のそれぞれがプログラマブルロジック領域を含む。 In the above exemplary method, configuring the chip stack includes operating an entirety of each of fewer programmable logic regions than the two or more second chips and Configuring the chip stack to disable the entirety of each of the at least one programmable logic region, each of the processing integrated circuits including the programmable logic region.

上記の例示的な方法において、チップスタックを構成することは、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するようにチップスタックを構成することを含むことができ、処理集積回路のそれぞれがプログラマブルロジック領域を含む。さらに、上記の例示的な方法において、２つ以上の第２のチップのプログラマブルロジック領域のサブ領域がスリバとして整列されることができ、スリバのそれぞれが２つ以上の第２のチップのそれぞれのプログラマブルロジック領域のサブ領域を含むことができる。２つ以上の第２のチップはそれぞれチップ間ブリッジを備えることができ、チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、プログラマブルロジック領域のサブ領域間に接続され得る。チップスタックを構成することは、チップ間ブリッジを構成することを含むことができる。 In the above exemplary method, configuring the chip stack includes operating any sub-region of the programmable logic regions of the two or more second chips, , each of the processing integrated circuits including a programmable logic region. Further, in the above exemplary method, subregions of the programmable logic region of two or more second chips can be arranged as slivers, each of the slivers being one of each of the two or more second chips. It can contain sub-regions of the programmable logic region. The two or more second chips may each comprise an inter-chip bridge, each inter-chip bridge being (i) in adjacent slivers and (ii) in adjacent chips or within the same chip. can be connected between sub-regions of Configuring the chip stack may include configuring chip-to-chip bridges.

上記の例示的な方法において、２つ以上の第２のチップの処理集積回路のうちの少なくとも１つが、２つ以上の第２のチップの処理集積回路のうちの別の少なくとも１つとは異なることができる。 In the above exemplary method, at least one of the two or more second chip processing integrated circuits is different from another at least one of the two or more second chip processing integrated circuits. can be done.

上記の例示的な方法において、２つ以上の第２のチップの処理集積回路のうちの２つ以上が同じ処理集積回路であることができる。 In the above exemplary method, two or more of the processing integrated circuits of the two or more second chips can be the same processing integrated circuit.

さらなる一例は、積層されたチップを含みチップの隣り合うペアが互いに結合されたチップスタックを含むマルチチップデバイスを含む。チップは、第１のチップと、第１のチップ上に積層された２つ以上の第２のチップとを含む。第１のチップは、コントローラおよびメモリを含む。２つ以上の第２のチップのそれぞれが、処理集積回路を含む。メモリは、不良である処理集積回路の部分を示す構成情報を記憶するように動作可能である。コントローラは、処理集積回路に通信可能に接続され、２つ以上の第２のチップの処理集積回路の機能の少なくともサブセットの動作を実装するための構成情報に基づいて、処理集積回路の非不良部分に構成データを配信するように動作可能である。チップスタックは、処理集積回路の一部が不良であるときに２つ以上の第２のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。 A further example includes a multi-chip device including a chip stack including stacked chips wherein adjacent pairs of chips are bonded together. The chips include a first chip and two or more second chips stacked on the first chip. A first chip contains a controller and memory. Each of the two or more second chips includes a processing integrated circuit. The memory is operable to store configuration information indicative of portions of the processing integrated circuit that are defective. A controller is communicatively connected to the processing integrated circuit and controls the non-defective portion of the processing integrated circuit based on the configuration information for implementing operation of at least a subset of the functionality of the processing integrated circuit of the two or more second chips. is operable to deliver configuration data to The chip stack is configurable to operate a subset of the processing integrated circuit functionality of two or more second chips when a portion of the processing integrated circuit is defective.

上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含む。 In the exemplary multichip device described above, each of the processing integrated circuits includes programmable logic regions.

またさらなる一例は、デバイスを実現する方法である。チップのチップスタックを備えるマルチチップデバイスが検査される。チップのそれぞれが処理集積回路を含む。マルチチップデバイスは、第１のデバイス仕様に従って製造される。マルチチップデバイスが第１のデバイス仕様または第１のデバイス仕様とは異なる第２のデバイス仕様に従って動作可能であるかどうかが、マルチチップデバイスを検査したことに基づいて判定される。マルチチップデバイスは、判定に基づいて、第１のデバイス仕様および第２のデバイス仕様のうちの１つに従って動作可能であるようにプログラムされる。 A still further example is a method of implementing the device. A multi-chip device comprising a chip stack of chips is tested. Each of the chips contains a processing integrated circuit. A multichip device is manufactured according to the first device specification. Whether the multichip device is operable according to the first device specification or a second device specification different from the first device specification is determined based on testing the multichip device. The multichip device is programmed to be operable according to one of the first device specification and the second device specification based on the determination.

上記の例示的な方法において、マルチチップデバイスをプログラムすることは、チップのうちの少なくとも１つの少なくとも一部を無効化することを含む。 In the above exemplary method, programming the multichip device includes disabling at least a portion of at least one of the chips.

上記の例示的な方法において、チップのうちの２つ以上が、プログラマブルロジック領域を備えた同じ処理集積回路を含むことができ、マルチチップデバイスをプログラムすることは、少なくとも１つの論理的なプログラマブルロジック領域全体を使用し、プログラマブルロジック領域のうちの少なくとも１つの少なくとも一部を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。 In the above exemplary method, two or more of the chips can include the same processing integrated circuit with programmable logic regions, and programming the multi-chip device requires at least one logical programmable logic Configuring the multi-chip device to operate using the entire region and disabling at least a portion of at least one of the programmable logic regions may be included.

上記の例示的な方法において、チップのうちの２つ以上が、プログラマブルロジック領域を備えた同じ処理集積回路を含むことができ、マルチチップデバイスをプログラムすることは、チップのうちの少なくとも１つのプログラマブルロジック領域全体を使用し、チップのうちの少なくとも１つのプログラマブルロジック領域全体を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。 In the above exemplary method, two or more of the chips may contain the same processing integrated circuit with programmable logic regions, and programming the multi-chip device involves programming the programmable logic of at least one of the chips. It may include configuring the multi-chip device to be operable using the entire logic area and disabling the entire programmable logic area of at least one of the chips.

上記の例示的な方法において、チップのうちの２つ以上が、プログラマブルロジック領域を備えた同じ集積回路を含むことができ、マルチチップデバイスをプログラムすることは、チップの２つ以上のプログラマブルロジック領域の少なくとも一部を使用し、同じ集積回路を含むチップのうちの少なくとも１つのプログラマブルロジック領域の少なくとも一部を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。 In the above exemplary method, two or more of the chips can include the same integrated circuit with programmable logic regions, and programming a multi-chip device can be accomplished by programming two or more programmable logic regions of the chip. and disabling at least a portion of the programmable logic region of at least one of the chips containing the same integrated circuit to configure the multi-chip device to be operable .

図中のフローチャートおよびブロック図は、さまざまな例によるシステムおよび方法の可能な実装形態のアーキテクチャ、機能、および動作を示す。他の実装形態では、ブロック内に記された機能は、図中に記された順序以外で発生し得る。例えば、連続して示される２個のブロックが、関与する機能に依存して、実際には実質的に同時並行して実行されてもよく、またはブロックは逆順で実行されることがあってもよい。上記は特定の例を対象としているが、他の、およびさらなる例が、その基本的範囲から逸脱することなく案出されることが可能であり、その範囲は添付の特許請求の範囲によって決定される。
The flowcharts and block diagrams in the figures illustrate the architecture, functionality, and operation of possible implementations of systems and methods according to various examples. In other implementations, the functions noted in the block may occur out of the order noted in the figures. For example, two blocks shown in succession may in fact be executed substantially concurrently or the blocks may even be executed in reverse order, depending on the functionality involved. good. While the above is directed to specific examples, other and further examples can be devised without departing from its basic scope, which is determined by the appended claims. .

Claims (15)

垂直に積層されたチップを備えたチップスタックを備えるマルチチップデバイスであって、
前記チップの隣り合うペアが互いに直接接続され、
前記チップが、コントローラおよびメモリを含む第１のチップを含み、
前記チップが、前記チップスタック内で前記第１のチップの上に２つ以上の第２のチップを含み、前記２つ以上の第２のチップのそれぞれが処理集積回路を含み、
前記チップスタックは、前記処理集積回路の一部が不良であるときに前記２つ以上の第２のチップの前記処理集積回路の機能のサブセットを動作させるように構成可能であり、
前記メモリが、前記処理集積回路の動作可能性に関連する構成情報を記憶するように動作可能であり、
前記コントローラが、前記処理集積回路に通信可能に接続され、少なくとも前記機能のサブセットの動作を実装するための前記構成情報に基づいて、前記処理集積回路に構成データを配信するように動作可能である、マルチチップデバイス。 A multi-chip device comprising a chip stack comprising vertically stacked chips,
adjacent pairs of said chips are directly connected to each other;
the chips include a first chip including a controller and memory;
said chip includes two or more second chips above said first chip in said chip stack, each of said two or more second chips including a processing integrated circuit;
the chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of the two or more second chips when a portion of the processing integrated circuits is defective;
the memory is operable to store configuration information related to operability of the processing integrated circuit;
The controller is communicatively coupled to the processing integrated circuit and operable to deliver configuration data to the processing integrated circuit based on the configuration information for implementing operations of at least a subset of the functions. , multi-chip devices. 前記処理集積回路のそれぞれがプログラマブルロジック領域を含み、
前記チップスタックが、前記２つ以上の第２のチップよりも少数の前記プログラマブルロジック領域のそれぞれの全体を動作させ、前記２つ以上の第２のチップのうちの少なくとも１つの前記プログラマブルロジック領域のそれぞれの全体を無効化するように構成可能である、請求項１に記載のマルチチップデバイス。 each of the processing integrated circuits including a programmable logic region;
wherein the chip stack operates an entirety of each of fewer programmable logic regions than the two or more second chips, and the programmable logic region of at least one of the two or more second chips; 2. The multi-chip device of claim 1, configurable to disable each in its entirety. 前記処理集積回路のそれぞれがプログラマブルロジック領域を含み、
前記チップスタックが、前記２つ以上の第２のチップの前記プログラマブルロジック領域のいずれかのサブ領域を動作させ、前記２つ以上の第２のチップの前記プログラマブルロジック領域のいずれかのサブ領域を無効化するように構成可能である、請求項１に記載のマルチチップデバイス。 each of the processing integrated circuits including a programmable logic region;
The chip stack operates any sub-region of the programmable logic region of the two or more second chips, and operates any sub-region of the programmable logic region of the two or more second chips. 2. The multi-chip device of claim 1, configurable to disable. 前記２つ以上の第２のチップの前記プログラマブルロジック領域のサブ領域がスリバとして整列され、前記スリバのそれぞれが前記２つ以上の第２のチップのそれぞれの前記プログラマブルロジック領域のサブ領域を含み、前記２つ以上の第２のチップがそれぞれチップ間ブリッジを備え、前記チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、前記プログラマブルロジック領域のサブ領域間に接続される、請求項３に記載のマルチチップデバイス。 sub-regions of the programmable logic regions of the two or more second chips are aligned as slivers, each of the slivers comprising a sub-region of the programmable logic region of each of the two or more second chips; said two or more second chips each comprising an inter-chip bridge, each said inter-chip bridge being (i) within adjacent slivers and (ii) within adjacent chips or within said programmable logic region; 4. The multi-chip device of claim 3, connected between sub-regions of . 前記コントローラが前記構成データをロードするように動作可能であり、前記構成データは前記処理集積回路のうちの１つまたは複数で動作可能であり、
前記チップスタックは、前記チップスタックの前記処理集積回路のどの部分が動作するように構成されているかとは無関係に前記構成データを動作させるように構成可能である、請求項１に記載のマルチチップデバイス。 said controller operable to load said configuration data, said configuration data operable on one or more of said processing integrated circuits;
2. The multi-chip of claim 1, wherein said chip stack is configurable to operate said configuration data independent of which portion of said processing integrated circuit of said chip stack is configured to operate. device. 前記２つ以上の第２のチップの前記処理集積回路のうちの少なくとも１つが、前記２つ以上の第２のチップの前記処理集積回路のうちの別の少なくとも１つとは異なる、請求項１に記載のマルチチップデバイス。 2. The method of claim 1, wherein at least one of said processing integrated circuits of said two or more second chips is different than another at least one of said processing integrated circuits of said two or more second chips. A multichip device as described. 前記２つ以上の第２のチップの前記処理集積回路のうちの２つ以上が同じ処理集積回路である、請求項１に記載のマルチチップデバイス。 2. The multi-chip device of claim 1, wherein two or more of said processing integrated circuits of said two or more second chips are the same processing integrated circuit. デバイスを実現する方法であって、前記方法が、
複数の処理集積回路の機能のサブセットを、前記処理集積回路の一部が不良であるときに動作させるようにコントローラによってチップスタックを構成することを含み、前記チップスタックは垂直に積層されたチップを備え、前記チップの隣り合うペアが互いに直接接続され、前記チップが第１のチップと前記第１のチップの上の２つ以上の第２のチップとを含み、前記第１のチップが前記コントローラおよびメモリを含み、前記２つ以上の第２のチップのそれぞれが前記処理集積回路のそれぞれの１つを含み、前記コントローラは、前記メモリに記憶された構成情報に基づいて、前記複数の処理集積回路のどの１つまたは複数の部分が前記機能のサブセットを動作させるかを構成する、方法。 A method of implementing a device, the method comprising:
configuring a chip stack by a controller to operate a subset of the functionality of a plurality of processing integrated circuits when a portion of said processing integrated circuits is defective, said chip stack comprising vertically stacked chips. wherein adjacent pairs of said chips are directly connected to each other, said chips including a first chip and two or more second chips above said first chip, said first chips being connected to said controller; and memory, each of said two or more second chips including a respective one of said processing integrated circuits, said controller configured to configure said plurality of processing integrated circuits based on configuration information stored in said memory; A method of configuring which one or more portions of a circuit operate said subset of functions. 前記チップスタックを構成することが、前記２つ以上の第２のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、前記２つ以上の第２のチップのうちの少なくとも１つのプログラマブルロジック領域のそれぞれの全体を無効化するように前記チップスタックを構成することを含み、前記処理集積回路のそれぞれがプログラマブルロジック領域を含む、請求項８に記載の方法。 Configuring the chip stack operates an entirety of each of fewer programmable logic regions than the two or more second chips and programmable logic in at least one of the two or more second chips. 9. The method of claim 8, comprising configuring the chip stack to disable an entirety of each of the regions, each of the processing integrated circuits comprising a programmable logic region. 前記チップスタックを構成することが、前記２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、前記２つ以上の第２のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するように前記チップスタックを構成することを含み、前記処理集積回路のそれぞれがプログラマブルロジック領域を含む、請求項８に記載の方法。 Configuring the chip stack operates any sub-region of the programmable logic region of the two or more second chips and any sub-region of the programmable logic region of the two or more second chips. 9. The method of claim 8, comprising configuring the chip stack to disable regions, each of the processing integrated circuits including a programmable logic region. 前記２つ以上の第２のチップの前記プログラマブルロジック領域のサブ領域がスリバとして整列され、前記スリバのそれぞれが前記２つ以上の第２のチップのそれぞれの前記プログラマブルロジック領域のサブ領域を含み、前記２つ以上の第２のチップがそれぞれチップ間ブリッジを備え、前記チップ間ブリッジのそれぞれが（ｉ）隣り合うスリバ内の、および（ｉｉ）隣り合うチップまたは同じチップ内の、前記プログラマブルロジック領域のサブ領域間に接続され、前記チップスタックを構成することが、前記チップ間ブリッジを構成することを含む、請求項１０に記載の方法。 sub-regions of the programmable logic regions of the two or more second chips are aligned as slivers, each of the slivers comprising a sub-region of the programmable logic region of each of the two or more second chips; said two or more second chips each comprising an inter-chip bridge, each of said inter-chip bridges being (i) within adjacent slivers and (ii) within adjacent chips or within said programmable logic region; 11. The method of claim 10, wherein configuring the chip stack comprises configuring the chip-to-chip bridge. 前記２つ以上の第２のチップの前記処理集積回路のうちの少なくとも１つが、前記２つ以上の第２のチップの前記処理集積回路のうちの別の少なくとも１つとは異なる、請求項８に記載の方法。 9. The method of claim 8, wherein at least one of said processing integrated circuits of said two or more second chips is different than another at least one of said processing integrated circuits of said two or more second chips. described method. 前記２つ以上の第２のチップの前記処理集積回路のうちの２つ以上が同じ処理集積回路である、請求項８に記載の方法。 9. The method of claim 8, wherein two or more of said processing integrated circuits of said two or more second chips are the same processing integrated circuit. 積層されたチップを備え前記チップの隣り合うペアが互いに結合されたチップスタックを備えるマルチチップデバイスであって、
前記チップが、第１のチップと、前記第１のチップ上に積層された２つ以上の第２のチップとを含み、
前記第１のチップが、コントローラおよびメモリを含み、
前記２つ以上の第２のチップのそれぞれが、処理集積回路を含み、
前記メモリが、不良である前記処理集積回路の部分を示す構成情報を記憶するように動作可能であり、
前記コントローラが、前記処理集積回路に通信可能に接続され、前記２つ以上の第２のチップの前記処理集積回路の機能の少なくともサブセットの動作を実装するための前記構成情報に基づいて、前記処理集積回路の非不良部分に構成データを配信するように動作可能であり、
前記チップスタックは、前記処理集積回路の一部が不良であるときに前記２つ以上の第２のチップの前記処理集積回路の前記機能のサブセットを動作させるように構成可能である、マルチチップデバイス。 1. A multi-chip device comprising a chip stack comprising stacked chips wherein adjacent pairs of said chips are bonded together,
the chips include a first chip and two or more second chips stacked on the first chip;
the first chip includes a controller and memory;
each of the two or more second chips includes a processing integrated circuit;
wherein the memory is operable to store configuration information indicative of portions of the processing integrated circuit that are defective;
The controller is communicatively coupled to the processing integrated circuit and based on the configuration information for implementing operation of at least a subset of the functionality of the processing integrated circuit of the two or more second chips. operable to deliver configuration data to non-defective portions of the integrated circuit;
A multi-chip device, wherein the chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of the two or more second chips when a portion of the processing integrated circuits is defective. . 前記処理集積回路のそれぞれがプログラマブルロジック領域を含む、請求項１４に記載のマルチチップデバイス。 15. The multi-chip device of Claim 14, wherein each of said processing integrated circuits includes a programmable logic region.
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