JP2022548603A - Redundancy Scheme for Multichip Stacked Devices - Google Patents
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- 238000012545 processing Methods 0.000 claims abstract description 98
- 230000002950 deficient Effects 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims description 52
- 230000015654 memory Effects 0.000 claims description 33
- 230000006870 function Effects 0.000 claims description 10
- 239000000758 substrate Substances 0.000 description 70
- 239000004744 fabric Substances 0.000 description 44
- 239000010410 layer Substances 0.000 description 44
- 238000004519 manufacturing process Methods 0.000 description 33
- 239000004065 semiconductor Substances 0.000 description 25
- 238000001465 metallisation Methods 0.000 description 15
- 238000013461 design Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 241000724291 Tobacco streak virus Species 0.000 description 6
- 230000006854 communication Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000009419 refurbishment Methods 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 108020001568 subdomains Proteins 0.000 description 1
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- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/142—Reconfiguring to eliminate the error
- G06F11/1423—Reconfiguring to eliminate the error by reconfiguration of paths
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract
本明細書に記載されるいくつかの例は、マルチチップ積層デバイスにおける冗長構成に関する。本明細書に記載される一例はマルチチップデバイスである。マルチチップデバイスは、垂直に積層されたチップを含むチップスタックを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの2つ以上のそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときにチップのうちの2つ以上のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。【選択図】図3Some examples described herein relate to redundant configurations in multi-chip stacked devices. One example described herein is a multi-chip device. A multi-chip device includes a chip stack containing vertically stacked chips. Adjacent pairs of chips are directly connected to each other. Two or more of the chips each include a processing integrated circuit. The chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of two or more of the chips when some of the processing integrated circuits are defective. [Selection drawing] Fig. 3
Description
本開示の例は一般に、積層されたチップを含むマルチチップ積層デバイスにおける冗長構成に関する。 Examples of this disclosure relate generally to redundancy in multi-chip stacked devices that include stacked chips.
一部のマルチチップデバイスにおいては、フィールドプログラマブルゲートアレイ(FPGA)のチップがパッケージ化されてパッケージを形成することができ、チップは共通の基板またはインターポーザ上に配置される。チップは、インターポーザの同じ面に横並びで取り付けることができる。インターポーザは一般にパッシブ(例えば、トランジスタなどのアクティブ構成要素を含まない)であり、チップを相互に結合するためのデータパスを含む。 In some multi-chip devices, field programmable gate array (FPGA) chips can be packaged to form a package, with the chips placed on a common substrate or interposer. The chips can be mounted side-by-side on the same side of the interposer. Interposers are generally passive (eg, contain no active components such as transistors) and contain data paths for coupling the chips together.
製造欠陥により、マルチチップデバイスに組み込まれるべき1つまたは複数のチップが機能しないことがある。マルチチップデバイスの上記の例では、欠陥チップは、インターポーザに取り付ける前に特定され廃棄され得る。マルチチップ積層デバイスの開発中の技術においては、いくつかの状況の下で、欠陥チップは、たとえ特定されても、マルチチップ積層デバイスに組み込まれることがあり、マルチチップ積層デバイス内の欠陥チップはマルチチップ積層デバイスを不良にする可能性があるため、製造されるマルチチップ積層デバイスの歩留まりが低下する結果を生じ得る。 A manufacturing defect may cause one or more chips to be incorporated into a multichip device to fail. In the above example of multi-chip devices, defective chips may be identified and discarded prior to attachment to the interposer. In technologies under development for multi-chip stacked devices, under some circumstances defective chips, even if identified, may be incorporated into multi-chip stacked devices, and defective chips within multi-chip stacked devices may The possibility of making the multi-chip stacked device defective may result in a low yield of the manufactured multi-chip stacked device.
本明細書に記載される例は、マルチチップ積層デバイスにおける冗長構成に関する。マルチチップデバイスは、例えば、デバイス仕様を満たすように動作可能なマルチチップデバイスのチップのそれぞれを含むデバイス仕様に従って製造され得る。マルチチップデバイスは、別のデバイス仕様、例えば、動作可能な、より少数ではあるが共通のチップ(またはその部分)を有するデバイス仕様、に従って動作可能であるように構成可能なことがある。このような例では、ある仕様に従って製造される不良なマルチチップデバイスが、異なる仕様に従って動作するように再生可能である。さらなる例は、不良なデバイスを再生する能力に基づいてマルチチップデバイスを実現するための技術を記述する。 Examples described herein relate to redundant configurations in multi-chip stacked devices. A multi-chip device, for example, may be manufactured according to a device specification that includes each chip of the multi-chip device that is operable to meet the device specification. A multi-chip device may be configurable to be operable according to another device specification, eg, a device specification having fewer but common chips (or portions thereof) that are operable. In such an example, a defective multi-chip device manufactured according to one specification can be refurbished to operate according to a different specification. Further examples describe techniques for implementing multi-chip devices based on the ability to regenerate defective devices.
本明細書に記載される一例はマルチチップデバイスである。マルチチップデバイスは、垂直に積層されたチップを含むチップスタックを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの2つ以上のそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときにチップのうちの2つ以上のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。 One example described herein is a multi-chip device. A multi-chip device includes a chip stack containing vertically stacked chips. Adjacent pairs of chips are directly connected to each other. Two or more of the chips each include a processing integrated circuit. The chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of two or more of the chips when some of the processing integrated circuits are defective.
本明細書に記載される別の例はデバイスを実現する方法である。チップスタックが、複数の処理集積回路の機能のサブセットを、処理集積回路の一部が不良であるときに動作させるように構成される。チップスタックは垂直に積層されたチップを含む。チップの隣り合うペアが互いに直接接続される。チップのうちの2つ以上のチップのそれぞれが処理集積回路のそれぞれの1つを含む。 Another example described herein is a method of implementing a device. A chip stack is configured to operate a subset of the functionality of a plurality of processing integrated circuits when some of the processing integrated circuits are defective. A chip stack includes vertically stacked chips. Adjacent pairs of chips are directly connected to each other. Each of two or more of the chips includes a respective one of the processing integrated circuits.
本明細書に記載される別の例はマルチチップデバイスである。マルチチップデバイスは、チップを備えたチップスタックを含む。チップのそれぞれが集積回路を含む。チップのうちの少なくとも1つが、プログラマブルロジック領域を備えた集積回路を含む。チップスタックは、チップスタックのすべてのチップのそれぞれの全体を動作させるように構成可能であり、チップスタックのすべてのチップの全体未満を動作させるように構成可能である。チップスタックが、チップスタックのすべてのチップの全体未満を動作させるように構成されるとき、プログラマブルロジック領域を備えた集積回路を有するチップのうちの少なくとも1つのチップのプログラマブルロジック領域の少なくとも一部が動作可能である。チップスタックは、構成データをロードし動作させるように動作可能であり、構成データは、チップスタックの1つまたは複数のプログラマブルロジック領域で動作可能である。チップスタックは、チップスタックのチップのどの部分が動作するように構成されているかとは無関係に構成データを動作させるように構成可能である。 Another example described herein is a multi-chip device. A multi-chip device includes a chip stack with chips. Each of the chips contains an integrated circuit. At least one of the chips includes an integrated circuit with a programmable logic area. The chip stack can be configured to operate in its entirety each of all chips of the chip stack, and can be configured to operate less than all of the chips in the chip stack. When the chip stack is configured to operate less than the entirety of all chips of the chip stack, at least a portion of the programmable logic region of at least one of the chips having integrated circuits with programmable logic regions is It is operable. The chip stack is operable to load and operate configuration data, and the configuration data is operable in one or more programmable logic regions of the chip stack. The chip stack is configurable to operate configuration data regardless of which portion of the chips in the chip stack are configured to operate.
本明細書に記載される別の例はデバイスを実現する方法である。チップのチップスタックを含むマルチチップデバイスが検査される。チップのそれぞれが処理集積回路を含む。マルチチップデバイスは、第1のデバイス仕様に従って製造される。マルチチップデバイスは第1のデバイス仕様または第1のデバイス仕様とは異なる第2のデバイス仕様に従って動作可能であるかどうかが、マルチチップデバイスを検査することに基づいて判定される。マルチチップデバイスは、判定に基づいて第1のデバイス仕様および第2のデバイス仕様の一方に従って動作可能であるようにプログラムされる。 Another example described herein is a method of implementing a device. A multi-chip device containing a chip stack of chips is tested. Each of the chips contains a processing integrated circuit. A multichip device is manufactured according to the first device specification. Whether the multichip device is operable according to the first device specification or a second device specification different than the first device specification is determined based on testing the multichip device. A multichip device is programmed to be operable according to one of the first device specification and the second device specification based on the determination.
本明細書に記載される追加的な例はデバイスを実現する方法である。マルチチップ積層デバイスが第1の仕様に従って製造される。第1の仕様は第1の個数のチップを含む。第1の個数のチップは、プログラマブルロジック領域を備えた集積回路を備える少なくとも1つのチップを含む。マルチチップ積層デバイスは検査される。マルチチップ積層デバイスは、第1の仕様または第2の仕様に従って動作可能であるように構成される。第2の仕様は、第1の個数のチップよりも少数の第2の個数のチップを含む。第2の個数のチップは、プログラマブルロジック領域を備えた集積回路を備える少なくとも1つのチップを含む。 Additional examples described herein are methods of implementing the device. A multi-chip stacked device is manufactured according to the first specification. The first specification includes a first number of chips. The first number of chips includes at least one chip comprising an integrated circuit with programmable logic regions. A multi-chip stacked device is tested. A multi-chip stacked device is configured to be operable according to the first specification or the second specification. The second specification includes a second number of chips that is less than the first number of chips. The second number of chips includes at least one chip comprising an integrated circuit with programmable logic regions.
本明細書に記載されるさらなる例はデバイスを製造する方法である。第1の仕様に従って実現されるべきマルチチップデバイスの第1の目標数および第2の仕様に従って実現されるべきマルチチップデバイスの第2の目標数が取得される。第1の仕様に従って製造されるべきマルチチップデバイスの第1の製造数が、第1の目標数および第1の仕様による製造の第1の期待歩留まりに基づいて判定される。第2の目標数を少なくとも部分的に実現するように再生可能な、第1の仕様に従って製造されるべき期待される不良マルチチップデバイスの再生数が判定される。第2の仕様に従って製造されるべきマルチチップデバイスの第2の製造数が、再生数を除いた第2の目標数に基づいて、および第2の仕様による製造の第2の期待歩留まりに基づいて判定される。第1の製造数のマルチチップデバイスが、第1の仕様に従って製造される。第2の製造数のマルチチップデバイスが、第2の仕様に従って製造される。 A further example described herein is a method of manufacturing a device. A first target number of multi-chip devices to be implemented according to a first specification and a second target number of multi-chip devices to be implemented according to a second specification are obtained. A first production number of multichip devices to be produced according to the first specification is determined based on the first target number and a first expected yield of production according to the first specification. An expected number of defective multichip device refurbishments to be manufactured according to the first specification reproducible to at least partially achieve the second target number is determined. A second production number of multichip devices to be produced according to a second specification based on a second target number excluding the refurbished number and based on a second expected yield of production according to the second specification. be judged. A first production number of multichip devices is manufactured according to a first specification. A second production number of multichip devices is manufactured according to a second specification.
本明細書に記載される一層さらなる例はデバイスを製造する方法である。相異なる仕様に従って実現されるべきマルチチップデバイスのそれぞれの目標数が特定される。目標数のそれぞれが充足されるまで反復的に、(i)仕様のうち、最高の製造コストを有し未充足の残りの目標数を有する仕様に従って製造されるべきマルチチップデバイスの製造数が判定され、(ii)仕様のうちの他の仕様のマルチチップデバイスのそれぞれの目標数を少なくとも部分的に実現し充足するように再生可能な仕様に従って製造される不良なマルチチップデバイスのそれぞれの期待される再生可能数が判定される。製造数を判定することは、未充足の残りの目標数および仕様による製造の期待歩留まりに基づく。それぞれの製造数のマルチチップデバイスが仕様に従って製造される。 A still further example described herein is a method of manufacturing a device. A respective target number of multi-chip devices to be implemented according to different specifications is specified. Iteratively until each target number is met, determine the number of multichip devices to be manufactured according to (i) the specification with the highest manufacturing cost and the remaining unsatisfied target number. and (ii) each expected number of defective multichip devices manufactured according to a reproducible specification to at least partially realize and satisfy the target number of each of the other one of the specifications. is determined. Determining production numbers is based on the remaining unsatisfied target numbers and the expected yield of production according to specifications. Each production number of multichip devices is manufactured according to specifications.
上記の特徴が詳細に理解できる仕方で、上記で簡潔に要約したことのより詳細な説明を、例示的な実装形態を参照して行うことができ、そのいくつかは添付図面に示される。しかし、添付図面は典型的な例示的実装形態のみを示しているため、その適用範囲の限定とみなしてはならないことに留意されたい。 In order that the above features may be understood in detail, a more detailed description of what has been briefly summarized above can be had with reference to exemplary implementations, some of which are illustrated in the accompanying drawings. It should be noted, however, that the attached drawings depict only typical example implementations and should not be considered limiting of their scope.
理解を容易にするため、いくつかの図に共通の同一の要素を表すために、可能な場合には、同一の参照番号が使用されている。一例の要素が他の例に有益に組み込まれ得ると考えられる。 For ease of understanding, identical reference numbers have been used where possible to represent identical elements common to several figures. It is believed that elements of one example may be beneficially incorporated into other examples.
以下、さまざまな特徴が図を参照して説明される。なお、図は縮尺通りに描かれることもそうでないこともあり、類似の構造または機能の要素が図全体を通して同様の参照番号によって表されることに留意されたい。図は、特徴の説明を容易にすることを意図するのみであることに留意されたい。図は、網羅的な説明として、または特許請求の範囲に対する限定としては意図されていない。さらに、示される例は、示されるすべての態様または利点を有している必要はない。特定の例に関連して記載される態様または利点は、その例に必ずしも限定されず、たとえ例示されていなくても、またはたとえ明示的に記載されていなくても、他の例において実施され得る。 Various features are described below with reference to the figures. It is noted that the figures may or may not be drawn to scale and that like structural or functional elements are represented by like reference numerals throughout the figures. Note that the figures are only intended to facilitate the description of the features. The figures are not intended as an exhaustive description or as a limitation on the scope of the claims. Moreover, the examples shown need not have all the aspects or advantages shown. Aspects or advantages described in connection with a particular example are not necessarily limited to that example, and may be practiced in other examples, even if not illustrated or even explicitly described. .
本明細書に記載される例は、マルチチップ積層デバイスにおける冗長構成に関する。マルチチップデバイスは、チップのスタックを含み得る。マルチチップデバイスは、例えば、デバイス仕様を満たすように動作可能なマルチチップデバイスのチップのそれぞれを含むデバイス仕様に従って製造され得る。しかし、製造の結果として、マルチチップデバイスのチップのうちの1つまたは複数が、全体的に、または部分的に、不良となり得る。マルチチップデバイスは、別のデバイス仕様、例えば、動作可能な、より少数ではあるが共通のチップ(またはその部分)を有するデバイス仕様、に従って動作可能であるように構成可能なことがある。本明細書に記載されるいくつかの例では、不良部分を有するチップの全体が、マルチチップデバイスを構成することによって無効化され得る。いくつかの例では、不良となったさまざまな部分が無効化されることができる一方、チップの他の機能する部分は、マルチチップデバイスを構成することによって動作するように構成される。いくつかの例では、1つの仕様に従って製造された不良なマルチチップデバイスが、異なる仕様に従って動作するように再生され得る。 Examples described herein relate to redundant configurations in multi-chip stacked devices. A multi-chip device may include a stack of chips. A multi-chip device, for example, may be manufactured according to a device specification that includes each chip of the multi-chip device that is operable to meet the device specification. However, as a result of manufacturing, one or more of the chips of the multichip device may be wholly or partially defective. A multi-chip device may be configurable to be operable according to another device specification, eg, a device specification having fewer but common chips (or portions thereof) that are operable. In some examples described herein, an entire chip with a bad portion may be disabled by constructing a multi-chip device. In some examples, various parts that have failed can be disabled while other functional parts of the chip are configured to operate by configuring a multi-chip device. In some instances, a defective multi-chip device manufactured according to one specification can be refurbished to operate according to a different specification.
いくつかの例は、不良なデバイスを再生する能力に基づいてマルチチップデバイスを実現する技術を記載する。示されるように、1つのデバイス仕様に従って製造された一部のマルチチップデバイスは別のデバイス仕様に従って動作するように再生可能であり得るため、別のデバイス仕様に従って動作可能であるように再生されたマルチチップデバイスは、別のデバイス仕様に従って製造されるマルチチップデバイスの個数を減少させることができる。したがって、別のデバイス仕様に従って製造されるべきマルチチップデバイスの個数を減少させることによって、製造コストを減少させ得る。 Some examples describe techniques for implementing multi-chip devices based on their ability to regenerate defective devices. As shown, some multi-chip devices manufactured according to one device specification may be refurbished to operate according to another device specification, and thus refurbished to operate according to another device specification. Multi-chip devices can reduce the number of multi-chip devices manufactured according to different device specifications. Therefore, manufacturing costs can be reduced by reducing the number of multi-chip devices that must be manufactured according to different device specifications.
本明細書に記載されるさまざまな例は、フィールドプログラマブルゲートアレイ(FPGA)の場合などの、プログラマブルロジック領域を有するマルチチップデバイスのチップに関連して説明される。本明細書に記載される概念は、任意の集積回路を有するマルチチップデバイスのチップに拡張され得る。例えば、冗長構成は、複数のチップがプロセッサ、メモリ、または任意の他の回路を有し、さらに特定用途向け集積回路(ASIC)であり得るときに実装され得る。本明細書で使用される場合、「処理集積回路」は、単にデータを記憶するメモリ、およびメモリに付随する任意の回路(例えば、メモリコントローラ、アドレスデコーダなど)とは異なり、データを処理または操作することが可能であり、そのように構成され、および/または構成可能である回路を備えた集積回路を指す。処理集積回路は、データを処理または操作することが可能であり、そのように構成され、および/または構成可能である回路に加えてメモリを含み得る。処理集積回路の例は、プログラマブルロジック領域を含む集積回路(例えば、FPGA)、プロセッサ(例えば、中央処理装置(CPU)、グラフィクス処理装置(GPU)など)、ASICなど、またはそれらの組合せを含む。 Various examples described herein are described in the context of chips of multi-chip devices having programmable logic regions, such as in the case of field programmable gate arrays (FPGAs). The concepts described herein can be extended to chips of multi-chip devices with arbitrary integrated circuits. For example, redundancy may be implemented when multiple chips have processors, memory, or any other circuitry and may be application specific integrated circuits (ASICs). As used herein, a "processing integrated circuit" is a memory that simply stores data and processes or manipulates data, as opposed to any circuitry associated with the memory (e.g., memory controller, address decoder, etc.). Refers to an integrated circuit comprising circuitry capable of, configured and/or configurable to do so. A processing integrated circuit may include memory in addition to circuitry that is capable, configured, and/or configurable to process or manipulate data. Examples of processing integrated circuits include integrated circuits containing programmable logic regions (eg, FPGAs), processors (eg, central processing units (CPUs), graphics processing units (GPUs), etc.), ASICs, etc., or combinations thereof.
図1は、いくつかの例によるマルチチップデバイスの構造である。図1に示すマルチチップデバイスは、本明細書に記載されるさまざまな例の態様の説明および理解を容易にするためのものである。さまざまな他のマルチチップデバイスが異なる構造、異なる数のチップ、追加的な構成要素などを有し得る。 FIG. 1 is a structure of a multi-chip device according to some examples. The multi-chip device shown in FIG. 1 is for ease of explanation and understanding of various example aspects described herein. Various other multichip devices may have different structures, different numbers of chips, additional components, and the like.
マルチチップデバイスは、第1のチップ102、第2のチップ104、第3のチップ106、および第4のチップ108を含む。一般的に、チップ102~108は積層され、マルチチップデバイスにおけるチップスタックを形成する。チップ102~108は、いくつかの例では、アクティブダイオンアクティブダイ(AoA:Active die-on-Active die)デバイスを形成するように積層される。以下で説明するようないくつかの例では、より多くのまたはより少ないチップがチッブスタックに含まれ得る。例えば、第2のチップ104および/または第3のチップ106のうちの1つまたは複数がチップスタックから除去され、またはチップスタックに追加され得る。
The multi-chip device includes a
チップ102~108のそれぞれは、半導体基板112と、それぞれの半導体基板112の表側の表側誘電体層114とを含む。表側誘電体層114は、その内部に形成されたメタライゼーション(例えば、金属ラインおよび/またはヴィア)(図示されているが具体的に付番されていない)を含み、集積回路内のさまざまな構成要素を電気的に接続することができる。チップ102~106のそれぞれは、それぞれの半導体基板112の裏側の裏側誘電体層116を含む。裏側誘電体層116は、その内部に形成されたメタライゼーション(例えば、金属ラインおよび/またはヴィア)(図示されているが具体的に付番されていない)を含み、集積回路内のさまざまな構成要素を電気的に接続することができる。チップ102~108の各半導体基板112は、例えば、それぞれの半導体基板112の表側の表面の上および/または中に形成されたトランジスタ118を含む。トランジスタ118および任意の他の構成要素は、表側誘電体層114内のメタライゼーションに接続され得る。それぞれのチップ102~106の各半導体基板112は、貫通する裏側基板貫通ヴィア(TSV:through-substrate via)120を有し、それぞれのチップ102~106の表側誘電体層114内のメタライゼーションを裏側誘電体層116内のメタライゼーションに電気的に接続することができる。
Each of the chips 102 - 108 includes a
表側ボンドパッド122が、それぞれの半導体基板112から遠位の外側表面で、チップ102~108のそれぞれの表側誘電体層114内に形成される。表側ボンドパッド122は、それぞれの表側誘電体層114内のメタライゼーションに接続される。裏側ボンドパッド124が、それぞれの半導体基板112から遠位の外側表面で、チップ104、106のそれぞれの裏側誘電体層116内に形成される。裏側ボンドパッド124は、それぞれの裏側誘電体層116内のメタライゼーションに接続される。
A
チップ102~108は(例えば、金属間および酸化物間結合を使用したハイブリッド結合によって)互いに結合される。第1のチップ102は、第1のチップ102の表側誘電体層114の表側ボンドパッド122および外側表面が第2のチップ104の表側誘電体層114の表側ボンドパッド122および外側表面に結合するように、表側間で第2のチップ104に結合される。第2のチップ104は、第2のチップ104の裏側誘電体層116の裏側ボンドパッド124および外側表面が第3のチップ106の表側誘電体層114の表側ボンドパッド122および外側表面に結合するように、裏側と表側の間で第3のチップ106に結合される。第3のチップ106は、第3のチップ106の裏側誘電体層116の裏側ボンドパッド124および外側表面が第4のチップ108の表側誘電体層114の表側ボンドパッド122および外側表面に結合するように、裏側と表側の間で第4のチップ108に結合される。
Chips 102-108 are bonded together (eg, by hybrid bonding using metal-to-metal and oxide-to-oxide bonding). The
結合の他の配置が実装され得る。他の例では、チップ102~108は(ミニバンプ、はんだなどの)外部コネクタを使用して互いに取り付けられ得る。いくつかの例では、チップ102~108のうちのいくつかが外部コネクタによって互いに取り付けられることができる一方、他のチップは外部コネクタを使用せずに互いに結合されることができる。結合と外部コネクタの使用との任意の置換が実装され得る。 Other arrangements of couplings can be implemented. Alternatively, chips 102-108 may be attached to each other using external connectors (such as mini-bumps, solder, etc.). In some examples, some of the chips 102-108 can be attached to each other with external connectors, while other chips can be coupled together without the use of external connectors. Any permutation between coupling and using external connectors may be implemented.
外側コネクタボンドパッド126(例えば、アルミニウムパッド)が、チップ102の半導体基板112から遠位の外側表面で、チップ102の裏側誘電体層116内に形成される。外側コネクタボンドパッド126は、チップ102の裏側誘電体層116内のメタライゼーションに接続される。パッシベーション層128が、チップ102の半導体基板112から遠位の外側表面上に形成され、そこを貫通するそれぞれの開口部が外側コネクタボンドパッド126を露出させる。外部コネクタ130(例えば、崩壊制御チップ接続(C4:controlled collapse chip connection)、ミニバンプなど)が、パッシベーション層128内の開口部を貫通するそれぞれの外側コネクタボンドパッド126上に形成される。
Outer connector bond pads 126 (eg, aluminum pads) are formed in
外部コネクタ130は、パッケージ基板に取り付けられ得る。パッケージ基板は、例えば、プリント回路基板(PCB)にさらに取り付けられて、パッケージ基板(したがってマルチチップデバイス)をPCBに取り付けることができる。さまざまな他の構成要素がマルチチップデバイスに含まれ得る。例えば、インターポーザ、(成形コンパウンド、MUFなどのような)封止材などが、マルチチップデバイスに含まれ得る。当業者は、マルチチップデバイスになされ得るさまざまな変形を容易に想定するであろう。
The
図2は、図1のマルチチップデバイスを形成する方法200のフローチャートである。図2の方法の加工が一般的に記載され、当業者は、実行され得るより具体的な加工を容易に理解するであろう。より具体的な加工は、チップに個片化されるべき基板上に集積回路を形成するための任意の半導体加工に従うことができる。
FIG. 2 is a flowchart of a
ブロック202で、それぞれの基板(例えば、ウェハ)上のチップの表面加工が実行される。例えば、各半導体基板112(例えば、ウェハ)の表面加工は、半導体基板112の表面の中および/または上にデバイス(例えば、トランジスタ118)を形成し、半導体基板112の表面上にメタライゼーションおよび表側ボンドパッド122を有する表側誘電体層114を形成することを含み得る。複数の第1のチップ102が、第1の基板上に形成され得る。複数の第2のチップ104が、第2の基板上に形成され得る。複数の第3のチップ106が、第3の基板上に形成され得る。複数の第4のチップ108が、第4の基板上に形成され得る。
At
ブロック204で、第1のチップおよび第2のチップのそれぞれの基板(例えば、第1の基板および第2の基板)が、図1に示した表側間結合などで互いに結合される。結合は、基板(例えば、ウェハ)レベルであり得る。結合は、第1の基板の表側ボンドパッド122を第2の基板の表側ボンドパッド122に結合し、第1の基板の表側誘電体層114の外側表面を第2の基板の表側誘電体層114の外側表面に結合するなどのハイブリッド結合であり得る。
At
ブロック206で、第2のチップの半導体基板112(例えば、第2の基板の半導体基板112)が裏側から薄化される。薄化は、化学機械研磨(CMP)または他の適切なプロセスによって可能である。ブロック208で、第2の基板上の第2のチップの裏面加工が実行される。裏面加工は、第2の基板の半導体基板112を貫通する裏側TSV120を形成し、第2の基板の表側誘電体層114内のメタライゼーションに接続することを含み得る。裏面加工は、半導体基板112の裏面上にメタライゼーションおよび裏側ボンドパッド124を有する裏側誘電体層116を形成することをさらに含み得る。裏側誘電体層116内のメタライゼーションは、裏側TSV120を通じて第2の基板の表側誘電体層114内のメタライゼーションに接続に接続され得る。
At
ブロック210で、第2のチップおよび第3のチップのそれぞれの基板(例えば、第2の基板および第3の基板)が、図1に示した(第2の基板の)裏側と(第3の基板の)表側との結合のように互いに結合される。結合は基板(例えば、ウェハ)レベルであり得る。結合は、第2の基板の裏側ボンドパッド124を第3の基板の表側ボンドパッド122に結合し、第2の基板の裏側誘電体層116の外側表面を第3の基板の表側誘電体層114の外側表面に結合するなどの、ハイブリッド結合であり得る。
At
ブロック212で、ブロック206と同様に、第3のチップの半導体基板112(例えば、第3の基板の半導体基板112)が裏側から薄化される。ブロック214で、ブロック208と同様に、第3の基板上の第3のチップの裏面加工が実行される。ブロック216で、ブロック210と同様に、第3のチップおよび第4のチップのそれぞれの基板(例えば、第3の基板および第4の基板)が、図1に示した(第3の基板の)裏側と(第4の基板の)表側との結合のように互いに結合される。
At
ブロック218で、ブロック206と同様に、第1のチップの半導体基板112(例えば、第1の基板の半導体基板112)が裏側から薄化される。ブロック220で、ブロック208と同様に、第1の基板上の第1のチップの裏面加工が実行される。第1のチップの裏面加工は、外側コネクタボンドパッド126、パッシベーション層128、および外部コネクタ130を形成することをさらに含み得る。ブロック222で、結合された基板が(例えば、ソーイングによって)個片化されて、形成された個別のマルチチップデバイスを分離する。マルチチップデバイスのそれぞれは図1に示した通りであり得る。
At
いくつかの例では、チップ102~108のうちの複数が、それぞれのチップ102~108上に形成された同じ集積回路(IC)(例えば、同じ処理IC)を有する。したがって、チップ102~108のうちのそれらの複数が、いくつかの場合には、各チップ個別の場合よりも大きい集合的なICを形成することができ、および/または、チップ102~108のうちの1つまたは複数は、いくつかの場合には、デバイス再生のために冗長であることができる。例えば、第2のチップ104、第3のチップ106、および第4のチップ108が同じICを有する場合、それらのチップのうちの任意の1つまたは複数は、マルチチップデバイス内の冗長構成を可能にし得る。例えば、チップ102~108のうちのそれらの複数のうちの1つが故障している場合、チップ102~108のうちのそれらの複数のうちの冗長な他の1つが、例えば、パワーゲーティング、スイッチング、および/または構成データによって、故障したチップの代わりに使用または有効化され得る。またさらに、チップ102~108のうちの複数が同じICを有さない場合であっても、それらのICのいずれかの部分が不良であるときに、マルチチップデバイスは、チップ102~108のICの機能のサブセットを動作させるように構成可能であり得る。
In some examples, multiple of the chips 102-108 have the same integrated circuit (IC) (eg, the same processing IC) formed on each chip 102-108. Accordingly, a plurality of them among the chips 102-108 may, in some cases, form a collective IC that is larger than each chip individually, and/or may be redundant for device playback in some cases. For example, if the
一例として、第1のチップ102が相互接続ICを有することができ、チップ104~108のそれぞれが同じプログラマブルICを有することができる。チップ102~106のそれぞれは、チップ102~106のそれぞれの半導体基板112を貫通するTSVを含むことで、チップスタック内で垂直に信号および電力を伝えることに適応する。第1のチップ102上の相互接続ICは、チップスタック内で水平に、そして垂直に信号および電力を配信し伝えることができる。相互接続ICは、さまざまなサブシステムをさらに含むことができ、システムオンチップ(SoC)であり得る。例えば、相互接続ICは処理システムを含むことができ、処理システムは、とりわけ、(例えば、処理システムのコントローラ(例えば、これは任意の制御ロジックを含み得る)によって)チップ104~108のプログラマブルICの構成またはプログラミングを制御することができる。さらに、相互接続ICは、ネットワークオンチップ(NoC)、(エクストリームパフォーマンス入出力(XPIO:eXtreme Performance Input/Output)、マルチギガビットトランシーバ(MGT:multi-gigabit transceiver)、高帯域幅メモリ(HBM:high bandwidth memory)インタフェース、ペリフェラルコンポーネントインターコネクトエクスプレス(PCIe)インタフェース、アクセラレータ用キャッシュコヒーレントインターコネクト(CCIX:cache coherent interconnect for accelerators)インタフェース、アナログ-デジタルコンバータ(ADC)、デジタル-アナログコンバータ(DAC)などのような)入出力ブロック、および/または((ダブルデータレート(DDR)メモリコントローラ、高帯域幅メモリ(HBM)メモリコントローラなどのような)メモリコントローラ、PCIeブロック、CCIXブロック、イーサネットコア、前方誤り訂正(FEC)ブロックなどのような)任意の知的財産(IP:intellectual property)ハードブロックを有することができる。
As an example, the
チップ104~108のプログラマブルICは、プログラマブルロジック領域を含み得る。プログラマブルロジック領域は、構成可能ロジックブロック(CLB:configurable logic block)、ルックアップテーブル(LUT)、ランダムアクセスメモリブロック(BRAM)、ウルトラRAM(URAM)、入出力ブロック(IOB)、デジタル信号処理ブロック(DSP)、クロックマネージャ、および/または遅延ロックループ(DLL)を含むプログラマブルロジック要素を含み得る。いくつかのアーキテクチャでは、プログラマブルロジック領域は、プログラマブルロジック要素のカラムを含むことができ、各カラムは単一タイプのプログラマブルロジック要素を含む(例えば、CLBのカラム、BRAMのカラムなど)。プログラマブルロジック要素は、1つまたは複数の関連するプログラマブル相互接続要素を有し得る。例えば、いくつかのアーキテクチャでは、プログラマブルロジック領域は、プログラマブルロジック要素の各カラムに関連づけられ隣り合うプログラマブル相互接続要素のカラムを含む。このような例では、各プログラマブル相互接続要素は、隣り合うカラム内の関連するプログラマブルロジック要素に接続されるとともに、同じカラム内の隣り合うプログラマブル相互接続要素に接続される。プログラマブル相互接続要素の相互接続されたカラムは、プログラマブルロジック領域内のグローバルルーティングネットワークを形成し得る。いくつかの例では、プログラマブルICは、(ブート読出し専用メモリ(ROM)を有する)コントローラと、NoCとを含み得る。コントローラは、ROMを読み出してそれぞれのプログラマブルICを基本構成に構成することにより、プログラマブルICが、例えば、システムレベルの構成のために第1のチップ102の相互接続ICから、構成データを受信することを可能にする。
The programmable ICs of chips 104-108 may include programmable logic regions. The programmable logic area includes configurable logic blocks (CLBs), lookup tables (LUTs), random access memory blocks (BRAMs), ultra RAMs (URAMs), input/output blocks (IOBs), digital signal processing blocks ( DSP), clock manager, and/or programmable logic elements including delay locked loops (DLLs). In some architectures, the programmable logic region may include columns of programmable logic elements, each column including a single type of programmable logic element (eg, a column of CLBs, a column of BRAMs, etc.). A programmable logic element may have one or more associated programmable interconnect elements. For example, in some architectures the programmable logic region includes adjacent columns of programmable interconnect elements associated with each column of programmable logic elements. In such an example, each programmable interconnect element is connected to associated programmable logic elements in adjacent columns and to adjacent programmable interconnect elements in the same column. Interconnected columns of programmable interconnect elements may form a global routing network within the programmable logic area. In some examples, the programmable IC may include a controller (with boot read-only memory (ROM)) and a NoC. The controller reads the ROM and configures each programmable IC into a base configuration so that the programmable ICs receive configuration data, e.g., from the interconnect ICs of the
いくつかの例によれば、1つまたは複数のチップ、またはその一部が不良である場合、マルチチップデバイスは、不良であるいずれかのチップ、またはその一部を無効化し、残りのチップまたは一部を動作させることによって、依然として動作可能であることができる。例えば、マルチチップデバイス内の複数のチップがそれぞれプログラマブルロジック領域を有するとき、およびいずれかのプログラマブルロジック領域が不良または故障であるとき、そのチップのプログラマブルロジック領域全体が無効化されることができる一方、他のチップのプログラマブルロジック領域は動作可能であることができる。いくつかの例では、マルチチップデバイス内の複数のチップがそれぞれプログラマブルロジック領域を有するとき、およびいずれかのプログラマブルロジック領域の一部が不良または故障であるとき、そのチップのプログラマブルロジック領域のその部分が無効化されることができる一方、他のチップのプログラマブルロジック領域およびそのチップのプログラマブルロジック領域の残りの部分は動作可能であることができる。 According to some examples, if one or more chips, or portions thereof, are defective, the multi-chip device disables any of the chips, or portions thereof, that are defective and disables the remaining chips or portions thereof. It can still be operable by operating some. For example, when multiple chips in a multi-chip device each have a programmable logic region, and when any programmable logic region is bad or faulty, the entire programmable logic region of that chip can be disabled. , the programmable logic regions of other chips may be operational. In some examples, when multiple chips in a multi-chip device each have a programmable logic region, and when a portion of any programmable logic region is defective or faulty, that portion of that chip's programmable logic region can be disabled, while the other chip's programmable logic regions and the remainder of that chip's programmable logic region can be operational.
図3は、いくつかの例によるマルチチップデバイス内のチップのプログラマブルロジック領域を無効化することの概略図である。第1のチップ102はインターコネクト302を含む。第2のチップ104、第3のチップ106、および第4のチップ108はそれぞれプログラマブルロジック領域304-1、304-2、304-3(個別にまたはまとめて、プログラマブルロジック領域304)を含む。インターコネクト302は、(例えば、処理システムの)コントローラ303を含み、プログラミングインターコネクト306(例えば、構成フレーム(CFRAME)インターコネクト)によってプログラマブルロジック領域304のそれぞれに通信可能に接続される。例えば、コントローラ303は、プログラミングインターコネクト306を介してプログラマブルロジック領域304のそれぞれに構成データを通信することができる。いくつかの例では、チップ102~108、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ102~108のそれぞれは、接続308を介して隣り合うチップに通信可能に接続される。
FIG. 3 is a schematic diagram of disabling a programmable logic region of a chip within a multi-chip device according to some examples.
図3において、第3のチップ106のプログラマブルロジック領域304-2が、不良または故障として示されている。他の例では、プログラマブルロジック領域304のいずれかが不良または故障であり得る。マルチチップデバイスを(図2における加工のように)形成した後、マルチチップデバイスは、例えば、プログラマブルロジック領域304のいずれかが不良または故障であるかどうかを特定するために、機能について検査され得る。十分な数のプログラマブルロジック領域304が機能する(例えば、不良でない、または故障でない)場合、マルチチップデバイスは、機能するいくつかのプログラマブルロジック領域304を含むように動作し得る。第1のチップ102内のコントローラ303は、どのプログラマブルロジック領域304が機能するか、および/または故障もしくは不良であるかを示すようにプログラムされ得る(電子ヒューズ(eFuse)などの)メモリを含み得る。これに応答して、コントローラ303は、プログラムされたメモリに基づいて、プログラミングインターコネクト306を介して、機能するプログラマブルロジック領域304に構成データを配信し得る。さらに、故障または不良であるプログラマブルロジック領域304および/または対応するチップによる電力消費を低減または除去するためにコントローラ303を使用して、パワーゲーティングが実装され得る。この例では、不良チップの全体、またはチップの不良なプログラマブルロジック領域304の全体が無効化される一方、機能するプログラマブルロジック領域304の全体は動作可能のままである。
In FIG. 3, programmable logic region 304-2 of
記載されるようなマルチチップデバイスによって実装されるプログラマブルロジックデバイス(例えば、FPGA)に関連して、ユーザ設計がプログラマブルロジック領域304において実装され得る。どのプログラマブルロジック領域304が機能するか、または故障もしくは不良であるかは、ユーザ設計にとって透過的である。例えば、図3の状況では、マルチチップデバイスは、2個のプログラマブルロジック領域304(例えば、プログラマブルロジック領域304-1、304-3)において、それらの2個のプログラマブルロジック領域304がマルチチップデバイスのチップスタック内で隣接するかのように(例えば、プログラマブルロジック領域304がそれぞれ第2のチップ104および第3のチップ106にあるかのように)、ユーザ設計を実装し得る。第1のチップ102のコントローラ303は、ユーザ設計が中間の不良なプログラマブルロジック領域304-2を認識することなく、中間の不良なプログラマブルロジック領域304-2に適応するために、プログラマブルロジック領域304に対する構成データを配信するように構成される。
User designs may be implemented in programmable logic area 304 in connection with programmable logic devices (eg, FPGAs) implemented by multi-chip devices as described. It is transparent to the user design which programmable logic regions 304 are functioning or failing or failing. For example, in the situation of FIG. 3, the multi-chip device has two programmable logic regions 304 (eg, programmable logic regions 304-1, 304-3) in which those two programmable logic regions 304 are the User designs may be implemented as if they were contiguous in a chip stack (eg, as if programmable logic regions 304 were on
図4は、いくつかの例による再生方式を可能にし得る、いくつかの例示的なマルチチップデバイス仕様の表現400である。図4は、マルチチップデバイスの4つのデバイス仕様402、404、406、408を示している。デバイス仕様402~408は、図示を容易にするために単一の平面内に示されているが、図1に一般的に示したマルチチップデバイスにおいて(チップ数は異なり得るが)構成され得る。
FIG. 4 is a
図示のように、デバイス仕様402~408は、相異なる仕様にわたって同じであるベースチップ410を含む。ベースチップ410は、例えば、図1の第1のチップ102であることができ、例えば、図3に関して説明したインターコネクト302およびコントローラ303を含むことができる。デバイス仕様402は、単一のファブリックチップ412を含む。ファブリックチップ412は、図1の第2のチップ104、第3のチップ106、および第4のチップ108のいずれかであることができ、例えば、図3に関して説明したプログラマブルロジック領域304を含むことができる。デバイス仕様404は、2個のファブリックチップ414、416を含む。ファブリックチップ414、416は、図1の第2のチップ104、第3のチップ106、および第4のチップ108のいずれかであることができ、例えば、図3に関して説明したプログラマブルロジック領域304をそれぞれ含むことができる。デバイス仕様406は、3個のファブリックチップ418、420、422を含む。ファブリックチップ418、420、422は、図1の第2のチップ104、第3のチップ106、および第4のチップ108のいずれかであることができ、例えば、図3に関して説明したプログラマブルロジック領域304をそれぞれ含むことができる。デバイス仕様408は、1つのファブリックチップ424と、(例えば、ファブリックチップ424とは異なる)アクセラレータチップ426とを含む。ファブリックチップ424は、図1の第2のチップ104および第3のチップ106のいずれかであることができ、例えば、図3に関して説明したプログラマブルロジック領域304を含むことができる。アクセラレータチップ426は、マルチチップデバイス内でファブリックチップ424の物理的に上方にあり、図1の第3のチップ106または第4のチップ108であり得る。ファブリックチップ412~424は、同じ集積回路をそれぞれ有する。
As shown, device specifications 402-408 include a
所与のデバイス仕様に従って製造されたマルチチップデバイスは、順に積層されたその仕様のチップを含む。例えば、デバイス仕様402に従って製造されたマルチチップデバイスは、第1のチップ(例えば、ベースチップ410)と、第1のチップの上に積層された第2のチップ(例えば、ファブリックチップ412)とを有し、他のチップはない。例えば、デバイス仕様404に従って製造されたマルチチップデバイスは、第1のチップ(例えば、ベースチップ410)と、第1のチップの上に積層された第2のチップ(例えば、ファブリックチップ414)と、第2のチップの上に積層された第3のチップ(例えば、ファブリックチップ416)とを有し、他のチップはない。さらなる例として、デバイス仕様406に従って製造されたマルチチップデバイスは、第1のチップ(例えば、ベースチップ410)と、第1のチップの上に積層された第2のチップ(例えば、ファブリックチップ418)と、第2のチップの上に積層された第3のチップ(例えば、ファブリックチップ420)と、第3のチップの上に積層された第4のチップ(例えば、ファブリックチップ422)とを有し、他のチップはない。
A multi-chip device manufactured according to a given device specification contains chips of that specification stacked in sequence. For example, a multi-chip device manufactured according to
マルチチップデバイスがデバイス仕様408に従って(例えば、図1の状況では、第1のチップ102がベースチップ410であり、第2のチップ104がファブリックチップ424であり、第3のチップ106がアクセラレータチップ426であるように)製造されると仮定する。アクセラレータチップ426が不良または故障であり動作可能でなく、ベースチップ410およびファブリックチップ424が動作可能である場合、マルチチップデバイスは、ベースチップ410および単一のファブリックチップ412(例えば、単一層のプログラマブルロジック領域またはファブリック)を有するデバイス仕様402を実装し得る。
A multi-chip device conforms to the device specification 408 (eg, in the situation of FIG. 1, the
マルチチップデバイスがデバイス仕様406に従って(例えば、図1の状況では、第1のチップ102がベースチップ410であり、第2のチップ104、第3のチップ106、および第4のチップ108がそれぞれファブリックチップ418、420、422であるように)製造されると仮定する。ファブリックチップ418、420、422のうちの1つが不良または故障であり動作可能でなく、ベースチップ410およびファブリックチップ418、420、422のうちの2つが動作可能である場合、マルチチップデバイスは、ベースチップ410および2つのファブリックチップ414、416(例えば、2層のプログラマブルロジック領域またはファブリック)を有するデバイス仕様404を実装し得る。ファブリックチップ418、420、422のうちの2つが不良または故障であり動作可能でなく、ベースチップ410およびファブリックチップ418、420、422のうちの1つが動作可能である場合、マルチチップデバイスは、ベースチップ410および単一のファブリックチップ412(例えば、単一層のプログラマブルロジック領域またはファブリック)を有するデバイス仕様402を実装し得る。
A multi-chip device according to device specification 406 (eg, in the situation of FIG. 1,
マルチチップデバイスがデバイス仕様404に従って(例えば、図1の状況では、第1のチップ102がベースチップ410であり、第2のチップ104および第3のチップ106がそれぞれファブリックチップ414、416であり、第4のチップ108がないように)製造されると仮定する。ファブリックチップ414、416のうちの一方が不良または故障であり動作可能でなく、ベースチップ410およびファブリックチップ414、416のうちの他方が動作可能である場合、マルチチップデバイスは、ベースチップ410および単一のファブリックチップ412(例えば、単一層のプログラマブルロジック領域またはファブリック)を有するデバイス仕様402を実装し得る。
Multi-chip device according to device specification 404 (eg, in the situation of FIG. 1,
上記の例は、1つのデバイス仕様に従って製造されるマルチチップデバイスが、チップが故障または不良であるときに、どのように別のデバイス仕様に従って実現し、または動作可能であり得るかを示している。マルチチップデバイスは、マルチチップデバイスが満たすことが可能なデバイス仕様を論理的に実装するように構成されることができ、その論理構成はユーザおよびユーザ設計にとって透過的である。例えば、ユーザ設計がデバイス仕様404を満たすマルチチップデバイス上で実装されるべき場合、マルチチップデバイスがデバイス仕様404に従って製造されたか、それともデバイス仕様406に従って製造されたか(ファブリックチップ418、420、422のうちの1つが故障または欠陥である)は、ユーザ設計にとって未知および透過的であり、ユーザ設計はいずれの場合でも機能的に同一に実装される。論理実装は、ベースチップ410内のメモリに記憶された構成データに基づくことができ、これはベースチップ410内のコントローラが、対応するファブリックチップに構成データをどのように配信するかを決定し得る。
The above example shows how a multi-chip device manufactured according to one device specification can be implemented or operable according to another device specification when a chip is faulty or defective. . A multichip device can be configured to logically implement device specifications that the multichip device can meet, the logical configuration being transparent to users and user designs. For example, if a user design is to be implemented on a multichip device that meets
いくつかの例では、相異なるマルチチップデバイスのアーキテクチャが接続性、遅延、および電力に関してメトリックが実質的に同一であるほど十分に類似し、このことは相異なる物理構成要素(例えば、相異なるチップ数)を有するマルチチップデバイスが同じデバイス仕様を満たすことを可能にし得る。いくつかの例では、マルチチップデバイスは、あるチップが非アクティブであるときに信号がわずかな遅延オーバーヘッドでそのチップを、例えばTSVを通じて、任意選択的に通過することを可能にするチップ間接続を備える。いくつかの例では、マルチチップデバイスは、構成データを異なる層に任意選択的に送信するための構成方式を備える。いくつかの例では、マルチチップデバイスは、可能なチップ間パスのうちのいずれかを通じて最悪の場合の遅延に適応するためのタイミング方法を備える。 In some examples, the architectures of different multichip devices are sufficiently similar that the metrics for connectivity, delay, and power are substantially identical, which means that different physical components (e.g., different chips number) to meet the same device specifications. In some examples, multi-chip devices have chip-to-chip connections that optionally allow signals to pass through a chip, e.g., through a TSV, optionally with little delay overhead when the chip is inactive. Prepare. In some examples, the multichip device comprises a configuration scheme for optionally sending configuration data to different layers. In some examples, multi-chip devices include timing methods to accommodate worst-case delays through any of the possible chip-to-chip paths.
図5は、いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。第1のチップ102はインターコネクト502を含む。第2のチップ104、第3のチップ106、および第4のチップ108はそれぞれプログラマブルロジック領域504-1、504-2、504-3(個別にまたはまとめて、プログラマブルロジック領域504)を含む。インターコネクト502は、(例えば、処理システムの)コントローラ503を含み、プログラミングインターコネクト506によってプログラマブルロジック領域504のそれぞれに通信可能に接続される。例えば、コントローラ503は、プログラミングインターコネクト506を介してプログラマブルロジック領域504のそれぞれに構成データを通信することができる。いくつかの例では、チップ102~108、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ102~108のそれぞれは、接続508を介して隣り合うチップに通信可能に接続される。
FIG. 5 is a schematic diagram of disabling sub-regions of a programmable logic region of a multi-chip device according to some examples.
プログラマブルロジック領域504のそれぞれはサブ領域を含む。プログラマブルロジック領域504-1はサブ領域504-11、504-12、504-13、504-14を含む。プログラマブルロジック領域504-2はサブ領域504-21、504-22、504-23、504-24を含む。プログラマブルロジック領域504-3はサブ領域504-31、504-32、504-33、504-34を含む。サブ領域は、物理的に分割され、および/または論理的に分割されることができる。サブ領域間の分割は、異なるクロックドメイン間の境界、異なる電圧ドメイン間の境界、異なるタイプの回路または論理ブロック間の境界などのような、任意の個数の論理的および/または物理的境界に基づき得る。この例では、個別のサブ領域は、そのサブ領域が故障のとき、およびまたはそのサブ領域がマルチチップデバイス内のアクティブなサブ領域でないように選択されるときに、無効化され得る。 Each programmable logic region 504 includes sub-regions. Programmable logic region 504-1 includes sub-regions 504-11, 504-12, 504-13, 504-14. Programmable logic region 504-2 includes sub-regions 504-21, 504-22, 504-23, 504-24. Programmable logic region 504-3 includes sub-regions 504-31, 504-32, 504-33, 504-34. Subregions can be physically divided and/or logically divided. The division between sub-regions may be based on any number of logical and/or physical boundaries, such as boundaries between different clock domains, boundaries between different voltage domains, boundaries between different types of circuits or logic blocks, etc. obtain. In this example, an individual sub-region may be disabled when that sub-region fails and/or when that sub-region is selected not to be an active sub-region within the multi-chip device.
各サブ領域は、接続508を介して隣接するチップ内の他の隣り合うサブ領域と通信し得る。接続508は、例えば、表側および/または裏側の誘電体層内のTSVならびに金属ラインおよびヴィアを含むパッシブ接続であり得る。したがって、介在するサブ領域を無効化することは、接続508を介して互いに通信することに関して他のサブ領域に影響しない可能性がある。いくつかの例では、サブ領域は、接続508を介して信号を中継するための別個の受信および駆動回路を含むことがあるが、これは所与のサブ領域が無効化されるときに影響されない。したがって、いくつかの例では、無効化されるサブ領域内の回路のすべてが未使用となるわけではない可能性がある。
Each sub-region may communicate with other neighboring sub-regions in neighboring chips via
図5で、第2のチップ104のサブ領域504-13、504-14および第4のチップ108のサブ領域504-34が、不良または故障として示されている。他の例では、サブ領域のうちのいずれかが不良または故障であり得る。マルチチップデバイスを(図2における加工のように)形成した後、マルチチップデバイスは、例えば、プログラマブルロジック領域504のサブ領域のいずれかが不良または故障であるかどうかを特定するために、機能について検査され得る。十分な数のプログラマブルロジック領域504のサブ領域が機能する(例えば、不良でない、または故障でない)場合、マルチチップデバイスは、機能するいくつかのプログラマブルロジック領域504のサブ領域を含むように動作し得る。第1のチップ102内のコントローラ503は、どのプログラマブルロジック領域504のサブ領域が機能するか、および/または故障もしくは不良であるかを示すようにプログラムされ得る(eFuseなどの)メモリを含み得る。これに応答して、コントローラ503は、プログラムされたメモリに基づいて、プログラミングインターコネクト506を介して、機能するプログラマブルロジック領域304に構成データを配信し得る。さらに、故障または不良であるプログラマブルロジック領域504のサブ領域による電力消費を低減または除去するためにコントローラ503を使用して、パワーゲーティングが実装され得る。
In FIG. 5, sub-regions 504-13, 504-14 of
図5の図示された例では、マルチチップデバイスは、例えば、チップ104~108にわたって分配され得る2個のプログラマブルロジック領域504を含むように動作し得る。任意の個数のサブ領域がチップ104~108のいずれかの上で機能し得ることにより、図4に関して上記で説明したように、サブ領域についてより高い粒度で、マルチチップデバイスがデバイス仕様を満たすことを可能にする。当業者は、追加的なレベルの粒度を容易に理解するであろう。 In the illustrated example of FIG. 5, the multi-chip device may operate to include, for example, two programmable logic regions 504 that may be distributed across chips 104-108. Any number of sub-regions can function on any of the chips 104-108 so that multi-chip devices meet device specifications with a higher granularity of sub-regions, as described above with respect to FIG. enable Those skilled in the art will readily appreciate additional levels of granularity.
記載されるようなマルチチップデバイスによって実装されるプログラマブルロジックデバイス(例えば、FPGA)に関連して、ユーザ設計がプログラマブルロジック領域504において実装され得る。プログラマブルロジック領域504のどのサブ領域が機能するか、および/または故障もしくは不良であるかは、ユーザ設計にとって透過的である。例えば、図5の状況では、マルチチップデバイスは、(例えば、2個の完全なプログラマブルロジック領域504と等価な)8個のサブ領域(例えば、サブ領域504-11、504-12、504-21、504-22、504-23、504-24、504-31、504-32を使用して)において、プログラマブルロジック領域504のそれらのサブ領域がマルチチップデバイスのチップスタック内で隣接するかのようにユーザ設計を実装し得る。図示した例では、機能するサブ領域の配列(論理的または物理的)とは無関係に、プログラマブルロジック領域504-1、504-3のそれぞれの半分が、プログラマブルロジック領域の論理層を形成するように実装され得る。説明したように、プログラマブルロジック領域504-1の半分はサブ領域504-11、504-12を含み、プログラマブルロジック領域504-3の半分はサブ領域504-31、504-32、504-33のうちのいずれか2個を含み得る。1層のプログラマブルロジック領域を形成するために、任意のプログラマブルロジック領域504ごとに異なる数のサブ領域が組み合わされ得る。第1のチップ102のコントローラ503は、ユーザ設計がプログラマブルロジック領域504の中間の不良なサブ領域を認識することなく、プログラマブルロジック領域504の中間の不良なサブ領域に適応するために、プログラマブルロジック領域504のサブ領域に対する構成データを配信するように構成される。
User designs may be implemented in programmable logic area 504 in connection with programmable logic devices (eg, FPGAs) implemented by multi-chip devices as described. Which sub-regions of programmable logic region 504 are functional and/or faulty or defective is transparent to the user design. For example, in the situation of FIG. 5, the multi-chip device has eight sub-regions (eg, sub-regions 504-11, 504-12, 504-21) (eg, equivalent to two complete programmable logic regions 504). , 504-22, 504-23, 504-24, 504-31, 504-32) as if those sub-regions of programmable logic region 504 were adjacent in the chip stack of the multi-chip device. user designs can be implemented in In the illustrated example, regardless of the arrangement (logical or physical) of the functional sub-regions, each half of the programmable logic regions 504-1, 504-3 are arranged to form a logical layer of programmable logic regions. can be implemented. As described, half of programmable logic area 504-1 includes sub-areas 504-11, 504-12, and half of programmable logic area 504-3 includes sub-areas 504-31, 504-32, 504-33. any two of Different numbers of sub-regions can be combined for any given programmable logic region 504 to form a layer of programmable logic region. The
図5の上記の説明では、サブ領域は整数個の論理的な、完全なプログラマブルロジック領域504を形成するように実装され得る。他の例では、マルチチップデバイスは、例えば、整数個の論理的な、完全なプログラマブルロジック領域504を実装することとは無関係に、部分的なプログラマブルロジック領域504の任意の組合せを実装し得る。例えば、図5の図示した例では、第1の層がサブ領域504-11、504-12を備える半分の層として実装されることができ、第2の層がプログラマブルロジック領域504-2の完全な層として実装されることができ、第3の層がサブ領域504-31、504-32、504-33を備える4分の3の層として実装されることができる。 In the above description of FIG. 5, sub-regions can be implemented to form an integer number of logical, complete programmable logic regions 504 . In other examples, a multi-chip device may implement any combination of partial programmable logic regions 504 independently of implementing an integer number of logical, full programmable logic regions 504, for example. For example, in the illustrated example of FIG. 5, a first layer can be implemented as a half layer with sub-regions 504-11, 504-12, and a second layer is a complete layer of programmable logic region 504-2. A third layer can be implemented as a three-quarter layer with subregions 504-31, 504-32, 504-33.
図6は、いくつかの例によるマルチチップデバイスのプログラマブルロジック領域のサブ領域を無効化することの概略図である。第1のチップ102はインターコネクト602を含む。第2のチップ104、第3のチップ106、および第4のチップ108はそれぞれプログラマブルロジック領域604-1、604-2、604-3(個別にまたはまとめて、プログラマブルロジック領域604)を含む。インターコネクト602は、(例えば、処理システムの)コントローラ603を含み、プログラミングインターコネクト606によってプログラマブルロジック領域604のそれぞれに通信可能に接続される。例えば、コントローラ603は、プログラミングインターコネクト606を介してプログラマブルロジック領域604のそれぞれに構成データを通信することができる。いくつかの例では、チップ102~108、またはそれらの任意のサブセットのそれぞれは、構成データを通信する制御がマルチチップデバイス全体を通じて配信され得るようなコントローラを含み得る。チップ102~108のそれぞれは、接続608を介して隣り合うチップに通信可能に接続される。
FIG. 6 is a schematic diagram of disabling sub-regions of a programmable logic region of a multi-chip device according to some examples.
プログラマブルロジック領域604のそれぞれはサブ領域を含む。プログラマブルロジック領域604-1はサブ領域604-11、604-12、604-13、604-14を含む。プログラマブルロジック領域604-2はサブ領域604-21、604-22、604-23、604-24を含む。プログラマブルロジック領域604-3はサブ領域604-31、604-32、604-33、604-34を含む。サブ領域は、物理的に分割され、および/または論理的に分割されることができる。サブ領域間の分割は、異なるクロックドメイン間の境界、異なる電圧ドメイン間の境界、異なるタイプの回路または論理ブロック間の境界などのような、任意の個数の論理的および/または物理的境界に基づき得る。 Each programmable logic region 604 includes sub-regions. Programmable logic region 604-1 includes sub-regions 604-11, 604-12, 604-13, 604-14. Programmable logic region 604-2 includes sub-regions 604-21, 604-22, 604-23, 604-24. Programmable logic region 604-3 includes sub-regions 604-31, 604-32, 604-33, 604-34. Subregions can be physically divided and/or logically divided. The division between sub-regions may be based on any number of logical and/or physical boundaries, such as boundaries between different clock domains, boundaries between different voltage domains, boundaries between different types of circuits or logic blocks, etc. obtain.
この例では、個別のサブ領域は、そのサブ領域が故障のとき、およびまたはそのサブ領域がマルチチップデバイス内のアクティブなサブ領域でないように選択されるときに、無効化され得る。チップ104~108にわたって論理的および/または物理的に整列するサブ領域はスリバ(細片)を形成し得る。スリバ内の各サブ領域は、そのスリバ内の他のサブ領域と同じ、および/または機能的に等価である。異なるスリバ内のサブ領域は、異なる回路および/または機能を有し得る。動作時に、スリバの1つまたは複数のサブ領域が無効化され得る。例えば、スリバ内の1つのサブ領域が故障の場合、そのサブ領域が無効化される一方、スリバ内の他のサブ領域は有効化され動作可能である。さらに、例えば、スリバ内のどのサブ領域も故障でない場合、そのスリバ内の任意のサブ領域が無効化されるように選択され得る一方、スリバ内の他のサブ領域は有効化され動作可能である。 In this example, an individual sub-region may be disabled when that sub-region fails and/or when that sub-region is selected not to be an active sub-region within the multi-chip device. Subregions that are logically and/or physically aligned across chips 104-108 may form slivers. Each sub-region within a sliver is the same and/or functionally equivalent to other sub-regions within that sliver. Subregions within different slivers may have different circuits and/or functions. During operation, one or more subregions of the slivers may be disabled. For example, if one sub-region within a sliver fails, that sub-region is disabled while other sub-regions within the sliver are enabled and operational. Further, for example, if no sub-region within a sliver is faulty, any sub-region within that sliver may be selected to be disabled while other sub-regions within the sliver are enabled and operational. .
図示した例の状況では、4個のスリバがマルチチップデバイス内にある。第1のスリバはサブ領域604-11、604-21、604-31を含む。第2のスリバはサブ領域604-12、604-22、604-32を含む。第3のスリバはサブ領域604-13、604-23、604-33を含む。第4のスリバはサブ領域604-14、604-24、604-34を含む。いくつかの例では、各スリバ内の十分な数のサブ領域が故障でない限り、マルチチップデバイスは、3個までのプログラマブルロジック領域(例えば、ファブリックチップ)を論理的に含むように動作し得る。例えば、サブ領域604-31、604-13、604-14が故障であり、および/または無効化される場合、サブ領域604-11、604-21が第1のスリバ内で動作することができ、サブ領域604-12、604-22が第2のスリバ内で動作することができ、サブ領域604-23、604-33が第3のスリバ内で動作することができ、サブ領域604-24、604-34が第4のスリバ内で動作することができる。 In the illustrated example situation, there are four slivers in the multichip device. The first sliver includes subregions 604-11, 604-21, 604-31. The second sliver includes subregions 604-12, 604-22, 604-32. The third sliver includes subregions 604-13, 604-23, 604-33. The fourth sliver includes subregions 604-14, 604-24, 604-34. In some examples, a multi-chip device may operate to logically include up to three programmable logic regions (eg, fabric chips) so long as a sufficient number of sub-regions within each slivers are not faulty. For example, if sub-regions 604-31, 604-13, 604-14 are faulty and/or disabled, sub-regions 604-11, 604-21 can operate within the first sliver. , sub-regions 604-12, 604-22 can operate in the second sliver, sub-regions 604-23, 604-33 can operate in the third sliver, and sub-regions 604-24 , 604-34 can operate in the fourth sliver.
スリバ内の各サブ領域は、接続608を介してそのスリバ内の他のサブ領域と通信し得る。接続608は、例えば、表側および/または裏側の誘電体層内のTSVならびに金属ラインおよびヴィアを含むパッシブ接続であり得る。したがって、スリバ内の介在するサブ領域を無効化することは、接続608を介して互いに通信することに関してそのスリバ内の他のサブ領域に影響しない可能性がある。いくつかの例では、スリバ内のサブ領域は、接続608を介して信号を中継するための別個の受信および駆動回路を含むことがあるが、これはスリバ内の所与のサブ領域が無効化されるときに影響されない。例えば、サブ領域604-13が無効化される場合、サブ領域604-13を通る接続608のためのドライバおよび受信機回路は、サブ領域604-23、604-33が接続608を介して通信し得るように依然として動作し得る。したがって、いくつかの例では、無効化されるサブ領域内の回路のすべてが未使用となるわけではない可能性がある。
Each sub-region within a sliver may communicate with other sub-regions within that sliver via
チップ間ブリッジ610がサブ領域間の境界に配置され、それぞれのサブ領域が隣り合うスリバ内のサブ領域と選択的に通信することを可能にする。チップ間ブリッジ610を介して、各サブ領域は、それぞれのサブ領域に隣り合うスリバ内にあり、それぞれのサブ領域と同じチップ内またはそれぞれのサブ領域が配置されたチップに隣り合うチップ内にある別のサブ領域と通信し得る。例えば、チップ間ブリッジ610を介して、第2のスリバ内のサブ領域604-22は、第1のスリバ内のサブ領域604-11、604-21、604-31のうちの1つまたは複数と通信することが可能であり、他のチップ間ブリッジ610を介して、第2のスリバ内のサブ領域604-22は、第3のスリバ内のサブ領域604-13、604-23、604-33のうちの1つまたは複数と通信することが可能である。複数の冗長な物理チップがマルチチップデバイスに含まれるいくつかの例では、チップ間ブリッジは、1つまたは複数の他のチップがサブ領域間に介在するようなチップ上にあるサブ領域間の選択的な通信を可能にし得る。
Chip-to-
一例として、サブ領域604-31、604-13、604-14が故障であり、および/または無効化されていると仮定する。サブ領域604-11、604-12、604-23、604-24は、それぞれのチップ間ブリッジ610を介して通信することができ、第1の論理ダイとして動作することができる。サブ領域604-21、604-22、604-33、604-34は、それぞれのチップ間ブリッジ610を介して通信することができ、第2の論理ダイとして動作することができる。このような状況の下では、チップ104~108は、論理的な2個のファブリックチップのマルチチップデバイスとして動作する。これらの特徴は、異なる個数の物理チップおよび論理ダイを有するマルチチップデバイスに拡張され得る。
As an example, assume subregions 604-31, 604-13, 604-14 are faulty and/or disabled. Subregions 604-11, 604-12, 604-23, 604-24 can communicate via respective chip-to-
チップ間ブリッジ610は、チップのそれぞれの半導体基板上のアクティブデバイス(例えば、トランジスタを含む)、半導体基板内のTSV、およびチップ内のメタライゼーションを含む。当業者は、チップ間ブリッジ610において実装され得るこのような構成要素を容易に理解するであろう。
Chip-to-
いくつかの例では、図6のチップ間ブリッジ610のようなチップ間ブリッジは、追加的な接続性および/またはフレキシビリティを提供するために、図5の上記の例において実装され得る。チップ間ブリッジは、図6におけるプログラマブルロジック領域604のサブ領域に関して図示し説明したように、図5におけるプログラマブルロジック領域504のサブ領域間に実装され得る。
In some examples, a chip-to-chip bridge, such as chip-to-
図7は、いくつかの例によるチップ104、106、108のそれぞれの上、および第1のスリバと第2のスリバとの間のチップ間ブリッジ610-2、610-4、610-6の回路図を示す。図7に示すチップ間ブリッジ610は、一方向性(例えば、第1のスリバから第2のスリバへ)として示されている。類似の回路図が、(例えば、第2のスリバから第1のスリバへの別の一方向性回路を追加して)スリバ間の双方向通信を可能にするように追加的に実装され得る。当業者は、このような追加、および通信を可能にするためのチップ間ブリッジ610として任意の個数の回路が実装され得ることを容易に理解するであろう。
FIG. 7 illustrates circuits of chip-to-chip bridges 610-2, 610-4, 610-6 on each of
チップ間ブリッジ610-2、610-4、610-6(個別にまたはまとめて、チップ間ブリッジ610)のそれぞれは、ドライバ702、3状態ドライバ704、706、マルチプレクサ708、およびドライバ710を含む。ドライバ702の入力ノードは、第1のスリバ内でチップ間ブリッジ610と同じチップ104~108上にあるそれぞれのサブ領域604-11、604-21、604-31の出力ノードに接続される。ドライバ702の出力ノードは、3状態ドライバ704、706およびマルチプレクサ708のそれぞれの入力ノードに接続される。3状態ドライバ704、706のそれぞれの出力ノードは、第1のノード712および第2のノード714に接続され、これらはマルチプレクサ708のそれぞれの入力ノードにさらに接続される。マルチプレクサ708の出力ノードはドライバ710の入力ノードに接続され、ドライバ710の出力ノードは、第2のスリバ内でチップ間ブリッジ610と同じチップ104~108上にあるそれぞれのサブ領域604-12、604-22、604-32の入力ノードに接続される。さらに、チップのチップ間ブリッジ610内の第1のノード712は、上に重なる隣り合うチップのチップ間ブリッジ610内の第2のノード714に、例えば、一方または両方のチップのTSVを介して接続される。例えば、チップ104内の第1のノード712はチップ106内の第2のノード714に接続され、チップ106内の第1のノード712はチップ108内の第2のノード714に接続される。
Each of chip-to-chip bridges 610-2, 610-4, 610-6 (individually or collectively, chip-to-chip bridges 610) includes
3状態ドライバ704、706は、それぞれのイネーブル信号EN1、EN2によって制御される。例えば、イネーブル信号EN1、EN2がアサートされるとき、それぞれの3状態ドライバ704、706の出力ノード上の信号は3状態ドライバ704、706の入力ノードにおける信号に従い、または対応し、イネーブル信号がアサートされないとき、それぞれの3状態ドライバ704、706の出力ノードにおけるインピーダンスが高インピーダンス出力状態にある。マルチプレクサ708は選択信号SELによって制御され、これに応答して、マルチプレクサ708の入力ノードのうちの1つにおいてマルチプレクサ708に入力された信号を出力する。
The
チップ間ブリッジ610の相異なる構成を例示するために、サブ領域604-22への通信を示す相異なる例について説明する。当業者は、これらの構成が他のチップ間ブリッジ610に対して、および/または他のサブ領域間の通信に対してどのように適用され得るかを容易に理解するであろう。
To illustrate different configurations of chip-to-
第1の例では、サブ領域604-11がサブ領域604-22と通信する。このような例では、サブ領域604-12は無効化され得る。サブ領域604-11は、チップ間ブリッジ610-2内のドライバ702に信号(例えば、データ)を出力し、ドライバ702はチップ間ブリッジ610-2の3状態ドライバ704、706およびマルチプレクサ708にその信号を出力する。チップ間ブリッジ610-2内のイネーブル信号EN1により、チップ間ブリッジ610-2内の3状態ドライバ704はチップ間ブリッジ610-2の第1のノード712に、したがってチップ間ブリッジ610-4の第2のノード714に信号を出力する。チップ間ブリッジ610-2内のイネーブル信号EN2により、チップ間ブリッジ610-2内の3状態ドライバ706は高インピーダンス出力状態となる。チップ間ブリッジ610-2内の選択信号SELにより、チップ間ブリッジ610-2内のマルチプレクサ708はチップ間ブリッジ610-2内の第2のノード714に信号を出力する。チップ間ブリッジ610-2内の3状態ドライバ706は高インピーダンス出力状態を有するため、チップ間ブリッジ610-2内の第2のノード714上には信号があり得ないか、または下に重なるチップからの信号が存在することができ、これがサブ領域604-12に伝搬され得る。
In a first example, sub-region 604-11 communicates with sub-region 604-22. In such an example, subregion 604-12 may be disabled. Subregion 604-11 outputs a signal (eg, data) to
チップ間ブリッジ610-4内のイネーブル信号EN2により、チップ間ブリッジ610-4内の3状態ドライバ706は高インピーダンス出力状態となる。チップ間ブリッジ610-4内の選択信号SELにより、チップ間ブリッジ610-4内のマルチプレクサ708はチップ間ブリッジ610-4内の第2のノード714に信号を出力し、これはチップ間ブリッジ610-2内のドライバ702および3状態ドライバ704を介してサブ領域604-11によって出力される信号である。したがって、サブ領域604-11によって出力された信号がサブ領域604-22に伝搬され得る。
Enable signal EN2 within chip-to-chip bridge 610-4 causes
第2の例では、サブ領域604-21がサブ領域604-22と通信する。サブ領域604-21は、チップ間ブリッジ610-4内のドライバ702に信号(例えば、データ)を出力し、ドライバ702はチップ間ブリッジ610-4の3状態ドライバ704、706およびマルチプレクサ708にその信号を出力する。チップ間ブリッジ610-4内の選択信号SELにより、チップ間ブリッジ610-4内のマルチプレクサ708はチップ間ブリッジ610-4内のドライバ702からの信号を出力する。したがって、サブ領域604-21によって出力された信号がサブ領域604-22に伝搬され得る。チップ間ブリッジ610-4内のイネーブル信号EN1、EN2により、チップ間ブリッジ610-4内の3状態ドライバ704、706は高インピーダンス出力状態となり得る。チップ間ブリッジ610-2内のイネーブル信号EN1により、チップ間ブリッジ610-2内の3状態ドライバ704は高インピーダンス出力状態となり得る。チップ間ブリッジ610-6内のイネーブル信号EN2により、チップ間ブリッジ610-6内の3状態ドライバ706は高インピーダンス出力状態となり得る。
In a second example, sub-region 604-21 communicates with sub-region 604-22. Subregion 604-21 outputs a signal (eg, data) to
第3の例では、サブ領域604-31がサブ領域604-22と通信する。このような例では、サブ領域604-32は無効化され得る。サブ領域604-31は、チップ間ブリッジ610-6内のドライバ702に信号(例えば、データ)を出力し、ドライバ702はチップ間ブリッジ610-6の3状態ドライバ704、706およびマルチプレクサ708にその信号を出力する。チップ間ブリッジ610-6内のイネーブル信号EN1により、チップ間ブリッジ610-6内の3状態ドライバ704は高インピーダンス出力状態となる。チップ間ブリッジ610-6内のイネーブル信号EN2により、チップ間ブリッジ610-6内の3状態ドライバ706はチップ間ブリッジ610-6の第2のノード714に、したがってチップ間ブリッジ610-4の第1のノード712に信号を出力する。チップ間ブリッジ610-6内の選択信号SELにより、チップ間ブリッジ610-6内のマルチプレクサ708はチップ間ブリッジ610-6内の第1のノード712に信号を出力する。チップ間ブリッジ610-6内の3状態ドライバ704は高インピーダンス出力を有するため、チップ間ブリッジ610-6内の第1のノード712上には信号があり得ないか、または上に重なるチップからの信号が存在することができ、これがサブ領域604-32に伝搬され得る。
In a third example, sub-region 604-31 communicates with sub-region 604-22. In such an example, subregion 604-32 may be disabled. Subregion 604-31 outputs a signal (eg, data) to
チップ間ブリッジ610-4内のイネーブル信号EN1により、チップ間ブリッジ610-4内の3状態ドライバ704は高インピーダンス出力状態となる。チップ間ブリッジ610-4内の選択信号SELにより、チップ間ブリッジ610-4内のマルチプレクサ708はチップ間ブリッジ610-4内の第1のノード712に信号を出力し、これはチップ間ブリッジ610-6内のドライバ702および3状態ドライバ706を介してサブ領域604-31によって出力される信号である。したがって、サブ領域604-31によって出力された信号がサブ領域604-22に伝搬され得る。
Enable signal EN1 within chip-to-chip bridge 610-4 causes
イネーブル信号EN1、EN2および選択信号SELのためのデータは、例えば、それぞれのチップ104~108上の1つまたは複数の構成レジスタ、eFuse、および/または他のストレージに記憶され得る。これらの信号のために記憶されるデータは、それぞれのチップ104~108のチップ間ブリッジ610を構成する。データは、マルチチップデバイスが製造および検査された後に記憶され得る。検査は、故障しているいずれかのサブ領域を示し得る。検査結果に基づいて、十分な数の動作可能なサブ領域が各スリバ内に残っている場合、データは適宜チップ間ブリッジ610を構成して動作可能なサブ領域間の通信を可能にするために、例えば、構成レジスタ、eFuse、および/または他のストレージに記憶され得る。例えば、eFuseをとばすことにより、データをeFuseに書き込むことができる。
Data for enable signals EN1, EN2 and select signal SEL may be stored, for example, in one or more configuration registers, eFuses, and/or other storage on respective chips 104-108. The data stored for these signals constitute the chip-to-
図8は、いくつかの例によるマルチチップデバイスを実現する方法800のフローチャートである。ブロック802で、マルチチップデバイスがデバイス仕様に従って製造される。例えば、マルチチップデバイスは、図2に関して上記で説明したように製造され得る。
FIG. 8 is a flowchart of a
ブロック804で、機能しないプログラマブルロジック領域またはサブ領域を特定するために、マルチチップデバイス内のチップが検査される。ブロック806で、方法800は、十分なプログラマブルロジック領域またはサブ領域がデバイス仕様を満たすように動作可能であるかどうかを判定する。いくつかの例では、ブロック806の判定は、まずマルチチップデバイスが最も厳格なデバイス仕様を満たすように動作可能であるかどうかを判定しようと試み、続いて逐次的により厳格さの低いデバイス仕様を満たすように動作可能であるかどうかを判定する。例えば、図4を参照すると、マルチチップデバイスがデバイス仕様406に従って製造される場合、ブロック806の判定はまず、マルチチップデバイスがデバイス仕様406を満たすように動作可能であるかどうかを判定し、満たさない場合、ブロック806の判定は、マルチチップデバイスがデバイス仕様404を満たすように動作可能であるかどうかを判定し、満たさない場合、ブロック806の判定は、マルチチップデバイスがデバイス仕様402を満たすように動作可能であるかどうかを判定する。判定は、上記のように、プログラマブルロジック領域レベルの分析またはサブ領域レベルの分析を使用することによることができる。
At
ブロック606でマルチチップデバイスがデバイス仕様を満たすように動作可能であると判定された場合、ブロック808で、マルチチップデバイスは対応するデバイス仕様を満たすように構成される。より一般的には、マルチチップデバイス(例えば、チップスタック)は、チップのICのいずれかの部分が不良であるとき、チップのICの機能のサブセットを動作させるように構成され得る。マルチチップデバイスはまた、ICのどの部分も不良でないとき、チップのICの機能全体を動作させるように構成され得る。マルチチップデバイスは、チップのうちのいずれかの上のメモリ(例えば、eFuse)をプログラムすることによって構成され得る。例えば、メモリは、(例えば、第1のチップ102の)処理システムのコントローラにおいてプログラムされ、これに応答してマルチチップデバイス内で構成データの配信を制御することにより、動作可能なプログラマブルロジック領域および/またはサブ領域を構成することができる。いくつかの例では、チップ104~108内のメモリは、適切な層内のプログラマブルロジック領域のサブ領域を相互接続するためにチップ間ブリッジを構成するようにプログラムされ得る。ブロック808の構成は、任意の不良もしくは故障チップ(例えば、チップの全体および/またはチップのプログラマブルロジック領域の全体)またはその一部を無効化し得る。ブロック808の構成は、機能するチップをその全体で有効化することができ、および/またはチップの機能する部分を有効化し得る。
If at
ブロック806でマルチチップデバイスがデバイス仕様を満たすように動作可能でないと判定された場合、ブロック810で、マルチチップデバイスは廃棄または再加工される
If at
本明細書に記載されるマルチチップデバイスのアーキテクチャにおける冗長構成は再生を可能にし得る。一般的に、あるデバイス仕様に従って製造されるマルチチップデバイスのチップスタックに含まれるチップが多いほど、そのデバイス仕様に従って動作可能であるようなマルチチップデバイスの歩留まりは低下する。追加的なチップは一般的に、歩留まりを低下させ得る欠陥の追加的なインスタンスを引き起こす。再生方式は、ある個数のチップがスタック内にあるように製造されたマルチチップデバイスは製造の結果として不良となり得るが、そのスタック内のより少数のチップで動作可能であるように構成され得るという前提に基づく。 Redundancy in the multi-chip device architectures described herein can enable regeneration. In general, the more chips in a chip stack of a multi-chip device manufactured according to a device specification, the lower the yield of such multi-chip devices that can operate according to that device specification. Additional chips generally introduce additional instances of defects that can reduce yield. The regeneration scheme states that a multi-chip device manufactured with a certain number of chips in a stack may be defective as a result of manufacturing, but may be configured to be operable with a smaller number of chips in the stack. Based on assumptions.
一例として、1ロットのマルチチップデバイスが(例えば、3個のファブリックチップ418、420、422を有する)デバイス仕様406に従って製造され得る。ロット内のいくつかのマルチチップデバイスが不良であり、デバイス仕様406に従って動作可能でない可能性がある。しかし、それらのマルチチップデバイスは、(例えば、2個のファブリックチップ414、416を有する)デバイス仕様404に従って動作可能であるように構成されることができる可能性がある。さらに、デバイス仕様406に従って製造されたいくつかの不良なマルチチップデバイスは、(例えば、1個のファブリックチップ412を有する)デバイス仕様402に従って動作可能であるように構成されることができる可能性がある。したがって、デバイス仕様406に従って製造され、そのデバイス仕様406に従って不良であり動作可能でないマルチチップデバイスは、別のデバイス仕様402、404に従って動作するように再生および構成され得る。製造を計画する際に、他の点では不良なマルチチップデバイスを再生する可能性を考慮することによって、製造されるマルチチップデバイスをより少なくすることができ、および/またはコスト削減を達成し得る。
As an example, a lot of multi-chip devices (eg, having three
デバイス仕様402に従って動作可能な1000個のマルチチップデバイスが実現されるべきであり、デバイス仕様404に従って動作可能な1000個のマルチチップデバイスが実現されるべきであると仮定する。さらに、デバイス仕様402を製造する歩留まりは90%であり、デバイス仕様404を製造する歩留まりは50%であると仮定する。またさらに、各チップのコストが1任意単位(AU)であることにより、デバイス仕様402に従って製造されるマルチチップデバイスのコストは2AUであり、デバイス仕様402に従って製造されるマルチチップデバイスのコストは3AUであると仮定する。
Assume that 1000 multichip devices operable according to
デバイス仕様402に従って動作可能なマルチチップデバイスが、デバイス仕様404に従って動作可能なマルチチップデバイスとは独立に実現される場合、歩留まりに基づいて製造されるべきそのようなデバイスの個数は単純計算である。デバイス仕様402に従って製造される1111個のマルチチップデバイスが、デバイス仕様402に従って動作可能な1000個のマルチチップデバイスを実現するために製造され(例えば、1111×0.9=1000)、デバイス仕様404に従って製造される2000個のマルチチップデバイスが、デバイス仕様404に従って動作可能な1000個のマルチチップデバイスを実現するために製造される(例えば、2000×0.5=1000)。この結果、コストは8222AUとなる(例えば、1111×2+2000×3)。
If multi-chip devices operable according to
チップ数のより多い仕様、例えば、デバイス仕様404、が独立に考慮され、チップ数のより少ない仕様、例えば、この例ではデバイス仕様402、がチップ数のより多い仕様に依存して考慮される場合、コストが低減され得る。上記のように、デバイス仕様404に従って製造される2000個のマルチチップデバイスが、デバイス仕様404に従って動作可能な1000個のマルチチップデバイスを実現するために製造される(例えば、2000×0.5=1000)。明らかなように、チップ数のより少ない仕様に従って製造されるマルチチップデバイスは、チップ数のより多い仕様に従って動作可能なマルチチップデバイスの個数に影響し得ない。デバイス仕様404に従って製造される不良なマルチチップデバイスのうちの40%が、デバイス仕様402に従って動作可能であるように再生され得ると仮定する。デバイス仕様404に従って製造される不良なマルチチップデバイスのうちの400個が、デバイス仕様402に従って動作可能であるように再生される(例えば、1000×0.4=400)。この結果、デバイス仕様402に従って動作可能なマルチチップデバイスとして追加的に実現される必要のあるのは600個となる。歩留まりに基づいて、デバイス仕様402に従って製造される667個のマルチチップデバイスが、デバイス仕様402に従って動作可能な600個のマルチチップデバイスを実現するために製造される(例えば、667×0.9=600)。これらの状況の下で、この結果として、コストは7334AU(例えば、2000×3+667×2)となり、これは上記の8222AUから10.8%の減少である。
Where the chip count specification, e.g.,
図9は、いくつかの例によるマルチチップデバイスを実現する方法900のフローチャートである。例示的な方法900は、方法900のさまざまな態様の実例を提供するために、デバイス仕様402、404、406、および408に関連して説明される。方法900の他の例示的な実装形態は、異なるデバイス仕様を使用し得る。さらに、方法900は、チップを不良にする欠陥に関連して以下で説明されることがあるが、他の実装形態は、欠陥がチップの一部またはサブ領域を不良にし、チップの残部は動作可能である状況に適用され得る。
FIG. 9 is a flowchart of a
方法900の説明を開始する前に、以下の説明を簡単にするためにさまざまな変数を定義する。
Before beginning the description of
TAは、デバイス仕様Aに従って実現され動作可能であるべきマルチチップデバイスの目標数である。 TA is the target number of multichip devices that should be implemented and operable according to device specification A ;
CAは、デバイス仕様Aに従って製造されるマルチチップデバイスのコストである。 CA is the cost of a multi-chip device manufactured according to device specification A ;
YAは、デバイス仕様Aによる製造の期待歩留まりである。 YA is the expected yield of manufacturing according to device specification A ;
DAは、デバイス仕様Aに従って製造されるマルチチップデバイスで、不良となる期待個数である(例えば、DA=MA×(1-YA))。 D A is the expected number of defective multichip devices manufactured according to device specification A (eg, D A =M A ×(1−Y A )).
は、デバイス仕様Aに従って製造される不良のマルチチップデバイスであって、デバイス仕様Bに従って再生され動作可能となるマルチチップデバイスの期待歩留まりである。 is the expected yield of defective multichip devices manufactured according to device specification A that are remanufactured and operable according to device specification B.
RB|Aは、デバイス仕様Aに従って製造される不良のデバイスであって、デバイス仕様Bに従って再生され動作可能となると期待されるマルチチップデバイスの個数である(例えば、
)。
RB |A is the number of defective multichip devices manufactured according to device specification A that are expected to be refurbished and operable according to device specification B (e.g.,
).
UBは、TBに達するために充足され続けると期待されるマルチチップデバイスの個数であり、UB=TB-(MB×YB)-ΣARB|Aである。 U B is the number of multichip devices expected to continue to be filled to reach T B , and U B =T B −(M B ×Y B )−Σ A R B|A .
MBは、デバイス仕様Bに従って製造されると判定されたマルチチップデバイスの個数である(例えば、MB=UB/YB)。 M B is the number of multi-chip devices determined to be manufactured according to device specification B (eg, M B =U B /Y B ).
それぞれのMAは0に初期化される。 Each MA is initialized to zero.
ブロック902で、デバイス仕様に対応して実現されるべき相異なるマルチチップデバイスの目標数が特定される。一例として、目標数が以下に列挙され、添字は、デバイス仕様402、404、406、408のうちのいずれがその目標数に対応するかを識別する。最初に、UAはTAに等しく設定される。
T402=U402=1000
T404=U404=1000
T406=U406=1000
T408=U408=1000
At
T402 = U402 = 1000
T 404 =U 404 =1000
T 406 =U 406 =1000
T 408 =U 408 =1000
明らかとなるように、これらの目標値は、対応するデバイス仕様に従ってマルチチップデバイスを製造することによって、および、別のデバイス仕様に従ってマルチチップデバイスを製造し、対応するデバイス仕様に従って動作可能であるように再生されることによって、達成され得る。 As will become apparent, these goals are such that it is operable by manufacturing a multi-chip device according to the corresponding device specification and by manufacturing a multi-chip device according to another device specification and operating according to the corresponding device specification. can be achieved by playing back to
ブロック904で、デバイス仕様による製造の期待歩留まりが特定される。例えば、期待歩留まりは下記に列挙される。
Y402=90%
Y404=50%
Y406=30%
Y408=40%
At
Y402 = 90%
Y404 = 50%
Y406 = 30%
Y408 = 40%
ブロック906で、対応する期待歩留まりに基づいて、残りの最高コストのデバイス仕様に従って製造されるべきマルチチップデバイスであって、そのデバイス仕様に対して実現されるべき目標数を充足するものの個数が判定される。例の目的のために、マルチチップデバイスを製造するコストが下記に列挙される。
C402=2AU
C404=3AU
C406=4AU
C408=3.2AU
At
C402 = 2AU
C404 = 3 AU
C406 = 4AU
C408 = 3.2 AU
記載される方法900では、チップ数が増大すると、一般的に、コストが増大し、歩留まりが減少する結果となると仮定される。他の例示的実装形態では、ブロック906および以降のブロックならびに反復において対応するデバイス仕様に対して製造されるべきマルチチップデバイスの個数を判定するために、どのような順序でデバイス仕様を分析するかを判定するために、コストの代わりに、またはコストに加えて、別の考慮点が考慮され得る。
The
これらの仮定の下で、ブロック906の第1のインスタンスで残りの最高コストのデバイス仕様は、デバイス仕様406である。デバイス仕様406に従って製造されるべきデバイスの個数(例えば、M406として識別される)は3333個である(例えば、M406×Y406=U406==3333×0.3=1000)。したがって、デバイス仕様406に従って実現され動作可能であるべきマルチチップデバイスの目標数は、デバイス仕様406に従って3333個のマルチチップデバイスを製造することによって充足され得る。
Under these assumptions, the highest cost remaining device specification in the first instance of
ブロック908で、残りの最高コストのデバイス仕様に従って製造される、不良であると予想されるマルチチップデバイスであって、別のデバイス仕様に従って、その別のデバイス仕様に対して実現されるべきマルチチップデバイスの目標数を少なくとも部分的に充足するために、動作可能であるように再生され得るマルチチップデバイスの個数が、判定される。例を続けると、あるデバイス仕様に従って再生され動作可能であるべきマルチチップデバイスであって、別の仕様に従って製造される不良なデバイスの期待歩留まりが、下記に列挙される。
At
なお、この例では、デバイス仕様406に従って製造される不良なマルチチップデバイスのいずれも、そのような不良なマルチチップデバイスはアクセラレータチップ426を含むように製造されていないため、デバイス仕様408に従って動作可能であるようには再生できないことに留意されたい。
Note that in this example, none of the defective multi-chip devices manufactured according to
上記の仮定および状況の下で、ブロック906および908を通る第1のパスを通じて、さまざまな決定された量が下記の示すようにまとめられる。
Under the above assumptions and circumstances, through a first pass through
ブロック910で、相異なるマルチチップデバイスの目標数が充足されたかどうかの判定がなされる。充足されていない場合、方法900はブロック906にループバックし、相異なるマルチチップデバイスの目標数が充足されるまでブロック906および908が反復的に実行される。示した例では、方法900は、U402=U404=U406=U408=0となるまでブロック910の動作によってブロック906にループバックする。ブロック910における判定が、相異なるマルチチップデバイスの目標数が充足されたという判定である場合、ブロック912で、製造されるべきマルチチップデバイスの判定された個数に基づいて、相異なるマルチチップデバイスが製造される。示した例では、判定されたM402、M404、M406、およびM408が、それぞれのデバイス仕様402、404、406、408に従って製造される。デバイス仕様による製造は、例えば、図2の方法200によることができる。別のデバイス仕様に従って動作可能であるように再生されるべき任意の不良なマルチチップデバイスは、図8の方法800に関して説明したように構成される。
At
説明している例では、ブロック906および908の第1のパスの後、目標数は未充足のままである(例えば、U402、U404、およびU406は0でない)。したがって、ブロック906および908の第2の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様408である。
In the example being described, after the first pass of
なお、この例では、デバイス仕様408に従って製造される不良なマルチチップデバイスのいずれも、そのような不良なマルチチップデバイスは2個のファブリックチップ414、416を含むように製造されていないため、デバイス仕様404に従って動作可能であるようには再生できないことに留意されたい。
Note that in this example, none of the defective multichip devices manufactured according to the
説明している例では、ブロック906および908の第2のパスの後、目標数は未充足のままである(例えば、U402およびU404は0でない)。したがって、ブロック906および908の第3の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様404である。
In the example being described, after the second pass of
説明している例では、ブロック906および908の第3のパスの後、目標数は未充足のままである(例えば、U402は0でない)。したがって、ブロック906および908の第4の反復が実行され、結果として得られる判定および仮定が下記に例示される。残りの最高コストの仕様は、デバイス仕様404である。
M402=U402/Y402=308/0.9=342
U402=T402-(M402×Y402)-ΣAR402|A=
1000-(342×0.9)-(466+150+76)=0
U404=T404-(M404×Y404)-ΣAR404|A=1000-(1534×0.5)-(233+0)=0
U406=T406-(M406×Y406)-ΣAR406|A=1000-(3333×0.3)-0=0
U408=T408-(M408×Y408)-ΣAR408|A=1000-(2500×0.4)-0=0
In the example being described, after the third pass of
M402 = U402 / Y402 = 308/0.9 = 342
U 402 =T 402 −(M 402 ×Y 402 )−Σ A R 402|A =
1000 - (342 x 0.9) - (466 + 150 + 76) = 0
U 404 =T 404 −(M 404 ×Y 404 )−Σ A R 404|A =1000−(1534×0.5)−(233+0)=0
U 406 =T 406 −(M 406 ×Y 406 )−Σ A R 406|A =1000−(3333×0.3)−0=0
U 408 =T 408 −(M 408 ×Y 408 )−Σ A R 408|A =1000−(2500×0.4)−0=0
説明している例では、ブロック906および908の第4のパスの後、目標数は充足され、デバイス仕様に従って製造されるべき対応する個数のマルチチップデバイスが製造される。それらの個数は下記に列挙する通りである。
M402=342
M404=1534
M406=3333
M408=2500
In the example being described, after the fourth pass of
M402 = 342
M404 = 1534
M406 = 3333
M408 = 2500
したがって、説明している例では、デバイス仕様408については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数(例えば、1000)は、与えられた期待製造歩留まり(例えば、40%)に対して、製造されるべきと判定された個数(例えば、2500)のマルチチップデバイスを製造することによって達成され得る。デバイス仕様406については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数(例えば、1000)は、与えられた期待製造歩留まり(例えば、30%)に対して、製造されるべきと判定された個数(例えば、3333)のマルチチップデバイスを製造することによって達成され得る。デバイス仕様404については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数(例えば、1000)は、与えられた期待製造歩留まり(例えば、50%)に対して、製造されるべきと判定された個数(例えば、1534)のマルチチップデバイスを製造し、ある個数(例えば、233)のデバイス仕様406に従って製造される不良なマルチチップデバイスを再生することによって達成され得る。デバイス仕様402については、仕様に従って実現され動作可能であるべきマルチチップデバイスの目標数(例えば、1000)は、与えられた期待製造歩留まり(例えば、90%)に対して、製造されるべきと判定された個数(例えば、342)のマルチチップデバイスを製造し、ある個数(例えば、150)のデバイス仕様408に従って製造される不良なマルチチップデバイスと、ある個数(例えば、466)のデバイス仕様406に従って製造される不良なマルチチップデバイスと、ある個数(例えば、76)のデバイス仕様404に従って製造される不良なマルチチップデバイスとを再生することによって達成され得る。
Thus, in the example being described, for the
開示される再生方式を使用することにより、いくつかの製造されたマルチチップデバイスが再生され得る。他の例は、任意の個数のデバイス仕様を有することができ、任意の再生メカニズムを使用することができ、実現されるべき任意の個数のデバイスを有することができる。上記の例は、記載される方法をより明確に例示するために記載されている。 Several manufactured multi-chip devices can be refurbished using the disclosed refurbishment scheme. Other examples can have any number of device specifications, can use any playback mechanism, and can have any number of devices to be implemented. The above examples are provided to more clearly illustrate the methods described.
一例は、垂直に積層されたチップを含むチップスタックを含むマルチチップデバイスを含む。チップの隣り合うペアが互いに直接接続される。チップは、コントローラおよびメモリを含む第1のチップを含む。チップは、チップスタック内で第1のチップの上に2つ以上の第2のチップを含み、2つ以上の第2のチップのそれぞれが処理集積回路を含む。チップスタックは、処理集積回路の一部が不良であるときに2つ以上の第2のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。メモリは、処理集積回路の動作可能性に関連する構成情報を記憶するように動作可能である。コントローラは、処理集積回路に通信可能に接続され、少なくとも機能のサブセットの動作を実装するための構成情報に基づいて、処理集積回路に構成データを配信するように動作可能である。 One example includes multi-chip devices that include chip stacks that include vertically stacked chips. Adjacent pairs of chips are directly connected to each other. The chips include a first chip that includes a controller and memory. The chips include two or more second chips above the first chip in the chip stack, each of the two or more second chips including processing integrated circuits. The chip stack is configurable to operate a subset of the processing integrated circuit functionality of two or more second chips when a portion of the processing integrated circuit is defective. The memory is operable to store configuration information related to operability of the processing integrated circuit. A controller is communicatively coupled to the processing integrated circuit and operable to deliver configuration data to the processing integrated circuit based on the configuration information for implementing operations of at least a subset of the functions.
上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含むことができ、チップスタックは、2つ以上の第2のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、2つ以上の第2のチップのうちの少なくとも1つのプログラマブルロジック領域のそれぞれの全体を無効化するように構成可能であることができる。 In the exemplary multi-chip device described above, each of the processing integrated circuits can include a programmable logic region, and the chip stack operates an entirety of each of the two or more second chips with fewer programmable logic regions. and disable the entire programmable logic region of at least one of the two or more second chips.
上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含むことができ、チップスタックは、2つ以上の第2のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、2つ以上の第2のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するように構成可能であることができる。さらに、上記の例示的なマルチチップデバイスにおいて、2つ以上の第2のチップのプログラマブルロジック領域のサブ領域がスリバとして整列されることができ、スリバのそれぞれが2つ以上の第2のチップのそれぞれのプログラマブルロジック領域のサブ領域を含むことができる。2つ以上の第2のチップがそれぞれチップ間ブリッジを備えることができ、チップ間ブリッジのそれぞれが(i)隣り合うスリバ内の、および(ii)隣り合うチップまたは同じチップ内の、プログラマブルロジック領域のサブ領域間に接続されることができる。 In the exemplary multi-chip device above, each of the processing integrated circuits can include a programmable logic region, and the chip stack operates any sub-region of the programmable logic region of two or more second chips. , can be configurable to disable any subregion of the programmable logic region of the two or more second chips. Further, in the above exemplary multichip device, subregions of programmable logic regions of two or more second chips can be aligned as slivers, each slivers of two or more second chips. Subregions of each programmable logic region can be included. The two or more second chips may each comprise an inter-chip bridge, each inter-chip bridge being (i) in adjacent slivers and (ii) in adjacent chips or within the same chip. can be connected between sub-regions of
上記の例示的なマルチチップデバイスにおいて、コントローラは構成データをロードするように動作可能であることができ、構成データは処理集積回路のうちの1つまたは複数で動作可能であることができる。チップスタックは、チップスタックの処理集積回路のどの部分が動作するように構成されているかとは無関係に構成データを動作させるように構成可能であることができる。 In the exemplary multi-chip device described above, the controller may be operable to load configuration data, which may be operable on one or more of the processing integrated circuits. The chip stack may be configurable to operate configuration data independently of which portion of the chip stack's processing integrated circuit is configured to operate.
上記の例示的なマルチチップデバイスにおいて、2つ以上の第2のチップの処理集積回路のうちの少なくとも1つが、2つ以上の第2のチップの処理集積回路のうちの別の少なくとも1つとは異なることができる。 In the above exemplary multi-chip device, at least one of the two or more second chip processing integrated circuits is distinct from another at least one of the two or more second chip processing integrated circuits. can be different.
上記の例示的なマルチチップデバイスにおいて、2つ以上の第2のチップの処理集積回路のうちの2つ以上が同じ処理集積回路である。 In the exemplary multi-chip device above, two or more of the processing integrated circuits of the two or more second chips are the same processing integrated circuit.
別の一例は、デバイスを実現する方法を含む。チップスタックが、複数の処理集積回路の機能のサブセットを、処理集積回路の一部が不良であるときに動作するようにコントローラによって構成される。チップスタックは垂直に積層されたチップを備える。チップの隣り合うペアが互いに直接接続される。チップは第1のチップと第1のチップの上の2つ以上の第2のチップとを含む。第1のチップはコントローラおよびメモリを含む。2つ以上の第2のチップのそれぞれが処理集積回路のそれぞれの1つを含む。コントローラは、メモリに記憶された構成情報に基づいて、複数の処理集積回路のどの1つまたは複数の部分が機能のサブセットを動作させるかを構成する。 Another example includes a method of implementing a device. A chip stack is configured by the controller to operate a subset of the functionality of the plurality of processing integrated circuits when some of the processing integrated circuits are defective. A chip stack comprises vertically stacked chips. Adjacent pairs of chips are directly connected to each other. The chips include a first chip and two or more second chips above the first chip. A first chip contains a controller and memory. Each of the two or more second chips includes a respective one of the processing integrated circuits. The controller configures which one or more portions of the plurality of processing integrated circuits operate a subset of functions based on configuration information stored in memory.
上記の例示的な方法において、チップスタックを構成することは、2つ以上の第2のチップよりも少数のプログラマブルロジック領域のそれぞれの全体を動作させ、2つ以上の第2のチップのうちの少なくとも1つのプログラマブルロジック領域のそれぞれの全体を無効化するようにチップスタックを構成することを含むことができ、処理集積回路のそれぞれがプログラマブルロジック領域を含む。 In the above exemplary method, configuring the chip stack includes operating an entirety of each of fewer programmable logic regions than the two or more second chips and Configuring the chip stack to disable the entirety of each of the at least one programmable logic region, each of the processing integrated circuits including the programmable logic region.
上記の例示的な方法において、チップスタックを構成することは、2つ以上の第2のチップのプログラマブルロジック領域のいずれかのサブ領域を動作させ、2つ以上の第2のチップのプログラマブルロジック領域のいずれかのサブ領域を無効化するようにチップスタックを構成することを含むことができ、処理集積回路のそれぞれがプログラマブルロジック領域を含む。さらに、上記の例示的な方法において、2つ以上の第2のチップのプログラマブルロジック領域のサブ領域がスリバとして整列されることができ、スリバのそれぞれが2つ以上の第2のチップのそれぞれのプログラマブルロジック領域のサブ領域を含むことができる。2つ以上の第2のチップはそれぞれチップ間ブリッジを備えることができ、チップ間ブリッジのそれぞれが(i)隣り合うスリバ内の、および(ii)隣り合うチップまたは同じチップ内の、プログラマブルロジック領域のサブ領域間に接続され得る。チップスタックを構成することは、チップ間ブリッジを構成することを含むことができる。 In the above exemplary method, configuring the chip stack includes operating any sub-region of the programmable logic regions of the two or more second chips, , each of the processing integrated circuits including a programmable logic region. Further, in the above exemplary method, subregions of the programmable logic region of two or more second chips can be arranged as slivers, each of the slivers being one of each of the two or more second chips. It can contain sub-regions of the programmable logic region. The two or more second chips may each comprise an inter-chip bridge, each inter-chip bridge being (i) in adjacent slivers and (ii) in adjacent chips or within the same chip. can be connected between sub-regions of Configuring the chip stack may include configuring chip-to-chip bridges.
上記の例示的な方法において、2つ以上の第2のチップの処理集積回路のうちの少なくとも1つが、2つ以上の第2のチップの処理集積回路のうちの別の少なくとも1つとは異なることができる。 In the above exemplary method, at least one of the two or more second chip processing integrated circuits is different from another at least one of the two or more second chip processing integrated circuits. can be done.
上記の例示的な方法において、2つ以上の第2のチップの処理集積回路のうちの2つ以上が同じ処理集積回路であることができる。 In the above exemplary method, two or more of the processing integrated circuits of the two or more second chips can be the same processing integrated circuit.
さらなる一例は、積層されたチップを含みチップの隣り合うペアが互いに結合されたチップスタックを含むマルチチップデバイスを含む。チップは、第1のチップと、第1のチップ上に積層された2つ以上の第2のチップとを含む。第1のチップは、コントローラおよびメモリを含む。2つ以上の第2のチップのそれぞれが、処理集積回路を含む。メモリは、不良である処理集積回路の部分を示す構成情報を記憶するように動作可能である。コントローラは、処理集積回路に通信可能に接続され、2つ以上の第2のチップの処理集積回路の機能の少なくともサブセットの動作を実装するための構成情報に基づいて、処理集積回路の非不良部分に構成データを配信するように動作可能である。チップスタックは、処理集積回路の一部が不良であるときに2つ以上の第2のチップの処理集積回路の機能のサブセットを動作させるように構成可能である。 A further example includes a multi-chip device including a chip stack including stacked chips wherein adjacent pairs of chips are bonded together. The chips include a first chip and two or more second chips stacked on the first chip. A first chip contains a controller and memory. Each of the two or more second chips includes a processing integrated circuit. The memory is operable to store configuration information indicative of portions of the processing integrated circuit that are defective. A controller is communicatively connected to the processing integrated circuit and controls the non-defective portion of the processing integrated circuit based on the configuration information for implementing operation of at least a subset of the functionality of the processing integrated circuit of the two or more second chips. is operable to deliver configuration data to The chip stack is configurable to operate a subset of the processing integrated circuit functionality of two or more second chips when a portion of the processing integrated circuit is defective.
上記の例示的なマルチチップデバイスにおいて、処理集積回路のそれぞれがプログラマブルロジック領域を含む。 In the exemplary multichip device described above, each of the processing integrated circuits includes programmable logic regions.
またさらなる一例は、デバイスを実現する方法である。チップのチップスタックを備えるマルチチップデバイスが検査される。チップのそれぞれが処理集積回路を含む。マルチチップデバイスは、第1のデバイス仕様に従って製造される。マルチチップデバイスが第1のデバイス仕様または第1のデバイス仕様とは異なる第2のデバイス仕様に従って動作可能であるかどうかが、マルチチップデバイスを検査したことに基づいて判定される。マルチチップデバイスは、判定に基づいて、第1のデバイス仕様および第2のデバイス仕様のうちの1つに従って動作可能であるようにプログラムされる。 A still further example is a method of implementing the device. A multi-chip device comprising a chip stack of chips is tested. Each of the chips contains a processing integrated circuit. A multichip device is manufactured according to the first device specification. Whether the multichip device is operable according to the first device specification or a second device specification different from the first device specification is determined based on testing the multichip device. The multichip device is programmed to be operable according to one of the first device specification and the second device specification based on the determination.
上記の例示的な方法において、マルチチップデバイスをプログラムすることは、チップのうちの少なくとも1つの少なくとも一部を無効化することを含む。 In the above exemplary method, programming the multichip device includes disabling at least a portion of at least one of the chips.
上記の例示的な方法において、チップのうちの2つ以上が、プログラマブルロジック領域を備えた同じ処理集積回路を含むことができ、マルチチップデバイスをプログラムすることは、少なくとも1つの論理的なプログラマブルロジック領域全体を使用し、プログラマブルロジック領域のうちの少なくとも1つの少なくとも一部を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。 In the above exemplary method, two or more of the chips can include the same processing integrated circuit with programmable logic regions, and programming the multi-chip device requires at least one logical programmable logic Configuring the multi-chip device to operate using the entire region and disabling at least a portion of at least one of the programmable logic regions may be included.
上記の例示的な方法において、チップのうちの2つ以上が、プログラマブルロジック領域を備えた同じ処理集積回路を含むことができ、マルチチップデバイスをプログラムすることは、チップのうちの少なくとも1つのプログラマブルロジック領域全体を使用し、チップのうちの少なくとも1つのプログラマブルロジック領域全体を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。 In the above exemplary method, two or more of the chips may contain the same processing integrated circuit with programmable logic regions, and programming the multi-chip device involves programming the programmable logic of at least one of the chips. It may include configuring the multi-chip device to be operable using the entire logic area and disabling the entire programmable logic area of at least one of the chips.
上記の例示的な方法において、チップのうちの2つ以上が、プログラマブルロジック領域を備えた同じ集積回路を含むことができ、マルチチップデバイスをプログラムすることは、チップの2つ以上のプログラマブルロジック領域の少なくとも一部を使用し、同じ集積回路を含むチップのうちの少なくとも1つのプログラマブルロジック領域の少なくとも一部を無効化して、動作可能であるようにマルチチップデバイスを構成することを含むことができる。 In the above exemplary method, two or more of the chips can include the same integrated circuit with programmable logic regions, and programming a multi-chip device can be accomplished by programming two or more programmable logic regions of the chip. and disabling at least a portion of the programmable logic region of at least one of the chips containing the same integrated circuit to configure the multi-chip device to be operable .
図中のフローチャートおよびブロック図は、さまざまな例によるシステムおよび方法の可能な実装形態のアーキテクチャ、機能、および動作を示す。他の実装形態では、ブロック内に記された機能は、図中に記された順序以外で発生し得る。例えば、連続して示される2個のブロックが、関与する機能に依存して、実際には実質的に同時並行して実行されてもよく、またはブロックは逆順で実行されることがあってもよい。上記は特定の例を対象としているが、他の、およびさらなる例が、その基本的範囲から逸脱することなく案出されることが可能であり、その範囲は添付の特許請求の範囲によって決定される。
The flowcharts and block diagrams in the figures illustrate the architecture, functionality, and operation of possible implementations of systems and methods according to various examples. In other implementations, the functions noted in the block may occur out of the order noted in the figures. For example, two blocks shown in succession may in fact be executed substantially concurrently or the blocks may even be executed in reverse order, depending on the functionality involved. good. While the above is directed to specific examples, other and further examples can be devised without departing from its basic scope, which is determined by the appended claims. .
Claims (15)
前記チップの隣り合うペアが互いに直接接続され、
前記チップが、コントローラおよびメモリを含む第1のチップを含み、
前記チップが、前記チップスタック内で前記第1のチップの上に2つ以上の第2のチップを含み、前記2つ以上の第2のチップのそれぞれが処理集積回路を含み、
前記チップスタックは、前記処理集積回路の一部が不良であるときに前記2つ以上の第2のチップの前記処理集積回路の機能のサブセットを動作させるように構成可能であり、
前記メモリが、前記処理集積回路の動作可能性に関連する構成情報を記憶するように動作可能であり、
前記コントローラが、前記処理集積回路に通信可能に接続され、少なくとも前記機能のサブセットの動作を実装するための前記構成情報に基づいて、前記処理集積回路に構成データを配信するように動作可能である、マルチチップデバイス。 A multi-chip device comprising a chip stack comprising vertically stacked chips,
adjacent pairs of said chips are directly connected to each other;
the chips include a first chip including a controller and memory;
said chip includes two or more second chips above said first chip in said chip stack, each of said two or more second chips including a processing integrated circuit;
the chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of the two or more second chips when a portion of the processing integrated circuits is defective;
the memory is operable to store configuration information related to operability of the processing integrated circuit;
The controller is communicatively coupled to the processing integrated circuit and operable to deliver configuration data to the processing integrated circuit based on the configuration information for implementing operations of at least a subset of the functions. , multi-chip devices.
前記チップスタックが、前記2つ以上の第2のチップよりも少数の前記プログラマブルロジック領域のそれぞれの全体を動作させ、前記2つ以上の第2のチップのうちの少なくとも1つの前記プログラマブルロジック領域のそれぞれの全体を無効化するように構成可能である、請求項1に記載のマルチチップデバイス。 each of the processing integrated circuits including a programmable logic region;
wherein the chip stack operates an entirety of each of fewer programmable logic regions than the two or more second chips, and the programmable logic region of at least one of the two or more second chips; 2. The multi-chip device of claim 1, configurable to disable each in its entirety.
前記チップスタックが、前記2つ以上の第2のチップの前記プログラマブルロジック領域のいずれかのサブ領域を動作させ、前記2つ以上の第2のチップの前記プログラマブルロジック領域のいずれかのサブ領域を無効化するように構成可能である、請求項1に記載のマルチチップデバイス。 each of the processing integrated circuits including a programmable logic region;
The chip stack operates any sub-region of the programmable logic region of the two or more second chips, and operates any sub-region of the programmable logic region of the two or more second chips. 2. The multi-chip device of claim 1, configurable to disable.
前記チップスタックは、前記チップスタックの前記処理集積回路のどの部分が動作するように構成されているかとは無関係に前記構成データを動作させるように構成可能である、請求項1に記載のマルチチップデバイス。 said controller operable to load said configuration data, said configuration data operable on one or more of said processing integrated circuits;
2. The multi-chip of claim 1, wherein said chip stack is configurable to operate said configuration data independent of which portion of said processing integrated circuit of said chip stack is configured to operate. device.
複数の処理集積回路の機能のサブセットを、前記処理集積回路の一部が不良であるときに動作させるようにコントローラによってチップスタックを構成することを含み、前記チップスタックは垂直に積層されたチップを備え、前記チップの隣り合うペアが互いに直接接続され、前記チップが第1のチップと前記第1のチップの上の2つ以上の第2のチップとを含み、前記第1のチップが前記コントローラおよびメモリを含み、前記2つ以上の第2のチップのそれぞれが前記処理集積回路のそれぞれの1つを含み、前記コントローラは、前記メモリに記憶された構成情報に基づいて、前記複数の処理集積回路のどの1つまたは複数の部分が前記機能のサブセットを動作させるかを構成する、方法。 A method of implementing a device, the method comprising:
configuring a chip stack by a controller to operate a subset of the functionality of a plurality of processing integrated circuits when a portion of said processing integrated circuits is defective, said chip stack comprising vertically stacked chips. wherein adjacent pairs of said chips are directly connected to each other, said chips including a first chip and two or more second chips above said first chip, said first chips being connected to said controller; and memory, each of said two or more second chips including a respective one of said processing integrated circuits, said controller configured to configure said plurality of processing integrated circuits based on configuration information stored in said memory; A method of configuring which one or more portions of a circuit operate said subset of functions.
前記チップが、第1のチップと、前記第1のチップ上に積層された2つ以上の第2のチップとを含み、
前記第1のチップが、コントローラおよびメモリを含み、
前記2つ以上の第2のチップのそれぞれが、処理集積回路を含み、
前記メモリが、不良である前記処理集積回路の部分を示す構成情報を記憶するように動作可能であり、
前記コントローラが、前記処理集積回路に通信可能に接続され、前記2つ以上の第2のチップの前記処理集積回路の機能の少なくともサブセットの動作を実装するための前記構成情報に基づいて、前記処理集積回路の非不良部分に構成データを配信するように動作可能であり、
前記チップスタックは、前記処理集積回路の一部が不良であるときに前記2つ以上の第2のチップの前記処理集積回路の前記機能のサブセットを動作させるように構成可能である、マルチチップデバイス。 1. A multi-chip device comprising a chip stack comprising stacked chips wherein adjacent pairs of said chips are bonded together,
the chips include a first chip and two or more second chips stacked on the first chip;
the first chip includes a controller and memory;
each of the two or more second chips includes a processing integrated circuit;
wherein the memory is operable to store configuration information indicative of portions of the processing integrated circuit that are defective;
The controller is communicatively coupled to the processing integrated circuit and based on the configuration information for implementing operation of at least a subset of the functionality of the processing integrated circuit of the two or more second chips. operable to deliver configuration data to non-defective portions of the integrated circuit;
A multi-chip device, wherein the chip stack is configurable to operate a subset of the functionality of the processing integrated circuits of the two or more second chips when a portion of the processing integrated circuits is defective. .
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/571,788 | 2019-09-16 | ||
US16/571,788 US10825772B2 (en) | 2018-04-30 | 2019-09-16 | Redundancy scheme for multi-chip stacked devices |
PCT/US2020/038213 WO2021055038A1 (en) | 2019-09-16 | 2020-06-17 | Redundancy scheme for multi-chip stacked devices |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022548603A true JP2022548603A (en) | 2022-11-21 |
Family
ID=71575782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022516331A Pending JP2022548603A (en) | 2019-09-16 | 2020-06-17 | Redundancy Scheme for Multichip Stacked Devices |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP4004737A1 (en) |
JP (1) | JP2022548603A (en) |
KR (1) | KR20220062022A (en) |
CN (1) | CN114402297A (en) |
WO (1) | WO2021055038A1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11894356B2 (en) * | 2021-08-17 | 2024-02-06 | Macronix International Co., Ltd. | Chip having multiple functional units and semiconductor structure using the same |
US20220013488A1 (en) * | 2021-09-24 | 2022-01-13 | Mahesh K. Kumashikar | Homogenous Die Stacking With Increased Element Density |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9781118B2 (en) * | 2013-03-14 | 2017-10-03 | Intel Corporation | Differentiated containerization and execution of web content based on trust level and other attributes |
US9389876B2 (en) * | 2013-10-24 | 2016-07-12 | International Business Machines Corporation | Three-dimensional processing system having independent calibration and statistical collection layer |
US10741524B2 (en) * | 2018-04-30 | 2020-08-11 | Xilinx, Inc. | Redundancy scheme for a 3D stacked device |
-
2020
- 2020-06-17 KR KR1020227011328A patent/KR20220062022A/en unknown
- 2020-06-17 WO PCT/US2020/038213 patent/WO2021055038A1/en unknown
- 2020-06-17 CN CN202080064802.2A patent/CN114402297A/en active Pending
- 2020-06-17 JP JP2022516331A patent/JP2022548603A/en active Pending
- 2020-06-17 EP EP20739500.5A patent/EP4004737A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
EP4004737A1 (en) | 2022-06-01 |
KR20220062022A (en) | 2022-05-13 |
WO2021055038A1 (en) | 2021-03-25 |
CN114402297A (en) | 2022-04-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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