JP2022542047A - Adaptive write behavior for memory devices - Google Patents

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Abstract

メモリデバイスのための適応型書き込み動作のための方法、システム、およびデバイスが説明される。一実施例では、説明される技法は、メモリアレイで実行されるアクセス動作の量を識別することと、識別されたアクセス動作の量に基づいて、書き込み動作に対する１つまたは複数のパラメータを修正することと、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリアレイに論理状態を書き込むこととを含んでよい。いくつかの実施例では、メモリアレイは、材料素子の材料プロパティに基づいて論理状態を記憶するカルコゲナイド材料などの構成可能な材料素子と関連づけられたメモリセルを含んでよい。いくつかの実施例では、説明される技法は、老化もしくは他の劣化または経時的な変化による（たとえば、蓄積されるアクセス動作による）メモリ材料プロパティの変化を少なくとも部分的に補償し得る。Methods, systems, and devices for adaptive write operations for memory devices are described. In one embodiment, the described techniques identify an amount of access operations to be performed on the memory array and modify one or more parameters for a write operation based on the identified amount of access operations. and writing the logic state to the memory array by performing a write operation according to the one or more modified parameters. In some embodiments, a memory array may include memory cells associated with configurable material elements such as chalcogenide materials that store logic states based on material properties of the material elements. In some embodiments, the techniques described may at least partially compensate for changes in memory material properties due to aging or other degradation or changes over time (eg, due to accumulated access operations).

Description

相互参照
本特許出願は、参照によりその全体が明白に本明細書に組み込まれる、本発明の譲受人に譲渡され、２０１９年７月２２日に出願された、「ＡＤＡＰＴＩＶＥ ＷＲＩＴＥ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＢｏｎｉａｒｄｉらによる米国特許出願第１６／５１８，８７６号の優先権を主張するものである。 CROSS-REFERENCE This patent application, assigned to the assignee of the present invention and filed on July 22, 2019, "ADAPTIVE WRITE OPERATIONS FOR A MEMORY DEVICE," is expressly incorporated herein by reference in its entirety. No. 16/518,876 by Boniardi et al.

以下は、一般に、メモリデバイスに関し、より詳細には、メモリデバイスのための適応型書き込み動作に関する。 The following relates generally to memory devices, and more particularly to adaptive write operations for memory devices.

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理１または論理０によって表されることが多い２つの状態のうちの１つを記憶することが最も多い。他のデバイスでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、デバイスのコンポーネントが、メモリデバイスに記憶された少なくとも１つの状態を読み出してもよいし、これを検知してもよい。情報を記憶するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよいし、これをプログラムしてもよい。 Memory devices are widely used to store information in various electronic devices such as computers, wireless communication devices, cameras, digital displays, and the like. Information is stored by programming different states of the memory device. For example, binary devices most often store one of two states often represented by a logic one or a logic zero. Other devices may store more than two states. To access the stored information, a component of the device may read or sense at least one state stored in the memory device. To store information, components of the device may write states to or program the memory device.

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）、自己選択メモリ（ＳＳＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリセルは、外部電源の不在下ですら、長い時間の期間にわたって、記憶された論理状態を維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、記憶された状態を経時的に失い得る。 Magnetic Hard Disk, Random Access Memory (RAM), Read Only Memory (ROM), Static RAM (SRAM), Dynamic RAM (DRAM), Synchronous Dynamic RAM (SDRAM), Ferroelectric RAM (FeRAM), Magnetic RAM (MRAM) There are various types of memory devices, including , resistive RAM (RRAM), flash memory, phase change memory (PCM), self-select memory (SSM), and the like. Memory devices may be volatile or non-volatile. Non-volatile memory cells can maintain a stored logic state for long periods of time, even in the absence of external power. Volatile memory cells can lose their stored state over time unless they are periodically refreshed by an external power source.

メモリデバイスを改善することは、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。いくつかの適用例では、メモリセルの材料特性または応答挙動が経時的に変化することがあり、これはメモリデバイスの性能に影響し得る。 Improving memory devices can be achieved by increasing memory cell density, increasing read/write speed, increasing reliability, increasing data retention, reducing power consumption, among other metrics. reducing or reducing manufacturing costs. In some applications, the material properties or response behavior of memory cells may change over time, which can affect the performance of the memory device.

本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイスの一実施例を示す図である。FIG. 3 illustrates an example of a memory device that supports adaptive write operations according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧分布のグラフである。4 is a graph of threshold voltage distributions within a memory device, according to embodiments disclosed herein. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。[0012] Figure 4 illustrates an example of a write pulse that supports adaptive write operations for a memory device according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。[0012] Figure 4 illustrates an example of a write pulse that supports adaptive write operations for a memory device according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。[0014] FIG. 4 illustrates an example of a write pulse that supports adaptive write operations for a memory device according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動のグラフである。4 is a graph of threshold voltage shift in a memory device according to embodiments disclosed herein. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。1 is a block diagram of a memory device that supports adaptive write operations for memory devices according to embodiments disclosed herein; FIG. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。1 is a block diagram of a memory device that supports adaptive write operations for memory devices according to embodiments disclosed herein; FIG. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。4 is a flowchart illustrating one or more methods of supporting adaptive write operations for memory devices, according to embodiments disclosed herein. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。4 is a flowchart illustrating one or more methods of supporting adaptive write operations for memory devices, according to embodiments disclosed herein.

いくつかのメモリデバイスでは、メモリセルアーキテクチャは、カルコゲナイドなどの構成可能な材料に（たとえば、材料の物理特性またはプロパティに）論理状態を記憶することがある。たとえば、材料の異なる材料特性またはプロパティは、書き込み動作の態様に基づいて構成可能であってよく、材料特性またはプロパティの差は、メモリセルがある論理状態で書き込まれたかそれとも別の論理状態で書き込まれたか（たとえば、論理０または論理１）を区別するために、読み出し動作中に検出されることがある。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料上の電圧の極性に少なくとも一部は基づいてよい。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料を通して印加される電流の方向、または書き込み動作中の構成可能な材料上の電圧の極性および構成可能な材料を通して印加される電流の方向の組み合わせに少なくとも一部は基づいてよい。 In some memory devices, memory cell architectures may store logical states in configurable materials such as chalcogenides (eg, in physical properties or properties of the materials). For example, different material properties or properties of the material may be configurable based on aspects of the write operation, and the difference in material properties or properties may indicate whether the memory cell was written in one logic state or written in another logic state. It may be detected during a read operation to distinguish whether it has been read (eg, logic 0 or logic 1). In some embodiments, the logic state stored by the configurable material may be based at least in part on the polarity of the voltage on the configurable material during a write operation. In some embodiments, the logic state stored by the configurable material is the direction of current applied through the configurable material during a write operation, or the polarity and polarity of the voltage on the configurable material during a write operation. It may be based, at least in part, on a combination of directions of current applied through the configurable material.

いくつかの実施例では、プログラミングに使用される極性は、（たとえば、読み出し動作において）メモリセルによって記憶される論理状態を検出するために使用され得る、材料のしきい値電圧などの、構成可能な材料の特定の挙動または特性を伴ってよい。たとえば、書き込み動作のある極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的高いしきい値電圧と関連づけられることがあり、書き込み動作の別の極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的低いしきい値電圧と関連づけられることがある。そのような実施例では、材料上に印加される読み出し電圧に応答した材料を通る電流の存在または不在は、メモリセルは、ある極性が書き込まれたのかそれとも別の極性が書き込まれたのかを決定する（たとえば、区別する）ために使用され、それによって、メモリセルに書き込まれた論理状態の標識を提供する。 In some embodiments, the polarity used for programming is configurable, such as the threshold voltage of the material, which can be used to detect the logic state stored by the memory cell (eg, in a read operation). material with specific behavior or properties. For example, one polarity of a write operation may be associated with a relatively high threshold voltage of a configurable material (e.g., for a particular read operation, for a particular read voltage), and another polarity for a write operation. Polarity may be associated with a relatively low threshold voltage of a configurable material (eg, for a particular read operation, for a particular read voltage). In such embodiments, the presence or absence of current through the material in response to a read voltage applied over the material determines whether the memory cell was written with one polarity or another. are used to identify (eg, distinguish), thereby providing an indication of the logic state written to the memory cell.

いくつかのメモリ適用例では、構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積するにつれて、所与の書き込み動作に対する構成可能な材料の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、プログラムされたしきい値電圧は、所与の書き込み動作（たとえば、特定のパルス振幅および特定のパルス持続時間に従った書き込み動作）に応答して、移動する（たとえば、低下する、減衰する）ことがある。追加的または代替的に、構成可能な材料の温度が変化するとき、所与の書き込み動作に応答するプログラムされたしきい値電圧もまた、変化または移動することがある。しきい値電圧のそのような移動は、（たとえば、論理状態に対するしきい値電圧が、固定の読み出し電圧の方へ移動するときに）ある論理状態を別の論理状態から区別するために固定の読み出し電圧に依拠するアーキテクチャ内の読み出しマージンを減少させることがある。読み出し電圧は、そのような減衰もしくは他の移動に応答して、またはそのような減衰もしくは他の移動を補償するために、変化させられる（たとえば、低下させられる）ことがあるが、構成可能な材料のしきい値電圧が移動することを可能にすることは、（たとえば、移動がしきい値電圧の低下に関連するときの、比較的低いしきい値電圧による）非ターゲットメモリセルの不注意な選択またはしきい値処理などの、他の悪影響を伴うことがある。 In some memory applications, the material properties, material properties, or response behavior of a configurable material may be affected by (e.g., aging, wear, degradation, compositional changes or migration, changes in operating conditions such as temperature, or other change) may change or move over time. For example, as the configurable material accumulates access operations (eg, write operations, read operations, cycles), the configurable material's response to a given write operation may change. In one embodiment, as the configurable material accumulates access operations, the programmed threshold voltage is adjusted for a given write operation (e.g., a write operation according to a particular pulse amplitude and a particular pulse duration). may move (eg, decrease, decay) in response to . Additionally or alternatively, as the temperature of the configurable material changes, the programmed threshold voltage in response to a given write operation may also change or shift. Such a shift in threshold voltage is a fixed read voltage to distinguish one logic state from another (e.g., when the threshold voltage for a logic state shifts toward a fixed read voltage). It may reduce the read margin in architectures that rely on read voltages. The read voltage may be varied (eg, lowered) in response to or to compensate for such attenuation or other movements, but is configurable. Allowing the threshold voltage of the material to move may result in inadvertent non-target memory cells (e.g., due to relatively low threshold voltages when movement involves lowering the threshold voltage). may have other adverse effects, such as selective selection or thresholding.

本開示の態様によれば、書き込み動作は、論理状態を記憶するために使用される構成可能な材料における老化、摩耗、劣化、または他の変化もしくは移動を補償するために、メモリデバイスを動作させる間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、書き込み動作のパラメータは、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持または安定化するために）、修正され得る。一実施例では、書き込み動作は、アクセス動作の量がしきい値を満足させた（たとえば、満たした、または超えた）ことを識別したことに基づいて、より高いパルス振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有するように再構成され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、書き込み動作の再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。 According to aspects of the present disclosure, write operations operate the memory device to compensate for aging, wear, deterioration, or other changes or shifts in the configurable material used to store the logic state. can be adjusted between For example, to compensate for the threshold voltage drop of a configurable material in response to a write operation with certain parameters, the parameters of the write operation are such that they result in a relatively high threshold voltage (e.g., to maintain or stabilize the threshold voltage over time). In one embodiment, the write operation is performed at a higher pulse amplitude (e.g., a higher current ), shorter pulse durations, or both. In embodiments where the polarity of a write operation is used to distinguish one logic state from another, reconfiguration of the write operation may be performed using different polarities (e.g., shorter and higher amplitude write pulses on the memory cell). different voltage polarities on the memory cells to accompany shorter and higher amplitude write pulses in different directions.

説明される技法による書き込み動作に対する修正はまた、追加の要因に基づいて実行されてもよい。一実施例では、修正は、進行中の老化または劣化をさらに補償するために、順次経時的に実行されてもよい。別の実施例では、修正は、メモリデバイスの異なる部分で検出された条件に従って実行されてもよく、これは、メモリデバイスのうち異なる形で劣化することがある部分を補償し得る。別の実施例では、修正は、異なる論理状態に対して異なる形で実行されてもよく、これは、ある論理状態を別の論理状態に対して記憶することに対して、老化、劣化、または異なる形で変化する構成可能な材料を（たとえば、より強く、より迅速に）補償してもよい。したがって、説明される技法のさまざまな実施例は、メモリデバイスに情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな移動を補償するために使用されてよく、これは、メモリデバイスの性能を改善し得る。 Modifications to write operations according to the described techniques may also be performed based on additional factors. In one embodiment, modifications may be performed sequentially over time to further compensate for ongoing aging or degradation. In another embodiment, remediation may be performed according to conditions detected in different portions of the memory device, which may compensate for portions of the memory device that may degrade differently. In another embodiment, the modification may be performed differently for different logic states, which means that storage of one logic state to another logic state is aged, degraded, or reduced. Configurable materials that change differently (eg, stronger and faster) may be compensated for. Accordingly, various embodiments of the described techniques may be used to compensate for various shifts in material properties or response behavior of configurable materials used to store information in memory devices, which can improve the performance of memory devices.

本開示の特徴は、最初に、図１を参照してメモリシステムおよび回路構成要素の文脈で説明される。本開示の特徴は、図２～図４を参照してしきい値電圧移動および書き込みパルス修正の文脈でさらに説明される。本開示のこれらおよび他の特徴は、さらに、図５～図８を参照して説明されるメモリデバイスのための適応型書き込み動作に関連する装置図およびフローチャートによって示され、これらを参照して説明される。 Features of the present disclosure are first described in the context of a memory system and circuitry with reference to FIG. Features of the present disclosure are further described in the context of threshold voltage shifting and write pulse modification with reference to FIGS. These and other features of the present disclosure are further illustrated by and described with reference to apparatus diagrams and flow charts relating to adaptive write operations for memory devices described with reference to FIGS. be done.

図１は、本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイス１００の一実施例を示す。メモリデバイス１００は、電子メモリ装置と呼ばれることもある。メモリデバイス１００は、異なる論理状態を記憶するようにプログラム可能であるメモリセル１０５を含んでよい。いくつかの場合では、メモリセル１０５は、論理０および論理１と表されることがある２つの論理状態を記憶するようにプログラム可能であってよい。いくつかの場合では、メモリセル１０５は、３つ以上の論理状態を記憶するようにプログラム可能であってよい。メモリデバイス１００の実施例では、異なる論理状態は、異なる論理状態に対応する構成可能な材料特性または材料プロパティを有するメモリセル１０５を書き込むことによってプログラムされてよく、そのような材料特性または材料プロパティ（たとえば、材料状態）は、記憶された論理状態を識別するための後の読み出し動作中に検出されてよい。 FIG. 1 shows an example of a memory device 100 that supports adaptive write operations according to embodiments disclosed herein. Memory device 100 is sometimes referred to as an electronic memory device. Memory device 100 may include memory cells 105 that are programmable to store different logic states. In some cases, memory cell 105 may be programmable to store two logic states, sometimes denoted as logic zero and logic one. In some cases, memory cell 105 may be programmable to store more than two logic states. In an embodiment of memory device 100, different logic states may be programmed by writing memory cells 105 with configurable material properties or properties corresponding to the different logic states, such material properties or properties ( For example, the material state) may be detected during a subsequent read operation to identify the stored logic state.

メモリセル１０５のセットは、（たとえば、メモリセル１０５のアレイを含む）メモリデバイス１００のメモリセクション１１０の一部であってよく、いくつかの実施例では、メモリセクション１１０は、メモリセル１０５の隣接タイル（たとえば、半導体チップの素子の隣接セット）、またはメモリセルの２つ以上の隣接タイルのセットもしくはバンクを指すことがある。いくつかの実施例では、メモリセクション１１０またはメモリタイルは、アクセス動作においてバイアスされ得るメモリセル１０５の最小セットを指してもよいし、共通ノード（たとえば、共通ソースノード、共通ソースプレート、共通電圧にバイアスされるソース線のセット）を共有するメモリセル１０５の最小セットを指してもよい。メモリデバイス１００の単一のメモリセクション１１０が示されているが、本開示によるメモリデバイスのさまざまな実施例は、複数のメモリセクション１１０を有し得る。例示的な一実施例では、メモリデバイス１００、またはそのサブセクション（たとえば、マルチコアメモリデバイス１００のコア、マルチチップメモリデバイスのチップ）は、３２の「バンク」を含んでよく、各バンクは３２のセクションを含んでよい。したがって、例示的な実施例によるメモリデバイス１００またはそのサブセクションは、１，０２４のメモリセクション１１０を含み得る。 A set of memory cells 105 may be part of a memory section 110 of memory device 100 (eg, comprising an array of memory cells 105), which in some embodiments may be adjacent to memory cells 105. It may refer to a tile (eg, a contiguous set of elements of a semiconductor chip), or a set or bank of two or more contiguous tiles of memory cells. In some embodiments, a memory section 110 or memory tile may refer to a minimal set of memory cells 105 that can be biased in an access operation and are connected to a common node (e.g., common source node, common source plate, common voltage). It may refer to the minimal set of memory cells 105 that share a set of biased source lines. Although a single memory section 110 of memory device 100 is shown, various embodiments of memory devices according to the present disclosure may have multiple memory sections 110 . In one exemplary embodiment, memory device 100, or subsections thereof (eg, cores of multi-core memory device 100, chips of multi-chip memory device), may include 32 "banks", each bank containing 32 May contain sections. Thus, memory device 100 or a subsection thereof according to an exemplary embodiment may include 1,024 memory sections 110 .

メモリデバイス１００の実施例では、メモリセル１０５は、記憶素子、メモリ記憶素子、材料素子、材料記憶素子、材料部分、極性が書き込まれる材料部分などと呼ばれることのある構成可能な材料を含んでよいし、これと関連づけられてよい。構成可能な材料は、異なる論理状態を表す（たとえば、これに対応する）１つまたは複数の可変で構成可能な特性またはプロパティ（たとえば、材料状態）を有してよい。たとえば、構成可能な材料は、異なる形、異なる原子構成、異なる結晶度、異なる原子分布をとってもよいし、異なる特性を維持してよい。いくつかの実施例では、そのような特性は、異なる電気抵抗、異なるしきい値電圧、または構成可能な材料によって記憶される論理状態を識別するために読み出し動作中に検出可能もしくは区別可能である他のプロパティと関連づけられてよい。 In embodiments of memory device 100, memory cells 105 may include configurable materials sometimes referred to as storage elements, memory storage elements, material elements, material storage elements, material portions, polarity-written material portions, and the like. and may be associated with it. A configurable material may have one or more variable and configurable properties or properties (eg, material states) that represent (eg, correspond to) different logical states. For example, configurable materials may adopt different shapes, different atomic configurations, different crystallinities, different atomic distributions, and may maintain different properties. In some embodiments, such characteristics are detectable or distinguishable during read operations to identify different electrical resistances, different threshold voltages, or logic states stored by configurable materials. May be associated with other properties.

いくつかの実施例では、そのような材料の特性またはプロパティは、書き込み動作中に材料上の電圧の極性（たとえば、電場の方位）に少なくとも一部は基づいて構成可能であってよい。たとえば、構成可能な材料は、書き込み動作中に電圧の極性に応じて異なる電気抵抗またはしきい値特性と関連づけられてよい。一実施例では、負の電圧極性を用いた書き込み動作後の構成可能な材料の状態は、比較的低い電気抵抗またはしきい値電圧（たとえば、論理０に対応し得る「ＳＥＴ」材料状態に対応する）を有してよく正の電圧極性を用いた書き込み動作後の材料の状態は、比較的高い電気抵抗またはしきい値電圧（たとえば、論理１に対応し得る「ＲＥＳＥＴ」材料状態に対応する）を有してよい。いくつかの場合では、書き込まれるメモリセル１０５の比較的高いまたは低い抵抗またはしきい値電圧は、読み出し動作中に印加される電圧の極性と関連づけられてもよいし、これに少なくとも一部は基づいてよい。たとえば、比較的高いまたは低い抵抗またはしきい値電圧を有するメモリセル１０５の構成可能な材料は、メモリセル１０５に対して実行される読み出し動作が、先行する書き込み動作と同じ極性を有するかまたは異なる極性（たとえば、反対の極性）を有するかに依存してよい。 In some examples, properties or properties of such materials may be configurable based at least in part on the polarity of the voltage (eg, orientation of the electric field) on the material during a write operation. For example, the configurable material may be associated with different electrical resistance or threshold characteristics depending on the polarity of the voltage during write operations. In one example, the configurable material state after a write operation with negative voltage polarity corresponds to a relatively low electrical resistance or threshold voltage (e.g., a "SET" material state, which may correspond to a logic 0). ), and the state of the material after a write operation with a positive voltage polarity corresponds to a relatively high electrical resistance or threshold voltage (e.g., a "RESET" material state, which may correspond to a logic 1). ). In some cases, the relatively high or low resistance or threshold voltage of memory cell 105 to be written may be related to, or based at least in part on, the polarity of the voltage applied during a read operation. you can For example, a configurable material of memory cell 105 having a relatively high or low resistance or threshold voltage may cause a read operation performed on memory cell 105 to have the same polarity or a different polarity than a preceding write operation. It may depend on whether they have polarities (eg opposite polarities).

いくつかの場合では、メモリセル１０５の構成可能な材料は、書き込み動作の極性に依存し得るしきい値電圧と関連づけられることがある。たとえば、電流は、しきい値電圧よりも大きい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れてよく、電流は、しきい値電圧よりも小さい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れないことがあり、またはあるレベルを下回る速度で（たとえば、漏洩速度に従って）構成可能な材料を流れることがある。したがって、メモリセル１０５に印加される電圧は、メモリセル１０５の構成可能な材料部分が正の極性とともに書き込まれたのか負の極性とともに書き込まれたのかに応じて、異なる電流の流れ、または異なる抵抗感をもたらすことがある。したがって、読み出し電圧をメモリセル１０５に印加することから生じる電流と関連づけられた電流の大きさまたは他の特性（たとえば、抵抗破壊挙動、スナップバック挙動）は、メモリセル１０５によって記憶される論理状態を決定するために使用されてよい。 In some cases, the configurable material of memory cell 105 may be associated with a threshold voltage that may depend on the polarity of the write operation. For example, current may flow through the configurable material when a voltage greater than the threshold voltage is applied on memory cell 105, and current may flow on memory cell 105 when a voltage less than the threshold voltage is applied. When applied, it may not flow through the configurable material, or it may flow through the configurable material at a rate below a certain level (eg, according to the leakage rate). Thus, the voltage applied to memory cell 105 will result in different current flow, or different resistance, depending on whether the configurable material portion of memory cell 105 was written with a positive or negative polarity. It can give you a feeling. Thus, the current magnitude or other characteristic (e.g., resistive breakdown behavior, snapback behavior) associated with the current resulting from applying a read voltage to memory cell 105 determines the logic state stored by memory cell 105. may be used to determine

メモリデバイス１００の実施例では、メモリセクション１１０のメモリセル１０５の各行は、第１のアクセスライン１２０のセットのうちの１つ（たとえば、ＷＬ１～ＷＬＭのうちの１つなどのワード線（ＷＬ））と結合されてよく、メモリセル１０５の各列は、第２のアクセスライン１３０のセットのうちの１つ（たとえば、ＢＬ１～ＢＬＮのうちの１つなどのビット線（ＢＬ））と結合されてよい。複数の第１のアクセスライン１２０は、行コンポーネント１２５と結合されてよく、行コンポーネント１２５は、複数の第１のアクセスライン１２０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第１のアクセスライン１２０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。複数の第２のアクセスライン１３０は、センスコンポーネント１５０と結合されてよく、センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態の検出をサポートし得る。いくつかの実施例では、センスコンポーネント１５０は、列コンポーネント１３５と通信してもよく、または、列コンポーネント１３５を含んでもよいし、これと同じ場所に配置されてもよく、列コンポーネント１３５は、複数の第２のアクセスライン１３０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第２のアクセスライン１３０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの場合では、第１のアクセスライン１２０と第２のアクセスライン１３０は、（たとえば、図１に示されるように、メモリデバイス１００のデッキ、層、またはレベルの平面を見るとき）メモリデバイス１００内で互いに実質的に垂直であってよい。ワード線およびビット線またはそれらの類似物への参照は、理解または動作の損失なしに交換可能である。 In an embodiment of memory device 100, each row of memory cells 105 of memory section 110 is connected to one of a set of first access lines 120 (eg, word lines such as one of WL 1 -WL M ). WL)), and each column of memory cells 105 is associated with one of a set of second access lines 130 (eg, a bit line (BL) such as one of BL 1 -BL N ). ). The plurality of first access lines 120 may be coupled with a row component 125, which activates or biases one or more of the plurality of first access lines 120 or a plurality of Various operations may be controlled, such as selectively coupling one or more of the first access lines 120 with voltage sources, current sources, or other circuit elements. Plurality of second access lines 130 may be coupled with sense component 150 , which may support detection of the logic state stored by memory cell 105 . In some examples, the sense component 150 may communicate with the column component 135, or may include or be co-located with the column component 135, and the column component 135 may include multiple or activating or biasing one or more of the second access lines 130 of the plurality of second access lines 130 as a voltage source, current source, or other circuit element. can control various actions, such as selectively binding to In some cases, the first access line 120 and the second access line 130 are connected to the memory device (eg, when looking at the plane of a deck, layer, or level of the memory device 100 as shown in FIG. 1). They may be substantially perpendicular to each other within 100. References to wordlines and bitlines or the like are interchangeable without loss of understanding or operation.

一般に、１つのメモリセル１０５は、第１のアクセスライン１２０と第２のアクセスライン１３０の交点に配置され得る（たとえば、これらと結合され得る、これらの間に結合され得る）。この交点またはこの交点の標識は、メモリセル１０５のアドレスと呼ばれることがある。ターゲットメモリセルまたは選択されたメモリセル１０５は、バイアスまたは選択された第１のアクセスライン１２０とバイアスまたは選択された第２のアクセスライン１３０の交点に配置されたメモリセル１０５であってよい。言い換えれば、第１のアクセスライン１２０および第２のアクセスライン１３０は、交点にあるメモリセル１０５にアクセスする（たとえば、これを読み出す、書き込む、再書き込みする、リフレッシュする）ためにバイアスまたは選択されてよい。ターゲットメモリセル１０５の交点にない他のメモリセル１０５は、非ターゲットメモリセルまたは選択されていないメモリセル１０５と呼ばれることがある。 In general, one memory cell 105 may be located at the intersection of (eg, coupled to, coupled between) the first access line 120 and the second access line 130 . This intersection or an indicator of this intersection is sometimes referred to as the address of memory cell 105 . The target memory cell or selected memory cell 105 may be the memory cell 105 located at the intersection of the biased or selected first access line 120 and the biased or selected second access line 130 . In other words, the first access line 120 and the second access line 130 are biased or selected to access (eg, read, write, rewrite, refresh) the memory cell 105 at the intersection. good. Other memory cells 105 not at the intersection of the target memory cell 105 are sometimes referred to as non-target memory cells or unselected memory cells 105 .

いくつかの実施例では、メモリセクション１１０のメモリセル１０５は、複数の第３のアクセスライン１４０のうちの１つ（たとえば、ＳＬ１～ＳＬＮのうちの１つなどの選択線（ＳＬ））とも結合されてよい。複数の第３のアクセスライン１４０は、選択コンポーネント１４５と結合されてよく、選択コンポーネント１４５は、複数の第３のアクセスライン１４０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第３のアクセスライン１４０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの実施例では、第３のアクセスライン１４０は、それぞれのメモリセル１０５と関連づけられたセル選択コンポーネント（たとえば、トランジスタ、スイッチングコンポーネント）と結合されてよく、そのようなセル選択コンポーネントは、関連づけられた第１のアクセスライン１２０もしくは関連づけられた第２のアクセスライン１３０とメモリセル１０５を選択的に結合し、または（たとえば、第１のアクセスライン１２０と第２のアクセスライン１３０との間の）それぞれのメモリセル１０５を通る電流の流れを選択的に可能にしもしくは抑制するように構成されてよい。 In some embodiments, memory cells 105 of memory section 110 are connected to one of a plurality of third access lines 140 (eg, a select line (SL) such as one of SL 1 -SL N ). may also be combined. The plurality of third access lines 140 may be coupled with a select component 145 that activates or biases one or more of the plurality of third access lines 140 or a plurality of Various operations may be controlled, such as selectively coupling one or more of the third access lines 140 with voltage sources, current sources, or other circuit elements. In some embodiments, the third access line 140 may be coupled with cell select components (eg, transistors, switching components) associated with each memory cell 105, such cell select components being associated with or (e.g., between the first access line 120 and the second access line 130) selectively couple the memory cell 105 to the associated first access line 120 or the associated second access line 130; ) may be configured to selectively enable or inhibit current flow through each memory cell 105;

メモリデバイス１００の複数の第３のアクセスライン１４０は、複数の第２のアクセスライン１３０と平行であると示されているが、他の実施例では、複数の第３のアクセスライン１４０は、複数の第１のアクセスライン１２０と平行であってもよいし、他の任意の構成であってもよい。たとえば、メモリデバイス１００の実施例では、第３のアクセスライン１４０の各々は、第２のアクセスライン１３０のうちのそれぞれ１つに対応してよい。別の実施例では、第３のアクセスライン１４０の各々は、第１のアクセスライン１２０のうちのそれぞれ１つに対応してよい。別の実施例では、セル選択動作（たとえば、セル選択線をバイアスすること、１つまたは複数のメモリセル１０５のセル選択コンポーネントをアクティブ化すること）は、実施された場合、行コンポーネント１２５によって（たとえば、メモリセル１０５の行またはページのセル選択コンポーネントを選択またはアクティブ化するために）実行されてもよいし、またはサポートされてもよく、選択コンポーネント１４５は、個々に制御可能なソース線、共通ソースプレート、または共通ソースノードに対応し得る第３のアクセスライン１４０をバイアスするためのソースドライバによって交換されてもよいし、これに関連する動作を実行してもよい。 Although the plurality of third access lines 140 of the memory device 100 are shown parallel to the plurality of second access lines 130, in other embodiments the plurality of third access lines 140 are arranged in multiple , or any other configuration. For example, in embodiments of memory device 100 , each of third access lines 140 may correspond to a respective one of second access lines 130 . In another embodiment, each of third access lines 140 may correspond to a respective one of first access lines 120 . In another embodiment, a cell select operation (e.g., biasing a cell select line, activating a cell select component of one or more memory cells 105) is performed by row component 125 ( (e.g., to select or activate a row or page of memory cells 105 cell select component), which select component 145 may include individually controllable source lines, common It may be replaced by a source driver for biasing a third access line 140, which may correspond to a source plate or a common source node, or perform operations related thereto.

他の実施例では、第３のアクセスライン１４０および選択コンポーネント１４５は、メモリデバイス１００から省略されてよく、メモリセル１０５にアクセスすることは、メモリセル１０５のプロパティを自己選択することに依拠してよい。たとえば、行コンポーネント１２５および列コンポーネント１３５は、完全に復号された動作をサポートしてよく、第１のアクセスライン１２０の各々および第２のアクセスライン１３０の各々は、（たとえば、交差点構成において）個々にバイアスされてよい。そのような実施例では、メモリセル１０５にアクセスすることは、ターゲットメモリセル１０５と関連づけられたアクティブ化された第１のアクセスライン１２０とアクティブ化された第２のアクセスライン１３０との間の電圧がしきい値電圧を超えることに基づいてアクティブ化され得るターゲットメモリセル１０５の自己選択特性に依拠してよい。さまざまな実施例では、そのような自己選択特性は、メモリセル１０５の論理を記憶する構成可能な材料素子によってサポートされてもよいし、メモリセル１０５のうち、論理を記憶する部分とは異なる材料部分によってサポートされてもよい。 In other embodiments, third access line 140 and select component 145 may be omitted from memory device 100 and accessing memory cell 105 relies on self-selecting properties of memory cell 105. good. For example, row component 125 and column component 135 may support fully decoded operation, with each of first access line 120 and each of second access lines 130 individually (eg, in a crossover configuration). may be biased to In such an embodiment, accessing memory cell 105 may be accomplished by increasing the voltage between activated first access line 120 and activated second access line 130 associated with target memory cell 105 . may rely on the self-selection property of the target memory cell 105, which may be activated based on exceeding a threshold voltage. In various embodiments, such self-selection properties may be supported by a configurable material element storing the logic of memory cell 105, or a different material than the portion of memory cell 105 storing the logic. May be supported by parts.

いくつかの実施例では、第１のアクセスライン１２０は、メモリセル１０５の構成可能な材料部分の１つのエリア（たとえば、１つの側、１つの端）へのアクセスを提供してよく、第２のアクセスライン１３０は、メモリセル１０５の構成可能な材料部分の別のエリア（たとえば、異なる側、対向する側、対向する端）へのアクセスを提供してよい。たとえば、第１のアクセスライン１２０は、（たとえば、基板に対して）メモリセル１０５の上に配置されてよく、第２のアクセスライン１３０は、（たとえば、基板に対して）メモリセル１０５の下に配置されてよく、または逆も同様である。したがって、第１のアクセスライン１２０および第２のアクセスライン１３０は、異なる極性（たとえば、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも高いときは第１の極性、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも低いときは第２の極性）とともにメモリセル１０５の構成可能な材料部分上に電圧または電流を印加することをサポートし得る。図１を参照して説明されるアクセスラインは、メモリセル１０５と結合されたコンポーネントとの間の直接的な線として示されているが、アクセスラインは、本明細書において説明される動作を含むアクセス動作をサポートするために使用され得る、キャパシタ、抵抗器、トランジスタ、アンプ、電圧源、スイッチングコンポーネント、選択コンポーネントなどの他の回路素子を含んでよい。 In some embodiments, first access line 120 may provide access to one area (e.g., one side, one end) of the configurable material portion of memory cell 105; access lines 130 may provide access to different areas (eg, different sides, opposite sides, opposite ends) of the configurable material portion of memory cell 105 . For example, the first access line 120 may be located above the memory cell 105 (eg, relative to the substrate) and the second access line 130 may be located below the memory cell 105 (eg, relative to the substrate). , or vice versa. Therefore, the first access line 120 and the second access line 130 have different polarities (eg, the first polarity when the voltage on the first access line 120 is higher than the voltage on the second access line 130, the (second polarity when the voltage on one access line 120 is lower than the voltage on the second access line 130). Although the access lines described with reference to FIG. 1 are shown as direct lines between memory cells 105 and coupled components, the access lines include the operations described herein. It may include other circuit elements such as capacitors, resistors, transistors, amplifiers, voltage sources, switching components, select components, etc. that may be used to support access operations.

読み出し、書き込み、再書き込み、およびリフレッシュなどのアクセス動作は、メモリセル１０５と結合された、第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０（たとえば、存在する場合）をアクティブ化または選択することによって、メモリセル１０５で実行されてよく、アクティブ化または選択することは、電圧、電荷、または電流をそれぞれのアクセスラインに印加することを含んでよい。アクセスライン１２０、１３０、および１４０は、金属（たとえば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、ケイ素（たとえば、多結晶または非晶質）、または他の導電材料もしくは半導体材料、合金、もしくは化合物などの導電材料から作製されてよい。メモリセル１０５を選択すると、結果として生じる信号（たとえば、セルアクセス信号、セル読み出し信号）は、メモリセル１０５によって記憶される論理状態を決定するために使用され得る。たとえば、論理状態を記憶する構成可能な材料部分をもつメモリセル１０５は、メモリセル１０５上に読み出し電圧またはバイアスを印加することによって読み出されてよく、結果として生じる、アクセスラインを介する（たとえば、第２のアクセスライン１３０を介する）電流の流れ、もしくはその欠如、または電流の流れの他の特性は、メモリセル１０５によって記憶されるプログラムされた論理状態を決定するために、検出、変換、または増幅されることがある。 Access operations such as read, write, rewrite, and refresh are performed on first access line 120, second access line 130, or third access line 140 (eg, if present) coupled to memory cell 105. ), which may include applying a voltage, charge, or current to the respective access line. Access lines 120, 130, and 140 may be made of metal (e.g., copper (Cu), silver (Ag), aluminum (Al), gold (Au), tungsten (W), titanium (Ti)), metal alloys, carbon, It may be made of conducting materials such as silicon (eg, polycrystalline or amorphous), or other conducting or semiconducting materials, alloys, or compounds. Upon selecting memory cell 105 , the resulting signals (eg, cell access signal, cell read signal) can be used to determine the logic state stored by memory cell 105 . For example, a memory cell 105 having a configurable material portion that stores a logic state may be read by applying a read voltage or bias on the memory cell 105, via the resulting access line (e.g., The flow, or lack thereof, of current flow (through second access line 130), or other characteristic of current flow, may be detected, converted, or otherwise used to determine the programmed logic state stored by memory cell 105. may be amplified.

メモリセル１０５にアクセスすることは、行コンポーネント１２５（たとえば、行デコーダ）、列コンポーネント１３５（たとえば、列デコーダ）、または選択コンポーネント１４５（たとえば、メモリデバイス１００内に含まれるときはセル選択ドライバまたはソースドライバ）、またはそれらの組み合わせを通して制御され得る。たとえば、行コンポーネント１２５は、メモリコントローラ１７０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切な第１のアクセスライン１２０を選択、アクティブ化、またはバイアスすることがある。同様に、列コンポーネント１３５は、メモリコントローラ１７０から列アドレスを受け取り、適切な第２のアクセスライン１３０を選択、アクティブ化、またはバイアスすることがある。したがって、いくつかの実施例では、メモリセル１０５は、第１のアクセスライン１２０および第２のアクセスライン１３０を選択またはアクティブ化することによってアクセスされ得る。さまざまな実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、アクセスラインドライバ、アクセスラインデコーダ、アクセスラインマルチプレクサ、もしくは他の回路構成要素と呼ばれる、またはこれを含むことがある。 Accessing memory cell 105 may be accomplished through row component 125 (e.g., row decoder), column component 135 (e.g., column decoder), or select component 145 (e.g., cell select driver or source when included in memory device 100). driver), or a combination thereof. For example, row component 125 may receive a row address from memory controller 170 and select, activate, or bias the appropriate first access line 120 based on the received row address. Similarly, column component 135 may receive column addresses from memory controller 170 and select, activate, or bias the appropriate second access line 130 . Thus, in some embodiments, memory cell 105 may be accessed by selecting or activating first access line 120 and second access line 130 . In various embodiments, any one or more of row component 125, column component 135, or select component 145 are referred to as access line drivers, access line decoders, access line multiplexers, or other circuit components. or may contain this.

いくつかの実施例では、メモリコントローラ１７０は、さまざまなコンポーネント（たとえば、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、センスコンポーネント１５０）を通してメモリセル１０５の動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作）を制御し得る。いくつかの場合では、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、またはセンスコンポーネント１５０のうちの１つまたは複数は、メモリコントローラ１７０と同じ場所に配置されてもよいし、これとともに含まれると考えられてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、またはセンスコンポーネント１５０のうちの１つまたは複数は、（たとえば、共通回路構成要素内の、メモリデバイス１００の共通部分内の）同じ場所に配置されてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００のアクセス動作を実行するためのメモリコントローラまたは回路構成要素とも呼ばれることがある。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００にアクセスするための動作を制御もしくは実行する、またはメモリデバイス１００のメモリセクション１１０にアクセスするための動作を制御もしくは実行すると説明されることがある。 In some embodiments, memory controller 170 controls operations (eg, read operations, write operations, read operations) of memory cells 105 through various components (eg, row component 125, column component 135, select component 145, sense component 150). write operations, refresh operations). In some cases, one or more of row component 125, column component 135, select component 145, or sense component 150 may be co-located with or included with memory controller 170. may be considered. In some embodiments, one or more of row component 125, column component 135, or sense component 150 are co-located (eg, within common circuitry, within a common portion of memory device 100). may be placed. In some embodiments, any one or more of row component 125, column component 135, or select component 145 may also be referred to as a memory controller or circuitry for performing access operations of memory device 100. There is In some embodiments, any one or more of row component 125 , column component 135 , or select component 145 controls or performs an operation to access memory device 100 or to It is sometimes described as controlling or performing operations to access memory section 110 .

メモリコントローラ１７０は、第１のターゲットアクセスライン１２０および第２のターゲットアクセスライン１３０をアクティブ化するために、行アドレス信号および列アドレス信号を生成することがある。メモリコントローラ１７０は、メモリデバイス１００の動作中に使用されるさまざまな電圧または電流も生成または制御し得る。単一のメモリコントローラ１７０が示されているが、メモリデバイス１００は、複数のメモリコントローラ１７０（たとえば、メモリデバイス１００のメモリセクション１１０のセットの各々のためのメモリコントローラ１７０、メモリデバイス１００のメモリセクション１１０のいくつかのサブセットの各々のためのメモリコントローラ１７０、マルチチップメモリデバイス１００のチップのセットの各々のためのメモリコントローラ１７０、マルチバンクメモリデバイス１００のバンクのセットの各々のためのメモリコントローラ１７０、マルチコアメモリデバイス１００の各コアのためのメモリコントローラ１７０、またはそれらの任意の組み合わせ）を有してよく、異なるメモリコントローラ１７０は、同じ機能を実行してもよいし、異なる機能を実行してもよい。 Memory controller 170 may generate row and column address signals to activate first target access line 120 and second target access line 130 . Memory controller 170 may also generate or control various voltages or currents used during operation of memory device 100 . Although a single memory controller 170 is shown, the memory device 100 may include multiple memory controllers 170 (eg, memory controller 170 for each set of memory sections 110 of memory device 100, memory sections of memory device 100). memory controller 170 for each of several subsets of 110 , memory controller 170 for each set of chips of multi-chip memory device 100 , memory controller 170 for each set of banks of multi-bank memory device 100 . , memory controller 170 for each core of multi-core memory device 100, or any combination thereof), and different memory controllers 170 may perform the same function or different functions. good too.

メモリデバイス１００は、単一の行コンポーネント１２５と、単一の列コンポーネント１３５と、単一の選択コンポーネント１４５とを含むと示されているが、メモリデバイス１００の他の実施例は、メモリセクション１１０またはメモリセクション１１０のセットに対応するために異なる構成を含んでよい。たとえば、さまざまなメモリデバイス１００では、行コンポーネント１２５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、行コンポーネント１２５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。同様に、さまざまなメモリデバイス１００では、列コンポーネント１３５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、列コンポーネント１３５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。 Although memory device 100 is shown to include a single row component 125, a single column component 135, and a single select component 145, other embodiments of memory device 100 include memory section 110. Or it may include different configurations to accommodate the set of memory sections 110 . For example, in various memory devices 100, row component 125 has a subcomponent dedicated to each memory section 110 of the set of memory sections 110 (e.g., has a subcomponent common to all of the set of memory sections 110). ) may be shared between sets of memory sections 110 , or a row component 125 may be dedicated to one memory section 110 of the set of memory sections 110 . Similarly, in various memory devices 100, the column component 135 may have subcomponents dedicated to each memory section 110 of the set of memory sections 110 (e.g., having subcomponents common to all of the sets of memory sections 110). ), or column component 135 may be dedicated to one memory section 110 of the set of memory sections 110 .

メモリセル１０５の構成可能な材料は、関連づけられた第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０のさまざまな組み合わせを（たとえば、メモリコントローラ１７０を介して）バイアスすることによって、設定されてもよいし、書き込まれてもよいし、リフレッシュされてもよい。言い換えれば、論理状態は、（たとえば、セルアクセス信号を介して、セル書き込み信号を介して）メモリセル１０５の構成可能な材料に記憶されてよい。行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５は、たとえば入出力コンポーネント１６０を介して、メモリセル１０５に書き込まれることになるデータを受け入れ得る。いくつかの実施例では、書き込み動作は、少なくとも一部はセンスコンポーネント１５０によって実行されてもよいし、書き込み動作は、（たとえば、列コンポーネント１３５によって実行されている）センスコンポーネント１５０をバイパスするように構成されてよい。メモリセル１０５の構成可能な材料は、メモリセル１０５上の書き込み電圧の極性に少なくとも一部は基づく論理状態を書き込まれてよく、これは、いくつかの実施例では、書き込み電流（たとえば、書き込み電圧に少なくとも一部は基づいた、電流源によって駆動される）を伴ってよい。 The configurable material of memory cell 105 biases various combinations of associated first access line 120, second access line 130, or third access line 140 (eg, via memory controller 170). may be set, written, or refreshed by In other words, a logic state may be stored in the configurable material of memory cell 105 (eg, via a cell access signal, via a cell write signal). Row component 125 , column component 135 , or select component 145 may accept data to be written to memory cell 105 via input/output component 160 , for example. In some embodiments, the write operation may be performed at least in part by sense component 150, and the write operation bypasses sense component 150 (eg, being performed by column component 135). may be configured. The configurable material of memory cell 105 may be written to a logic state based, at least in part, on the polarity of the write voltage on memory cell 105, which in some embodiments is the write current (e.g., write voltage (driven by a current source, based at least in part on ).

メモリセル１０５の構成可能な材料は、メモリセル１０５が、メモリセル１０５によって記憶される論理状態を決定するために（たとえば、メモリコントローラ１７０と協働して）アクセスされるとき、センスコンポーネント１５０によって読み出され（たとえば、検知され）てよい。たとえば、センスコンポーネント１５０は、読み出し動作に応答して、メモリセル１０５を通る電流もしくは電荷、またはセンスコンポーネント１５０もしくは他の介在コンポーネント（たとえば、メモリセル１０５とセンスコンポーネント１５０との間の信号発生コンポーネント）とメモリセル１０５を結合することから生じる電圧を検知するように構成されてよい。センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態を示す（たとえば、これに少なくとも一部は基づく）出力信号を、１つまたは複数のコンポーネントに（たとえば、列コンポーネント１３５、入出力コンポーネント１６０、メモリコントローラ１７０に）提供してよい。いくつかの実施例では、検出された論理状態は、ホストデバイス（たとえば、データ記憶のためにメモリデバイス１００を使用するデバイス、組み込みアプリケーションにおいてメモリデバイス１００と結合されたプロセッサ）に提供されてよく、そのような信号は、（たとえば、Ｉ／Ｏライン１６５を介して）入出力コンポーネントから、またはメモリコントローラ１７０を介して、直接的に提供されてよい。さまざまなメモリデバイス１００では、センスコンポーネント１５０は、（たとえば、メモリセクション１１０のセットまたはバンクのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットまたはバンクのうちのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットまたはバンクの間で共有されてもよいし、センスコンポーネント１５０は、メモリセクション１１０のセットまたはバンクのうちの１つのメモリセクション１１０に専用であってもよい。 The configurable material of memory cell 105 is controlled by sense component 150 when memory cell 105 is accessed (eg, in cooperation with memory controller 170) to determine the logic state stored by memory cell 105. It may be read (eg, sensed). For example, sense component 150 generates current or charge through memory cell 105, or sense component 150 or other intervening components (eg, signal generating components between memory cell 105 and sense component 150) in response to a read operation. and the memory cell 105 may be configured to sense the voltage resulting from the coupling. Sense component 150 provides an output signal indicative of (eg, based at least in part on) the logic state stored by memory cell 105 to one or more components (eg, column component 135, input/output component 160, memory controller 170). In some embodiments, the detected logic state may be provided to a host device (e.g., a device using memory device 100 for data storage, a processor coupled with memory device 100 in embedded applications), Such signals may be provided from input/output components (eg, via I/O lines 165 ) or directly through memory controller 170 . In various memory devices 100, the sense component 150 is dedicated to each memory section 110 of a set or bank of memory sections 110 (e.g., having subcomponents common to all of the set or bank of memory sections 110). Sense component 150 may be dedicated to one memory section 110 of the set or bank of memory sections 110 (with subcomponents).

メモリセル１０５にアクセスする間またはその後に、メモリセル１０５の構成可能な材料部分は、電荷または電流が、（たとえば、読み出し電圧に応答して）その対応するアクセスライン１２０または１３０を介して流れることを可能にしてもよいし、可能にしなくてもよい。そのような電荷または電流は、メモリデバイス１００の１つまたは複数の電圧源または電圧供給源（図示せず）からメモリセル１０５にバイアスすること、またはこれに電圧を印加することから生じることがあり、電圧源または電圧供給源は、行コンポーネント１２５、列コンポーネント１３５、センスコンポーネント１５０、メモリコントローラ１７０、または何らかの他のコンポーネント（たとえば、バイアシングコンポーネント）の一部であってよい。（たとえば、セル選択コンポーネントを含むメモリアーキテクチャ内の）いくつかの実施例では、説明されるバイアシングは、ターゲットメモリセル１０５のセル選択コンポーネントのアクティブ化、非ターゲットメモリセル１０５のセル選択コンポーネントの非アクティブ化、または両方によってサポートされてよい。 During or after accessing memory cell 105, the configurable material portion of memory cell 105 causes charge or current to flow through its corresponding access line 120 or 130 (eg, in response to a read voltage). may or may not be enabled. Such charge or current may result from biasing or applying a voltage to memory cell 105 from one or more voltage sources or voltage supplies (not shown) of memory device 100 . , voltage source or voltage supply may be part of row component 125, column component 135, sense component 150, memory controller 170, or some other component (eg, biasing component). In some embodiments (eg, within a memory architecture that includes a cell select component), the biasing described can be activation of the cell select component of the target memory cell 105, deactivation of the cell select component of the non-target memory cells 105, , or both.

いくつかの実施例では、読み出しバイアス（たとえば、読み出しパルス、読み出し電流、読み出し電圧）が、第１の論理状態（たとえば、第１の書き込み極性と関連づけられた「ＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５上に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えることにより電流を伝導することがある。これに応答して、またはこれに少なくとも一部は基づいて、センスコンポーネント１５０は、したがって、メモリセル１０５によって記憶される論理状態を決定することの一部として、（たとえば、第２のアクセスライン１３０を介して）メモリセル１０５を通る電流を検出することがある。読み出しバイアスが、第２の論理状態（たとえば、第１の書き込み極性とは異なる第２の書き込み極性と関連づけられた「ＲＥＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えないことにより電流を伝導しないことがある。したがって、センスコンポーネント１５０は、記憶される論理状態を決定することの一部として、メモリセル１０５を通る電流をほとんどまたはまったく検出しないことがある。 In some embodiments, the read bias (e.g., read pulse, read current, read voltage) is configured to store a first logic state (e.g., the "SET" material state associated with the first write polarity). When applied over a memory cell 105 with a capable material, the memory cell 105 may conduct current due to the read bias exceeding the threshold voltage of the memory cell 105 . In response to, or at least in part based on, sense component 150 therefore, as part of determining the logic state stored by memory cell 105 (e.g., second access line 130 ) may sense current through memory cell 105 . A read bias is applied to memory cell 105 having a configurable material that stores a second logic state (eg, a "RESET" material state associated with a second write polarity that is different from the first write polarity). At times, memory cell 105 may not conduct current due to the read bias not exceeding the threshold voltage of memory cell 105 . Accordingly, sense component 150 may detect little or no current through memory cell 105 as part of determining the stored logic state.

いくつかの実施例では、メモリセル１０５によって記憶される論理状態を検知するために、基準電流が定義されることがある。基準電流は、メモリセル１０５が読み出しバイアスに応答してしきい値選定をしないときは、メモリセル１０５を通過する電流を上回って設定されてよいが、読み出しバイアスに応答してメモリセル１０５がしきい値選定をするときは、メモリセル１０５を通る予想電流に等しいまたはこれを下回って設定されてよい。たとえば、基準電流は、関連づけられたアクセスライン１２０または１３０の漏洩電流よりも高く（たとえば、ターゲットメモリセル１０５と共通するアクセスライン１２０または１３０と結合された１つまたは複数のメモリセル１０５と関連づけられた漏洩電流よりも高く）てよい。いくつかの実施例では、メモリセル１０５によって記憶される論理状態は、読み出しパルスによって駆動される電流から生じる（たとえば、分路抵抗上の）電圧に少なくとも一部は基づいて決定されてよい。たとえば、結果として生じる電圧は、（たとえば、センスコンポーネント１５０内で生成されるまたは基準線（ＲＬ）１５５を介して提供される）基準電圧に対して比較されてよく、結果として生じる電圧は、第１の論理状態に対応する基準電圧よりも低く、結果として生じる電圧は、第２の論理状態に対応する基準電圧よりも大きい。 In some embodiments, a reference current may be defined to sense the logic state stored by memory cell 105 . The reference current may be set above the current through memory cell 105 when memory cell 105 does not threshold select in response to a read bias, but the memory cell 105 does not threshold in response to read bias. When making a threshold selection, it may be set equal to or below the expected current through memory cell 105 . For example, the reference current is higher than the leakage current of the associated access line 120 or 130 (eg, the one or more memory cells 105 associated with the access line 120 or 130 common with the target memory cell 105). leakage current). In some embodiments, the logic state stored by memory cell 105 may be determined based at least in part on the voltage (eg, on the shunt resistor) resulting from the current driven by the read pulse. For example, the resulting voltage may be compared against a reference voltage (eg, generated within sense component 150 or provided via reference line (RL) 155), and the resulting voltage may be Lower than the reference voltage corresponding to the one logic state, the resulting voltage is higher than the reference voltage corresponding to the second logic state.

いくつかの実施例では、メモリセル１０５を読み出すとき、複数の電圧または電流が印加されることがある（たとえば、複数の電圧が、読み出し動作の部分の間に印加されることがある）。たとえば、印加される読み出し電圧が電流の流れをもたらさない場合、１つまたは複数の他の読み出し電圧または電圧極性が、（たとえば、電流がセンスコンポーネント１５０によって検出されるまで）印加されてよい。電流の流れをもたらした読み出し電圧を評価することに少なくとも一部は基づいて、メモリセル１０５の記憶される論理状態が決定され得る。いくつかの場合では、読み出し電圧または電流は、電流の流れまたは他の条件がセンスコンポーネント１５０によって検出されるまで、逓増される（たとえば、大きさがより高く滑らかに増加する）。他の場合では、電流が検出されるまで、所定の読み出し電圧が印加されることがある（たとえば、段階的に大きさがより高く増加する読み出し電圧の所定のシーケンス、異なる読み出し電圧極性を含む読み出し電圧の所定のシーケンス）。同様に、読み出し電流がメモリセル１０５に印加されることがあり、読み出し電流を作成する電圧の大きさまたは極性は、メモリセル１０５の電気抵抗または合計しきい値電圧に依存することがある。 In some embodiments, multiple voltages or currents may be applied when reading memory cell 105 (eg, multiple voltages may be applied during portions of a read operation). For example, if the applied read voltage does not result in current flow, one or more other read voltages or voltage polarities may be applied (eg, until current is detected by sense component 150). Based at least in part on evaluating the read voltage that caused the current flow, the stored logic state of memory cell 105 can be determined. In some cases, the read voltage or current is stepped (eg, higher and smoother increase in magnitude) until a current flow or other condition is detected by sense component 150 . In other cases, a predetermined read voltage may be applied until current is detected (e.g., a predetermined sequence of read voltages with stepwise higher magnitude increments, a read including different read voltage polarities). predetermined sequence of voltages). Similarly, a read current may be applied to memory cell 105 and the magnitude or polarity of the voltage that creates the read current may depend on the electrical resistance or total threshold voltage of memory cell 105 .

センスコンポーネント１５０は、さまざまなスイッチングコンポーネント、選択コンポーネント、マルチプレクサ、トランジスタ、アンプ、キャパシタ、抵抗器、電圧源、電流源、またはいくつかの実施例ではラッチングすなわちラッチ信号の生成と呼ばれることがある、センシング信号の差（たとえば、読み出し電圧と基準電圧との間の差、読み出し電流と基準電流との間の差）を検出、変換、または増幅する他のコンポーネントを含んでよい。いくつかの実施例では、センスコンポーネント１５０は、センスコンポーネント１５０に接続された第２のアクセスライン１３０のセットの各々に対して繰り返し現れるコンポーネント（たとえば、回路素子、回路構成要素）の集まりを含んでよい。たとえば、センスコンポーネント１５０は、論理状態が、第２のアクセスライン１３０のセットのそれぞれのアクセスライン１３０に結合されたそれぞれのメモリセル１０５に対して別個に検出され得るように、センスコンポーネント１５０に結合された第２のアクセスライン１３０のセットの各々に対する別個のセンシング回路または回路構成要素（たとえば、別個のセンスアンプ、別個の信号発生コンポーネント）を含んでよい。いくつかの実施例では、基準信号源（たとえば、基準コンポーネント）または生成された基準信号が、メモリデバイス１００のコンポーネント間で共有される（たとえば、１つまたは複数のセンスコンポーネント１５０の間で共有される、センスコンポーネント１５０の別個のセンシング回路の間で共有される、メモリセクション１１０のアクセスライン１２０または１３０の間で共有される）ことがある。 Sense component 150 may be referred to as various switching components, selection components, multiplexers, transistors, amplifiers, capacitors, resistors, voltage sources, current sources, or in some embodiments latching or generation of latch signals. Other components may be included to detect, convert, or amplify signal differences (eg, the difference between the read voltage and the reference voltage, the difference between the read current and the reference current). In some embodiments, sense component 150 includes a collection of components (eg, circuit elements, circuit components) that repeat for each set of second access lines 130 connected to sense component 150 . good. For example, sense component 150 is coupled to sense component 150 such that the logic state can be separately detected for each memory cell 105 coupled to each access line 130 of second set of access lines 130 . may include separate sensing circuits or circuit components (eg, separate sense amplifiers, separate signal generation components) for each of the set of second access lines 130 provided. In some embodiments, a reference signal source (eg, reference component) or generated reference signal is shared among components of memory device 100 (eg, shared among one or more sense components 150). shared between access lines 120 or 130 of memory section 110, shared between separate sensing circuits of sense component 150).

いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることによって、メモリセクション１１０の１つまたは複数のメモリセル１０５によって記憶される論理状態が劣化または破壊されることがあり、元の論理状態をメモリセル１０５に戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。論理記憶のための構成可能な材料部分を含むアーキテクチャでは、たとえば、センス動作は、メモリセル１０５の原子構成または原子分布の変化を引き起こし、それによって、メモリセル１０５の抵抗特性またはしきい値特性を変化させることがある。したがって、いくつかの実施例では、メモリセル１０５に記憶される論理状態は、アクセス動作後に再書き込みされることがある。 In some memory architectures, accessing a memory cell 105 may degrade or destroy the logical state stored by one or more of the memory cells 105 in the memory section 110, restoring the original logical state to memory. A rewrite or refresh operation may be performed to return to cell 105 . In architectures that include configurable material portions for logic storage, for example, a sense operation causes a change in the atomic composition or atomic distribution of memory cell 105, thereby changing the resistance or threshold characteristics of memory cell 105. may change. Therefore, in some embodiments, the logic state stored in memory cell 105 may be rewritten after an access operation.

いくつかの実施例では、メモリセル１０５を読み出すことは、非破壊的であることがある。すなわち、メモリセル１０５の論理状態は、メモリセル１０５が読み出された後で再書き込みされる必要がないことがある。たとえば、論理記憶のための構成可能な材料部分を含むアーキテクチャでは、メモリセル１０５を検知することによって、論理状態が破壊されなくてよく、したがって、メモリセル１０５は、アクセス後に再書き込みの必要がないことがある。しかしながら、いくつかの実施例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス動作の不在または存在下で必要とされるまたは必要とされないことがある。たとえば、メモリセル１０５によって記憶される論理状態は、記憶される論理状態を維持または再書き込みするために適切な書き込みまたはリフレッシュのパルスまたはバイアスを印加することによって、定期的な間隔でリフレッシュされてよい。メモリセル１０５をリフレッシュすることによって、経時的な構成可能な論理記憶材料の材料状態の変化による読み出し妨害エラーまたは論理状態破損が減少または解消されることがある。 In some embodiments, reading memory cell 105 may be non-destructive. That is, the logic state of memory cell 105 may not need to be rewritten after memory cell 105 is read. For example, in architectures that include configurable material portions for logic storage, sensing memory cell 105 may not corrupt the logic state, and therefore memory cell 105 does not need to be rewritten after being accessed. Sometimes. However, in some embodiments, refreshing the logic state of memory cell 105 may or may not be required in the absence or presence of other access operations. For example, the logic state stored by memory cell 105 may be refreshed at regular intervals by applying appropriate write or refresh pulses or biases to maintain or rewrite the stored logic state. . Refreshing the memory cells 105 may reduce or eliminate read disturb errors or logic state corruption due to changes in the material state of the configurable logic storage material over time.

いくつかの場合では、メモリセル１０５と関連づけられた構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、メモリセル１０５の構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作）を蓄積するにつれて、所与の書き込み動作に対するメモリセル１０５の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、メモリセル１０５のプログラムされたしきい値電圧は、所与の書き込み動作（たとえば、パルス振幅およびパルス持続時間に従った書き込み動作）に応答して、移動することがある。 In some cases, the material properties, material properties, or response behavior of the configurable material associated with the memory cell 105 (e.g., aging, wear, degradation, composition change, or movement, operating conditions such as temperature). change or move) over time. For example, as the configurable material of memory cell 105 accumulates access operations (eg, write operations, read operations), the response of memory cell 105 to a given write operation may change. In one embodiment, as the configurable material accumulates access operations, the programmed threshold voltage of memory cell 105 is adjusted for a given write operation (eg, a write operation according to pulse amplitude and pulse duration). may move in response to

本開示の実施例によれば、書き込み動作のさまざまな態様は、老化、摩耗、劣化、動作条件、またはメモリセル１０５に論理状態を記憶するために使用される構成可能な材料の他の変化を補償するために、メモリデバイス１００を動作させる（たとえば、メモリセル１０５にアクセスさせる）間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、メモリコントローラ１７０は、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持するために）、書き込み動作を修正し得る。一実施例では、メモリコントローラ１７０は、アクセス動作の（たとえば、メモリデバイス１００の、メモリセクション１１０の）量がしきい値を超えたと識別したことに基づいて、書き込み動作を再構成し得る。追加的または代替的に、メモリコントローラ１７０は、メモリデバイス１００の動作温度の変化を識別したことなど、しきい値電圧の実際のまたは予測される変化または移動と関連づけられ得る動作条件の何らかの他の変化を識別したことに基づいて、書き込み動作を再構成し得る。 According to embodiments of the present disclosure, various aspects of a write operation may affect aging, wear, deterioration, operating conditions, or other changes in the configurable materials used to store logic states in memory cell 105. To compensate, it may be adjusted while operating memory device 100 (eg, accessing memory cell 105). For example, to compensate for the threshold voltage drop of a configurable material in response to a write operation with certain parameters, memory controller 170 may provide a relatively high threshold voltage (e.g., (to maintain the threshold voltage over time), the write operation may be modified. In one embodiment, memory controller 170 may reconfigure write operations based on identifying that the amount of access operations (eg, of memory section 110 of memory device 100) has exceeded a threshold. Additionally or alternatively, memory controller 170 may identify any other operating condition that may be associated with an actual or predicted change or shift in threshold voltage, such as identifying a change in operating temperature of memory device 100 . Based on identifying changes, the write operation may be reconfigured.

より一般的に、本開示の実施例によるメモリデバイス１００は、パラメータのセットに従って書き込み動作を実行し、しきい値電圧移動を識別または推論し（たとえば、パラメータのセットに従って実行される書き込み動作に対して、書き込み動作から結果として生じるしきい値電圧が移動した、または移動した可能性が高いと識別または推論し、しきい値電圧移動と関連づけられた条件または特性を識別し）、識別または推論したことに少なくとも一部は基づいて、パラメータのセットを修正し得る。さまざまな実施例では、メモリデバイス１００は、書き込まれたしきい値電圧を（たとえば、しきい値電圧移動を監視する診断モードまたは他のモードで）測定または検出することによって、直接的または明示的に、そのような移動を識別または検出してもよいし、メモリデバイス１００は、他の条件または特性に基づいて（たとえば、アクセス動作の蓄積に基づいて、特定の書き込み動作によって書き込まれるしきい値電圧に影響すると予測される温度を検出したことに基づいて、しきい値電圧移動が発生したことを示唆するであろうエラーの特定の量または率を検出したことに基づいて）、そのような移動を推論または予測してもよい。したがって、本開示のさまざまな実施例によれば、メモリデバイス１００は、パラメータの修正されたセットに少なくとも一部は基づいて、書き込み動作を実行してよく、これは、メモリデバイス１００が、アクセス動作の蓄積または摩耗、老化、もしくは劣化の他の原因から生じる移動、動作温度または周囲温度などの動作条件（たとえば、特定のアクセス動作に影響する瞬間的な条件）から生じる移動、および他の原因から生じる移動など、しきい値電圧移動のさまざまな原因を補償することをサポートし得る。 More generally, memory device 100 according to embodiments of the present disclosure performs write operations according to a set of parameters and identifies or infers threshold voltage shifts (e.g., for write operations performed according to the set of parameters). identified or inferred that the threshold voltage resulting from the write operation has moved or likely has moved, and identified or inferred that the condition or characteristic associated with the threshold voltage shift), identified or inferred Based, at least in part, on the parameters set may be modified. In various embodiments, memory device 100 may directly or explicitly detect written threshold voltages by measuring or detecting (e.g., in a diagnostic mode or other mode that monitors threshold voltage shifts). Additionally, such movement may be identified or detected, and memory device 100 may set a threshold value to be written by a particular write operation based on other conditions or characteristics (e.g., based on an accumulation of access operations). based on detecting a certain amount or rate of error that would suggest that a threshold voltage shift has occurred), such Movement may be inferred or predicted. Thus, according to various embodiments of the present disclosure, memory device 100 may perform a write operation based at least in part on the modified set of parameters, which means memory device 100 performs an access operation. movement resulting from the accumulation of or other sources of wear, aging, or deterioration of the It can help compensate for various causes of threshold voltage shift, such as shifts that occur.

さまざまな実施例では、書き込み動作は、より高い振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有する書き込みパルスを印加するように修正され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。 In various embodiments, write operations can be modified to apply write pulses having higher amplitudes (eg, larger current magnitudes), shorter pulse durations, or both. In embodiments where the polarity of the write operation is used to distinguish one logic state from another, reconfiguration may be performed with different polarities (e.g., shorter and higher amplitude write pulses, different directions on the memory cell). different voltage polarities on the memory cells (to accompany shorter and higher amplitude write pulses in ).

したがって、説明される技法のさまざまな実施例は、メモリデバイス１００に情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな変化または移動を補償するために使用されてよく、これは、そのような変化を補償しない他のメモリデバイスと比較して、メモリデバイス１００の性能を改善し得る。 Accordingly, various embodiments of the described techniques are used to compensate for various changes or shifts in material properties or response behavior of configurable materials used to store information in memory device 100. Well, this can improve the performance of memory device 100 compared to other memory devices that do not compensate for such variations.

図２は、本明細書で開示される実施例によるメモリデバイス１００内のしきい値電圧分布のグラフ２００を示す。グラフ２００は、標準偏差σに対するメモリデバイス１００のメモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）のしきい値電圧分布を示し得る。例示の目的で、σ軸は非線形の軸であってよく、したがって、しきい値電圧の正規分布は、グラフ２００に線形分布として示され得る。 FIG. 2 shows a graph 200 of threshold voltage distributions in memory device 100 according to embodiments disclosed herein. Graph 200 may show a threshold voltage distribution for a representative population of memory cells 105 of memory device 100 (eg, a representative population of configurable material storage elements) versus standard deviation σ. For purposes of illustration, the σ-axis may be a non-linear axis, and thus a normal distribution of threshold voltages may be shown in graph 200 as a linear distribution.

分布２１０は、第１の論理状態または材料状態（たとえば、「ＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２１０は、「Ｅ１」と呼ばれることのある下方境界または下端（たとえば、端部２４０）、および「Ｅ２」と呼ばれることのある上方境界または上端（たとえば、端部２４５）と関連づけられてよい。分布２１０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２１０－ａは、ＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。 Distribution 210 may represent the distribution of threshold voltages for a representative population of memory cells 105 when storing a first logic state or material state (eg, the “SET” state). Distribution 210 may be associated with a lower boundary or lower edge (eg, edge 240), sometimes referred to as "E1," and an upper boundary or upper edge (eg, edge 245), which may be referred to as "E2." Distribution 210 is a span of 6 standard deviations (eg, σ of 6), a span of 12 standard deviations (eg, σ of 12), or a representative population of memory cells 105 when storing the SET state. Various interpretations of the statistical distribution can be given, such as the span between the minimum and maximum threshold voltages. Distribution 210-a may represent an initial distribution of threshold voltages for a representative population of memory cells 105 when storing the SET state (eg, before aging or shifting threshold voltages).

分布２２０は、第２の論理状態または材料状態（たとえば、「ＲＥＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２２０は、「Ｅ３」と呼ばれることのある下方境界または下端（たとえば、端部２５０）、および「Ｅ４」と呼ばれることのある上方境界または上端（たとえば、端部２５５）と関連づけられてよい。分布２２０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＲＥＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２２０－ａは、ＲＥＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。 Distribution 220 may represent the distribution of threshold voltages for a representative population of memory cells 105 when storing a second logic state or material state (eg, the “RESET” state). Distribution 220 may be associated with a lower boundary or bottom edge (eg, edge 250), sometimes referred to as "E3," and an upper boundary or top edge (eg, edge 255), sometimes referred to as "E4." Distribution 220 may be a span of 6 standard deviations (eg, σ of 6), a span of 12 standard deviations (eg, σ of 12), or a representative population of memory cells 105 when storing the RESET state. Various interpretations of the statistical distribution can be given, such as the span between the minimum and maximum threshold voltages. Distribution 220-a may represent an initial distribution of threshold voltages for a representative population of memory cells 105 when storing the RESET state (eg, before aging or shifting threshold voltages).

グラフ２００はまた、メモリセル１０５の代表的な母集団によって記憶される論理状態を検出するために使用され得る読み出し電圧２３０を示す。たとえば、初期分布２１０－ａおよび２２０－ａを参照すると、ＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を上回るため（たとえば、分布２１０－ａが読み出し電圧２３０を下回るため）、電流の流れ（たとえば、電流のしきい値量を上回る電流の流れ）を可能にしてよい。言い換えれば、ＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、「しきい値選定」をする。他方では、ＲＥＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を下回るため（たとえば、分布２２０－ａが読み出し電圧２３０を上回るため）、電流の流れを可能にしないことがあり、またはしきい値を下回る電流（たとえば、漏洩電流）のある程度の流れを可能にすることがある。言い換えれば、ＲＥＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、しきい値選定しないことがある。したがって、いくつかの実施例では、読み出し電圧２３０は、電圧分界（ＶＤＭ）と呼ばれてもよいし、これと関連づけられてもよく、ＶＤＭは、メモリセル１０５の代表的な母集団に対するＳＥＴ状態とＲＥＳＥＴ状態との間の分界を指し得る。 Graph 200 also shows read voltages 230 that may be used to detect the logic state stored by a representative population of memory cells 105 . For example, referring to initial distributions 210-a and 220-a, a representative population of memory cells 105 that store the SET state will experience read voltage 230 at each of those memory cells 105 when read voltage 230 is applied. (eg, because distribution 210-a is below read voltage 230), current flow (eg, current flow above a threshold amount of current) may be allowed. In other words, memory cell 105 in the SET state "threshold selects" in response to application of read voltage 230 . On the other hand, a representative population of memory cells 105 that store the RESET state, when applying read voltage 230, because read voltage 230 is below the threshold voltage for each of those memory cells 105 (e.g. , distribution 220-a above read voltage 230), may not allow current flow, or may allow some flow of current below threshold (eg, leakage current). In other words, a memory cell 105 in the RESET state may not threshold select in response to the read voltage 230 being applied. Thus, in some embodiments, read voltage 230 may be referred to as or associated with a voltage demarcation (VDM), where VDM is the SET state for a representative population of memory cells 105. and the RESET state.

グラフ２００はまた、メモリセル１０５の代表的な母集団のアクセス動作に適用可能となり得るさまざまなマージンを示し得る。たとえば、「Ｅ３マージン」は、分布２２０の端部２５０（たとえば、比較的高いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と読み出し電圧２３０との間の差を指し得る。一般的に、Ｅ３マージンは、所与の読み出し電圧２３０でＲＥＳＥＴ状態にあるメモリセル１０５を不注意にしきい値選定する（たとえば、ＲＥＳＥＴ状態を記憶するべきであるまたはＲＥＳＥＴ状態が書き込まれたメモリセル１０５を読み出すときに、ＳＥＴ状態を不注意に検出または解釈する）ことに対するマージンを指し得る。したがって、Ｅ３マージンを改善することは、（たとえば、端部２５０をより高い電圧へシフトさせることによって、分布２２０をより高い電圧へシフトさせることによって、読み出し電圧２３０をより低い電圧へシフトさせることによって）分布２２０と読み出し電圧２３０との間のマージンを広げることと関連づけられてよい。 Graph 200 may also indicate various margins that may be applicable to access operations of a representative population of memory cells 105 . For example, "E3 margin" refers to the difference between end 250 of distribution 220 (eg, the bottom end of the distribution associated with logic or material states having relatively high threshold voltages) and read voltage 230. obtain. In general, the E3 margin inadvertently thresholds memory cells 105 that are in the RESET state at a given read voltage 230 (e.g., memory cells that should store the RESET state or memory cells to which the RESET state has been written). 105 inadvertently detecting or interpreting the SET state). Therefore, improving the E3 margin can be accomplished by shifting the read voltage 230 to a lower voltage (e.g., by shifting the edge 250 to a higher voltage, by shifting the distribution 220 to a higher voltage). ) may be associated with widening the margin between distribution 220 and read voltage 230 .

別の実施例では、「Ｅ１マージン」は、分布２１０の端部２４０（たとえば、比較的低いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と、読み出し電圧２３０または何らかの他の印加電圧（たとえば、書き込み電圧、再書き込み電圧、条件づけ電圧）に関連し得る電圧との間の差を指し得る。一般的に、Ｅ１マージンは、ターゲットメモリセル１０５をバイアスするときに（たとえば、ＳＥＴ状態にある）非ターゲットメモリセル１０５を不注意にしきい値選定することに対するマージンを指し得る。 In another embodiment, the “E1 margin” is the edge 240 of the distribution 210 (eg, the bottom edge of the distribution associated with logic or material states having relatively low threshold voltages) and the read voltage 230 or some It can refer to a difference between voltages that can be related to other applied voltages (eg, write voltage, rewrite voltage, conditioning voltage). In general, the E1 margin may refer to the margin for inadvertently thresholding a non-target memory cell 105 (eg, in the SET state) when biasing the target memory cell 105 .

たとえば、読み出し電圧２３０を有するターゲットメモリセル１０５をバイアスするために、相対バイアスの２分の１が、アクセスライン１２０（たとえば、ワード線）と関連づけられてよく、相対バイアスの２分の１が、アクセスライン１３０（たとえば、ビット線）と関連づけられてよい。一実施例では、ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖｒｅａｄ／２）へ正にバイアスされてよく、非ターゲットワード線は、接地されてよく（たとえば、０ボルト）、ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、－Ｖｒｅａｄ／２）へ負にバイアスされてよく、非ターゲットビット線は、接地されてよい（たとえば、０ボルト）。別の実施例では、ターゲットワード線は、全読み出し電圧２３０（たとえば、＋Ｖｒｅａｄ）に正にバイアスされてよく、非ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖｒｅａｄ／２）に正にバイアスされてよく、ターゲットビット線は、接地されてよく（たとえば、０ボルト）、非ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖｒｅａｄ／２）にバイアスされてよい。いずれの実施例でも、ターゲットメモリセル１０５は、全読み出し電圧２３０にバイアスされてよく、ターゲットワード線またはターゲットビット線を共有しないメモリセル１０５は、正味バイアスを有していなくてもよい。 For example, to bias the target memory cell 105 with the read voltage 230, one-half of the relative bias may be associated with the access line 120 (eg, word line) and one-half of the relative bias may be It may be associated with an access line 130 (eg, bit line). In one embodiment, the target word line may be positively biased to one-half the read voltage 230 (eg, +V read /2) and the non-target word lines may be grounded (eg, 0 volts). , the target bitlines may be negatively biased to one-half the read voltage 230 (eg, −V read /2) and the non-target bitlines may be grounded (eg, 0 volts). In another embodiment, the target word lines may be positively biased to the full read voltage 230 (eg, +V read ) and the non-target word lines are biased to half the read voltage 230 (eg, +V read /2). ), the target bit lines may be grounded (eg, 0 volts), and the non-target bit lines are biased at half the read voltage 230 (eg, +V read /2). you can In either embodiment, the target memory cells 105 may be biased to the full read voltage 230, and memory cells 105 that do not share a target wordline or target bitline may have no net bias.

しかし、上記の実施例のいずれにおいても、ターゲットワード線またはターゲットビット線のうちの１つをターゲットメモリセル１０５と共有する非ターゲットメモリセル１０５は、分布２１０－ａの端部２４０に関連し得る読み出し電圧２３０の２分の１の正味バイアスを有してよい。たとえば、ターゲットワード線またはターゲットビット線を共有する非ターゲットメモリセル１０５がＳＥＴ状態を記憶するとき、これらは、（たとえば、端部２４０がＶｒｅａｄ／２より低い電圧を有するとき）読み出し電圧２３０の２分の１だけ不注意にしきい値選定されることがある。非ターゲットメモリセル１０５の不注意なしきい値選定は、たとえば、ターゲットワード線またはターゲットビット線に沿って追加の電流の流れをもたらすことがあり、読み出し動作のエラーまたは誤りを引き起こし、電力消費および他の悪影響を増加させることがある。したがって、例示的な実施例では、Ｅ１マージンは、端部２４０が読み出し電圧２３０の２分の１をどれだけ上回るかに関連し得る。しかし、Ｅ１マージンは、追加的または代替的に、書き込み電圧または選択電圧などの他のアクセス電圧にも同様に関連し得る。したがって、Ｅ１マージンを改善することは、一般的に、（たとえば、端部２４０をより高い電圧へシフトさせることによって、分布２１０をより高い電圧へシフトさせることによって、非ターゲットメモリセル１０５に印加され得るバイアシングをより低い電圧へシフトさせることによって）非ターゲットメモリセル１０５に印加され得るバイアシングから離れる方へ分布２１０をシフトさせることと関連づけられ得る。 However, in any of the above embodiments, non-target memory cells 105 sharing one of the target wordlines or target bitlines with target memory cells 105 may be associated with end 240 of distribution 210-a. It may have a net bias of one-half the read voltage 230 . For example, when non-target memory cells 105 that share a target word line or target bit line store a SET state, they are at read voltage 230 (eg, when edge 240 has a voltage less than V read /2). One-half may be inadvertently thresholded. Careless threshold selection of non-target memory cells 105 may, for example, result in additional current flow along the target wordline or target bitline, causing erroneous or erroneous read operations, power consumption and other consequences. may increase the adverse effects of Thus, in an exemplary embodiment, E1 margin may relate to how much edge 240 is above one-half of read voltage 230 . However, the E1 margin may additionally or alternatively relate to other access voltages such as write voltages or select voltages as well. Therefore, improving the E1 margin is generally applied to non-target memory cells 105 by shifting distribution 210 to a higher voltage (e.g., by shifting edge 240 to a higher voltage). may be associated with shifting distribution 210 away from the biasing that may be applied to non-target memory cells 105 (by shifting the resulting biasing to a lower voltage).

グラフ２００はまた、メモリデバイス１００を動作させる間のメモリセル１０５の代表的な母集団のしきい値電圧移動の一実施例を示す。たとえば、メモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）が、アクセス動作などのサイクルを蓄積し、または動作温度の変化を経験するとき、メモリセル１０５が（たとえば、特定のパルス振幅および持続時間を有する）所与の書き込み動作に応答してしきい値電圧を発生させる能力が低下することがある。したがって、そのような状況下で、しきい値電圧の分布は、同じ書き込み動作（たとえば、同じパラメータを有する書き込み動作）が使用されるとき、低下または減衰することがある。 Graph 200 also shows an example of threshold voltage shift for a representative population of memory cells 105 during operation of memory device 100 . For example, when a representative population of memory cells 105 (e.g., a representative population of configurable material storage elements) accumulates cycles such as access operations or experiences changes in operating temperature, the memory cells The ability of 105 to generate a threshold voltage in response to a given write operation (eg, having a particular pulse amplitude and duration) may be reduced. Therefore, under such circumstances, the distribution of threshold voltages may be lowered or attenuated when the same write operations (eg, write operations with the same parameters) are used.

たとえば、分布２１０－ａおよび２２０－ａは、それぞれＳＥＴ状態およびＲＥＳＥＴ状態を記憶するとき、メモリセル１０５の代表的な母集団のしきい値電圧分布を示し得る。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へシフトまたは移動することがあり、これは、分布２１０－ａから２１０－ｂへの遷移および２２０－ａから２２０－ｂへの遷移によって示される。言い換えれば、メモリデバイス１００が経時的に動作するとき、ＳＥＴ状態およびＲＥＳＥＴ状態の両方に対するメモリセル１０５の代表的な母集団のしきい値電圧は、下方へシフトすることがある。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の追加の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へさらにシフトまたは移動することがあり、これは、分布２１０－ｂから２１０－ｃへの遷移および２２０－ｂから２２０－ｃへの遷移によって示される。いくつかの実施例では、対応する端部２４０の電圧の低下は、Ｅ１移動として説明されることがあり、対応する端部２５０の電圧の低下は、Ｅ３移動として説明されることがある。 For example, distributions 210-a and 220-a may represent threshold voltage distributions for a representative population of memory cells 105 when storing SET and RESET states, respectively. After a certain number of access operations (eg, the amount of write operations, read operations, or combinations thereof) performed on a representative population of memory cells 105, the threshold voltage distribution shifts to lower voltages. Or it may move, which is indicated by the transitions from distributions 210-a to 210-b and from 220-a to 220-b. In other words, as memory device 100 operates over time, the threshold voltage of a representative population of memory cells 105 for both the SET and RESET states may shift downward. After some additional number of access operations (e.g., the amount of write operations, read operations, or a combination thereof) performed on a representative population of memory cells 105, the threshold voltage distribution shifts to a lower voltage. , which is indicated by the transitions from distributions 210-b to 210-c and 220-b to 220-c. In some examples, the corresponding drop in voltage at end 240 may be described as an E1 shift, and the corresponding drop in voltage at end 250 may be described as an E3 shift.

メモリセル１０５の代表的な母集団のしきい値電圧の移動は、関連づけられたメモリデバイス１００に対する電圧マージンの減少を伴ってよい。たとえば、（たとえば、Ｅ３移動によって）端部２５０の電圧が低下するにつれて、端部２５０は、読み出し電圧２３０により近づくことがあり、または読み出し電圧２３０を下回ることがあり、これは、Ｅ３マージンの低下、崩壊、または解消を示す。別の実施例では、端部２４０の低下（たとえば、Ｅ１移動）は、Ｅ１マージンの低下、崩壊、または解消を伴ってよい。 A shift in the threshold voltage of the representative population of memory cells 105 may be accompanied by a decrease in voltage margin for the associated memory device 100 . For example, as the voltage at end 250 drops (eg, due to E3 movement), end 250 may be closer to read voltage 230 or may be below read voltage 230, which reduces the E3 margin. , to indicate decay or dissolution. In another example, the lowering of edge 240 (eg, E1 movement) may be accompanied by a lowering, collapse, or elimination of the E1 margin.

いくつかのメモリデバイスでは、読み出し電圧２３０は可変であってよく、（たとえば、検出されるしきい値電圧移動に応答する、識別または予測される老化または動作条件の変化の他の標識に基づく）しきい値電圧移動、または他の影響を補償するように調整されてよい。たとえば、分布２２０－ａから分布２２０－ｂへの移動もしくは分布２１０－ａから分布２１０－ｂへの移動、またはそのような移動の何らかの他の標識に応答して、読み出し電圧２３０は、より低い電圧へシフトさせられてよい。読み出し電圧２３０のそのようなシフトは、ＶＤＭ追従と呼ばれることがあり、Ｅ３マージンまたは他のマージンを維持するために実行されてよい。 In some memory devices, the read voltage 230 may be variable (eg, based on identified or predicted aging or other indications of changes in operating conditions in response to detected threshold voltage shifts). Adjustments may be made to compensate for threshold voltage shifts, or other effects. For example, in response to movement from distribution 220-a to distribution 220-b or movement from distribution 210-a to distribution 210-b, or some other indication of such movement, readout voltage 230 is lower may be shifted to voltage. Such shifting of read voltage 230 is sometimes referred to as VDM tracking and may be performed to maintain E3 margin or other margins.

しかし、いくつかの実施例では、読み出し電圧２３０のそのようなシフトは、Ｅ１マージンを維持しないことがある。たとえば、非ターゲットメモリセル１０５の不注意な選択が読み出し電圧２３０の２分の１で発生することがある例示的な実施例を再び参照すると、Ｅ３マージンを維持する読み出し電圧２３０のシフトは、Ｅ１マージンの２分の１のみ、または何らかの他の関連する量の回復を伴ってよい。さらに、いくつかの場合では、Ｅ１マージンは、読み出し電圧２３０（たとえば、書き込み電圧、選択電圧）とは異なる電圧と関連づけられてよく、その場合、読み出し電圧２３０をシフトさせることは、ＳＥＴ状態と関連づけられた分布２１０の下方シフトの結果として失われたＥ１マージンをまったく回収しないことがある。 However, in some embodiments such a shift in read voltage 230 may not maintain E1 margin. For example, referring back to the exemplary embodiment where inadvertent selection of a non-target memory cell 105 may occur at one-half of read voltage 230, shifting read voltage 230 to maintain the E3 margin would reduce E1 It may involve only half of the margin, or some other relevant amount of recovery. Further, in some cases, the E1 margin may be associated with a different voltage than the read voltage 230 (eg, write voltage, select voltage), in which case shifting the read voltage 230 may be associated with the SET state. It may never recover the E1 margin lost as a result of the downward shift of the derived distribution 210 .

本開示の実施例によれば、書き込み動作またはそのパラメータは、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化の影響を補償するように修正され得る。たとえば、メモリセル１０５の代表的な母集団がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積し、または動作温度もしくは他の動作条件の変化を経験するにつれて、書き込み動作は、比較的高いしきい値電圧をもたらすように修正され得る。したがって、分布２１０および２２０は、同じまたは類似の電圧範囲（たとえば、比較的安定した電圧範囲）で維持されてもよいし、分布２１０および２２０の示されている移動が緩和されてもよい。いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従よりもデバイス管理に関して容易であってよく、より低い電力消費および減少された論理の複雑さと関連づけられてよく、いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従の必要を解消し得る。しかし、いくつかの実施例では、適応型書き込み動作に対する説明される技法は、ＶＤＭ追従と組み合わせされてよい。 According to embodiments of the present disclosure, the write operation or its parameters may be modified to compensate for the effects of aging, wear, degradation, compositional changes or migration, changes in operating conditions such as temperature, or other changes. . For example, as a representative population of memory cells 105 accumulate access operations (e.g., write operations, read operations, cycles), or experience changes in operating temperature or other operating conditions, write operations are relatively It can be modified to provide a higher threshold voltage. Accordingly, distributions 210 and 220 may be maintained at the same or similar voltage ranges (eg, relatively stable voltage ranges), and the indicated shifts of distributions 210 and 220 may be relaxed. In some embodiments, adaptation of write operations may be easier for device management than VDM tracking, and may be associated with lower power consumption and reduced logic complexity, and in some embodiments, Adaptation of write operations may eliminate the need for VDM tracking. However, in some embodiments, the described techniques for adaptive write operations may be combined with VDM tracking.

図３Ａ～図３Ｃは、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルス３０５の実施例を示す。いくつかの実施例では、構成可能な材料記憶素子と関連づけられたメモリセル１０５は、比較的短い持続時間、低い振幅の電流パルスでプログラムされてよい。たとえば、メモリデバイス１００の一実施例によれば、図３Ａ～図３Ｃを参照して説明されるパルスを含むそのようなメモリセル１０５に対する書き込みパルス３０５は、１０～１５０ナノ秒の範囲内の持続時間を有してよく、１５～６５マイクロアンペアの範囲内の振幅を有してよい。 3A-3C illustrate examples of write pulses 305 that support adaptive write operations for memory devices, according to embodiments disclosed herein. In some embodiments, memory cells 105 associated with configurable material storage elements may be programmed with relatively short duration, low amplitude current pulses. For example, according to one embodiment of memory device 100, write pulses 305 to such memory cells 105, including the pulses described with reference to FIGS. It may have a time and may have an amplitude within the range of 15-65 microamps.

いくつかの実施例では、書き込みパルス３０５は、異なる論理状態を書き込むことに対する異なる極性と関連づけられてよい。たとえば、書き込みパルス３０５は、ワード線がビット線よりも高い電圧を有するとき、正の極性で印加されてよく、書き込みパルス３０５は、ワード線がビット線よりも低い電圧を有するとき、負の極性で印加されてよい。しかし、極性のそのような解釈は、他の実施例では逆にされてもよいし、メモリセル１０５を通して印加される電流の方向に関連してもよい。したがって、図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５は、電流振幅によって示されているが、そのような電流は、異なる論理状態の書き込みをサポートするために、所与のメモリセル１０５を通して異なる方向に印加されてもよい。 In some embodiments, write pulses 305 may be associated with different polarities for writing different logic states. For example, the write pulse 305 may be applied with a positive polarity when the wordlines have a higher voltage than the bitlines, and the write pulses 305 may be applied with a negative polarity when the wordlines have a lower voltage than the bitlines. may be applied at However, such interpretation of polarity may be reversed in other embodiments and may relate to the direction of current applied through memory cell 105 . Thus, although the write pulses 305 described with reference to FIGS. 3A-3C are illustrated by current amplitudes, such currents are required for a given memory cell to support writing different logic states. It may be applied in different directions through 105 .

いくつかの実施例では、ある状態を書き込むか別の状態を書き込むかは、後の読み出し動作で使用される極性に関連し得る。たとえば、ＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的低いしきい値電圧に対応する）後の読み出し動作と同じ電圧極性と関連づけられてよく、ＲＥＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的高いしきい値電圧に対応する）後の読み出し動作とは反対の電圧極性と関連づけられてよい。さまざまな実施例では、メモリデバイス１００の読み出し電圧極性は固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよい。したがって、ＳＥＴ状態またはＲＥＳＥＴ状態を書き込むための書き込みパルス３０５の極性も固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよいが、いずれの場合でも、後の読み出し動作の極性に基づいてよい。 In some embodiments, writing one state or another state may be related to the polarity used in subsequent read operations. For example, to write the SET state, the write pulse 305, or the write bias for driving such a write pulse 305, is the same voltage as the subsequent read operation (e.g., corresponding to a relatively low threshold voltage). A write pulse 305, or a write bias for driving such a write pulse 305, to write the RESET state may be associated with a polarity (eg, corresponding to a relatively high threshold voltage) after A read operation may be associated with the opposite voltage polarity. In various embodiments, the read voltage polarity of memory device 100 may be fixed or configurable based on the settings or operating mode of memory device 100 . Accordingly, the polarity of the write pulse 305 for writing the SET or RESET state may also be fixed or configurable based on the settings or mode of operation of the memory device 100, but in either may be based on the polarity of the read operation.

図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５の実施例の各々では、ある書き込みパルス３０５から別の書き込みパルス３０５へのパラメータの修正は、メモリデバイス１００内のメモリセル１０５のしきい値電圧移動に関連し得る検出または予測される老化に基づいて実行されてよい。たとえば、そのような修正は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することに少なくとも一部は基づいてよい。いくつかの実施例では、メモリデバイス１００は、レジスタ内のメモリセル１０５のセットで実行されるアクセス動作の数を追跡し、追跡される数をしきい値に比較してよい。他の実施例では、老化、サイクリング、または動作条件の他の変化によるしきい値電圧または他の特性の変化は、適応型書き込み動作に対する説明される技法をサポートするように、予測、推論、または検出されてもよい。修正は、異なるパルス振幅、異なるパルス持続時間、または両方をサポートするために再構成され得る電流源など、メモリデバイス１００の構成可能な電流源によってサポートされてよい。 In each of the write pulse 305 embodiments described with reference to FIGS. 3A-3C, the modification of the parameters from one write pulse 305 to another write pulse 305 is the threshold value of a memory cell 105 in memory device 100. It may be performed based on detected or predicted aging that may be associated with value voltage shifts. For example, such modification may be based at least in part on identifying that the amount of access operations performed on the memory array satisfies a threshold. In some embodiments, memory device 100 may track the number of access operations performed on a set of memory cells 105 within a register and compare the tracked number to a threshold. In other embodiments, changes in threshold voltages or other characteristics due to aging, cycling, or other changes in operating conditions can be predicted, inferred, or modified to support the described techniques for adaptive write operations. may be detected. Modifications may be supported by configurable current sources of memory device 100, such as current sources that can be reconfigured to support different pulse amplitudes, different pulse durations, or both.

図３Ａは、書き込みパルス３０５－ａの振幅を経時的に修正する実施例３００を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ａ－１を含んでよい。１つの書き込みパルス３０５－ａ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ａ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ａ－１を有する書き込み動作、または書き込みパルス３０５－ａの他の構成を実行してよい。 FIG. 3A shows an embodiment 300 that modifies the amplitude of write pulses 305-a over time. For example, an initial configuration of memory device 100 may include write pulse 305-a-1 having a particular duration and current amplitude. Although only one write pulse 305-a-1 is shown, memory device 100 generally operates in such a way that a write operation (eg, to write a SET state, to write a RESET state, or to write a SET state or to use write pulses 305-a-1, or other configurations of write pulses 305 (to write either of the RESET states and apply different polarities accordingly). Accordingly, memory device 100 may write write pulse 305-a- for any number of hours (eg, thousands, tens of thousands, hundreds of thousands of hours, and so on) before modifying the duration and current amplitude. A write operation with 1, or other configurations of write pulses 305-a may be performed.

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅を有する書き込みパルス３０５－ａ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ａ－１を使用することから書き込みパルス３０５－ａ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ａ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３００は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－３を使用するように修正されてもよく、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－４を使用するように後に修正されてもよく、以下同様である。 In some embodiments, memory device 100 responds to identifying that the amount of access operations performed on the memory array satisfies a threshold (e.g., in response to detected aging or cycling). write operations in response to directly detecting or indirectly inferring a threshold voltage change or shift in response to detecting another change in operating conditions, such as operating temperature. may be determined to modify the current level or amplitude of the current source by modifying the write configuration to use a write pulse 305-a-2 with a higher current amplitude (e.g., by changing the current level or amplitude of the current source to to modify). In some embodiments, a write pulse 305 having a higher current amplitude may be associated with a memory cell 105 having a higher threshold voltage, thus using write pulse 305-a-1 to write pulse 305-a-1. Changing the write configuration to using 305-a-2 may cause distribution 210, or distribution 220, or both to change (e.g., compared to such distribution when using write pulse 305-a-1). Then) may be associated with shifting to a higher voltage. Accordingly, such modifications to write operations may support compensation for threshold voltage shifts within memory device 100 (eg, shown and described with reference to FIG. 2). Example 300 shows that further changes may be made to the writing configuration (eg, based on successive modification-based aging or determination after cycling). For example, the write configuration may be modified to use write pulse 305-a-3 with an even larger current amplitude, and write pulse 305-a-4 with an even larger current amplitude. It may be modified later, and so on.

図３Ｂは、書き込みパルス３０５－ｂの持続時間を経時的に修正する実施例３３０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｂ－１を含んでよい。１つの書き込みパルス３０５－ｂ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｂ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｂ－１を有する書き込み動作、または書き込みパルス３０５－ｂの他の構成を実行してよい。 FIG. 3B shows an embodiment 330 that modifies the duration of write pulse 305-b over time. For example, an initial configuration of memory device 100 may include write pulse 305-b-1 having a particular duration and current amplitude. Although only one write pulse 305-b-1 is shown, memory device 100 generally operates in such a way that a write operation (eg, to write a SET state, to write a RESET state, or to write a SET state or write pulse 305-b-1, or other configurations of write pulse 305 (to write either of the RESET states and apply different polarities accordingly). Thus, memory device 100 may write pulse 305-b- for any number of hours (eg, thousands, tens of thousands, hundreds of thousands of hours, and so on) before modifying the duration and current amplitude. A write operation with 1, or other configurations of write pulses 305-b may be performed.

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より短い持続時間を有する書き込みパルス３０５－ｂ－２を使用するように書き込み構成を修正すること（たとえば、電流源をメモリセルと結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｂ－１を使用することから書き込みパルス３０５－ｂ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｂ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３３０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－３を使用するように修正されてもよく、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－４を使用するように後に修正されてもよく、以下同様である。 In some embodiments, memory device 100 responds to identifying that the amount of access operations performed on the memory array satisfies a threshold (e.g., in response to detected aging or cycling). write operations in response to directly detecting or indirectly inferring a threshold voltage change or shift in response to detecting another change in operating conditions, such as operating temperature. may be determined to modify the by modifying the write configuration to use a write pulse 305-b-2 having a shorter duration (e.g., coupling a current source with the memory cell modifying the duration as follows). In some embodiments, a write pulse 305 having a shorter duration may be associated with a memory cell 105 having a higher threshold voltage, thus using write pulse 305-b-1 may result in a write pulse Changing the write configuration to using write pulse 305-b-2 may cause distribution 210, or distribution 220, or both to change (e.g., compared to such distribution when using write pulse 305-b-1). Then) may be associated with shifting to a higher voltage. Accordingly, such modifications to write operations may support compensation for threshold voltage shifts within memory device 100 (eg, shown and described with reference to FIG. 2). Example 330 shows that further changes may be made to the writing configuration (eg, based on determination after successive modification-based aging or cycling). For example, the write configuration may be modified to use write pulse 305-b-3 with an even shorter duration, and write pulse 305-b-4 with an even shorter duration. It may be modified later, and so on.

図３Ｃは、書き込みパルス３０５－ｃの電流振幅および持続時間を経時的に修正する実施例３６０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｃ－１を含んでよい。１つの書き込みパルス３０５－ｃ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｃ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｃ－１を有する書き込み動作、または書き込みパルス３０５－ｃの他の構成を実行してよい。 FIG. 3C shows an embodiment 360 that modifies the current amplitude and duration of write pulse 305-c over time. For example, an initial configuration of memory device 100 may include write pulse 305-c-1 having a particular duration and current amplitude. Although only one write pulse 305-c-1 is shown, memory device 100 generally operates in such a way that a write operation (eg, to write a SET state, to write a RESET state, or to write a SET state or write pulse 305-c-1, or other configurations of write pulse 305 for writing either of the RESET states and applying different polarities accordingly. Accordingly, memory device 100 may write pulse 305-c- for any number of hours (eg, thousands, tens of thousands, hundreds of thousands of hours, and so on) before modifying the duration and current amplitude. A write operation with 1 or other configurations of write pulse 305-c may be performed.

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正し、電流源をメモリセル１０５と結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｃ－１を使用することから書き込みパルス３０５－ｃ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｃ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３６０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－３を使用するように修正されてもよく、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－４を使用するように後に修正されてもよく、以下同様である。 In some embodiments, memory device 100 responds to identifying that the amount of access operations performed on the memory array satisfies a threshold (e.g., in response to detected aging or cycling). write operations in response to directly detecting or indirectly inferring a threshold voltage change or shift in response to detecting another change in operating conditions, such as operating temperature. may be determined to modify, which may be modifying the write configuration to use a write pulse 305-c-2 with a higher current amplitude and a shorter duration (e.g., by modifying the current source modifying the current level or amplitude and modifying the duration to couple the current source to the memory cell 105). In some embodiments, write pulses 305 with higher current amplitudes and shorter durations may be associated with memory cells 105 with higher threshold voltages, thus using write pulse 305-c-1. Changing the write configuration from using write pulse 305-c-2 to using write pulse 305-c-2 changes distribution 210, or distribution 220, or both (e.g., its (compared to such distributions) may be associated with shifting to higher voltages. Accordingly, such modifications to write operations may support compensation for threshold voltage shifts within memory device 100 (eg, shown and described with reference to FIG. 2). Example 360 shows that further changes may be made to the writing configuration (eg, based on successive modification-based aging or determination after cycling). For example, the write configuration may be modified to use write pulses 305-c-3 with even higher current amplitudes and shorter durations, and write pulses with even higher current amplitudes and shorter durations. It may be later modified to use 305-c-4, and so on.

したがって、実施例３００、３３０、および３６０の各々は、メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る書き込み動作への修正を示す。単一の書き込みパルス３０５に従った書き込み構成を参照して説明されているが、メモリデバイス１００は、複数のパルス３０５（たとえば、メモリデバイス１００の異なるサブアレイに対する異なる書き込みパルス３０５、異なる論理状態を書き込むための異なる書き込みパルス３０５、複数の書き込みパルス３０５を含む論理状態を書き込むための書き込み動作）に従った書き込み動作のために構成されてよい。追加的に、書き込みパルスのために電流振幅または持続時間を修正する実施例に対して説明されているが、電圧振幅または持続時間は、上記で論じられた実施例３００、３３０、および３６０に従って修正されてもよい。 Thus, each of embodiments 300, 330, and 360 represent modifications to write operations that can support compensation for threshold voltage shifts within memory device 100. FIG. Although described with reference to a write configuration according to a single write pulse 305, memory device 100 may use multiple pulses 305 (e.g., different write pulses 305 to different sub-arrays of memory device 100, writing different logic states). different write pulses 305, a write operation for writing a logic state comprising a plurality of write pulses 305 for a write operation according to ). Additionally, although described for embodiments that modify the current amplitude or duration for the write pulse, the voltage amplitude or duration is modified according to the embodiments 300, 330, and 360 discussed above. may be

第１の実施例では、メモリデバイス１００は、複数のサブアレイの各々に対する異なる書き込みパルス３０５（たとえば、各メモリセクション１１０に対する異なる書き込みパルス３０５、各メモリバンクに対する異なる書き込みパルス３０５、メモリセル１０５の各レベルに対する異なる書き込みパルス３０５）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、複数のサブアレイを有してよく、サブアレイは各々、それぞれの動作に対して書き込みパルス３０５－ｃ－１を使用するように最初に構成される。サブアレイのうちの１つは、より急速に老化させられもしくは繰り返されることがあり、または異なる動作温度などの（たとえば、書き込み動作に応答する異なるしきい値電圧と関連づけられ得る）異なる動作条件を経験することがあり、そのような条件を識別または検出することに基づいて、メモリデバイス１００の書き込み動作は、それに応じて、他のサブアレイよりも早くより急速に老化させられまたは繰り返されるサブアレイで書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なるサブアレイに対して異なる形で書き込み動作の修正を実行してよい。 In a first embodiment, memory device 100 has a different write pulse 305 for each of the plurality of sub-arrays (e.g., a different write pulse 305 for each memory section 110, a different write pulse 305 for each memory bank, and a different write pulse 305 for each level of memory cell 105). may be configured to support using different write pulses 305) for . For example, memory device 100 may have multiple sub-arrays, each of which is initially configured to use write pulse 305-c-1 for its respective operation. One of the sub-arrays may be aged or cycled more rapidly, or experience a different operating condition such as a different operating temperature (eg, which may be associated with a different threshold voltage in response to a write operation). and based on identifying or detecting such a condition, the write operation of memory device 100 correspondingly causes the write pulses in the sub-array to be aged or repeated more rapidly than other sub-arrays. 305-c-2 may be modified. Thus, according to this and other embodiments, exemplary memory device 100 may perform modification of write operations differently for different sub-arrays.

別の実施例では、メモリデバイス１００は、追加的または代替的に、複数の論理状態の各々に対する異なる書き込みパルス３０５（たとえば、ＳＥＴ状態を書き込むための１つの書き込みパルス３０５、およびＲＥＳＥＴ状態を書き込むための異なる書き込みパルス）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、最初に、ＳＥＴ状態およびＲＥＳＥＴ状態の両方を書き込むための書き込みパルス３０５－ｃ－１を使用するように構成されてよい。しかし、メモリセル１０５の代表的な母集団では、構成可能な材料のしきい値電圧移動が、ＳＥＴ状態よりもＲＥＳＥＴ状態に対して急速に発生することがある（たとえば、分布２２０は、分布２１０よりも速い速度で移動することがある）。したがって、メモリデバイス１００の書き込み動作は、それに応じて、ＳＥＴ状態を書き込むよりも早くＲＥＳＥＴ状態を書き込むための書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なる論理状態または材料状態に対して異なる形で書き込み動作の修正を実行してよい。 In another embodiment, memory device 100 additionally or alternatively includes a different write pulse 305 for each of multiple logic states (e.g., one write pulse 305 for writing the SET state and one write pulse 305 for writing the RESET state). different write pulses). For example, memory device 100 may be configured to initially use write pulse 305-c-1 to write both the SET and RESET states. However, in a representative population of memory cells 105, the threshold voltage shift of the configurable material may occur more rapidly for the RESET state than for the SET state (eg, distribution 220 is less than distribution 210 ). can move at a faster speed). Accordingly, the write operation of memory device 100 may be modified accordingly to use write pulse 305-c-2 to write the RESET state earlier than to write the SET state. Thus, according to this and other embodiments, exemplary memory device 100 may perform modification of write operations differently for different logic or material states.

図４は、本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動４１０のグラフ４００を示す。しきい値電圧移動４１０は、（たとえば、特定の材料状態または論理状態に対する）中間しきい値電圧がサイクリングに応答して経時的にどれだけ移動することがあるかを示す。例示のために、しきい値電圧移動４１０の各々に示される中間しきい値電圧は、図２を参照して説明されるように、分布２１０の（たとえば、ＳＥＴ状態の）中間点、または分布２２０の（たとえば、ＲＥＳＥＴ状態の）中間点に対応し得るが、より一般的には、メモリセル１０５の代表的な母集団の（たとえば、構成可能な材料記憶素子の代表的な母集団の）しきい値電圧移動の他の実施例にも適用可能であってよい。 FIG. 4 shows a graph 400 of threshold voltage shift 410 in a memory device according to embodiments disclosed herein. Threshold voltage shift 410 indicates how much the intermediate threshold voltage (eg, for a particular material state or logic state) may shift over time in response to cycling. For purposes of illustration, the intermediate threshold voltage shown in each of threshold voltage shifts 410 is the midpoint of distribution 210 (eg, in the SET state), or the distribution 210, as described with reference to FIG. 220 (eg, of the RESET state), but more generally of a representative population of memory cells 105 (eg, of a representative population of configurable material storage elements). Other embodiments of threshold voltage shifting may also be applicable.

しきい値電圧移動４１０－ａおよび４１０－ｂの各々は、それぞれのパラメータを有する書き込み動作に対応してよい。たとえば、しきい値電圧移動４１０－ａは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂに対する電流振幅、もしくは持続時間、または両方は、しきい値電圧移動４１０－ａに対する電流振幅、もしくは持続時間、または両方とは異なることがある。例示のために、図３を参照して説明されるように、しきい値電圧移動４１０－ａは、書き込みパルス３０５－ｃ－１を使用する書き込み動作に対応してよく、しきい値電圧移動４１０－ｂは、書き込みパルス３０５－ｃ－２を使用する書き込み動作に対応してよいが、しきい値電圧移動４１０－ａおよび４１０－ｂは、より一般的には、書き込みパルス３０５の他の実施例、または書き込みパルス３０５間の差にも適用可能であってよい。例示的な実施例によれば、（たとえば、より高いパルス振幅およびより短いパルス持続時間に従って）書き込みパルス３０５－ｃ－２を使用する書き込み動作は、一般的に、書き込みパルス３０５－ｃ－１を使用する書き込み動作よりも大きいしきい値電圧を有することと関連づけられてよいが、示されるように、サイクリングに応答するしきい値電圧移動は、書き込みパルス３０５－ｃ－１または書き込みパルス３０５－ｃ－２のいずれかに対して発生することもある。 Each of threshold voltage shifts 410-a and 410-b may correspond to a write operation with respective parameters. For example, threshold voltage shift 410-a may correspond to write pulse 305 with a particular current amplitude and duration, and threshold voltage shift 410-b may correspond to write pulse 305 with a particular current amplitude and duration. Pulse 305 may correspond to a current amplitude and/or duration for threshold voltage shift 410-b that is different than a current amplitude and/or duration for threshold voltage shift 410-a. There is For purposes of illustration, threshold voltage shift 410-a may correspond to a write operation using write pulse 305-c-1, as described with reference to FIG. 410-b may correspond to a write operation using write pulse 305-c-2, but threshold voltage shifts 410-a and 410-b more generally correspond to other It may also be applicable to the embodiment, or the difference between write pulses 305 . According to an exemplary embodiment, a write operation using write pulse 305-c-2 (eg, according to higher pulse amplitude and shorter pulse duration) generally replaces write pulse 305-c-1. As shown, the threshold voltage shift in response to cycling, which may be associated with having a larger threshold voltage than the write operation used, is either write pulse 305-c-1 or write pulse 305-c. -2 may occur.

一実施例では、メモリデバイス１００は、最初に、書き込みパルス３０５－ｃ－１を使用して書き込み動作を実行するように構成されてよい。したがって、特定の論理状態または材料状態（たとえば、ＳＥＴ状態またはＲＥＳＥＴ状態）に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧は、最初に、しきい値電圧移動４１０－ａの経路をたどってよい。しかし、本開示の実施例によれば、メモリデバイス１００は、識別または予測される老化またはサイクリングに基づいて、書き込み動作のパラメータを修正するように構成されてよい。 In one embodiment, memory device 100 may be configured to first perform a write operation using write pulse 305-c-1. Therefore, for a particular logic state or material state (eg, SET state or RESET state), the intermediate threshold voltage of memory cell 105 written in a particular logic state or material state is initially the threshold The path of voltage shift 410-a may be followed. However, according to embodiments of the present disclosure, memory device 100 may be configured to modify parameters of write operations based on identified or predicted aging or cycling.

たとえば、グラフ４００によれば、メモリデバイス１００は、ｎサイクルのしきい値量で構成されてよい。メモリデバイス１００は、（たとえば、メモリデバイス１００のレジスタに）サイクルのカウントを蓄積することがあり、蓄積することは、書き込み動作の量を数えること、読み出し動作の量を数えること、読み出し動作または書き込み動作の量を数えること、読み出し動作および書き込み動作の加重量を数えること、もしくはメモリデバイスで実行されるアクセス動作の何らかの他の蓄積を数えること、またはこれらの何らかの部分を含んでよい。読み出し動作および書き込み動作の加重量は、読み出し動作と書き込み動作との間の差を考慮に入れてよい。たとえば、書き込み動作は、１サイクルとして数えられてよく、読み出し動作は、１サイクルの一部分（たとえば、１０分の１、５分の１、３分の１、２分の１）として数えられてよい。追加的または代替的に、アクセス動作は、アクセス動作中のメモリデバイス１００の検出される周囲温度または局所温度など、アクセス動作が発生する対応する温度に少なくとも一部は基づいて加重されてもよい。メモリデバイス１００が、蓄積されたまたは数えられたサイクルの量がしきい値（たとえば、ｎサイクル）に到達しまたはそれを超えたことを識別したとき、メモリデバイス１００は、書き込みパルス３０５－ｃ－２を代わりに使用するように書き込み動作を修正してよい（たとえば、電流源の電流レベルまたは振幅を修正してよい、電流源をメモリセル１０５と結合するための持続時間を修正してよい）。したがって、識別に少なくとも一部は基づいて、メモリデバイス１００は、特定の論理状態または材料状態に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧が、後にしきい値電圧移動４１０－ｂの経路をたどるように、修正４１５を実行してよい。 For example, according to graph 400, memory device 100 may be configured with a threshold amount of n cycles. Memory device 100 may accumulate a count of cycles (eg, in registers of memory device 100), which may include counting the amount of write operations, counting the amount of read operations, read operations or write operations. It may involve counting the amount of operations, counting the weighted weight of read and write operations, or counting some other accumulation of access operations performed on the memory device, or any portion thereof. The weighting of read and write operations may take into account the difference between read and write operations. For example, a write operation may be counted as one cycle, and a read operation may be counted as a fraction of a cycle (e.g., one tenth, one fifth, one third, one half). . Additionally or alternatively, access operations may be weighted based at least in part on the corresponding temperature at which the access operation occurs, such as the sensed ambient temperature or local temperature of memory device 100 during the access operation. When memory device 100 identifies that the amount of cycles accumulated or counted has reached or exceeded a threshold (eg, n cycles), memory device 100 issues write pulse 305-c- The write operation may be modified to use 2 instead (eg, the current level or amplitude of the current source may be modified, the duration for coupling the current source to the memory cell 105 may be modified). . Thus, based at least in part on the identification, the memory device 100 may, for a particular logic state or material state, determine that the intermediate threshold voltage of a memory cell 105 written in a particular logic state or material state is later A modification 415 may be performed to follow the path of threshold voltage shift 410-b.

したがって、修正４１５に少なくとも一部は基づいて、メモリデバイス１００は、（たとえば、比較的高いしきい値電圧と関連づけられた書き込みパルス３０５を使用して）メモリデバイス１００内のしきい値電圧移動を補償するように、書き込み動作を修正してよく、これは、示されている特定の論理状態または材料に対するしきい値電圧を安定させることがあり、またはより一般的には、メモリデバイスの論理状態の各々に対するしきい値電圧を安定させることがある。したがって、修正４１５は、しきい値電圧移動を補償するために、Ｅ３マージンおよびＥ１マージンの一方または両方を安定させまたは調整するように、書き込み動作を修正する一実施例であってよく、これは、メモリデバイス１００の性能を改善し得る。単一の修正４１５のみがグラフ４００の実施例に示されているが、メモリデバイス１００は、異なる数のサイクルにおける追加の修正（たとえば、ｎサイクルにおける第１の修正、および何らかの異なる数のサイクルにおける第２の修正）など、メモリデバイス１００の動作もしくは寿命中の複数の修正４１５、または他のパラメータに少なくとも一部は基づく修正を実行するように構成されてよい。 Accordingly, based at least in part on modification 415, memory device 100 may implement threshold voltage shifts within memory device 100 (eg, using write pulse 305 associated with a relatively high threshold voltage). The write operation may be modified to compensate, which may stabilize the threshold voltage for the particular logic states or materials shown, or more generally the logic states of the memory device. to stabilize the threshold voltage for each of the Therefore, modification 415 may be one example of modifying a write operation to stabilize or adjust one or both of the E3 and E1 margins to compensate for threshold voltage shift, which is , may improve the performance of memory device 100 . Although only a single modification 415 is shown in the example graph 400, the memory device 100 may perform additional modifications in different numbers of cycles (eg, the first modification in n cycles and the may be configured to perform multiple modifications 415 during the operation or life of the memory device 100, such as a second modification), or modifications based at least in part on other parameters.

さらに、グラフ４００は、サイクルの量に応答して修正４１５を実行する一実施例を示すが、他の特性または条件が、追加的または代替的に、修正４１５を決定するために使用されてもよい。たとえば、書き込み動作に対するしきい値移動は、同様に、（たとえば、水平軸上に）動作温度に対してマッピングされてよく、修正４１５は、メモリデバイス１００の動作温度の検出される変化に少なくとも一部は基づいて実行されてよい。一般に、本開示による修正４１５は、他の変化の中でもとりわけ、老化、移動、ドリフティング、動作条件の変化、または書き込み動作に応答して発生したしきい値電圧の変化と関連づけられ得るメモリデバイス１００内の他の変化のさまざまな検出または推論に少なくとも一部は基づいてよい。したがって、これらの実施例および他の実施例によれば、メモリデバイス１００は、しきい値電圧移動を識別または推論することに少なくとも一部は基づいて、書き込み動作に対するパラメータのセットを修正してよく、これは、メモリデバイス１００がしきい値電圧移動のさまざまな原因を補償すること（たとえば、書き込み動作のパラメータを修正することによってしきい値電圧移動を補償すること）をサポートし得る。 Further, although graph 400 illustrates one example of performing modification 415 in response to the amount of cycles, other characteristics or conditions may additionally or alternatively be used to determine modification 415. good. For example, the threshold shift for write operations may similarly be mapped against operating temperature (e.g., on the horizontal axis), and modification 415 may include at least one change in the detected change in operating temperature of memory device 100 . Part may be performed based on. In general, modifications 415 according to the present disclosure may be associated with aging, migration, drifting, changes in operating conditions, or threshold voltage changes that occur in response to a write operation, among other changes. may be based, at least in part, on various detections or inferences of other changes within. Thus, according to these and other embodiments, memory device 100 may modify the set of parameters for write operations based at least in part on identifying or inferring threshold voltage shifts. , this may help memory device 100 compensate for various sources of threshold voltage shift (eg, compensate for threshold voltage shift by modifying parameters of write operations).

図５は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス５０５のブロック図５００を示す。メモリデバイス５０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス５０５は、書き込み構成マネージャ５１０、書き込み動作マネージャ５１５、劣化検出器５２０、および読み出し動作マネージャ５２５を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス５０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。 FIG. 5 shows a block diagram 500 of a memory device 505 that supports adaptive write operations for memory devices according to embodiments disclosed herein. Memory device 505 may be an example of aspects of memory device 100 described with reference to FIG. Memory device 505 may include write configuration manager 510 , write operation manager 515 , degradation detector 520 , and read operation manager 525 . Each of these components may refer to a controller or circuitry configured to perform the described operations in memory device 505, each of these components (e.g., one or more buses). via) may communicate with each other directly or indirectly.

書き込み構成マネージャ５１０は、（たとえば、識別されたアクセス動作の量、あるいは老化、劣化、動作温度もしくは他の条件の変化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別に基づいて）書き込み動作に対する１つまたは複数のパラメータを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、書き込み動作の電流の大きさ、もしくは書き込み動作の書き込みパルス持続時間、またはそれらの組み合わせを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態（たとえば、第１の論理状態とは異なる論理状態）を書き込むことに対応する第２のパラメータを修正してよい。 The write configuration manager 510 (eg, based on the identified amount of access operations, or other identification of aging, aging, changes in operating temperature or other conditions, or other changes in memory cell properties or response characteristics). ) may modify one or more parameters for the write operation. In some embodiments, write configuration manager 510 may modify the current magnitude of write operations, or the write pulse duration of write operations, or a combination thereof. In some embodiments, the write configuration manager 510 modifies the first parameter corresponding to writing the first logical state and writes the second logical state (eg, a different logical state than the first logical state). ) may be modified.

いくつかの実施例では、書き込み構成マネージャ５１０は、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正してよい。いくつかの実施例では、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されるパラメータを修正すること（たとえば、連続の修正を実行すること）を含む。いくつかの場合では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられ、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むこと（たとえば、異なる論理状態に対して異なる形でパラメータを修正すること）と関連づけられる。 In some embodiments, write configuration manager 510 may modify one or more second parameters for the second write operation based on the amount of second access operations identified. In some embodiments, modifying the one or more second parameters for the second write operation includes modifying the one or more modified parameters (e.g., performing successive modification including). In some cases, one or more parameters are associated with writing a first logic state and one or more second parameters are associated with writing a second logic state (e.g., a different logic modifying parameters differently for different states).

書き込み動作マネージャ５１５は、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。いくつかの実施例では、書き込み動作マネージャ５１５は、第１の論理状態を（たとえば、第１のターゲットメモリセルに）書き込むために、第１の極性を有する第１の電圧を印加し、第２の論理状態を（たとえば、第２のターゲットメモリセルに）書き込むために、第２の極性を有する第２の電圧を印加してよい。 Write operation manager 515 may write logic states to one or more of the sets of memory cells by performing write operations according to one or more modified parameters. In some embodiments, write operation manager 515 applies a first voltage having a first polarity and a second voltage to write a first logic state (eg, to a first target memory cell). A second voltage having a second polarity may be applied to write a logic state of (eg, to a second target memory cell).

いくつかの実施例では、書き込み動作マネージャ５１５は、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って第２の書き込み動作を実行してよい。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行することを含む。いくつかの実施例では、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行することを含む。言い換えれば、書き込み動作マネージャ５１５は、異なる修正（たとえば、それぞれのサブセットに対するアクセス動作の異なる識別された量、それぞれのサブセットに対する異なる識別された動作条件）に従って、メモリセルの異なるサブセットで書き込み動作を実行してよい。 In some embodiments, write operation manager 515 performs a second write operation according to one or more modified second parameters to write logic states to one or more of the sets of memory cells. can be executed. In some embodiments, performing a write operation according to the one or more modified parameters includes performing a write operation on a first subset of the set of memory cells. In some embodiments, performing a write operation according to the one or more modified second parameters includes performing a write operation on a second subset of the set of memory cells. In other words, the write operation manager 515 performs write operations on different subsets of memory cells according to different modifications (eg, different identified amounts of access operations for each subset, different identified operating conditions for each subset). You can

劣化検出器５２０は、メモリアレイで実行されるアクセス動作の量、あるいは老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別を識別してよい。いくつかの実施例では、劣化検出器５２０は、識別されたアクセス動作の量がしきい値を超えることを決定してよい。いくつかの場合では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。いくつかの場合では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、劣化検出器５２０は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器５２０は、メモリデバイス５０５のしきい値電圧移動を識別または推論するように構成されてよい。 Degradation detector 520 may identify the amount of access operations performed on the memory array, or other identification of aging, degradation, or other changes in the properties or response characteristics of the memory cells. In some embodiments, degradation detector 520 may determine that the amount of identified access activity exceeds a threshold. In some cases, the amount of access operations corresponds to the amount of write operations, read operations, or a combination thereof performed on the memory array. In some cases, the amount of access operations corresponds to access operations performed on a subset of the set of memory cells. In some embodiments, the degradation detector 520 can detect aging, degradation, aging, degradation, etc., such as identifying that the amount or rate of errors (eg, access errors, read errors, write errors) exceeds or satisfies a threshold. Or some other characteristic of the memory array may be identified to identify other changes in operating conditions. More generally, degradation detector 520 may be configured to identify or infer threshold voltage shifts of memory device 505 .

いくつかの実施例では、劣化検出器５２０は、メモリアレイで実行される第２のアクセス動作の量を識別してよい。いくつかの場合では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応する。いくつかの場合では、第２のアクセス動作の量は、アクセス動作の量とは異なる。いくつかの場合では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。 In some embodiments, degradation detector 520 may identify the amount of second access operations performed on the memory array. In some cases, the identified second amount of access operations corresponds to access operations performed after identifying the amount of access operations. In some cases, the amount of second access operations is different than the amount of access operations. In some cases, the identified amount of access operations corresponds to access operations performed on the first subset of the set of memory cells, and the identified second amount of access operations corresponds to the set of memory cells. corresponding to access operations performed on the second subset of .

読み出し動作マネージャ５２５は、書き込みパラメータを修正する前に、メモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行してよく、第１の読み出し動作は、読み出し電圧を印加することを含んでよい。いくつかの実施例では、読み出し動作マネージャ５２５は、修正後に、メモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行してよく、第２の読み出し動作は、読み出し電圧（たとえば、書き込みパラメータを修正する前と同じ電圧）を印加することを含む。 The read operation manager 525 may perform a first read operation on one or more of the set of memory cells before modifying the write parameters, the first read operation applying a read voltage. may contain In some embodiments, the read operation manager 525 may perform a second read operation on one or more of the set of memory cells after modification, the second read operation using a read voltage (e.g., , the same voltage as before modifying the write parameters).

図６は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス６０５のブロック図６００を示す。メモリデバイス６０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス６０５は、書き込み動作マネージャ６１０、劣化検出器６１５、およびアクセス動作レジスタ６２０を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス６０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。 FIG. 6 shows a block diagram 600 of a memory device 605 that supports adaptive write operations for memory devices according to embodiments disclosed herein. Memory device 605 may be an example of aspects of memory device 100 described with reference to FIG. Memory device 605 may include write operation manager 610 , degradation detector 615 , and access operation register 620 . Each of these components may refer to a controller or circuit component configured to perform the described operations in memory device 605, each of these components (e.g., one or more buses). via) may communicate with each other directly or indirectly.

書き込み動作マネージャ６１０は、第１のパルスの大きさおよび第１のパルス持続時間に従って、１つまたは複数の第１の書き込み動作をメモリアレイで実行してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加してよい。 Write operation manager 610 may perform one or more first write operations on the memory array according to the first pulse magnitude and the first pulse duration. In some embodiments, write operation manager 610 may apply a first voltage having a first polarity to a first target memory cell for writing a first logic state. In some embodiments, write operation manager 610 may apply a second voltage having a second polarity to the second target memory cell for writing the second logic state.

いくつかの実施例では、書き込み動作マネージャ６１０は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、１つまたは複数の第２の書き込み動作をメモリアレイで実行してよい。いくつかの場合では、第２のパルスの大きさは、第１のパルスの大きさよりも大きく、第２のパルス持続時間は、第１のパルス持続時間よりも短い。 In some embodiments, write operation manager 610 determines the second pulse magnitude and the second pulse magnitude based on identifying that the amount of access operations performed on the memory array satisfies the threshold. One or more second write operations may be performed on the memory array according to the pulse duration. In some cases, the second pulse magnitude is greater than the first pulse magnitude and the second pulse duration is shorter than the first pulse duration.

劣化検出器６１５は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してもよいし、老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の何らかの他の標識を識別してもよい。いくつかの実施例では、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含む。いくつかの実施例では、劣化検出器６１５は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器６１５は、メモリデバイス６０５のしきい値電圧移動を識別または推論するように構成されてよい。 Degradation detector 615 may identify that the amount of access operations performed on the memory array satisfies a threshold, or any other change in aging, degradation, or other change in memory cell properties or response characteristics. Other indicia may be identified. In some embodiments, identifying that the amount of access operations performed on the memory array satisfies the threshold includes comparing the counted access operations to a configured threshold. In some examples, the degradation detector 615 may detect aging, degradation, aging, degradation, etc., such as identifying that the amount or rate of errors (eg, access errors, read errors, write errors) exceeds or satisfies a threshold. Or some other characteristic of the memory array may be identified to identify other changes in operating conditions. More generally, degradation detector 615 may be configured to identify or infer threshold voltage shifts of memory device 605 .

アクセス動作レジスタ６２０は、メモリアレイに対応するレジスタ内でアクセス動作を数えてよい。 Access operation register 620 may count access operations in a register corresponding to the memory array.

図７は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法７００を示すフローチャートを示す。方法７００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法７００の動作は、図５を参照して説明されるメモリデバイス５０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。 FIG. 7 presents a flowchart illustrating one or more methods 700 of supporting adaptive write operations for memory devices, according to embodiments disclosed herein. The operations of method 700 may be performed by the memory device or components thereof described herein. For example, the operations of method 700 may be performed by memory device 505 described with reference to FIG. In some embodiments, a memory device may execute sets of instructions to control functional elements of the memory device to perform the functions described. Additionally or alternatively, the memory device may use special purpose hardware or circuitry to implement aspects of the described functionality.

７０５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量を識別してよく、メモリアレイは、メモリセルのセットを含む。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子（たとえば、構成可能な材料部分）と関連づけられる。７０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７０５の動作の態様は、図５を参照して説明される劣化検出器によって実行されてよい。 At 705, the memory device may identify a quantity of access operations to be performed on the memory array, the memory array including a set of memory cells. In some embodiments, each of the memory cells is associated with a respective storage element (eg, configurable material portion) that stores a value based on changes in material properties associated with the storage element. The acts of 705 may be performed according to the methods described herein. In some embodiments, the operational aspects of 705 may be performed by the degradation detector described with reference to FIG.

７１０では、メモリデバイスは、識別されたアクセス動作の量に基づいて、書き込み動作に対する１つまたは複数のパラメータを修正してよい。７１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１０の動作の態様は、図５を参照して説明される書き込み構成マネージャによって実行されてよい。 At 710, the memory device may modify one or more parameters for write operations based on the identified amount of access operations. The acts of 710 may be performed by methods described herein. In some embodiments, aspects of the operation of 710 may be performed by the write configuration manager described with reference to FIG.

７１５では、メモリデバイスは、１つまたは複数の修正されたパラメータに従って、書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。７１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１５の動作の態様は、図５を参照して説明される書き込み動作マネージャによって実行されてよい。 At 715, the memory device may write the logic state to one or more of the sets of memory cells by performing a write operation according to the one or more modified parameters. The operations of 715 may be performed according to the methods described herein. In some embodiments, aspects of the operation of 715 may be performed by the write operation manager described with reference to FIG.

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量を識別し、メモリアレイが複数のメモリセルを含み、複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、この値が、記憶素子と関連づけられた材料プロパティの変化に基づいており、識別されたアクセス動作の量に基づいて書き込み動作に対する１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。 In some examples, the devices described herein may perform one or more methods, such as method 700 . The apparatus identifies a quantity of access operations to be performed in a memory array, the memory array including a plurality of memory cells, each of the plurality of memory cells associated with a respective storage element storing a value, and is based on a change in a material property associated with the storage element, modifying one or more parameters for a write operation based on the identified amount of access operations, and according to the one or more modified parameters. A feature, means, circuit component, or instruction (e.g., a non-temporary storing instruction executable by a processor) for writing a logic state to one or more of a set of memory cells by performing a write operation. computer readable medium).

本明細書において説明される方法７００および装置のいくつかの実施例は、識別されたアクセス動作の量がしきい値を超えることを決定するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、１つまたは複数のパラメータを修正することは、この決定に基づいてよい。 Some embodiments of the method 700 and apparatus described herein include acts, features, means, circuitry, or instructions for determining that the amount of identified access operations exceeds a threshold. and modifying the one or more parameters may be based on this determination.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の電流の大きさを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, modifying one or more parameters of the write operation includes the operation, feature, It may include means, circuitry, or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の書き込みパルス持続時間を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, modifying one or more parameters of the write operation includes the operations for modifying the write pulse duration of the write operation, features, It may include means, circuitry, or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態を書き込むことに対応する第２のパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, modifying one or more parameters of the write operation modifies the first parameter corresponding to writing the first logic state. Modifying may include acts, features, means, circuit components, or instructions for modifying the second parameter corresponding to writing the second logic state.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, performing a write operation has a first polarity on a first target memory cell for writing a first logic state. acts, features, means, circuit components for applying a first voltage and applying a second voltage having a second polarity to a second target memory cell for writing a second logic state; or may contain instructions.

本明細書において説明される方法７００および装置のいくつかの実施例は、メモリアレイで実行される第２のアクセス動作の量を識別し、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って、第２の書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。 Some embodiments of the method 700 and apparatus described herein identify an amount of second access operations to be performed on the memory array, and based on the identified amount of second access operations: Modifying one or more second parameters for a second write operation and modifying one or more second parameters to write logic states to one or more of the set of memory cells , may further include acts, features, means, circuit components, or instructions for performing the second write operation.

本明細書において説明される方法７００および装置のいくつかの実施例では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応し、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されたパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the identified amount of the second access operation corresponds to an access operation to be performed after identifying the amount of access operation, and the second Modifying the one or more second parameters for the write operation of may include acts, features, means, circuitry, or instructions for modifying the one or more modified parameters.

本明細書において説明される方法７００および装置のいくつかの実施例では、第２のアクセス動作の量は、アクセス動作の量とは異なることがある。 In some embodiments of the method 700 and apparatus described herein, the amount of second access operations may differ from the amount of access operations.

本明細書において説明される方法７００および装置のいくつかの実施例では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよく、１つまたは複数の修正された第２のパラメータで書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the identified amount of access operations corresponds to access operations performed on the first subset of the set of memory cells, and the identified The second amount of access operations corresponds to access operations performed on the second subset of the set of memory cells. In some embodiments, performing a write operation according to the one or more modified parameters comprises: acts, features, means, circuitry for performing a write operation on a first subset of a set of memory cells; Performing a write operation with one or more modified second parameters may include elements or instructions for performing a write operation on a second subset of the set of memory cells, features , means, circuitry, or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられてよく、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むことと関連づけられてよい。 In some embodiments of the method 700 and apparatus described herein, one or more parameters may be associated with writing a first logic state and one or more second parameters may be associated with writing the second logic state.

本明細書において説明される方法７００および装置のいくつかの実施例は、修正前にメモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、第１の読み出し動作は、読み出し電圧を印加することと、修正後にメモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行することとを含み、第２の読み出し動作は、読み出し電圧（たとえば、修正前と同じ読み出し電圧）を印加することを含む。 Some embodiments of the method 700 and apparatus described herein include acts, features, means, and methods for performing a first read operation on one or more of a set of memory cells prior to modification. It may further include circuitry, or instructions, wherein the first read operation is applying a read voltage and performing a second read operation on one or more of the set of memory cells after modification. and the second read operation includes applying a read voltage (eg, the same read voltage as before the modification).

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。 In some embodiments of the method 700 and apparatus described herein, the amount of access operations corresponds to the amount of write operations, read operations, or a combination thereof performed on the memory array.

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。 In some embodiments of the method 700 and apparatus described herein, the amount of access operations corresponds to access operations performed on a subset of the set of memory cells.

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。 In some examples, the devices described herein may perform one or more methods, such as method 700 . The apparatus identifies that an amount of access operations performed on the memory array exceeds a threshold, modifies one or more parameters of the write operation based on the identification, and modifies one or more of the modified A feature, means, circuitry, or instructions (e.g., storing instructions executable by a processor) for writing logic states to one or more of a set of memory cells by performing a write operation according to parameters non-transitory computer-readable media).

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, to modify one or more parameters, the apparatus controls the current magnitude of the write operation, the write pulse duration of the write operation, , or may include acts, features, means, circuitry, or instructions for modifying , or both.

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, to modify one or more parameters, the apparatus places a first logic state on the parameter corresponding to writing the first logic state. and perform the second modification to the second parameter corresponding to writing the second logic state.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行するために、この装置は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, to perform a write operation, the apparatus places a first target memory cell for writing a first logic state into a first target memory cell. acts, features and means for applying a first voltage having a polarity of and applying a second voltage having a second polarity to a second target memory cell for writing a second logic state; It may contain circuitry or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。 Some embodiments of the method 700 and apparatus described herein determine that the amount of second access operations performed on the memory array after modifying one or more parameters exceeds the second threshold. to generate one or more modified second parameters based on identifying the amount of the second access activity exceeding the second threshold; to modify the one or more modified parameters and perform a write operation according to the one or more modified second parameters to write a logic state to one or more of the sets of memory cells; may further include the acts, features, means, circuitry, or instructions of

本明細書において説明される方法７００および装置のいくつかの実施例では、第１のアクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行し、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the first amount of access operations corresponds to access operations performed on the first subset of the plurality of memory cells, one or The apparatus performs a write operation on a set of memory cells including a first subset of the plurality of memory cells and a second subset of the set of memory cells to perform a write operation according to the plurality of modified parameters. based on identifying that the amount of second access operations performed in exceeds a second threshold, and identifying that the amount of second access operations exceeds the second threshold; one or more for modifying one or more second parameters of the write operation and writing a logic state to one or more of the set of memory cells, including the second subset of the set of memory cells may include acts, features, means, circuit components, or instructions for performing a write operation according to the modified second parameter of .

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、第１の論理状態を書き込み、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the one or more parameters are writing the first logic state associated with the threshold voltage falling below the read voltage. To perform a write operation according to the associated modified one or more parameters, the apparatus writes a first logic state and a second amount of access operations to be performed on the set of memory cells is a second amount. Based on identifying exceeding a threshold of 2 and identifying an amount of second access operations exceeding the second threshold, the threshold voltage is associated with exceeding the read voltage. to modify one or more second parameters of a write operation associated with writing a second logic state to write the second logic state to one or more of the set of memory cells. , acts, features, means, circuitry, or instructions for performing a write operation according to one or more modified second parameters.

方法７００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。 Although embodiments of method 700 are described in the context of the amount of access operations, modifying parameters for write operations according to the present disclosure may additionally or alternatively include the identified temperature of the memory device, the errors (eg, access errors, read errors, write errors, errors indicative of changes in threshold voltages of written memory cells of the memory device) or the amount or rate of errors in the memory device. In general, modification of the parameters of a write operation according to the present disclosure involves some detection of conditions or properties corresponding to actual or inferred changes or shifts in threshold voltage, or other material properties or response behavior of the memory device. may be done on the basis of

図８は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法８００の動作は、図６を参照して説明されるメモリデバイス６０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。 FIG. 8 presents a flowchart illustrating one or more methods 800 of supporting adaptive write operations for memory devices, according to embodiments disclosed herein. The operations of method 800 may be performed by the memory device or components thereof described herein. For example, the operations of method 800 may be performed by memory device 605 described with reference to FIG. In some embodiments, a memory device may execute sets of instructions to control functional elements of the memory device to perform the functions described. Additionally or alternatively, the memory device may use special purpose hardware or circuitry to implement aspects of the described functionality.

８０５では、メモリデバイスは、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行してよい。８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。 At 805, the memory device may perform one or more first write operations on the memory array according to the first pulse magnitude and the first pulse duration. The acts of 805 may be performed according to the methods described herein. In some embodiments, aspects of the operation of 805 may be performed by the write operation manager described with reference to FIG.

８１０では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してよい。８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６を参照して説明される劣化検出器によって実行されてよい。 At 810, the memory device may identify that the amount of access operations performed on the memory array satisfies a threshold. The acts of 810 may be performed according to methods described herein. In some embodiments, the operational aspects of 810 may be performed by the degradation detector described with reference to FIG.

８１５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行してよい。８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。 At 815, the memory device, based on identifying that the amount of access operations performed on the memory array satisfies the threshold, performs the memory operation according to the second pulse magnitude and the second pulse duration. One or more second write operations may be performed on the array. The acts of 815 may be performed according to methods described herein. In some embodiments, aspects of the operation of 815 may be performed by the write operation manager described with reference to FIG.

いくつかの実施例では、本明細書において説明される装置は、方法８００などの１つまたは複数の方法を実行してよい。この装置は、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行するための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。 In some examples, the devices described herein may perform one or more methods, such as method 800 . The apparatus performs one or more first write operations on the memory array according to a first pulse magnitude and a first pulse duration, and a threshold amount of access operations performed on the memory array. according to a second pulse magnitude and a second pulse duration based on identifying satisfying the value and identifying that the amount of access operations performed on the memory array satisfies the threshold; , a feature, means, circuitry, or instructions (e.g., a non-transitory computer-readable medium storing instructions executable by a processor) for performing one or more second write operations in the memory array may contain.

本明細書において説明される方法８００および装置のいくつかの実施例では、第２のパルスの大きさは、第１のパルスの大きさよりも大きいことがあり、第２のパルス持続時間は、第１のパルス持続時間よりも短いことがある。 In some embodiments of the method 800 and apparatus described herein, the magnitude of the second pulse can be greater than the magnitude of the first pulse, and the second pulse duration is It may be shorter than 1 pulse duration.

本明細書において説明される方法８００および装置のいくつかの実施例は、メモリアレイに対応するレジスタ内でアクセス動作を数えるための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含んでよい。 Some embodiments of the methods 800 and apparatus described herein may further include acts, features, means, circuitry, or instructions for counting access operations in registers corresponding to a memory array. , identifying that the amount of access operations performed in the memory array satisfies the threshold may include comparing the counted access operations to a configured threshold.

本明細書において説明される方法８００および装置のいくつかの実施例では、１つまたは複数の第２の書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 800 and apparatus described herein, performing one or more second write operations is to write a first logic state to a first target memory cell. applying a first voltage having a first polarity to a second target memory cell for writing a second logic state to a second voltage having a second polarity; It may include features, means, circuitry, or instructions.

方法８００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。 Although embodiments of method 800 are described in the context of the amount of access operations, modifying parameters for write operations according to the present disclosure may additionally or alternatively include the identified temperature of the memory device, the errors (eg, access errors, read errors, write errors, errors indicative of changes in threshold voltages of written memory cells of the memory device) or the amount or rate of errors in the memory device. In general, modification of the parameters of a write operation according to the present disclosure involves some detection of conditions or properties corresponding to actual or inferred changes or shifts in threshold voltage, or other material properties or response behavior of the memory device. may be done on the basis of

上記で説明される方法は可能な実施例について説明しており、動作およびステップは並べ替えられてもよいし修正されてもよく、他の実施例も可能であることに留意されたい。さらに、方法のうちの２つ以上の部分が組み合わされてよい。 Note that the methods described above describe possible implementations, and that the acts and steps may be rearranged or modified, and other implementations are possible. Additionally, two or more parts of the method may be combined.

装置が説明される。この装置は、メモリセルのセットを含むメモリアレイを含んでよい。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子と関連づけられてよい。この装置はまた、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、この識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むように構成される回路構成要素を含んでよい。 An apparatus is described. The device may include a memory array that includes sets of memory cells. In some embodiments, each of the memory cells may be associated with a respective storage element that stores a value based on changes in material properties associated with the storage element. The apparatus also identifies that an amount of access operations performed on the memory array exceeds a threshold, modifies one or more parameters of the write operation based on the identification, and modifies one or more of the may include circuitry configured to write a logic state to one or more of the set of memory cells by performing a write operation according to specified parameters.

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するように構成されてよい。 In some embodiments, the circuitry is configured to modify the current magnitude of the write operation, the write pulse duration of the write operation, or both, to modify the one or more parameters. good.

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するように構成されてよい。 In some embodiments, to modify one or more parameters, the circuit component performs a first modification to the parameter corresponding to writing a first logic state and a second logic state. may be configured to perform a second modification to the second parameter corresponding to writing

いくつかの実施例では、書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するように構成されてよい。 In some embodiments, to perform a write operation, circuitry applies a first voltage having a first polarity to a first target memory cell for writing a first logic state. , to apply a second voltage having a second polarity to a second target memory cell for writing a second logic state.

いくつかの実施例では、回路構成要素は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するように構成されてよい。 In some embodiments, the circuitry identifies that an amount of second access operations performed on the memory array after modifying the one or more parameters exceeds a second threshold; to generate one or more modified second parameters based on identifying that the amount of access operations of 2 exceeds a second threshold; It may be configured to modify the parameters and perform a write operation according to the one or more modified second parameters to write the logic state to one or more of the set of memory cells.

いくつかの実施例では、アクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行するように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。 In some embodiments, the amount of access operations corresponds to access operations performed on the first subset of the plurality of memory cells, and for performing write operations according to the one or more modified parameters, Circuitry is configured to perform a write operation on a set of memory cells including a first subset of the plurality of memory cells. In some embodiments, the circuitry identifies that the amount of second access operations performed on the second subset of the set of memory cells exceeds a second threshold, and the second access Modifying one or more second parameters of the write operation based on identifying that the amount of operation exceeds the second threshold, memory cells comprising a second subset of the set of memory cells may be further configured to perform a write operation according to the one or more modified second parameters to write the logic state to one or more of the sets of .

いくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。 In some embodiments, the one or more parameters are associated with writing the first logic state associated with the threshold voltage being below the read voltage, and the one or more modified parameters To perform a write operation according to, the circuitry is configured to write a first logic state. In some embodiments, the circuitry identifies that the amount of second access operations performed on the set of memory cells exceeds a second threshold, and the amount of second access operations exceeds a second threshold. One or more of the write operations associated with writing a second logic state associated with the threshold voltage exceeding the read voltage based on identifying the two threshold crossings. to modify the second parameters and perform a write operation according to the one or more modified second parameters to write a second logic state to one or more of the sets of memory cells; It may be further configured.

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。いくつかの図面が、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、このバスはさまざまなビット幅を有し得ることは、当業者によって理解されよう。 Information and signals described herein may be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referred to throughout the above description may refer to voltages, currents, electromagnetic waves, magnetic fields or magnetic particles, light fields or optical particles, or any of these. It can be represented by a combination. Some drawings may show a signal as a single signal. However, it will be understood by those skilled in the art that a signal may represent a bus of signals, which may have various bit widths.

本明細書で使用されるとき、「仮想接地」という用語は、約ゼロボルト（０Ｖ）の電圧で保たれるが接地に直接的に結合されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻り得る。仮想接地は、演算アンプと抵抗からなる分圧器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖに接続されることを意味する。 As used herein, the term "virtual ground" refers to a node in an electrical circuit that is maintained at a voltage of approximately zero volts (0V) but is not directly coupled to ground. Therefore, the voltage of virtual ground may fluctuate temporarily and return to about 0V in steady state. A virtual ground can be implemented using various electronic circuit elements such as voltage dividers consisting of operational amplifiers and resistors. Other implementations are also possible. "Virtual ground" or "virtually grounded" means connected to about 0V.

「電子通信」、「導電性接触」、「接続された」、および「結合された」という用語は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指すことがある。コンポーネントは、コンポーネント間の信号の流れを任意の時間にサポートすることができる導電路がコンポーネント間にある場合、互いと電子通信する（またはこれと導電性接触する、またはこれと接続される、またはこれと結合される）と考えられる。所与の時間に、互いと電子通信する（またはこれと導電性接触する、またはこれと接続された、またはこれと結合された）コンポーネント間の導電路は、接続されたコンポーネントを含むデバイスの動作に基づいて、開回路であってもよいし、閉回路であってもよい。接続されたコンポーネント間の導電路は、コンポーネント間の直接的な導電路であってもよいし、接続されたコンポーネント間の導電路は、スイッチ、トランジスタ、または他のコンポーネントなどの中間コンポーネントを含み得る間接的な導電路であってもよい。いくつかの場合では、接続されたコンポーネント信号の流れは、たとえば、スイッチまたはトランジスタなどの１つまたは複数の中間コンポーネントを使用して、ある時間にわたって中断されることがある。 The terms “electronic communication,” “conductive contact,” “connected,” and “coupled” may refer to relationships between components that support the flow of signals between the components. Components are in electronic communication with each other (or in conductive contact with or connected with, or combined with this). A conductive path between components in electronic communication with each other (or in conductive contact with, or connected with, or coupled with) at a given time is the operation of the device containing the connected components. It may be an open circuit or a closed circuit based on . Conductive paths between connected components may be direct conductive paths between components, or conductive paths between connected components may include intermediate components such as switches, transistors, or other components. It may be an indirect conductive path. In some cases, the connected component signal flow may be interrupted for a period of time using, for example, one or more intermediate components such as switches or transistors.

「結合」という用語は、信号が導電路上において現在コンポーネント間で通信することができないコンポーネント間の開回路関係から、導電路上で信号がコンポーネント間で通信可能であるコンポーネント間の閉回路関係に移る状況を指す。コントローラなどのコンポーネントが他のコンポーネントを一緒に結合するとき、そのコンポーネントは、以前は信号が流れることを可能にしなかった導電路上で信号が他のコンポーネント間を流れることを可能にする変更を開始する。 The term "coupling" refers to a situation in which an open-circuit relationship between components, in which signals cannot currently be communicated between components over a conductive path, moves to a closed-circuit relationship between components, in which signals can be communicated between components over a conductive path. point to When a component such as a controller couples other components together, that component initiates changes that allow signals to flow between the other components on conductive paths that previously did not allow signals to flow. .

「絶縁される」という用語は、信号がコンポーネント間を流れることが現在可能でないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路が存在する場合、互いから絶縁される。たとえば、コンポーネント間に設置されたスイッチによって分離された２つのコンポーネントは、スイッチが開であるとき、互いから絶縁される。コントローラが２つのコンポーネントを互いから絶縁するとき、コントローラは、以前は信号が流れることを可能にした導電路を使用して信号がコンポーネント間を流れるのを防止する変更に影響する。 The term "isolated" refers to a relationship between components that does not currently allow signals to flow between the components. Components are isolated from each other when an open circuit exists between them. For example, two components separated by a switch placed between them are isolated from each other when the switch is open. When the controller isolates two components from each other, the controller affects changes that prevent signals from flowing between components using conductive paths that previously allowed signals to flow.

本明細書において使用される「層」という用語は、幾何学的構造の階層またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および深さ）を有してよく、表面の少なくとも一部分を覆うことがある。たとえば、層は、２つの寸法が第３の寸法よりも大きい３次元構造、たとえば薄層であってよい。層は、異なる要素、コンポーネント、および／または材料を含んでよい。いくつかの場合では、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元は、例示の目的で描かれる。 As used herein, the term "layer" refers to a layer or sheet of geometric structure. Each layer may have three dimensions (eg, height, width, and depth) and may cover at least a portion of the surface. For example, a layer may be a three-dimensional structure with two dimensions greater than a third dimension, eg, a lamina. Layers may include different elements, components, and/or materials. In some cases, a layer may consist of more than one sublayer. In some of the accompanying figures, two dimensions of a three-dimensional layer are drawn for illustrative purposes.

本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するように十分に近いことを意味する。 As used herein, the term "substantially" means that the property modified (e.g., a verb or adjective modified by the term substantially) need not be absolute, but the property means close enough to achieve the benefits of

本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、いくつかの場合では、メモリセルまたはメモリアレイの他のコンポーネントへの電気接触として用いられることがある。電極は、メモリアレイの要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。 As used herein, the term "electrode" may refer to an electrical conductor, and in some cases may be used as an electrical contact to other components of a memory cell or memory array. Electrodes may include traces, wires, conductive lines, conductive layers, etc. that provide conductive paths between elements or components of the memory array.

本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントのアクティブ化を介してコンポーネント間に導電路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと信号を交換し得る。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電荷の流れを可能にする動的な動作であり得る。 As used herein, the term "short circuit" refers to a relationship between components in which a conductive path is established between the components through the activation of a single intermediate component between the two components in question. For example, a first component shorted to a second component may exchange signals with the second component when a switch between the two components is closed. Thus, a short circuit can be a dynamic action that allows charge to flow between components (or lines) in electronic communication.

メモリアレイを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの場合では、基板は半導体ウエハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の伝導性は、限定するものではないが、亜リン酸、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、イオン注入によって、または他の任意のドーピング手段によって、基板の初期形成または成長中に実行されてよい。 Devices discussed herein, including memory arrays, may be formed on semiconductor substrates such as silicon, germanium, silicon-germanium alloys, gallium arsenide, gallium nitride, and the like. In some cases, the substrate is a semiconductor wafer. In other cases, the substrate may be a silicon-on-insulator (SOI) substrate, such as silicon-on-glass (SOG) or silicon-on-sapphire (SOS), or a semiconductor material on another substrate. may be an epitaxial layer of The conductivity of the substrate or subregions of the substrate may be controlled through doping with various chemical species including, but not limited to, phosphorous, boron, or arsenic. Doping may be performed during initial formation or growth of the substrate by ion implantation or by any other doping means.

本明細書において論じられるスイッチングコンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えてよい。端子は、導電性材料たとえば金属を通って他の電子的要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングした、たとえば変性した、半導体領域を備えることがある。ソースとドレインは、少量ドーピングした半導体領域またはチャネルによって分離されることがある。チャネルがｎ型である（すなわち、大多数のキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、大多数のキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル伝導性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」または「アクティブ化」されてよい。トランジスタは、トランジスタのしきい値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」または「非アクティブ化」されてよい。 A switching component or transistor as discussed herein may represent a field effect transistor (FET) and comprise a three terminal device including a source, a drain and a gate. Terminals may be connected to other electronic elements through conductive materials such as metals. The source and drain may be electrically conductive and may comprise heavily doped, eg modified, semiconductor regions. The source and drain may be separated by a lightly doped semiconductor region or channel. If the channel is n-type (ie, the majority carriers are electrons), the FET is sometimes called an n-type FET. If the channel is p-type (ie, the majority carriers are holes), the FET is sometimes called a p-type FET. The channel may be capped with an insulating gate oxide. Channel conductivity can be controlled by applying a voltage to the gate. For example, applying a positive or negative voltage to an n-type FET or p-type FET, respectively, can cause the channel to become conductive. A transistor may be "on" or "activated" when a voltage greater than or equal to the threshold voltage of the transistor is applied to the transistor gate. A transistor may be "off" or "deactivated" when a voltage less than the threshold voltage of the transistor is applied to the transistor gate.

本明細書において添付の図面とともに記載される説明は、例示的な構成について説明したものであり、実施され得るまたは特許請求の範囲内である例をすべて表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「一例、事例、または例示として働く」を意味する。詳細な説明は、説明される技法の理解を提供するために具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されてよい。いくつかの例では、既知の構造およびデバイスは、説明される実施例の概念を不明瞭にすることを回避するためにブロック図形式で示される。 The description set forth herein in conjunction with the accompanying drawings describes example configurations and does not represent all examples that may be implemented or that are within the scope of the claims. As used herein, the term "exemplary" means "serving as an example, instance, or illustration," rather than "preferred" or "advantaged over other examples." The detailed description includes specific details to provide an understanding of the techniques described. However, these techniques may be practiced without these specific details. In some instances, well-known structures and devices are shown in block diagram form in order to avoid obscuring the concepts of the described embodiments.

添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後にダッシュと類似のコンポーネントを区別する第２のラベルとを続けることによって区別され得る。単に第１の参照ラベルが本明細書で使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのうちの任意のコンポーネントに適用可能である。 In the accompanying figures, similar components or features may have the same reference label. Additionally, various components of the same type may be distinguished by following the reference label with a dash and a second label that distinguishes similar components. Where only the first reference label is used herein, the description is applicable to any of the similar components having the same first reference label, regardless of the second reference label. .

本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたこれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成の組み合わせ）として実施されてもよい。 Various exemplary blocks and modules described in connection with the disclosure herein may be general purpose processors, DSPs, ASICs, Field Programmable Gate Arrays (FPGAs) or other programmable logic devices, discrete gate or transistor logic, It may be implemented or executed with discrete hardware components, or any combination thereof designed to perform the functions described herein. A general purpose processor may be a microprocessor, but in the alternative, the processor may be any processor, controller, microcontroller, or state machine. A processor may also be a combination of computing devices (e.g., a digital signal processor (DSP) and a microprocessor, multiple microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration). combination).

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施されてよい。これらの機能は、プロセッサによって実行されるソフトウェアで実施する場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、異なる物理的場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前置きされる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づくことがある。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるものとする。 The functions described herein may be implemented in hardware, software executed by a processor, firmware, or any combination thereof. These functions, when implemented in software executed by a processor, may be stored on or transmitted over as one or more instructions or code on a computer-readable medium. Other examples and implementations are within the disclosure and appended claims. For example, due to the nature of software, the functions described above can be implemented using software executed by a processor, hardware, firmware, hardwiring, or any combination thereof. Features performing functions may also be physically located at various locations, including being distributed such that portions of functions are performed at different physical locations. Also, as used herein, including in the claims, a list of items (e.g., phrases such as "at least one of" or "one or more of" are preceded by "or" as used within a list of items) means, for example, that a list of at least one of A, B, or C is A or B or C or AB or AC or BC or ABC (i.e., A and A comprehensive list as meant B and C). Also, as used herein, the phrase "based on" shall not be construed as a reference to a closed set of conditions. For example, an exemplary step described as "based on condition A" may be based on both condition A and condition B without departing from the scope of this disclosure. In other words, as used herein, the phrase "based on" shall be interpreted in the same manner as the phrase "based at least in part on."

本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対するさまざまな修正は、当業者には明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。

The description herein is provided to enable any person skilled in the art to make or use the present disclosure. Various modifications to this disclosure will become apparent to those skilled in the art. The general principles defined herein may be applied in other variations without departing from the scope of this disclosure. Accordingly, the present disclosure is not to be limited to the examples and designs described herein, but is to be accorded the widest scope consistent with the principles and novel features disclosed herein.

相互参照
本特許出願は、２０１９年７月２２日に出願された、「ＡＤＡＰＴＩＶＥ ＷＲＩＴＥ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＢｏｎｉａｒｄｉらによる米国特許出願第１６／５１８，８７６号の優先権を主張する２０２０年６月１０日に出願された、「ＡＤＡＰＴＩＶＥ ＷＲＩＴＥ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＢｏｎｉａｒｄｉらによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０３６９８３の優先権を主張するものであり、このそれぞれは本発明の譲受人に譲渡され、このそれぞれは参照によりその全体が明白に本明細書に組み込まれる。 CROSS REFERENCE This patent application claims priority to U.S. patent application Ser. No. 16/518,876 by Boniardi et al. No. PCT/US2020/036983 by Boniardi et al., entitled "ADAPTIVE WRITE OPERATIONS FOR A MEMORY DEVICE," filed Jun. 10, 2020, each of which and assigned to the assignee of , each of which is expressly incorporated herein by reference in its entirety .

以下は、一般に、メモリデバイスに関し、より詳細には、メモリデバイスのための適応型書き込み動作に関する。 The following relates generally to memory devices, and more particularly to adaptive write operations for memory devices.

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理１または論理０によって表されることが多い２つの状態のうちの１つを記憶することが最も多い。他のデバイスでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、デバイスのコンポーネントが、メモリデバイスに記憶された少なくとも１つの状態を読み出してもよいし、これを検知してもよい。情報を記憶するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよいし、これをプログラムしてもよい。 Memory devices are widely used to store information in various electronic devices such as computers, wireless communication devices, cameras, digital displays, and the like. Information is stored by programming different states of the memory device. For example, binary devices most often store one of two states often represented by a logic one or a logic zero. Other devices may store more than two states. To access the stored information, a component of the device may read or sense at least one state stored in the memory device. To store information, components of the device may write states to or program the memory device.

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）、自己選択メモリ（ＳＳＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリセルは、外部電源の不在下ですら、長い時間の期間にわたって、記憶された論理状態を維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、記憶された状態を経時的に失い得る。 Magnetic Hard Disk, Random Access Memory (RAM), Read Only Memory (ROM), Static RAM (SRAM), Dynamic RAM (DRAM), Synchronous Dynamic RAM (SDRAM), Ferroelectric RAM (FeRAM), Magnetic RAM (MRAM) There are various types of memory devices, including , resistive RAM (RRAM), flash memory, phase change memory (PCM), self-select memory (SSM), and the like. Memory devices may be volatile or non-volatile. Non-volatile memory cells can maintain a stored logic state for long periods of time, even in the absence of external power. Volatile memory cells can lose their stored state over time unless they are periodically refreshed by an external power source.

メモリデバイスを改善することは、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。いくつかの適用例では、メモリセルの材料特性または応答挙動が経時的に変化することがあり、これはメモリデバイスの性能に影響し得る。 Improving memory devices can be achieved by increasing memory cell density, increasing read/write speed, increasing reliability, increasing data retention, reducing power consumption, among other metrics. reducing or reducing manufacturing costs. In some applications, the material properties or response behavior of memory cells may change over time, which can affect the performance of the memory device.

本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイスの一実施例を示す図である。FIG. 2 illustrates an example of a memory device that supports adaptive write operations according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧分布のグラフである。4 is a graph of threshold voltage distributions within a memory device, according to embodiments disclosed herein. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。[0014] FIG. 4 illustrates an example of a write pulse that supports adaptive write operations for a memory device according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。[0014] FIG. 4 illustrates an example of a write pulse that supports adaptive write operations for a memory device according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。[0014] FIG. 4 illustrates an example of a write pulse that supports adaptive write operations for a memory device according to embodiments disclosed herein; 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動のグラフである。4 is a graph of threshold voltage shift in a memory device according to embodiments disclosed herein. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。1 is a block diagram of a memory device that supports adaptive write operations for memory devices according to embodiments disclosed herein; FIG. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。1 is a block diagram of a memory device that supports adaptive write operations for memory devices according to embodiments disclosed herein; FIG. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。4 is a flowchart illustrating one or more methods of supporting adaptive write operations for memory devices, according to embodiments disclosed herein. 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。4 is a flowchart illustrating one or more methods of supporting adaptive write operations for memory devices, according to embodiments disclosed herein.

いくつかのメモリデバイスでは、メモリセルアーキテクチャは、カルコゲナイドなどの構成可能な材料に（たとえば、材料の物理特性またはプロパティに）論理状態を記憶することがある。たとえば、材料の異なる材料特性またはプロパティは、書き込み動作の態様に基づいて構成可能であってよく、材料特性またはプロパティの差は、メモリセルがある論理状態で書き込まれたかそれとも別の論理状態で書き込まれたか（たとえば、論理０または論理１）を区別するために、読み出し動作中に検出されることがある。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料上の電圧の極性に少なくとも一部は基づいてよい。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料を通して印加される電流の方向、または書き込み動作中の構成可能な材料上の電圧の極性および構成可能な材料を通して印加される電流の方向の組み合わせに少なくとも一部は基づいてよい。 In some memory devices, memory cell architectures may store logical states in configurable materials such as chalcogenides (eg, in physical properties or properties of the materials). For example, different material properties or properties of the material may be configurable based on aspects of the write operation, and the difference in material properties or properties may indicate whether the memory cell was written in one logic state or written in another logic state. It may be detected during a read operation to distinguish whether it has been read (eg, logic 0 or logic 1). In some embodiments, the logic state stored by the configurable material may be based at least in part on the polarity of the voltage on the configurable material during a write operation. In some embodiments, the logic state stored by the configurable material is the direction of current applied through the configurable material during a write operation, or the polarity and polarity of the voltage on the configurable material during a write operation. It may be based, at least in part, on a combination of directions of current applied through the configurable material.

いくつかの実施例では、プログラミングに使用される極性は、（たとえば、読み出し動作において）メモリセルによって記憶される論理状態を検出するために使用され得る、材料のしきい値電圧などの、構成可能な材料の特定の挙動または特性を伴ってよい。たとえば、書き込み動作のある極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的高いしきい値電圧と関連づけられることがあり、書き込み動作の別の極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的低いしきい値電圧と関連づけられることがある。そのような実施例では、材料上に印加される読み出し電圧に応答した材料を通る電流の存在または不在は、メモリセルは、ある極性が書き込まれたのかそれとも別の極性が書き込まれたのかを決定する（たとえば、区別する）ために使用され、それによって、メモリセルに書き込まれた論理状態の標識を提供する。 In some embodiments, the polarity used for programming is configurable, such as the threshold voltage of the material, which can be used to detect the logic state stored by the memory cell (eg, in a read operation). material with specific behavior or properties. For example, one polarity of a write operation may be associated with a relatively high threshold voltage of a configurable material (e.g., for a particular read operation, for a particular read voltage), and another polarity for a write operation. Polarity may be associated with a relatively low threshold voltage of a configurable material (eg, for a particular read operation, for a particular read voltage). In such embodiments, the presence or absence of current through the material in response to a read voltage applied over the material determines whether the memory cell was written with one polarity or another. are used to identify (eg, distinguish), thereby providing an indication of the logic state written to the memory cell.

いくつかのメモリ適用例では、構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積するにつれて、所与の書き込み動作に対する構成可能な材料の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、プログラムされたしきい値電圧は、所与の書き込み動作（たとえば、特定のパルス振幅および特定のパルス持続時間に従った書き込み動作）に応答して、移動する（たとえば、低下する、減衰する）ことがある。追加的または代替的に、構成可能な材料の温度が変化するとき、所与の書き込み動作に応答するプログラムされたしきい値電圧もまた、変化または移動することがある。しきい値電圧のそのような移動は、（たとえば、論理状態に対するしきい値電圧が、固定の読み出し電圧の方へ移動するときに）ある論理状態を別の論理状態から区別するために固定の読み出し電圧に依拠するアーキテクチャ内の読み出しマージンを減少させることがある。読み出し電圧は、そのような減衰もしくは他の移動に応答して、またはそのような減衰もしくは他の移動を補償するために、変化させられる（たとえば、低下させられる）ことがあるが、構成可能な材料のしきい値電圧が移動することを可能にすることは、（たとえば、移動がしきい値電圧の低下に関連するときの、比較的低いしきい値電圧による）非ターゲットメモリセルの不注意な選択またはしきい値処理などの、他の悪影響を伴うことがある。 In some memory applications, the material properties, material properties, or response behavior of a configurable material may be affected by (e.g., aging, wear, degradation, compositional changes or migration, changes in operating conditions such as temperature, or other change) may change or move over time. For example, as the configurable material accumulates access operations (eg, write operations, read operations, cycles), the configurable material's response to a given write operation may change. In one embodiment, as the configurable material accumulates access operations, the programmed threshold voltage is adjusted for a given write operation (e.g., a write operation according to a particular pulse amplitude and a particular pulse duration). may move (eg, decrease, decay) in response to . Additionally or alternatively, as the temperature of the configurable material changes, the programmed threshold voltage in response to a given write operation may also change or shift. Such a shift in threshold voltage is a fixed read voltage to distinguish one logic state from another (e.g., when the threshold voltage for a logic state shifts toward a fixed read voltage). It may reduce the read margin in architectures that rely on read voltages. The read voltage may be varied (eg, lowered) in response to or to compensate for such attenuation or other movements, but is configurable. Allowing the threshold voltage of the material to move may result in inadvertent non-target memory cells (e.g., due to relatively low threshold voltages when movement involves lowering the threshold voltage). may have other adverse effects, such as selective selection or thresholding.

本開示の態様によれば、書き込み動作は、論理状態を記憶するために使用される構成可能な材料における老化、摩耗、劣化、または他の変化もしくは移動を補償するために、メモリデバイスを動作させる間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、書き込み動作のパラメータは、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持または安定化するために）、修正され得る。一実施例では、書き込み動作は、アクセス動作の量がしきい値を満足させた（たとえば、満たした、または超えた）ことを識別したことに基づいて、より高いパルス振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有するように再構成され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、書き込み動作の再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。 According to aspects of the present disclosure, write operations operate the memory device to compensate for aging, wear, deterioration, or other changes or movements in the configurable material used to store the logic state. can be adjusted between For example, to compensate for the threshold voltage drop of a configurable material in response to a write operation with certain parameters, the parameters of the write operation are such that they result in a relatively high threshold voltage (e.g., to maintain or stabilize the threshold voltage over time). In one embodiment, the write operation is implemented with a higher pulse amplitude (e.g., a higher current ), shorter pulse durations, or both. In embodiments where the polarity of the write operation is used to distinguish one logic state from another, reconfiguring the write operation may be performed with different polarities (e.g., shorter and higher amplitude write pulses on the memory cell). different voltage polarities on the memory cells (to accompany shorter and higher amplitude write pulses in different directions).

説明される技法による書き込み動作に対する修正はまた、追加の要因に基づいて実行されてもよい。一実施例では、修正は、進行中の老化または劣化をさらに補償するために、順次経時的に実行されてもよい。別の実施例では、修正は、メモリデバイスの異なる部分で検出された条件に従って実行されてもよく、これは、メモリデバイスのうち異なる形で劣化することがある部分を補償し得る。別の実施例では、修正は、異なる論理状態に対して異なる形で実行されてもよく、これは、ある論理状態を別の論理状態に対して記憶することに対して、老化、劣化、または異なる形で変化する構成可能な材料を（たとえば、より強く、より迅速に）補償してもよい。したがって、説明される技法のさまざまな実施例は、メモリデバイスに情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな移動を補償するために使用されてよく、これは、メモリデバイスの性能を改善し得る。 Modifications to write operations according to the described techniques may also be performed based on additional factors. In one embodiment, modifications may be performed sequentially over time to further compensate for ongoing aging or degradation. In another embodiment, remediation may be performed according to conditions detected in different portions of the memory device, which may compensate for portions of the memory device that may degrade differently. In another embodiment, the modification may be performed differently for different logic states, which means that storage of one logic state to another logic state is aged, degraded, or reduced. Configurable materials that change differently (eg, stronger and faster) may be compensated for. Accordingly, various embodiments of the described techniques may be used to compensate for various shifts in material properties or response behavior of configurable materials used to store information in memory devices, which can improve the performance of memory devices.

本開示の特徴は、最初に、図１を参照してメモリシステムおよび回路構成要素の文脈で説明される。本開示の特徴は、図２～図４を参照してしきい値電圧移動および書き込みパルス修正の文脈でさらに説明される。本開示のこれらおよび他の特徴は、さらに、図５～図８を参照して説明されるメモリデバイスのための適応型書き込み動作に関連する装置図およびフローチャートによって示され、これらを参照して説明される。 Features of the present disclosure are first described in the context of a memory system and circuitry with reference to FIG. Features of the present disclosure are further described in the context of threshold voltage shifting and write pulse modification with reference to FIGS. 2-4. These and other features of the present disclosure are further illustrated by and described with reference to apparatus diagrams and flow charts relating to adaptive write operations for memory devices described with reference to FIGS. be done.

図１は、本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイス１００の一実施例を示す。メモリデバイス１００は、電子メモリ装置と呼ばれることもある。メモリデバイス１００は、異なる論理状態を記憶するようにプログラム可能であるメモリセル１０５を含んでよい。いくつかの場合では、メモリセル１０５は、論理０および論理１と表されることがある２つの論理状態を記憶するようにプログラム可能であってよい。いくつかの場合では、メモリセル１０５は、３つ以上の論理状態を記憶するようにプログラム可能であってよい。メモリデバイス１００の実施例では、異なる論理状態は、異なる論理状態に対応する構成可能な材料特性または材料プロパティを有するメモリセル１０５を書き込むことによってプログラムされてよく、そのような材料特性または材料プロパティ（たとえば、材料状態）は、記憶された論理状態を識別するための後の読み出し動作中に検出されてよい。 FIG. 1 shows an example of a memory device 100 that supports adaptive write operations according to embodiments disclosed herein. Memory device 100 is sometimes referred to as an electronic memory device. Memory device 100 may include memory cells 105 that are programmable to store different logic states. In some cases, memory cell 105 may be programmable to store two logic states, sometimes denoted as logic zero and logic one. In some cases, memory cell 105 may be programmable to store more than two logic states. In an embodiment of memory device 100, different logic states may be programmed by writing memory cells 105 with configurable material properties or properties corresponding to the different logic states, such material properties or properties ( For example, the material state) may be detected during a subsequent read operation to identify the stored logic state.

メモリセル１０５のセットは、（たとえば、メモリセル１０５のアレイを含む）メモリデバイス１００のメモリセクション１１０の一部であってよく、いくつかの実施例では、メモリセクション１１０は、メモリセル１０５の隣接タイル（たとえば、半導体チップの素子の隣接セット）、またはメモリセルの２つ以上の隣接タイルのセットもしくはバンクを指すことがある。いくつかの実施例では、メモリセクション１１０またはメモリタイルは、アクセス動作においてバイアスされ得るメモリセル１０５の最小セットを指してもよいし、共通ノード（たとえば、共通ソースノード、共通ソースプレート、共通電圧にバイアスされるソース線のセット）を共有するメモリセル１０５の最小セットを指してもよい。メモリデバイス１００の単一のメモリセクション１１０が示されているが、本開示によるメモリデバイスのさまざまな実施例は、複数のメモリセクション１１０を有し得る。例示的な一実施例では、メモリデバイス１００、またはそのサブセクション（たとえば、マルチコアメモリデバイス１００のコア、マルチチップメモリデバイスのチップ）は、３２の「バンク」を含んでよく、各バンクは３２のセクションを含んでよい。したがって、例示的な実施例によるメモリデバイス１００またはそのサブセクションは、１，０２４のメモリセクション１１０を含み得る。 A set of memory cells 105 may be part of a memory section 110 of memory device 100 (eg, comprising an array of memory cells 105), which in some embodiments may be adjacent to memory cells 105. It may refer to a tile (eg, a contiguous set of elements of a semiconductor chip), or a set or bank of two or more contiguous tiles of memory cells. In some embodiments, a memory section 110 or memory tile may refer to a minimal set of memory cells 105 that can be biased in an access operation and are connected to a common node (e.g., common source node, common source plate, common voltage). It may refer to the minimal set of memory cells 105 that share a set of biased source lines. Although a single memory section 110 of memory device 100 is shown, various embodiments of memory devices according to the present disclosure may have multiple memory sections 110 . In one exemplary embodiment, memory device 100, or subsections thereof (eg, cores of multi-core memory device 100, chips of multi-chip memory device), may include 32 "banks", each bank containing 32 May contain sections. Thus, memory device 100 or a subsection thereof according to an exemplary embodiment may include 1,024 memory sections 110 .

メモリデバイス１００の実施例では、メモリセル１０５は、記憶素子、メモリ記憶素子、材料素子、材料記憶素子、材料部分、極性が書き込まれる材料部分などと呼ばれることのある構成可能な材料を含んでよいし、これと関連づけられてよい。構成可能な材料は、異なる論理状態を表す（たとえば、これに対応する）１つまたは複数の可変で構成可能な特性またはプロパティ（たとえば、材料状態）を有してよい。たとえば、構成可能な材料は、異なる形、異なる原子構成、異なる結晶度、異なる原子分布をとってもよいし、異なる特性を維持してよい。いくつかの実施例では、そのような特性は、異なる電気抵抗、異なるしきい値電圧、または構成可能な材料によって記憶される論理状態を識別するために読み出し動作中に検出可能もしくは区別可能である他のプロパティと関連づけられてよい。 In embodiments of the memory device 100, the memory cells 105 may include configurable materials sometimes referred to as storage elements, memory storage elements, material elements, material storage elements, material portions, polarity-written material portions, and the like. and may be associated with it. A configurable material may have one or more variable and configurable properties or properties (eg, material states) that represent (eg, correspond to) different logical states. For example, configurable materials may adopt different shapes, different atomic configurations, different crystallinities, different atomic distributions, and may maintain different properties. In some embodiments, such characteristics are detectable or distinguishable during read operations to identify different electrical resistances, different threshold voltages, or logic states stored by configurable materials. May be associated with other properties.

いくつかの実施例では、そのような材料の特性またはプロパティは、書き込み動作中に材料上の電圧の極性（たとえば、電場の方位）に少なくとも一部は基づいて構成可能であってよい。たとえば、構成可能な材料は、書き込み動作中に電圧の極性に応じて異なる電気抵抗またはしきい値特性と関連づけられてよい。一実施例では、負の電圧極性を用いた書き込み動作後の構成可能な材料の状態は、比較的低い電気抵抗またはしきい値電圧（たとえば、論理０に対応し得る「ＳＥＴ」材料状態に対応する）を有してよく正の電圧極性を用いた書き込み動作後の材料の状態は、比較的高い電気抵抗またはしきい値電圧（たとえば、論理１に対応し得る「ＲＥＳＥＴ」材料状態に対応する）を有してよい。いくつかの場合では、書き込まれるメモリセル１０５の比較的高いまたは低い抵抗またはしきい値電圧は、読み出し動作中に印加される電圧の極性と関連づけられてもよいし、これに少なくとも一部は基づいてよい。たとえば、比較的高いまたは低い抵抗またはしきい値電圧を有するメモリセル１０５の構成可能な材料は、メモリセル１０５に対して実行される読み出し動作が、先行する書き込み動作と同じ極性を有するかまたは異なる極性（たとえば、反対の極性）を有するかに依存してよい。 In some examples, properties or properties of such materials may be configurable based at least in part on the polarity of the voltage (eg, orientation of the electric field) on the material during a write operation. For example, the configurable material may be associated with different electrical resistance or threshold characteristics depending on the polarity of the voltage during write operations. In one embodiment, the configurable material state after a write operation with negative voltage polarity corresponds to a relatively low electrical resistance or threshold voltage (e.g., a "SET" material state, which may correspond to a logic 0). ), and the state of the material after a write operation with a positive voltage polarity corresponds to a relatively high electrical resistance or threshold voltage (e.g., a "RESET" material state, which may correspond to a logic 1). ). In some cases, the relatively high or low resistance or threshold voltage of memory cell 105 to be written may be related to, or based at least in part on, the polarity of the voltage applied during a read operation. you can For example, a configurable material of memory cell 105 having a relatively high or low resistance or threshold voltage may cause a read operation performed on memory cell 105 to have the same polarity or a different polarity than a preceding write operation. It may depend on whether they have polarities (eg opposite polarities).

いくつかの場合では、メモリセル１０５の構成可能な材料は、書き込み動作の極性に依存し得るしきい値電圧と関連づけられることがある。たとえば、電流は、しきい値電圧よりも大きい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れてよく、電流は、しきい値電圧よりも小さい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れないことがあり、またはあるレベルを下回る速度で（たとえば、漏洩速度に従って）構成可能な材料を流れることがある。したがって、メモリセル１０５に印加される電圧は、メモリセル１０５の構成可能な材料部分が正の極性とともに書き込まれたのか負の極性とともに書き込まれたのかに応じて、異なる電流の流れ、または異なる抵抗感をもたらすことがある。したがって、読み出し電圧をメモリセル１０５に印加することから生じる電流と関連づけられた電流の大きさまたは他の特性（たとえば、抵抗破壊挙動、スナップバック挙動）は、メモリセル１０５によって記憶される論理状態を決定するために使用されてよい。 In some cases, the configurable material of memory cell 105 may be associated with a threshold voltage that may depend on the polarity of the write operation. For example, current may flow through the configurable material when a voltage greater than the threshold voltage is applied on memory cell 105, and current may flow on memory cell 105 when a voltage less than the threshold voltage is applied. When applied, it may not flow through the configurable material, or it may flow through the configurable material at a rate below a certain level (eg, according to the leakage rate). Thus, the voltage applied to memory cell 105 will result in different current flow, or different resistance, depending on whether the configurable material portion of memory cell 105 was written with a positive or negative polarity. It can give you a feeling. Thus, the current magnitude or other characteristic (e.g., resistive breakdown behavior, snapback behavior) associated with the current resulting from applying a read voltage to memory cell 105 determines the logic state stored by memory cell 105. may be used to determine

メモリデバイス１００の実施例では、メモリセクション１１０のメモリセル１０５の各行は、第１のアクセスライン１２０のセットのうちの１つ（たとえば、ＷＬ１～ＷＬＭのうちの１つなどのワード線（ＷＬ））と結合されてよく、メモリセル１０５の各列は、第２のアクセスライン１３０のセットのうちの１つ（たとえば、ＢＬ１～ＢＬＮのうちの１つなどのビット線（ＢＬ））と結合されてよい。複数の第１のアクセスライン１２０は、行コンポーネント１２５と結合されてよく、行コンポーネント１２５は、複数の第１のアクセスライン１２０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第１のアクセスライン１２０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。複数の第２のアクセスライン１３０は、センスコンポーネント１５０と結合されてよく、センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態の検出をサポートし得る。いくつかの実施例では、センスコンポーネント１５０は、列コンポーネント１３５と通信してもよく、または、列コンポーネント１３５を含んでもよいし、これと同じ場所に配置されてもよく、列コンポーネント１３５は、複数の第２のアクセスライン１３０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第２のアクセスライン１３０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの場合では、第１のアクセスライン１２０と第２のアクセスライン１３０は、（たとえば、図１に示されるように、メモリデバイス１００のデッキ、層、またはレベルの平面を見るとき）メモリデバイス１００内で互いに実質的に垂直であってよい。ワード線およびビット線またはそれらの類似物への参照は、理解または動作の損失なしに交換可能である。 In an embodiment of memory device 100, each row of memory cells 105 of memory section 110 is connected to one of a set of first access lines 120 (eg, word lines such as one of WL 1 -WL M ). WL)), and each column of memory cells 105 is associated with one of a set of second access lines 130 (eg, a bit line (BL) such as one of BL 1 -BL N ). ). The plurality of first access lines 120 may be coupled with a row component 125, which activates or biases one or more of the plurality of first access lines 120 or a plurality of Various operations may be controlled, such as selectively coupling one or more of the first access lines 120 with voltage sources, current sources, or other circuit elements. Plurality of second access lines 130 may be coupled with sense component 150 , which may support detection of the logic state stored by memory cell 105 . In some examples, the sense component 150 may communicate with the column component 135, or may include or be co-located with the column component 135, and the column component 135 may include multiple or activating or biasing one or more of the second access lines 130 of the plurality of second access lines 130 as a voltage source, current source, or other circuit element. can control various actions, such as selectively binding to In some cases, the first access line 120 and the second access line 130 are connected to the memory device (eg, when looking at the plane of a deck, layer, or level of the memory device 100 as shown in FIG. 1). They may be substantially perpendicular to each other within 100. References to wordlines and bitlines or the like are interchangeable without loss of understanding or operation.

一般に、１つのメモリセル１０５は、第１のアクセスライン１２０と第２のアクセスライン１３０の交点に配置され得る（たとえば、これらと結合され得る、これらの間に結合され得る）。この交点またはこの交点の標識は、メモリセル１０５のアドレスと呼ばれることがある。ターゲットメモリセルまたは選択されたメモリセル１０５は、バイアスまたは選択された第１のアクセスライン１２０とバイアスまたは選択された第２のアクセスライン１３０の交点に配置されたメモリセル１０５であってよい。言い換えれば、第１のアクセスライン１２０および第２のアクセスライン１３０は、交点にあるメモリセル１０５にアクセスする（たとえば、これを読み出す、書き込む、再書き込みする、リフレッシュする）ためにバイアスまたは選択されてよい。ターゲットメモリセル１０５の交点にない他のメモリセル１０５は、非ターゲットメモリセルまたは選択されていないメモリセル１０５と呼ばれることがある。 In general, one memory cell 105 may be located at the intersection of (eg, coupled to, coupled between) the first access line 120 and the second access line 130 . This intersection or an indicator of this intersection is sometimes referred to as the address of memory cell 105 . The target memory cell or selected memory cell 105 may be the memory cell 105 located at the intersection of the biased or selected first access line 120 and the biased or selected second access line 130 . In other words, the first access line 120 and the second access line 130 are biased or selected to access (eg, read, write, rewrite, refresh) the memory cell 105 at the intersection. good. Other memory cells 105 not at the intersection of the target memory cell 105 are sometimes referred to as non-target memory cells or unselected memory cells 105 .

いくつかの実施例では、メモリセクション１１０のメモリセル１０５は、複数の第３のアクセスライン１４０のうちの１つ（たとえば、ＳＬ１～ＳＬＮのうちの１つなどの選択線（ＳＬ））とも結合されてよい。複数の第３のアクセスライン１４０は、選択コンポーネント１４５と結合されてよく、選択コンポーネント１４５は、複数の第３のアクセスライン１４０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第３のアクセスライン１４０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの実施例では、第３のアクセスライン１４０は、それぞれのメモリセル１０５と関連づけられたセル選択コンポーネント（たとえば、トランジスタ、スイッチングコンポーネント）と結合されてよく、そのようなセル選択コンポーネントは、関連づけられた第１のアクセスライン１２０もしくは関連づけられた第２のアクセスライン１３０とメモリセル１０５を選択的に結合し、または（たとえば、第１のアクセスライン１２０と第２のアクセスライン１３０との間の）それぞれのメモリセル１０５を通る電流の流れを選択的に可能にしもしくは抑制するように構成されてよい。 In some embodiments, memory cells 105 of memory section 110 are connected to one of a plurality of third access lines 140 (eg, a select line (SL) such as one of SL 1 -SL N ). may also be combined. The plurality of third access lines 140 may be coupled with a select component 145 that activates or biases one or more of the plurality of third access lines 140 or a plurality of Various operations may be controlled, such as selectively coupling one or more of the third access lines 140 with voltage sources, current sources, or other circuit elements. In some embodiments, the third access line 140 may be coupled with cell select components (eg, transistors, switching components) associated with each memory cell 105, such cell select components being associated with or (e.g., between the first access line 120 and the second access line 130) selectively couple the memory cell 105 to the associated first access line 120 or the associated second access line 130; ) may be configured to selectively enable or inhibit current flow through each memory cell 105;

メモリデバイス１００の複数の第３のアクセスライン１４０は、複数の第２のアクセスライン１３０と平行であると示されているが、他の実施例では、複数の第３のアクセスライン１４０は、複数の第１のアクセスライン１２０と平行であってもよいし、他の任意の構成であってもよい。たとえば、メモリデバイス１００の実施例では、第３のアクセスライン１４０の各々は、第２のアクセスライン１３０のうちのそれぞれ１つに対応してよい。別の実施例では、第３のアクセスライン１４０の各々は、第１のアクセスライン１２０のうちのそれぞれ１つに対応してよい。別の実施例では、セル選択動作（たとえば、セル選択線をバイアスすること、１つまたは複数のメモリセル１０５のセル選択コンポーネントをアクティブ化すること）は、実施された場合、行コンポーネント１２５によって（たとえば、メモリセル１０５の行またはページのセル選択コンポーネントを選択またはアクティブ化するために）実行されてもよいし、またはサポートされてもよく、選択コンポーネント１４５は、個々に制御可能なソース線、共通ソースプレート、または共通ソースノードに対応し得る第３のアクセスライン１４０をバイアスするためのソースドライバによって交換されてもよいし、これに関連する動作を実行してもよい。 Although the plurality of third access lines 140 of the memory device 100 are shown parallel to the plurality of second access lines 130, in other embodiments the plurality of third access lines 140 are arranged in multiple , or any other configuration. For example, in embodiments of memory device 100 , each of third access lines 140 may correspond to a respective one of second access lines 130 . In another embodiment, each of third access lines 140 may correspond to a respective one of first access lines 120 . In another embodiment, a cell select operation (e.g., biasing a cell select line, activating a cell select component of one or more memory cells 105) is performed by row component 125 ( (e.g., to select or activate a row or page of memory cells 105 cell select component), which select component 145 may include individually controllable source lines, common It may be replaced by a source driver for biasing a third access line 140, which may correspond to a source plate or a common source node, or perform operations related thereto.

他の実施例では、第３のアクセスライン１４０および選択コンポーネント１４５は、メモリデバイス１００から省略されてよく、メモリセル１０５にアクセスすることは、メモリセル１０５のプロパティを自己選択することに依拠してよい。たとえば、行コンポーネント１２５および列コンポーネント１３５は、完全に復号された動作をサポートしてよく、第１のアクセスライン１２０の各々および第２のアクセスライン１３０の各々は、（たとえば、交差点構成において）個々にバイアスされてよい。そのような実施例では、メモリセル１０５にアクセスすることは、ターゲットメモリセル１０５と関連づけられたアクティブ化された第１のアクセスライン１２０とアクティブ化された第２のアクセスライン１３０との間の電圧がしきい値電圧を超えることに基づいてアクティブ化され得るターゲットメモリセル１０５の自己選択特性に依拠してよい。さまざまな実施例では、そのような自己選択特性は、メモリセル１０５の論理を記憶する構成可能な材料素子によってサポートされてもよいし、メモリセル１０５のうち、論理を記憶する部分とは異なる材料部分によってサポートされてもよい。 In other embodiments, third access line 140 and select component 145 may be omitted from memory device 100 and accessing memory cell 105 relies on self-selecting properties of memory cell 105. good. For example, row component 125 and column component 135 may support fully decoded operation, with each of first access line 120 and each of second access lines 130 individually (eg, in a crossover configuration). may be biased to In such an embodiment, accessing memory cell 105 may be achieved by increasing the voltage between activated first access line 120 and activated second access line 130 associated with target memory cell 105 . may rely on the self-selection property of the target memory cell 105, which may be activated based on exceeding a threshold voltage. In various embodiments, such self-selection properties may be supported by a configurable material element storing the logic of memory cell 105, or a different material than the portion of memory cell 105 storing the logic. May be supported by parts.

いくつかの実施例では、第１のアクセスライン１２０は、メモリセル１０５の構成可能な材料部分の１つのエリア（たとえば、１つの側、１つの端）へのアクセスを提供してよく、第２のアクセスライン１３０は、メモリセル１０５の構成可能な材料部分の別のエリア（たとえば、異なる側、対向する側、対向する端）へのアクセスを提供してよい。たとえば、第１のアクセスライン１２０は、（たとえば、基板に対して）メモリセル１０５の上に配置されてよく、第２のアクセスライン１３０は、（たとえば、基板に対して）メモリセル１０５の下に配置されてよく、または逆も同様である。したがって、第１のアクセスライン１２０および第２のアクセスライン１３０は、異なる極性（たとえば、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも高いときは第１の極性、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも低いときは第２の極性）とともにメモリセル１０５の構成可能な材料部分上に電圧または電流を印加することをサポートし得る。図１を参照して説明されるアクセスラインは、メモリセル１０５と結合されたコンポーネントとの間の直接的な線として示されているが、アクセスラインは、本明細書において説明される動作を含むアクセス動作をサポートするために使用され得る、キャパシタ、抵抗器、トランジスタ、アンプ、電圧源、スイッチングコンポーネント、選択コンポーネントなどの他の回路素子を含んでよい。 In some embodiments, first access line 120 may provide access to one area (e.g., one side, one end) of the configurable material portion of memory cell 105; access lines 130 may provide access to different areas (eg, different sides, opposite sides, opposite ends) of the configurable material portion of memory cell 105 . For example, the first access line 120 may be located above the memory cell 105 (eg, relative to the substrate) and the second access line 130 may be located below the memory cell 105 (eg, relative to the substrate). , or vice versa. Therefore, the first access line 120 and the second access line 130 have different polarities (eg, the first polarity when the voltage on the first access line 120 is higher than the voltage on the second access line 130, the (second polarity when the voltage on one access line 120 is lower than the voltage on the second access line 130). Although the access lines described with reference to FIG. 1 are shown as direct lines between memory cells 105 and coupled components, the access lines include the operations described herein. It may include other circuit elements such as capacitors, resistors, transistors, amplifiers, voltage sources, switching components, select components, etc. that may be used to support access operations.

読み出し、書き込み、再書き込み、およびリフレッシュなどのアクセス動作は、メモリセル１０５と結合された、第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０（たとえば、存在する場合）をアクティブ化または選択することによって、メモリセル１０５で実行されてよく、アクティブ化または選択することは、電圧、電荷、または電流をそれぞれのアクセスラインに印加することを含んでよい。アクセスライン１２０、１３０、および１４０は、金属（たとえば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、ケイ素（たとえば、多結晶または非晶質）、または他の導電材料もしくは半導体材料、合金、もしくは化合物などの導電材料から作製されてよい。メモリセル１０５を選択すると、結果として生じる信号（たとえば、セルアクセス信号、セル読み出し信号）は、メモリセル１０５によって記憶される論理状態を決定するために使用され得る。たとえば、論理状態を記憶する構成可能な材料部分をもつメモリセル１０５は、メモリセル１０５上に読み出し電圧またはバイアスを印加することによって読み出されてよく、結果として生じる、アクセスラインを介する（たとえば、第２のアクセスライン１３０を介する）電流の流れ、もしくはその欠如、または電流の流れの他の特性は、メモリセル１０５によって記憶されるプログラムされた論理状態を決定するために、検出、変換、または増幅されることがある。 Access operations such as read, write, rewrite, and refresh are performed on first access line 120, second access line 130, or third access line 140 (eg, if present) coupled to memory cell 105. ), which may include applying a voltage, charge, or current to the respective access line. Access lines 120, 130, and 140 may be made of metal (e.g., copper (Cu), silver (Ag), aluminum (Al), gold (Au), tungsten (W), titanium (Ti)), metal alloys, carbon, It may be made of conducting materials such as silicon (eg, polycrystalline or amorphous), or other conducting or semiconducting materials, alloys, or compounds. Upon selecting memory cell 105 , the resulting signals (eg, cell access signal, cell read signal) can be used to determine the logic state stored by memory cell 105 . For example, a memory cell 105 having a configurable material portion that stores a logic state may be read by applying a read voltage or bias on the memory cell 105, via the resulting access line (e.g., Current flow, or lack thereof, or other characteristic of current flow (through second access line 130) may be detected, converted, or otherwise used to determine the programmed logic state stored by memory cell 105. may be amplified.

メモリセル１０５にアクセスすることは、行コンポーネント１２５（たとえば、行デコーダ）、列コンポーネント１３５（たとえば、列デコーダ）、または選択コンポーネント１４５（たとえば、メモリデバイス１００内に含まれるときはセル選択ドライバまたはソースドライバ）、またはそれらの組み合わせを通して制御され得る。たとえば、行コンポーネント１２５は、メモリコントローラ１７０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切な第１のアクセスライン１２０を選択、アクティブ化、またはバイアスすることがある。同様に、列コンポーネント１３５は、メモリコントローラ１７０から列アドレスを受け取り、適切な第２のアクセスライン１３０を選択、アクティブ化、またはバイアスすることがある。したがって、いくつかの実施例では、メモリセル１０５は、第１のアクセスライン１２０および第２のアクセスライン１３０を選択またはアクティブ化することによってアクセスされ得る。さまざまな実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、アクセスラインドライバ、アクセスラインデコーダ、アクセスラインマルチプレクサ、もしくは他の回路構成要素と呼ばれる、またはこれを含むことがある。 Accessing memory cell 105 may be accomplished through row component 125 (e.g., row decoder), column component 135 (e.g., column decoder), or select component 145 (e.g., cell select driver or source when included in memory device 100). driver), or a combination thereof. For example, row component 125 may receive a row address from memory controller 170 and select, activate, or bias the appropriate first access line 120 based on the received row address. Similarly, column component 135 may receive column addresses from memory controller 170 and select, activate, or bias the appropriate second access line 130 . Thus, in some embodiments, memory cell 105 may be accessed by selecting or activating first access line 120 and second access line 130 . In various embodiments, any one or more of row component 125, column component 135, or select component 145 are referred to as access line drivers, access line decoders, access line multiplexers, or other circuit components. or may contain this.

いくつかの実施例では、メモリコントローラ１７０は、さまざまなコンポーネント（たとえば、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、センスコンポーネント１５０）を通してメモリセル１０５の動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作）を制御し得る。いくつかの場合では、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、またはセンスコンポーネント１５０のうちの１つまたは複数は、メモリコントローラ１７０と同じ場所に配置されてもよいし、これとともに含まれると考えられてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、またはセンスコンポーネント１５０のうちの１つまたは複数は、（たとえば、共通回路構成要素内の、メモリデバイス１００の共通部分内の）同じ場所に配置されてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００のアクセス動作を実行するためのメモリコントローラまたは回路構成要素とも呼ばれることがある。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００にアクセスするための動作を制御もしくは実行する、またはメモリデバイス１００のメモリセクション１１０にアクセスするための動作を制御もしくは実行すると説明されることがある。 In some embodiments, memory controller 170 controls operations (eg, read operations, write operations, read operations) of memory cells 105 through various components (eg, row component 125, column component 135, select component 145, sense component 150). write operations, refresh operations). In some cases, one or more of row component 125, column component 135, select component 145, or sense component 150 may be co-located with or included with memory controller 170. may be considered. In some embodiments, one or more of row component 125, column component 135, or sense component 150 are co-located (eg, within common circuitry, within a common portion of memory device 100). may be placed. In some embodiments, any one or more of row component 125, column component 135, or select component 145 may also be referred to as a memory controller or circuitry for performing access operations of memory device 100. There is In some embodiments, any one or more of row component 125 , column component 135 , or select component 145 controls or performs an operation to access memory device 100 or to It is sometimes described as controlling or performing operations to access memory section 110 .

メモリコントローラ１７０は、第１のターゲットアクセスライン１２０および第２のターゲットアクセスライン１３０をアクティブ化するために、行アドレス信号および列アドレス信号を生成することがある。メモリコントローラ１７０は、メモリデバイス１００の動作中に使用されるさまざまな電圧または電流も生成または制御し得る。単一のメモリコントローラ１７０が示されているが、メモリデバイス１００は、複数のメモリコントローラ１７０（たとえば、メモリデバイス１００のメモリセクション１１０のセットの各々のためのメモリコントローラ１７０、メモリデバイス１００のメモリセクション１１０のいくつかのサブセットの各々のためのメモリコントローラ１７０、マルチチップメモリデバイス１００のチップのセットの各々のためのメモリコントローラ１７０、マルチバンクメモリデバイス１００のバンクのセットの各々のためのメモリコントローラ１７０、マルチコアメモリデバイス１００の各コアのためのメモリコントローラ１７０、またはそれらの任意の組み合わせ）を有してよく、異なるメモリコントローラ１７０は、同じ機能を実行してもよいし、異なる機能を実行してもよい。 Memory controller 170 may generate row and column address signals to activate first target access line 120 and second target access line 130 . Memory controller 170 may also generate or control various voltages or currents used during operation of memory device 100 . Although a single memory controller 170 is shown, the memory device 100 may include multiple memory controllers 170 (eg, memory controller 170 for each set of memory sections 110 of memory device 100, memory sections of memory device 100). memory controller 170 for each of several subsets of 110 , memory controller 170 for each set of chips of multi-chip memory device 100 , memory controller 170 for each set of banks of multi-bank memory device 100 . , memory controller 170 for each core of multi-core memory device 100, or any combination thereof), and different memory controllers 170 may perform the same function or different functions. good too.

メモリデバイス１００は、単一の行コンポーネント１２５と、単一の列コンポーネント１３５と、単一の選択コンポーネント１４５とを含むと示されているが、メモリデバイス１００の他の実施例は、メモリセクション１１０またはメモリセクション１１０のセットに対応するために異なる構成を含んでよい。たとえば、さまざまなメモリデバイス１００では、行コンポーネント１２５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、行コンポーネント１２５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。同様に、さまざまなメモリデバイス１００では、列コンポーネント１３５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、列コンポーネント１３５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。 Although memory device 100 is shown to include a single row component 125, a single column component 135, and a single selection component 145, other embodiments of memory device 100 include memory section 110. Or it may include different configurations to accommodate the set of memory sections 110 . For example, in various memory devices 100, row component 125 has a subcomponent dedicated to each memory section 110 of the set of memory sections 110 (e.g., has a subcomponent common to all of the set of memory sections 110). ) may be shared between sets of memory sections 110 , or a row component 125 may be dedicated to one memory section 110 of the set of memory sections 110 . Similarly, in various memory devices 100, the column component 135 may have subcomponents dedicated to each memory section 110 of the set of memory sections 110 (e.g., having subcomponents common to all of the sets of memory sections 110). ), or column component 135 may be dedicated to one memory section 110 of the set of memory sections 110 .

メモリセル１０５の構成可能な材料は、関連づけられた第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０のさまざまな組み合わせを（たとえば、メモリコントローラ１７０を介して）バイアスすることによって、設定されてもよいし、書き込まれてもよいし、リフレッシュされてもよい。言い換えれば、論理状態は、（たとえば、セルアクセス信号を介して、セル書き込み信号を介して）メモリセル１０５の構成可能な材料に記憶されてよい。行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５は、たとえば入出力コンポーネント１６０を介して、メモリセル１０５に書き込まれることになるデータを受け入れ得る。いくつかの実施例では、書き込み動作は、少なくとも一部はセンスコンポーネント１５０によって実行されてもよいし、書き込み動作は、（たとえば、列コンポーネント１３５によって実行されている）センスコンポーネント１５０をバイパスするように構成されてよい。メモリセル１０５の構成可能な材料は、メモリセル１０５上の書き込み電圧の極性に少なくとも一部は基づく論理状態を書き込まれてよく、これは、いくつかの実施例では、書き込み電流（たとえば、書き込み電圧に少なくとも一部は基づいた、電流源によって駆動される）を伴ってよい。 The configurable material of memory cell 105 biases various combinations of associated first access line 120, second access line 130, or third access line 140 (eg, via memory controller 170). may be set, written, or refreshed by In other words, a logic state may be stored in the configurable material of memory cell 105 (eg, via a cell access signal, via a cell write signal). Row component 125 , column component 135 , or select component 145 may accept data to be written to memory cell 105 via input/output component 160 , for example. In some embodiments, the write operation may be performed at least in part by sense component 150, and the write operation bypasses sense component 150 (eg, being performed by column component 135). may be configured. The configurable material of memory cell 105 may be written to a logic state based, at least in part, on the polarity of the write voltage on memory cell 105, which in some embodiments is the write current (e.g., write voltage (driven by a current source, based at least in part on ).

メモリセル１０５の構成可能な材料は、メモリセル１０５が、メモリセル１０５によって記憶される論理状態を決定するために（たとえば、メモリコントローラ１７０と協働して）アクセスされるとき、センスコンポーネント１５０によって読み出され（たとえば、検知され）てよい。たとえば、センスコンポーネント１５０は、読み出し動作に応答して、メモリセル１０５を通る電流もしくは電荷、またはセンスコンポーネント１５０もしくは他の介在コンポーネント（たとえば、メモリセル１０５とセンスコンポーネント１５０との間の信号発生コンポーネント）とメモリセル１０５を結合することから生じる電圧を検知するように構成されてよい。センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態を示す（たとえば、これに少なくとも一部は基づく）出力信号を、１つまたは複数のコンポーネントに（たとえば、列コンポーネント１３５、入出力コンポーネント１６０、メモリコントローラ１７０に）提供してよい。いくつかの実施例では、検出された論理状態は、ホストデバイス（たとえば、データ記憶のためにメモリデバイス１００を使用するデバイス、組み込みアプリケーションにおいてメモリデバイス１００と結合されたプロセッサ）に提供されてよく、そのような信号は、（たとえば、Ｉ／Ｏライン１６５を介して）入出力コンポーネントから、またはメモリコントローラ１７０を介して、直接的に提供されてよい。さまざまなメモリデバイス１００では、センスコンポーネント１５０は、（たとえば、メモリセクション１１０のセットまたはバンクのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットまたはバンクのうちのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットまたはバンクの間で共有されてもよいし、センスコンポーネント１５０は、メモリセクション１１０のセットまたはバンクのうちの１つのメモリセクション１１０に専用であってもよい。 The configurable material of memory cell 105 is controlled by sense component 150 when memory cell 105 is accessed (eg, in cooperation with memory controller 170) to determine the logic state stored by memory cell 105. It may be read (eg, sensed). For example, sense component 150 generates current or charge through memory cell 105, or sense component 150 or other intervening components (eg, signal generating components between memory cell 105 and sense component 150) in response to a read operation. and the memory cell 105 may be configured to sense the voltage resulting from the coupling. Sense component 150 provides an output signal indicative of (eg, based at least in part on) the logic state stored by memory cell 105 to one or more components (eg, column component 135, input/output component 160, memory controller 170). In some embodiments, the detected logic state may be provided to a host device (e.g., a device using memory device 100 for data storage, a processor coupled with memory device 100 in embedded applications), Such signals may be provided from input/output components (eg, via I/O lines 165 ) or directly through memory controller 170 . In various memory devices 100, the sense component 150 is dedicated to each memory section 110 of a set or bank of memory sections 110 (e.g., having subcomponents common to all of the set or bank of memory sections 110). Sense component 150 may be dedicated to one memory section 110 of the set or bank of memory sections 110 (with subcomponents).

メモリセル１０５にアクセスする間またはその後に、メモリセル１０５の構成可能な材料部分は、電荷または電流が、（たとえば、読み出し電圧に応答して）その対応するアクセスライン１２０または１３０を介して流れることを可能にしてもよいし、可能にしなくてもよい。そのような電荷または電流は、メモリデバイス１００の１つまたは複数の電圧源または電圧供給源（図示せず）からメモリセル１０５にバイアスすること、またはこれに電圧を印加することから生じることがあり、電圧源または電圧供給源は、行コンポーネント１２５、列コンポーネント１３５、センスコンポーネント１５０、メモリコントローラ１７０、または何らかの他のコンポーネント（たとえば、バイアシングコンポーネント）の一部であってよい。（たとえば、セル選択コンポーネントを含むメモリアーキテクチャ内の）いくつかの実施例では、説明されるバイアシングは、ターゲットメモリセル１０５のセル選択コンポーネントのアクティブ化、非ターゲットメモリセル１０５のセル選択コンポーネントの非アクティブ化、または両方によってサポートされてよい。 During or after accessing memory cell 105, the configurable material portion of memory cell 105 causes charge or current to flow through its corresponding access line 120 or 130 (eg, in response to a read voltage). may or may not be enabled. Such charge or current may result from biasing or applying a voltage to memory cell 105 from one or more voltage sources or voltage supplies (not shown) of memory device 100 . , voltage source or voltage supply may be part of row component 125, column component 135, sense component 150, memory controller 170, or some other component (eg, biasing component). In some embodiments (eg, within a memory architecture that includes a cell select component), the biasing described can be activation of the cell select component of the target memory cell 105, deactivation of the cell select component of the non-target memory cells 105, , or both.

いくつかの実施例では、読み出しバイアス（たとえば、読み出しパルス、読み出し電流、読み出し電圧）が、第１の論理状態（たとえば、第１の書き込み極性と関連づけられた「ＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５上に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えることにより電流を伝導することがある。これに応答して、またはこれに少なくとも一部は基づいて、センスコンポーネント１５０は、したがって、メモリセル１０５によって記憶される論理状態を決定することの一部として、（たとえば、第２のアクセスライン１３０を介して）メモリセル１０５を通る電流を検出することがある。読み出しバイアスが、第２の論理状態（たとえば、第１の書き込み極性とは異なる第２の書き込み極性と関連づけられた「ＲＥＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えないことにより電流を伝導しないことがある。したがって、センスコンポーネント１５０は、記憶される論理状態を決定することの一部として、メモリセル１０５を通る電流をほとんどまたはまったく検出しないことがある。 In some embodiments, the read bias (e.g., read pulse, read current, read voltage) is configured to store a first logic state (e.g., the "SET" material state associated with the first write polarity). When applied over a memory cell 105 with a capable material, the memory cell 105 may conduct current due to the read bias exceeding the threshold voltage of the memory cell 105 . In response to, or at least in part based on, sense component 150 may therefore, as part of determining the logic state stored by memory cell 105 (e.g., the second access line 130 ) may sense current through memory cell 105 . A read bias is applied to memory cell 105 having a configurable material that stores a second logic state (eg, a "RESET" material state associated with a second write polarity that is different from the first write polarity). At times, memory cell 105 may not conduct current due to the read bias not exceeding the threshold voltage of memory cell 105 . Therefore, sense component 150 may detect little or no current through memory cell 105 as part of determining the stored logic state.

いくつかの実施例では、メモリセル１０５によって記憶される論理状態を検知するために、基準電流が定義されることがある。基準電流は、メモリセル１０５が読み出しバイアスに応答してしきい値選定をしないときは、メモリセル１０５を通過する電流を上回って設定されてよいが、読み出しバイアスに応答してメモリセル１０５がしきい値選定をするときは、メモリセル１０５を通る予想電流に等しいまたはこれを下回って設定されてよい。たとえば、基準電流は、関連づけられたアクセスライン１２０または１３０の漏洩電流よりも高く（たとえば、ターゲットメモリセル１０５と共通するアクセスライン１２０または１３０と結合された１つまたは複数のメモリセル１０５と関連づけられた漏洩電流よりも高く）てよい。いくつかの実施例では、メモリセル１０５によって記憶される論理状態は、読み出しパルスによって駆動される電流から生じる（たとえば、分路抵抗上の）電圧に少なくとも一部は基づいて決定されてよい。たとえば、結果として生じる電圧は、（たとえば、センスコンポーネント１５０内で生成されるまたは基準線（ＲＬ）１５５を介して提供される）基準電圧に対して比較されてよく、結果として生じる電圧は、第１の論理状態に対応する基準電圧よりも低く、結果として生じる電圧は、第２の論理状態に対応する基準電圧よりも大きい。 In some embodiments, a reference current may be defined to sense the logic state stored by memory cell 105 . The reference current may be set above the current through memory cell 105 when memory cell 105 does not threshold select in response to a read bias, but the memory cell 105 does not threshold in response to read bias. When making a threshold selection, it may be set equal to or below the expected current through memory cell 105 . For example, the reference current is higher than the leakage current of the associated access line 120 or 130 (eg, the one or more memory cells 105 associated with the access line 120 or 130 common with the target memory cell 105). leakage current). In some embodiments, the logic state stored by memory cell 105 may be determined based at least in part on the voltage (eg, on the shunt resistor) resulting from the current driven by the read pulse. For example, the resulting voltage may be compared against a reference voltage (eg, generated within sense component 150 or provided via reference line (RL) 155), and the resulting voltage may be Lower than the reference voltage corresponding to the one logic state, the resulting voltage is higher than the reference voltage corresponding to the second logic state.

いくつかの実施例では、メモリセル１０５を読み出すとき、複数の電圧または電流が印加されることがある（たとえば、複数の電圧が、読み出し動作の部分の間に印加されることがある）。たとえば、印加される読み出し電圧が電流の流れをもたらさない場合、１つまたは複数の他の読み出し電圧または電圧極性が、（たとえば、電流がセンスコンポーネント１５０によって検出されるまで）印加されてよい。電流の流れをもたらした読み出し電圧を評価することに少なくとも一部は基づいて、メモリセル１０５の記憶される論理状態が決定され得る。いくつかの場合では、読み出し電圧または電流は、電流の流れまたは他の条件がセンスコンポーネント１５０によって検出されるまで、逓増される（たとえば、大きさがより高く滑らかに増加する）。他の場合では、電流が検出されるまで、所定の読み出し電圧が印加されることがある（たとえば、段階的に大きさがより高く増加する読み出し電圧の所定のシーケンス、異なる読み出し電圧極性を含む読み出し電圧の所定のシーケンス）。同様に、読み出し電流がメモリセル１０５に印加されることがあり、読み出し電流を作成する電圧の大きさまたは極性は、メモリセル１０５の電気抵抗または合計しきい値電圧に依存することがある。 In some embodiments, multiple voltages or currents may be applied when reading memory cell 105 (eg, multiple voltages may be applied during portions of a read operation). For example, if the applied read voltage does not result in current flow, one or more other read voltages or voltage polarities may be applied (eg, until current is detected by sense component 150). Based at least in part on evaluating the read voltage that caused the current flow, the stored logic state of memory cell 105 can be determined. In some cases, the read voltage or current is stepped (eg, higher and smoother increase in magnitude) until a current flow or other condition is detected by sense component 150 . In other cases, a predetermined read voltage may be applied until current is detected (e.g., a predetermined sequence of read voltages with stepwise higher magnitude increments, a read including different read voltage polarities). predetermined sequence of voltages). Similarly, a read current may be applied to memory cell 105 and the magnitude or polarity of the voltage that creates the read current may depend on the electrical resistance or total threshold voltage of memory cell 105 .

センスコンポーネント１５０は、さまざまなスイッチングコンポーネント、選択コンポーネント、マルチプレクサ、トランジスタ、アンプ、キャパシタ、抵抗器、電圧源、電流源、またはいくつかの実施例ではラッチングすなわちラッチ信号の生成と呼ばれることがある、センシング信号の差（たとえば、読み出し電圧と基準電圧との間の差、読み出し電流と基準電流との間の差）を検出、変換、または増幅する他のコンポーネントを含んでよい。いくつかの実施例では、センスコンポーネント１５０は、センスコンポーネント１５０に接続された第２のアクセスライン１３０のセットの各々に対して繰り返し現れるコンポーネント（たとえば、回路素子、回路構成要素）の集まりを含んでよい。たとえば、センスコンポーネント１５０は、論理状態が、第２のアクセスライン１３０のセットのそれぞれのアクセスライン１３０に結合されたそれぞれのメモリセル１０５に対して別個に検出され得るように、センスコンポーネント１５０に結合された第２のアクセスライン１３０のセットの各々に対する別個のセンシング回路または回路構成要素（たとえば、別個のセンスアンプ、別個の信号発生コンポーネント）を含んでよい。いくつかの実施例では、基準信号源（たとえば、基準コンポーネント）または生成された基準信号が、メモリデバイス１００のコンポーネント間で共有される（たとえば、１つまたは複数のセンスコンポーネント１５０の間で共有される、センスコンポーネント１５０の別個のセンシング回路の間で共有される、メモリセクション１１０のアクセスライン１２０または１３０の間で共有される）ことがある。 Sense component 150 may be referred to as various switching components, select components, multiplexers, transistors, amplifiers, capacitors, resistors, voltage sources, current sources, or in some embodiments latching or generation of latch signals. Other components may be included to detect, transform, or amplify signal differences (eg, the difference between the read voltage and the reference voltage, the difference between the read current and the reference current). In some embodiments, sense component 150 includes a collection of components (eg, circuit elements, circuit components) that repeat for each set of second access lines 130 connected to sense component 150 . good. For example, sense component 150 is coupled to sense component 150 such that the logic state can be separately detected for each memory cell 105 coupled to each access line 130 of second set of access lines 130 . may include separate sensing circuits or circuit components (eg, separate sense amplifiers, separate signal generation components) for each of the set of second access lines 130 provided. In some embodiments, a reference signal source (eg, reference component) or generated reference signal is shared among components of memory device 100 (eg, shared among one or more sense components 150). shared between access lines 120 or 130 of memory section 110, shared between separate sensing circuits of sense component 150).

いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることによって、メモリセクション１１０の１つまたは複数のメモリセル１０５によって記憶される論理状態が劣化または破壊されることがあり、元の論理状態をメモリセル１０５に戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。論理記憶のための構成可能な材料部分を含むアーキテクチャでは、たとえば、センス動作は、メモリセル１０５の原子構成または原子分布の変化を引き起こし、それによって、メモリセル１０５の抵抗特性またはしきい値特性を変化させることがある。したがって、いくつかの実施例では、メモリセル１０５に記憶される論理状態は、アクセス動作後に再書き込みされることがある。 In some memory architectures, accessing a memory cell 105 may degrade or destroy the logical state stored by one or more of the memory cells 105 in the memory section 110, restoring the original logical state to memory. A rewrite or refresh operation may be performed to return to cell 105 . In architectures that include configurable material portions for logic storage, for example, a sense operation causes a change in the atomic composition or atomic distribution of memory cell 105, thereby changing the resistance or threshold characteristics of memory cell 105. may change. Therefore, in some embodiments, the logic state stored in memory cell 105 may be rewritten after an access operation.

いくつかの実施例では、メモリセル１０５を読み出すことは、非破壊的であることがある。すなわち、メモリセル１０５の論理状態は、メモリセル１０５が読み出された後で再書き込みされる必要がないことがある。たとえば、論理記憶のための構成可能な材料部分を含むアーキテクチャでは、メモリセル１０５を検知することによって、論理状態が破壊されなくてよく、したがって、メモリセル１０５は、アクセス後に再書き込みの必要がないことがある。しかしながら、いくつかの実施例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス動作の不在または存在下で必要とされるまたは必要とされないことがある。たとえば、メモリセル１０５によって記憶される論理状態は、記憶される論理状態を維持または再書き込みするために適切な書き込みまたはリフレッシュのパルスまたはバイアスを印加することによって、定期的な間隔でリフレッシュされてよい。メモリセル１０５をリフレッシュすることによって、経時的な構成可能な論理記憶材料の材料状態の変化による読み出し妨害エラーまたは論理状態破損が減少または解消されることがある。 In some embodiments, reading memory cell 105 may be non-destructive. That is, the logic state of memory cell 105 may not need to be rewritten after memory cell 105 is read. For example, in architectures that include configurable material portions for logic storage, sensing memory cell 105 may not corrupt the logic state, and therefore memory cell 105 does not need to be rewritten after being accessed. Sometimes. However, in some embodiments, refreshing the logic state of memory cell 105 may or may not be required in the absence or presence of other access operations. For example, the logic state stored by memory cell 105 may be refreshed at regular intervals by applying appropriate write or refresh pulses or biases to maintain or rewrite the stored logic state. . Refreshing the memory cells 105 may reduce or eliminate read disturb errors or logic state corruption due to changes in the material state of the configurable logic storage material over time.

いくつかの場合では、メモリセル１０５と関連づけられた構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、メモリセル１０５の構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作）を蓄積するにつれて、所与の書き込み動作に対するメモリセル１０５の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、メモリセル１０５のプログラムされたしきい値電圧は、所与の書き込み動作（たとえば、パルス振幅およびパルス持続時間に従った書き込み動作）に応答して、移動することがある。 In some cases, the material properties, material properties, or response behavior of the configurable material associated with the memory cell 105 (e.g., aging, wear, degradation, composition change, or movement, operating conditions such as temperature). change or move) over time. For example, as the configurable material of memory cell 105 accumulates access operations (eg, write operations, read operations), the response of memory cell 105 to a given write operation may change. In one embodiment, as the configurable material accumulates access operations, the programmed threshold voltage of memory cell 105 is adjusted for a given write operation (eg, a write operation according to pulse amplitude and pulse duration). may move in response to

本開示の実施例によれば、書き込み動作のさまざまな態様は、老化、摩耗、劣化、動作条件、またはメモリセル１０５に論理状態を記憶するために使用される構成可能な材料の他の変化を補償するために、メモリデバイス１００を動作させる（たとえば、メモリセル１０５にアクセスさせる）間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、メモリコントローラ１７０は、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持するために）、書き込み動作を修正し得る。一実施例では、メモリコントローラ１７０は、アクセス動作の（たとえば、メモリデバイス１００の、メモリセクション１１０の）量がしきい値を超えたと識別したことに基づいて、書き込み動作を再構成し得る。追加的または代替的に、メモリコントローラ１７０は、メモリデバイス１００の動作温度の変化を識別したことなど、しきい値電圧の実際のまたは予測される変化または移動と関連づけられ得る動作条件の何らかの他の変化を識別したことに基づいて、書き込み動作を再構成し得る。 According to embodiments of the present disclosure, various aspects of a write operation may affect aging, wear, deterioration, operating conditions, or other changes in the configurable materials used to store logic states in memory cell 105. To compensate, it may be adjusted while operating memory device 100 (eg, accessing memory cell 105). For example, to compensate for the threshold voltage drop of a configurable material in response to a write operation with certain parameters, memory controller 170 may provide a relatively high threshold voltage (e.g., (to maintain the threshold voltage over time), the write operation may be modified. In one embodiment, memory controller 170 may reconfigure write operations based on identifying that the amount of access operations (eg, of memory device 100, of memory section 110) has exceeded a threshold. Additionally or alternatively, memory controller 170 may identify any other operating condition that may be associated with an actual or predicted change or shift in threshold voltage, such as identifying a change in operating temperature of memory device 100 . Based on identifying changes, the write operation may be reconfigured.

より一般的に、本開示の実施例によるメモリデバイス１００は、パラメータのセットに従って書き込み動作を実行し、しきい値電圧移動を識別または推論し（たとえば、パラメータのセットに従って実行される書き込み動作に対して、書き込み動作から結果として生じるしきい値電圧が移動した、または移動した可能性が高いと識別または推論し、しきい値電圧移動と関連づけられた条件または特性を識別し）、識別または推論したことに少なくとも一部は基づいて、パラメータのセットを修正し得る。さまざまな実施例では、メモリデバイス１００は、書き込まれたしきい値電圧を（たとえば、しきい値電圧移動を監視する診断モードまたは他のモードで）測定または検出することによって、直接的または明示的に、そのような移動を識別または検出してもよいし、メモリデバイス１００は、他の条件または特性に基づいて（たとえば、アクセス動作の蓄積に基づいて、特定の書き込み動作によって書き込まれるしきい値電圧に影響すると予測される温度を検出したことに基づいて、しきい値電圧移動が発生したことを示唆するであろうエラーの特定の量または率を検出したことに基づいて）、そのような移動を推論または予測してもよい。したがって、本開示のさまざまな実施例によれば、メモリデバイス１００は、パラメータの修正されたセットに少なくとも一部は基づいて、書き込み動作を実行してよく、これは、メモリデバイス１００が、アクセス動作の蓄積または摩耗、老化、もしくは劣化の他の原因から生じる移動、動作温度または周囲温度などの動作条件（たとえば、特定のアクセス動作に影響する瞬間的な条件）から生じる移動、および他の原因から生じる移動など、しきい値電圧移動のさまざまな原因を補償することをサポートし得る。 More generally, memory device 100 according to embodiments of the present disclosure performs write operations according to a set of parameters and identifies or infers threshold voltage shifts (e.g., for write operations performed according to the set of parameters). identified or inferred that the threshold voltage resulting from the write operation has moved, or likely has moved, by identifying a condition or characteristic associated with the threshold voltage shift), identified or inferred Based, at least in part, on the parameters set may be modified. In various embodiments, memory device 100 may directly or explicitly detect written threshold voltages by measuring or detecting (e.g., in a diagnostic mode or other mode that monitors threshold voltage shifts). Additionally, such movement may be identified or detected, and memory device 100 may set a threshold value to be written by a particular write operation based on other conditions or characteristics (e.g., based on an accumulation of access operations). based on detecting a certain amount or rate of error that would suggest that a threshold voltage shift has occurred), such Movement may be inferred or predicted. Thus, according to various embodiments of the present disclosure, memory device 100 may perform a write operation based at least in part on the modified set of parameters, which indicates that memory device 100 performs an access operation. movement resulting from the accumulation of or other sources of wear, aging, or deterioration of It can help compensate for various sources of threshold voltage shift, such as shifts that occur.

さまざまな実施例では、書き込み動作は、より高い振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有する書き込みパルスを印加するように修正され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。 In various embodiments, write operations can be modified to apply write pulses having higher amplitudes (eg, larger current magnitudes), shorter pulse durations, or both. In embodiments where the polarity of the write operation is used to distinguish one logic state from another, reconfiguration may be performed with different polarities (e.g., shorter and higher amplitude write pulses, different directions on the memory cell). different voltage polarities on the memory cells (to accompany shorter and higher amplitude write pulses in ).

したがって、説明される技法のさまざまな実施例は、メモリデバイス１００に情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな変化または移動を補償するために使用されてよく、これは、そのような変化を補償しない他のメモリデバイスと比較して、メモリデバイス１００の性能を改善し得る。 Accordingly, various embodiments of the described techniques are used to compensate for various changes or shifts in material properties or response behavior of configurable materials used to store information in memory device 100. Well, this can improve the performance of memory device 100 compared to other memory devices that do not compensate for such variations.

図２は、本明細書で開示される実施例によるメモリデバイス１００内のしきい値電圧分布のグラフ２００を示す。グラフ２００は、標準偏差σに対するメモリデバイス１００のメモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）のしきい値電圧分布を示し得る。例示の目的で、σ軸は非線形の軸であってよく、したがって、しきい値電圧の正規分布は、グラフ２００に線形分布として示され得る。 FIG. 2 shows a graph 200 of threshold voltage distributions in memory device 100 according to embodiments disclosed herein. Graph 200 may show a threshold voltage distribution for a representative population of memory cells 105 of memory device 100 (eg, a representative population of configurable material storage elements) versus standard deviation σ. For purposes of illustration, the σ-axis may be a non-linear axis, and thus a normal distribution of threshold voltages may be shown in graph 200 as a linear distribution.

分布２１０は、第１の論理状態または材料状態（たとえば、「ＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２１０は、「Ｅ１」と呼ばれることのある下方境界または下端（たとえば、端部２４０）、および「Ｅ２」と呼ばれることのある上方境界または上端（たとえば、端部２４５）と関連づけられてよい。分布２１０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２１０－ａは、ＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。 Distribution 210 may represent the distribution of threshold voltages for a representative population of memory cells 105 when storing a first logic state or material state (eg, the “SET” state). Distribution 210 may be associated with a lower boundary or lower edge (eg, edge 240), sometimes referred to as "E1," and an upper boundary or upper edge (eg, edge 245), sometimes referred to as "E2." Distribution 210 is a span of 6 standard deviations (eg, σ of 6), a span of 12 standard deviations (eg, σ of 12), or a representative population of memory cells 105 when storing the SET state. Various interpretations of the statistical distribution can be given, such as the span between the minimum and maximum threshold voltages. Distribution 210-a may represent an initial distribution of threshold voltages for a representative population of memory cells 105 when storing the SET state (eg, before aging or shifting threshold voltages).

分布２２０は、第２の論理状態または材料状態（たとえば、「ＲＥＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２２０は、「Ｅ３」と呼ばれることのある下方境界または下端（たとえば、端部２５０）、および「Ｅ４」と呼ばれることのある上方境界または上端（たとえば、端部２５５）と関連づけられてよい。分布２２０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＲＥＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２２０－ａは、ＲＥＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。 Distribution 220 may represent the distribution of threshold voltages for a representative population of memory cells 105 when storing a second logic state or material state (eg, the “RESET” state). Distribution 220 may be associated with a lower boundary or bottom edge (eg, edge 250), sometimes referred to as "E3," and an upper boundary or top edge (eg, edge 255), sometimes referred to as "E4." Distribution 220 may be a span of 6 standard deviations (eg, σ of 6), a span of 12 standard deviations (eg, σ of 12), or a representative population of memory cells 105 when storing the RESET state. Various interpretations of the statistical distribution can be given, such as the span between the minimum and maximum threshold voltages. Distribution 220-a may represent an initial distribution of threshold voltages for a representative population of memory cells 105 when storing the RESET state (eg, before aging or shifting threshold voltages).

グラフ２００はまた、メモリセル１０５の代表的な母集団によって記憶される論理状態を検出するために使用され得る読み出し電圧２３０を示す。たとえば、初期分布２１０－ａおよび２２０－ａを参照すると、ＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を上回るため（たとえば、分布２１０－ａが読み出し電圧２３０を下回るため）、電流の流れ（たとえば、電流のしきい値量を上回る電流の流れ）を可能にしてよい。言い換えれば、ＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、「しきい値選定」をする。他方では、ＲＥＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を下回るため（たとえば、分布２２０－ａが読み出し電圧２３０を上回るため）、電流の流れを可能にしないことがあり、またはしきい値を下回る電流（たとえば、漏洩電流）のある程度の流れを可能にすることがある。言い換えれば、ＲＥＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、しきい値選定しないことがある。したがって、いくつかの実施例では、読み出し電圧２３０は、電圧分界（ＶＤＭ）と呼ばれてもよいし、これと関連づけられてもよく、ＶＤＭは、メモリセル１０５の代表的な母集団に対するＳＥＴ状態とＲＥＳＥＴ状態との間の分界を指し得る。 Graph 200 also shows read voltages 230 that may be used to detect the logic state stored by a representative population of memory cells 105 . For example, referring to initial distributions 210-a and 220-a, a representative population of memory cells 105 that store the SET state will experience read voltage 230 at each of those memory cells 105 when read voltage 230 is applied. (eg, because distribution 210-a is below read voltage 230), current flow (eg, current flow above a threshold amount of current) may be allowed. In other words, memory cell 105 in the SET state "threshold selects" in response to application of read voltage 230 . On the other hand, a representative population of memory cells 105 that store the RESET state, when applying read voltage 230, because read voltage 230 is below the threshold voltage for each of those memory cells 105 (e.g. , distribution 220-a above read voltage 230), may not allow current flow, or may allow some flow of current below threshold (eg, leakage current). In other words, a memory cell 105 in the RESET state may not threshold select in response to the read voltage 230 being applied. Thus, in some embodiments, read voltage 230 may be referred to as or associated with a voltage demarcation (VDM), where VDM is the SET state for a representative population of memory cells 105. and the RESET state.

グラフ２００はまた、メモリセル１０５の代表的な母集団のアクセス動作に適用可能となり得るさまざまなマージンを示し得る。たとえば、「Ｅ３マージン」は、分布２２０の端部２５０（たとえば、比較的高いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と読み出し電圧２３０との間の差を指し得る。一般的に、Ｅ３マージンは、所与の読み出し電圧２３０でＲＥＳＥＴ状態にあるメモリセル１０５を不注意にしきい値選定する（たとえば、ＲＥＳＥＴ状態を記憶するべきであるまたはＲＥＳＥＴ状態が書き込まれたメモリセル１０５を読み出すときに、ＳＥＴ状態を不注意に検出または解釈する）ことに対するマージンを指し得る。したがって、Ｅ３マージンを改善することは、（たとえば、端部２５０をより高い電圧へシフトさせることによって、分布２２０をより高い電圧へシフトさせることによって、読み出し電圧２３０をより低い電圧へシフトさせることによって）分布２２０と読み出し電圧２３０との間のマージンを広げることと関連づけられてよい。 Graph 200 may also indicate various margins that may be applicable to access operations of a representative population of memory cells 105 . For example, "E3 margin" refers to the difference between end 250 of distribution 220 (eg, the bottom end of the distribution associated with logic or material states having relatively high threshold voltages) and read voltage 230. obtain. In general, the E3 margin inadvertently thresholds memory cells 105 that are in the RESET state at a given read voltage 230 (e.g., memory cells that should store the RESET state or memory cells to which the RESET state has been written). 105 inadvertently detecting or interpreting the SET state). Therefore, improving the E3 margin can be accomplished by shifting the read voltage 230 to a lower voltage (e.g., by shifting the edge 250 to a higher voltage, by shifting the distribution 220 to a higher voltage). ) may be associated with widening the margin between distribution 220 and read voltage 230 .

別の実施例では、「Ｅ１マージン」は、分布２１０の端部２４０（たとえば、比較的低いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と、読み出し電圧２３０または何らかの他の印加電圧（たとえば、書き込み電圧、再書き込み電圧、条件づけ電圧）に関連し得る電圧との間の差を指し得る。一般的に、Ｅ１マージンは、ターゲットメモリセル１０５をバイアスするときに（たとえば、ＳＥＴ状態にある）非ターゲットメモリセル１０５を不注意にしきい値選定することに対するマージンを指し得る。 In another embodiment, the “E1 margin” is the edge 240 of the distribution 210 (eg, the bottom edge of the distribution associated with logic or material states having relatively low threshold voltages) and the read voltage 230 or some It can refer to a difference between voltages that can be related to other applied voltages (eg, write voltage, rewrite voltage, conditioning voltage). In general, the E1 margin may refer to the margin for inadvertently thresholding a non-target memory cell 105 (eg, in the SET state) when biasing the target memory cell 105 .

たとえば、読み出し電圧２３０を有するターゲットメモリセル１０５をバイアスするために、相対バイアスの２分の１が、アクセスライン１２０（たとえば、ワード線）と関連づけられてよく、相対バイアスの２分の１が、アクセスライン１３０（たとえば、ビット線）と関連づけられてよい。一実施例では、ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖｒｅａｄ／２）へ正にバイアスされてよく、非ターゲットワード線は、接地されてよく（たとえば、０ボルト）、ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、－Ｖｒｅａｄ／２）へ負にバイアスされてよく、非ターゲットビット線は、接地されてよい（たとえば、０ボルト）。別の実施例では、ターゲットワード線は、全読み出し電圧２３０（たとえば、＋Ｖｒｅａｄ）に正にバイアスされてよく、非ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖｒｅａｄ／２）に正にバイアスされてよく、ターゲットビット線は、接地されてよく（たとえば、０ボルト）、非ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖｒｅａｄ／２）にバイアスされてよい。いずれの実施例でも、ターゲットメモリセル１０５は、全読み出し電圧２３０にバイアスされてよく、ターゲットワード線またはターゲットビット線を共有しないメモリセル１０５は、正味バイアスを有していなくてもよい。 For example, to bias the target memory cell 105 with the read voltage 230, one-half of the relative bias may be associated with the access line 120 (eg, word line) and one-half of the relative bias may be It may be associated with an access line 130 (eg, bit line). In one embodiment, the target word line may be positively biased to one-half the read voltage 230 (eg, +V read /2) and the non-target word lines may be grounded (eg, 0 volts). , the target bitlines may be negatively biased to one-half the read voltage 230 (eg, −V read /2) and the non-target bitlines may be grounded (eg, 0 volts). In another embodiment, the target word lines may be positively biased to the full read voltage 230 (eg, +V read ) and the non-target word lines are biased to half the read voltage 230 (eg, +V read /2). ), the target bit lines may be grounded (eg, 0 volts), and the non-target bit lines are biased at half the read voltage 230 (eg, +V read /2). you can In either embodiment, the target memory cells 105 may be biased to the full read voltage 230, and memory cells 105 that do not share a target wordline or target bitline may have no net bias.

しかし、上記の実施例のいずれにおいても、ターゲットワード線またはターゲットビット線のうちの１つをターゲットメモリセル１０５と共有する非ターゲットメモリセル１０５は、分布２１０－ａの端部２４０に関連し得る読み出し電圧２３０の２分の１の正味バイアスを有してよい。たとえば、ターゲットワード線またはターゲットビット線を共有する非ターゲットメモリセル１０５がＳＥＴ状態を記憶するとき、これらは、（たとえば、端部２４０がＶｒｅａｄ／２より低い電圧を有するとき）読み出し電圧２３０の２分の１だけ不注意にしきい値選定されることがある。非ターゲットメモリセル１０５の不注意なしきい値選定は、たとえば、ターゲットワード線またはターゲットビット線に沿って追加の電流の流れをもたらすことがあり、読み出し動作のエラーまたは誤りを引き起こし、電力消費および他の悪影響を増加させることがある。したがって、例示的な実施例では、Ｅ１マージンは、端部２４０が読み出し電圧２３０の２分の１をどれだけ上回るかに関連し得る。しかし、Ｅ１マージンは、追加的または代替的に、書き込み電圧または選択電圧などの他のアクセス電圧にも同様に関連し得る。したがって、Ｅ１マージンを改善することは、一般的に、（たとえば、端部２４０をより高い電圧へシフトさせることによって、分布２１０をより高い電圧へシフトさせることによって、非ターゲットメモリセル１０５に印加され得るバイアシングをより低い電圧へシフトさせることによって）非ターゲットメモリセル１０５に印加され得るバイアシングから離れる方へ分布２１０をシフトさせることと関連づけられ得る。 However, in any of the above embodiments, non-target memory cells 105 sharing one of the target wordlines or target bitlines with target memory cells 105 may be associated with end 240 of distribution 210-a. It may have a net bias of one-half the read voltage 230 . For example, when non-target memory cells 105 that share a target word line or target bit line store a SET state, they are at read voltage 230 (eg, when edge 240 has a voltage less than V read /2). One-half may be inadvertently thresholded. Careless threshold selection of non-target memory cells 105 may, for example, result in additional current flow along the target wordline or target bitline, causing erroneous or erroneous read operations, power consumption and other consequences. may increase the adverse effects of Thus, in an exemplary embodiment, E1 margin may relate to how much edge 240 is above one-half of read voltage 230 . However, the E1 margin may additionally or alternatively relate to other access voltages such as write voltages or select voltages as well. Therefore, improving the E1 margin is generally applied to non-target memory cells 105 by shifting distribution 210 to a higher voltage (e.g., by shifting edge 240 to a higher voltage). may be associated with shifting distribution 210 away from the biasing that may be applied to non-target memory cells 105 (by shifting the resulting biasing to a lower voltage).

グラフ２００はまた、メモリデバイス１００を動作させる間のメモリセル１０５の代表的な母集団のしきい値電圧移動の一実施例を示す。たとえば、メモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）が、アクセス動作などのサイクルを蓄積し、または動作温度の変化を経験するとき、メモリセル１０５が（たとえば、特定のパルス振幅および持続時間を有する）所与の書き込み動作に応答してしきい値電圧を発生させる能力が低下することがある。したがって、そのような状況下で、しきい値電圧の分布は、同じ書き込み動作（たとえば、同じパラメータを有する書き込み動作）が使用されるとき、低下または減衰することがある。 Graph 200 also shows an example of threshold voltage shift for a representative population of memory cells 105 during operation of memory device 100 . For example, when a representative population of memory cells 105 (e.g., a representative population of configurable material storage elements) accumulate cycles such as access operations or experience changes in operating temperature, the memory cells The ability of 105 to generate a threshold voltage in response to a given write operation (eg, having a particular pulse amplitude and duration) may be reduced. Therefore, under such circumstances, the distribution of threshold voltages may drop or decay when the same write operations (eg, write operations with the same parameters) are used.

たとえば、分布２１０－ａおよび２２０－ａは、それぞれＳＥＴ状態およびＲＥＳＥＴ状態を記憶するとき、メモリセル１０５の代表的な母集団のしきい値電圧分布を示し得る。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へシフトまたは移動することがあり、これは、分布２１０－ａから２１０－ｂへの遷移および２２０－ａから２２０－ｂへの遷移によって示される。言い換えれば、メモリデバイス１００が経時的に動作するとき、ＳＥＴ状態およびＲＥＳＥＴ状態の両方に対するメモリセル１０５の代表的な母集団のしきい値電圧は、下方へシフトすることがある。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の追加の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へさらにシフトまたは移動することがあり、これは、分布２１０－ｂから２１０－ｃへの遷移および２２０－ｂから２２０－ｃへの遷移によって示される。いくつかの実施例では、対応する端部２４０の電圧の低下は、Ｅ１移動として説明されることがあり、対応する端部２５０の電圧の低下は、Ｅ３移動として説明されることがある。 For example, distributions 210-a and 220-a may represent threshold voltage distributions for a representative population of memory cells 105 when storing SET and RESET states, respectively. After a certain number of access operations (eg, the amount of write operations, read operations, or combinations thereof) performed on a representative population of memory cells 105, the threshold voltage distribution shifts to lower voltages. Or it may move, which is indicated by the transitions from distributions 210-a to 210-b and 220-a to 220-b. In other words, as memory device 100 operates over time, the threshold voltage of a representative population of memory cells 105 for both the SET and RESET states may shift downward. After some additional number of access operations (e.g., the amount of write operations, read operations, or a combination thereof) performed on a representative population of memory cells 105, the threshold voltage distribution shifts to a lower voltage. , which is indicated by the transitions from distributions 210-b to 210-c and 220-b to 220-c. In some examples, the corresponding drop in voltage at end 240 may be described as an E1 shift, and the corresponding drop in voltage at end 250 may be described as an E3 shift.

メモリセル１０５の代表的な母集団のしきい値電圧の移動は、関連づけられたメモリデバイス１００に対する電圧マージンの減少を伴ってよい。たとえば、（たとえば、Ｅ３移動によって）端部２５０の電圧が低下するにつれて、端部２５０は、読み出し電圧２３０により近づくことがあり、または読み出し電圧２３０を下回ることがあり、これは、Ｅ３マージンの低下、崩壊、または解消を示す。別の実施例では、端部２４０の低下（たとえば、Ｅ１移動）は、Ｅ１マージンの低下、崩壊、または解消を伴ってよい。 A shift in the threshold voltage of the representative population of memory cells 105 may be accompanied by a decrease in voltage margin for the associated memory device 100 . For example, as the voltage at edge 250 decreases (eg, due to E3 movement), edge 250 may be closer to read voltage 230 or may be below read voltage 230, which reduces the E3 margin. , to indicate decay or dissolution. In another example, the lowering of edge 240 (eg, E1 movement) may be accompanied by a lowering, collapse, or elimination of the E1 margin.

いくつかのメモリデバイスでは、読み出し電圧２３０は可変であってよく、（たとえば、検出されるしきい値電圧移動に応答する、識別または予測される老化または動作条件の変化の他の標識に基づく）しきい値電圧移動、または他の影響を補償するように調整されてよい。たとえば、分布２２０－ａから分布２２０－ｂへの移動もしくは分布２１０－ａから分布２１０－ｂへの移動、またはそのような移動の何らかの他の標識に応答して、読み出し電圧２３０は、より低い電圧へシフトさせられてよい。読み出し電圧２３０のそのようなシフトは、ＶＤＭ追従と呼ばれることがあり、Ｅ３マージンまたは他のマージンを維持するために実行されてよい。 In some memory devices, the read voltage 230 may be variable (eg, based on identified or predicted aging or other indications of changes in operating conditions in response to detected threshold voltage shifts). Adjustments may be made to compensate for threshold voltage shifts, or other effects. For example, in response to movement from distribution 220-a to distribution 220-b or movement from distribution 210-a to distribution 210-b, or some other indication of such movement, readout voltage 230 is lower It may be shifted to voltage. Such shifting of read voltage 230 is sometimes referred to as VDM tracking and may be performed to maintain E3 margin or other margins.

しかし、いくつかの実施例では、読み出し電圧２３０のそのようなシフトは、Ｅ１マージンを維持しないことがある。たとえば、非ターゲットメモリセル１０５の不注意な選択が読み出し電圧２３０の２分の１で発生することがある例示的な実施例を再び参照すると、Ｅ３マージンを維持する読み出し電圧２３０のシフトは、Ｅ１マージンの２分の１のみ、または何らかの他の関連する量の回復を伴ってよい。さらに、いくつかの場合では、Ｅ１マージンは、読み出し電圧２３０（たとえば、書き込み電圧、選択電圧）とは異なる電圧と関連づけられてよく、その場合、読み出し電圧２３０をシフトさせることは、ＳＥＴ状態と関連づけられた分布２１０の下方シフトの結果として失われたＥ１マージンをまったく回収しないことがある。 However, in some embodiments, such shifts in read voltage 230 may not maintain E1 margin. For example, referring back to the exemplary embodiment where inadvertent selection of a non-target memory cell 105 may occur at one-half of read voltage 230, shifting read voltage 230 to maintain the E3 margin would reduce E1 It may involve only half of the margin, or some other relevant amount of recovery. Further, in some cases, the E1 margin may be associated with a different voltage than the read voltage 230 (eg, write voltage, select voltage), in which case shifting the read voltage 230 may be associated with the SET state. It may never recover the E1 margin lost as a result of the downward shift of the derived distribution 210 .

本開示の実施例によれば、書き込み動作またはそのパラメータは、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化の影響を補償するように修正され得る。たとえば、メモリセル１０５の代表的な母集団がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積し、または動作温度もしくは他の動作条件の変化を経験するにつれて、書き込み動作は、比較的高いしきい値電圧をもたらすように修正され得る。したがって、分布２１０および２２０は、同じまたは類似の電圧範囲（たとえば、比較的安定した電圧範囲）で維持されてもよいし、分布２１０および２２０の示されている移動が緩和されてもよい。いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従よりもデバイス管理に関して容易であってよく、より低い電力消費および減少された論理の複雑さと関連づけられてよく、いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従の必要を解消し得る。しかし、いくつかの実施例では、適応型書き込み動作に対する説明される技法は、ＶＤＭ追従と組み合わせされてよい。 According to embodiments of the present disclosure, the write operation or its parameters may be modified to compensate for the effects of aging, wear, degradation, compositional changes or migration, changes in operating conditions such as temperature, or other changes. . For example, as a representative population of memory cells 105 accumulate access operations (e.g., write operations, read operations, cycles), or experience changes in operating temperature or other operating conditions, write operations are relatively It can be modified to provide a higher threshold voltage. Accordingly, distributions 210 and 220 may be maintained at the same or similar voltage ranges (eg, relatively stable voltage ranges), and the indicated shifts of distributions 210 and 220 may be relaxed. In some embodiments, adaptation of write operations may be easier with respect to device management than VDM tracking, and may be associated with lower power consumption and reduced logic complexity, and in some embodiments: Adaptation of write operations may eliminate the need for VDM tracking. However, in some embodiments, the described techniques for adaptive write operations may be combined with VDM tracking.

図３Ａ～図３Ｃは、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルス３０５の実施例を示す。いくつかの実施例では、構成可能な材料記憶素子と関連づけられたメモリセル１０５は、比較的短い持続時間、低い振幅の電流パルスでプログラムされてよい。たとえば、メモリデバイス１００の一実施例によれば、図３Ａ～図３Ｃを参照して説明されるパルスを含むそのようなメモリセル１０５に対する書き込みパルス３０５は、１０～１５０ナノ秒の範囲内の持続時間を有してよく、１５～６５マイクロアンペアの範囲内の振幅を有してよい。 3A-3C illustrate examples of write pulses 305 that support adaptive write operations for memory devices, according to embodiments disclosed herein. In some embodiments, memory cells 105 associated with configurable material storage elements may be programmed with relatively short duration, low amplitude current pulses. For example, according to one embodiment of memory device 100, write pulses 305 for such memory cells 105, including the pulses described with reference to FIGS. It may have a time and may have an amplitude within the range of 15-65 microamps.

いくつかの実施例では、書き込みパルス３０５は、異なる論理状態を書き込むことに対する異なる極性と関連づけられてよい。たとえば、書き込みパルス３０５は、ワード線がビット線よりも高い電圧を有するとき、正の極性で印加されてよく、書き込みパルス３０５は、ワード線がビット線よりも低い電圧を有するとき、負の極性で印加されてよい。しかし、極性のそのような解釈は、他の実施例では逆にされてもよいし、メモリセル１０５を通して印加される電流の方向に関連してもよい。したがって、図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５は、電流振幅によって示されているが、そのような電流は、異なる論理状態の書き込みをサポートするために、所与のメモリセル１０５を通して異なる方向に印加されてもよい。 In some embodiments, write pulses 305 may be associated with different polarities for writing different logic states. For example, the write pulse 305 may be applied with a positive polarity when the wordlines have a higher voltage than the bitlines, and the write pulses 305 may be applied with a negative polarity when the wordlines have a lower voltage than the bitlines. may be applied at However, such interpretation of polarity may be reversed in other embodiments and may relate to the direction of current applied through memory cell 105 . Thus, although the write pulses 305 described with reference to FIGS. 3A-3C are illustrated by current amplitudes, such currents are required for a given memory cell to support writing different logic states. It may be applied in different directions through 105 .

いくつかの実施例では、ある状態を書き込むか別の状態を書き込むかは、後の読み出し動作で使用される極性に関連し得る。たとえば、ＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的低いしきい値電圧に対応する）後の読み出し動作と同じ電圧極性と関連づけられてよく、ＲＥＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的高いしきい値電圧に対応する）後の読み出し動作とは反対の電圧極性と関連づけられてよい。さまざまな実施例では、メモリデバイス１００の読み出し電圧極性は固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよい。したがって、ＳＥＴ状態またはＲＥＳＥＴ状態を書き込むための書き込みパルス３０５の極性も固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよいが、いずれの場合でも、後の読み出し動作の極性に基づいてよい。 In some embodiments, writing one state or another state may be related to the polarity used in subsequent read operations. For example, to write the SET state, the write pulse 305, or the write bias for driving such a write pulse 305, is the same voltage as the subsequent read operation (e.g., corresponding to a relatively low threshold voltage). A write pulse 305, or a write bias for driving such a write pulse 305, to write the RESET state may be associated with a polarity (e.g., corresponding to a relatively high threshold voltage) after A read operation may be associated with the opposite voltage polarity. In various embodiments, the read voltage polarity of memory device 100 may be fixed or configurable based on the settings or operating mode of memory device 100 . Accordingly, the polarity of the write pulse 305 for writing the SET or RESET state may also be fixed or configurable based on the settings or mode of operation of the memory device 100, but in either may be based on the polarity of the read operation.

図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５の実施例の各々では、ある書き込みパルス３０５から別の書き込みパルス３０５へのパラメータの修正は、メモリデバイス１００内のメモリセル１０５のしきい値電圧移動に関連し得る検出または予測される老化に基づいて実行されてよい。たとえば、そのような修正は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することに少なくとも一部は基づいてよい。いくつかの実施例では、メモリデバイス１００は、レジスタ内のメモリセル１０５のセットで実行されるアクセス動作の数を追跡し、追跡される数をしきい値に比較してよい。他の実施例では、老化、サイクリング、または動作条件の他の変化によるしきい値電圧または他の特性の変化は、適応型書き込み動作に対する説明される技法をサポートするように、予測、推論、または検出されてもよい。修正は、異なるパルス振幅、異なるパルス持続時間、または両方をサポートするために再構成され得る電流源など、メモリデバイス１００の構成可能な電流源によってサポートされてよい。 In each of the write pulse 305 embodiments described with reference to FIGS. 3A-3C, the modification of the parameters from one write pulse 305 to another write pulse 305 is the threshold value of a memory cell 105 in memory device 100. It may be performed based on detected or predicted aging that may be associated with value voltage shifts. For example, such modification may be based at least in part on identifying that the amount of access operations performed on the memory array satisfies a threshold. In some embodiments, memory device 100 may track the number of access operations performed on a set of memory cells 105 within a register and compare the tracked number to a threshold. In other embodiments, changes in threshold voltages or other characteristics due to aging, cycling, or other changes in operating conditions can be predicted, inferred, or modified to support the described techniques for adaptive write operations. may be detected. Modifications may be supported by configurable current sources of memory device 100, such as current sources that can be reconfigured to support different pulse amplitudes, different pulse durations, or both.

図３Ａは、書き込みパルス３０５－ａの振幅を経時的に修正する実施例３００を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ａ－１を含んでよい。１つの書き込みパルス３０５－ａ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ａ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ａ－１を有する書き込み動作、または書き込みパルス３０５－ａの他の構成を実行してよい。 FIG. 3A shows an embodiment 300 that modifies the amplitude of write pulses 305-a over time. For example, an initial configuration of memory device 100 may include write pulse 305-a-1 having a particular duration and current amplitude. Although only one write pulse 305-a-1 is shown, memory device 100 generally operates in such a way that a write operation (eg, to write a SET state, to write a RESET state, or to write a SET state or to use write pulses 305-a-1, or other configurations of write pulses 305 (to write either of the RESET states and apply different polarities accordingly). Accordingly, memory device 100 may write write pulse 305-a- for any number of hours (eg, thousands, tens of thousands, hundreds of thousands of hours, and so on) before modifying the duration and current amplitude. A write operation with 1, or other configurations of write pulses 305-a may be performed.

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅を有する書き込みパルス３０５－ａ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ａ－１を使用することから書き込みパルス３０５－ａ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ａ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３００は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－３を使用するように修正されてもよく、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－４を使用するように後に修正されてもよく、以下同様である。 In some embodiments, memory device 100 responds to identifying that the amount of access operations performed on the memory array satisfies a threshold (e.g., in response to detected aging or cycling). write operations in response to directly detecting or indirectly inferring a threshold voltage change or shift in response to detecting another change in operating conditions, such as operating temperature. may be determined to modify the , which may involve modifying the write configuration to use a write pulse 305-a-2 with a higher current amplitude (e.g., changing the current level or amplitude of the current source to to modify). In some embodiments, a write pulse 305 having a higher current amplitude may be associated with a memory cell 105 having a higher threshold voltage, thus using write pulse 305-a-1 results in a write pulse 305-a-1. Changing the write configuration to using 305-a-2 may cause distribution 210, or distribution 220, or both to change (e.g., compared to such distribution when using write pulse 305-a-1). Then) may be associated with shifting to a higher voltage. Accordingly, such modifications to write operations may support compensation for threshold voltage shifts within memory device 100 (eg, shown and described with reference to FIG. 2). Example 300 illustrates that further changes may be made to the writing configuration (eg, based on successive modification-based aging or determination after cycling). For example, the write configuration may be modified to use write pulse 305-a-3 with an even larger current amplitude, and write pulse 305-a-4 with an even larger current amplitude. It may be modified later, and so on.

図３Ｂは、書き込みパルス３０５－ｂの持続時間を経時的に修正する実施例３３０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｂ－１を含んでよい。１つの書き込みパルス３０５－ｂ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｂ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｂ－１を有する書き込み動作、または書き込みパルス３０５－ｂの他の構成を実行してよい。 FIG. 3B shows an embodiment 330 that modifies the duration of write pulse 305-b over time. For example, an initial configuration of memory device 100 may include write pulse 305-b-1 having a particular duration and current amplitude. Although only one write pulse 305-b-1 is shown, memory device 100 generally operates in such a way that a write operation (eg, to write a SET state, to write a RESET state, or to write a SET state or write pulse 305-b-1, or other configurations of write pulse 305 (to write either of the RESET states and apply different polarities accordingly). Thus, memory device 100 may write pulse 305-b- for any number of hours (eg, thousands, tens of thousands, hundreds of thousands of hours, and so on) before modifying the duration and current amplitude. A write operation with 1, or other configurations of write pulses 305-b may be performed.

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より短い持続時間を有する書き込みパルス３０５－ｂ－２を使用するように書き込み構成を修正すること（たとえば、電流源をメモリセルと結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｂ－１を使用することから書き込みパルス３０５－ｂ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｂ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３３０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－３を使用するように修正されてもよく、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－４を使用するように後に修正されてもよく、以下同様である。 In some embodiments, memory device 100 responds to identifying that the amount of access operations performed on the memory array satisfies a threshold (e.g., in response to detected aging or cycling). write operations in response to directly detecting or indirectly inferring a threshold voltage change or shift in response to detecting another change in operating conditions, such as operating temperature. may be determined to modify the by modifying the write configuration to use a write pulse 305-b-2 having a shorter duration (e.g., coupling a current source with the memory cell modifying the duration as follows). In some embodiments, a write pulse 305 having a shorter duration may be associated with a memory cell 105 having a higher threshold voltage, thus using write pulse 305-b-1 results in a write pulse Changing the write configuration to using write pulse 305-b-2 may cause distribution 210, or distribution 220, or both to change (e.g., compared to such distribution when using write pulse 305-b-1). Then) may be associated with shifting to a higher voltage. Accordingly, such modifications to write operations may support compensation for threshold voltage shifts within memory device 100 (eg, shown and described with reference to FIG. 2). Example 330 shows that further changes may be made to the writing configuration (eg, based on successive modification-based aging or determination after cycling). For example, the write configuration may be modified to use write pulse 305-b-3 with an even shorter duration, and write pulse 305-b-4 with an even shorter duration. It may be modified later, and so on.

図３Ｃは、書き込みパルス３０５－ｃの電流振幅および持続時間を経時的に修正する実施例３６０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｃ－１を含んでよい。１つの書き込みパルス３０５－ｃ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｃ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｃ－１を有する書き込み動作、または書き込みパルス３０５－ｃの他の構成を実行してよい。 FIG. 3C shows an embodiment 360 that modifies the current amplitude and duration of write pulse 305-c over time. For example, an initial configuration of memory device 100 may include write pulse 305-c-1 having a particular duration and current amplitude. Although only one write pulse 305-c-1 is shown, memory device 100 generally operates in such a way that a write operation (eg, to write a SET state, to write a RESET state, or to write a SET state or write pulse 305-c-1, or other configurations of write pulse 305 for writing either of the RESET states and applying different polarities accordingly. Accordingly, memory device 100 may write pulse 305-c- for any number of hours (eg, thousands, tens of thousands, hundreds of thousands of hours, and so on) before modifying the duration and current amplitude. A write operation with 1 or other configurations of write pulse 305-c may be performed.

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正し、電流源をメモリセル１０５と結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｃ－１を使用することから書き込みパルス３０５－ｃ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｃ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３６０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－３を使用するように修正されてもよく、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－４を使用するように後に修正されてもよく、以下同様である。 In some embodiments, memory device 100 responds to identifying that the amount of access operations performed on the memory array satisfies a threshold (e.g., in response to detected aging or cycling). write operations in response to directly detecting or indirectly inferring a threshold voltage change or shift in response to detecting another change in operating conditions, such as operating temperature. may be determined to modify, which may be modifying the write configuration to use a write pulse 305-c-2 with a higher current amplitude and a shorter duration (e.g., by modifying the current source modifying the current level or amplitude and modifying the duration to couple the current source to the memory cell 105). In some embodiments, write pulses 305 with higher current amplitudes and shorter durations may be associated with memory cells 105 with higher threshold voltages, thus using write pulse 305-c-1. Changing the write configuration from using write pulse 305-c-2 to using write pulse 305-c-2 changes distribution 210, or distribution 220, or both (e.g., its (compared to such distributions) may be associated with shifting to higher voltages. Accordingly, such modifications to write operations may support compensation for threshold voltage shifts within memory device 100 (eg, shown and described with reference to FIG. 2). Example 360 shows that further changes may be made to the writing configuration (eg, based on successive modification-based aging or determination after cycling). For example, the write configuration may be modified to use write pulses 305-c-3 with even higher current amplitudes and shorter durations, and write pulses with even higher current amplitudes and shorter durations. It may be later modified to use 305-c-4, and so on.

したがって、実施例３００、３３０、および３６０の各々は、メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る書き込み動作への修正を示す。単一の書き込みパルス３０５に従った書き込み構成を参照して説明されているが、メモリデバイス１００は、複数のパルス３０５（たとえば、メモリデバイス１００の異なるサブアレイに対する異なる書き込みパルス３０５、異なる論理状態を書き込むための異なる書き込みパルス３０５、複数の書き込みパルス３０５を含む論理状態を書き込むための書き込み動作）に従った書き込み動作のために構成されてよい。追加的に、書き込みパルスのために電流振幅または持続時間を修正する実施例に対して説明されているが、電圧振幅または持続時間は、上記で論じられた実施例３００、３３０、および３６０に従って修正されてもよい。 Thus, each of embodiments 300, 330, and 360 represent modifications to write operations that can support compensation for threshold voltage shifts within memory device 100. FIG. Although described with reference to a write configuration according to a single write pulse 305, memory device 100 may use multiple pulses 305 (e.g., different write pulses 305 to different sub-arrays of memory device 100, writing different logic states). a write operation for writing a logic state including different write pulses 305, a plurality of write pulses 305 for a write operation. Additionally, although described for embodiments that modify the current amplitude or duration for the write pulse, the voltage amplitude or duration are modified according to the embodiments 300, 330, and 360 discussed above. may be

第１の実施例では、メモリデバイス１００は、複数のサブアレイの各々に対する異なる書き込みパルス３０５（たとえば、各メモリセクション１１０に対する異なる書き込みパルス３０５、各メモリバンクに対する異なる書き込みパルス３０５、メモリセル１０５の各レベルに対する異なる書き込みパルス３０５）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、複数のサブアレイを有してよく、サブアレイは各々、それぞれの動作に対して書き込みパルス３０５－ｃ－１を使用するように最初に構成される。サブアレイのうちの１つは、より急速に老化させられもしくは繰り返されることがあり、または異なる動作温度などの（たとえば、書き込み動作に応答する異なるしきい値電圧と関連づけられ得る）異なる動作条件を経験することがあり、そのような条件を識別または検出することに基づいて、メモリデバイス１００の書き込み動作は、それに応じて、他のサブアレイよりも早くより急速に老化させられまたは繰り返されるサブアレイで書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なるサブアレイに対して異なる形で書き込み動作の修正を実行してよい。 In a first embodiment, memory device 100 has a different write pulse 305 for each of the plurality of sub-arrays (e.g., a different write pulse 305 for each memory section 110, a different write pulse 305 for each memory bank, and a different write pulse 305 for each level of memory cell 105). may be configured to support using different write pulses 305) for . For example, memory device 100 may have multiple sub-arrays, each of which is initially configured to use write pulse 305-c-1 for its respective operation. One of the sub-arrays may be aged or cycled more rapidly, or experience a different operating condition such as a different operating temperature (eg, which may be associated with a different threshold voltage in response to a write operation). and based on identifying or detecting such a condition, the write operation of memory device 100 correspondingly causes the write pulses in the sub-array to be aged or repeated more rapidly than other sub-arrays. 305-c-2 may be modified. Thus, according to this and other embodiments, exemplary memory device 100 may perform modification of write operations differently for different sub-arrays.

別の実施例では、メモリデバイス１００は、追加的または代替的に、複数の論理状態の各々に対する異なる書き込みパルス３０５（たとえば、ＳＥＴ状態を書き込むための１つの書き込みパルス３０５、およびＲＥＳＥＴ状態を書き込むための異なる書き込みパルス）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、最初に、ＳＥＴ状態およびＲＥＳＥＴ状態の両方を書き込むための書き込みパルス３０５－ｃ－１を使用するように構成されてよい。しかし、メモリセル１０５の代表的な母集団では、構成可能な材料のしきい値電圧移動が、ＳＥＴ状態よりもＲＥＳＥＴ状態に対して急速に発生することがある（たとえば、分布２２０は、分布２１０よりも速い速度で移動することがある）。したがって、メモリデバイス１００の書き込み動作は、それに応じて、ＳＥＴ状態を書き込むよりも早くＲＥＳＥＴ状態を書き込むための書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なる論理状態または材料状態に対して異なる形で書き込み動作の修正を実行してよい。 In another embodiment, memory device 100 additionally or alternatively includes a different write pulse 305 for each of multiple logic states (e.g., one write pulse 305 for writing the SET state and one write pulse 305 for writing the RESET state). different write pulses). For example, memory device 100 may be configured to initially use write pulse 305-c-1 to write both the SET and RESET states. However, in a representative population of memory cells 105, the threshold voltage shift of the configurable material may occur more rapidly for the RESET state than for the SET state (eg, distribution 220 is less than distribution 210 ). can move at a faster speed). Accordingly, the write operation of memory device 100 may be modified accordingly to use write pulse 305-c-2 to write the RESET state earlier than to write the SET state. Thus, according to this and other embodiments, exemplary memory device 100 may perform modification of write operations differently for different logic or material states.

図４は、本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動４１０のグラフ４００を示す。しきい値電圧移動４１０は、（たとえば、特定の材料状態または論理状態に対する）中間しきい値電圧がサイクリングに応答して経時的にどれだけ移動することがあるかを示す。例示のために、しきい値電圧移動４１０の各々に示される中間しきい値電圧は、図２を参照して説明されるように、分布２１０の（たとえば、ＳＥＴ状態の）中間点、または分布２２０の（たとえば、ＲＥＳＥＴ状態の）中間点に対応し得るが、より一般的には、メモリセル１０５の代表的な母集団の（たとえば、構成可能な材料記憶素子の代表的な母集団の）しきい値電圧移動の他の実施例にも適用可能であってよい。 FIG. 4 shows a graph 400 of threshold voltage shift 410 in a memory device according to embodiments disclosed herein. Threshold voltage shift 410 indicates how much the intermediate threshold voltage (eg, for a particular material state or logic state) may shift over time in response to cycling. For purposes of illustration, the intermediate threshold voltage shown in each of threshold voltage shifts 410 is the midpoint of distribution 210 (eg, in the SET state), or the distribution 210, as described with reference to FIG. 220 (eg, of the RESET state), but more generally of a representative population of memory cells 105 (eg, of a representative population of configurable material storage elements). Other embodiments of threshold voltage shifting may also be applicable.

しきい値電圧移動４１０－ａおよび４１０－ｂの各々は、それぞれのパラメータを有する書き込み動作に対応してよい。たとえば、しきい値電圧移動４１０－ａは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂに対する電流振幅、もしくは持続時間、または両方は、しきい値電圧移動４１０－ａに対する電流振幅、もしくは持続時間、または両方とは異なることがある。例示のために、図３を参照して説明されるように、しきい値電圧移動４１０－ａは、書き込みパルス３０５－ｃ－１を使用する書き込み動作に対応してよく、しきい値電圧移動４１０－ｂは、書き込みパルス３０５－ｃ－２を使用する書き込み動作に対応してよいが、しきい値電圧移動４１０－ａおよび４１０－ｂは、より一般的には、書き込みパルス３０５の他の実施例、または書き込みパルス３０５間の差にも適用可能であってよい。例示的な実施例によれば、（たとえば、より高いパルス振幅およびより短いパルス持続時間に従って）書き込みパルス３０５－ｃ－２を使用する書き込み動作は、一般的に、書き込みパルス３０５－ｃ－１を使用する書き込み動作よりも大きいしきい値電圧を有することと関連づけられてよいが、示されるように、サイクリングに応答するしきい値電圧移動は、書き込みパルス３０５－ｃ－１または書き込みパルス３０５－ｃ－２のいずれかに対して発生することもある。 Each of threshold voltage shifts 410-a and 410-b may correspond to a write operation with respective parameters. For example, threshold voltage shift 410-a may correspond to write pulse 305 with a particular current amplitude and duration, and threshold voltage shift 410-b may correspond to write pulse 305 with a particular current amplitude and duration. Pulse 305 may correspond to a current amplitude and/or duration for threshold voltage shift 410-b that is different than a current amplitude and/or duration for threshold voltage shift 410-a. There is For purposes of illustration, threshold voltage shift 410-a may correspond to a write operation using write pulse 305-c-1, as described with reference to FIG. 410-b may correspond to a write operation using write pulse 305-c-2, but threshold voltage shifts 410-a and 410-b more generally correspond to other It may also be applicable to the embodiment, or the difference between write pulses 305 . According to an exemplary embodiment, a write operation using write pulse 305-c-2 (eg, according to higher pulse amplitude and shorter pulse duration) generally replaces write pulse 305-c-1. As shown, the threshold voltage shift in response to cycling may be associated with having a larger threshold voltage than the write operation used, write pulse 305-c-1 or write pulse 305-c. -2 may occur.

一実施例では、メモリデバイス１００は、最初に、書き込みパルス３０５－ｃ－１を使用して書き込み動作を実行するように構成されてよい。したがって、特定の論理状態または材料状態（たとえば、ＳＥＴ状態またはＲＥＳＥＴ状態）に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧は、最初に、しきい値電圧移動４１０－ａの経路をたどってよい。しかし、本開示の実施例によれば、メモリデバイス１００は、識別または予測される老化またはサイクリングに基づいて、書き込み動作のパラメータを修正するように構成されてよい。 In one embodiment, memory device 100 may be configured to first perform a write operation using write pulse 305-c-1. Therefore, for a particular logic state or material state (eg, SET state or RESET state), the intermediate threshold voltage of memory cell 105 written in a particular logic state or material state is initially the threshold The path of voltage shift 410-a may be followed. However, according to embodiments of the present disclosure, memory device 100 may be configured to modify the parameters of write operations based on identified or predicted aging or cycling.

たとえば、グラフ４００によれば、メモリデバイス１００は、ｎサイクルのしきい値量で構成されてよい。メモリデバイス１００は、（たとえば、メモリデバイス１００のレジスタに）サイクルのカウントを蓄積することがあり、蓄積することは、書き込み動作の量を数えること、読み出し動作の量を数えること、読み出し動作または書き込み動作の量を数えること、読み出し動作および書き込み動作の加重量を数えること、もしくはメモリデバイスで実行されるアクセス動作の何らかの他の蓄積を数えること、またはこれらの何らかの部分を含んでよい。読み出し動作および書き込み動作の加重量は、読み出し動作と書き込み動作との間の差を考慮に入れてよい。たとえば、書き込み動作は、１サイクルとして数えられてよく、読み出し動作は、１サイクルの一部分（たとえば、１０分の１、５分の１、３分の１、２分の１）として数えられてよい。追加的または代替的に、アクセス動作は、アクセス動作中のメモリデバイス１００の検出される周囲温度または局所温度など、アクセス動作が発生する対応する温度に少なくとも一部は基づいて加重されてもよい。メモリデバイス１００が、蓄積されたまたは数えられたサイクルの量がしきい値（たとえば、ｎサイクル）に到達しまたはそれを超えたことを識別したとき、メモリデバイス１００は、書き込みパルス３０５－ｃ－２を代わりに使用するように書き込み動作を修正してよい（たとえば、電流源の電流レベルまたは振幅を修正してよい、電流源をメモリセル１０５と結合するための持続時間を修正してよい）。したがって、識別に少なくとも一部は基づいて、メモリデバイス１００は、特定の論理状態または材料状態に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧が、後にしきい値電圧移動４１０－ｂの経路をたどるように、修正４１５を実行してよい。 For example, according to graph 400, memory device 100 may be configured with a threshold amount of n cycles. Memory device 100 may accumulate a count of cycles (eg, in registers of memory device 100), which may include counting the amount of write operations, counting the amount of read operations, read operations or write operations. It may involve counting the amount of operations, counting the weighted weight of read and write operations, or counting some other accumulation of access operations performed on the memory device, or any portion thereof. The weighting of read and write operations may take into account the difference between read and write operations. For example, a write operation may be counted as one cycle, and a read operation may be counted as a fraction of a cycle (e.g., one tenth, one fifth, one third, one half). . Additionally or alternatively, access operations may be weighted based at least in part on the corresponding temperature at which the access operation occurs, such as the sensed ambient temperature or local temperature of memory device 100 during the access operation. When memory device 100 identifies that the amount of cycles accumulated or counted has reached or exceeded a threshold (eg, n cycles), memory device 100 issues write pulse 305-c- The write operation may be modified to use 2 instead (eg, the current level or amplitude of the current source may be modified, the duration for coupling the current source to the memory cell 105 may be modified). . Thus, based at least in part on the identification, the memory device 100 may, for a particular logic state or material state, determine that the intermediate threshold voltage of a memory cell 105 written in a particular logic state or material state is later Modification 415 may be performed to follow the path of threshold voltage shift 410-b.

したがって、修正４１５に少なくとも一部は基づいて、メモリデバイス１００は、（たとえば、比較的高いしきい値電圧と関連づけられた書き込みパルス３０５を使用して）メモリデバイス１００内のしきい値電圧移動を補償するように、書き込み動作を修正してよく、これは、示されている特定の論理状態または材料に対するしきい値電圧を安定させることがあり、またはより一般的には、メモリデバイスの論理状態の各々に対するしきい値電圧を安定させることがある。したがって、修正４１５は、しきい値電圧移動を補償するために、Ｅ３マージンおよびＥ１マージンの一方または両方を安定させまたは調整するように、書き込み動作を修正する一実施例であってよく、これは、メモリデバイス１００の性能を改善し得る。単一の修正４１５のみがグラフ４００の実施例に示されているが、メモリデバイス１００は、異なる数のサイクルにおける追加の修正（たとえば、ｎサイクルにおける第１の修正、および何らかの異なる数のサイクルにおける第２の修正）など、メモリデバイス１００の動作もしくは寿命中の複数の修正４１５、または他のパラメータに少なくとも一部は基づく修正を実行するように構成されてよい。 Accordingly, based at least in part on modification 415, memory device 100 may implement threshold voltage shifts within memory device 100 (eg, using write pulse 305 associated with a relatively high threshold voltage). The write operation may be modified to compensate, which may stabilize the threshold voltage for the particular logic states or materials shown, or more generally the logic states of the memory device. to stabilize the threshold voltage for each of the Therefore, modification 415 may be one example of modifying a write operation to stabilize or adjust one or both of the E3 and E1 margins to compensate for threshold voltage shift, which is , may improve the performance of memory device 100 . Although only a single modification 415 is shown in the example graph 400, the memory device 100 may perform additional modifications in different numbers of cycles (eg, the first modification in n cycles and the may be configured to perform multiple modifications 415 during the operation or life of the memory device 100, such as a second modification), or modifications based at least in part on other parameters.

さらに、グラフ４００は、サイクルの量に応答して修正４１５を実行する一実施例を示すが、他の特性または条件が、追加的または代替的に、修正４１５を決定するために使用されてもよい。たとえば、書き込み動作に対するしきい値移動は、同様に、（たとえば、水平軸上に）動作温度に対してマッピングされてよく、修正４１５は、メモリデバイス１００の動作温度の検出される変化に少なくとも一部は基づいて実行されてよい。一般に、本開示による修正４１５は、他の変化の中でもとりわけ、老化、移動、ドリフティング、動作条件の変化、または書き込み動作に応答して発生したしきい値電圧の変化と関連づけられ得るメモリデバイス１００内の他の変化のさまざまな検出または推論に少なくとも一部は基づいてよい。したがって、これらの実施例および他の実施例によれば、メモリデバイス１００は、しきい値電圧移動を識別または推論することに少なくとも一部は基づいて、書き込み動作に対するパラメータのセットを修正してよく、これは、メモリデバイス１００がしきい値電圧移動のさまざまな原因を補償すること（たとえば、書き込み動作のパラメータを修正することによってしきい値電圧移動を補償すること）をサポートし得る。 Further, although graph 400 illustrates one example of performing modification 415 in response to the amount of cycles, other characteristics or conditions may additionally or alternatively be used to determine modification 415. good. For example, the threshold shift for write operations may similarly be mapped against operating temperature (e.g., on the horizontal axis), and modification 415 may include at least one change in the detected change in operating temperature of memory device 100 . Part may be performed based on. In general, modifications 415 according to the present disclosure may be associated with aging, migration, drifting, changes in operating conditions, or threshold voltage changes that occur in response to a write operation, among other changes. may be based, at least in part, on various detections or inferences of other changes within. Thus, according to these and other embodiments, memory device 100 may modify the set of parameters for write operations based at least in part on identifying or inferring threshold voltage shifts. , this may help memory device 100 compensate for various sources of threshold voltage shift (eg, compensate for threshold voltage shift by modifying parameters of write operations).

図５は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス５０５のブロック図５００を示す。メモリデバイス５０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス５０５は、書き込み構成マネージャ５１０、書き込み動作マネージャ５１５、劣化検出器５２０、および読み出し動作マネージャ５２５を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス５０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。 FIG. 5 shows a block diagram 500 of a memory device 505 that supports adaptive write operations for memory devices according to embodiments disclosed herein. Memory device 505 may be an example of aspects of memory device 100 described with reference to FIG. Memory device 505 may include write configuration manager 510 , write operation manager 515 , degradation detector 520 , and read operation manager 525 . Each of these components may refer to a controller or circuitry configured to perform the described operations in memory device 505, each of these components (e.g., one or more buses). via) may communicate with each other directly or indirectly.

書き込み構成マネージャ５１０は、（たとえば、識別されたアクセス動作の量、あるいは老化、劣化、動作温度もしくは他の条件の変化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別に基づいて）書き込み動作に対する１つまたは複数のパラメータを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、書き込み動作の電流の大きさ、もしくは書き込み動作の書き込みパルス持続時間、またはそれらの組み合わせを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態（たとえば、第１の論理状態とは異なる論理状態）を書き込むことに対応する第２のパラメータを修正してよい。 The write configuration manager 510 (eg, based on the identified amount of access operations, or other identification of aging, aging, changes in operating temperature or other conditions, or other changes in memory cell properties or response characteristics). ) may modify one or more parameters for the write operation. In some embodiments, write configuration manager 510 may modify the current magnitude of write operations, or the write pulse duration of write operations, or a combination thereof. In some embodiments, the write configuration manager 510 modifies the first parameter corresponding to writing the first logical state and writes the second logical state (eg, a different logical state than the first logical state). ) may be modified.

いくつかの実施例では、書き込み構成マネージャ５１０は、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正してよい。いくつかの実施例では、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されるパラメータを修正すること（たとえば、連続の修正を実行すること）を含む。いくつかの場合では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられ、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むこと（たとえば、異なる論理状態に対して異なる形でパラメータを修正すること）と関連づけられる。 In some embodiments, write configuration manager 510 may modify one or more second parameters for the second write operation based on the amount of second access operations identified. In some embodiments, modifying the one or more second parameters for the second write operation includes modifying the one or more modified parameters (e.g., performing successive modification that). In some cases, one or more parameters are associated with writing a first logic state and one or more second parameters are associated with writing a second logic state (e.g., a different logic modifying parameters differently for different states).

書き込み動作マネージャ５１５は、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。いくつかの実施例では、書き込み動作マネージャ５１５は、第１の論理状態を（たとえば、第１のターゲットメモリセルに）書き込むために、第１の極性を有する第１の電圧を印加し、第２の論理状態を（たとえば、第２のターゲットメモリセルに）書き込むために、第２の極性を有する第２の電圧を印加してよい。 Write operation manager 515 may write logic states to one or more of the sets of memory cells by performing write operations according to one or more modified parameters. In some embodiments, write operation manager 515 applies a first voltage having a first polarity and a second voltage to write a first logic state (eg, to a first target memory cell). A second voltage having a second polarity may be applied to write a logic state of (eg, to a second target memory cell).

いくつかの実施例では、書き込み動作マネージャ５１５は、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って第２の書き込み動作を実行してよい。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行することを含む。いくつかの実施例では、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行することを含む。言い換えれば、書き込み動作マネージャ５１５は、異なる修正（たとえば、それぞれのサブセットに対するアクセス動作の異なる識別された量、それぞれのサブセットに対する異なる識別された動作条件）に従って、メモリセルの異なるサブセットで書き込み動作を実行してよい。 In some embodiments, write operation manager 515 performs a second write operation according to one or more modified second parameters to write logic states to one or more of the set of memory cells. may be executed. In some embodiments, performing a write operation according to the one or more modified parameters includes performing a write operation on a first subset of the set of memory cells. In some embodiments, performing a write operation according to the one or more modified second parameters includes performing a write operation on a second subset of the set of memory cells. In other words, the write operation manager 515 performs write operations on different subsets of memory cells according to different modifications (eg, different identified amounts of access operations for each subset, different identified operating conditions for each subset). You can

劣化検出器５２０は、メモリアレイで実行されるアクセス動作の量、あるいは老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別を識別してよい。いくつかの実施例では、劣化検出器５２０は、識別されたアクセス動作の量がしきい値を超えることを決定してよい。いくつかの場合では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。いくつかの場合では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、劣化検出器５２０は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器５２０は、メモリデバイス５０５のしきい値電圧移動を識別または推論するように構成されてよい。 Degradation detector 520 may identify the amount of access operations performed on the memory array, or other identification of aging, degradation, or other changes in the properties or response characteristics of the memory cells. In some embodiments, degradation detector 520 may determine that the amount of identified access activity exceeds a threshold. In some cases, the amount of access operations corresponds to the amount of write operations, read operations, or a combination thereof performed on the memory array. In some cases, the amount of access operations corresponds to access operations performed on a subset of the set of memory cells. In some embodiments, the degradation detector 520 can detect aging, degradation, aging, degradation, etc., such as identifying that the amount or rate of errors (eg, access errors, read errors, write errors) exceeds or satisfies a threshold. Or some other characteristic of the memory array may be identified to identify other changes in operating conditions. More generally, degradation detector 520 may be configured to identify or infer threshold voltage shifts of memory device 505 .

いくつかの実施例では、劣化検出器５２０は、メモリアレイで実行される第２のアクセス動作の量を識別してよい。いくつかの場合では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応する。いくつかの場合では、第２のアクセス動作の量は、アクセス動作の量とは異なる。いくつかの場合では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。 In some embodiments, degradation detector 520 may identify the amount of second access operations performed on the memory array. In some cases, the identified second amount of access operations corresponds to access operations performed after identifying the amount of access operations. In some cases, the amount of second access operations is different than the amount of access operations. In some cases, the identified amount of access operations corresponds to access operations performed on the first subset of the set of memory cells, and the identified second amount of access operations corresponds to the set of memory cells. corresponding to access operations performed on the second subset of .

読み出し動作マネージャ５２５は、書き込みパラメータを修正する前に、メモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行してよく、第１の読み出し動作は、読み出し電圧を印加することを含んでよい。いくつかの実施例では、読み出し動作マネージャ５２５は、修正後に、メモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行してよく、第２の読み出し動作は、読み出し電圧（たとえば、書き込みパラメータを修正する前と同じ電圧）を印加することを含む。 The read operation manager 525 may perform a first read operation on one or more of the set of memory cells before modifying the write parameters, the first read operation applying a read voltage. may contain In some embodiments, the read operation manager 525 may perform a second read operation on one or more of the set of memory cells after modification, the second read operation using a read voltage (e.g., , the same voltage as before modifying the write parameters).

図６は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス６０５のブロック図６００を示す。メモリデバイス６０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス６０５は、書き込み動作マネージャ６１０、劣化検出器６１５、およびアクセス動作レジスタ６２０を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス６０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。 FIG. 6 shows a block diagram 600 of a memory device 605 that supports adaptive write operations for memory devices according to embodiments disclosed herein. Memory device 605 may be an example of aspects of memory device 100 described with reference to FIG. Memory device 605 may include write operation manager 610 , degradation detector 615 , and access operation register 620 . Each of these components may refer to a controller or circuitry configured to perform the described operations in memory device 605, each of these components (e.g., connecting one or more buses). via) may communicate with each other directly or indirectly.

書き込み動作マネージャ６１０は、第１のパルスの大きさおよび第１のパルス持続時間に従って、１つまたは複数の第１の書き込み動作をメモリアレイで実行してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加してよい。 Write operation manager 610 may perform one or more first write operations on the memory array according to the first pulse magnitude and the first pulse duration. In some embodiments, write operation manager 610 may apply a first voltage having a first polarity to a first target memory cell for writing a first logic state. In some embodiments, write operation manager 610 may apply a second voltage having a second polarity to the second target memory cell for writing the second logic state.

いくつかの実施例では、書き込み動作マネージャ６１０は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、１つまたは複数の第２の書き込み動作をメモリアレイで実行してよい。いくつかの場合では、第２のパルスの大きさは、第１のパルスの大きさよりも大きく、第２のパルス持続時間は、第１のパルス持続時間よりも短い。 In some embodiments, write operation manager 610 determines the second pulse magnitude and the second pulse magnitude based on identifying that the amount of access operations performed on the memory array satisfies the threshold. One or more second write operations may be performed on the memory array according to the pulse duration. In some cases, the second pulse magnitude is greater than the first pulse magnitude and the second pulse duration is shorter than the first pulse duration.

劣化検出器６１５は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してもよいし、老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の何らかの他の標識を識別してもよい。いくつかの実施例では、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含む。いくつかの実施例では、劣化検出器６１５は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器６１５は、メモリデバイス６０５のしきい値電圧移動を識別または推論するように構成されてよい。 Degradation detector 615 may identify that the amount of access operations performed on the memory array satisfies a threshold or any other change in aging, degradation, or other change in memory cell properties or response characteristics. Other indicia may be identified. In some embodiments, identifying that the amount of access operations performed on the memory array satisfies the threshold includes comparing the counted access operations to a configured threshold. In some embodiments, the degradation detector 615 may detect aging, degradation, aging, degradation, etc., such as identifying when the amount or rate of errors (eg, access errors, read errors, write errors) exceeds or satisfies a threshold. Or some other characteristic of the memory array may be identified to identify other changes in operating conditions. More generally, degradation detector 615 may be configured to identify or infer threshold voltage shifts of memory device 605 .

アクセス動作レジスタ６２０は、メモリアレイに対応するレジスタ内でアクセス動作を数えてよい。 Access operation register 620 may count access operations in a register corresponding to the memory array.

図７は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法７００を示すフローチャートを示す。方法７００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法７００の動作は、図５を参照して説明されるメモリデバイス５０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。 FIG. 7 presents a flowchart illustrating one or more methods 700 of supporting adaptive write operations for memory devices, according to embodiments disclosed herein. The operations of method 700 may be performed by the memory device or components thereof described herein. For example, the operations of method 700 may be performed by memory device 505 described with reference to FIG. In some embodiments, a memory device may execute sets of instructions to control functional elements of the memory device to perform the functions described. Additionally or alternatively, the memory device may use special purpose hardware or circuitry to implement aspects of the described functionality.

７０５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量を識別してよく、メモリアレイは、メモリセルのセットを含む。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子（たとえば、構成可能な材料部分）と関連づけられる。７０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７０５の動作の態様は、図５を参照して説明される劣化検出器によって実行されてよい。 At 705, a memory device may identify a quantity of access operations to be performed in a memory array, the memory array including a set of memory cells. In some embodiments, each of the memory cells is associated with a respective storage element (eg, configurable material portion) that stores a value based on changes in material properties associated with the storage element. The acts of 705 may be performed according to the methods described herein. In some embodiments, the operational aspects of 705 may be performed by the degradation detector described with reference to FIG.

７１０では、メモリデバイスは、識別されたアクセス動作の量に基づいて、書き込み動作に対する１つまたは複数のパラメータを修正してよい。７１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１０の動作の態様は、図５を参照して説明される書き込み構成マネージャによって実行されてよい。 At 710, the memory device may modify one or more parameters for the write operation based on the identified amount of access operations. The acts of 710 may be performed by methods described herein. In some embodiments, aspects of the operation of 710 may be performed by the write configuration manager described with reference to FIG.

７１５では、メモリデバイスは、１つまたは複数の修正されたパラメータに従って、書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。７１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１５の動作の態様は、図５を参照して説明される書き込み動作マネージャによって実行されてよい。 At 715, the memory device may write the logic state to one or more of the sets of memory cells by performing a write operation according to the one or more modified parameters. The operations of 715 may be performed according to the methods described herein. In some embodiments, aspects of the operation of 715 may be performed by the write operation manager described with reference to FIG.

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量を識別し、メモリアレイが複数のメモリセルを含み、複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、この値が、記憶素子と関連づけられた材料プロパティの変化に基づいており、識別されたアクセス動作の量に基づいて書き込み動作に対する１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。 In some examples, the devices described herein may perform one or more methods, such as method 700 . The apparatus identifies a quantity of access operations to be performed in a memory array, the memory array including a plurality of memory cells, each of the plurality of memory cells associated with a respective storage element storing a value, and is based on a change in a material property associated with the storage element, modifying one or more parameters for a write operation based on the identified amount of access operations, and according to the one or more modified parameters. A feature, means, circuit component, or instruction (e.g., a non-temporary storing instruction executable by a processor) for writing a logic state to one or more of a set of memory cells by performing a write operation. computer readable medium).

本明細書において説明される方法７００および装置のいくつかの実施例は、識別されたアクセス動作の量がしきい値を超えることを決定するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、１つまたは複数のパラメータを修正することは、この決定に基づいてよい。 Some embodiments of the method 700 and apparatus described herein include acts, features, means, circuitry, or instructions for determining that the amount of identified access operations exceeds a threshold. and modifying the one or more parameters may be based on this determination.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の電流の大きさを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the methods 700 and apparatus described herein, modifying one or more parameters of the write operation includes the operations, features, It may include means, circuitry, or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の書き込みパルス持続時間を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, modifying one or more parameters of the write operation includes the operations for modifying the write pulse duration of the write operation, features, It may include means, circuitry, or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態を書き込むことに対応する第２のパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, modifying one or more parameters of the write operation modifies the first parameter corresponding to writing the first logic state. Modifying may include acts, features, means, circuit components, or instructions for modifying the second parameter corresponding to writing the second logic state.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, performing a write operation has a first polarity on a first target memory cell for writing a first logic state. acts, features, means, circuit components for applying a first voltage and applying a second voltage having a second polarity to a second target memory cell for writing a second logic state; or may contain instructions.

本明細書において説明される方法７００および装置のいくつかの実施例は、メモリアレイで実行される第２のアクセス動作の量を識別し、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って、第２の書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。 Some embodiments of the method 700 and apparatus described herein identify an amount of second access operations to be performed on the memory array, and based on the identified amount of second access operations: Modifying one or more second parameters for a second write operation and modifying one or more second parameters to write logic states to one or more of the set of memory cells , may further include acts, features, means, circuit components, or instructions for performing the second write operation.

本明細書において説明される方法７００および装置のいくつかの実施例では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応し、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されたパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the identified amount of the second access operation corresponds to an access operation to be performed after identifying the amount of access operation, and the second Modifying the one or more second parameters for the write operation of may include acts, features, means, circuitry, or instructions for modifying the one or more modified parameters.

本明細書において説明される方法７００および装置のいくつかの実施例では、第２のアクセス動作の量は、アクセス動作の量とは異なることがある。 In some embodiments of the method 700 and apparatus described herein, the amount of second access operations may differ from the amount of access operations.

本明細書において説明される方法７００および装置のいくつかの実施例では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよく、１つまたは複数の修正された第２のパラメータで書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the identified amount of access operations corresponds to access operations performed on the first subset of the set of memory cells and the identified The second amount of access operations corresponds to access operations performed on a second subset of the set of memory cells. In some embodiments, performing a write operation according to the one or more modified parameters comprises: acts, features, means, circuitry for performing a write operation on a first subset of a set of memory cells. Performing a write operation with one or more modified second parameters may include elements or instructions for performing a write operation on a second subset of the set of memory cells, features , means, circuitry, or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられてよく、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むことと関連づけられてよい。 In some embodiments of the method 700 and apparatus described herein, one or more parameters may be associated with writing a first logic state and one or more second parameters may be associated with writing the second logic state.

本明細書において説明される方法７００および装置のいくつかの実施例は、修正前にメモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、第１の読み出し動作は、読み出し電圧を印加することと、修正後にメモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行することとを含み、第２の読み出し動作は、読み出し電圧（たとえば、修正前と同じ読み出し電圧）を印加することを含む。 Some embodiments of the method 700 and apparatus described herein include acts, features, means, and methods for performing a first read operation on one or more of a set of memory cells prior to modification. It may further include circuitry, or instructions, wherein the first read operation is applying a read voltage and performing a second read operation on one or more of the set of memory cells after modification. and the second read operation includes applying a read voltage (eg, the same read voltage as before the modification).

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。 In some embodiments of the method 700 and apparatus described herein, the amount of access operations corresponds to the amount of write operations, read operations, or a combination thereof performed on the memory array.

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。 In some embodiments of the method 700 and apparatus described herein, the amount of access operations corresponds to access operations performed on a subset of the set of memory cells.

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。 In some examples, the devices described herein may perform one or more methods, such as method 700 . The apparatus identifies that an amount of access operations performed on the memory array exceeds a threshold, modifies one or more parameters of the write operation based on the identification, and modifies one or more of the modified A feature, means, circuitry, or instructions (e.g., storing instructions executable by a processor) for writing logic states to one or more of a set of memory cells by performing a write operation according to parameters non-transitory computer-readable media).

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, to modify one or more parameters, the apparatus controls the current magnitude of the write operation, the write pulse duration of the write operation, may include acts, features, means, circuitry, or instructions for modifying, or both.

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some implementations of the method 700 and apparatus described herein, to modify one or more parameters, the apparatus writes a first logic state to a parameter corresponding to writing a first logic state. and perform the second modification to the second parameter corresponding to writing the second logic state.

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行するために、この装置は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, to perform a write operation, the apparatus places a first target memory cell for writing a first logic state into a first target memory cell. acts, features and means for applying a first voltage having a polarity of and applying a second voltage having a second polarity to a second target memory cell for writing a second logic state; It may contain circuitry or instructions.

本明細書において説明される方法７００および装置のいくつかの実施例は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。 Some embodiments of the method 700 and apparatus described herein determine that the amount of second access operations performed on the memory array after modifying one or more parameters exceeds the second threshold. to generate one or more modified second parameters based on identifying the amount of second access operations exceeding the second threshold; to modify the one or more modified parameters and perform a write operation according to the one or more modified second parameters to write a logic state to one or more of the sets of memory cells; may further include the acts, features, means, circuitry, or instructions of

本明細書において説明される方法７００および装置のいくつかの実施例では、第１のアクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行し、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the first amount of access operations corresponds to access operations performed on the first subset of the plurality of memory cells, one or The apparatus performs a write operation on a set of memory cells including a first subset of the plurality of memory cells and a second subset of the set of memory cells to perform a write operation according to the plurality of modified parameters. based on identifying that the amount of second access operations performed in exceeds a second threshold, and identifying that the amount of second access operations exceeds the second threshold; one or more for modifying one or more second parameters of the write operation and writing a logic state to one or more of the set of memory cells, including the second subset of the set of memory cells may include acts, features, means, circuit components, or instructions for performing a write operation according to the modified second parameter of .

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、第１の論理状態を書き込み、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 700 and apparatus described herein, the one or more parameters are writing the first logic state associated with the threshold voltage falling below the read voltage. To perform a write operation according to the associated modified one or more parameters, the apparatus writes a first logic state and a second amount of access operations to be performed on the set of memory cells is a second amount. Based on identifying exceeding a threshold of 2 and identifying an amount of second access operations exceeding the second threshold, the threshold voltage is associated with exceeding the read voltage. to modify one or more second parameters of a write operation associated with writing a second logic state to write the second logic state to one or more of the set of memory cells. , acts, features, means, circuitry, or instructions for performing a write operation according to one or more modified second parameters.

方法７００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。 Although embodiments of method 700 are described in the context of the amount of access operations, modifying parameters for write operations according to the present disclosure may additionally or alternatively include the identified temperature of the memory device, the errors (eg, access errors, read errors, write errors, errors indicative of changes in threshold voltages of written memory cells of the memory device) or the amount or rate of errors in the memory device. In general, modification of the parameters of a write operation according to the present disclosure involves some detection of conditions or properties corresponding to actual or inferred changes or shifts in threshold voltage, or other material properties or response behavior of the memory device. may be done on the basis of

図８は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法８００の動作は、図６を参照して説明されるメモリデバイス６０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。 FIG. 8 presents a flowchart illustrating one or more methods 800 of supporting adaptive write operations for memory devices, according to embodiments disclosed herein. The operations of method 800 may be performed by the memory device or components thereof described herein. For example, the operations of method 800 may be performed by memory device 605 described with reference to FIG. In some embodiments, a memory device may execute sets of instructions to control functional elements of the memory device to perform the functions described. Additionally or alternatively, the memory device may use special purpose hardware or circuitry to implement aspects of the described functionality.

８０５では、メモリデバイスは、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行してよい。８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。 At 805, the memory device may perform one or more first write operations on the memory array according to the first pulse magnitude and the first pulse duration. The acts of 805 may be performed according to the methods described herein. In some embodiments, aspects of the operation of 805 may be performed by the write operation manager described with reference to FIG.

８１０では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してよい。８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６を参照して説明される劣化検出器によって実行されてよい。 At 810, the memory device may identify that the amount of access operations performed on the memory array satisfies a threshold. The acts of 810 may be performed according to methods described herein. In some embodiments, the operational aspects of 810 may be performed by the degradation detector described with reference to FIG.

８１５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行してよい。８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。 At 815, the memory device, based on identifying that the amount of access operations performed on the memory array satisfies the threshold, performs the memory operation according to the second pulse magnitude and the second pulse duration. One or more second write operations may be performed on the array. The acts of 815 may be performed according to methods described herein. In some embodiments, aspects of the operation of 815 may be performed by the write operation manager described with reference to FIG.

いくつかの実施例では、本明細書において説明される装置は、方法８００などの１つまたは複数の方法を実行してよい。この装置は、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行するための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。 In some examples, the devices described herein may perform one or more methods, such as method 800 . The apparatus performs one or more first write operations on the memory array according to a first pulse magnitude and a first pulse duration, and a threshold amount of access operations performed on the memory array. according to a second pulse magnitude and a second pulse duration based on identifying satisfying the value and identifying that the amount of access operations performed on the memory array satisfies the threshold; , a feature, means, circuitry, or instructions (e.g., a non-transitory computer-readable medium storing instructions executable by a processor) for performing one or more second write operations in the memory array may contain.

本明細書において説明される方法８００および装置のいくつかの実施例では、第２のパルスの大きさは、第１のパルスの大きさよりも大きいことがあり、第２のパルス持続時間は、第１のパルス持続時間よりも短いことがある。 In some embodiments of the method 800 and apparatus described herein, the magnitude of the second pulse can be greater than the magnitude of the first pulse, and the second pulse duration is It may be shorter than 1 pulse duration.

本明細書において説明される方法８００および装置のいくつかの実施例は、メモリアレイに対応するレジスタ内でアクセス動作を数えるための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含んでよい。 Some embodiments of the methods 800 and apparatus described herein may further include acts, features, means, circuitry, or instructions for counting access operations in registers corresponding to a memory array. , identifying that the amount of access operations performed in the memory array satisfies the threshold may include comparing the counted access operations to a configured threshold.

本明細書において説明される方法８００および装置のいくつかの実施例では、１つまたは複数の第２の書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。 In some embodiments of the method 800 and apparatus described herein, performing one or more second write operations is to write a first logic state to a first target memory cell. applying a first voltage having a first polarity to a second target memory cell for writing a second logic state to a second voltage having a second polarity; It may include features, means, circuitry, or instructions.

方法８００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。 Although embodiments of method 800 are described in the context of the amount of access operations, modifying parameters for write operations according to the present disclosure may additionally or alternatively include the identified temperature of the memory device, the errors (eg, access errors, read errors, write errors, errors indicative of changes in threshold voltages of written memory cells of the memory device) of errors in the memory device, or some other characteristic or condition. In general, modification of the parameters of a write operation according to the present disclosure involves some detection of conditions or properties corresponding to actual or inferred changes or shifts in threshold voltage, or other material properties or response behavior of the memory device. may be done on the basis of

上記で説明される方法は可能な実施例について説明しており、動作およびステップは並べ替えられてもよいし修正されてもよく、他の実施例も可能であることに留意されたい。さらに、方法のうちの２つ以上の部分が組み合わされてよい。 Note that the methods described above describe possible implementations, and that the acts and steps may be rearranged or modified, and other implementations are possible. Additionally, two or more parts of the method may be combined.

装置が説明される。この装置は、メモリセルのセットを含むメモリアレイを含んでよい。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子と関連づけられてよい。この装置はまた、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、この識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むように構成される回路構成要素を含んでよい。 An apparatus is described. The device may include a memory array that includes sets of memory cells. In some embodiments, each of the memory cells may be associated with a respective storage element that stores a value based on changes in material properties associated with the storage element. The apparatus also identifies that an amount of access operations performed on the memory array exceeds a threshold, modifies one or more parameters of the write operation based on the identification, and modifies one or more of the may include circuitry configured to write a logic state to one or more of the set of memory cells by performing a write operation according to specified parameters.

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するように構成されてよい。 In some embodiments, the circuitry is configured to modify the current magnitude of the write operation, the write pulse duration of the write operation, or both, to modify the one or more parameters. good.

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するように構成されてよい。 In some embodiments, to modify one or more parameters, the circuit component performs a first modification to the parameter corresponding to writing a first logic state and a second logic state. may be configured to perform a second modification to the second parameter corresponding to writing

いくつかの実施例では、書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するように構成されてよい。 In some embodiments, to perform a write operation, circuitry applies a first voltage having a first polarity to a first target memory cell for writing a first logic state. , to apply a second voltage having a second polarity to a second target memory cell for writing a second logic state.

いくつかの実施例では、回路構成要素は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するように構成されてよい。 In some embodiments, the circuitry identifies that an amount of second access operations performed on the memory array after modifying the one or more parameters exceeds a second threshold; to generate one or more modified second parameters based on identifying that the amount of access operations of 2 exceeds a second threshold; It may be configured to modify the parameters and perform a write operation according to the one or more modified second parameters to write the logic state to one or more of the set of memory cells.

いくつかの実施例では、アクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行するように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。 In some embodiments, the amount of access operations corresponds to access operations performed on the first subset of the plurality of memory cells, and for performing write operations according to the one or more modified parameters, Circuitry is configured to perform a write operation on a set of memory cells including a first subset of the plurality of memory cells. In some embodiments, the circuitry identifies that the amount of second access operations performed on the second subset of the set of memory cells exceeds a second threshold, and the second access Modifying one or more second parameters of the write operation based on identifying that the amount of operation exceeds the second threshold, memory cells comprising a second subset of the set of memory cells may be further configured to perform a write operation according to the one or more modified second parameters to write the logic state to one or more of the sets of .

いくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。 In some embodiments, the one or more parameters are associated with writing the first logic state associated with the threshold voltage being below the read voltage, and the one or more modified parameters To perform a write operation according to, the circuitry is configured to write a first logic state. In some embodiments, the circuitry identifies that the amount of second access operations performed on the set of memory cells exceeds a second threshold, and the amount of second access operations exceeds a second threshold. One or more of the write operations associated with writing a second logic state associated with the threshold voltage exceeding the read voltage based on identifying the two threshold crossings. to modify the second parameters and perform a write operation according to the one or more modified second parameters to write a second logic state to one or more of the sets of memory cells; It may be further configured.

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。いくつかの図面が、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、このバスはさまざまなビット幅を有し得ることは、当業者によって理解されよう。 Information and signals described herein may be represented using any of a variety of different technologies and techniques. For example, data, instructions, commands, information, signals, bits, symbols, and chips that may be referred to throughout the above description may refer to voltages, currents, electromagnetic waves, magnetic fields or magnetic particles, light fields or optical particles, or any of these. It can be represented by a combination. Some drawings may show a signal as a single signal. However, it will be understood by those skilled in the art that a signal may represent a bus of signals, which may have various bit widths.

本明細書で使用されるとき、「仮想接地」という用語は、約ゼロボルト（０Ｖ）の電圧で保たれるが接地に直接的に結合されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻り得る。仮想接地は、演算アンプと抵抗からなる分圧器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖに接続されることを意味する。 As used herein, the term "virtual ground" refers to a node in an electrical circuit that is maintained at a voltage of approximately zero volts (0V) but is not directly coupled to ground. Therefore, the voltage of virtual ground may fluctuate temporarily and return to about 0V in steady state. A virtual ground can be implemented using various electronic circuit elements such as voltage dividers consisting of operational amplifiers and resistors. Other implementations are also possible. "Virtual ground" or "virtually grounded" means connected to about 0V.

「電子通信」、「導電性接触」、「接続された」、および「結合された」という用語は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指すことがある。コンポーネントは、コンポーネント間の信号の流れを任意の時間にサポートすることができる導電路がコンポーネント間にある場合、互いと電子通信する（またはこれと導電性接触する、またはこれと接続される、またはこれと結合される）と考えられる。所与の時間に、互いと電子通信する（またはこれと導電性接触する、またはこれと接続された、またはこれと結合された）コンポーネント間の導電路は、接続されたコンポーネントを含むデバイスの動作に基づいて、開回路であってもよいし、閉回路であってもよい。接続されたコンポーネント間の導電路は、コンポーネント間の直接的な導電路であってもよいし、接続されたコンポーネント間の導電路は、スイッチ、トランジスタ、または他のコンポーネントなどの中間コンポーネントを含み得る間接的な導電路であってもよい。いくつかの場合では、接続されたコンポーネント信号の流れは、たとえば、スイッチまたはトランジスタなどの１つまたは複数の中間コンポーネントを使用して、ある時間にわたって中断されることがある。 The terms “electronic communication,” “conductive contact,” “connected,” and “coupled” may refer to relationships between components that support the flow of signals between the components. Components are in electronic communication with each other (or in conductive contact with or connected with, or combined with this). A conductive path between components in electronic communication with each other (or in conductive contact with, or connected with, or coupled with) at a given time is the operation of the device containing the connected components. It may be an open circuit or a closed circuit based on . Conductive paths between connected components may be direct conductive paths between components, or conductive paths between connected components may include intermediate components such as switches, transistors, or other components. It may be an indirect conductive path. In some cases, the connected component signal flow may be interrupted for a period of time using, for example, one or more intermediate components such as switches or transistors.

「結合」という用語は、信号が導電路上において現在コンポーネント間で通信することができないコンポーネント間の開回路関係から、導電路上で信号がコンポーネント間で通信可能であるコンポーネント間の閉回路関係に移る状況を指す。コントローラなどのコンポーネントが他のコンポーネントを一緒に結合するとき、そのコンポーネントは、以前は信号が流れることを可能にしなかった導電路上で信号が他のコンポーネント間を流れることを可能にする変更を開始する。 The term "coupling" refers to a situation in which an open-circuit relationship between components, in which signals cannot currently be communicated between components over a conductive path, moves to a closed-circuit relationship between components, in which signals can be communicated between components over a conductive path. point to When a component such as a controller couples other components together, that component initiates changes that allow signals to flow between the other components on conductive paths that previously did not allow signals to flow. .

「絶縁される」という用語は、信号がコンポーネント間を流れることが現在可能でないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路が存在する場合、互いから絶縁される。たとえば、コンポーネント間に設置されたスイッチによって分離された２つのコンポーネントは、スイッチが開であるとき、互いから絶縁される。コントローラが２つのコンポーネントを互いから絶縁するとき、コントローラは、以前は信号が流れることを可能にした導電路を使用して信号がコンポーネント間を流れるのを防止する変更に影響する。 The term "isolated" refers to a relationship between components that does not currently allow signals to flow between the components. Components are isolated from each other when an open circuit exists between them. For example, two components separated by a switch placed between them are isolated from each other when the switch is open. When the controller isolates two components from each other, the controller affects changes that prevent signals from flowing between components using conductive paths that previously allowed signals to flow.

本明細書において使用される「層」という用語は、幾何学的構造の階層またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および深さ）を有してよく、表面の少なくとも一部分を覆うことがある。たとえば、層は、２つの寸法が第３の寸法よりも大きい３次元構造、たとえば薄層であってよい。層は、異なる要素、コンポーネント、および／または材料を含んでよい。いくつかの場合では、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元は、例示の目的で描かれる。 As used herein, the term "layer" refers to a layer or sheet of geometric structure. Each layer may have three dimensions (eg, height, width, and depth) and may cover at least a portion of the surface. For example, a layer may be a three-dimensional structure with two dimensions greater than a third dimension, eg, a lamina. Layers may include different elements, components, and/or materials. In some cases, a layer may consist of more than one sublayer. In some of the accompanying figures, two dimensions of a three-dimensional layer are drawn for illustrative purposes.

本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するように十分に近いことを意味する。 As used herein, the term "substantially" means that the property modified (e.g., a verb or adjective modified by the term substantially) need not be absolute, but the property means close enough to achieve the benefits of

本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、いくつかの場合では、メモリセルまたはメモリアレイの他のコンポーネントへの電気接触として用いられることがある。電極は、メモリアレイの要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。 As used herein, the term "electrode" may refer to an electrical conductor, and in some cases may be used as an electrical contact to other components of a memory cell or memory array. Electrodes may include traces, wires, conductive lines, conductive layers, etc. that provide conductive paths between elements or components of the memory array.

本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントのアクティブ化を介してコンポーネント間に導電路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと信号を交換し得る。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電荷の流れを可能にする動的な動作であり得る。 As used herein, the term "short circuit" refers to a relationship between components in which a conductive path is established between the components through the activation of a single intermediate component between the two components in question. For example, a first component shorted to a second component may exchange signals with the second component when a switch between the two components is closed. Thus, a short circuit can be a dynamic action that allows charge to flow between components (or lines) in electronic communication.

メモリアレイを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの場合では、基板は半導体ウエハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の伝導性は、限定するものではないが、亜リン酸、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、イオン注入によって、または他の任意のドーピング手段によって、基板の初期形成または成長中に実行されてよい。 Devices discussed herein, including memory arrays, may be formed on semiconductor substrates such as silicon, germanium, silicon-germanium alloys, gallium arsenide, gallium nitride, and the like. In some cases, the substrate is a semiconductor wafer. In other cases, the substrate may be a silicon-on-insulator (SOI) substrate, such as silicon-on-glass (SOG) or silicon-on-sapphire (SOS), or a semiconductor material on another substrate. may be an epitaxial layer of The conductivity of the substrate or subregions of the substrate may be controlled through doping with various chemical species including, but not limited to, phosphorous, boron, or arsenic. Doping may be performed during initial formation or growth of the substrate by ion implantation or by any other doping means.

本明細書において論じられるスイッチングコンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えてよい。端子は、導電性材料たとえば金属を通って他の電子的要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングした、たとえば変性した、半導体領域を備えることがある。ソースとドレインは、少量ドーピングした半導体領域またはチャネルによって分離されることがある。チャネルがｎ型である（すなわち、大多数のキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、大多数のキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル伝導性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」または「アクティブ化」されてよい。トランジスタは、トランジスタのしきい値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」または「非アクティブ化」されてよい。 A switching component or transistor as discussed herein may represent a field effect transistor (FET) and comprise a three terminal device including a source, a drain and a gate. Terminals may be connected to other electronic elements through conductive materials such as metals. The source and drain may be electrically conductive and may comprise heavily doped, eg modified, semiconductor regions. The source and drain may be separated by a lightly doped semiconductor region or channel. If the channel is n-type (ie, the majority carriers are electrons), the FET is sometimes called an n-type FET. If the channel is p-type (ie, the majority carriers are holes), the FET is sometimes called a p-type FET. The channel may be capped with an insulating gate oxide. Channel conductivity can be controlled by applying a voltage to the gate. For example, applying a positive or negative voltage to an n-type FET or p-type FET, respectively, can cause the channel to become conductive. A transistor may be "on" or "activated" when a voltage greater than or equal to the threshold voltage of the transistor is applied to the transistor gate. A transistor may be "off" or "deactivated" when a voltage less than the threshold voltage of the transistor is applied to the transistor gate.

本明細書において添付の図面とともに記載される説明は、例示的な構成について説明したものであり、実施され得るまたは特許請求の範囲内である例をすべて表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「一例、事例、または例示として働く」を意味する。詳細な説明は、説明される技法の理解を提供するために具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されてよい。いくつかの例では、既知の構造およびデバイスは、説明される実施例の概念を不明瞭にすることを回避するためにブロック図形式で示される。 The description set forth herein in conjunction with the accompanying drawings describes example configurations and does not represent all examples that may be implemented or that are within the scope of the claims. As used herein, the term "exemplary" means "serving as an example, instance, or illustration," rather than "preferred" or "advantaged over other examples." The detailed description includes specific details to provide an understanding of the techniques described. However, these techniques may be practiced without these specific details. In some instances, well-known structures and devices are shown in block diagram form in order to avoid obscuring the concepts of the described embodiments.

添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後にダッシュと類似のコンポーネントを区別する第２のラベルとを続けることによって区別され得る。単に第１の参照ラベルが本明細書で使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのうちの任意のコンポーネントに適用可能である。 In the accompanying figures, similar components or features may have the same reference label. Additionally, various components of the same type may be distinguished by following the reference label with a dash and a second label that distinguishes similar components. Where only the first reference label is used herein, the description is applicable to any of the similar components having the same first reference label, regardless of the second reference label. .

本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたこれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成の組み合わせ）として実施されてもよい。 Various exemplary blocks and modules described in connection with the disclosure herein may be general purpose processors, DSPs, ASICs, Field Programmable Gate Arrays (FPGAs) or other programmable logic devices, discrete gate or transistor logic, It may be implemented or executed with discrete hardware components, or any combination thereof designed to perform the functions described herein. A general purpose processor may be a microprocessor, but in the alternative, the processor may be any processor, controller, microcontroller, or state machine. A processor may also be a combination of computing devices (e.g., a digital signal processor (DSP) and a microprocessor, multiple microprocessors, one or more microprocessors in conjunction with a DSP core, or any other such configuration). combination).

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施されてよい。これらの機能は、プロセッサによって実行されるソフトウェアで実施する場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、異なる物理的場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前置きされる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づくことがある。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるものとする。 The functions described herein may be implemented in hardware, software executed by a processor, firmware, or any combination thereof. These functions, when implemented in software executed by a processor, may be stored on or transmitted over as one or more instructions or code on a computer-readable medium. Other examples and implementations are within the disclosure and appended claims. For example, due to the nature of software, the functions described above can be implemented using software executed by a processor, hardware, firmware, hardwiring, or any combination thereof. Features performing functions may also be physically located at various locations, including being distributed such that portions of functions are performed at different physical locations. Also, as used herein, including in the claims, a list of items (e.g., phrases such as "at least one of" or "one or more of" are preceded by "or" as used within a list of items) means, for example, that a list of at least one of A, B, or C is A or B or C or AB or AC or BC or ABC (i.e., A and B and C) are meant as a comprehensive list. Also, as used herein, the phrase "based on" shall not be construed as a reference to a closed set of conditions. For example, an exemplary step described as "based on condition A" may be based on both condition A and condition B without departing from the scope of this disclosure. In other words, as used herein, the phrase "based on" shall be interpreted in the same manner as the phrase "based at least in part on."

本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対するさまざまな修正は、当業者には明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。
The description herein is provided to enable any person skilled in the art to make or use the present disclosure. Various modifications to this disclosure will become apparent to those skilled in the art. The general principles defined herein may be applied in other variations without departing from the scope of this disclosure. Accordingly, the present disclosure is not to be limited to the examples and designs described herein, but is to be accorded the widest scope consistent with the principles and novel features disclosed herein.

Claims (25)

メモリアレイで実行されるアクセス動作の量を識別することであって、前記メモリアレイが複数のメモリセルを含み、前記複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、前記値が、前記記憶素子と関連づけられた材料プロパティの変化に少なくとも一部は基づいている、識別することと、
前記識別されたアクセス動作の量に少なくとも一部は基づいて、書き込み動作に対する１つまたは複数のパラメータを修正することと、
前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行することによって、前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むことと
を含む方法。 identifying an amount of access operations to be performed in a memory array, said memory array comprising a plurality of memory cells, each of said plurality of memory cells being associated with a respective storage element storing a value; identifying that the value is based at least in part on a change in a material property associated with the storage element;
modifying one or more parameters for write operations based at least in part on the identified amount of access operations;
writing logic states to one or more of the plurality of memory cells by performing the write operation according to the one or more modified parameters. 前記識別されたアクセス動作の量がしきい値を超えることを決定することをさらに含み、前記１つまたは複数のパラメータを修正することが、前記決定に少なくとも一部は基づいている、
請求項１に記載の方法。 further comprising determining that the identified amount of access activity exceeds a threshold, wherein modifying the one or more parameters is based, at least in part, on the determination;
The method of claim 1. 前記書き込み動作の前記１つまたは複数のパラメータを修正することが、
前記書き込み動作の電流の大きさを修正することを含む、請求項１に記載の方法。 modifying the one or more parameters of the write operation;
2. The method of claim 1, comprising modifying the current magnitude of the write operation. 前記書き込み動作の前記１つまたは複数のパラメータを修正することが、
前記書き込み動作の書き込みパルス持続時間を修正することを含む、請求項１に記載の方法。 modifying the one or more parameters of the write operation;
2. The method of claim 1, comprising modifying a write pulse duration of the write operation. 前記書き込み動作の前記１つまたは複数のパラメータを修正することが、
第１の論理状態を書き込むことに対応する第１のパラメータを修正することと、
第２の論理状態を書き込むことに対応する第２のパラメータを修正することとを含む、請求項１に記載の方法。 modifying the one or more parameters of the write operation;
modifying a first parameter corresponding to writing the first logic state;
and modifying a second parameter corresponding to writing the second logic state. 前記書き込み動作を実行することが、
第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加することと、
第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加することとを含む、請求項１に記載の方法。 performing the write operation
applying a first voltage having a first polarity to a first target memory cell for writing a first logic state;
2. The method of claim 1, comprising applying a second voltage having a second polarity to a second target memory cell for writing a second logic state. 前記メモリアレイで実行される第２のアクセス動作の量を識別することと、
前記識別された第２のアクセス動作の量に少なくとも一部は基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することと、
前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って、前記第２の書き込み動作を実行することと
をさらに含む、請求項１に記載の方法。 identifying an amount of second access operations to be performed on the memory array;
modifying one or more second parameters for a second write operation based at least in part on the amount of the identified second access operation;
performing the second write operation according to the one or more modified second parameters to write a logic state to one or more of the plurality of memory cells; The method of claim 1. 前記識別された第２のアクセス動作の量が、前記アクセス動作の量を識別した後に実行されるアクセス動作に対応し、
前記第２の書き込み動作に対する前記１つまたは複数の第２のパラメータを修正することが、前記１つまたは複数の修正されたパラメータを修正することを含む、
請求項７に記載の方法。 wherein the identified second amount of access operations corresponds to an access operation to be performed after identifying the amount of access operations;
modifying the one or more second parameters for the second write operation comprises modifying the one or more modified parameters;
8. The method of claim 7. 前記第２のアクセス動作の量が、前記アクセス動作の量とは異なる、請求項８に記載の方法。 9. The method of claim 8, wherein the second amount of access operations is different than the amount of access operations. 前記識別されたアクセス動作の量が、前記複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、
前記識別された第２のアクセス動作の量が、前記複数のメモリセルの第２のサブセットで実行されるアクセス動作に対応し、
前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行することが、前記複数のメモリセルの前記第１のサブセットで前記書き込み動作を実行することを含み、
前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行することが、前記複数のメモリセルの前記第２のサブセットで前記書き込み動作を実行することを含む、
請求項７に記載の方法。 the identified amount of access operations corresponds to access operations performed on a first subset of the plurality of memory cells;
the identified second amount of access operations corresponds to access operations performed on a second subset of the plurality of memory cells;
performing the write operation according to the one or more modified parameters includes performing the write operation on the first subset of the plurality of memory cells;
performing the write operation according to the one or more modified second parameters includes performing the write operation on the second subset of the plurality of memory cells;
8. The method of claim 7. 前記１つまたは複数のパラメータが、第１の論理状態を書き込むことと関連づけられ、前記１つまたは複数の第２のパラメータが、第２の論理状態を書き込むことと関連づけられる、請求項７に記載の方法。 8. The method of claim 7, wherein the one or more parameters are associated with writing a first logic state and the one or more second parameters are associated with writing a second logic state. the method of. 前記修正前に前記複数のメモリセルのうちの１つまたは複数で第１の読み出し動作を実行することであって、前記第１の読み出し動作が、読み出し電圧を印加することを含む、第１の読み出し動作を実行することと、
前記修正後に前記複数のメモリセルのうちの１つまたは複数で第２の読み出し動作を実行することであって、前記第２の読み出し動作が、前記読み出し電圧を印加することを含む、第２の読み出し動作を実行することと
をさらに含む、請求項１に記載の方法。 performing a first read operation on one or more of the plurality of memory cells before the modification, the first read operation comprising applying a read voltage; performing a read operation;
performing a second read operation on one or more of the plurality of memory cells after the modification, the second read operation comprising applying the read voltage; 2. The method of claim 1, further comprising: performing a read operation. 前記アクセス動作の量が、前記メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する、請求項１に記載の方法。 2. The method of claim 1, wherein the amount of access operations corresponds to the amount of write operations, read operations, or a combination thereof performed on the memory array. 前記アクセス動作の量が、前記複数のメモリセルのサブセットで実行されるアクセス動作に対応する、請求項１に記載の方法。 2. The method of claim 1, wherein the amount of access operations corresponds to access operations performed on a subset of the plurality of memory cells. 複数のメモリセルを備えるメモリアレイであって、前記複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、前記値が、前記記憶素子と関連づけられた材料プロパティの変化に少なくとも一部は基づいている、メモリアレイと、
回路構成要素とを備え、前記回路構成要素が、
前記メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、
前記識別に少なくとも一部は基づいて、書き込み動作の１つまたは複数のパラメータを修正し、
前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行することによって、前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むように構成される、
装置。 A memory array comprising a plurality of memory cells, each of said plurality of memory cells being associated with a respective storage element storing a value, said value being at least dependent on a change in a material property associated with said storage element. based in part on a memory array and
a circuit component, the circuit component comprising:
identifying that an amount of access operations performed on the memory array exceeds a threshold;
modifying one or more parameters of a write operation based at least in part on the identification;
configured to write a logic state to one or more of the plurality of memory cells by performing the write operation according to the one or more modified parameters;
Device. 前記１つまたは複数のパラメータを修正するために、前記回路構成要素が、
前記書き込み動作の電流の大きさ、前記書き込み動作の書き込みパルス持続時間、または両方を修正するように構成される、請求項１５に記載の装置。 to modify the one or more parameters, the circuit component comprising:
16. The apparatus of claim 15, configured to modify current magnitude of the write operation, write pulse duration of the write operation, or both. 前記１つまたは複数のパラメータを修正するために、前記回路構成要素が、
第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、
第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するように構成される、請求項１５に記載の装置。 to modify the one or more parameters, the circuit component comprising:
performing a first modification to the parameter corresponding to writing the first logic state;
16. The apparatus of claim 15, configured to perform a second modification to a second parameter corresponding to writing a second logic state. 前記書き込み動作を実行するために、前記回路構成要素が、
第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、
第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するように構成される、請求項１５に記載の装置。 To perform the write operation, the circuitry comprises:
applying a first voltage having a first polarity to a first target memory cell for writing a first logic state;
16. The apparatus of claim 15, configured to apply a second voltage having a second polarity to a second target memory cell for writing a second logic state. 前記回路構成要素が、
前記１つまたは複数のパラメータを修正した後に前記メモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、
前記第２のアクセス動作の量が前記第２のしきい値を超えることを識別したことに少なくとも一部は基づいて、１つまたは複数の修正された第２のパラメータを生成するために、前記１つまたは複数の修正されたパラメータを修正し、
前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行するようにさらに構成される、請求項１５に記載の装置。 The circuit component is
identifying that a second amount of access operations performed on the memory array after modifying the one or more parameters exceeds a second threshold;
to generate one or more modified second parameters based at least in part on identifying that the second amount of access activity exceeds the second threshold; modify one or more modified parameters;
16. Further configured to perform said write operation according to said one or more modified second parameters to write a logic state to one or more of said plurality of memory cells. The apparatus described in . 前記アクセス動作の量が、前記複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行するために、前記回路構成要素が、前記複数のメモリセルの前記第１のサブセットを含むメモリセルのセットで前記書き込み動作を実行するように構成され、前記回路構成要素が、
前記複数のメモリセルの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、
前記第２のアクセス動作の量が前記第２のしきい値を超えることを識別したことに少なくとも一部は基づいて、前記書き込み動作の１つまたは複数の第２のパラメータを修正し、
前記複数のメモリセルの前記第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行するようにさらに構成される、請求項１５に記載の装置。 wherein the amount of access operations corresponds to access operations performed on a first subset of the plurality of memory cells, and the circuitry for performing the write operations according to the one or more modified parameters. an element configured to perform the write operation on a set of memory cells including the first subset of the plurality of memory cells, the circuit component comprising:
identifying that a second amount of access operations performed on a second subset of the plurality of memory cells exceeds a second threshold;
modifying one or more second parameters of the write operation based at least in part on identifying that the amount of the second access operation exceeds the second threshold;
performing the write operation according to the one or more modified second parameters to write a logic state to one or more of a set of memory cells comprising the second subset of the plurality of memory cells; 16. The apparatus of claim 15, further configured to execute: 前記１つまたは複数のパラメータが、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行するために、前記回路構成要素が、前記第１の論理状態を書き込むように構成され、前記回路構成要素が、
前記複数のメモリセルで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、
前記第２のアクセス動作の量が前記第２のしきい値を超えることを識別したことに少なくとも一部は基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、
前記複数のメモリセルのうちの１つまたは複数に前記第２の論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行するようにさらに構成される、請求項１５に記載の装置。 wherein the one or more parameters are associated with writing a first logic state associated with a threshold voltage below a read voltage, and performing the write operation according to the one or more modified parameters. To execute, the circuit component is configured to write the first logic state, the circuit component comprising:
identifying that a second amount of access operations performed on the plurality of memory cells exceeds a second threshold;
A second logic state associated with a threshold voltage exceeding a read voltage based at least in part on identifying that the second amount of access operations exceeds the second threshold. modifying one or more second parameters of the write operation associated with writing the
further configured to perform the write operation according to the one or more modified second parameters to write the second logic state to one or more of the plurality of memory cells. 16. Apparatus according to claim 15. 第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行することと、
前記メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することと、
前記メモリアレイで実行される前記アクセス動作の量が前記しきい値を満足させることを識別したことに少なくとも一部は基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、前記メモリアレイで１つまたは複数の第２の書き込み動作を実行することと
を含む、方法。 performing one or more first write operations in the memory array according to the first pulse magnitude and the first pulse duration;
identifying that an amount of access operations performed on the memory array satisfies a threshold;
Based at least in part on identifying that the amount of access operations performed on the memory array satisfies the threshold, according to a second pulse magnitude and a second pulse duration, said and performing one or more second write operations in the memory array. 前記第２のパルスの大きさが、前記第１のパルスの大きさよりも大きく、前記第２のパルス持続時間が、前記第１のパルス持続時間よりも短い、請求項２２に記載の方法。 23. The method of claim 22, wherein the second pulse magnitude is greater than the first pulse magnitude and the second pulse duration is shorter than the first pulse duration. 前記メモリアレイに対応するレジスタ内でアクセス動作を数えることをさらに含み、
前記メモリアレイで実行される前記アクセス動作の量が前記しきい値を満足させることを識別することが、前記数えられたアクセス動作を構成されるしきい値に比較することを含む、
請求項２２に記載の方法。 counting access operations in a register corresponding to the memory array;
identifying that the amount of access operations performed on the memory array satisfies the threshold comprises comparing the counted access operations to a configured threshold;
23. The method of claim 22. 前記１つまたは複数の第２の書き込み動作を実行することが、
第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加することと、
第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加することとを含む、請求項２２に記載の方法。

performing the one or more second write operations;
applying a first voltage having a first polarity to a first target memory cell for writing a first logic state;
23. The method of claim 22, comprising applying a second voltage having a second polarity to a second target memory cell for writing a second logic state.
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