JP2022535212A - 化合物材料を乾式エッチングするための方法 - Google Patents

化合物材料を乾式エッチングするための方法 Download PDF

Info

Publication number
JP2022535212A
JP2022535212A JP2021570342A JP2021570342A JP2022535212A JP 2022535212 A JP2022535212 A JP 2022535212A JP 2021570342 A JP2021570342 A JP 2021570342A JP 2021570342 A JP2021570342 A JP 2021570342A JP 2022535212 A JP2022535212 A JP 2022535212A
Authority
JP
Japan
Prior art keywords
iii
film layer
substrate
plasma treatment
hydrogen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021570342A
Other languages
English (en)
Inventor
ヴェンツェク，ピーター
ランジャン，アロック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2022535212A publication Critical patent/JP2022535212A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/056—Gallium arsenide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Figure 2022535212000001
基板を処理するための方法は、真空プロセスチャンバーに基板を受け取る工程を含む。基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含む。ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む。この方法は、水素系プラズマ処理を使用して、曝露面の化学組成及びＩＩＩ－Ｖ族フィルム層の内部部分のフラクションを変更してＩＩＩ－Ｖ族フィルム層の変更された部分を形成する工程と、塩素系プラズマ処理を使用してＩＩＩ－Ｖ族フィルム層の変更された部分を除去する工程と、所定量のＩＩＩ－Ｖ族フィルム層が基板から除去されるまで、ＩＩＩ－Ｖ族フィルム層の変更及び除去を繰り返す工程と、を更に含む。

Description

関連出願の相互参照
本出願は、２０１９年５月２８日に出願された米国仮特許出願第６２／８５３，４５８号及び２０２０年４月１３日に出願された米国特許出願第１６／８４７，２５７号の優先権を主張し、これらの出願は、参照によりその全体が本明細書に組み込まれる。
本発明は、一般に、乾式エッチングの方法、並びに、特定の実施形態では、化合物材料の乾式エッチングの方法及びその中で形成及び利用されるシステム及び構造体に関する。
集積回路製造の世界では、速度、性能、及び費用を改善するためにデバイス密度を高めるための継続的な取り組みがある。半導体業界がより小さいノードサイズへの倍率変更を継続するために、デバイスアーキテクチャは、２次元（２Ｄ）平面構造体から、１次元（１Ｄ）及び３次元（３Ｄ）構造体も含むように進化した。ナノワイヤ、ナノシート、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、全周ゲート型（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）（ＧＡＡ）デバイス、及び垂直配向トランジスタなどの望ましい１Ｄ、２Ｄ、３Ｄ構造体を作製するために必要な技術は、様々な開発段階にある。例えば、実験室の環境又は試作品を作る環境で複雑な構造体を作製するために使用されるプロセスの多くは、大量生産（ＨＶＭ）に変換されない。
周期表のＩＩＩ族及びＶ族からの２つ以上の元素を利用する化合物材料は、プロセスノードがますます小さくなるにつれてデバイスで使用するための望ましい特性を有することができる。複雑な１Ｄ、２Ｄ、及び３Ｄ構造体の製造は、異方性及び等方性の両方のエッチングプロセスが有益であるエッチングの課題を提示することができる。しかしながら、化合物材料は、各構成元素の揮発性が異なるため、エッチングが難しい場合がある。従って、ＨＶＭプロセスのフローと統合できる高精度の化合物材料をエッチングする方法が望ましくあり得る。
本発明の実施形態によれば、基板を処理するための方法は、真空プロセスチャンバーに基板を受け取る工程を含む。基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含む。ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む。更に、この方法は、水素系プラズマ処理を使用して、曝露面の化学組成及びＩＩＩ－Ｖ族フィルム層の内部部分のフラクション（ｆｒａｃｔｉｏｎ）を変更してＩＩＩ－Ｖ族フィルム層の変更された部分を形成する工程と、塩素系プラズマ処理を使用してＩＩＩ－Ｖ族フィルム層の変更された部分を除去する工程と、所定量のＩＩＩ－Ｖ族フィルム層が基板から除去されるまで、ＩＩＩ－Ｖ族フィルム層の変更及び除去を繰り返す工程と、を含む。
本発明の別の実施形態によれば、基板を処理するための方法は、真空プロセスチャンバーに基板を受け取る工程を含む。基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含む。ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む。更に、この方法は、塩素系プラズマ前処理を使用して曝露面を処理して、曝露面に不動態化層を形成する工程と、基板を水素系プラズマ処理で処理して、不動態化層と内部部分との間に水素界面層を形成する工程と、塩素系プラズマ処理を使用して、不動態化層と水素界面層を除去し、内部部分を曝露させる工程と、所定量のＩＩＩ－Ｖ族フィルム層が基板から除去されるまで、曝露面の処理、基板の処理、及び不動態化層及び水素界面層の除去を繰り返す工程と、を含む。
本発明の更に別の実施形態によれば、基板を処理するための方法は、真空プロセスチャンバーに基板を受け取る工程を含む。基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含む。ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む。更に、この方法は、水素系プラズマ処理を使用して、曝露面の化学組成とＩＩＩ－Ｖ族フィルム層の内部部分のフラクションを変更してＩＩＩ－Ｖ族フィルム層の変更された部分を形成する工程と、ハロゲン系プラズマ処理を使用して、ＩＩＩ－Ｖ族フィルム層の変更された部分を除去する工程と、ハロゲン系プラズマ処理からのハロゲン系化学物質（ｃｈｅｍｉｓｔｒｙ）の真空プロセスチャンバーをパージする工程と、所定量のＩＩＩ－Ｖ族フィルム層が基板から除去されるまで、曝露面の化学組成の変更、ＩＩＩ－Ｖ族フィルム層の変更された部分の除去、及びハロゲン系化学物質の真空プロセスチャンバーのパージを繰り返す工程と、を含む。
本発明及びその利点についてのより詳細な理解のために、ここで、後述の説明を以下の添付図面と併せて参照する。
本発明の実施形態による水素系プラズマ処理及びハロゲン系プラズマ処理を使用して基板を処理する例示的なプロセスを例示している。 本発明の実施形態による実質的に異方性のエッチングプロセスを含む基板を処理する例示的なプロセスを例示している。 本発明の実施形態による実質的に等方性のエッチングプロセスを含む基板を処理する例示的なプロセスを例示している。 本発明の実施形態による基板を処理するプロセスを含む例示的な方法の概略的タイミング略図（ｔｉｍｉｎｇ ｄｉａｇｒａｍ）を例示している。 本発明の実施形態による基板を処理するプロセスを含む例示的な方法の別の概略的タイミング略図を例示している。 本発明の実施形態によるプラズマ処理のためのシステムを例示している。 本発明の実施形態による構造体を形成するための例示的なプロセスを例示している。 本発明の実施形態による基板を処理するプロセスを含む例示的な方法を例示している。 本発明の実施形態による基板を処理するプロセスを含む別の例示的な方法を例示している。 本発明の実施形態による基板を処理するプロセスを含む更に別の例示的な方法を例示している。
異なる図間で対応する符号及びシンボルは、特に断らない限り、対応する要素を概ね参照する。図は、実施形態の当該の態様を明確に例示するように描かれており、必ずしも正確な縮尺で描かれているわけではない。図に描かれる形体の端部は、形体の範囲の終端を必ずしも示していない。
様々な実施形態を作成すること及び使用することについて、以下に詳述される。しかしながら、本明細書に説明される様々な実施形態が、多種多様な具体的文脈において適用可能であると理解されるべきである。述べられた具体的実施形態は、様々な実施形態を作成及び使用する具体的なやり方を単に例示するものであり、限定された範囲において解釈されるべきではない。
現在及び将来のプロセスノード（例えば、３ｎｍ）の新しいチャネル材料と見なされている多くの材料は、化合物材料である。特に、様々なＩＩＩ－Ｖ族化合物が検討されている。例えば、インジウムガリウムヒ素（ＩｎＧａＡｓ）及びＩｎ、Ｇａ、又はＡｓに基づく他の材料は、高い電子移動度及び他の特性のために、チャネル材料として望ましくあり得る。
しかしながら、化合物材料の構成元素は、揮発性が等しくなく（例えば、同じ温度で同じ前駆体に対して）、その結果、エッチング中に基板から除去する異なる相対的能力をもたらす。エッチング生成物の沸点は、エッチング生成物の揮発性の良好な指標になり得る。フッ素（Ｆ）及び塩素（Ｃｌ）などのハロゲンを使用したＩｎ、Ｇａ、及びＡｓのエッチング生成物の沸点は、ＡｓＦ２の－６２３℃からＧａＣｌ２の２０１℃の範囲で大きく変動し、ＩｎＣｌ２及びＩｎＦ２などのエッチング生成物は、実質的に不揮発性である。約１００℃を超える温度はプロセスの統合に適さないため、温度を上げることは、多くの場合、受け入れられない解決策である。その結果、化合物の正確でクリーンなエッチングが困難になり得る。
ＩｎＧａＡｓなどの化合物材料をエッチングするために、いくつかの方法が使用されてきた（例えば、実験室で又は小さいバッチ処理で）。例えば、メタン（ＣＨ４）化学物質を使用できるが（例えば、不揮発性のＩｎ種の場合）、基板に堆積する粒子を生成するという欠点がある。酸化とそれに続く湿式除去も可能であるが、ＨＶＭとは適合性がない。更に、シリコン（Ｓｉ）及びホウ素（Ｂ）化合物を利用して又は側壁を不動態化して、プロファイルの制御を達成することができるが、これらは、望ましくない周知の残留物のリスクを伴う。
水素は、ＧａＡｓ及びＩｎＧａＡｓのエッチング剤として使用できるが、不利なことに、低い無線周波数（ＲＦ）バイアス、大きな水素のフラックス（ｆｌｕｘ）を必要とする場合があり、結晶欠陥に非常に敏感な場合がある。水素は特定の結合との反応性を高めているため、結晶構造に何らかの欠陥があると、穴が開くことなどの表面の不規則性が発生する可能性がある。また、Ｏ２をＣｌ２、Ｃｌ２／Ｎ２、又はＣＨ４／Ｈ２と組み合わせる他の方法を使用できる。しかし、これらの方法は、垂直性と大きなＲＦバイアスを実現するために側壁の不動態化に依存している場合があり、損傷のない処理ができない。ハロゲンのエッチング剤を不動態化スキームと組み合わせる方法は、一般的に柔軟性がない場合がある（例えば、異方性を容易に等方性にすることはできないなど）。
様々な実施形態では、これらの不利な点のいくつか又は全てを解決する基板を処理するための方法は、水素系プラズマ処理を使用して、基板の化合物材料の曝露面の化学組成及び化合物材料の内部部分のフラクションを変更する工程を含む。化合物材料は、例えば、ゲルマニウム（Ｇｅ）及びシリコン（Ｓｉ）などの他のものに加えて、Ｉｎ、Ｇａ、Ａｓ、アルミニウム（Ａｌ）、窒素（Ｎ）、リン（Ｐ）、又はアンチモン（Ｓｂ）の元素の１つ以上を含むＩＩＩ－Ｖ族フィルム層であり得る。この方法は、ハロゲン系プラズマ処理を使用して、化合物材料の変更された部分を除去する工程を更に含む。これらの２つの工程は、所定量の化合物材料が基板から除去されるまで繰り返され得る。
本明細書に記載の実施形態の方法は、ＨＶＭプロセスとの適合性を維持しながら、Ｉｎ、Ｇａ、Ａｓ、Ａｌ、Ｎ、Ｐ、Ｓｂ、Ｇｅ、及びＳｉの１つ以上を含む化合物材料の処理を可能にするという利点を有し得る。これらの方法は、有利には、基板を処理する乾式法（即ち、基板を液体に曝露しない基板処理）であり得る。即ち、本明細書に記載の実施形態の方法は、有利には、ＩＩＩ－Ｖ族エッチングの複雑さを管理することができる「全乾式」プロセスであり得る。例えば、本明細書に記載の実施形態の方法は、基板工程（ＦＥＯＬ）、ミドルエンドオブライン（ｍｉｄｄｌｅ－ｅｎｄ－ｏｆ－ｌｉｎｅ）（ＭＥＯＬ）、論理製造（ｌｏｇｉｃ ｆａｂｒｉｃａｔｉｏｎ）、メモリー製造（例えば、ＮＡＮＤメモリー）の間など、半導体デバイス製造において有利に使用可能であり得る。
本明細書に記載の実施形態の方法の水素系プラズマ処理は、結合を弱めるために水素を有利に使用することができる。例えば、水素は、化合物材料（例えば、ＧａＡｓ、ＩｎＧａＡｓなど）と化学的に相互作用する可能性があり、電子を引き離して格子を有利に弱める可能性がある。更に、この一般的なプロセスは、地形的な面がどのように曝露されるかを調整するために有利に使用され得る。
水素系プラズマ処理の別の可能な利点は、基板の処理中に方向制御を可能にすることである。例えば、水素系プラズマ処理中の圧力は、異方性から等方性までの範囲の基板処理のための所望の方向性を有利に促進するように制御され得る。次いで、ハロゲン系プラズマ処理は、所望の方向性を有益に維持することができる。
方向性に対して制御することのあり得る利点は、ハロゲン系プラズマ処理が、等方的に、異方的に、又はそれらの間の任意の程度に、化合物材料をエッチングすることを可能にすることである。水素系プラズマ処理及びハロゲン系プラズマ処理を使用するエッチングプロセスの柔軟性は、同じ化学物質を使用して実質的に異方性及び実質的に等方性のエッチングを実行するために有利に使用され得る。更に、水素系プラズマ処理及びハロゲン系プラズマ処理を使用するエッチングプロセスは、従来のエッチングプロセスと比較した場合、電力及び／又はフラックスの必要性を有利に減少させることができる。
更に、本明細書に記載の実施形態の方法は、複雑な１Ｄ、２Ｄ、及び３Ｄ構造体を形成するために使用可能であるという利点を有し得る。例えば、水素系プラズマ処理及びハロゲン系プラズマ処理を使用する実質的に等方性のエッチングは、有利に構造体の下を切り取ることができる。同様に、水素系プラズマ処理及びハロゲン系プラズマ処理を用いた実質的に異方性のエッチングにより、側壁パッシベーションのない凹部領域が有意に形成されてもよい。実質的に等方性及び実質的に異方性のエッチングを別々に又は組み合わせて使用して、ナノワイヤ、ナノシート、ＧＡＡデバイス、及び他の複雑な構造体を形成することができる。
以下に提供される実施形態は、乾式エッチングの様々な方法を説明し、特定の実施形態では、そこで利用される化合物材料及びシステム及び構造体の乾式エッチングのための様々な方法を説明する。以下の記述は、実施形態を説明する。基板を処理する３つの実施形態のプロセスは、図１～３を使用して説明される。２つの概略的タイミング略図は、図４及び５を使用して説明される。プラズマ処理のための実施形態のシステムは、図６を使用して説明され、図８～１０を使用して、基板を処理するプロセスを含む３つの方法を説明する。
図１は、本発明の実施形態による水素系プラズマ処理及びハロゲン系プラズマ処理を使用して基板を処理する例示的なプロセスを例示している。
図１を参照すると、曝露面１１２及び底面１１３を含む化合物材料１１０が、基板を処理するプロセス１００の初期段階１０１で示されている。化合物材料１１０は、プロセス１００によって処理された基板上又は基板内に含まれている。プロセス１００は、一実施形態ではエッチングプロセスである。示されているように初期段階１０１はプレエッチング段階と呼ばれる場合がある。また、化合物材料１１０は、曝露面１１２と底面１１３の間に内部部分１１４を含む。一実施形態では、底面１１３は、基板のバルク部分に隣接し、曝露されていない。或いは、底面１１３の全て又は一部も曝露している場合がある（例えば、化合物材料１１０が基板全体である場合）。
化合物材料１１０は、様々な実施形態における周期表のＩＩＩ族（「ＩＩＩＡ」、「１３」、及び「ホウ素群」とも呼ばれる）及びＶ族（「ＶＡ」、「１５」、「窒素族」、及び「プニクトゲン」とも呼ばれる）からの２つ以上の元素を含み得る。化合物材料１１０は、ＩＩＩ族又はＶ族に含まれない更なる元素も含む場合がある。例えば、Ｓｉ、Ｇｅなども化合物材料１１０に含まれる場合がある。化合物材料１１０は、様々な実施形態ではＩＩＩ－Ｖ族材料であり、いくつかの実施形態ではＩＩＩ－Ｖ族フィルム層である。或いはまた、化合物材料１１０は、ＩＩＩ－Ｖ族ウェーハであり得る。いくつかの実施形態では、化合物材料１１０は、Ｇａ及びＡｓを含む。一実施形態では、化合物材料は、ＩｎＧａＡｓである。例えば、ＩｎＧａＡｓの化学式は、ＩｎｘＧａ１－ｘＡｓと書くことができ、式中、ｘは、０から１の実数である（例えば、Ｉｎ０．４７Ｇａ０．５３Ａｓ）。化合物材料１１０は、有利には、高い電子（又は正孔）移動度を有し得る（例えば、チャネル材料として有用である）。
本明細書で使用される場合、「ＩＩＩ－Ｖ族」の定義は広範であり、少なくとも１つのＩＩＩ族元素及び少なくとも１つのＶ族元素を含む材料を包含することを意図している。例えば、ＩＩＩ族元素及びＶ族元素（例えば、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＳｂなど）を含む二元結晶化合物は、本開示の文脈におけるＩＩＩ－Ｖ族材料である。更に、少なくとも１つのＩＩＩ族元素及び少なくとも１つのＶ族元素を含む三元（又はそれ以上）の合金（例えば、ＩｎＧａＡｓ、ＧａＡｓＮ、ＧａＡｓＰ、ＩｎＧａＡｓＳｂなど）もまた、本開示の文脈におけるＩＩＩ－Ｖ族材料である。
化合物材料１１０は、水素処理フェーズ１０２の間に例示され、この場合、曝露面１１２は、水素系プラズマ処理１２２に曝露される。例えば、水素系プラズマ処理１２２は、水素ガス（Ｈ２）とＡｒなどの不活性ガスを含み得る。化合物材料１１０のフラクション１１６（例えば、薄い表面層）には、水素系プラズマ処理１２２中に水素が注入される。水素が注入されたフラクション１１６には、曝露面１１２と内部部分１１４の一部が含まれる。
水素系プラズマ処理１２２は、ラジカル（例えば、Ｈ・）又はイオン（例えば、Ｈ＋）又は混合物であり得る水素系化学物質１２３を含む。例えば、水素系化学物質１２３は、主に、水平面を曝露する曝露面１１２に垂直に送達される水素イオンであり得る。或いは、水素系化学物質１２３は、主に水素ラジカルであり得、垂直及び水平の両方の曝露面を曝露する。処理の選択性は、温度などの更なる要因によって影響を受ける場合がある。ＩｎＧａＡｓの特定の場合では、ＩｎＧａＡｓとの水素相互作用は、温度を変動させることによって制御できる（例えば、高アスペクト比の構造体では０℃未満が望ましい場合がある）。
水素処理後の段階１０３が示され、この場合、化合物材料１１０のフラクション１１６が、変更された部分１１８に変換されている。即ち、水素系プラズマ処理１２２は、曝露面１１２の化学組成及び化合物材料１１０のフラクション１１６を変更し、変更された部分１１８を形成する。ＩｎＧａＡｓの特定の場合では、水素曝露により、結晶性ＩｎＧａＡｓ構造体がＩｎＨｘＧａＨｙＡｓＨｚに変換され、構成元素がエッチング剤（例えば、Ｃｌ）と反応する可能性が高くなる層が形成される場合がある。例えば、アルシン、ガラン、ジガラン、インジガンなどの水素化合物は、変更された部分１１８で形成される場合がある。これらなどの水素化合物は、化合物材料１１０の構造体を有利に弱めることができる。
水素は、多くの化合物（例えば、ＩＩＩ－Ｖ族）材料の弱いエッチング剤と見なすことができる。その結果、少量の化合物材料１１０も、化学改質に加えて、水素系プラズマ処理１２２の間にエッチングで除去されることができる。
基板を処理するプロセス１００は、ハロゲン処理フェーズ１０４を続け、この場合、曝露面１１２は、ハロゲン系プラズマ処理１２６に曝露される。ハロゲン系プラズマ処理１２６は、いくつかの実施形態では塩素系プラズマ処理である。例えば、ハロゲン系プラズマ処理１２６は、塩素ガス（Ｃｌ２）とＡｒなどの不活性ガスを含み得る。変更された部分１１８の一部又は全ては、エッチング後の段階１０５をもたらすハロゲン系プラズマ処理１２６に含まれるハロゲン系化学物質１２７によって除去される。ハロゲン系化学物質１２７は、ハロゲン種（例えば、Ｆ、Ｃｌ、Ｂｒ）を含み、ハロゲンラジカル（例えば、Ｆ・、Ｃｌ・、Ｂｒ・）又はハロゲンイオン（例えば、Ｆ、Ｃｌ－、Ｂｒ－）又はその両方を含み得る。一部の用途（例えば、基板工程プロセス）では、プロセスの互換性が向上するため、塩素が有利であり得る。
場合によっては、ハロゲン系プラズマ処理１２６を別のタイプのプラズマ処理に置き換えることができる。例えば、メタン（ＣＨ４）は、いくつかの実施形態では、処理フェーズ１０４の間にエッチング剤として使用され得る。代替の処理の選択肢では、変更された部分１１８を更に優先的にエッチングすることができる。
ハロゲン系化学物質１２７は、滑らかなエッチングされた面が得られる実質的に同じ速度で化合物材料１１０の全ての元素を有利に除去することができる。更に、ハロゲン系プラズマ処理１２６は、化合物材料の変更された部分１１８に対して選択的であり得、エッチングプロセスの制御を改善することができる。ハロゲン系プラズマ処理１２６の選択性の潜在的な利点は、水素系プラズマ処理１２２の間、水平面と垂直面の水素への相対的な曝露に基づいて、異方性処理と等方性処理の間の柔軟性を可能にすることである。
基板を処理するプロセス１００は、周期的に実行され得る。即ち、エッチング後の段階１０５は、水素処理フェーズ１０２及びハロゲン処理フェーズ１０４の別の反復の初期段階になり得る。このようにして、正確な量の化合物材料１１０を有利に除去することができる。
任意選択のハロゲン系プラズマ前処理は、初期段階１０１に示されているように水素処理フェーズ１０２の前に実行され得る。例えば、ハロゲン系プラズマ前処理は、ハロゲン系プラズマ処理１２６に類似し得る。任意選択の不動態化層３３は、化合物材料１１０の任意選択の曝露面３５を任意選択のハロゲン系プラズマ前処理に曝露することによって形成される。次いで、任意選択の不動態化層３３の上面は、示されているようにプロセス１００の残りの部分で曝露面１１２として機能する。
任意選択のハロゲン系プラズマ前処理がプロセス１００に含まれている場合、化合物材料１１０は、水素処理フェーズ１０２の間、任意選択の曝露面３５に形成された任意選択の不動態化層３３を含む。任意選択の不動態化層３３の曝露面１１２は、水素系プラズマ処理１２２に曝露される。任意選択の水素界面層３７は、水素系プラズマ処理１２２によって形成される。任意選択のハロゲン系プラズマ前処理を含む基板を処理するプロセス１００はまた、周期的に実行され得るが、全てのサイクルで任意選択のハロゲン系プラズマ前処理を含むことができることに留意されたい。
水素が任意選択の不動態化層３３に適用されると、水素種が、任意選択の不動態化層３３及び化合物材料１１０に拡散することができ、任意選択の水素界面層３７を形成する。任意選択の水素界面層３７の水素は、化合物材料１１０の欠陥と相互作用することができ、その結果、有利には、エッチング後の段階１０５で、エッチングされた表面の表面品質（例えば、滑らかさ、均一性など）が向上する。言い換えれば、水素は、エッチングプロセスの前に欠陥を「埋める」ことができ、エッチング生成物からの欠陥形成を低減又は排除することができる。
場合によっては、プラズマによる損傷に対処する必要があり得る。例えば、高エネルギーイオンは、プラズマ処理中に損傷を引き起こす可能性がある。湿式エッチング技術は、下にあるエピタキシャル成長フィルム（例えば、ＨＦ＋ＫＭｎＯｘ）に損傷を与えることなく、しかし、一部のエッチング生成物（例えば、ＩｎＣＨｘ及びＩｎＣｌｘなどのインジウムエッチング生成物）を遊離することができないことという代償を払って、滑らかな地形を実現できる。特定の条件下では、インジウム含有化合物材料には低いエネルギーイオン（例えば、＜２０Ｖ）で十分な場合がある。これらの場合、ＩｎＣｌが形成される場合があり、低圧が再堆積を軽減する場合がある。
水素系プラズマ処理は、エッチング速度を上げ、より高い圧力を可能にし、欠陥の形成を防ぐことによってプロセスを改善することができる。一例として、任意選択の不動態化層３３を形成するために任意選択のハロゲン系プラズマ前処理が含まれている場合、全ての処理工程は、ゼロ又は低いバイアスにて高圧（例えば、＞１００ミリトル）で実行され得る。具体的には、ハロゲン系プラズマ処理１２６は、低いバイアスで実行され得る一方、任意選択のハロゲン系プラズマ前処理及び水素系プラズマ処理１２２は、ゼロのバイアス（例えば、ラジカルによる駆動）で実行され得る。
図２は、本発明の実施形態による実質的に異方性のエッチングプロセスを含む基板を処理する例示的なプロセスを例示している。図２のプロセスは、例えば、図１のプロセスなど、本明細書に記載されている他のプロセスの特定の実装であり得る。同様に、ラベルが付与された要素は、前述の通りであり得る。
図２を参照すると、曝露面２１２、内部部分２１４、及び底面２１３を含む化合物材料２１０は、基板を処理するプロセス２００の初期段階２０１で示されている。マスク層２１１は、曝露面２１２に配置される。ここ及び以下では、簡潔さ及び明確さのために規則が採用されており、この場合、パターン×１０に付着する要素は、様々な実施形態における化合物材料の関連する実装であり得ることに留意されたい。前述の３桁の記数法と組み合わせて同様の用語を使用することで明らかになるように、他の要素にも同様の規則が採用されている。
化合物材料２１０は、水素処理フェーズ２０２の間に例示され、この場合、曝露面２１２は、低圧で行われる水素系プラズマ処理２２２に曝露される。様々な実施形態では、水素系プラズマ処理２２２は、約３０ミリトル未満の圧力、及びいくつかの実施形態では、約３ミリトル～約３０ミリトルの圧力で実行される。低圧のため、水素系プラズマ処理２２２は、主に水素イオン２２３を含む。水素イオン２２３（例えば、Ｈ＋）は、曝露面２１２の水平面の優先的な曝露を容易にする無視できない方向性（例えば、垂直）を有利に含み得る。
マスク層２１１は、化合物材料２１０をシールドし（ｓｈｉｅｌｄ）、水素イオン２２３の曝露パターンを可能にする。変更された部分２１８は、曝露面２１２及び内部部分２１４のフラクションから形成される。変更された部分２１８は、水素の拡散性に依存し得る変更された部分の厚さ２１９を有する。様々な実施形態では、変更された部分の厚さ２１９は、約５ｎｍ未満であり、いくつかの実施形態では、約１ｎｍ～約３ｎｍである。例えば、変更された部分の厚さ２１９は、化合物材料２１０の単分子層又は数原子層の厚さに等しくあり得る。
更に図２を参照すると、次いで、ハロゲン処理フェーズ２０４の間に例示される化合物材料２１０、この場合、曝露面２１２は、ハロゲン系プラズマ処理２２６に曝露される。ハロゲン系プラズマ処理２２６は低圧でも実行され得るが、より高い温度でも実行され得る。様々な実施形態では、ハロゲン系プラズマ処理２２６は、約３０ミリトル未満である圧力で、いくつかの実施形態では、約３ミリトル～約３０ミリトルの圧力で実行される。或いは、ハロゲン系プラズマ処理２２６は、３０ミリトルを超える圧力で実行され得る。
ハロゲン系プラズマ処理２２６は、示されているように変更された部分２１８の全て又は一部を除去する。ハロゲン系プラズマ処理２２６は、ハロゲン系ラジカル２２７（例えば、Ｃｌ・）及び／又はハロゲン系イオン２２８（例えば、Ｃｌ－）を含む。一実施形態では、ハロゲン系プラズマ処理２２６は、塩素系プラズマ処理である。また、ハロゲン系ラジカル及び／又はハロゲン系イオンを送達する他の適切な方法が、使用され得る。
水素系プラズマ処理２２２の方向性のため、ハロゲン系プラズマ処理２２６によって活発化されるエッチングプロセスは、有利には実質的に異方性である。即ち、プロセス２００は、水平面（即ち、視線（ｌｉｎｅ ｏｆ ｓｉｇｈｔ））を優先的にエッチングすることができる。例えば、化合物材料２１０の非水平面は、水平面と比較してはるかに遅い速度（例えば、＜５％）でエッチングされ得る。
エッチングプロセスの速度と品質は、化合物材料２１０の変更されていない部分（例えば、残りの内部部分２１４）と比較して、変更された部分２１８に対するハロゲン系プラズマ処理２２６の選択性に依存する場合がある。また、選択性は、化合物材料の正確な除去を可能にするプロセス２００を有利に自己制限し得る。除去された層は、単一の層である場合又はそうでない場合がある。例えば、除去された層は、２、３の層又はいくかの層である場合がある。除去された層の厚さは、水素系プラズマ処理２２２中の水素の侵入深さに依存する場合がある。また、改質された層の数は、線量の関数であり得る（例えば、サイト密度をフラックスで割ったもの、反応の単一確率）。更に、化合物材料２１０の反応性は、温度に依存する場合がある。
図３は、本発明の実施形態による実質的に等方性のエッチングプロセスを含む基板を処理する例示的なプロセスを例示している。図３のプロセスは、例えば、図１のプロセスなど、本明細書に記載されている他のプロセスの特定の実装であり得る。同様に、ラベルが付与された要素は、前述の通りであり得る。
図３を参照すると、曝露面３１２、内部部分３１４、及び底面３１３を含む化合物材料３１０は、基板を処理するプロセス３００の初期段階３０１で示されている。マスク層３１１は、露出面３１２に配置される。図２のプロセス２００とは対照的に、プロセス３００は、示されているように化合物材料３１０の実質的に等方性の除去を有利にもたらし得る水素処理フェーズ３０２の間にラジカルによって駆動される。化合物材料３１０は、初期段階３０１の前に除去された変換された部分の厚さ３１９をすでに有しているように例示されている。
水素処理フェーズ３０２の間、水素系ラジカル３２３（例えば、Ｈ・）を含む水素系プラズマ処理３２２は、曝露面３１２に適用される。例えば、水素系プラズマ処理３２２は、低い、ゼロ、又は逆のバイアス（例えば、水素系イオンに反発するバイアス）にて高圧下で実行され得る。様々な実施形態では、水素系プラズマ処理３２２は、約１００ミリトルを超える圧力で実行される。
特に、化合物材料３１０の非水平面も、示されているように水素系ラジカル３２３によって変更される。水素系プラズマ処理３２２によってもたらされる方向性の欠如は、方向性がほとんどない又はまったくない曝露面に拡散する高圧水素系ラジカルが原因である可能性がある。或いは、非プラズマ法を高圧マイクロ波水素発生器（例えば、遠隔ソース）などの水素発生器として使用することもでき、これは、水素系イオンを有利にもたらさない可能性がある。更に、他の適切な方法を使用して、水素系ラジカルを送達することもできる。
図２のプロセス２００と同様に、ハロゲン系プラズマ処理３２６は、次いで、ハロゲン処理フェーズ３０４の間に曝露面３１２に適用される。結果として生じる変更された部分３１８の除去は、有利には実質的に等方性である。例えば、実質的に等方性のエッチングによって提供される水平エッチング能力は、ナノシート、ナノワイヤ、ＧＡＡ構造体、ゲートエッチバック（ｇａｔｅ ｅｔｃｈ－ｂａｃｋ）、より小さなプロセスノード（例えば、３ｎｍ）などを伴う製造プロセスにおいて有利に適用可能性を見出すことができる。
様々な実施形態では、ハロゲン系プラズマ処理３２６は、低圧（例えば、３～３０ミリトル）で実行されるが、より高い圧力でも実行され得る。繰り返しになるが、プロセス３００は、水素処理フェーズ３０２中の化合物材料３１０の水素系改質により、自己制限的である可能性がある（例えば、変更されていない化合物材料のエッチング速度はゼロではないが非常に低い）。
前述のように、化合物材料３１０の除去された層は、１つの層である場合又はそうでない場合があり、様々な要因に依存する場合がある。ハロゲン系プラズマ処理３２６は、イオンが優先的な方向を向いている混合プラズマを利用することができる。しかしながら、ハロゲン系イオン３２８の方向性効果は、プロセスのパラメータを微調整することで調整でき、真に等方性のエッチングプロセスの近似を有利に改善する、又は効果的に等方性エッチングを達成しさえする。
図４は、本発明の実施形態による基板を処理するプロセスを含む例示的な方法の概略的タイミング略図を例示している。図４の概略的タイミング略図は、例えば、図１のプロセスなどの本明細書に記載の他のプロセスの特定の実装であるプロセスを含む方法であり得る。同様に、ラベルが付与された要素は、前述の通りであり得る。
図４を参照すると、概略的タイミング略図４００は、水素系プラズマ処理フェーズ４４０とハロゲン系プラズマ処理フェーズ４４５の変換フェーズを含む。水素系プラズマ処理フェーズ４４０は、前述の通りであり得る水素系プラズマ処理を含む。水素系プラズマ処理フェーズ４４０は、ガスの流れ（例えば、水素系種を含むガス）を表す化学改質パルス４４１を含む。化学改質パルス４４１は、水素系プラズマ処理フェーズ４４０の期間以下の化学改質パルス持続期間４４２を含む。
様々な実施形態では、化学改質パルス４４１は、プラズマを生成するためにプラズマシステムに適用されるソース電力を含む。化学改質パルス４４１は、他の適用される電力（例えば、バイアス電力）であり得る、又はこれを含み得る。例えば、バイアス電力は、直流（ＤＣ）電力（例えば、連続、双極など）であり得る。いくつかの実施形態では、化学改質パルス４４１は、プラズマシステムに適用される約１００Ｗ～約２００Ｗの範囲の電力を含む。一実施形態では、化学改質パルス４４１は、プラズマシステムに適用される約５００Ｗの電力を含む。しかしながら、化学改質パルス４４１の間に適用される電力の大きさは、特定の用途の詳細によっては他の値になる場合もある。
様々な実施形態では、化学改質パルス４４１は、交流（ＡＣ）ソース電力を含み、いくつかの実施形態では、無線周波数（ＲＦ）ソース電力を含む。一実施形態では、化学改質パルス４４１は、高周波（ＨＦ）ＲＦソース電力を含む。例えば、ＨＦ ＲＦソース電力は、約１３．５６ＭＨｚの周波数にあり得る。別の実施形態では、化学改質パルス４４１は、超高周波数（ＶＨＦ）ＲＦソース電力を含む。更に別の実施形態では、化学改質パルス４４１は、極超高周波数（ＵＨＦ）ＲＦソース電力を含む。しかしながら、化学改質パルス４４１がＲＦソース電力を含む場合、他の周波数範囲も使用できる。
化学改質パルス持続期間４４２は、いくつかの実施形態では、約５秒～約２０秒の範囲である。例えば、化学改質パルス持続期間４４２は、約８秒であり得る。しかしながら、化学改質パルス持続期間４４２は、用途によっては２０秒超又は５秒未満であり得る。
化学改質パルス持続期間４４２は、化学改質パルス４４１の間のガスの流れを示す。化学改質パルス４４１の間に、プラズマシステムに電力が適用されていない安定化期間が存在する場合がある。例えば、安定化期間は、数秒であり得る。いくつかの実施形態では、化学改質パルス持続期間４４２は、ＲＦソース電力がその後少なくとも５秒間適用された状態で、パルスの開始時において約３秒の安定化期間を含む。安定化と適用される電力の他の組み合わせも利用できる。
ハロゲン系プラズマ処理フェーズ４４５は、前述の通りであり得るハロゲン系プラズマ処理を含む。ハロゲン系プラズマ処理フェーズ４４５は、ガスの流れ（例えば、ハロゲン系種を含むガス）を表すエッチングパルス４４６を含む。エッチングパルス４４６の間に供給されるガスは、化学改質パルス４４１のガスとは異なる。エッチングパルス４４６は、ハロゲン系プラズマ処理フェーズ４４５の持続期間以下のエッチングパルス持続期間４４７を含む。場合によっては、パージの目的などで、化学改質パルス４４１と後続のエッチングパルスの間に遅延がある場合がある。
化学改質パルス４４１と同様に、エッチングパルス４４６は、ハロゲン系プラズマ処理フェーズ４４５の一部又は全てにおけるプラズマを生成するためにプラズマシステムに適用されるソース電力及び／又はバイアス電力を含み得る。エッチングパルス４４６の間に適用されるソース電力は、約１００Ｗ～約２００Ｗの範囲である、又は約５００Ｗであるなど、前述のソース電力に類似している場合がある。しかしながら、エッチングパルス４４６の間に適用されるソース電力も、電力、周波数などの異なる設定を有する場合がある。例えば、エッチングパルス４４６は、約２７ＭＨｚの周波数のＨＦＲＦソース電力を含み得る。他の実施形態では、エッチングパルス４４６は、超低周波数（ＶＬＦ）、低周波数（ＬＦ）、中周波数（ＭＦ）などの範囲の周波数を有するＲＦソース電力を含み得る。
エッチングパルス持続期間４４７は、いくつかの実施形態では、約５秒～約２０秒の範囲である。例えば、エッチングパルス持続期間４４７は、約８秒であり得る。しかしながら、一部の用途では、エッチングパルス持続期間４４７は、２０秒超又は５秒未満であり得る。化学改質パルス持続期間４４２はエッチングパルス持続期間４４７と同じである必要はなく、使用する特定のガス及び特定の用途の詳細によって異なる場合がある。前述のように、エッチングパルス４４６と後続の化学改質パルスの間に（例えば、パージ目的で）遅延がある場合もある。
図５は、本発明の実施形態による基板を処理するプロセスを含む例示的な方法の別の概略的タイミング略図を例示している。図５の概略的タイミング略図は、例えば、図１のプロセスなど、本明細書に記載の他のプロセスの特定の実装であるプロセスを含む方法であり得る。同様に、ラベルが付与された要素は、前述の通りであり得る。
図５を参照すると、概略的タイミング略図５００は、水素系プラズマ処理フェーズ５４０及びハロゲン系プラズマ処理フェーズ５４５の交互フェーズをも含む。水素系プラズマ処理フェーズとハロゲン系プラズマ処理フェーズの一方又は両方の後にパージフェーズが含まれる場合、概略的タイミング略図５００は、図４の概略的タイミング略図４００の特定の実装であり得る。
具体的には、水素系化学物質パージ期間５４４を有する任意選択の水素系化学物質パージフェーズ５４３は、水素系プラズマ処理フェーズ５４０の後に含まれることができる。代替的又は追加的に、ハロゲン系化学物質パージ期間５４９を有する任意選択のハロゲン系化学物質パージフェーズ５４８は、ハロゲン系プラズマ処理フェーズ５４５の後に含まれることができる。任意選択の水素系化学物質パージフェーズ５４３は、エッチング副生成物との水素相互作用を有利に制限することができる。同様に、任意選択のハロゲン系化学物質パージフェーズ５４８は、エッチング副生成物を有利に除去し、再堆積を制限／防止することができる。
パージフェーズは、必要なパージレベルに応じて、対称的（即ち、水素系化学物質パージ期間５４４は、ハロゲン系化学物質パージ期間５４９とほぼ同じである）、又は非対称的であり得る。一実施形態では、水素系化学物質パージ期間５４４は、ハロゲン系化学物質パージ期間５４９未満である。様々な実施形態では、水素系プラズマ処理フェーズ５４０は、少なくとも１０秒である。ハロゲン系化学物質パージ期間５４９も、様々な実施形態で少なくとも１０秒である。
図６は、本発明の実施形態によるプラズマ処理のためのシステムを例示している。図６のシステムは、例えば、図１～５のプロセス及び／又は図８～１０の方法など、本明細書に記載のプロセス及び方法のいずれかを実行するために使用することができる。同様に、ラベルが付与された要素は、前述の通りであり得る。
図６を参照すると、プラズマ処理用のシステム６００は、真空プロセスチャンバー５２及びソース電力結合素子５９を含む。基板５０は、真空プロセスチャンバー５２に配置される。真空プロセスチャンバー５２は、プラズマチャンバー、処理チャンバー、チャンバーなどと呼ばれる場合もある。基板５０は、任意の適切な材料又は材料の組み合わせであり得、処理の任意の段階にあり得る。様々な実施形態では、基板５０は、半導体材料を含む。基板５０は、様々な絶縁及び／又は導電性材料を含み得る。様々な実施形態では、基板５０は、化合物材料を含み、いくつかの実施形態では、ＩＩＩ－Ｖ族材料を含む。例えば、基板５０は、ＩｎＧａＡｓ、ＧａＡｓ、ＩｎＰ、及びその他の１つ以上を含み得る。
ソース電力結合素子５９は、ソース電力供給ノード６５からのソース電力６３を使用して、真空プロセスチャンバー５２内にプラズマ５４を生成するように構成されている。プラズマ５４は、基板５０の曝露面６１２を処理するために使用される。具体的には、プラズマ５４は、本明細書に記載の水素系プラズマ処理及び／又はハロゲン系プラズマ処理中に使用することができる。プラズマ５４は、任意の適切なタイプのプラズマであり得る。一実施形態では、プラズマ５４は、表面波プラズマ（ＳＷＰ）である。或いは、プラズマ５４は、誘導結合プラズマ（ＩＣＰ）、容量結合プラズマ（ＣＣＰ）などであり得る。図６では、プラズマ５４は、プロセスのフェーズに応じて、水素系プラズマとハロゲン系プラズマの両方を表す。
真空プロセスチャンバー５２に提供されるガスは、プラズマ組成に影響を与える場合があるため、２種類のプラズマ処理の間で異なる場合がある。例えば、水素系化学物質（Ｈ２）を含むガスは、水素系ラジカル及び／又は水素系イオンを提供する水素系プラズマ処理フェーズの間、真空プロセスチャンバー５２に提供され得る。同様に、ハロゲン系化学物質を含むガス（例えば、Ｃｌ２などのエッチング剤のソースガス）を、真空プロセスチャンバー５２に提供することができ、これにより、プラズマ５４内での形成を通じて、ハロゲン系ラジカル及び／又はハロゲン系イオンを直接的又は間接的に提供する。
ソース電力供給ノード６５は、ソース発電機回路６４を介して、接地６０、及び又ソース電力結合素子５９に結合される。一実施形態では、ソース発電機回路６４は、ＡＣ電力を提供する。例えば、ＡＣ電力は、任意の適切な周波数（ＨＦ、ＶＨＦ、ＵＨＦ、ＭＦ、ＬＦ、ＶＬＦなど）のＲＦ電力であり得る。真空プロセスチャンバー５２も接地することができる（例えば、接地６０又は別の接地接続に結合することができる）。
基板チャック５６は、真空プロセスチャンバー５２に含まれる。基板チャック５６は、曝露面６１２を含む基板５０を支持するように構成されている。例えば、曝露面６１２は、プラズマ５４によって形成される様々な種と相互作用するように配置できる。基板チャック５６には、バイアス電力６８が提供される場合がある。例えば、基板チャック５６は、バイアス発電機回路６６を介して、任意選択でバイアス電力供給ノード６７に結合されることができる。バイアス発電機回路６６は、例えば、ＤＣオフセットＡＣ電力を提供することができる。バイアス電力供給ノード６７も接地されることができる（例えば、接地６０又は別の接地接続に結合されることができる）。
図７は、本発明の実施形態による構造体を形成するための例示的なプロセスを例示している。図７の構造体を形成するためのプロセスは、図１～５のプロセス、図６のシステム、及び／又は図８～１０の方法など、本明細書に記載のプロセス、システム、及び方法のいずれかを組み込むことができる。同様に、ラベルが付与された要素は、前述の通りであり得る。
図７を参照すると、第２の化合物材料８１０の上にある第１の化合物材料７１０が、構造体を形成するためのプロセス７００の初期段階７０１に示されている。第１の化合物材料７１０は、示されているように第１の曝露面７１２を含む。第２の化合物材料８１０は、基板全体であってもよく、又はそれ自体が基板の追加の支持材料を覆ってもよい。
第１の化合物材料７１０及び第２の化合物材料８１０は、様々な実施形態で異なる材料である。例えば、第１の化合物材料７１０及び第２の化合物材料８１０は、様々なエッチング剤に対して異なる選択性を有し得、これにより選択的エッチングプロセスを容易にする。いくつかの実施形態では、第１の化合物材料７１０は、ＩｎＧａＡｓであり、一実施形態ではＩｎ０．５３Ｇａ０．４７Ａｓである。一実施形態では、第２の化合物材料８１０は、ＩｎＰである。
第１の化合物材料７１０は、半導体材料であり得る。例えば、第１の化合物材料７１０は、ドープされた半導体材料であり得、いくつかの実施形態では、ドープされたＩＩＩ－Ｖ族材料である。第１の化合物材料７１０が、ドープされた半導体材料である用途では、ドープされた領域７１７は、第１のドープタイプ（例えば、ｐ－）を有し得、一方、第１の化合物材料７１０の残りの領域は、反対の第２のドープタイプ（例えば、ｎ＋）を有する。
第１の化合物材料７１０の第１の曝露面７１２は、乾式エッチングプロセスを使用して（例えば、マスク層及び図２のプロセスを使用して）異方性にエッチングされ、第１のエッチング後の段階７０５がもたらされる。ＩｎＧａＡｓ及びＩｎＰの特定の場合では、水素系プラズマ処理フェーズ及びハロゲン系プラズマ処理フェーズ（例えば、Ｃｌを含む）を周期的に適用して、ＩｎＧａＡｓをエッチングすることができる。除去されるＩｎＧａＡｓの量の制御は、エッチングプロセスの準自己制限的な性質のために有利に高くあり得る。その結果、エッチングは、ＩｎＧａＡｓに対して選択的である場合又はそうでない場合があり、場合によっては、許容量のＩｎＰが、エッチングされる場合がある。
例示された例では、第１の化合物材料７１０の一部が除去されて、クロスバー７３で結合されている第１の末端領域７１及び第２の末端領域７２を有するＨ構造体を形成する。また、第１の化合物材料７１０の一部を除去すると、第２の化合物材料８１０の第２の曝露面８１２が曝露された。この時点で、第１の化合物材料７１０のクロスバー７３は、３つの側面で曝露され、ドープされた領域７１７を含む。次いで、第１のエッチング後の段階７０５の後に、ゲート電極がクロスバー７３に渡り形成されて、トライゲートＦｉｎＦＥＴを形成することができる。
或いは、別のエッチングプロセスを組み込むことによって、より複雑な非平面のＩＩＩ－Ｖ族形体が、有利に形成されることができる。例えば、図３の実質的に等方性のエッチングプロセスなどの水平エッチング（例えば、アンダーカットエッチング（ｕｎｄｅｒｃｕｔｔｉｎｇ ｅｔｃｈ））は、ナノシート、ナノワイヤ、ＧＡＡ構造体、ゲートエッチバック構造体などを形成するのに有用であり得る。
第２の化合物材料８１０の第２の曝露面８１２は、乾式エッチングプロセスを使用して等方的にエッチングされ、第２のエッチング後の段階７１５をもたらす。第２の化合物材料８１０をエッチングするために使用されるエッチング剤は、第２の化合物材料８１０に対して非常に選択的であり得る（例えば、第１の化合物材料７１０は、マスクとして使用されることができる）。更に、必要に応じて、マスク層をつけられたままにして、第１の化合物材料７１０を更に保護することもできる。
ＩｎＧａＡｓ及びＩｎＰの特定の場合では、水素系プラズマ処理フェーズ及びプラズマ処理フェーズ（例えば、ＣＨ４を含む）を周期的に適用して、ＩｎＰを選択的にエッチングすることができる。ＣＨ４は、ＩｎＰをエッチングし得るが、ＩｎＧａＡｓをそれほどエッチングすることはできない。場合によっては、ＣＨ４は、ＩｎＧａＡｓの曝露領域を有利に保護することができる（例えば、フィルム成長の単分子層を介して）。
示されているように、クロスバー７３の下の第２の化合物材料８１０は、クロスバー７３が曝露された４つの側面で吊り下げられているようにエッチングされる。簡潔にするために示されていないが、また、第１の端領域７１及び第２の端領域７２の下の第２の化合物材料８１０は、部分的にエッチングされることができ、第１の化合物材料７１０のわずかな張り出しが生じることに留意する必要がある。
この時点で、クロスバー７３の周囲にゲート材料を形成し、パターン化して、デバイス構造体７２０に示されているようにゲート電極７９を作製することができる。ドープされた領域７１７は、今や、ゲート電極７９が４つの側面でチャネル７７を完全に囲み、ＧＡＡ ＦＥＴデバイスのチャネル７７として機能することができる。次いで、第１の端領域７１は、ソース／ドレイン領域７５として機能することができ、一方、第２の端領域は、ドレイン／ソース領域７６として機能する。当然ながら、ＧＡＡ ＦＥＴ以外の他の複雑な構造体も、本明細書に記載の方法及びプロセスを使用して形成されることができる。
プロセス７００は、ＩＩＩ－Ｖ族材料などの化合物材料を使用して、複雑な３Ｄ構造体を有利に作製することができる。プロセス７００は、プロセスの統合（例えば、ＨＶＭ）を可能にすることができる乾式エッチングプロセスを使用したエッチングにすぎないという利点があり得る。更に、ＩＩＩ－Ｖ族材料は、従来の技術を使用して処理するのが難しい場合がある。プロセス７００、並びに本明細書に記載の他の方法及びプロセスは、デバイスでＩＩＩ－Ｖ族材料を使用する能力のために、より小さなプロセスノード（例えば、３ｎｍ）の実現を有利に可能にすることができる。
図８は、本発明の実施形態による基板を処理するプロセスを含む例示的な方法を例示する。図８の方法は、本明細書に記載の実施形態のプロセス及び実施形態のシステムを使用して実行され得る。例えば、図８の方法は、図１～７の実施形態のいずれかと組み合わせることができる。図８の矢印は、工程の順序を示すことを意図しているが、限定することを意図していない。以下の方法の工程は、当業者に明らかであるように、任意の適切な順序で実行され得る。
図８を参照すると、基板を処理するプロセスを含む方法８００の工程８０１は、真空プロセスチャンバーに基板を受け取ることである。基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含む。ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む。
工程８０２は、水素系プラズマ処理を使用して、曝露面の化学組成及びＩＩＩ－Ｖ族フィルム層の内部部分のフラクションを変更してＩＩＩ－Ｖ族フィルム層の変更された部分を形成することである。工程８０３は、塩素系プラズマ処理を使用して、ＩＩＩ－Ｖ族フィルム層の変更された部分を除去する工程を含む。
方法８００は、周期的に実行され得る。即ち、工程８０３の後、方法８００は、工程８０４として示されるように、任意選択で（且つ、繰り返して）工程８０１に戻ることができる。例えば、方法８００は、所望の量のＩＩＩ－Ｖ族フィルム層が除去されるまで周期的に実行され得る。
図９は、本発明の実施形態による基板を処理するプロセスを含む別の例示的な方法を例示する。図９の方法は、本明細書に記載される実施形態のプロセス及び実施形態のシステムを使用して実行され得る。例えば、図９の方法は、図１～８の実施形態のいずれかと組み合わせることができる。図９の矢印は、工程の順序を示すことを意図しているが、限定することを意図していない。以下の方法の工程は、当業者に明らかであるように、任意の適切な順序で実行され得る。
図９を参照すると、基板を処理するプロセスを含む方法９００の工程９０１は、真空プロセスチャンバーに基板を受け取ることである。基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含む。ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む。
工程９０２は、塩素系プラズマ前処理を使用して曝露面を処理して、曝露面に不動態化層を形成する工程を含む。工程９０３は、基板を水素系プラズマ処理で処理して、不動態化層と内部部分の間に水素界面層を形成することである。次いで、工程９０４で、塩素系プラズマ処理を使用して不動態化層を除去して、内部部分を曝露させる。
方法９００は、周期的に実行され得る。即ち、工程９０４の後、方法９００は、任意選択で（且つ、繰り返して）工程９０５を介して工程９０１に戻ることができる。例えば、方法９００は、所望の量のＩＩＩ－Ｖ族フィルム層が除去されるまで周期的に実行され得る。
図１０は、本発明の実施形態による基板を処理するプロセスを含む更に別の例示的な方法を例示する。図１０の方法は、本明細書に記載の実施形態のプロセス及び実施形態のシステムを使用して実行され得る。例えば、図１０の方法は、図１～９の実施形態のいずれかと組み合わせることができる。図１０の矢印は、工程の順序を示すことを意図しているが、限定することを意図していない。以下の方法の工程は、当業者に明らかであるように、任意の適切な順序で実行され得る。
図１０を参照すると、基板を処理するプロセスを含む方法１０００の工程１００１は、真空プロセスチャンバーに基板を受け取ることである。基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含む。ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む。
工程１００２は、曝露面の化学組成及びＩＩＩ－Ｖ族フィルム層の内部部分のフラクションを変更して、水素系プラズマ処理を使用してＩＩＩ－Ｖ族フィルム層の変更された部分を形成することである。ＩＩＩ－Ｖ族フィルム層の変更された部分は、ハロゲン系プラズマ処理を使用して工程１００３で除去される。工程１００４は、ハロゲン系プラズマ処理からのハロゲン系化学物質の真空プロセスチャンバーをパージする工程を含む。
方法１０００は、周期的に実行され得る。即ち、工程１００４の後、方法１０００は、工程１００５として示されるように、任意選択で（且つ、繰り返して）工程１００１に戻ることができる。例えば、方法１０００は、所望の量のＩＩＩ－Ｖ族フィルム層が除去されるまで周期的に実行され得る。
本発明の例示的な実施形態は、ここに要約されている。他の実施形態もまた、明細書全体並びに本明細書で請求された特許請求の範囲から理解することができる。
実施例１．基板を処理するための方法であって、真空プロセスチャンバーに基板を受け取る工程であって、基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含み、ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む工程と、
水素系プラズマ処理を使用して、曝露面の化学組成及びＩＩＩ－Ｖ族フィルム層の内部部分のフラクションを変更してＩＩＩ－Ｖ族フィルム層の変更された部分を形成する工程と、塩素系プラズマ処理を使用してＩＩＩ－Ｖ族フィルム層の変更された部分を除去する工程と、所定量のＩＩＩ－Ｖ族フィルム層が基板から除去されるまで、ＩＩＩ－Ｖ族フィルム層の変更及び除去を繰り返す工程と、を含む、基板を処理するための方法。
実施例２．変更された部分を除去する工程は、ＩＩＩ－Ｖ族フィルム層の変更された部分の実質的に異方性のエッチングを含む、実施例１の方法。
実施例３．塩素系プラズマ処理は、約３０ミリトル未満の圧力を含む、実施例２の方法。
実施例４．変更された部分を除去する工程は、ＩＩＩ－Ｖ族フィルム層の変更された部分の実質的に等方性のエッチングを含む、実施例１の方法。
実施例５．塩素系プラズマ処理は、約１００ミリトルを超える圧力を含む、実施例４の方法。
実施例６．ＩＩＩ－Ｖ族フィルム層は、Ｇａ及びＡｓを含む、実施例１～５のいずれかの方法。
実施例７．ＩＩＩ－Ｖ族フィルム層は、ＩｎＧａＡｓである、実施例６の方法。
実施例８．変更された部分を除去する工程の後に、且つ、変更及び除去を繰り返す工程の前に、塩素系プラズマ処理からの塩素系化学物質の真空プロセスチャンバーをパージする工程を更に含む、実施例１～７のいずれかの方法。
実施例９．曝露面の化学組成を変更する工程の後に、且つ、変更された部分を除去する工程の前に、水素系プラズマ処理からの水素系化学物質の真空プロセスチャンバーをパージする工程であって、水素系化学物質の真空プロセスチャンバーをパージする期間は、塩素系化学物質の真空プロセスチャンバーをパージする期間未満である工程を更に含む、実施例８の方法。
実施例１０．ＩＩＩ－Ｖ族フィルム層の変更された部分は、約５ｎｍ未満である、実施例１～９のいずれかの方法。
実施例１１．基板を処理するための方法であって、真空プロセスチャンバーに基板を受け取る工程であって、基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含み、ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む工程と、塩素系プラズマ前処理を使用して曝露面を処理して、曝露面に不動態化層を形成する工程と、基板を水素系プラズマ処理で処理して、不動態化層と内部部分の間に水素界面層を形成する工程と、塩素系プラズマ処理を使用して不動態化層と水素界面層を除去して、内部部分を曝露させる工程と、所定量のＩＩＩ－Ｖ族フィルム層が基板から除去されるまで、曝露面の処理、基板の処理、及び不動態化層と水素界面層の除去を繰り返す工程と、を含む、基板を処理するための方法。
実施例１２．塩素系プラズマ処理は、約１００ミリトルを超える圧力を含む、実施例１１の方法。
実施例１３．ＩＩＩ－Ｖ族フィルム層は、Ｇａ及びＡｓを含む、実施例１１及び１２のいずれかの方法。
実施例１４．ＩＩＩ－Ｖ族フィルム層は、ＩｎＧａＡｓである、実施例１３の方法。
実施例１５．塩素系プラズマ前処理中及び水素系プラズマ処理中、基板にバイアス電力は適用されず、且つ、塩素系プラズマ前処理と水素系プラズマ処理の両方は、約１００ミリトルを超える圧力を含む、実施例１１～１４のいずれかの方法。
実施例１６．塩素系プラズマ処理中、約１００Ｗ～約２００Ｗの間のバイアス電力を基板に適用する工程を更に含み、塩素系プラズマ処理は、約１００ミリトルを超える圧力を含む、実施例１５の方法。
実施例１７．基板を処理するための方法であって、真空プロセスチャンバーに基板を受け取る工程であって、基板は、基板に配置されたＩＩＩ－Ｖ族フィルム層を含み、ＩＩＩ－Ｖ族フィルム層は、曝露面と、曝露面の下にある内部部分と、以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、を含む工程と、
水素系プラズマ処理を使用して、曝露面の化学組成及びＩＩＩ－Ｖ族フィルム層の内部部分のフラクションを変更してＩＩＩ－Ｖ族フィルム層の変更された部分を形成する工程と、ハロゲン系プラズマ処理を使用して、ＩＩＩ－Ｖ族フィルム層の変更された部分を除去する工程と、ハロゲン系プラズマ処理からのハロゲン系化学物質の真空プロセスチャンバーをパージする工程と、所定量のＩＩＩ－Ｖ族フィルム層が基板から除去されるまで、曝露面の化学組成の変更、ＩＩＩ－Ｖ族フィルム層の変更された部分の除去、及びハロゲン系化学物質の真空プロセスチャンバーのパージを繰り返す工程と、を含む、基板を処理するための方法。
実施例１８．ＩＩＩ－Ｖ族フィルム層は、Ｇａ及びＡｓを含む、実施例１７の方法。
実施例１９．ハロゲン系プラズマ処理は、塩素系プラズマ処理であり、ハロゲン系化学物質は、塩素系化学物質である、実施例１７及び１８のいずれかの方法。
実施例２０．曝露面の化学組成を変更する工程の後に、且つ、変更された部分を除去する工程の前に、水素系プラズマ処理からの水素系化学物質の真空プロセスチャンバーをパージする工程を更に含む、実施例１７～１９のいずれかの方法。
本発明について、例示的な実施形態を参照しながら説明してきたが、本明細書は、限定的に解釈されることを意図していない。当業者であれば、本明細書を参照することにより、それらの例示的な実施形態の様々な修正形態及び組み合わせ並びに本発明の別の実施形態が明らかになるであろう。従って、添付の特許請求の範囲は、そのようなあらゆる修正形態又は実施形態を包含することが意図される。

Claims (22)

  1. 真空プロセスチャンバーに基板を受け取る工程であって、前記基板は、前記基板に配置されたＩＩＩ－Ｖ族フィルム層を含み、前記ＩＩＩ－Ｖ族フィルム層は、
    曝露面と、
    前記曝露面の下にある内部部分と、
    以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、
    を含む工程と、
    水素系プラズマ処理を使用して、前記曝露面の化学組成及び前記ＩＩＩ－Ｖ族フィルム層の前記内部部分のフラクションを変更して前記ＩＩＩ－Ｖ族フィルム層の変更された部分を形成する工程と、
    塩素系プラズマ処理を使用して前記ＩＩＩ－Ｖ族フィルム層の前記変更された部分を除去する工程と、
    所定量の前記ＩＩＩ－Ｖ族フィルム層が前記基板から除去されるまで、前記ＩＩＩ－Ｖ族フィルム層の変更及び除去を繰り返す工程と、
    を含む、基板を処理するための方法。
  2. 前記変更された部分を除去する工程は、前記ＩＩＩ－Ｖ族フィルム層の前記変更された部分の実質的に異方性のエッチングを含む、請求項１に記載の方法。
  3. 前記塩素系プラズマ処理は、約３０ミリトル未満の圧力を含む、請求項２に記載の方法。
  4. 前記変更された部分を除去する工程は、前記ＩＩＩ－Ｖ族フィルム層の前記変更された部分の実質的に等方性のエッチングを含む、請求項１に記載の方法。
  5. 前記塩素系プラズマ処理は、約１００ミリトルを超える圧力を含む、請求項４に記載の方法。
  6. 前記ＩＩＩ－Ｖ族フィルム層は、Ｇａ及びＡｓを含む、請求項１に記載の方法。
  7. 前記ＩＩＩ－Ｖ族フィルム層は、ＩｎＧａＡｓである、請求項６に記載の方法。
  8. 前記変更された部分を除去する工程の後に、且つ、前記変更及び前記除去を繰り返す工程の前に、前記塩素系プラズマ処理からの塩素系化学物質の真空プロセスチャンバーをパージする工程を更に含む、請求項１に記載の方法。
  9. 前記曝露面の化学組成を変更する工程の後に、且つ、前記変更された部分を除去する工程の前に、前記水素系プラズマ処理からの水素系化学物質の真空プロセスチャンバーをパージする工程であって、前記水素系化学物質の前記真空プロセスチャンバーをパージする期間は、前記塩素系化学物質の前記真空プロセスチャンバーをパージする期間未満である工程を更に含む、請求項８に記載の方法。
  10. 前記ＩＩＩ－Ｖ族フィルム層の前記変更された部分は、約５ｎｍ未満である、請求項１に記載の方法。
  11. 真空プロセスチャンバーに基板を受け取る工程であって、前記基板は、前記基板に配置されたＩＩＩ－Ｖ族フィルム層を含み、前記ＩＩＩ－Ｖ族フィルム層は、
    曝露面と、
    前記曝露面の下にある内部部分と、
    以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、
    を含む工程と、
    塩素系プラズマ前処理を使用して前記曝露面を処理して、前記曝露面に不動態化層を形成する工程と、
    前記基板を水素系プラズマ処理で処理して、前記不動態化層と前記内部部分の間に水素界面層を形成する工程と、
    塩素系プラズマ処理を使用して前記不動態化層と前記水素界面層を除去して、前記内部部分を曝露させる工程と、
    所定量の前記ＩＩＩ－Ｖ族フィルム層が前記基板から除去されるまで、前記曝露面の処理、前記基板の処理、及び前記不動態化層と前記水素界面層の除去を繰り返す工程と、
    を含む、基板を処理するための方法。
  12. 前記塩素系プラズマ処理は、約１００ミリトルを超える圧力を含む、請求項１１に記載の方法。
  13. 前記ＩＩＩ－Ｖ族フィルム層は、Ｇａ及びＡｓを含む、請求項１１に記載の方法。
  14. 前記ＩＩＩ－Ｖ族フィルム層は、ＩｎＧａＡｓである、請求項１３に記載の方法。
  15. 前記塩素系プラズマ前処理中及び前記水素系プラズマ処理中、前記基板にバイアス電力は適用されない、請求項１１に記載の方法。
  16. 前記塩素系プラズマ前処理と前記水素系プラズマ処理の両方は、約１００ミリトルを超える圧力を含む、請求項１５に記載の方法。
  17. 前記塩素系プラズマ処理中、約１００Ｗ～約２００Ｗの間のバイアス電力を前記基板に適用する工程を更に含む、請求項１６に記載の方法。
  18. 前記塩素系プラズマ処理は、約１００ミリトルを超える圧力を含む、請求項１７に記載の方法。
  19. 真空プロセスチャンバーに基板を受け取る工程であって、前記基板は、前記基板に配置されたＩＩＩ－Ｖ族フィルム層を含み、前記ＩＩＩ－Ｖ族フィルム層は、
    曝露面と、
    前記曝露面の下にある内部部分と、
    以下：Ａｌ、Ｇａ、Ｉｎ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｓｉ、又はＧｅのうちの１つ以上と、
    を含む工程と、
    水素系プラズマ処理を使用して、前記曝露面の化学組成及び前記ＩＩＩ－Ｖ族フィルム層の前記内部部分のフラクションを変更して前記ＩＩＩ－Ｖ族フィルム層の変更された部分を形成する工程と、
    ハロゲン系プラズマ処理を使用して、前記ＩＩＩ－Ｖ族フィルム層の前記変更された部分を除去する工程と、
    前記ハロゲン系プラズマ処理からのハロゲン系化学物質の真空プロセスチャンバーをパージする工程と、
    所定量の前記ＩＩＩ－Ｖ族フィルム層が前記基板から除去されるまで、前記曝露面の化学組成の変更、前記ＩＩＩ－Ｖ族フィルム層の前記変更された部分の除去、及び前記ハロゲン系化学物質の前記真空プロセスチャンバーのパージを繰り返す工程と、
    を含む、基板を処理するための方法。
  20. 前記ＩＩＩ－Ｖ族フィルム層は、Ｇａ及びＡｓを含む、請求項１９に記載の方法。
  21. 前記ハロゲン系プラズマ処理は、塩素系プラズマ処理であり、前記ハロゲン系化学物質は、塩素系化学物質である、請求項１９に記載の方法。
  22. 前記曝露面の化学組成を変更する工程の後に、且つ、前記変更された部分を除去する工程の前に、前記水素系プラズマ処理からの水素系化学物質の真空プロセスチャンバーをパージする工程を更に含む、請求項１９に記載の方法。
JP2021570342A 2019-05-28 2020-05-13 化合物材料を乾式エッチングするための方法 Pending JP2022535212A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962853458P 2019-05-28 2019-05-28
US62/853,458 2019-05-28
US16/847,257 US11056347B2 (en) 2019-05-28 2020-04-13 Method for dry etching compound materials
US16/847,257 2020-04-13
PCT/US2020/032669 WO2020242762A1 (en) 2019-05-28 2020-05-13 Method for dry etching compound materials

Publications (1)

Publication Number Publication Date
JP2022535212A true JP2022535212A (ja) 2022-08-05

Family

ID=73551407

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021570342A Pending JP2022535212A (ja) 2019-05-28 2020-05-13 化合物材料を乾式エッチングするための方法

Country Status (5)

Country Link
US (2) US11056347B2 (ja)
JP (1) JP2022535212A (ja)
KR (1) KR20220001515A (ja)
CN (1) CN114175215A (ja)
WO (1) WO2020242762A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11056347B2 (en) * 2019-05-28 2021-07-06 Tokyo Electron Limited Method for dry etching compound materials
WO2021236359A1 (en) * 2020-05-19 2021-11-25 Tokyo Electron Limited Systems and methods for selective ion mass segregation in pulsed plasma atomic layer etching

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275687A (en) * 1992-11-20 1994-01-04 At&T Bell Laboratories Process for removing surface contaminants from III-V semiconductors
KR100759808B1 (ko) * 2005-12-08 2007-09-20 한국전자통신연구원 Ｉｉｉ－ｖ 족 반도체 다층구조의 식각 방법 및 이를이용한 수직공진형 표면방출 레이저 제조 방법
US9564359B2 (en) 2014-07-17 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
US9474163B2 (en) 2014-12-30 2016-10-18 Asm Ip Holding B.V. Germanium oxide pre-clean module and process
KR102399578B1 (ko) * 2015-06-05 2022-05-17 램 리써치 코포레이션 GaN 및 다른 III-V 족 재료들의 원자층 에칭
US9659791B2 (en) 2015-07-16 2017-05-23 Applied Materials, Inc. Metal removal with reduced surface roughness
KR102374321B1 (ko) 2015-10-14 2022-03-14 삼성전자주식회사 반도체 장치 제조 방법
JP6693292B2 (ja) 2016-06-20 2020-05-13 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置
US11056347B2 (en) * 2019-05-28 2021-07-06 Tokyo Electron Limited Method for dry etching compound materials

Also Published As

Publication number Publication date
US11056347B2 (en) 2021-07-06
US11605542B2 (en) 2023-03-14
US20200381261A1 (en) 2020-12-03
TW202111806A (zh) 2021-03-16
WO2020242762A1 (en) 2020-12-03
KR20220001515A (ko) 2022-01-05
US20210296132A1 (en) 2021-09-23
CN114175215A (zh) 2022-03-11

Similar Documents

Publication Publication Date Title
JP6723227B2 (ja) 自己整合代替フィン形成
US9570317B2 (en) Microelectronic method for etching a layer
US7737042B2 (en) Pulsed-plasma system for etching semiconductor structures
US9530637B2 (en) Fin structure formation by selective etching
KR102264784B1 (ko) 고 밀도 저 에너지 플라즈마에 의한 반도체 표면들의 인터페이스 처리
US20150311073A1 (en) Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films
KR20150109401A (ko) 실리콘 질화물 유전체 필름을 패터닝하는 방법
US11605542B2 (en) Method for dry etching compound materials
US9653288B1 (en) Method of forming ultra-thin nanowires
TW201037765A (en) Dry etching method
EP3153463A1 (en) Method for producing a pillar structure in a semiconductor layer
TWI593014B (zh) 表面介面工程方法
US10147596B2 (en) Methods and solutions for cleaning INGAAS (or III-V) substrates
CN103137443A (zh) 无定形碳硬掩膜层的形成方法及刻蚀方法
US20240249954A1 (en) IN SITU DAMAGE FREE ETCHING OF Ga2O3 USING Ga FLUX FOR FABRICATING HIGH ASPECT RATIO 3D STRUCTURES
Frye et al. ICP etching of GaN microstructures in a Cl2–Ar plasma with subnanometer-scale sidewall surface roughness
US20200006081A1 (en) Method of Isotropic Etching of Silicon Oxide Utilizing Fluorocarbon Chemistry
KR101133697B1 (ko) 반도체소자 가공방법
CN105336623B (zh) 晶体管的形成方法
US11328932B2 (en) Substrate processing method and substrate processing apparatus
US20240055265A1 (en) Treatment methods for silicon nanosheet surfaces
Khurana et al. Selective Atomic Layer Etching for Silicon Device Fabrication
JP2004063921A (ja) 半導体装置の製造方法
WO2008103454A2 (en) Pulsed plasma system for etching semiconductor structures
US20150072526A1 (en) Methods for removing carbon containing films

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240621