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Abstract
【課題】低耐圧化を実現することができ、低コスト化及び信頼性向上を実現可能な表示装置を提供する。
【解決手段】保持容量の一方の電極と第1信号線とを接続する第1画素トランジスタと、保持容量の他方の電極と第2信号線とを接続する第2画素トランジスタと、保持容量の他方の電極とGND電位とを接続する第3画素トランジスタと、第1信号線及び第2信号線に正極性電位、GND電位、及び負極性電位を供給する駆動部と、を備える。駆動部は、第1信号線に正極性電位を供給しているとき第2信号線に負極性電位を供給し、第1信号線にGND電位を供給しているとき第2信号線にGND電位を供給し、第1信号線に負極性電位を供給しているとき第2信号線に正極性電位を供給する。第1画素トランジスタ及び第2画素トランジスタは、書き込み期間にオンとし、保持期間にオフとする。第3画素トランジスタは、書き込み期間にオフとし、保持期間にオンとする。
【選択図】図6
【解決手段】保持容量の一方の電極と第1信号線とを接続する第1画素トランジスタと、保持容量の他方の電極と第2信号線とを接続する第2画素トランジスタと、保持容量の他方の電極とGND電位とを接続する第3画素トランジスタと、第1信号線及び第2信号線に正極性電位、GND電位、及び負極性電位を供給する駆動部と、を備える。駆動部は、第1信号線に正極性電位を供給しているとき第2信号線に負極性電位を供給し、第1信号線にGND電位を供給しているとき第2信号線にGND電位を供給し、第1信号線に負極性電位を供給しているとき第2信号線に正極性電位を供給する。第1画素トランジスタ及び第2画素トランジスタは、書き込み期間にオンとし、保持期間にオフとする。第3画素トランジスタは、書き込み期間にオフとし、保持期間にオンとする。
【選択図】図6
Description
本発明は、表示装置に関する。
近年、携帯電話及び電子ペーパー等のモバイル電子機器向けの表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ(EPD:Electrophoretic Display)では、画素が書き換え時の電位を保持するメモリ性を有しており、フレーム毎に1回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持されるため、低消費電力駆動が可能である。例えば、画素トランジスタをPチャネルトランジスタとNチャネルトランジスタとを組み合わせたCMOS(相補型MOS)構成とすることで、低消費電力化を図る技術が開示されている(例えば、特許文献1)。
EPDは、一般に画素トランジスタのソースに与えられるソース駆動信号の電圧が高く、表示用ICの高耐圧化に伴ってチップサイズが大型化し、コスト上昇や消費電力の増大を招く可能性がある。また、基板においても高耐圧化が求められるため、信頼性確保が課題となる。
本発明は、低耐圧化を実現することができ、低コスト化及び信頼性向上を実現可能な表示装置を提供することを目的とする。
本発明の一態様に係る表示装置は、画素が有する保持容量をチャージする書き込み期間と、当該書き込み期間にチャージされた保持容量を保持する保持期間と、を有する表示装置であって、前記保持容量の一方の電極と第1信号線とを電気的に接続する第1画素トランジスタと、前記保持容量の他方の電極と第2信号線とを電気的に接続する第2画素トランジスタと、前記保持容量の他方の電極とGND電位とを電気的に接続する第3画素トランジスタと、前記第1信号線及び前記第2信号線に正極性電位、GND電位、及び負極性電位の3値の電位のうちの1つを供給する駆動部と、を備え、前記駆動部は、前記第1信号線に正極性電位を供給しているとき、前記第2信号線に負極性電位を供給し、前記第1信号線にGND電位を供給しているとき、前記第2信号線にGND電位を供給し、前記第1信号線に負極性電位を供給しているとき、前記第2信号線に正極性電位を供給し、前記第1画素トランジスタ及び前記第2画素トランジスタは、前記書き込み期間にオン状態とされ、前記保持期間にオフ状態とされ、前記第3画素トランジスタは、前記書き込み期間にオフ状態とされ、前記保持期間にオン状態とされる。
以下、発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
まず、実施形態に係る表示装置10の構造について説明する。図1は、実施形態に係る表示装置の構造例を示す断面図である。
図1に示す例において、表示装置10は、例えば電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置(電気泳動型ディスプレイ(EPD:Electrophoretic Display))である。図1に示すように、実施形態に係る表示装置10は、TFT(薄膜トランジスタ:Thin Film Transistor)基板100と、TFT基板100と対向して配置された対向基板130と、TFT基板100と対向基板130との間に配置された電気泳動層(機能層)160と、シール部152と、を備える。
TFT基板100には、画素電極Pix及び保持電極Baseが設けられている。後述する比較例において、保持電極Baseには、共通電位VCOMが供給される。
対向基板130は、基材131と、対向電極133とを有する。基材131は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極133は、基材131において、TFT基板100と対向する面側に設けられている。対向電極133は、透光性の導電膜であるITOで構成されている。対向電極133と画素電極Pixは、電気泳動層160を挟んで対向している。対向電極133には、共通電位VCOMが供給される。
シール部152は、TFT基板100と対向基板130との間に設けられている。TFT基板100、対向基板130及びシール部152により囲まれた内部の空間に電気泳動層160が封止されている。
電気泳動層160は、複数のマイクロカプセル163を含む。マイクロカプセル163の内部には、複数の黒色微粒子161と、複数の白色微粒子162と、分散液165とが封入されている。複数の黒色微粒子161及び複数の白色微粒子162は、分散液165に分散されている。分散液165は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子161は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子162は、電気泳動粒子であり、例えば正に帯電した酸化チタン(TiO2)が用いられる。
画素電極Pixと対向電極133との間に電界が形成されることにより、黒色微粒子161と白色微粒子162との分散状態が変化する。黒色微粒子161と白色微粒子162の分散状態に応じて、電気泳動層160を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極133に共通電位VCOM(例えば、GND電位)が供給され、画素電極Pixに負の電位が供給されると、負に帯電している黒色微粒子161は対向基板130側に移動し、正に帯電している白色微粒子162はTFT基板100側に移動する。これにより、対向基板130側からTFT基板100を見ると、画素電極Pixと平面視で重なる領域(画素)は、黒表示となる。
なお、表示装置10はモノクロ表示であっても良く、複数の色のカラーフィルタ等を用いたカラー表示であっても良い。表示装置10は、画素PXの画素電極に光を反射する材料が採用されていても良いし、透光性画素電極と金属等の反射膜の組み合わせによって反射膜が光を反射する構成であっても良い。また、表示装置10はシートディスプレイなどのフレキシブルディスプレイであっても良い。また、本実施形態では、表示装置10が電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置(電気泳動型ディスプレイ)を例示したが、表示装置10が液晶層を有する液晶表示パネルを具備した液晶表示装置(液晶ディスプレイ)等である場合にも適用可能である。
実施形態に係る表示装置10の構成を説明する前に、比較例に係る表示装置の構成について説明する。図2は、比較例に係る表示装置の構成例を示すブロック図である。
表示装置10は、例えば、図示しない電子機器に搭載される。表示装置10は、例えば電子機器の電源回路200から各種電源電圧が印加され、例えば電子機器のホストプロセッサである制御回路300から出力された信号に基づいて画像表示を行う。表示装置10が搭載される電子機器としては、例えば、電子ペーパー型表示装置を含む。
図2に示すように、表示装置10は、TFT基板100上に、表示領域11と、表示領域11を囲う額縁領域12と、が設けられている。額縁領域12には、表示パネル駆動部20が設けられている。表示領域11内には、第1方向(図中のX方向)と、この第1方向に直交する第2方向(図中のY方向)に2次元のマトリクス状に並ぶ複数の画素PXが構成される。以下、第1方向(図中のX方向)を行方向、第2方向(図中のY方向)を列方向とも称する。また、画素PXが行方向に並ぶ行を画素行、画素PXが列方向に並ぶ列を画素列とも称する。図1では、N×M個(行方向にN個、列方向にM個)の画素PXがマトリクス配置された例を示している。
電源回路200は、本実施形態に係る表示装置10の各部に与える各種電源電圧を生成する電源生成部である。電源回路200は、表示パネル駆動部20と接続されている。この電源回路200から表示パネル駆動部20に各種電源電圧が供給される。
制御回路300は、本実施形態に係る表示装置10の動作を制御する演算処理部である。制御回路300は、表示パネル駆動部20と接続されている。制御回路300は、例えば制御用ICで構成され、この制御用ICから表示パネル駆動部20に映像信号や各種制御信号が供給される。
表示パネル駆動部20は、ソース駆動部21及びゲート駆動部22を備えている。
表示パネル駆動部20は、ソース駆動部21によって映像信号を保持する。ソース駆動部21は、ソースバスライン(信号線)DTL(n)(nは、1からNの整数)によって表示領域11内のY方向に並ぶ各画素PXと電気的に接続され、ソースバスライン(信号線)DTL(n)にソース駆動信号(画素信号)SIG(n)(図3参照)を伝送する。ソース駆動信号(画素信号)SIG(n)は、Y方向に並ぶ各画素PXに供給される。
表示パネル駆動部20は、ゲート駆動部22によって表示領域11内のY方向に並ぶ画素PXを順次選択する。1フレーム期間内において、ゲート駆動部22によって表示領域11内のX方向に並ぶ画素PXを選択している期間を、以下、「書き込み期間」とも称する。また、1フレーム期間内において、ゲート駆動部22によって表示領域11内のX方向に並ぶ画素PXを選択している書き込み期間を除く期間を、以下、「保持期間」とも称する。
ゲート駆動部22は、ゲートバスライン(走査線)SCL(m)(mは、1からMの整数)によって表示領域11内のX方向に並ぶ画素PXと電気的に接続され、Y方向に並ぶゲートバスライン(走査線)SCL(m)を順次選択して、ゲート駆動信号(走査信号)Gate(m)(図3参照)を伝送する。ゲート駆動信号(走査信号)Gate(m)は、選択されたゲート駆動信号(走査信号)Gate(m)に接続された各画素PXに供給される。
ソース駆動部21及びゲート駆動部22は、TFT基板100に設けられていてもよいし、対向基板130(図1参照)に設けられていても良い。また、ソース駆動部21及びゲート駆動部22は、TFT基板100に接続する他の回路基板(例えば、フレキシブル基板)に実装された表示用IC(Integrated Circuit)に搭載されていても良い。
図3は、比較例に係る表示装置の1画素の構成例を示す回路図である。
図3に示すように、比較例に係る表示装置10において、TFT基板100の各画素PXは、画素トランジスタTRを備える。比較例に係る表示装置10において、画素トランジスタTRは、NMOSトランジスタである。画素トランジスタTRのゲートは、ゲートバスライン(走査線)SCL(m)が接続される。画素トランジスタTRのソースは、ソースバスライン(信号線)DTL(n)に接続されている。画素トランジスタTRのドレインには、画素電極Pixが設けられている。
また、TFT基板100の各画素PXは、第1保持容量C1と、第2保持容量C2とを有する。第1保持容量C1は、画素電極Pixと保持電極Base(図1参照)との間に形成される容量である。第2保持容量C2は、対向基板130の対向電極133(図1参照)と画素電極Pixとの間に形成される容量である。第1保持容量C1は、例えば1pF程度とされる。第2保持容量C2は、例えば第1保持容量C1の1/10程度とされる。
画素電極Pixには、ソースバスライン(信号線)DTL(n)から画素トランジスタTRを介して、ソース駆動信号(画素信号)が供給される。比較例に係る表示装置10において、保持電極Baseと対向電極133には、共通電位VCOMが供給される。画素電極Pixに供給されたソース駆動信号(画素信号)の電位は、第1保持容量C1と、第2保持容量C2とによって保持される。
図4A、図4B、図4Cは、比較例における動作を説明するためのタイミングチャートである。
図4A、図4B、図4Cに示すように、ゲート駆動部22は、m行目の各画素PXの書き込み期間において、ゲートバスライン(走査線)SCL(m)に正極性ゲート電位VGHを供給する。また、ゲート駆動部22は、書き込み期間を除く保持期間において、ゲートバスライン(走査線)SCL(m)に負極性ゲート電位VGLを供給する。
図4Aに示すように、ソースバスライン(信号線)DTL(n)に正極性ゲート電位VGHよりも低電位の正極性ソース電位VSHが供給されているとき、すなわち、ソース駆動信号(画素信号)SIG(n)が正極性ソース電位VSHであるとき、m行目の画素PXの書き込み期間においてゲートバスライン(走査線)SCL(m)に正極性ゲート電位VGHが供給されると、m行目の画素PXの画素トランジスタTR(図3参照)がオン制御され、m行n列の画素PXの画素電極Pixの電位Vpix(m,n)として正極性ソース電位VSHが印加される。そして、書き込み期間に続く保持期間において、m行n列の画素PXの画素電極Pixの電位Vpix(m,n)は、第1保持容量C1及び第2保持容量C2によって正極性ソース電位VSHに保持される。
また、図4Bに示すように、ソースバスライン(信号線)DTL(n)にGND電位が供給されているとき、すなわち、ソース駆動信号(画素信号)SIG(n)がGND電位であるとき、m行目の画素PXの書き込み期間においてゲートバスライン(走査線)SCL(m)にGND電位が供給されると、m行目の画素PXの画素トランジスタTR(図3参照)がオン制御され、m行n列の画素PXの画素電極Pixの電位Vpix(m,n)としてGND電位が印加される。そして、書き込み期間に続く保持期間において、m行n列の画素PXの画素電極Pixの電位Vpix(m,n)は、第1保持容量C1及び第2保持容量C2によってGND電位に保持される。
また、図4Cに示すように、ソースバスライン(信号線)DTL(n)に負極性ゲート電位VGLよりも高電位の負極性ソース電位VSLが供給されているとき、すなわち、ソース駆動信号(画素信号)SIG(n)が負極性ソース電位VSLであるとき、m行目の画素PXの書き込み期間においてゲートバスライン(走査線)SCL(m)に負極性ゲート電位VGLが供給されると、m行目の画素PXの画素トランジスタTR(図3参照)がオン制御され、m行n列の画素PXの画素電極Pixの電位Vpix(m,n)として負極性ソース電位VSLが印加される。そして、書き込み期間に続く保持期間において、m行n列の画素PXの画素電極Pixの電位Vpix(m,n)は、第1保持容量C1及び第2保持容量C2によって負極性ソース電位VSLに保持される。
EPDは、一般に画素トランジスタのソースに与えられるソース駆動信号の電圧が高い。具体的に、図3に示す画素構成では、正極性ソース電位VSHは、例えば+28Vとされ、負極性ソース電位VSLは、例えば-28Vとされる。また、書き込み期間において画素トランジスタTR(図3参照)をオン制御するため、正極性ゲート電位VGHは、例えば正極性ソース電位VSHよりも高電位の+38Vとされ、負極性ゲート電位VGLは、例えば負極性ソース電位VSLよりも低電位の-38Vとされる。このため、ソース駆動部21及びゲート駆動部22の大型化を招く可能性がある。また、高耐圧化のためにTFT基板100の信頼性確保が課題となる。
(実施形態1)
図5は、実施形態1に係る表示装置の構成例を示すブロック図である。図6は、実施形態1に係る表示装置の1画素の構成及びソース駆動部の内部構成の一例を示す図である。
図5は、実施形態1に係る表示装置の構成例を示すブロック図である。図6は、実施形態1に係る表示装置の1画素の構成及びソース駆動部の内部構成の一例を示す図である。
図6に示すように、実施形態1に係る表示装置10aにおいて、表示パネル駆動部20aのソース駆動部21aは、ソース駆動信号生成部211と、ソース駆動信号反転部212と、を備える。ソース駆動信号生成部211と、ソース駆動信号反転部212は、画素行ごとに設けられる。ソース駆動信号生成部211は、例えば表示用ICに搭載される。ソース駆動信号反転部212は、例えばTFT基板100上の額縁領域12に形成される薄膜トランジスタ(TFT)回路である。
ソース駆動信号生成部211は、制御回路300から供給された映像信号に応じて、第1ソースバスライン(第1信号線)DTL1(n)に供給する正極性ソース電位VSH、GND電位、及び負極性ソース電位VSLの3値の第1ソース駆動信号(第1画素信号)SIG1(n)を生成する。本実施形態において、正極性ソース電位VSHは、例えば+15Vとされる。また、本実施形態において、負極性ソース電位VSLは、例えば-15Vとされる。
ソース駆動信号反転部212は、ソース駆動信号生成部211から出力される第1ソース駆動信号(第1画素信号)SIG1(n)の正極性ソース電位VSH及び負極性ソース電位VSLの符号を反転した第2ソース駆動信号(第2画素信号)SIG2(n)を第2ソースバスライン(第2信号線)DTL2(n)に供給する。以下、図7、図8A、図8B、図8Cを参照して、ソース駆動信号反転部212の動作について説明する。
図7は、ソース駆動信号反転部の回路構成の一例を示すブロック図である。図8A、図8B、図8Cは、ソース駆動信号反転部の動作の具体例を示す概念図である。
ソース駆動信号反転部212は、第1ソース駆動信号(第1画素信号)SIG1(n)が正極性ソース電位VSHであるとき、図8Aに示すように、破線で示す各トランジスタがオフ制御され、実線矢示した経路で負極性ソース電位VSLを出力する。
また、ソース駆動信号反転部212は、第1ソース駆動信号(第1画素信号)SIG1(n)がGND電位であるとき、図8Bに示すように、破線で示す各トランジスタがオフ制御され、実線矢示した経路でGND電位を出力する。
また、ソース駆動信号反転部212は、第1ソース駆動信号(第1画素信号)SIG1(n)が負極性ソース電位VSLであるとき、図8Cに示すように、破線で示す各トランジスタがオフ制御され、実線矢示した経路で正極性ソース電位VSHを出力する。
なお、図7、図8A、図8B、図8Cに示したソース駆動信号反転部212の構成及び動作は一例であって、ソース駆動信号反転部212の構成及び動作は図7、図8A、図8B、図8Cに示す例に限定されない。
実施形態1に係る画素PXは、図6に示すように、第1画素トランジスタTR1と、第2画素トランジスタTR2と、第3画素トランジスタTR3と、を備える。
本実施形態において、第1画素トランジスタTR1は、上述した比較例の画素トランジスタTRに対応するNMOSトランジスタである。また、本実施形態において、第1保持容量C1は、NMOSトランジスタである第2画素トランジスタTR2を介して、第2ソースバスライン(第2信号線)DTL2(n)に接続される。すなわち、本実施形態において、図1に示す保持電極Baseは、第2画素トランジスタTR2を介して、第2ソースバスライン(第2信号線)DTL2(n)と電気的に接続される。また、第1保持容量C1は、PMOSトランジスタである第3画素トランジスタTR3を介して、GND電位に接続される。すなわち、本実施形態において、図1に示す保持電極Baseは、第3画素トランジスタTR3を介して、GND電位に接続される。
第2画素トランジスタTR2及び第3画素トランジスタTR3のゲートには、ゲートバスライン(走査線)SCL(m)が接続される。これにより、ゲートバスライン(走査線)SCL(m)に供給されるゲート駆動信号(走査信号)Gate(m)が正極性ゲート電位VGHであるとき、第1保持容量C1は、第2画素トランジスタTR2を介して、第2ソースバスライン(第2信号線)DTL2(n)に接続される。また、ゲートバスライン(走査線)SCL(m)に供給されるゲート駆動信号(走査信号)Gate(m)が負極性ゲート電位VGLであるとき、第1保持容量C1は、第3画素トランジスタTR3を介して、GND電位に接続される。
図9A、図9B、図9Cは、実施形態1における動作を説明するためのタイミングチャートである。
図9A、図9B、図9Cに示すように、ゲート駆動部22aは、m行目の各画素PXの書き込み期間において、ゲートバスライン(走査線)SCL(m)に正極性ゲート電位VGHを供給する。また、ゲート駆動部22aは、書き込み期間を除く保持期間において、ゲートバスライン(走査線)SCL(m)に負極性ゲート電位VGLを供給する。本実施形態において、正極性ゲート電位VGHは、例えば+20Vとされる。また、本実施形態において、負極性ゲート電位VGLは、例えば-34Vとされる。
図9Aに示すように、第1ソースバスライン(第1信号線)DTL1(n)に正極性ソース電位VSH(例えば、+15V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)が正極性ソース電位VSHであるとき、第2ソースバスライン(第2信号線)DTL2(n)に負極性ソース電位VSL(例えば、-15V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)が負極性ソース電位VSLとなる。
書き込み期間においてゲートバスライン(走査線)SCL(m)に正極性ゲート電位VGH(例えば+20V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御され、第3画素トランジスタTR3がオフ制御される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)として正極性ソース電位VSHが印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)として負極性ソース電位VSLが印加される。この結果として、第1保持容量C1は、正極性ソース電位VSHと負極性ソース電位VSLとの差分VSH-VSL(例えば、+15V-(-15V)=30V)でチャージされる。
書き込み期間に続く保持期間においてゲートバスライン(走査線)SCL(m)に負極性ゲート電位VGL(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御され、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1と第2保持容量C2との分圧により画素電極Pixの電位Vpix(m,n)がVSH+(-VSL)-α(例えば、+15V+(-(-15V))-α=30V-α)に昇圧される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間においてVSH+(-VSL)-α(例えば、+15V+(-(-15V))-α=30V-α)に保持される。αは、下記(1)式で表される。
α=-VSL×C2/(C2+C1)・・・(1)
上述したように、第1保持容量C1は、例えば1pF程度とされる。第2保持容量C2は、例えば第1保持容量C1の1/10程度とされる。この場合、正極性ソース電位VSHを+15V、負極性ソース電位VSLを-15Vとすると、α≒1.36Vとなる。このとき、画素電極Pixの電位Vpix(m,n)は、保持期間において28.64Vに保持される。
また、図9Bに示すように、第1ソースバスライン(第1信号線)DTL1(n)にGND電位(0V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)がGND電位であるとき、第2ソースバスライン(第2信号線)DTL2(n)にGND電位(0V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)がGND電位となる。
書き込み期間においてゲートバスライン(走査線)SCL(m)に正極性ゲート電位VGH(例えば+20V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御され、第3画素トランジスタTR3がオフ制御される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)としてGND電位が印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1の両端電圧は0Vとなる。
書き込み期間に続く保持期間においてゲートバスライン(走査線)SCL(m)に負極性ゲート電位VGL(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御され、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間において0VすなわちGND電位に保持される。
また、図9Cに示すように、第1ソースバスライン(第1信号線)DTL1(n)に負極性ソース電位VSL(例えば、-15V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)が負極性ソース電位VSLであるとき、第2ソースバスライン(第2信号線)DTL2(n)に正極性ソース電位VSH(例えば、+15V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)が正極性ソース電位VSHとなる。
書き込み期間においてゲートバスライン(走査線)SCL(m)に正極性ゲート電位VGH(例えば+20V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御され、第3画素トランジスタTR3がオフ制御される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)として負極性ソース電位VSLが印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)として正極性ソース電位VSHが印加される。この結果として、第1保持容量C1は、負極性ソース電位VSLと正極性ソース電位VSHとの差分VSL-VSH(例えば、-15V-15V=-30V)でチャージされる。
書き込み期間に続く保持期間においてゲートバスライン(走査線)SCL(m)に負極性ゲート電位VGL(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御され、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1と第2保持容量C2との分圧により画素電極Pixの電位Vpix(m,n)がVSL-VSH+α(例えば、-15V-15V+α=-30V+α)に昇圧される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間においてVSL-VSH+α(例えば、-15V-15V+α=-30V+α)に保持される。αは、下記(2)式で表される。
α=VSH×C2/(C2+C1)・・・(2)
上述したように、第1保持容量C1は、例えば1pF程度とされる。第2保持容量C2は、例えば第1保持容量C1の1/10程度とされる。この場合、正極性ソース電位VSHを+15V、負極性ソース電位VSLを-15Vとすると、α≒1.36Vとなる。このとき、画素電極Pixの電位Vpix(m,n)は、保持期間において-28.64Vに保持される。
このように、実施形態1の構成では、画素電極Pixの電位Vpix(m,n)を上述した比較例と同等の値としつつ、比較例の構成(図2、図3)よりも低電圧駆動が可能となる。これにより、表示用ICやTFT基板100の低耐圧化が可能となり、低コスト化や信頼性向上に寄与することができる。
(実施形態2)
図10は、実施形態2に係る表示装置の構成例を示すブロック図である。図11は、実施形態2に係る表示装置の1画素の構成及びソース駆動部の内部構成の一例を示す図である。図12A、図12B、図12Cは、実施形態2における動作を説明するためのタイミングチャートである。なお、以下の説明では、上述した実施形態1で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略し、実施形態1とは異なる点について説明する。
図10は、実施形態2に係る表示装置の構成例を示すブロック図である。図11は、実施形態2に係る表示装置の1画素の構成及びソース駆動部の内部構成の一例を示す図である。図12A、図12B、図12Cは、実施形態2における動作を説明するためのタイミングチャートである。なお、以下の説明では、上述した実施形態1で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略し、実施形態1とは異なる点について説明する。
実施形態2に係る表示装置10bにおいて、表示パネル駆動部20bのゲート駆動部22bは、第1ゲートバスライン(第1走査線)SCL1(m)によって表示領域11内のX方向に並ぶ画素PXと電気的に接続され、第1ゲートバスライン(第1走査線)SCL1(m)に第1ゲート駆動信号(第1走査信号)Gate1(m)を伝送する。ゲート駆動部22bは、書き込み期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1を供給する。また、ゲート駆動部22bは、保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1を供給する。本実施形態において、第1正極性ゲート電位VGH1は、例えば+20Vとされる。また、本実施形態において、第1負極性ゲート電位VGL1は、例えば-34Vとされる。
また、ゲート駆動部22bは、第2ゲートバスライン(第2走査線)SCL2(m)によって表示領域11内のX方向に並ぶ画素PXと電気的に接続され、第2ゲートバスライン(第2走査線)SCL2(m)に第2ゲート駆動信号(第2走査信号)Gate2(m)を伝送する。ゲート駆動部22bは、書き込み期間において、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2を供給する。また、ゲート駆動部22bは、保持期間において、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2を供給する。本実施形態において、本実施形態において、第2負極性ゲート電位VGL2は、例えば-15Vとされる。また、本実施形態において、第2正極性ゲート電位VGH2は、例えば+15Vとされる。
実施形態2に係る画素PXは、図11に示すように、NMOSトランジスタである第3画素トランジスタTR3のゲートに第2ゲートバスライン(第2走査線)SCL2(m)が接続される。これにより、第2ゲートバスライン(第2走査線)SCL2(m)に供給される第2ゲート駆動信号(第2走査信号)Gate2(m)が第2正極性ゲート電位VGH2であるとき、第1保持容量C1は、第3画素トランジスタTR3を介して、GND電位に接続される。
図12Aに示すように、第1ソースバスライン(第1信号線)DTL1(n)に正極性ソース電位VSH(例えば、+15V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)が正極性ソース電位VSHであるとき、第2ソースバスライン(第2信号線)DTL2(n)に負極性ソース電位VSL(例えば、-15V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)が負極性ソース電位VSLとなる。
保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。そして、書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給されると、第3画素トランジスタTR3がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、書き込み期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1(例えば+20V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)として正極性ソース電位VSHが印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)として負極性ソース電位VSLが印加される。この結果として、第1保持容量C1は、正極性ソース電位VSHと負極性ソース電位VSLとの差分VSH-VSL(例えば、+15V-(-15V)=30V)でチャージされる。
書き込み期間に続く保持期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給されると、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1と第2保持容量C2との分圧により画素電極Pixの電位Vpix(m,n)がVSH+(-VSL)-α(例えば、+15V+(-(-15V))-α=30V-α)に昇圧される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間においてVSH+(-VSL)-α(例えば、+15V+(-(-15V))-α=30V-α)に保持される。
また、図12Bに示すように、第1ソースバスライン(第1信号線)DTL1(n)にGND電位(0V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)がGND電位であるとき、第2ソースバスライン(第2信号線)DTL2(n)にGND電位(0V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)がGND電位となる。
保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給されると、第3画素トランジスタTR3がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、書き込み期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1(例えば+20V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)としてGND電位が印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1の両端電圧は0Vとなる。
書き込み期間に続く保持期間において第1ゲートバスライン(第1走査線)SCL1(m)に負極性ゲート電位VGL1(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給されると、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間において0VすなわちGND電位に保持される。
また、図12Cに示すように、第1ソースバスライン(第1信号線)DTL1(n)に負極性ソース電位VSL(例えば、-15V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)が負極性ソース電位VSLであるとき、第2ソースバスライン(第2信号線)DTL2(n)に正極性ソース電位VSH(例えば、+15V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)が正極性ソース電位VSHとなる。
保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給されると、第3画素トランジスタTR3がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、書き込み期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1(例えば+20V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)として負極性ソース電位VSLが印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)として正極性ソース電位VSHが印加される。この結果として、第1保持容量C1は、負極性ソース電位VSLと正極性ソース電位VSHとの差分VSL-VSH(例えば、-15V-15V=-30V)でチャージされる。
書き込み期間に続く保持期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給されると、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1と第2保持容量C2との分圧により画素電極Pixの電位Vpix(m,n)がVSL-VSH+α(例えば、-15V-15V+α=-30V+α)に昇圧される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間においてVSL-VSH+α(例えば、-15V-15V+α=-30V+α)に保持される。
このように、実施形態2の構成では、書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給され、第3画素トランジスタTR3がオフ制御される。これにより、書き込み期間の前に、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となり、第2画素トランジスタTR2と第3画素トランジスタTR3とが同時にオン状態となることを防ぐことができる。
また、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給され、第3画素トランジスタTR3がオン制御される。これにより、書き込み期間の後に第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となり、第2画素トランジスタTR2と第3画素トランジスタTR3とが同時にオン状態となることを防ぐことができる。
(実施形態3)
図13は、実施形態3に係る表示装置の構成例を示すブロック図である。図14は、実施形態3に係る表示装置の1画素の構成及びソース駆動部の内部構成の一例を示す図である。図15A、図15B、図15Cは、実施形態3における動作を説明するためのタイミングチャートである。なお、以下の説明では、上述した実施形態1,2で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略し、実施形態1,2とは異なる点について説明する。
図13は、実施形態3に係る表示装置の構成例を示すブロック図である。図14は、実施形態3に係る表示装置の1画素の構成及びソース駆動部の内部構成の一例を示す図である。図15A、図15B、図15Cは、実施形態3における動作を説明するためのタイミングチャートである。なお、以下の説明では、上述した実施形態1,2で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略し、実施形態1,2とは異なる点について説明する。
実施形態3に係る表示装置10cにおいて、表示パネル駆動部20a実施形態3に係る画素PXは、図14に示すように、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3は、PMOSトランジスタとNMOSトランジスタとを組み合わせたCMOS(相補型MOS)構成とされる。
表示パネル駆動部20aのゲート駆動部22cは、第1ゲートバスライン(第1走査線)SCL1(m)によって表示領域11内のX方向に並ぶ画素PXと電気的に接続され、第1ゲートバスライン(第1走査線)SCL1(m)に第1ゲート駆動信号(第1走査信号)Gate1(m)を伝送する。ゲート駆動部22cは、書き込み期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1を供給する。また、ゲート駆動部22cは、保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1を供給する。本実施形態において、第1正極性ゲート電位VGH1は、例えば+5Vとされる。また、本実施形態において、第1負極性ゲート電位VGL1は、例えば-34Vとされる。
また、ゲート駆動部22cは、第2ゲートバスライン(第2走査線)SCL2(m)によって表示領域11内のX方向に並ぶ画素PXと電気的に接続され、第2ゲートバスライン(第2走査線)SCL2(m)に第2ゲート駆動信号(第2走査信号)Gate2(m)を伝送する。ゲート駆動部22cは、書き込み期間において、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2を供給する。また、ゲート駆動部22cは、保持期間において、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2を供給する。本実施形態において、本実施形態において、第2負極性ゲート電位VGL2は、例えば-15Vとされる。また、本実施形態において、第2正極性ゲート電位VGH2は、例えば+15Vとされる。
また、ゲート駆動部22cは、第3ゲートバスライン(第3走査線)xSCL1(m)によって表示領域11内のX方向に並ぶ画素PXと電気的に接続され、第3ゲートバスライン(第3走査線)xSCL1(m)に第3ゲート駆動信号(第3走査信号)xGate1(m)を伝送する。ゲート駆動部22cは、書き込み期間において、第3ゲートバスライン(第3走査線)xSCL1(m)に第3負極性ゲート電位-VGH1を供給する。また、ゲート駆動部22cは、保持期間において、第3ゲートバスライン(第3走査線)xSCL1(m)に第3正極性ゲート電位-VGL1を供給する。本実施形態において、第3負極性ゲート電位-VGH1は、例えば-5Vとされる。また、本実施形態において、第3正極性ゲート電位-VGL1は、例えば+34Vとされる。
また、ゲート駆動部22cは、第4ゲートバスライン(第4走査線)xSCL2(m)によって表示領域11内のX方向に並ぶ画素PXと電気的に接続され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4ゲート駆動信号(第4走査信号)xGate2(m)を伝送する。ゲート駆動部22cは、書き込み期間において、第4ゲートバスライン(第4走査線)xSCL2(m)に第4負極性ゲート電位-VGH2を供給する。また、ゲート駆動部22cは、保持期間において、第4ゲートバスライン(第4走査線)xSCL2(m)に第4正極性ゲート電位-VGL2を供給する。本実施形態において、本実施形態において、第4負極性ゲート電位-VGH2は、例えば-15Vとされる。また、本実施形態において、第4正極性ゲート電位-VGL2は、例えば+15Vとされる。
実施形態3に係る画素PXは、図14に示すように、第1画素トランジスタTR1のNMOSトランジスタのゲートに第1ゲートバスライン(第1走査線)SCL1(m)が接続され、第1画素トランジスタTR1のPMOSトランジスタのゲートに第3ゲートバスライン(第3走査線)xSCL1(m)が接続される。また、第2画素トランジスタTR2のNMOSトランジスタのゲートに第1ゲートバスライン(第1走査線)SCL1(m)が接続され、第2画素トランジスタTR2のPMOSトランジスタのゲートに第3ゲートバスライン(第3走査線)xSCL1(m)が接続される。また、第3画素トランジスタTR3のNMOSトランジスタのゲートに第2ゲートバスライン(第2走査線)SCL2(m)が接続され、第3画素トランジスタTR3のPMOSトランジスタのゲートに第4ゲートバスライン(第4走査線)xSCL2(m)が接続される。
図15Aに示すように、第1ソースバスライン(第1信号線)DTL1(n)に正極性ソース電位VSH(例えば、+15V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)が正極性ソース電位VSHであるとき、第2ソースバスライン(第2信号線)DTL2(n)に負極性ソース電位VSL(例えば、-15V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)が負極性ソース電位VSLとなる。
保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第3正極性ゲート電位-VGL1(例えば+34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。そして、書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第2正極性ゲート電位-VGL2(例えば+15V)が供給されると、第3画素トランジスタTR3がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、書き込み期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1(例えば+5V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第3負極性ゲート電位-VGH1(例えば-5V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)として正極性ソース電位VSHが印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)として負極性ソース電位VSLが印加される。この結果として、第1保持容量C1は、正極性ソース電位VSHと負極性ソース電位VSLとの差分VSH-VSL(例えば、+15V-(-15V)=30V)でチャージされる。
書き込み期間に続く保持期間において第1ゲートバスライン(第1走査線)SCL1(m)に負極性ゲート電位VGL(例えば-34V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第3正極性ゲート電位-VGL1(例えば+34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4負極性ゲート電位-VGH2(例えば-15V)が供給されると、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1と第2保持容量C2との分圧により画素電極Pixの電位Vpix(m,n)がVSH+(-VSL)-α(例えば、+15V+(-(-15V))-α=30V-α)に昇圧される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間においてVSH+(-VSL)-α(例えば、+15V+(-(-15V))-α=30V-α)に保持される。
また、図15Bに示すように、第1ソースバスライン(第1信号線)DTL1(n)にGND電位(0V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)がGND電位であるとき、第2ソースバスライン(第2信号線)DTL2(n)にGND電位(0V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)がGND電位となる。
保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第3正極性ゲート電位-VGL1(例えば+34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。そして、書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4正極性ゲート電位-VGL2(例えば+15V)が供給されると、第3画素トランジスタTR3がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、書き込み期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1(例えば+5V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第1負極性ゲート電位-VGH1(例えば-5V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)としてGND電位が印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1の両端電圧は0Vとなる。
書き込み期間に続く保持期間において第1ゲートバスライン(走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給され、第3ゲートバスライン(走査線)xSCL1(m)に第3正極性ゲート電位-VGL1(例えば+34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4負極性ゲート電位-VGH2(例えば-15V)が供給されると、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間において0VすなわちGND電位に保持される。
また、図15Cに示すように、第1ソースバスライン(第1信号線)DTL1(n)に負極性ソース電位VSL(例えば、-15V)が供給されているとき、すなわち、第1ソース駆動信号(第1画素信号)SIG1(n)が負極性ソース電位VSLであるとき、第2ソースバスライン(第2信号線)DTL2(n)に正極性ソース電位VSH(例えば、+15V)が供給される。すなわち、第2ソース駆動信号(第2画素信号)SIG2(n)が正極性ソース電位VSHとなる。
保持期間において、第1ゲートバスライン(第1走査線)SCL1(m)に第1負極性ゲート電位VGL1(例えば-34V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第3正極性ゲート電位-VGL1(例えば+34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。そして、書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4正極性ゲート電位-VGL2(例えば+15V)が供給されると、第3画素トランジスタTR3がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、書き込み期間において第1ゲートバスライン(第1走査線)SCL1(m)に第1正極性ゲート電位VGH1(例えば+5V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第1負極性ゲート電位-VGH1(例えば-5V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオン制御される。これにより、第1保持容量C1の画素電極Pix側の電位Vpix(m,n)として負極性ソース電位VSLが印加され、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)として正極性ソース電位VSHが印加される。この結果として、第1保持容量C1は、負極性ソース電位VSLと正極性ソース電位VSHとの差分VSL-VSH(例えば、-15V-15V=-30V)でチャージされる。
書き込み期間に続く保持期間において第1ゲートバスライン(第1走査線)SCL1(m)に負極性ゲート電位VGL(例えば-34V)が供給され、第3ゲートバスライン(第3走査線)xSCL1(m)に第3正極性ゲート電位-VGL1(例えば+34V)が供給されると、第1画素トランジスタTR1及び第2画素トランジスタTR2がオフ制御される。これにより、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となる。そして、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4負極性ゲート電位-VGH2(例えば-15V)が供給されると、第3画素トランジスタTR3がオン制御される。これにより、第1保持容量C1の画素電極Pix側とは異なる他方の電位Vbase(m,n)としてGND電位が印加される。この結果として、第1保持容量C1と第2保持容量C2との分圧により画素電極Pixの電位Vpix(m,n)がVSL-VSH+α(例えば、-15V-15V+α=-30V+α)に昇圧される。これにより、画素電極Pixの電位Vpix(m,n)は、保持期間においてVSL-VSH+α(例えば、-15V-15V+α=-30V+α)に保持される。
このように、実施形態3の構成では、書き込み期間の前に、第2ゲートバスライン(第2走査線)SCL2(m)に第2負極性ゲート電位VGL2(例えば-15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4正極性ゲート電位-VGL2(例えば+15V)が供給されると、第3画素トランジスタTR3がオフ制御される。これにより、実施形態2と同様に、書き込み期間の前に、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となり、第2画素トランジスタTR2と第3画素トランジスタTR3とが同時にオン状態となることを防ぐことができる。
また、保持期間となった後に、第2ゲートバスライン(第2走査線)SCL2(m)に第2正極性ゲート電位VGH2(例えば+15V)が供給され、第4ゲートバスライン(第4走査線)xSCL2(m)に第4負極性ゲート電位-VGH2(例えば-15V)が供給されると、第3画素トランジスタTR3がオン制御される。これにより、実施形態2と同様に、書き込み期間の後に第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3がオフ状態となり、第2画素トランジスタTR2と第3画素トランジスタTR3とが同時にオン状態となることを防ぐことができる。
また、実施形態3の構成では、第1画素トランジスタTR1、第2画素トランジスタTR2、及び第3画素トランジスタTR3は、PMOSトランジスタとNMOSトランジスタとを組み合わせたCMOS(相補型MOS)構成としている。これにより、上述した実施形態1,2よりも低電圧駆動が可能となる。これにより、表示用ICやTFT基板100をより低耐圧化することができ、低コスト化や信頼性向上にさらに寄与することができる。
上述した各実施形態により、低耐圧化を実現することができ、低コスト化及び信頼性向上を実現可能な表示装置を提供することができる。
なお、上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本実施形態によりもたらされるものと解される。
10,10a,10b,10c 表示装置
11 表示領域
12 額縁領域
20,20a,20b,20c 表示パネル駆動部
21,21a ソース駆動部
22,22a,22b,22c ゲート駆動部
100 TFT基板
130 対向基板
131 基材
133 対向電極
152 シール部
160 電気泳動層(機能層)
161 黒色微粒子
162 白色微粒子
163 マイクロカプセル
165 分散液
200 電源回路
211 ソース駆動信号生成部
212 ソース駆動信号反転部
300 制御回路
C1 第1保持容量
C2 第2保持容量
Pix 画素電極
Base 保持電極
PX 画素
TR 画素トランジスタ
TR1 第1画素トランジスタ
TR2 第2画素トランジスタ
TR3 第3画素トランジスタ
VCOM 共通電位
11 表示領域
12 額縁領域
20,20a,20b,20c 表示パネル駆動部
21,21a ソース駆動部
22,22a,22b,22c ゲート駆動部
100 TFT基板
130 対向基板
131 基材
133 対向電極
152 シール部
160 電気泳動層(機能層)
161 黒色微粒子
162 白色微粒子
163 マイクロカプセル
165 分散液
200 電源回路
211 ソース駆動信号生成部
212 ソース駆動信号反転部
300 制御回路
C1 第1保持容量
C2 第2保持容量
Pix 画素電極
Base 保持電極
PX 画素
TR 画素トランジスタ
TR1 第1画素トランジスタ
TR2 第2画素トランジスタ
TR3 第3画素トランジスタ
VCOM 共通電位
Claims (6)
- 画素が有する保持容量をチャージする書き込み期間と、当該書き込み期間にチャージされた保持容量を保持する保持期間と、を有する表示装置であって、
前記保持容量の一方の電極と第1信号線とを電気的に接続する第1画素トランジスタと、
前記保持容量の他方の電極と第2信号線とを電気的に接続する第2画素トランジスタと、
前記保持容量の他方の電極とGND電位とを電気的に接続する第3画素トランジスタと、
前記第1信号線及び前記第2信号線に正極性電位、GND電位、及び負極性電位の3値の電位のうちの1つを供給する駆動部と、
を備え、
前記駆動部は、
前記第1信号線に正極性電位を供給しているとき、前記第2信号線に負極性電位を供給し、
前記第1信号線にGND電位を供給しているとき、前記第2信号線にGND電位を供給し、
前記第1信号線に負極性電位を供給しているとき、前記第2信号線に正極性電位を供給し、
前記第1画素トランジスタ及び前記第2画素トランジスタは、前記書き込み期間にオン状態とされ、前記保持期間にオフ状態とされ、
前記第3画素トランジスタは、前記書き込み期間にオフ状態とされ、前記保持期間にオン状態とされる、
表示装置。 - 前記第1画素トランジスタ及び前記第2画素トランジスタは、NMOSトランジスタであり、
前記第3画素トランジスタは、PMOSトランジスタであり、
前記第1画素トランジスタのゲート、前記第2画素トランジスタのゲート、及び前記第3画素トランジスタのゲートは、前記書き込み期間において正極性電位が印加され、前記保持期間において負極性電位が印加される走査線に接続されている、
請求項1に記載の表示装置。 - 前記第1画素トランジスタ、前記第2画素トランジスタ、及び前記第3画素トランジスタは、NMOSトランジスタであり、
前記第1画素トランジスタのゲート、及び、前記第2画素トランジスタのゲートは、前記書き込み期間において第1正極性電位が印加され、前記保持期間において第1負極性電位が印加される第1走査線に接続され、
前記第3画素トランジスタのゲートは、前記書き込み期間において、前記第1負極性電位よりも小さい第2負極性電位が印加され、前記保持期間において、前記第1正極性電位よりも小さい第2正極性電位が印加される第2走査線に接続されている、
請求項1に記載の表示装置。 - 前記第1画素トランジスタ、前記第2画素トランジスタ、及び前記第3画素トランジスタは、PMOSトランジスタとNMOSトランジスタとを組み合わせたCMOS構成のトランジスタである、
請求項1に記載の表示装置。 - 前記第1画素トランジスタのNMOSトランジスタのゲート、及び、前記第2画素トランジスタのNMOSトランジスタのゲートは、前記書き込み期間において第1正極性電位が印加され、前記保持期間において第1負極性電位が印加される第1走査線に接続され、
前記第3画素トランジスタのNMOSトランジスタのゲートは、前記書き込み期間において、前記第1負極性電位よりも小さい第2負極性電位が印加され、前記保持期間において、前記第1正極性電位よりも小さい第2正極性電位が印加される第2走査線に接続され、
前記第1画素トランジスタのPMOSトランジスタのゲート、及び、前記第2画素トランジスタのPMOSトランジスタのゲートは、前記書き込み期間において第3負極性電位が印加され、前記保持期間において第3正極性電位が印加される第3走査線に接続され、
前記第3画素トランジスタのPMOSトランジスタのゲートは、前記書き込み期間において第4負極性電位が印加され、前記保持期間において第4正極性電位が印加される第4走査線に接続されている、
請求項4に記載の表示装置。 - 前記第3画素トランジスタは、
前記第1画素トランジスタ及び前記第2画素トランジスタがオン制御される前にオフ制御され、
前記第1画素トランジスタ及び前記第2画素トランジスタがオフ制御された後にオン制御される、
請求項3から5の何れか一項に記載の表示装置。
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