JP2022191067A - 表示装置 - Google Patents

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Abstract

Figure 2022191067000001
【課題】低耐圧化を実現することができ、低コスト化及び信頼性向上を実現可能な表示装置を提供する。
【解決手段】保持容量の一方の電極と第１信号線とを接続する第１画素トランジスタと、保持容量の他方の電極と第２信号線とを接続する第２画素トランジスタと、保持容量の他方の電極とＧＮＤ電位とを接続する第３画素トランジスタと、第１信号線及び第２信号線に正極性電位、ＧＮＤ電位、及び負極性電位を供給する駆動部と、を備える。駆動部は、第１信号線に正極性電位を供給しているとき第２信号線に負極性電位を供給し、第１信号線にＧＮＤ電位を供給しているとき第２信号線にＧＮＤ電位を供給し、第１信号線に負極性電位を供給しているとき第２信号線に正極性電位を供給する。第１画素トランジスタ及び第２画素トランジスタは、書き込み期間にオンとし、保持期間にオフとする。第３画素トランジスタは、書き込み期間にオフとし、保持期間にオンとする。
【選択図】図６

Description

本発明は、表示装置に関する。
近年、携帯電話及び電子ペーパー等のモバイル電子機器向けの表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ）では、画素が書き換え時の電位を保持するメモリ性を有しており、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持されるため、低消費電力駆動が可能である。例えば、画素トランジスタをＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とすることで、低消費電力化を図る技術が開示されている（例えば、特許文献１）。
特開２０１９－８６５４４号公報
ＥＰＤは、一般に画素トランジスタのソースに与えられるソース駆動信号の電圧が高く、表示用ＩＣの高耐圧化に伴ってチップサイズが大型化し、コスト上昇や消費電力の増大を招く可能性がある。また、基板においても高耐圧化が求められるため、信頼性確保が課題となる。
本発明は、低耐圧化を実現することができ、低コスト化及び信頼性向上を実現可能な表示装置を提供することを目的とする。
本発明の一態様に係る表示装置は、画素が有する保持容量をチャージする書き込み期間と、当該書き込み期間にチャージされた保持容量を保持する保持期間と、を有する表示装置であって、前記保持容量の一方の電極と第１信号線とを電気的に接続する第１画素トランジスタと、前記保持容量の他方の電極と第２信号線とを電気的に接続する第２画素トランジスタと、前記保持容量の他方の電極とＧＮＤ電位とを電気的に接続する第３画素トランジスタと、前記第１信号線及び前記第２信号線に正極性電位、ＧＮＤ電位、及び負極性電位の３値の電位のうちの１つを供給する駆動部と、を備え、前記駆動部は、前記第１信号線に正極性電位を供給しているとき、前記第２信号線に負極性電位を供給し、前記第１信号線にＧＮＤ電位を供給しているとき、前記第２信号線にＧＮＤ電位を供給し、前記第１信号線に負極性電位を供給しているとき、前記第２信号線に正極性電位を供給し、前記第１画素トランジスタ及び前記第２画素トランジスタは、前記書き込み期間にオン状態とされ、前記保持期間にオフ状態とされ、前記第３画素トランジスタは、前記書き込み期間にオフ状態とされ、前記保持期間にオン状態とされる。
図１は、実施形態に係る表示装置の構造例を示す断面図である。 図２は、比較例に係る表示装置の構成例を示すブロック図である。 図３は、比較例に係る表示装置の１画素の構成例を示す回路図である。 図４Ａは、比較例における動作を説明するためのタイミングチャートである。 図４Ｂは、比較例における動作を説明するためのタイミングチャートである。 図４Ｃは、比較例における動作を説明するためのタイミングチャートである。 図５は、実施形態１に係る表示装置の構成例を示すブロック図である。 図６は、実施形態１に係る表示装置の１画素の構成及びソース駆動部の内部構成の一例を示す図である。 図７は、ソース駆動信号反転部の回路構成の一例を示すブロック図である。 図８Ａは、ソース駆動信号反転部の動作の具体例を示す概念図である。 図８Ｂは、ソース駆動信号反転部の動作の具体例を示す概念図である。 図８Ｃは、ソース駆動信号反転部の動作の具体例を示す概念図である。 図９Ａは、実施形態１における動作を説明するためのタイミングチャートである。 図９Ｂは、実施形態１における動作を説明するためのタイミングチャートである。 図９Ｃは、実施形態１における動作を説明するためのタイミングチャートである。 図１０は、実施形態２に係る表示装置の構成例を示すブロック図である。 図１１は、実施形態２に係る表示装置の１画素の構成及びソース駆動部の内部構成の一例を示す図である。 図１２Ａは、実施形態２における動作を説明するためのタイミングチャートである。 図１２Ｂは、実施形態２における動作を説明するためのタイミングチャートである。 図１２Ｃは、実施形態２における動作を説明するためのタイミングチャートである。 図１３は、実施形態３に係る表示装置の構成例を示すブロック図である。 図１４は、実施形態３に係る表示装置の１画素の構成及びソース駆動部の内部構成の一例を示す図である。 図１５Ａは、実施形態３における動作を説明するためのタイミングチャートである。 図１５Ｂは、実施形態３における動作を説明するためのタイミングチャートである。 図１５Ｃは、実施形態３における動作を説明するためのタイミングチャートである。
以下、発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
まず、実施形態に係る表示装置１０の構造について説明する。図１は、実施形態に係る表示装置の構造例を示す断面図である。
図１に示す例において、表示装置１０は、例えば電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置（電気泳動型ディスプレイ（ＥＰＤ：Electrophoretic Display））である。図１に示すように、実施形態に係る表示装置１０は、ＴＦＴ（薄膜トランジスタ：Thin Film Transistor）基板１００と、ＴＦＴ基板１００と対向して配置された対向基板１３０と、ＴＦＴ基板１００と対向基板１３０との間に配置された電気泳動層（機能層）１６０と、シール部１５２と、を備える。
ＴＦＴ基板１００には、画素電極Ｐｉｘ及び保持電極Ｂａｓｅが設けられている。後述する比較例において、保持電極Ｂａｓｅには、共通電位ＶＣＯＭが供給される。
対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、ＴＦＴ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで構成されている。対向電極１３３と画素電極Ｐｉｘは、電気泳動層１６０を挟んで対向している。対向電極１３３には、共通電位ＶＣＯＭが供給される。
シール部１５２は、ＴＦＴ基板１００と対向基板１３０との間に設けられている。ＴＦＴ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。
電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ２）が用いられる。
画素電極Ｐｉｘと対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、ＧＮＤ電位）が供給され、画素電極Ｐｉｘに負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はＴＦＴ基板１００側に移動する。これにより、対向基板１３０側からＴＦＴ基板１００を見ると、画素電極Ｐｉｘと平面視で重なる領域（画素）は、黒表示となる。
なお、表示装置１０はモノクロ表示であっても良く、複数の色のカラーフィルタ等を用いたカラー表示であっても良い。表示装置１０は、画素ＰＸの画素電極に光を反射する材料が採用されていても良いし、透光性画素電極と金属等の反射膜の組み合わせによって反射膜が光を反射する構成であっても良い。また、表示装置１０はシートディスプレイなどのフレキシブルディスプレイであっても良い。また、本実施形態では、表示装置１０が電気泳動層を有する電気泳動型表示パネルを具備した電気泳動装置（電気泳動型ディスプレイ）を例示したが、表示装置１０が液晶層を有する液晶表示パネルを具備した液晶表示装置（液晶ディスプレイ）等である場合にも適用可能である。
実施形態に係る表示装置１０の構成を説明する前に、比較例に係る表示装置の構成について説明する。図２は、比較例に係る表示装置の構成例を示すブロック図である。
表示装置１０は、例えば、図示しない電子機器に搭載される。表示装置１０は、例えば電子機器の電源回路２００から各種電源電圧が印加され、例えば電子機器のホストプロセッサである制御回路３００から出力された信号に基づいて画像表示を行う。表示装置１０が搭載される電子機器としては、例えば、電子ペーパー型表示装置を含む。
図２に示すように、表示装置１０は、ＴＦＴ基板１００上に、表示領域１１と、表示領域１１を囲う額縁領域１２と、が設けられている。額縁領域１２には、表示パネル駆動部２０が設けられている。表示領域１１内には、第１方向（図中のＸ方向）と、この第１方向に直交する第２方向（図中のＹ方向）に２次元のマトリクス状に並ぶ複数の画素ＰＸが構成される。以下、第１方向（図中のＸ方向）を行方向、第２方向（図中のＹ方向）を列方向とも称する。また、画素ＰＸが行方向に並ぶ行を画素行、画素ＰＸが列方向に並ぶ列を画素列とも称する。図１では、Ｎ×Ｍ個（行方向にＮ個、列方向にＭ個）の画素ＰＸがマトリクス配置された例を示している。
電源回路２００は、本実施形態に係る表示装置１０の各部に与える各種電源電圧を生成する電源生成部である。電源回路２００は、表示パネル駆動部２０と接続されている。この電源回路２００から表示パネル駆動部２０に各種電源電圧が供給される。
制御回路３００は、本実施形態に係る表示装置１０の動作を制御する演算処理部である。制御回路３００は、表示パネル駆動部２０と接続されている。制御回路３００は、例えば制御用ＩＣで構成され、この制御用ＩＣから表示パネル駆動部２０に映像信号や各種制御信号が供給される。
表示パネル駆動部２０は、ソース駆動部２１及びゲート駆動部２２を備えている。
表示パネル駆動部２０は、ソース駆動部２１によって映像信号を保持する。ソース駆動部２１は、ソースバスライン（信号線）ＤＴＬ（ｎ）（ｎは、１からＮの整数）によって表示領域１１内のＹ方向に並ぶ各画素ＰＸと電気的に接続され、ソースバスライン（信号線）ＤＴＬ（ｎ）にソース駆動信号（画素信号）ＳＩＧ（ｎ）（図３参照）を伝送する。ソース駆動信号（画素信号）ＳＩＧ（ｎ）は、Ｙ方向に並ぶ各画素ＰＸに供給される。
表示パネル駆動部２０は、ゲート駆動部２２によって表示領域１１内のＹ方向に並ぶ画素ＰＸを順次選択する。１フレーム期間内において、ゲート駆動部２２によって表示領域１１内のＸ方向に並ぶ画素ＰＸを選択している期間を、以下、「書き込み期間」とも称する。また、１フレーム期間内において、ゲート駆動部２２によって表示領域１１内のＸ方向に並ぶ画素ＰＸを選択している書き込み期間を除く期間を、以下、「保持期間」とも称する。
ゲート駆動部２２は、ゲートバスライン（走査線）ＳＣＬ（ｍ）（ｍは、１からＭの整数）によって表示領域１１内のＸ方向に並ぶ画素ＰＸと電気的に接続され、Ｙ方向に並ぶゲートバスライン（走査線）ＳＣＬ（ｍ）を順次選択して、ゲート駆動信号（走査信号）Ｇａｔｅ（ｍ）（図３参照）を伝送する。ゲート駆動信号（走査信号）Ｇａｔｅ（ｍ）は、選択されたゲート駆動信号（走査信号）Ｇａｔｅ（ｍ）に接続された各画素ＰＸに供給される。
ソース駆動部２１及びゲート駆動部２２は、ＴＦＴ基板１００に設けられていてもよいし、対向基板１３０（図１参照）に設けられていても良い。また、ソース駆動部２１及びゲート駆動部２２は、ＴＦＴ基板１００に接続する他の回路基板（例えば、フレキシブル基板）に実装された表示用ＩＣ（Integrated Circuit）に搭載されていても良い。
図３は、比較例に係る表示装置の１画素の構成例を示す回路図である。
図３に示すように、比較例に係る表示装置１０において、ＴＦＴ基板１００の各画素ＰＸは、画素トランジスタＴＲを備える。比較例に係る表示装置１０において、画素トランジスタＴＲは、ＮＭＯＳトランジスタである。画素トランジスタＴＲのゲートは、ゲートバスライン（走査線）ＳＣＬ（ｍ）が接続される。画素トランジスタＴＲのソースは、ソースバスライン（信号線）ＤＴＬ（ｎ）に接続されている。画素トランジスタＴＲのドレインには、画素電極Ｐｉｘが設けられている。
また、ＴＦＴ基板１００の各画素ＰＸは、第１保持容量Ｃ１と、第２保持容量Ｃ２とを有する。第１保持容量Ｃ１は、画素電極Ｐｉｘと保持電極Ｂａｓｅ（図１参照）との間に形成される容量である。第２保持容量Ｃ２は、対向基板１３０の対向電極１３３（図１参照）と画素電極Ｐｉｘとの間に形成される容量である。第１保持容量Ｃ１は、例えば１ｐＦ程度とされる。第２保持容量Ｃ２は、例えば第１保持容量Ｃ１の１／１０程度とされる。
画素電極Ｐｉｘには、ソースバスライン（信号線）ＤＴＬ（ｎ）から画素トランジスタＴＲを介して、ソース駆動信号（画素信号）が供給される。比較例に係る表示装置１０において、保持電極Ｂａｓｅと対向電極１３３には、共通電位ＶＣＯＭが供給される。画素電極Ｐｉｘに供給されたソース駆動信号（画素信号）の電位は、第１保持容量Ｃ１と、第２保持容量Ｃ２とによって保持される。
図４Ａ、図４Ｂ、図４Ｃは、比較例における動作を説明するためのタイミングチャートである。
図４Ａ、図４Ｂ、図４Ｃに示すように、ゲート駆動部２２は、ｍ行目の各画素ＰＸの書き込み期間において、ゲートバスライン（走査線）ＳＣＬ（ｍ）に正極性ゲート電位ＶＧＨを供給する。また、ゲート駆動部２２は、書き込み期間を除く保持期間において、ゲートバスライン（走査線）ＳＣＬ（ｍ）に負極性ゲート電位ＶＧＬを供給する。
図４Ａに示すように、ソースバスライン（信号線）ＤＴＬ（ｎ）に正極性ゲート電位ＶＧＨよりも低電位の正極性ソース電位ＶＳＨが供給されているとき、すなわち、ソース駆動信号（画素信号）ＳＩＧ（ｎ）が正極性ソース電位ＶＳＨであるとき、ｍ行目の画素ＰＸの書き込み期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に正極性ゲート電位ＶＧＨが供給されると、ｍ行目の画素ＰＸの画素トランジスタＴＲ（図３参照）がオン制御され、ｍ行ｎ列の画素ＰＸの画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）として正極性ソース電位ＶＳＨが印加される。そして、書き込み期間に続く保持期間において、ｍ行ｎ列の画素ＰＸの画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、第１保持容量Ｃ１及び第２保持容量Ｃ２によって正極性ソース電位ＶＳＨに保持される。
また、図４Ｂに示すように、ソースバスライン（信号線）ＤＴＬ（ｎ）にＧＮＤ電位が供給されているとき、すなわち、ソース駆動信号（画素信号）ＳＩＧ（ｎ）がＧＮＤ電位であるとき、ｍ行目の画素ＰＸの書き込み期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）にＧＮＤ電位が供給されると、ｍ行目の画素ＰＸの画素トランジスタＴＲ（図３参照）がオン制御され、ｍ行ｎ列の画素ＰＸの画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）としてＧＮＤ電位が印加される。そして、書き込み期間に続く保持期間において、ｍ行ｎ列の画素ＰＸの画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、第１保持容量Ｃ１及び第２保持容量Ｃ２によってＧＮＤ電位に保持される。
また、図４Ｃに示すように、ソースバスライン（信号線）ＤＴＬ（ｎ）に負極性ゲート電位ＶＧＬよりも高電位の負極性ソース電位ＶＳＬが供給されているとき、すなわち、ソース駆動信号（画素信号）ＳＩＧ（ｎ）が負極性ソース電位ＶＳＬであるとき、ｍ行目の画素ＰＸの書き込み期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に負極性ゲート電位ＶＧＬが供給されると、ｍ行目の画素ＰＸの画素トランジスタＴＲ（図３参照）がオン制御され、ｍ行ｎ列の画素ＰＸの画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）として負極性ソース電位ＶＳＬが印加される。そして、書き込み期間に続く保持期間において、ｍ行ｎ列の画素ＰＸの画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、第１保持容量Ｃ１及び第２保持容量Ｃ２によって負極性ソース電位ＶＳＬに保持される。
ＥＰＤは、一般に画素トランジスタのソースに与えられるソース駆動信号の電圧が高い。具体的に、図３に示す画素構成では、正極性ソース電位ＶＳＨは、例えば＋２８Ｖとされ、負極性ソース電位ＶＳＬは、例えば－２８Ｖとされる。また、書き込み期間において画素トランジスタＴＲ（図３参照）をオン制御するため、正極性ゲート電位ＶＧＨは、例えば正極性ソース電位ＶＳＨよりも高電位の＋３８Ｖとされ、負極性ゲート電位ＶＧＬは、例えば負極性ソース電位ＶＳＬよりも低電位の－３８Ｖとされる。このため、ソース駆動部２１及びゲート駆動部２２の大型化を招く可能性がある。また、高耐圧化のためにＴＦＴ基板１００の信頼性確保が課題となる。
（実施形態１）
図５は、実施形態１に係る表示装置の構成例を示すブロック図である。図６は、実施形態１に係る表示装置の１画素の構成及びソース駆動部の内部構成の一例を示す図である。
図６に示すように、実施形態１に係る表示装置１０ａにおいて、表示パネル駆動部２０ａのソース駆動部２１ａは、ソース駆動信号生成部２１１と、ソース駆動信号反転部２１２と、を備える。ソース駆動信号生成部２１１と、ソース駆動信号反転部２１２は、画素行ごとに設けられる。ソース駆動信号生成部２１１は、例えば表示用ＩＣに搭載される。ソース駆動信号反転部２１２は、例えばＴＦＴ基板１００上の額縁領域１２に形成される薄膜トランジスタ（ＴＦＴ）回路である。
ソース駆動信号生成部２１１は、制御回路３００から供給された映像信号に応じて、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）に供給する正極性ソース電位ＶＳＨ、ＧＮＤ電位、及び負極性ソース電位ＶＳＬの３値の第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）を生成する。本実施形態において、正極性ソース電位ＶＳＨは、例えば＋１５Ｖとされる。また、本実施形態において、負極性ソース電位ＶＳＬは、例えば－１５Ｖとされる。
ソース駆動信号反転部２１２は、ソース駆動信号生成部２１１から出力される第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）の正極性ソース電位ＶＳＨ及び負極性ソース電位ＶＳＬの符号を反転した第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）を第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に供給する。以下、図７、図８Ａ、図８Ｂ、図８Ｃを参照して、ソース駆動信号反転部２１２の動作について説明する。
図７は、ソース駆動信号反転部の回路構成の一例を示すブロック図である。図８Ａ、図８Ｂ、図８Ｃは、ソース駆動信号反転部の動作の具体例を示す概念図である。
ソース駆動信号反転部２１２は、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が正極性ソース電位ＶＳＨであるとき、図８Ａに示すように、破線で示す各トランジスタがオフ制御され、実線矢示した経路で負極性ソース電位ＶＳＬを出力する。
また、ソース駆動信号反転部２１２は、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）がＧＮＤ電位であるとき、図８Ｂに示すように、破線で示す各トランジスタがオフ制御され、実線矢示した経路でＧＮＤ電位を出力する。
また、ソース駆動信号反転部２１２は、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が負極性ソース電位ＶＳＬであるとき、図８Ｃに示すように、破線で示す各トランジスタがオフ制御され、実線矢示した経路で正極性ソース電位ＶＳＨを出力する。
なお、図７、図８Ａ、図８Ｂ、図８Ｃに示したソース駆動信号反転部２１２の構成及び動作は一例であって、ソース駆動信号反転部２１２の構成及び動作は図７、図８Ａ、図８Ｂ、図８Ｃに示す例に限定されない。
実施形態１に係る画素ＰＸは、図６に示すように、第１画素トランジスタＴＲ１と、第２画素トランジスタＴＲ２と、第３画素トランジスタＴＲ３と、を備える。
本実施形態において、第１画素トランジスタＴＲ１は、上述した比較例の画素トランジスタＴＲに対応するＮＭＯＳトランジスタである。また、本実施形態において、第１保持容量Ｃ１は、ＮＭＯＳトランジスタである第２画素トランジスタＴＲ２を介して、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に接続される。すなわち、本実施形態において、図１に示す保持電極Ｂａｓｅは、第２画素トランジスタＴＲ２を介して、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）と電気的に接続される。また、第１保持容量Ｃ１は、ＰＭＯＳトランジスタである第３画素トランジスタＴＲ３を介して、ＧＮＤ電位に接続される。すなわち、本実施形態において、図１に示す保持電極Ｂａｓｅは、第３画素トランジスタＴＲ３を介して、ＧＮＤ電位に接続される。
第２画素トランジスタＴＲ２及び第３画素トランジスタＴＲ３のゲートには、ゲートバスライン（走査線）ＳＣＬ（ｍ）が接続される。これにより、ゲートバスライン（走査線）ＳＣＬ（ｍ）に供給されるゲート駆動信号（走査信号）Ｇａｔｅ（ｍ）が正極性ゲート電位ＶＧＨであるとき、第１保持容量Ｃ１は、第２画素トランジスタＴＲ２を介して、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に接続される。また、ゲートバスライン（走査線）ＳＣＬ（ｍ）に供給されるゲート駆動信号（走査信号）Ｇａｔｅ（ｍ）が負極性ゲート電位ＶＧＬであるとき、第１保持容量Ｃ１は、第３画素トランジスタＴＲ３を介して、ＧＮＤ電位に接続される。
図９Ａ、図９Ｂ、図９Ｃは、実施形態１における動作を説明するためのタイミングチャートである。
図９Ａ、図９Ｂ、図９Ｃに示すように、ゲート駆動部２２ａは、ｍ行目の各画素ＰＸの書き込み期間において、ゲートバスライン（走査線）ＳＣＬ（ｍ）に正極性ゲート電位ＶＧＨを供給する。また、ゲート駆動部２２ａは、書き込み期間を除く保持期間において、ゲートバスライン（走査線）ＳＣＬ（ｍ）に負極性ゲート電位ＶＧＬを供給する。本実施形態において、正極性ゲート電位ＶＧＨは、例えば＋２０Ｖとされる。また、本実施形態において、負極性ゲート電位ＶＧＬは、例えば－３４Ｖとされる。
図９Ａに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）に正極性ソース電位ＶＳＨ（例えば、＋１５Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が正極性ソース電位ＶＳＨであるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に負極性ソース電位ＶＳＬ（例えば、－１５Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）が負極性ソース電位ＶＳＬとなる。
書き込み期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に正極性ゲート電位ＶＧＨ（例えば＋２０Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御され、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）として正極性ソース電位ＶＳＨが印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）として負極性ソース電位ＶＳＬが印加される。この結果として、第１保持容量Ｃ１は、正極性ソース電位ＶＳＨと負極性ソース電位ＶＳＬとの差分ＶＳＨ－ＶＳＬ（例えば、＋１５Ｖ－（－１５Ｖ）＝３０Ｖ）でチャージされる。
書き込み期間に続く保持期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に負極性ゲート電位ＶＧＬ（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御され、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１と第２保持容量Ｃ２との分圧により画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）がＶＳＨ＋（－ＶＳＬ）－α（例えば、＋１５Ｖ＋（－（－１５Ｖ））－α＝３０Ｖ－α）に昇圧される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間においてＶＳＨ＋（－ＶＳＬ）－α（例えば、＋１５Ｖ＋（－（－１５Ｖ））－α＝３０Ｖ－α）に保持される。αは、下記（１）式で表される。
α＝－ＶＳＬ×Ｃ２／（Ｃ２＋Ｃ１）・・・（１）
上述したように、第１保持容量Ｃ１は、例えば１ｐＦ程度とされる。第２保持容量Ｃ２は、例えば第１保持容量Ｃ１の１／１０程度とされる。この場合、正極性ソース電位ＶＳＨを＋１５Ｖ、負極性ソース電位ＶＳＬを－１５Ｖとすると、α≒１．３６Ｖとなる。このとき、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間において２８．６４Ｖに保持される。
また、図９Ｂに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）にＧＮＤ電位（０Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）がＧＮＤ電位であるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）にＧＮＤ電位（０Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）がＧＮＤ電位となる。
書き込み期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に正極性ゲート電位ＶＧＨ（例えば＋２０Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御され、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）としてＧＮＤ電位が印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１の両端電圧は０Ｖとなる。
書き込み期間に続く保持期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に負極性ゲート電位ＶＧＬ（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御され、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間において０ＶすなわちＧＮＤ電位に保持される。
また、図９Ｃに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）に負極性ソース電位ＶＳＬ（例えば、－１５Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が負極性ソース電位ＶＳＬであるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に正極性ソース電位ＶＳＨ（例えば、＋１５Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）が正極性ソース電位ＶＳＨとなる。
書き込み期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に正極性ゲート電位ＶＧＨ（例えば＋２０Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御され、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）として負極性ソース電位ＶＳＬが印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）として正極性ソース電位ＶＳＨが印加される。この結果として、第１保持容量Ｃ１は、負極性ソース電位ＶＳＬと正極性ソース電位ＶＳＨとの差分ＶＳＬ－ＶＳＨ（例えば、－１５Ｖ－１５Ｖ＝－３０Ｖ）でチャージされる。
書き込み期間に続く保持期間においてゲートバスライン（走査線）ＳＣＬ（ｍ）に負極性ゲート電位ＶＧＬ（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御され、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１と第２保持容量Ｃ２との分圧により画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）がＶＳＬ－ＶＳＨ＋α（例えば、－１５Ｖ－１５Ｖ＋α＝－３０Ｖ＋α）に昇圧される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間においてＶＳＬ－ＶＳＨ＋α（例えば、－１５Ｖ－１５Ｖ＋α＝－３０Ｖ＋α）に保持される。αは、下記（２）式で表される。
α＝ＶＳＨ×Ｃ２／（Ｃ２＋Ｃ１）・・・（２）
上述したように、第１保持容量Ｃ１は、例えば１ｐＦ程度とされる。第２保持容量Ｃ２は、例えば第１保持容量Ｃ１の１／１０程度とされる。この場合、正極性ソース電位ＶＳＨを＋１５Ｖ、負極性ソース電位ＶＳＬを－１５Ｖとすると、α≒１．３６Ｖとなる。このとき、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間において－２８．６４Ｖに保持される。
このように、実施形態１の構成では、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）を上述した比較例と同等の値としつつ、比較例の構成（図２、図３）よりも低電圧駆動が可能となる。これにより、表示用ＩＣやＴＦＴ基板１００の低耐圧化が可能となり、低コスト化や信頼性向上に寄与することができる。
（実施形態２）
図１０は、実施形態２に係る表示装置の構成例を示すブロック図である。図１１は、実施形態２に係る表示装置の１画素の構成及びソース駆動部の内部構成の一例を示す図である。図１２Ａ、図１２Ｂ、図１２Ｃは、実施形態２における動作を説明するためのタイミングチャートである。なお、以下の説明では、上述した実施形態１で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略し、実施形態１とは異なる点について説明する。
実施形態２に係る表示装置１０ｂにおいて、表示パネル駆動部２０ｂのゲート駆動部２２ｂは、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）によって表示領域１１内のＸ方向に並ぶ画素ＰＸと電気的に接続され、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１ゲート駆動信号（第１走査信号）Ｇａｔｅ１（ｍ）を伝送する。ゲート駆動部２２ｂは、書き込み期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１を供給する。また、ゲート駆動部２２ｂは、保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１を供給する。本実施形態において、第１正極性ゲート電位ＶＧＨ１は、例えば＋２０Ｖとされる。また、本実施形態において、第１負極性ゲート電位ＶＧＬ１は、例えば－３４Ｖとされる。
また、ゲート駆動部２２ｂは、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）によって表示領域１１内のＸ方向に並ぶ画素ＰＸと電気的に接続され、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２ゲート駆動信号（第２走査信号）Ｇａｔｅ２（ｍ）を伝送する。ゲート駆動部２２ｂは、書き込み期間において、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２を供給する。また、ゲート駆動部２２ｂは、保持期間において、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２を供給する。本実施形態において、本実施形態において、第２負極性ゲート電位ＶＧＬ２は、例えば－１５Ｖとされる。また、本実施形態において、第２正極性ゲート電位ＶＧＨ２は、例えば＋１５Ｖとされる。
実施形態２に係る画素ＰＸは、図１１に示すように、ＮＭＯＳトランジスタである第３画素トランジスタＴＲ３のゲートに第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）が接続される。これにより、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に供給される第２ゲート駆動信号（第２走査信号）Ｇａｔｅ２（ｍ）が第２正極性ゲート電位ＶＧＨ２であるとき、第１保持容量Ｃ１は、第３画素トランジスタＴＲ３を介して、ＧＮＤ電位に接続される。
図１２Ａに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）に正極性ソース電位ＶＳＨ（例えば、＋１５Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が正極性ソース電位ＶＳＨであるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に負極性ソース電位ＶＳＬ（例えば、－１５Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）が負極性ソース電位ＶＳＬとなる。
保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。そして、書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、書き込み期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１（例えば＋２０Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）として正極性ソース電位ＶＳＨが印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）として負極性ソース電位ＶＳＬが印加される。この結果として、第１保持容量Ｃ１は、正極性ソース電位ＶＳＨと負極性ソース電位ＶＳＬとの差分ＶＳＨ－ＶＳＬ（例えば、＋１５Ｖ－（－１５Ｖ）＝３０Ｖ）でチャージされる。
書き込み期間に続く保持期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１と第２保持容量Ｃ２との分圧により画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）がＶＳＨ＋（－ＶＳＬ）－α（例えば、＋１５Ｖ＋（－（－１５Ｖ））－α＝３０Ｖ－α）に昇圧される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間においてＶＳＨ＋（－ＶＳＬ）－α（例えば、＋１５Ｖ＋（－（－１５Ｖ））－α＝３０Ｖ－α）に保持される。
また、図１２Ｂに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）にＧＮＤ電位（０Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）がＧＮＤ電位であるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）にＧＮＤ電位（０Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）がＧＮＤ電位となる。
保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、書き込み期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１（例えば＋２０Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）としてＧＮＤ電位が印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１の両端電圧は０Ｖとなる。
書き込み期間に続く保持期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間において０ＶすなわちＧＮＤ電位に保持される。
また、図１２Ｃに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）に負極性ソース電位ＶＳＬ（例えば、－１５Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が負極性ソース電位ＶＳＬであるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に正極性ソース電位ＶＳＨ（例えば、＋１５Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）が正極性ソース電位ＶＳＨとなる。
保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、書き込み期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１（例えば＋２０Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）として負極性ソース電位ＶＳＬが印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）として正極性ソース電位ＶＳＨが印加される。この結果として、第１保持容量Ｃ１は、負極性ソース電位ＶＳＬと正極性ソース電位ＶＳＨとの差分ＶＳＬ－ＶＳＨ（例えば、－１５Ｖ－１５Ｖ＝－３０Ｖ）でチャージされる。
書き込み期間に続く保持期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１と第２保持容量Ｃ２との分圧により画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）がＶＳＬ－ＶＳＨ＋α（例えば、－１５Ｖ－１５Ｖ＋α＝－３０Ｖ＋α）に昇圧される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間においてＶＳＬ－ＶＳＨ＋α（例えば、－１５Ｖ－１５Ｖ＋α＝－３０Ｖ＋α）に保持される。
このように、実施形態２の構成では、書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給され、第３画素トランジスタＴＲ３がオフ制御される。これにより、書き込み期間の前に、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となり、第２画素トランジスタＴＲ２と第３画素トランジスタＴＲ３とが同時にオン状態となることを防ぐことができる。
また、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給され、第３画素トランジスタＴＲ３がオン制御される。これにより、書き込み期間の後に第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となり、第２画素トランジスタＴＲ２と第３画素トランジスタＴＲ３とが同時にオン状態となることを防ぐことができる。
（実施形態３）
図１３は、実施形態３に係る表示装置の構成例を示すブロック図である。図１４は、実施形態３に係る表示装置の１画素の構成及びソース駆動部の内部構成の一例を示す図である。図１５Ａ、図１５Ｂ、図１５Ｃは、実施形態３における動作を説明するためのタイミングチャートである。なお、以下の説明では、上述した実施形態１，２で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略し、実施形態１，２とは異なる点について説明する。
実施形態３に係る表示装置１０ｃにおいて、表示パネル駆動部２０ａ実施形態３に係る画素ＰＸは、図１４に示すように、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とされる。
表示パネル駆動部２０ａのゲート駆動部２２ｃは、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）によって表示領域１１内のＸ方向に並ぶ画素ＰＸと電気的に接続され、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１ゲート駆動信号（第１走査信号）Ｇａｔｅ１（ｍ）を伝送する。ゲート駆動部２２ｃは、書き込み期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１を供給する。また、ゲート駆動部２２ｃは、保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１を供給する。本実施形態において、第１正極性ゲート電位ＶＧＨ１は、例えば＋５Ｖとされる。また、本実施形態において、第１負極性ゲート電位ＶＧＬ１は、例えば－３４Ｖとされる。
また、ゲート駆動部２２ｃは、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）によって表示領域１１内のＸ方向に並ぶ画素ＰＸと電気的に接続され、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２ゲート駆動信号（第２走査信号）Ｇａｔｅ２（ｍ）を伝送する。ゲート駆動部２２ｃは、書き込み期間において、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２を供給する。また、ゲート駆動部２２ｃは、保持期間において、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２を供給する。本実施形態において、本実施形態において、第２負極性ゲート電位ＶＧＬ２は、例えば－１５Ｖとされる。また、本実施形態において、第２正極性ゲート電位ＶＧＨ２は、例えば＋１５Ｖとされる。
また、ゲート駆動部２２ｃは、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）によって表示領域１１内のＸ方向に並ぶ画素ＰＸと電気的に接続され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３ゲート駆動信号（第３走査信号）ｘＧａｔｅ１（ｍ）を伝送する。ゲート駆動部２２ｃは、書き込み期間において、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３負極性ゲート電位－ＶＧＨ１を供給する。また、ゲート駆動部２２ｃは、保持期間において、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３正極性ゲート電位－ＶＧＬ１を供給する。本実施形態において、第３負極性ゲート電位－ＶＧＨ１は、例えば－５Ｖとされる。また、本実施形態において、第３正極性ゲート電位－ＶＧＬ１は、例えば＋３４Ｖとされる。
また、ゲート駆動部２２ｃは、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）によって表示領域１１内のＸ方向に並ぶ画素ＰＸと電気的に接続され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４ゲート駆動信号（第４走査信号）ｘＧａｔｅ２（ｍ）を伝送する。ゲート駆動部２２ｃは、書き込み期間において、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４負極性ゲート電位－ＶＧＨ２を供給する。また、ゲート駆動部２２ｃは、保持期間において、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４正極性ゲート電位－ＶＧＬ２を供給する。本実施形態において、本実施形態において、第４負極性ゲート電位－ＶＧＨ２は、例えば－１５Ｖとされる。また、本実施形態において、第４正極性ゲート電位－ＶＧＬ２は、例えば＋１５Ｖとされる。
実施形態３に係る画素ＰＸは、図１４に示すように、第１画素トランジスタＴＲ１のＮＭＯＳトランジスタのゲートに第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）が接続され、第１画素トランジスタＴＲ１のＰＭＯＳトランジスタのゲートに第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）が接続される。また、第２画素トランジスタＴＲ２のＮＭＯＳトランジスタのゲートに第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）が接続され、第２画素トランジスタＴＲ２のＰＭＯＳトランジスタのゲートに第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）が接続される。また、第３画素トランジスタＴＲ３のＮＭＯＳトランジスタのゲートに第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）が接続され、第３画素トランジスタＴＲ３のＰＭＯＳトランジスタのゲートに第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）が接続される。
図１５Ａに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）に正極性ソース電位ＶＳＨ（例えば、＋１５Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が正極性ソース電位ＶＳＨであるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に負極性ソース電位ＶＳＬ（例えば、－１５Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）が負極性ソース電位ＶＳＬとなる。
保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３正極性ゲート電位－ＶＧＬ１（例えば＋３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。そして、書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第２正極性ゲート電位－ＶＧＬ２（例えば＋１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、書き込み期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１（例えば＋５Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３負極性ゲート電位－ＶＧＨ１（例えば－５Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）として正極性ソース電位ＶＳＨが印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）として負極性ソース電位ＶＳＬが印加される。この結果として、第１保持容量Ｃ１は、正極性ソース電位ＶＳＨと負極性ソース電位ＶＳＬとの差分ＶＳＨ－ＶＳＬ（例えば、＋１５Ｖ－（－１５Ｖ）＝３０Ｖ）でチャージされる。
書き込み期間に続く保持期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に負極性ゲート電位ＶＧＬ（例えば－３４Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３正極性ゲート電位－ＶＧＬ１（例えば＋３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４負極性ゲート電位－ＶＧＨ２（例えば－１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１と第２保持容量Ｃ２との分圧により画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）がＶＳＨ＋（－ＶＳＬ）－α（例えば、＋１５Ｖ＋（－（－１５Ｖ））－α＝３０Ｖ－α）に昇圧される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間においてＶＳＨ＋（－ＶＳＬ）－α（例えば、＋１５Ｖ＋（－（－１５Ｖ））－α＝３０Ｖ－α）に保持される。
また、図１５Ｂに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）にＧＮＤ電位（０Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）がＧＮＤ電位であるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）にＧＮＤ電位（０Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）がＧＮＤ電位となる。
保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３正極性ゲート電位－ＶＧＬ１（例えば＋３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。そして、書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４正極性ゲート電位－ＶＧＬ２（例えば＋１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、書き込み期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１（例えば＋５Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第１負極性ゲート電位－ＶＧＨ１（例えば－５Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）としてＧＮＤ電位が印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１の両端電圧は０Ｖとなる。
書き込み期間に続く保持期間において第１ゲートバスライン（走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給され、第３ゲートバスライン（走査線）ｘＳＣＬ１（ｍ）に第３正極性ゲート電位－ＶＧＬ１（例えば＋３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４負極性ゲート電位－ＶＧＨ２（例えば－１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間において０ＶすなわちＧＮＤ電位に保持される。
また、図１５Ｃに示すように、第１ソースバスライン（第１信号線）ＤＴＬ１（ｎ）に負極性ソース電位ＶＳＬ（例えば、－１５Ｖ）が供給されているとき、すなわち、第１ソース駆動信号（第１画素信号）ＳＩＧ１（ｎ）が負極性ソース電位ＶＳＬであるとき、第２ソースバスライン（第２信号線）ＤＴＬ２（ｎ）に正極性ソース電位ＶＳＨ（例えば、＋１５Ｖ）が供給される。すなわち、第２ソース駆動信号（第２画素信号）ＳＩＧ２（ｎ）が正極性ソース電位ＶＳＨとなる。
保持期間において、第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１負極性ゲート電位ＶＧＬ１（例えば－３４Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３正極性ゲート電位－ＶＧＬ１（例えば＋３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。そして、書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４正極性ゲート電位－ＶＧＬ２（例えば＋１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、書き込み期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に第１正極性ゲート電位ＶＧＨ１（例えば＋５Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第１負極性ゲート電位－ＶＧＨ１（例えば－５Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側の電位Ｖｐｉｘ（ｍ，ｎ）として負極性ソース電位ＶＳＬが印加され、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）として正極性ソース電位ＶＳＨが印加される。この結果として、第１保持容量Ｃ１は、負極性ソース電位ＶＳＬと正極性ソース電位ＶＳＨとの差分ＶＳＬ－ＶＳＨ（例えば、－１５Ｖ－１５Ｖ＝－３０Ｖ）でチャージされる。
書き込み期間に続く保持期間において第１ゲートバスライン（第１走査線）ＳＣＬ１（ｍ）に負極性ゲート電位ＶＧＬ（例えば－３４Ｖ）が供給され、第３ゲートバスライン（第３走査線）ｘＳＣＬ１（ｍ）に第３正極性ゲート電位－ＶＧＬ１（例えば＋３４Ｖ）が供給されると、第１画素トランジスタＴＲ１及び第２画素トランジスタＴＲ２がオフ制御される。これにより、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となる。そして、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４負極性ゲート電位－ＶＧＨ２（例えば－１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオン制御される。これにより、第１保持容量Ｃ１の画素電極Ｐｉｘ側とは異なる他方の電位Ｖｂａｓｅ（ｍ，ｎ）としてＧＮＤ電位が印加される。この結果として、第１保持容量Ｃ１と第２保持容量Ｃ２との分圧により画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）がＶＳＬ－ＶＳＨ＋α（例えば、－１５Ｖ－１５Ｖ＋α＝－３０Ｖ＋α）に昇圧される。これにより、画素電極Ｐｉｘの電位Ｖｐｉｘ（ｍ，ｎ）は、保持期間においてＶＳＬ－ＶＳＨ＋α（例えば、－１５Ｖ－１５Ｖ＋α＝－３０Ｖ＋α）に保持される。
このように、実施形態３の構成では、書き込み期間の前に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２負極性ゲート電位ＶＧＬ２（例えば－１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４正極性ゲート電位－ＶＧＬ２（例えば＋１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオフ制御される。これにより、実施形態２と同様に、書き込み期間の前に、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となり、第２画素トランジスタＴＲ２と第３画素トランジスタＴＲ３とが同時にオン状態となることを防ぐことができる。
また、保持期間となった後に、第２ゲートバスライン（第２走査線）ＳＣＬ２（ｍ）に第２正極性ゲート電位ＶＧＨ２（例えば＋１５Ｖ）が供給され、第４ゲートバスライン（第４走査線）ｘＳＣＬ２（ｍ）に第４負極性ゲート電位－ＶＧＨ２（例えば－１５Ｖ）が供給されると、第３画素トランジスタＴＲ３がオン制御される。これにより、実施形態２と同様に、書き込み期間の後に第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３がオフ状態となり、第２画素トランジスタＴＲ２と第３画素トランジスタＴＲ３とが同時にオン状態となることを防ぐことができる。
また、実施形態３の構成では、第１画素トランジスタＴＲ１、第２画素トランジスタＴＲ２、及び第３画素トランジスタＴＲ３は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成としている。これにより、上述した実施形態１，２よりも低電圧駆動が可能となる。これにより、表示用ＩＣやＴＦＴ基板１００をより低耐圧化することができ、低コスト化や信頼性向上にさらに寄与することができる。
上述した各実施形態により、低耐圧化を実現することができ、低コスト化及び信頼性向上を実現可能な表示装置を提供することができる。
なお、上述した各実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本実施形態によりもたらされるものと解される。
１０，１０ａ，１０ｂ，１０ｃ 表示装置
１１ 表示領域
１２ 額縁領域
２０，２０ａ，２０ｂ，２０ｃ 表示パネル駆動部
２１，２１ａ ソース駆動部
２２，２２ａ，２２ｂ，２２ｃ ゲート駆動部
１００ ＴＦＴ基板
１３０ 対向基板
１３１ 基材
１３３ 対向電極
１５２ シール部
１６０ 電気泳動層（機能層）
１６１ 黒色微粒子
１６２ 白色微粒子
１６３ マイクロカプセル
１６５ 分散液
２００ 電源回路
２１１ ソース駆動信号生成部
２１２ ソース駆動信号反転部
３００ 制御回路
Ｃ１ 第１保持容量
Ｃ２ 第２保持容量
Ｐｉｘ 画素電極
Ｂａｓｅ 保持電極
ＰＸ 画素
ＴＲ 画素トランジスタ
ＴＲ１ 第１画素トランジスタ
ＴＲ２ 第２画素トランジスタ
ＴＲ３ 第３画素トランジスタ
ＶＣＯＭ 共通電位

Claims (6)

  1. 画素が有する保持容量をチャージする書き込み期間と、当該書き込み期間にチャージされた保持容量を保持する保持期間と、を有する表示装置であって、
    前記保持容量の一方の電極と第１信号線とを電気的に接続する第１画素トランジスタと、
    前記保持容量の他方の電極と第２信号線とを電気的に接続する第２画素トランジスタと、
    前記保持容量の他方の電極とＧＮＤ電位とを電気的に接続する第３画素トランジスタと、
    前記第１信号線及び前記第２信号線に正極性電位、ＧＮＤ電位、及び負極性電位の３値の電位のうちの１つを供給する駆動部と、
    を備え、
    前記駆動部は、
    前記第１信号線に正極性電位を供給しているとき、前記第２信号線に負極性電位を供給し、
    前記第１信号線にＧＮＤ電位を供給しているとき、前記第２信号線にＧＮＤ電位を供給し、
    前記第１信号線に負極性電位を供給しているとき、前記第２信号線に正極性電位を供給し、
    前記第１画素トランジスタ及び前記第２画素トランジスタは、前記書き込み期間にオン状態とされ、前記保持期間にオフ状態とされ、
    前記第３画素トランジスタは、前記書き込み期間にオフ状態とされ、前記保持期間にオン状態とされる、
    表示装置。
  2. 前記第１画素トランジスタ及び前記第２画素トランジスタは、ＮＭＯＳトランジスタであり、
    前記第３画素トランジスタは、ＰＭＯＳトランジスタであり、
    前記第１画素トランジスタのゲート、前記第２画素トランジスタのゲート、及び前記第３画素トランジスタのゲートは、前記書き込み期間において正極性電位が印加され、前記保持期間において負極性電位が印加される走査線に接続されている、
    請求項１に記載の表示装置。
  3. 前記第１画素トランジスタ、前記第２画素トランジスタ、及び前記第３画素トランジスタは、ＮＭＯＳトランジスタであり、
    前記第１画素トランジスタのゲート、及び、前記第２画素トランジスタのゲートは、前記書き込み期間において第１正極性電位が印加され、前記保持期間において第１負極性電位が印加される第１走査線に接続され、
    前記第３画素トランジスタのゲートは、前記書き込み期間において、前記第１負極性電位よりも小さい第２負極性電位が印加され、前記保持期間において、前記第１正極性電位よりも小さい第２正極性電位が印加される第２走査線に接続されている、
    請求項１に記載の表示装置。
  4. 前記第１画素トランジスタ、前記第２画素トランジスタ、及び前記第３画素トランジスタは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせたＣＭＯＳ構成のトランジスタである、
    請求項１に記載の表示装置。
  5. 前記第１画素トランジスタのＮＭＯＳトランジスタのゲート、及び、前記第２画素トランジスタのＮＭＯＳトランジスタのゲートは、前記書き込み期間において第１正極性電位が印加され、前記保持期間において第１負極性電位が印加される第１走査線に接続され、
    前記第３画素トランジスタのＮＭＯＳトランジスタのゲートは、前記書き込み期間において、前記第１負極性電位よりも小さい第２負極性電位が印加され、前記保持期間において、前記第１正極性電位よりも小さい第２正極性電位が印加される第２走査線に接続され、
    前記第１画素トランジスタのＰＭＯＳトランジスタのゲート、及び、前記第２画素トランジスタのＰＭＯＳトランジスタのゲートは、前記書き込み期間において第３負極性電位が印加され、前記保持期間において第３正極性電位が印加される第３走査線に接続され、
    前記第３画素トランジスタのＰＭＯＳトランジスタのゲートは、前記書き込み期間において第４負極性電位が印加され、前記保持期間において第４正極性電位が印加される第４走査線に接続されている、
    請求項４に記載の表示装置。
  6. 前記第３画素トランジスタは、
    前記第１画素トランジスタ及び前記第２画素トランジスタがオン制御される前にオフ制御され、
    前記第１画素トランジスタ及び前記第２画素トランジスタがオフ制御された後にオン制御される、
    請求項３から５の何れか一項に記載の表示装置。
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