JP2022182787A - Rise time delay circuit - Google Patents
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Abstract
Description
本開示は、立ち上がり遅延回路に関する。 The present disclosure relates to rise delay circuits.
外部電源から電力が供給される回路としては、例えば、特許文献1に開示されている。 A circuit to which electric power is supplied from an external power source is disclosed in, for example, Japanese Patent Application Laid-Open No. 2002-200012.
外部電源から電力の供給が開始されると、回路に突入電流が流れる場合がある。例えば、回路にコンデンサが接続されている場合、このコンデンサを充電するために、回路に突入電流が流れる場合がある。 When power supply from an external power supply starts, an inrush current may flow through the circuit. For example, if a capacitor is connected to the circuit, an inrush current may flow through the circuit to charge the capacitor.
上記課題を解決する立ち上がり遅延回路は、外部電源が接続される入力部と、出力部と、前記入力部と前記出力部とを接続する電源ラインと、前記電源ラインに接続された第1抵抗素子と、前記第1抵抗素子に直列接続された第2抵抗素子と、前記第1抵抗素子と前記第2抵抗素子との接続点、及び前記電源ラインに接続されたコンデンサと、前記第2抵抗素子とグランドとの間に設けられた第1スイッチング素子と、前記電源ラインに設けられた第2スイッチング素子と、を備え、前記第1スイッチング素子は、前記第1スイッチング素子のオンとオフとを切り替える第1制御端子を備え、前記第2スイッチング素子は、前記第2スイッチング素子のオンとオフとを切り替える第2制御端子を備え、前記第1制御端子は、前記電源ラインに接続されており、前記第2制御端子は、前記接続点に接続されている。 A rise delay circuit which solves the above problems includes an input section to which an external power supply is connected, an output section, a power supply line connecting the input section and the output section, and a first resistance element connected to the power supply line. a second resistance element connected in series with the first resistance element, a connection point between the first resistance element and the second resistance element, a capacitor connected to the power supply line, and the second resistance element and a ground, and a second switching element provided on the power supply line, wherein the first switching element switches on and off of the first switching element a first control terminal, wherein the second switching element has a second control terminal for switching between on and off of the second switching element; the first control terminal is connected to the power supply line; A second control terminal is connected to the connection point.
入力部に外部電源から直流電圧が入力されると、第1スイッチング素子がオンになる。これにより、第1抵抗素子と第2抵抗素子との接続点と、電源ラインとの電位差が大きくなる。コンデンサを設けていることで、第1抵抗素子と第2抵抗素子との接続点と、電源ラインとの電位差は徐々に大きくなる。第2制御端子に加わる電圧を徐々に高くすることができる。従って、コンデンサを設けていない場合に比べて、出力部から出力される直流電圧の立ち上がり時間を遅延させることができる。これにより、立ち上がり遅延回路に突入電流が流れることを抑制できる。 When a DC voltage is input to the input section from an external power supply, the first switching element is turned on. This increases the potential difference between the connection point between the first resistance element and the second resistance element and the power supply line. By providing the capacitor, the potential difference between the connection point between the first resistance element and the second resistance element and the power supply line gradually increases. The voltage applied to the second control terminal can be gradually increased. Therefore, the rising time of the DC voltage output from the output section can be delayed as compared with the case where no capacitor is provided. As a result, it is possible to suppress the inrush current from flowing through the rise delay circuit.
上記立ち上がり遅延回路について、低電圧検出回路を備え、前記低電圧検出回路は、前記電源ラインに接続された第1低電圧検出用分圧抵抗と、前記第1低電圧検出用分圧抵抗に直列接続された第2低電圧検出用分圧抵抗と、低電圧検出用出力回路と、を備え、前記低電圧検出用出力回路は、前記第1低電圧検出用分圧抵抗と前記第2低電圧検出用分圧抵抗との接続点に接続された低電圧検出用入力端子と、前記電源ラインの電圧が予め定められた低電圧閾値未満の場合にはLowレベルの信号を出力し、前記電源ラインの電圧が予め定められた低電圧閾値以上の場合にはHighレベルの信号を出力する低電圧検出用出力端子と、を備え、前記低電圧検出用出力端子は、前記第1制御端子に接続されていてもよい。 The rise delay circuit includes a low voltage detection circuit, and the low voltage detection circuit is connected in series with a first low voltage detection voltage dividing resistor connected to the power supply line and the first low voltage detection voltage dividing resistor. a second low-voltage detection voltage dividing resistor and a low-voltage detection output circuit connected to each other; the low-voltage detection output circuit connecting the first low-voltage detection voltage-dividing resistor and the second low voltage When the voltage of the low voltage detection input terminal connected to the connection point with the voltage dividing resistor for detection and the power supply line is less than a predetermined low voltage threshold, a Low level signal is output to the power supply line. a low-voltage detection output terminal that outputs a high-level signal when the voltage of is equal to or higher than a predetermined low-voltage threshold, and the low-voltage detection output terminal is connected to the first control terminal. may be
上記立ち上がり遅延回路について、前記第1制御端子とグランドとの間に設けられた第3スイッチング素子と、過電圧検出回路と、を備え、前記第3スイッチング素子は、前記第3スイッチング素子のオンとオフとを切り替える第3制御端子を備え、前記過電圧検出回路は、前記電源ラインに接続された第1過電圧検出用分圧抵抗と、前記第1過電圧検出用分圧抵抗に直列接続された第2過電圧検出用分圧抵抗と、過電圧検出用出力回路と、を備え、前記過電圧検出用出力回路は、前記第1過電圧検出用分圧抵抗と前記第2過電圧検出用分圧抵抗との接続点に接続された過電圧検出用入力端子と、前記電源ラインの電圧が予め定められた過電圧閾値未満の場合にはLowレベルの信号を出力し、前記電源ラインの電圧が予め定められた過電圧閾値以上の場合にはHighレベルの信号を出力する過電圧検出用出力端子と、を備え、前記過電圧検出用出力端子は、前記第3制御端子に接続されていてもよい。 The rise delay circuit includes a third switching element provided between the first control terminal and ground, and an overvoltage detection circuit, wherein the third switching element turns on and off the third switching element. The overvoltage detection circuit includes a first overvoltage detection voltage dividing resistor connected to the power supply line and a second overvoltage detection voltage dividing resistor connected in series to the first overvoltage detection voltage dividing resistor. A detection voltage dividing resistor and an overvoltage detection output circuit are provided, and the overvoltage detection output circuit is connected to a connection point between the first overvoltage detection voltage dividing resistor and the second overvoltage detection voltage dividing resistor. When the voltage of the overvoltage detection input terminal and the power supply line is less than a predetermined overvoltage threshold, a Low level signal is output, and when the voltage of the power supply line is equal to or higher than the predetermined overvoltage threshold, and an overvoltage detection output terminal for outputting a High level signal, and the overvoltage detection output terminal may be connected to the third control terminal.
本発明によれば、突入電流が流れることを抑制できる。 ADVANTAGE OF THE INVENTION According to this invention, it can suppress that an inrush current flows.
以下、立ち上がり遅延回路の一実施形態について説明する。
図1に示すように、立ち上がり遅延回路10は、入力部11と、出力部12と、電源ライン13と、第1抵抗素子21と、第2抵抗素子22と、コンデンサ24と、第1スイッチング素子25と、第1ベース抵抗26と、第2スイッチング素子27と、ゲート抵抗28と、を備える。
An embodiment of the rise delay circuit will be described below.
As shown in FIG. 1, the
入力部11は、外部電源P1が接続されるコネクタである。外部電源P1は、立ち上がり遅延回路10の外部に設けられた直流電源である。外部電源P1は、直流電圧を出力する。外部電源P1としては、例えば、バッテリ、AC/DC変換器、及びDC/DC変換器を挙げることができる。入力部11は、外部電源P1からの直流電圧を立ち上がり遅延回路10に入力する。
The input unit 11 is a connector to which the external power supply P1 is connected. The external power supply P<b>1 is a DC power supply provided outside the
出力部12は、外部電源P1から入力された直流電圧を出力する。立ち上がり遅延回路10は、入力部11を介して外部電源P1から入力された直流電圧を出力部12から出力する回路といえる。適宜、出力部12から出力される直流電圧を出力電圧と称する。出力部12には、外部コンデンサC1が接続されている。外部コンデンサC1は、立ち上がり遅延回路10から出力された電圧が印加されるコンデンサである。
The
電源ライン13は、入力部11と出力部12とを接続している。電源ライン13は、外部電源P1から入力された直流電圧が印加されるラインである。適宜、外部電源P1から電源ライン13に印加される電圧を電源電圧と称する。
The
第1抵抗素子21は、電源ライン13に接続されている。第2抵抗素子22は、第1抵抗素子21に直列接続されている。
コンデンサ24は、第1抵抗素子21と第2抵抗素子22との接続点23、及び電源ライン13に接続されている。コンデンサ24は、単数のコンデンサであってもよいし、複数のコンデンサを接続したユニットであってもよい。
The
The
第1スイッチング素子25は、第2抵抗素子22とグランドとの間に設けられている。本実施形態において、第1スイッチング素子25としてNPN型のトランジスタを用いている。第1スイッチング素子25は、コレクタCL1と、エミッタEM1と、ベースBA1と、を備える。コレクタCL1は、第2抵抗素子22に接続されている。エミッタEM1は、グランドに接続されている。第1スイッチング素子25は、ベースBA1に印加される電圧によってオンとオフとが切り替わる。ベースBA1-エミッタEM1間に閾値以上の電圧を印加することで、第1スイッチング素子25はオンになる。ベースBA1は、第1スイッチング素子25のオンとオフとを切り替える第1制御端子である。ベースBA1は、電源ライン13に接続されている。
The
第1ベース抵抗26は、電源ライン13とベースBA1との間に設けられている。ベースBA1は、第1ベース抵抗26を介して電源ライン13に接続されている。
第2スイッチング素子27は、電源ライン13に設けられている。本実施形態において、第2スイッチング素子27としてPチャネル型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いている。第2スイッチング素子27は、ソースS1と、ドレインD1と、ゲートG1と、を備える。ソースS1は、入力部11に接続されている。ドレインD1は、出力部12に接続されている。第2スイッチング素子27は、ゲートG1に印加される電圧によってオンとオフとが切り替わる。ゲートG1-ソースS1間に閾値以上の電圧を印加することで、第2スイッチング素子27はオンになる。ゲートG1は、第2スイッチング素子27のオンとオフとを切り替える第2制御端子である。ゲートG1は、接続点23に接続されている。
The
The
ゲート抵抗28は、接続点23とゲートG1との間に設けられている。ゲートG1は、ゲート抵抗28を介して接続点23に接続されている。
立ち上がり遅延回路10は、低電圧検出回路30と、第3スイッチング素子39と、第2ベース抵抗49と、過電圧検出回路40と、を備える。
A
The
低電圧検出回路30は、第1低電圧検出用分圧抵抗31と、第2低電圧検出用分圧抵抗32と、低電圧検出用出力回路34と、低電圧検出用プルアップ抵抗38と、を備える。
第1低電圧検出用分圧抵抗31は、電源ライン13に接続されている。第2低電圧検出用分圧抵抗32は、第1低電圧検出用分圧抵抗31に直列接続されている。電源電圧は、第1低電圧検出用分圧抵抗31と第2低電圧検出用分圧抵抗32との抵抗比に従って分圧される。
The low
The first low voltage detection
低電圧検出用出力回路34は、入力電圧に応じてLowレベルの信号を出力するか、Highレベルの信号を出力するかが切り替わるIC(Integrated Circuit)である。本実施形態では、低電圧検出用出力回路34としてオープンドレイン出力のICを用いている。低電圧検出用出力回路34は、低電圧検出用入力端子35と、グランド端子36と、低電圧検出用出力端子37と、を備える。低電圧検出用入力端子35は、第1低電圧検出用分圧抵抗31と第2低電圧検出用分圧抵抗32との接続点33に接続されている。グランド端子36は、グランドに接続されている。低電圧検出用出力端子37は、ベースBA1に接続されている。本実施形態において、低電圧検出用出力端子37は、第1ベース抵抗26に接続されることで、第1ベース抵抗26を介してベースBA1に接続されている。低電圧検出用出力端子37から出力されたHighレベルの信号がベースBA1に入力されていると、第1スイッチング素子25はオンになる。低電圧検出用出力端子37から出力されたLowレベルの信号がベースBA1に入力されていると、第1スイッチング素子25はオフになる。
The low-voltage
低電圧検出用出力回路34は、入力電圧が設定電圧以上の場合にはHighレベルの信号を低電圧検出用出力端子37から出力する。低電圧検出用出力回路34は、入力電圧が設定電圧未満の場合にはLowレベルの信号を低電圧検出用出力端子37から出力する。低電圧検出用入力端子35には、第1低電圧検出用分圧抵抗31と第2低電圧検出用分圧抵抗32とで電源電圧を分圧した電圧が入力電圧として入力される。このため、低電圧検出用出力回路34への入力電圧は、電源電圧によって変動する。低電圧検出用出力回路34がHighレベルの信号を出力するかLowレベルの信号を出力するかは、電源電圧によって切り替わるといえる。低電圧検出用出力回路34への入力電圧が設定電圧となるときの電源電圧の値を低電圧閾値とする。低電圧検出用出力回路34は、電源電圧が予め定められた低電圧閾値以上の場合にはHighレベルの信号を低電圧検出用出力端子37から出力する。低電圧検出用出力回路34は、電源電圧が予め定められた低電圧閾値未満の場合にはLowレベルの信号を低電圧検出用出力端子37から出力する。低電圧閾値は、第1低電圧検出用分圧抵抗31と第2低電圧検出用分圧抵抗32との抵抗比を調整することで、任意の値を設定可能である。低電圧閾値としては、例えば、立ち上がり遅延回路10に接続される電気機器の動作を保証できる電圧の最低値を挙げることができる。
The low voltage
低電圧検出用プルアップ抵抗38は、電源ライン13と低電圧検出用出力端子37との間に設けられている。低電圧検出用プルアップ抵抗38は、低電圧検出用出力回路34への入力電圧が設定電圧以上の場合に低電圧検出用出力端子37からHighレベルの信号を出力するためのプルアップ抵抗である。本実施形態において、ベースBA1は、第1ベース抵抗26及び低電圧検出用プルアップ抵抗38を介して電源ライン13に接続されている。
The low voltage detection pull-up
第3スイッチング素子39は、ベースBA1とグランドとの間に設けられている。本実施形態において、第3スイッチング素子39としてNPN型のトランジスタを用いている。第3スイッチング素子39は、コレクタCL2と、エミッタEM2と、ベースBA2と、を備える。コレクタCL2は、電源ライン13と第1ベース抵抗26との接続点に接続されている。これにより、コレクタCL2は、第1ベース抵抗26を介してベースBA1に接続されている。エミッタEM2は、グランドに接続されている。第3スイッチング素子39は、ベースBA2に印加される電圧によってオンとオフとが切り替わる。ベースBA2-エミッタEM2間に閾値以上の電圧を印加することで、第3スイッチング素子39はオンになる。ベースBA2は、第3スイッチング素子39のオンとオフとを切り替える第3制御端子である。ベースBA2は、電源ライン13に接続されている。
The
第2ベース抵抗49は、電源ライン13とベースBA2との間に設けられている。ベースBA2は、第2ベース抵抗49を介して電源ライン13に接続されている。
過電圧検出回路40は、第1過電圧検出用分圧抵抗41と、第2過電圧検出用分圧抵抗42と、過電圧検出用出力回路44と、過電圧検出用プルアップ抵抗48と、を備える。
A
The
第1過電圧検出用分圧抵抗41は、電源ライン13に接続されている。第2過電圧検出用分圧抵抗42は、第1過電圧検出用分圧抵抗41に直列接続されている。電源電圧は、第1過電圧検出用分圧抵抗41と第2過電圧検出用分圧抵抗42との抵抗比に従って分圧される。
The first overvoltage detection
過電圧検出用出力回路44は、入力電圧に応じてLowレベルの信号を出力するか、Highレベルの信号を出力するかが切り替わるICである。本実施形態では、過電圧検出用出力回路44としてオープンドレイン出力のICを用いている。本実施形態において、過電圧検出用出力回路44は、低電圧検出用出力回路34と同一の部材である。過電圧検出用出力回路44は、過電圧検出用入力端子45と、グランド端子46と、過電圧検出用出力端子47と、を備える。過電圧検出用入力端子45は、第1過電圧検出用分圧抵抗41と第2過電圧検出用分圧抵抗42との接続点43に接続されている。グランド端子46は、グランドに接続されている。過電圧検出用出力端子47は、ベースBA2に接続されている。本実施形態において、過電圧検出用出力端子47は、第2ベース抵抗49に接続されることで、第2ベース抵抗49を介してベースBA2に接続されている。過電圧検出用出力端子47から出力されたHighレベルの信号がベースBA2に入力されていると、第3スイッチング素子39はオンになる。過電圧検出用出力端子47から出力されたLowレベルの信号がベースBA2に入力されていると、第3スイッチング素子39はオフになる。
The overvoltage
過電圧検出用出力回路44は、入力電圧が設定電圧以上の場合にはHighレベルの信号を過電圧検出用出力端子47から出力する。過電圧検出用出力回路44は、入力電圧が設定電圧未満の場合にはLowレベルの信号を過電圧検出用出力端子47から出力する。過電圧検出用出力回路44の設定電圧は、低電圧検出用出力回路34の設定電圧と同一の値である。過電圧検出用入力端子45には、第1過電圧検出用分圧抵抗41と第2過電圧検出用分圧抵抗42とで電源電圧を分圧した電圧が入力電圧として入力される。このため、過電圧検出用出力回路44への入力電圧は、電源電圧によって変動する。過電圧検出用出力回路44がHighレベルの信号を出力するかLowレベルの信号を出力するかは、電源電圧によって切り替わるといえる。過電圧検出用出力回路44への入力電圧が設定電圧となるときの電源電圧の値を過電圧閾値とする。過電圧検出用出力回路44は、電源電圧が予め定められた過電圧閾値以上の場合にはHighレベルの信号を過電圧検出用出力端子47から出力する。過電圧検出用出力回路44は、電源電圧が予め定められた過電圧閾値未満の場合にはLowレベルの信号を過電圧検出用出力端子47から出力する。過電圧閾値は、第1過電圧検出用分圧抵抗41と第2過電圧検出用分圧抵抗42との抵抗比を調整することで、任意に設定可能である。過電圧閾値は、低電圧閾値よりも高い値である。過電圧検出用出力回路44への入力電圧が、低電圧検出用出力回路34への入力電圧よりも低くなるように第1過電圧検出用分圧抵抗41と第2過電圧検出用分圧抵抗42との抵抗比を調整している。これにより、電源電圧が低電圧閾値であっても、過電圧検出用出力回路44への入力電圧は設定電圧未満となる。過電圧閾値としては、例えば、電源電圧が過剰に高いと判定できる値を用いることができる。
The overvoltage
過電圧検出用プルアップ抵抗48は、電源ライン13と過電圧検出用出力端子47との間に設けられている。過電圧検出用プルアップ抵抗48は、過電圧検出用出力回路44への入力電圧が設定電圧以上の場合に過電圧検出用出力端子47からHighレベルの信号を出力するためのプルアップ抵抗である。本実施形態において、ベースBA2は、第2ベース抵抗49及び過電圧検出用プルアップ抵抗48を介して電源ライン13に接続されている。
The overvoltage detection pull-up
本実施形態の作用について説明する。まず、電源電圧が正常電圧の場合の立ち上がり遅延回路10の作用について説明する。正常電圧とは、低電圧閾値以上、過電圧閾値未満の範囲の電圧である。
The operation of this embodiment will be described. First, the operation of the
外部電源P1から電力の供給が開始されると、入力部11に外部電源P1から電源電圧が入力される。電源電圧は、正常電圧なので低電圧検出用出力回路34はHighレベルの信号を出力する。過電圧検出用出力回路44はLowレベルの信号を出力する。第3スイッチング素子39はオフである。第3スイッチング素子39がオフなので、ベースBA1に電圧が加わり、第1スイッチング素子25はオンになる。
When power supply from the external power supply P1 is started, the power supply voltage is input to the input unit 11 from the external power supply P1. Since the power supply voltage is a normal voltage, the low voltage
第1スイッチング素子25がオンになることで、接続点23の電位は低下していき、接続点23と電源ライン13との電位差は大きくなっていく。第2スイッチング素子27のゲートG1に印加される電圧は高くなっていく。コンデンサ24を設けることで、外部電源P1から電力の供給が開始されると、コンデンサ24を充電するための電流がコンデンサ24に流れる。これにより、コンデンサ24を設けない場合に比べて、接続点23と電源ライン13との電位差は徐々に大きくなる。ゲートG1に加わる電圧を徐々に高くすることができる。これにより、出力電圧の立ち上がり時間を遅延させることができる。詳細にいえば、ゲートG1に加わる電圧を徐々に高くすることで、ドレインD1-ソースS1間抵抗が徐々に低くなり、これにより出力電圧の立ち上がり時間を遅延させることができる。
As the
次に、電源電圧が低電圧閾値未満の場合の立ち上がり遅延回路10の作用について説明する。
低電圧検出用出力回路34はLowレベルの信号を出力する。これにより、第1スイッチング素子25はオフになる。過電圧検出用出力回路44はLowレベルの信号を出力する。これにより、第3スイッチング素子39はオフになる。接続点23と電源ライン13とが同電位になることで、ゲートG1に電圧が印加されなくなる。これにより、第2スイッチング素子27はオフになる。電源電圧が低電圧閾値未満の場合、出力電圧が出力されることを抑制できる。
Next, the operation of the
The low voltage
次に、電源電圧が過電圧閾値以上の場合の立ち上がり遅延回路10の作用について説明する。
低電圧検出用出力回路34はHighレベルの信号を出力する。過電圧検出用出力回路44はHighレベルの信号を出力する。第3スイッチング素子39はオンになる。第3スイッチング素子39がオンになることでベースBA1には電圧が印加されず、第1スイッチング素子25はオフになる。接続点23と電源ライン13とが同電位になることで、ゲートG1に電圧が印加されなくなる。これにより、第2スイッチング素子27はオフになる。電源電圧が過電圧閾値以上の場合、出力電圧が出力されることを抑制できる。
Next, the operation of the
The low voltage
本実施形態の効果について説明する。
(1)コンデンサ24を設けることで、出力電圧の立ち上がり時間を遅延させることができる。出力電圧の立ち上がり時間中に外部コンデンサC1を充電しきれない場合、出力電圧が立ち上がった後に突入電流が流れるおそれがある。出力電圧の立ち上がり時間を遅延させることで、立ち上がり時間を長くすることができる。これにより、外部コンデンサC1を充電する時間を長く確保することができる。出力電圧の立ち上がり時間中に外部コンデンサC1の充電を終えやすくなり、立ち上がり遅延回路10に突入電流が流れることを抑制できる。
Effects of the present embodiment will be described.
(1) By providing the
(2)コンデンサ24により、出力電圧の立ち上がり時間を遅延させている。コンデンサ24の容量を変更することで、出力電圧の立ち上がり時間を調整することができる。コンデンサ24の容量によって出力電圧の立ち上がり時間を調整できるので、出力部12に接続される部品に合わせて立ち上がり時間を調整できる。例えば、コンデンサ24の容量を大きくし、立ち上がり時間を遅延させることで、外部コンデンサC1の容量を大きくしてもよい。
(2) The
(3)コンデンサ24を設けることで、外部電源P1から電力の供給が開始されると、コンデンサ24を充電するための電流がコンデンサ24に流れる。このため、外部電源P1からの電力の供給の開始から、出力電圧の立ち上がり開始までに遅延が生じる。詳細にいえば、コンデンサ24の充電に伴い、コンデンサ24の両端電圧は上昇していく。コンデンサ24の両端電圧とゲートG1に印加される電圧は同一とみなすことができる。コンデンサ24の両端電圧が、第2スイッチング素子27がオンとなる電圧に達するまでは出力電圧の立ち上がりが開始されず、出力電圧の立ち上がり開始までに遅延が生じる。出力電圧の立ち上がり開始までに外部電源P1でチャタリングが生じても、出力電圧が、外部電源P1で生じたチャタリングの影響を受けにくい。
(3) By providing the
(4)立ち上がり遅延回路10は、低電圧検出回路30を備える。低電圧検出回路30により、電源電圧が低電圧閾値未満の場合、立ち上がり遅延回路10からの電圧の出力を抑制できる。また、第1低電圧検出用分圧抵抗31と第2低電圧検出用分圧抵抗32との抵抗比を調整することで、低電圧閾値を調整することができる。
(4) The
(5)立ち上がり遅延回路10は、過電圧検出回路40を備える。過電圧検出回路40により、電源電圧が過電圧閾値以上の場合、立ち上がり遅延回路10からの電圧の出力を抑制できる。また、第1過電圧検出用分圧抵抗41と第2過電圧検出用分圧抵抗42との抵抗比を調整することで、過電圧閾値を調整することができる。
(5) The
実施形態は、以下のように変更して実施することができる。本実施形態及び以下の変形例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
○立ち上がり遅延回路10は、過電圧検出回路40及び第3スイッチング素子39を備えていなくてもよい。
Embodiments can be modified and implemented as follows. This embodiment and the following modified examples can be implemented in combination with each other within a technically consistent range.
O The
○立ち上がり遅延回路10は、低電圧検出回路30を備えていなくてもよい。
○立ち上がり遅延回路10は、過電圧検出回路40、第3スイッチング素子39及び低電圧検出回路30を備えていなくてもよい。
○ The
O The rising
○低電圧検出回路30として、コンパレータ及び定電圧源を用いてもよい。定電圧源は、コンパレータに一定の電圧を入力する。コンパレータには、電源電圧と定電圧源からの電圧とが入力される。コンパレータは、電源電圧と定電圧源からの電圧とを比較し、電源電圧が定電圧源からの電圧以上の場合にはHighレベルの信号を出力する。コンパレータは、電源電圧と定電圧源からの電圧とを比較し、電源電圧が定電圧源からの電圧未満の場合にはLowレベルの信号を出力する。定電圧源の出力する電圧を低電圧閾値とすることで、実施形態と同様の効果を得ることができる。
○ As the low
また、過電圧検出回路40として、コンパレータ及び定電圧源を用いてもよい。この場合、定電圧源の出力する電圧を過電圧閾値とすることで、実施形態と同様の効果を得ることができる。
Also, a comparator and a constant voltage source may be used as the
○低電圧検出用出力回路34としてプッシュプル出力のICを用いてもよい。この場合、低電圧検出回路30は、低電圧検出用プルアップ抵抗38を備えていなくてもよい。
○過電圧検出用出力回路44としてプッシュプル出力のICを用いてもよい。この場合、過電圧検出回路40は、過電圧検出用プルアップ抵抗48を備えていなくてもよい。
A push-pull output IC may be used as the low voltage
A push-pull output IC may be used as the overvoltage
○低電圧検出用出力回路34と過電圧検出用出力回路44とは異なる部材であってもよい。例えば、低電圧検出用出力回路34と過電圧検出用出力回路44とで、設定電圧が異なるICを用いてもよい。
The low voltage
○低電圧検出用出力回路34として、設定電圧が低電圧閾値であるICを用いてもよい。この場合、低電圧検出回路30は、第1低電圧検出用分圧抵抗31及び第2低電圧検出用分圧抵抗32を備えていなくてもよい。
○ As the low voltage
○過電圧検出用出力回路44として、設定電圧が過電圧閾値であるICを用いてもよい。この場合、過電圧検出回路40は、第1過電圧検出用分圧抵抗41及び第2過電圧検出用分圧抵抗42を備えていなくてもよい。
O As the overvoltage
○第1スイッチング素子25、及び第3スイッチング素子39としては、任意のスイッチング素子を用いることができる。例えば、MOSFETを用いてもよいし、IGBT(Insulated Gate Bipolar Transistor)を用いてもよい。
(circle) as the
○第2スイッチング素子27としては、任意のスイッチング素子を用いることができる。例えば、IGBTを用いてもよいし、NPN型のトランジスタを用いてもよい。
○立ち上がり遅延回路10は、第1ベース抵抗26、ゲート抵抗28、及び第2ベース抵抗49の少なくとも1つを備えていなくてもよい。
(circle) as the
O The
BA1…第1制御端子としてのベース、BA2…第3制御端子としてのベース、G1…第2制御端子としてのゲート、P1…外部電源、10…立ち上がり遅延回路、11…入力部、12…出力部、13…電源ライン、21…第1抵抗素子、22…第2抵抗素子、23…接続点、24…コンデンサ、25…第1スイッチング素子、27…第2スイッチング素子、30…低電圧検出回路、31…第1低電圧検出用分圧抵抗、32…第2低電圧検出用分圧抵抗、34…低電圧検出用出力回路、35…低電圧検出用入力端子、37…低電圧検出用出力端子、39…第3スイッチング素子、40…過電圧検出回路、41…第1過電圧検出用分圧抵抗、42…第2過電圧検出用分圧抵抗、44…過電圧検出用出力回路、45…過電圧検出用入力端子、47…過電圧検出用出力端子。
BA1...base as first control terminal, BA2...base as third control terminal, G1...gate as second control terminal, P1...external power supply, 10...rising delay circuit, 11...input part, 12...
Claims (3)
出力部と、
前記入力部と前記出力部とを接続する電源ラインと、
前記電源ラインに接続された第1抵抗素子と、
前記第1抵抗素子に直列接続された第2抵抗素子と、
前記第1抵抗素子と前記第2抵抗素子との接続点、及び前記電源ラインに接続されたコンデンサと、
前記第2抵抗素子とグランドとの間に設けられた第1スイッチング素子と、
前記電源ラインに設けられた第2スイッチング素子と、を備え、
前記第1スイッチング素子は、前記第1スイッチング素子のオンとオフとを切り替える第1制御端子を備え、
前記第2スイッチング素子は、前記第2スイッチング素子のオンとオフとを切り替える第2制御端子を備え、
前記第1制御端子は、前記電源ラインに接続されており、
前記第2制御端子は、前記接続点に接続されている立ち上がり遅延回路。 an input section to which an external power supply is connected;
an output unit;
a power line connecting the input section and the output section;
a first resistance element connected to the power supply line;
a second resistance element connected in series with the first resistance element;
a connection point between the first resistance element and the second resistance element and a capacitor connected to the power supply line;
a first switching element provided between the second resistance element and the ground;
and a second switching element provided on the power supply line,
The first switching element has a first control terminal for switching on and off of the first switching element,
The second switching element has a second control terminal for switching on and off of the second switching element,
The first control terminal is connected to the power supply line,
A rise delay circuit in which the second control terminal is connected to the connection point.
前記低電圧検出回路は、
前記電源ラインに接続された第1低電圧検出用分圧抵抗と、
前記第1低電圧検出用分圧抵抗に直列接続された第2低電圧検出用分圧抵抗と、
低電圧検出用出力回路と、を備え、
前記低電圧検出用出力回路は、
前記第1低電圧検出用分圧抵抗と前記第2低電圧検出用分圧抵抗との接続点に接続された低電圧検出用入力端子と、
前記電源ラインの電圧が予め定められた低電圧閾値未満の場合にはLowレベルの信号を出力し、前記電源ラインの電圧が予め定められた低電圧閾値以上の場合にはHighレベルの信号を出力する低電圧検出用出力端子と、を備え、
前記低電圧検出用出力端子は、前記第1制御端子に接続されている請求項1に記載の立ち上がり遅延回路。 Equipped with a low voltage detection circuit,
The low voltage detection circuit is
a first low voltage detection voltage dividing resistor connected to the power supply line;
a second low voltage detection voltage dividing resistor connected in series with the first low voltage detection voltage dividing resistor;
and a low voltage detection output circuit,
The low voltage detection output circuit includes:
a low voltage detection input terminal connected to a connection point between the first low voltage detection voltage dividing resistor and the second low voltage detection voltage dividing resistor;
A low level signal is output when the voltage of the power supply line is less than a predetermined low voltage threshold, and a high level signal is output when the voltage of the power supply line is equal to or higher than the predetermined low voltage threshold. and a low voltage detection output terminal for
2. The rise delay circuit according to claim 1, wherein said low voltage detection output terminal is connected to said first control terminal.
過電圧検出回路と、を備え、
前記第3スイッチング素子は、前記第3スイッチング素子のオンとオフとを切り替える第3制御端子を備え、
前記過電圧検出回路は、
前記電源ラインに接続された第1過電圧検出用分圧抵抗と、
前記第1過電圧検出用分圧抵抗に直列接続された第2過電圧検出用分圧抵抗と、
過電圧検出用出力回路と、を備え、
前記過電圧検出用出力回路は、
前記第1過電圧検出用分圧抵抗と前記第2過電圧検出用分圧抵抗との接続点に接続された過電圧検出用入力端子と、
前記電源ラインの電圧が予め定められた過電圧閾値未満の場合にはLowレベルの信号を出力し、前記電源ラインの電圧が予め定められた過電圧閾値以上の場合にはHighレベルの信号を出力する過電圧検出用出力端子と、を備え、
前記過電圧検出用出力端子は、前記第3制御端子に接続されている請求項1又は請求項2に記載の立ち上がり遅延回路。 a third switching element provided between the first control terminal and ground;
and an overvoltage detection circuit,
The third switching element has a third control terminal for switching on and off of the third switching element,
The overvoltage detection circuit is
a first overvoltage detection voltage dividing resistor connected to the power supply line;
a second overvoltage detection voltage dividing resistor connected in series with the first overvoltage detection voltage dividing resistor;
and an overvoltage detection output circuit,
The overvoltage detection output circuit includes:
an overvoltage detection input terminal connected to a connection point between the first overvoltage detection voltage dividing resistor and the second overvoltage detection voltage dividing resistor;
An overvoltage that outputs a low level signal when the voltage of the power supply line is less than a predetermined overvoltage threshold, and outputs a high level signal when the voltage of the power supply line is equal to or higher than the predetermined overvoltage threshold. and an output terminal for detection,
3. The rise delay circuit according to claim 1, wherein said overvoltage detection output terminal is connected to said third control terminal.
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Application Number | Priority Date | Filing Date | Title |
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JP2021090518A JP2022182787A (en) | 2021-05-28 | 2021-05-28 | Rise time delay circuit |
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