JP2022182787A - Rise time delay circuit - Google Patents
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Abstract
Description
本開示は、立ち上がり遅延回路に関する。 The present disclosure relates to rise delay circuits.
外部電源から電力が供給される回路としては、例えば、特許文献１に開示されている。 A circuit to which electric power is supplied from an external power source is disclosed in, for example, Japanese Patent Application Laid-Open No. 2002-200012.
外部電源から電力の供給が開始されると、回路に突入電流が流れる場合がある。例えば、回路にコンデンサが接続されている場合、このコンデンサを充電するために、回路に突入電流が流れる場合がある。 When power supply from an external power supply starts, an inrush current may flow through the circuit. For example, if a capacitor is connected to the circuit, an inrush current may flow through the circuit to charge the capacitor.
上記課題を解決する立ち上がり遅延回路は、外部電源が接続される入力部と、出力部と、前記入力部と前記出力部とを接続する電源ラインと、前記電源ラインに接続された第１抵抗素子と、前記第１抵抗素子に直列接続された第２抵抗素子と、前記第１抵抗素子と前記第２抵抗素子との接続点、及び前記電源ラインに接続されたコンデンサと、前記第２抵抗素子とグランドとの間に設けられた第１スイッチング素子と、前記電源ラインに設けられた第２スイッチング素子と、を備え、前記第１スイッチング素子は、前記第１スイッチング素子のオンとオフとを切り替える第１制御端子を備え、前記第２スイッチング素子は、前記第２スイッチング素子のオンとオフとを切り替える第２制御端子を備え、前記第１制御端子は、前記電源ラインに接続されており、前記第２制御端子は、前記接続点に接続されている。 A rise delay circuit which solves the above problems includes an input section to which an external power supply is connected, an output section, a power supply line connecting the input section and the output section, and a first resistance element connected to the power supply line. a second resistance element connected in series with the first resistance element, a connection point between the first resistance element and the second resistance element, a capacitor connected to the power supply line, and the second resistance element and a ground, and a second switching element provided on the power supply line, wherein the first switching element switches on and off of the first switching element a first control terminal, wherein the second switching element has a second control terminal for switching between on and off of the second switching element; the first control terminal is connected to the power supply line; A second control terminal is connected to the connection point.
入力部に外部電源から直流電圧が入力されると、第１スイッチング素子がオンになる。これにより、第１抵抗素子と第２抵抗素子との接続点と、電源ラインとの電位差が大きくなる。コンデンサを設けていることで、第１抵抗素子と第２抵抗素子との接続点と、電源ラインとの電位差は徐々に大きくなる。第２制御端子に加わる電圧を徐々に高くすることができる。従って、コンデンサを設けていない場合に比べて、出力部から出力される直流電圧の立ち上がり時間を遅延させることができる。これにより、立ち上がり遅延回路に突入電流が流れることを抑制できる。 When a DC voltage is input to the input section from an external power supply, the first switching element is turned on. This increases the potential difference between the connection point between the first resistance element and the second resistance element and the power supply line. By providing the capacitor, the potential difference between the connection point between the first resistance element and the second resistance element and the power supply line gradually increases. The voltage applied to the second control terminal can be gradually increased. Therefore, the rising time of the DC voltage output from the output section can be delayed as compared with the case where no capacitor is provided. As a result, it is possible to suppress the inrush current from flowing through the rise delay circuit.
上記立ち上がり遅延回路について、低電圧検出回路を備え、前記低電圧検出回路は、前記電源ラインに接続された第１低電圧検出用分圧抵抗と、前記第１低電圧検出用分圧抵抗に直列接続された第２低電圧検出用分圧抵抗と、低電圧検出用出力回路と、を備え、前記低電圧検出用出力回路は、前記第１低電圧検出用分圧抵抗と前記第２低電圧検出用分圧抵抗との接続点に接続された低電圧検出用入力端子と、前記電源ラインの電圧が予め定められた低電圧閾値未満の場合にはＬｏｗレベルの信号を出力し、前記電源ラインの電圧が予め定められた低電圧閾値以上の場合にはＨｉｇｈレベルの信号を出力する低電圧検出用出力端子と、を備え、前記低電圧検出用出力端子は、前記第１制御端子に接続されていてもよい。 The rise delay circuit includes a low voltage detection circuit, and the low voltage detection circuit is connected in series with a first low voltage detection voltage dividing resistor connected to the power supply line and the first low voltage detection voltage dividing resistor. a second low-voltage detection voltage dividing resistor and a low-voltage detection output circuit connected to each other; the low-voltage detection output circuit connecting the first low-voltage detection voltage-dividing resistor and the second low voltage When the voltage of the low voltage detection input terminal connected to the connection point with the voltage dividing resistor for detection and the power supply line is less than a predetermined low voltage threshold, a Low level signal is output to the power supply line. a low-voltage detection output terminal that outputs a high-level signal when the voltage of is equal to or higher than a predetermined low-voltage threshold, and the low-voltage detection output terminal is connected to the first control terminal. may be
上記立ち上がり遅延回路について、前記第１制御端子とグランドとの間に設けられた第３スイッチング素子と、過電圧検出回路と、を備え、前記第３スイッチング素子は、前記第３スイッチング素子のオンとオフとを切り替える第３制御端子を備え、前記過電圧検出回路は、前記電源ラインに接続された第１過電圧検出用分圧抵抗と、前記第１過電圧検出用分圧抵抗に直列接続された第２過電圧検出用分圧抵抗と、過電圧検出用出力回路と、を備え、前記過電圧検出用出力回路は、前記第１過電圧検出用分圧抵抗と前記第２過電圧検出用分圧抵抗との接続点に接続された過電圧検出用入力端子と、前記電源ラインの電圧が予め定められた過電圧閾値未満の場合にはＬｏｗレベルの信号を出力し、前記電源ラインの電圧が予め定められた過電圧閾値以上の場合にはＨｉｇｈレベルの信号を出力する過電圧検出用出力端子と、を備え、前記過電圧検出用出力端子は、前記第３制御端子に接続されていてもよい。 The rise delay circuit includes a third switching element provided between the first control terminal and ground, and an overvoltage detection circuit, wherein the third switching element turns on and off the third switching element. The overvoltage detection circuit includes a first overvoltage detection voltage dividing resistor connected to the power supply line and a second overvoltage detection voltage dividing resistor connected in series to the first overvoltage detection voltage dividing resistor. A detection voltage dividing resistor and an overvoltage detection output circuit are provided, and the overvoltage detection output circuit is connected to a connection point between the first overvoltage detection voltage dividing resistor and the second overvoltage detection voltage dividing resistor. When the voltage of the overvoltage detection input terminal and the power supply line is less than a predetermined overvoltage threshold, a Low level signal is output, and when the voltage of the power supply line is equal to or higher than the predetermined overvoltage threshold, and an overvoltage detection output terminal for outputting a High level signal, and the overvoltage detection output terminal may be connected to the third control terminal.
本発明によれば、突入電流が流れることを抑制できる。 ADVANTAGE OF THE INVENTION According to this invention, it can suppress that an inrush current flows.
以下、立ち上がり遅延回路の一実施形態について説明する。
図１に示すように、立ち上がり遅延回路１０は、入力部１１と、出力部１２と、電源ライン１３と、第１抵抗素子２１と、第２抵抗素子２２と、コンデンサ２４と、第１スイッチング素子２５と、第１ベース抵抗２６と、第２スイッチング素子２７と、ゲート抵抗２８と、を備える。
An embodiment of the rise delay circuit will be described below.
As shown in FIG. 1, the
入力部１１は、外部電源Ｐ１が接続されるコネクタである。外部電源Ｐ１は、立ち上がり遅延回路１０の外部に設けられた直流電源である。外部電源Ｐ１は、直流電圧を出力する。外部電源Ｐ１としては、例えば、バッテリ、ＡＣ／ＤＣ変換器、及びＤＣ／ＤＣ変換器を挙げることができる。入力部１１は、外部電源Ｐ１からの直流電圧を立ち上がり遅延回路１０に入力する。
The input unit 11 is a connector to which the external power supply P1 is connected. The external power supply P<b>1 is a DC power supply provided outside the
出力部１２は、外部電源Ｐ１から入力された直流電圧を出力する。立ち上がり遅延回路１０は、入力部１１を介して外部電源Ｐ１から入力された直流電圧を出力部１２から出力する回路といえる。適宜、出力部１２から出力される直流電圧を出力電圧と称する。出力部１２には、外部コンデンサＣ１が接続されている。外部コンデンサＣ１は、立ち上がり遅延回路１０から出力された電圧が印加されるコンデンサである。
The
電源ライン１３は、入力部１１と出力部１２とを接続している。電源ライン１３は、外部電源Ｐ１から入力された直流電圧が印加されるラインである。適宜、外部電源Ｐ１から電源ライン１３に印加される電圧を電源電圧と称する。
The
第１抵抗素子２１は、電源ライン１３に接続されている。第２抵抗素子２２は、第１抵抗素子２１に直列接続されている。
コンデンサ２４は、第１抵抗素子２１と第２抵抗素子２２との接続点２３、及び電源ライン１３に接続されている。コンデンサ２４は、単数のコンデンサであってもよいし、複数のコンデンサを接続したユニットであってもよい。
The
The
第１スイッチング素子２５は、第２抵抗素子２２とグランドとの間に設けられている。本実施形態において、第１スイッチング素子２５としてＮＰＮ型のトランジスタを用いている。第１スイッチング素子２５は、コレクタＣＬ１と、エミッタＥＭ１と、ベースＢＡ１と、を備える。コレクタＣＬ１は、第２抵抗素子２２に接続されている。エミッタＥＭ１は、グランドに接続されている。第１スイッチング素子２５は、ベースＢＡ１に印加される電圧によってオンとオフとが切り替わる。ベースＢＡ１－エミッタＥＭ１間に閾値以上の電圧を印加することで、第１スイッチング素子２５はオンになる。ベースＢＡ１は、第１スイッチング素子２５のオンとオフとを切り替える第１制御端子である。ベースＢＡ１は、電源ライン１３に接続されている。
The
第１ベース抵抗２６は、電源ライン１３とベースＢＡ１との間に設けられている。ベースＢＡ１は、第１ベース抵抗２６を介して電源ライン１３に接続されている。
第２スイッチング素子２７は、電源ライン１３に設けられている。本実施形態において、第２スイッチング素子２７としてＰチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いている。第２スイッチング素子２７は、ソースＳ１と、ドレインＤ１と、ゲートＧ１と、を備える。ソースＳ１は、入力部１１に接続されている。ドレインＤ１は、出力部１２に接続されている。第２スイッチング素子２７は、ゲートＧ１に印加される電圧によってオンとオフとが切り替わる。ゲートＧ１－ソースＳ１間に閾値以上の電圧を印加することで、第２スイッチング素子２７はオンになる。ゲートＧ１は、第２スイッチング素子２７のオンとオフとを切り替える第２制御端子である。ゲートＧ１は、接続点２３に接続されている。
The
The
ゲート抵抗２８は、接続点２３とゲートＧ１との間に設けられている。ゲートＧ１は、ゲート抵抗２８を介して接続点２３に接続されている。
立ち上がり遅延回路１０は、低電圧検出回路３０と、第３スイッチング素子３９と、第２ベース抵抗４９と、過電圧検出回路４０と、を備える。
A
The
低電圧検出回路３０は、第１低電圧検出用分圧抵抗３１と、第２低電圧検出用分圧抵抗３２と、低電圧検出用出力回路３４と、低電圧検出用プルアップ抵抗３８と、を備える。
第１低電圧検出用分圧抵抗３１は、電源ライン１３に接続されている。第２低電圧検出用分圧抵抗３２は、第１低電圧検出用分圧抵抗３１に直列接続されている。電源電圧は、第１低電圧検出用分圧抵抗３１と第２低電圧検出用分圧抵抗３２との抵抗比に従って分圧される。
The low
The first low voltage detection
低電圧検出用出力回路３４は、入力電圧に応じてＬｏｗレベルの信号を出力するか、Ｈｉｇｈレベルの信号を出力するかが切り替わるＩＣ(Integrated Circuit)である。本実施形態では、低電圧検出用出力回路３４としてオープンドレイン出力のＩＣを用いている。低電圧検出用出力回路３４は、低電圧検出用入力端子３５と、グランド端子３６と、低電圧検出用出力端子３７と、を備える。低電圧検出用入力端子３５は、第１低電圧検出用分圧抵抗３１と第２低電圧検出用分圧抵抗３２との接続点３３に接続されている。グランド端子３６は、グランドに接続されている。低電圧検出用出力端子３７は、ベースＢＡ１に接続されている。本実施形態において、低電圧検出用出力端子３７は、第１ベース抵抗２６に接続されることで、第１ベース抵抗２６を介してベースＢＡ１に接続されている。低電圧検出用出力端子３７から出力されたＨｉｇｈレベルの信号がベースＢＡ１に入力されていると、第１スイッチング素子２５はオンになる。低電圧検出用出力端子３７から出力されたＬｏｗレベルの信号がベースＢＡ１に入力されていると、第１スイッチング素子２５はオフになる。
The low-voltage
低電圧検出用出力回路３４は、入力電圧が設定電圧以上の場合にはＨｉｇｈレベルの信号を低電圧検出用出力端子３７から出力する。低電圧検出用出力回路３４は、入力電圧が設定電圧未満の場合にはＬｏｗレベルの信号を低電圧検出用出力端子３７から出力する。低電圧検出用入力端子３５には、第１低電圧検出用分圧抵抗３１と第２低電圧検出用分圧抵抗３２とで電源電圧を分圧した電圧が入力電圧として入力される。このため、低電圧検出用出力回路３４への入力電圧は、電源電圧によって変動する。低電圧検出用出力回路３４がＨｉｇｈレベルの信号を出力するかＬｏｗレベルの信号を出力するかは、電源電圧によって切り替わるといえる。低電圧検出用出力回路３４への入力電圧が設定電圧となるときの電源電圧の値を低電圧閾値とする。低電圧検出用出力回路３４は、電源電圧が予め定められた低電圧閾値以上の場合にはＨｉｇｈレベルの信号を低電圧検出用出力端子３７から出力する。低電圧検出用出力回路３４は、電源電圧が予め定められた低電圧閾値未満の場合にはＬｏｗレベルの信号を低電圧検出用出力端子３７から出力する。低電圧閾値は、第１低電圧検出用分圧抵抗３１と第２低電圧検出用分圧抵抗３２との抵抗比を調整することで、任意の値を設定可能である。低電圧閾値としては、例えば、立ち上がり遅延回路１０に接続される電気機器の動作を保証できる電圧の最低値を挙げることができる。
The low voltage
低電圧検出用プルアップ抵抗３８は、電源ライン１３と低電圧検出用出力端子３７との間に設けられている。低電圧検出用プルアップ抵抗３８は、低電圧検出用出力回路３４への入力電圧が設定電圧以上の場合に低電圧検出用出力端子３７からＨｉｇｈレベルの信号を出力するためのプルアップ抵抗である。本実施形態において、ベースＢＡ１は、第１ベース抵抗２６及び低電圧検出用プルアップ抵抗３８を介して電源ライン１３に接続されている。
The low voltage detection pull-up
第３スイッチング素子３９は、ベースＢＡ１とグランドとの間に設けられている。本実施形態において、第３スイッチング素子３９としてＮＰＮ型のトランジスタを用いている。第３スイッチング素子３９は、コレクタＣＬ２と、エミッタＥＭ２と、ベースＢＡ２と、を備える。コレクタＣＬ２は、電源ライン１３と第１ベース抵抗２６との接続点に接続されている。これにより、コレクタＣＬ２は、第１ベース抵抗２６を介してベースＢＡ１に接続されている。エミッタＥＭ２は、グランドに接続されている。第３スイッチング素子３９は、ベースＢＡ２に印加される電圧によってオンとオフとが切り替わる。ベースＢＡ２－エミッタＥＭ２間に閾値以上の電圧を印加することで、第３スイッチング素子３９はオンになる。ベースＢＡ２は、第３スイッチング素子３９のオンとオフとを切り替える第３制御端子である。ベースＢＡ２は、電源ライン１３に接続されている。
The
第２ベース抵抗４９は、電源ライン１３とベースＢＡ２との間に設けられている。ベースＢＡ２は、第２ベース抵抗４９を介して電源ライン１３に接続されている。
過電圧検出回路４０は、第１過電圧検出用分圧抵抗４１と、第２過電圧検出用分圧抵抗４２と、過電圧検出用出力回路４４と、過電圧検出用プルアップ抵抗４８と、を備える。
A
The
第１過電圧検出用分圧抵抗４１は、電源ライン１３に接続されている。第２過電圧検出用分圧抵抗４２は、第１過電圧検出用分圧抵抗４１に直列接続されている。電源電圧は、第１過電圧検出用分圧抵抗４１と第２過電圧検出用分圧抵抗４２との抵抗比に従って分圧される。
The first overvoltage detection
過電圧検出用出力回路４４は、入力電圧に応じてＬｏｗレベルの信号を出力するか、Ｈｉｇｈレベルの信号を出力するかが切り替わるＩＣである。本実施形態では、過電圧検出用出力回路４４としてオープンドレイン出力のＩＣを用いている。本実施形態において、過電圧検出用出力回路４４は、低電圧検出用出力回路３４と同一の部材である。過電圧検出用出力回路４４は、過電圧検出用入力端子４５と、グランド端子４６と、過電圧検出用出力端子４７と、を備える。過電圧検出用入力端子４５は、第１過電圧検出用分圧抵抗４１と第２過電圧検出用分圧抵抗４２との接続点４３に接続されている。グランド端子４６は、グランドに接続されている。過電圧検出用出力端子４７は、ベースＢＡ２に接続されている。本実施形態において、過電圧検出用出力端子４７は、第２ベース抵抗４９に接続されることで、第２ベース抵抗４９を介してベースＢＡ２に接続されている。過電圧検出用出力端子４７から出力されたＨｉｇｈレベルの信号がベースＢＡ２に入力されていると、第３スイッチング素子３９はオンになる。過電圧検出用出力端子４７から出力されたＬｏｗレベルの信号がベースＢＡ２に入力されていると、第３スイッチング素子３９はオフになる。
The overvoltage
過電圧検出用出力回路４４は、入力電圧が設定電圧以上の場合にはＨｉｇｈレベルの信号を過電圧検出用出力端子４７から出力する。過電圧検出用出力回路４４は、入力電圧が設定電圧未満の場合にはＬｏｗレベルの信号を過電圧検出用出力端子４７から出力する。過電圧検出用出力回路４４の設定電圧は、低電圧検出用出力回路３４の設定電圧と同一の値である。過電圧検出用入力端子４５には、第１過電圧検出用分圧抵抗４１と第２過電圧検出用分圧抵抗４２とで電源電圧を分圧した電圧が入力電圧として入力される。このため、過電圧検出用出力回路４４への入力電圧は、電源電圧によって変動する。過電圧検出用出力回路４４がＨｉｇｈレベルの信号を出力するかＬｏｗレベルの信号を出力するかは、電源電圧によって切り替わるといえる。過電圧検出用出力回路４４への入力電圧が設定電圧となるときの電源電圧の値を過電圧閾値とする。過電圧検出用出力回路４４は、電源電圧が予め定められた過電圧閾値以上の場合にはＨｉｇｈレベルの信号を過電圧検出用出力端子４７から出力する。過電圧検出用出力回路４４は、電源電圧が予め定められた過電圧閾値未満の場合にはＬｏｗレベルの信号を過電圧検出用出力端子４７から出力する。過電圧閾値は、第１過電圧検出用分圧抵抗４１と第２過電圧検出用分圧抵抗４２との抵抗比を調整することで、任意に設定可能である。過電圧閾値は、低電圧閾値よりも高い値である。過電圧検出用出力回路４４への入力電圧が、低電圧検出用出力回路３４への入力電圧よりも低くなるように第１過電圧検出用分圧抵抗４１と第２過電圧検出用分圧抵抗４２との抵抗比を調整している。これにより、電源電圧が低電圧閾値であっても、過電圧検出用出力回路４４への入力電圧は設定電圧未満となる。過電圧閾値としては、例えば、電源電圧が過剰に高いと判定できる値を用いることができる。
The overvoltage
過電圧検出用プルアップ抵抗４８は、電源ライン１３と過電圧検出用出力端子４７との間に設けられている。過電圧検出用プルアップ抵抗４８は、過電圧検出用出力回路４４への入力電圧が設定電圧以上の場合に過電圧検出用出力端子４７からＨｉｇｈレベルの信号を出力するためのプルアップ抵抗である。本実施形態において、ベースＢＡ２は、第２ベース抵抗４９及び過電圧検出用プルアップ抵抗４８を介して電源ライン１３に接続されている。
The overvoltage detection pull-up
本実施形態の作用について説明する。まず、電源電圧が正常電圧の場合の立ち上がり遅延回路１０の作用について説明する。正常電圧とは、低電圧閾値以上、過電圧閾値未満の範囲の電圧である。
The operation of this embodiment will be described. First, the operation of the
外部電源Ｐ１から電力の供給が開始されると、入力部１１に外部電源Ｐ１から電源電圧が入力される。電源電圧は、正常電圧なので低電圧検出用出力回路３４はＨｉｇｈレベルの信号を出力する。過電圧検出用出力回路４４はＬｏｗレベルの信号を出力する。第３スイッチング素子３９はオフである。第３スイッチング素子３９がオフなので、ベースＢＡ１に電圧が加わり、第１スイッチング素子２５はオンになる。
When power supply from the external power supply P1 is started, the power supply voltage is input to the input unit 11 from the external power supply P1. Since the power supply voltage is a normal voltage, the low voltage
第１スイッチング素子２５がオンになることで、接続点２３の電位は低下していき、接続点２３と電源ライン１３との電位差は大きくなっていく。第２スイッチング素子２７のゲートＧ１に印加される電圧は高くなっていく。コンデンサ２４を設けることで、外部電源Ｐ１から電力の供給が開始されると、コンデンサ２４を充電するための電流がコンデンサ２４に流れる。これにより、コンデンサ２４を設けない場合に比べて、接続点２３と電源ライン１３との電位差は徐々に大きくなる。ゲートＧ１に加わる電圧を徐々に高くすることができる。これにより、出力電圧の立ち上がり時間を遅延させることができる。詳細にいえば、ゲートＧ１に加わる電圧を徐々に高くすることで、ドレインＤ１－ソースＳ１間抵抗が徐々に低くなり、これにより出力電圧の立ち上がり時間を遅延させることができる。
As the
次に、電源電圧が低電圧閾値未満の場合の立ち上がり遅延回路１０の作用について説明する。
低電圧検出用出力回路３４はＬｏｗレベルの信号を出力する。これにより、第１スイッチング素子２５はオフになる。過電圧検出用出力回路４４はＬｏｗレベルの信号を出力する。これにより、第３スイッチング素子３９はオフになる。接続点２３と電源ライン１３とが同電位になることで、ゲートＧ１に電圧が印加されなくなる。これにより、第２スイッチング素子２７はオフになる。電源電圧が低電圧閾値未満の場合、出力電圧が出力されることを抑制できる。
Next, the operation of the
The low voltage
次に、電源電圧が過電圧閾値以上の場合の立ち上がり遅延回路１０の作用について説明する。
低電圧検出用出力回路３４はＨｉｇｈレベルの信号を出力する。過電圧検出用出力回路４４はＨｉｇｈレベルの信号を出力する。第３スイッチング素子３９はオンになる。第３スイッチング素子３９がオンになることでベースＢＡ１には電圧が印加されず、第１スイッチング素子２５はオフになる。接続点２３と電源ライン１３とが同電位になることで、ゲートＧ１に電圧が印加されなくなる。これにより、第２スイッチング素子２７はオフになる。電源電圧が過電圧閾値以上の場合、出力電圧が出力されることを抑制できる。
Next, the operation of the
The low voltage
本実施形態の効果について説明する。
（１）コンデンサ２４を設けることで、出力電圧の立ち上がり時間を遅延させることができる。出力電圧の立ち上がり時間中に外部コンデンサＣ１を充電しきれない場合、出力電圧が立ち上がった後に突入電流が流れるおそれがある。出力電圧の立ち上がり時間を遅延させることで、立ち上がり時間を長くすることができる。これにより、外部コンデンサＣ１を充電する時間を長く確保することができる。出力電圧の立ち上がり時間中に外部コンデンサＣ１の充電を終えやすくなり、立ち上がり遅延回路１０に突入電流が流れることを抑制できる。
Effects of the present embodiment will be described.
(1) By providing the
（２）コンデンサ２４により、出力電圧の立ち上がり時間を遅延させている。コンデンサ２４の容量を変更することで、出力電圧の立ち上がり時間を調整することができる。コンデンサ２４の容量によって出力電圧の立ち上がり時間を調整できるので、出力部１２に接続される部品に合わせて立ち上がり時間を調整できる。例えば、コンデンサ２４の容量を大きくし、立ち上がり時間を遅延させることで、外部コンデンサＣ１の容量を大きくしてもよい。
(2) The
（３）コンデンサ２４を設けることで、外部電源Ｐ１から電力の供給が開始されると、コンデンサ２４を充電するための電流がコンデンサ２４に流れる。このため、外部電源Ｐ１からの電力の供給の開始から、出力電圧の立ち上がり開始までに遅延が生じる。詳細にいえば、コンデンサ２４の充電に伴い、コンデンサ２４の両端電圧は上昇していく。コンデンサ２４の両端電圧とゲートＧ１に印加される電圧は同一とみなすことができる。コンデンサ２４の両端電圧が、第２スイッチング素子２７がオンとなる電圧に達するまでは出力電圧の立ち上がりが開始されず、出力電圧の立ち上がり開始までに遅延が生じる。出力電圧の立ち上がり開始までに外部電源Ｐ１でチャタリングが生じても、出力電圧が、外部電源Ｐ１で生じたチャタリングの影響を受けにくい。
(3) By providing the
（４）立ち上がり遅延回路１０は、低電圧検出回路３０を備える。低電圧検出回路３０により、電源電圧が低電圧閾値未満の場合、立ち上がり遅延回路１０からの電圧の出力を抑制できる。また、第１低電圧検出用分圧抵抗３１と第２低電圧検出用分圧抵抗３２との抵抗比を調整することで、低電圧閾値を調整することができる。
(4) The
（５）立ち上がり遅延回路１０は、過電圧検出回路４０を備える。過電圧検出回路４０により、電源電圧が過電圧閾値以上の場合、立ち上がり遅延回路１０からの電圧の出力を抑制できる。また、第１過電圧検出用分圧抵抗４１と第２過電圧検出用分圧抵抗４２との抵抗比を調整することで、過電圧閾値を調整することができる。
(5) The
実施形態は、以下のように変更して実施することができる。本実施形態及び以下の変形例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
○立ち上がり遅延回路１０は、過電圧検出回路４０及び第３スイッチング素子３９を備えていなくてもよい。
Embodiments can be modified and implemented as follows. This embodiment and the following modified examples can be implemented in combination with each other within a technically consistent range.
O The
○立ち上がり遅延回路１０は、低電圧検出回路３０を備えていなくてもよい。
○立ち上がり遅延回路１０は、過電圧検出回路４０、第３スイッチング素子３９及び低電圧検出回路３０を備えていなくてもよい。
○ The
O The rising
○低電圧検出回路３０として、コンパレータ及び定電圧源を用いてもよい。定電圧源は、コンパレータに一定の電圧を入力する。コンパレータには、電源電圧と定電圧源からの電圧とが入力される。コンパレータは、電源電圧と定電圧源からの電圧とを比較し、電源電圧が定電圧源からの電圧以上の場合にはＨｉｇｈレベルの信号を出力する。コンパレータは、電源電圧と定電圧源からの電圧とを比較し、電源電圧が定電圧源からの電圧未満の場合にはＬｏｗレベルの信号を出力する。定電圧源の出力する電圧を低電圧閾値とすることで、実施形態と同様の効果を得ることができる。
○ As the low
また、過電圧検出回路４０として、コンパレータ及び定電圧源を用いてもよい。この場合、定電圧源の出力する電圧を過電圧閾値とすることで、実施形態と同様の効果を得ることができる。
Also, a comparator and a constant voltage source may be used as the
○低電圧検出用出力回路３４としてプッシュプル出力のＩＣを用いてもよい。この場合、低電圧検出回路３０は、低電圧検出用プルアップ抵抗３８を備えていなくてもよい。
○過電圧検出用出力回路４４としてプッシュプル出力のＩＣを用いてもよい。この場合、過電圧検出回路４０は、過電圧検出用プルアップ抵抗４８を備えていなくてもよい。
A push-pull output IC may be used as the low voltage
A push-pull output IC may be used as the overvoltage
○低電圧検出用出力回路３４と過電圧検出用出力回路４４とは異なる部材であってもよい。例えば、低電圧検出用出力回路３４と過電圧検出用出力回路４４とで、設定電圧が異なるＩＣを用いてもよい。
The low voltage
○低電圧検出用出力回路３４として、設定電圧が低電圧閾値であるＩＣを用いてもよい。この場合、低電圧検出回路３０は、第１低電圧検出用分圧抵抗３１及び第２低電圧検出用分圧抵抗３２を備えていなくてもよい。
○ As the low voltage
○過電圧検出用出力回路４４として、設定電圧が過電圧閾値であるＩＣを用いてもよい。この場合、過電圧検出回路４０は、第１過電圧検出用分圧抵抗４１及び第２過電圧検出用分圧抵抗４２を備えていなくてもよい。
O As the overvoltage
○第１スイッチング素子２５、及び第３スイッチング素子３９としては、任意のスイッチング素子を用いることができる。例えば、ＭＯＳＦＥＴを用いてもよいし、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を用いてもよい。
(circle) as the
○第２スイッチング素子２７としては、任意のスイッチング素子を用いることができる。例えば、ＩＧＢＴを用いてもよいし、ＮＰＮ型のトランジスタを用いてもよい。
○立ち上がり遅延回路１０は、第１ベース抵抗２６、ゲート抵抗２８、及び第２ベース抵抗４９の少なくとも１つを備えていなくてもよい。
(circle) as the
O The
ＢＡ１…第１制御端子としてのベース、ＢＡ２…第３制御端子としてのベース、Ｇ１…第２制御端子としてのゲート、Ｐ１…外部電源、１０…立ち上がり遅延回路、１１…入力部、１２…出力部、１３…電源ライン、２１…第１抵抗素子、２２…第２抵抗素子、２３…接続点、２４…コンデンサ、２５…第１スイッチング素子、２７…第２スイッチング素子、３０…低電圧検出回路、３１…第１低電圧検出用分圧抵抗、３２…第２低電圧検出用分圧抵抗、３４…低電圧検出用出力回路、３５…低電圧検出用入力端子、３７…低電圧検出用出力端子、３９…第３スイッチング素子、４０…過電圧検出回路、４１…第１過電圧検出用分圧抵抗、４２…第２過電圧検出用分圧抵抗、４４…過電圧検出用出力回路、４５…過電圧検出用入力端子、４７…過電圧検出用出力端子。
BA1...base as first control terminal, BA2...base as third control terminal, G1...gate as second control terminal, P1...external power supply, 10...rising delay circuit, 11...input part, 12...
Claims (3)
出力部と、
前記入力部と前記出力部とを接続する電源ラインと、
前記電源ラインに接続された第１抵抗素子と、
前記第１抵抗素子に直列接続された第２抵抗素子と、
前記第１抵抗素子と前記第２抵抗素子との接続点、及び前記電源ラインに接続されたコンデンサと、
前記第２抵抗素子とグランドとの間に設けられた第１スイッチング素子と、
前記電源ラインに設けられた第２スイッチング素子と、を備え、
前記第１スイッチング素子は、前記第１スイッチング素子のオンとオフとを切り替える第１制御端子を備え、
前記第２スイッチング素子は、前記第２スイッチング素子のオンとオフとを切り替える第２制御端子を備え、
前記第１制御端子は、前記電源ラインに接続されており、
前記第２制御端子は、前記接続点に接続されている立ち上がり遅延回路。 an input section to which an external power supply is connected;
an output unit;
a power line connecting the input section and the output section;
a first resistance element connected to the power supply line;
a second resistance element connected in series with the first resistance element;
a connection point between the first resistance element and the second resistance element and a capacitor connected to the power supply line;
a first switching element provided between the second resistance element and the ground;
and a second switching element provided on the power supply line,
The first switching element has a first control terminal for switching on and off of the first switching element,
The second switching element has a second control terminal for switching on and off of the second switching element,
The first control terminal is connected to the power supply line,
A rise delay circuit in which the second control terminal is connected to the connection point.
前記低電圧検出回路は、
前記電源ラインに接続された第１低電圧検出用分圧抵抗と、
前記第１低電圧検出用分圧抵抗に直列接続された第２低電圧検出用分圧抵抗と、
低電圧検出用出力回路と、を備え、
前記低電圧検出用出力回路は、
前記第１低電圧検出用分圧抵抗と前記第２低電圧検出用分圧抵抗との接続点に接続された低電圧検出用入力端子と、
前記電源ラインの電圧が予め定められた低電圧閾値未満の場合にはＬｏｗレベルの信号を出力し、前記電源ラインの電圧が予め定められた低電圧閾値以上の場合にはＨｉｇｈレベルの信号を出力する低電圧検出用出力端子と、を備え、
前記低電圧検出用出力端子は、前記第１制御端子に接続されている請求項１に記載の立ち上がり遅延回路。 Equipped with a low voltage detection circuit,
The low voltage detection circuit is
a first low voltage detection voltage dividing resistor connected to the power supply line;
a second low voltage detection voltage dividing resistor connected in series with the first low voltage detection voltage dividing resistor;
and a low voltage detection output circuit,
The low voltage detection output circuit includes:
a low voltage detection input terminal connected to a connection point between the first low voltage detection voltage dividing resistor and the second low voltage detection voltage dividing resistor;
A low level signal is output when the voltage of the power supply line is less than a predetermined low voltage threshold, and a high level signal is output when the voltage of the power supply line is equal to or higher than the predetermined low voltage threshold. and a low voltage detection output terminal for
2. The rise delay circuit according to claim 1, wherein said low voltage detection output terminal is connected to said first control terminal.
過電圧検出回路と、を備え、
前記第３スイッチング素子は、前記第３スイッチング素子のオンとオフとを切り替える第３制御端子を備え、
前記過電圧検出回路は、
前記電源ラインに接続された第１過電圧検出用分圧抵抗と、
前記第１過電圧検出用分圧抵抗に直列接続された第２過電圧検出用分圧抵抗と、
過電圧検出用出力回路と、を備え、
前記過電圧検出用出力回路は、
前記第１過電圧検出用分圧抵抗と前記第２過電圧検出用分圧抵抗との接続点に接続された過電圧検出用入力端子と、
前記電源ラインの電圧が予め定められた過電圧閾値未満の場合にはＬｏｗレベルの信号を出力し、前記電源ラインの電圧が予め定められた過電圧閾値以上の場合にはＨｉｇｈレベルの信号を出力する過電圧検出用出力端子と、を備え、
前記過電圧検出用出力端子は、前記第３制御端子に接続されている請求項１又は請求項２に記載の立ち上がり遅延回路。 a third switching element provided between the first control terminal and ground;
and an overvoltage detection circuit,
The third switching element has a third control terminal for switching on and off of the third switching element,
The overvoltage detection circuit is
a first overvoltage detection voltage dividing resistor connected to the power supply line;
a second overvoltage detection voltage dividing resistor connected in series with the first overvoltage detection voltage dividing resistor;
and an overvoltage detection output circuit,
The overvoltage detection output circuit includes:
an overvoltage detection input terminal connected to a connection point between the first overvoltage detection voltage dividing resistor and the second overvoltage detection voltage dividing resistor;
An overvoltage that outputs a low level signal when the voltage of the power supply line is less than a predetermined overvoltage threshold, and outputs a high level signal when the voltage of the power supply line is equal to or higher than the predetermined overvoltage threshold. and an output terminal for detection,
3. The rise delay circuit according to claim 1, wherein said overvoltage detection output terminal is connected to said third control terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021090518A JP2022182787A (en) | 2021-05-28 | 2021-05-28 | Rise time delay circuit |
Applications Claiming Priority (1)
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| JP2021090518A JP2022182787A (en) | 2021-05-28 | 2021-05-28 | Rise time delay circuit |
Publications (1)
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| JP2022182787A true JP2022182787A (en) | 2022-12-08 |
Family
ID=84328392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021090518A Pending JP2022182787A (en) | 2021-05-28 | 2021-05-28 | Rise time delay circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2022182787A (en) |
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