JP2022181817A5 - - Google Patents

Description

ここに開示された半導体装置は、
板厚方向において両面に主電極（４０Ｄ、４０Ｓ）を有する半導体素子（４０）と、
絶縁基材（５１、６１）と、絶縁基材の表面に配置され、第１主電極および第２主電極のひとつと電気的に接続された表面金属体（５２、６２）と、絶縁基材の裏面に配置された裏面金属体（５３、６３）と、を有する基板（５０、６０）と、
接合材（１０３、１０４）と、
接合材を介して、表面金属体に接続された金属部材（８０、９１、９２）と、を備え、
金属部材は、表面金属体の上面と対向する対向面（９２０）と、対向面に隣接して設けられ、接合材の収容空間を提供する収容部（９２１）を有し、
対向面が上面に接触した状態で、収容部内に接合材が収容されている。
開示された半導体装置のひとつにおいて、収容部は、金属部材の側面（９２２）に開口し、
対向面は、収容部に対して開口とは反対側に設けられた第１対向部（９２０ａ）と、収容部と第１対向部との並び方向および板厚方向に直交する方向において収容部に隣接する第２対向部（９２０ｂ）を有する。
開示された半導体装置の他のひとつにおいて、表面金属体は、母材（５２１）と、母材の表面に形成された金属膜（５２２）と、金属膜の主成分の金属と同じ金属の酸化物であり、表面が連続して凹凸をなす凹凸酸化膜（５２０）と、を有し、
凹凸酸化膜は、表面金属体において、収容部と重なる第１領域（５２４）には設けられず、対向面と重なる第２領域（５２５）および／または第２領域の周辺領域（５２６）に設けられている。
開示された半導体装置の他のひとつにおいて、半導体素子は、主電極として、第１主電極（４０Ｄ）と、第１主電極とは板厚方向において反対の面に設けられた第２主電極（４０Ｓ）と、を有し、
基板は、第１主電極が接続された第１基板（５０）と、第２主電極が接続され、板厚方向において第１基板との間に半導体素子を挟むように配置された第２基板（６０）と、を含み、
半導体素子は、上下アーム回路（９）の上アームを構成する第１半導体素子（４０Ｈ）と、下アームを構成する第２半導体素子（４０Ｌ）と、を含み、
第１基板の表面金属体は、第２半導体素子の第１主電極が接続された第１配線（５５）と、第１配線とは所定の間隔を有して設けられた第２配線（５４）と、を有し、
第２基板の表面金属体は、第１半導体素子の第２主電極が接続された第３配線（６５）と、第３配線とは所定の間隔を有して設けられた第４配線（６４）と、を有し、
金属部材は、第１基板の第１配線と第２基板の第３配線とを電気的に接続する継手部（８１）であり、
継手部は、第１配線との接合部に、対向面および収容部を有し、
対向面は、第１配線と第２配線との並び方向において、収容部よりも第２配線に近い位置に設けられている。
開示された半導体装置の他のひとつは、半導体素子は、主電極として、第１主電極（４０Ｄ）と、第１主電極とは板厚方向において反対の面に設けられた第２主電極（４０Ｓ）と、を有し、
基板は、第１主電極が接続された第１基板（５０）と、第２主電極が接続され、板厚方向において第１基板との間に半導体素子を挟むように配置された第２基板（６０）と、を含み、
半導体素子は、上下アーム回路（９）の上アームを構成する第１半導体素子（４０Ｈ）と、下アームを構成する第２半導体素子（４０Ｌ）と、を含み、
第１基板の表面金属体は、第２半導体素子の第１主電極が接続された第１配線（５５）と、第１配線とは所定の間隔を有して設けられた第２配線（５４）と、を有し、
第２基板の表面金属体は、第１半導体素子の第２主電極が接続された第３配線（６５）と、第３配線とは所定の間隔を有して設けられた第４配線（６４）と、を有し、
金属部材は、第１基板の第１配線と第２基板の第３配線とを電気的に接続する継手部（８１）であり、
継手部は、第３配線との接合部に、対向面および収容部を有し、
対向面は、第３配線と第４配線との並び方向において、収容部よりも第４配線に近い位置に設けられている。

Claims (6)

1. 板厚方向において両面に主電極（４０Ｄ、４０Ｓ）を有する半導体素子（４０）と、
   絶縁基材（５１、６１）と、前記絶縁基材の表面に配置され、前記主電極と電気的に接続された表面金属体（５２、６２）と、前記絶縁基材の裏面に配置された裏面金属体（５３、６３）と、を有する基板（５０、６０）と、
   接合材（１０３、１０４）と、
   前記接合材を介して、前記表面金属体に接続された金属部材（８０、９１、９２）と、
   を備え、
   前記金属部材は、前記表面金属体の上面と対向する対向面（９２０）と、前記対向面に隣接して設けられ、前記接合材の収容空間を提供する収容部（９２１）を有し、
   前記対向面が前記上面に接触した状態で、前記収容部内に前記接合材が収容されており、
   前記収容部は、前記金属部材の側面（９２２）に開口し、
   前記対向面は、前記収容部に対して前記開口とは反対側に設けられた第１対向部（９２０ａ）と、前記収容部と前記第１対向部との並び方向および前記板厚方向に直交する方向において前記収容部に隣接する第２対向部（９２０ｂ）を有する、半導体装置。
2. 板厚方向において両面に主電極（４０Ｄ、４０Ｓ）を有する半導体素子（４０）と、
   絶縁基材（５１、６１）と、前記絶縁基材の表面に配置され、前記主電極と電気的に接続された表面金属体（５２、６２）と、前記絶縁基材の裏面に配置された裏面金属体（５３、６３）と、を有する基板（５０、６０）と、
   接合材（１０３、１０４）と、
   前記接合材を介して、前記表面金属体に接続された金属部材（８０、９１、９２）と、
   を備え、
   前記金属部材は、前記表面金属体の上面と対向する対向面（９２０）と、前記対向面に隣接して設けられ、前記接合材の収容空間を提供する収容部（９２１）を有し、
   前記対向面が前記上面に接触した状態で、前記収容部内に前記接合材が収容されており、
   前記表面金属体は、母材（５２１）と、前記母材の表面に形成された金属膜（５２２）と、前記金属膜の主成分の金属と同じ金属の酸化物であり、表面が連続して凹凸をなす凹凸酸化膜（５２０）と、を有し、
   前記凹凸酸化膜は、前記表面金属体において、前記収容部と重なる第１領域（５２４）には設けられず、前記対向面と重なる第２領域（５２５）および／または前記第２領域の周辺領域（５２６）に設けられている、半導体装置。
3. 板厚方向において両面に主電極（４０Ｄ、４０Ｓ）を有する半導体素子（４０）と、
   絶縁基材（５１、６１）と、前記絶縁基材の表面に配置され、前記主電極と電気的に接続された表面金属体（５２、６２）と、前記絶縁基材の裏面に配置された裏面金属体（５３、６３）と、を有する基板（５０、６０）と、
   接合材（１０３、１０４）と、
   前記接合材を介して、前記表面金属体に接続された金属部材（８０、９１、９２）と、
   を備え、
   前記金属部材は、前記表面金属体の上面と対向する対向面（９２０）と、前記対向面に隣接して設けられ、前記接合材の収容空間を提供する収容部（９２１）を有し、
   前記対向面が前記上面に接触した状態で、前記収容部内に前記接合材が収容されており、
   前記半導体素子は、前記主電極として、第１主電極（４０Ｄ）と、前記第１主電極とは前記板厚方向において反対の面に設けられた第２主電極（４０Ｓ）と、を有し、
   前記基板は、前記第１主電極が接続された第１基板（５０）と、前記第２主電極が接続され、前記板厚方向において前記第１基板との間に前記半導体素子を挟むように配置された第２基板（６０）と、を含み、
   前記半導体素子は、上下アーム回路（９）の上アームを構成する第１半導体素子（４０Ｈ）と、下アームを構成する第２半導体素子（４０Ｌ）と、を含み、
   前記第１基板の前記表面金属体は、前記第２半導体素子の前記第１主電極が接続された第１配線（５５）と、前記第１配線とは所定の間隔を有して設けられた第２配線（５４）と、を有し、
   前記第２基板の前記表面金属体は、前記第１半導体素子の前記第２主電極が接続された第３配線（６５）と、前記第３配線とは所定の間隔を有して設けられた第４配線（６４）と、を有し、
   前記金属部材は、前記第１基板の前記第１配線と前記第２基板の前記第３配線とを電気的に接続する継手部（８１）であり、
   前記継手部は、前記第１配線との接合部に、前記対向面および前記収容部を有し、
   前記対向面は、前記第１配線と前記第２配線との並び方向において、前記収容部よりも前記第２配線に近い位置に設けられている、半導体装置。
4. 板厚方向において両面に主電極（４０Ｄ、４０Ｓ）を有する半導体素子（４０）と、
   絶縁基材（５１、６１）と、前記絶縁基材の表面に配置され、前記主電極と電気的に接続された表面金属体（５２、６２）と、前記絶縁基材の裏面に配置された裏面金属体（５３、６３）と、を有する基板（５０、６０）と、
   接合材（１０３、１０４）と、
   前記接合材を介して、前記表面金属体に接続された金属部材（８０、９１、９２）と、
   を備え、
   前記金属部材は、前記表面金属体の上面と対向する対向面（９２０）と、前記対向面に隣接して設けられ、前記接合材の収容空間を提供する収容部（９２１）を有し、
   前記対向面が前記上面に接触した状態で、前記収容部内に前記接合材が収容されており、
   前記半導体素子は、前記主電極として、第１主電極（４０Ｄ）と、前記第１主電極とは前記板厚方向において反対の面に設けられた第２主電極（４０Ｓ）と、を有し、
   前記基板は、前記第１主電極が接続された第１基板（５０）と、前記第２主電極が接続され、前記板厚方向において前記第１基板との間に前記半導体素子を挟むように配置された第２基板（６０）と、を含み、
   前記半導体素子は、上下アーム回路（９）の上アームを構成する第１半導体素子（４０Ｈ）と、下アームを構成する第２半導体素子（４０Ｌ）と、を含み、
   前記第１基板の前記表面金属体は、前記第２半導体素子の前記第１主電極が接続された第１配線（５５）と、前記第１配線とは所定の間隔を有して設けられた第２配線（５４）と、を有し、
   前記第２基板の前記表面金属体は、前記第１半導体素子の前記第２主電極が接続された第３配線（６５）と、前記第３配線とは所定の間隔を有して設けられた第４配線（６４）と、を有し、
   前記金属部材は、前記第１基板の前記第１配線と前記第２基板の前記第３配線とを電気的に接続する継手部（８１）であり、
   前記継手部は、前記第３配線との接合部に、前記対向面および前記収容部を有し、
   前記対向面は、前記第３配線と前記第４配線との並び方向において、前記収容部よりも前記第４配線に近い位置に設けられている、半導体装置。
5. 前記金属部材は、主端子（９１、９２）であり、
   前記主端子は、前記板厚方向の平面視において前記表面金属体と重なる位置から、前記基板の端部（５０ｃ）よりも外側まで引き出されており、
   前記対向面は、前記収容部よりも前記端部に近い位置に設けられている、請求項１～４いずれか１項に記載の半導体装置。
6. 前記収容部は、前記対向面に対して前記上面から遠ざかる側に凹んだ凹部である、請求項１～５いずれか１項に記載の半導体装置。