JP2022179981A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2022179981A
JP2022179981A JP2021086833A JP2021086833A JP2022179981A JP 2022179981 A JP2022179981 A JP 2022179981A JP 2021086833 A JP2021086833 A JP 2021086833A JP 2021086833 A JP2021086833 A JP 2021086833A JP 2022179981 A JP2022179981 A JP 2022179981A
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
diamond layer
substrate
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021086833A
Other languages
English (en)
Inventor
直哉 岡本
Naoya Okamoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2021086833A priority Critical patent/JP2022179981A/ja
Priority to US17/577,754 priority patent/US20220376103A1/en
Publication of JP2022179981A publication Critical patent/JP2022179981A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ダイヤモンド層を厚く形成せずとも優れた放熱効率を得ることができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置は、第１面と、前記第１面とは反対側の第２面とを有し、前記第１面から前記第２面に向けて開口部が形成された基板と、前記第２面に対向する第３面を有する半導体デバイス層と、前記開口部内に設けられ、前記半導体デバイス層で発生した熱を前記第１面側に伝達する伝熱部材と、を有し、前記伝熱部材は、前記開口部の底面及び内壁面を覆うダイヤモンド層と、前記ダイヤモンド層の上に設けられた金属層と、を有する。【選択図】図３

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
ＧａＮ及びＡｌＮ等の窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体装置に適用することについて種々の検討が行われている。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。窒化物半導体を用いた半導体装置は、例えば、ミリ波帯レーダーシステム、無線通信基地局システム、サーバーシステム等への応用が期待されている。
一般に、半導体装置の出力が高くなるほど、半導体装置からの発熱量が増加する。そこで、放熱効率の向上のために、ダイヤモンド層を含む放熱構造が提案されている。
特開２０２０－０２７９１２号公報 特開２００８－１３５５３２号公報 特表２０１６－５２８７４４号公報 特開２０１８－０４１７８５号公報
B. Poust et al., "Selective Growth of Diamond in Thermal Vias for GaN HEMTs", 2013 IEEE Compound Semiconductor Integrated Circuit Symposium (CSICS) J.D. Blevins et al., "Prospects for Gallium Nitride-on-Diamond Transistors", 2016 IEEE Compound Semiconductor Integrated Circuit Symposium (CSICS)
ダイヤモンド層を用いることで放熱効率を向上することは可能であるが、十分な放熱効率が得られる厚さのダイヤモンド層を形成するためには多大な時間がかかる。このため、半導体装置の製造に要する時間が大幅に増加する。例えば、ダイヤモンド層を化学気相成長（chemical vapor deposition：ＣＶＤ）法で形成する場合の成膜速度は、基板温度が７００℃であると、１時間あたり０．５μｍ程度である。このため、２０μｍの厚さのダイヤモンド層を形成する場合には、４０時間程度の時間がかかる。
本開示の目的は、ダイヤモンド層を厚く形成せずとも優れた放熱効率を得ることができる半導体装置及び半導体装置の製造方法を提供することにある。
本開示の一形態によれば、第１面と、前記第１面とは反対側の第２面とを有し、前記第１面から前記第２面に向けて開口部が形成された基板と、前記第２面に対向する第３面を有する半導体デバイス層と、前記開口部内に設けられ、前記半導体デバイス層で発生した熱を前記第１面側に伝達する伝熱部材と、を有し、前記伝熱部材は、前記開口部の底面及び内壁面を覆うダイヤモンド層と、前記ダイヤモンド層の上に設けられた金属層と、を有する半導体装置が提供される。
本開示によれば、ダイヤモンド層を厚く形成せずとも優れた放熱効率を得ることができる。
第１実施形態に係る半導体装置を示す上面図である。 第１実施形態に係る半導体装置を示す下面図である。 第１実施形態に係る半導体装置を示す断面図である。 第１実施形態に係る半導体装置の使用態様の一例を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 第１実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 第２実施形態に係る半導体装置を示す上面図である。 第２実施形態に係る半導体装置を示す下面図である。 第２実施形態に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置の使用態様の一例を示す断面図である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第２実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 放熱効率に関するシミュレーションの結果を示す図である。 第３実施形態に係る半導体装置を示す上面図である。 第３実施形態に係る半導体装置を示す下面図である。 第３実施形態に係る半導体装置を示す断面図である。 第３実施形態に係る半導体装置の使用態様の一例を示す断面図である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第３実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第４実施形態に係る半導体装置を示す上面図である。 第４実施形態に係る半導体装置を示す下面図である。 第４実施形態に係る半導体装置を示す断面図である。 第４実施形態に係る半導体装置の使用態様の一例を示す断面図である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第４実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第５実施形態に係るディスクリートパッケージを示す図である。 第６実施形態に係るＰＦＣ回路を示す結線図である。 第７実施形態に係る電源装置を示す結線図である。 第８実施形態に係る増幅器を示す結線図である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
まず、第１実施形態について説明する。第１実施形態は、第１実施形態は高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す上面図である。図２は、第１実施形態に係る半導体装置を示す下面図である。図３は、第１実施形態に係る半導体装置を示す断面図である。図３は、図１及び図２中のIII-III線に沿った断面図に相当する。
第１実施形態に係る半導体装置１００は、図１～図３に示すように、基板１０と、半導体デバイス層２０と、複数のゲート電極３１と、複数のソース電極３２と、複数のドレイン電極３３とを有する。
基板１０は、下面１０Ａと、上面１０Ｂとを有する。基板１０は、例えばＡｌＮ基板、ＳｉＣ基板、ＧａＮ基板又はＳｉ基板である。基板１０の厚さは、例えば２０μｍ～１００μｍである。下面１０Ａは第１面の一例であり、上面１０Ｂは第２面の一例である。
半導体デバイス層２０は、下面２０Ａと、上面２０Ｂとを有する。半導体デバイス層２０は、例えばエピタキシャル層である。半導体デバイス層２０の下面２０Ａは、基板１０の上面１０Ｂに対向する。下面２０Ａが上面１０Ｂに直接接触してもよい。半導体デバイス層２０は、ＨＥＭＴを構成する複数の化合物半導体層を含む。半導体デバイス層２０は、例えば、ＧａＮ等のチャネル層（電子走行層）及びＡｌＧａＮ等のバリア層（電子供給層）を含む。半導体デバイス層２０がバッファ層、スペーサ層及びキャップ層等を更に含んでいてもよい。下面２０Ａは第３面の一例であり、上面２０Ｂは第４面の一例である。
ゲート電極３１、ソース電極３２及びドレイン電極３３は、半導体デバイス層２０の上面２０Ｂに設けられている。上面２０Ｂには、更に、ゲート配線４１と、ゲートパッド５１と、ソース配線４２と、ソースパッド５２と、ドレイン配線４３と、ドレインパッド５３とが設けられている。ゲート配線４１は複数のゲート電極３１とゲートパッド５１とを電気的に接続する。ソース配線４２は複数のソース電極３２とソースパッド５２とを電気的に接続する。ドレイン配線４３は複数のドレイン電極３３とドレインパッド５３とを電気的に接続する。平面視で、複数のゲート電極３１及びゲート配線４１は櫛歯状に配置されてもよく、複数のソース電極３２及びソース配線４２は櫛歯状に配置されてもよく、複数のドレイン電極３３及びドレイン配線４３は櫛歯状に配置されてもよい。
基板１０に、下面１０Ａから上面１０Ｂに向けて開口部１１が形成されている。開口部１１は、上面１０Ｂまで達していてもよい。つまり、開口部１１が基板１０を貫通していてもよい。開口部１１は、例えば、平面視で矩形状に形成されている。半導体デバイス層２０においては、特に、平面視で、隣り合うゲート電極３１とドレイン電極３３との間に位置する部分において熱が発生しやすい。開口部１１は、平面視で、隣り合うゲート電極３１とドレイン電極３３との間に位置する部分を包囲するように形成されていることが好ましい。
半導体装置１００は、開口部１１内に設けられ、半導体デバイス層２０で発生した熱を基板１０の下面１０Ａ側に伝達するサーマルビア６０を有する。サーマルビア６０は、ダイヤモンド層６１と、金属層６２とを有する。ダイヤモンド層６１は、開口部１１の底面及び内壁面を覆う。ダイヤモンド層６１が半導体デバイス層２０の下面２０Ａに直接接触してもよい。ダイヤモンド層６１の厚さは、例えば５μｍ～１０μｍである。金属層６２は、例えばＣｕを含む。金属層６２がＡｇ等を含んでいてもよい。開口部１１のダイヤモンド層６１の内側の部分が金属層６２により埋められていてもよい。サーマルビア６０は伝熱部材の一例である。
半導体装置１００は、例えば、ヒートシンクに実装して用いられる。図４は、第１実施形態に係る半導体装置１００の使用態様の一例を示す断面図である。半導体装置１００は、図４に示すように、はんだ７２を用いてヒートシンク７１に実装される。ヒートシンク７１の材料は、例えばＣｕＭｏ合金又はＣｕＷ合金等である。はんだ７２の材料は、例えばＡｕＳｎ合金等である。はんだ７２は金属層６２に直接接触する。はんだ７２がダイヤモンド層６１にも直接接触してもよい。はんだ７２によりヒートシンク７１とサーマルビア６０とが熱的に接続される。はんだ７２は接続部材の一例である。
次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図５～図１３は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図５に示すように、基板１０を準備し、基板１０の上面１０Ｂの上に半導体デバイス層２０を形成する。半導体デバイス層２０は、例えば有機金属化学気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法等の結晶成長法により形成することができる。つまり、半導体デバイス層２０はエピタキシャル成長により形成することができる。次いで、半導体デバイス層２０の上面２０Ｂの上にゲート電極３１、ソース電極３２及びドレイン電極３３を形成する。図５では図示を省略するが、ゲート配線４１、ゲートパッド５１、ソース配線４２、ソースパッド５２、ドレイン配線４３及びドレインパッド５３も形成する。
その後、図６に示すように、半導体デバイス層２０の上面２０Ｂに接着剤９１を設け、支持基板９２に貼り付ける。接着剤９１は、例えば塗布により設けることができる。続いて、基板１０を下面１０Ａから研削する。研削後の基板１０の厚さは、例えば２０μｍ～１００μｍとする。
次いで、図７に示すように、下面１０Ａの上にメタルマスク９３を形成する。メタルマスク９３は、開口部１１を形成する予定の領域を露出する開口部９４を有する。メタルマスク９３は、例えばＮｉ層を有する。
その後、図８に示すように、基板１０の開口部９４から露出する部分のドライエッチングを行うことにより、基板１０に開口部１１を形成する。開口部１１は、例えば半導体デバイス層２０の下面２０Ａが露出するように形成する。開口部１１を半導体デバイス層２０に入り込むように形成してもよい。また、基板１０の一部が厚さ方向で残存するように開口部１１を形成してもよい。
続いて、図９に示すように、接着剤９１を除去し、基板１０及び半導体デバイス層２０を支持基板９２から剥離する。次いで、開口部１１の内壁面の上と、半導体デバイス層２０の下面２０Ａの上と、メタルマスク９３の下面の上とにナノダイヤモンド粒９５を付着させる。
その後、図１０に示すように、メタルマスク９３を除去する。メタルマスク９３は、例えば希硝酸を用いて除去できる。メタルマスク９３の除去に伴って、メタルマスク９３の下面の上に形成されていたナノダイヤモンド粒９５も除去される。
続いて、図１１に示すように、ナノダイヤモンド粒９５を成長核して用いて、開口部１１の内壁面の上と、半導体デバイス層２０の下面２０Ａの上とにダイヤモンド層６１を形成する。ナノダイヤモンド粒９５はダイヤモンド層６１に取り込まれる。ダイヤモンド層６１は、例えばＣＶＤ法により形成することができる。ダイヤモンド層６１の厚さは、例えば５μｍ～１０μｍとする。ダイヤモンド層６１の成長速度は、基板１０の温度が７００℃のとき、１時間あたり０．５μｍ程度である。
次いで、図１２に示すように、半導体デバイス層２０の上面２０Ｂに接着剤９６を設け、支持基板９７に貼り付ける。接着剤９６は、例えば塗布により設けることができる。その後、ダイヤモンド層６１の下面の上と、基板１０の下面１０Ａの上とに金属層６２を形成する。金属層６２の形成では、例えば、シード層（図示せず）をスパッタ法により形成し、シード層の上に電解めっき法によりＣｕめっき層を形成する。金属層６２は、例えば、開口部１１のダイヤモンド層６１の内側の部分を埋めるように形成する。
続いて、図１３に示すように、化学機械研磨（chemical mechanical polishing：ＣＭＰ）法により、金属層６２を研磨する。金属層６２の研磨は、基板１０の下面１０Ａが露出するまで行ってもよく、金属層６２の一部が厚さ方向で残存するように、下面１０Ａが露出する前に停止してもよい。次いで、接着剤９６を除去し、基板１０及び半導体デバイス層２０を支持基板９７から剥離する（図３参照）。
このようにして、第１実施形態に係る半導体装置１００を製造することができる。
第１実施形態に係る半導体装置１００では、チャネル層（電子走行層）及びバリア層（電子供給層）を含むＨＥＭＴの動作に伴って半導体デバイス層２０が発熱する。上述のように、半導体デバイス層２０においては、特に、平面視で、隣り合うゲート電極３１とドレイン電極３３との間に位置する部分において熱が発生しやすい。
半導体装置１００では、サーマルビア６０がダイヤモンド層６１及び金属層６２を含んでおり、半導体デバイス層２０で発生した熱は、ダイヤモンド層６１だけでなく、金属層６２をも通じて下面１０Ａ側のヒートシンク７１に伝達される。そして、ヒートシンク７１まで伝達された熱は、ヒートシンク７１から外方に放出される。このため、本実施形態によれば、ダイヤモンド層６１が厚くなくても優れた放熱効率を得られる。例えば、後述のシミュレーションの結果にも示されるように（図２３参照）、金属層６２が形成されていない参考例と比較すると、参考例におけるダイヤモンド層の厚さが２０μｍの場合よりも高い放熱効率を、厚さが５μｍのダイヤモンド層６１を用いて得ることができる。このことは、ダイヤモンド層の成膜時間を１／４に低減しながら、参考例よりも良好な放熱効率が得られることを意味する。ダイヤモンド層の成膜速度が１時間あたり０．５μｍ程度であれば、３０時間もの短縮を実現できる。従って、金属層６２の形成に関する時間の増加を考慮しても、プロセス全体に要する時間を大幅に低減することができる。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、主として、サーマルビア６０の構成の点で第１実施形態と相違する。図１４は、第２実施形態に係る半導体装置を示す上面図である。図１５は、第２実施形態に係る半導体装置を示す下面図である。図１６は、第２実施形態に係る半導体装置を示す断面図である。図１６は、図１４及び図１５中のXVI-XVI線に沿った断面図に相当する。
第２実施形態に係る半導体装置２００では、図１４～図１６に示すように、サーマルビア６０に含まれるダイヤモンド層６１が、開口部１１の底面及び内壁面を覆うとともに、更に基板１０の下面１０Ａを覆う。金属層６２の下面は、ダイヤモンド層６１の基板１０の下面１０Ａを覆う部分の下面と面一になっている。
他の構成は第１実施形態と同様である。
半導体装置２００も、例えば、ヒートシンクに実装して用いられる。図１７は、第２実施形態に係る半導体装置２００の使用態様の一例を示す断面図である。半導体装置２００は、図１７に示すように、はんだ７２を用いてヒートシンク７１に実装される。はんだ７２はダイヤモンド層６１及び金属層６２に直接接触する。はんだ７２によりヒートシンク７１とサーマルビア６０とが熱的に接続される。
次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図１８～図２２は、第２実施形態に係る半導体装置２００の製造方法を示す断面図である。
まず、第１実施形態と同様にして、開口部１１の形成までの処理を行う（図８参照）。次いで、図１８に示すように、メタルマスク９３を除去する。メタルマスク９３は、例えば希硝酸を用いて除去できる。
その後、図１９に示すように、開口部１１の内壁面の上と、半導体デバイス層２０の下面２０Ａの上と、基板１０の下面１０Ａの上とにナノダイヤモンド粒９５を付着させる。
続いて、図２０に示すように、ナノダイヤモンド粒９５を成長核して用いて、開口部１１の内壁面の上と、半導体デバイス層２０の下面２０Ａの上と、基板１０の下面１０Ａの上とにダイヤモンド層６１を形成する。ナノダイヤモンド粒９５はダイヤモンド層６１に取り込まれる。
次いで、図２１に示すように、半導体デバイス層２０の上面２０Ｂに接着剤９６を設け、支持基板９７に貼り付ける。その後、ダイヤモンド層６１の下面の上に金属層６２を形成する。
続いて、図２２に示すように、ＣＭＰ法により、金属層６２を研磨する。金属層６２の研磨は、ダイヤモンド層６１の下面が露出するまで行ってもよく、金属層６２の一部が厚さ方向で残存するように、ダイヤモンド層６１の下面が露出する前に停止してもよい。次いで、接着剤９６を除去し、基板１０及び半導体デバイス層２０を支持基板９７から剥離する（図１６参照）。
このようにして、第２実施形態に係る半導体装置２００を製造することができる。
第２実施形態によれば、ダイヤモンド層６１が基板１０の下面１０Ａを覆うため、より優れた放熱効率を得ることができる。例えば、後述のシミュレーションの結果にも示されるように（図２３参照）、金属層６２が形成されていない参考例と比較すると、参考例におけるダイヤモンド層の厚さが５０μｍの場合よりも高い放熱効率を、厚さが１０μｍのダイヤモンド層６１を用いて得ることができる。このことは、ダイヤモンド層の成膜時間を１／５に低減しながら、参考例よりも良好な放熱効率が得られることを意味する。ダイヤモンド層の成膜速度が１時間あたり０．５μｍ程度であれば、８０時間もの短縮を実現できる。従って、金属層６２の形成に関する時間の増加を考慮しても、プロセス全体に要する時間を大幅に低減することができる。
ここで、本願発明者が行った第１実施形態及び第２実施形態の放熱効率に関するシミュレーションについて説明する。このシミュレーションでは、第１実施形態及び第２実施形態におけるＨＥＭＴの動作時のチャネルの温度の、基板１０に開口部１１が形成されず、サーマルビア６０が設けられていない第１参考例におけるＨＥＭＴの動作時のチャネルの温度との差を計算した。また、ダイヤモンド層６１が設けられているものの金属層６２が設けられていない第２参考例におけるＨＥＭＴの動作時のチャネルの温度の、第１参考例におけるＨＥＭＴの動作時のチャネルの温度との差も計算した。
第１参考例、第２参考例、第１実施形態及び第２実施形態のいずれにおいても、基板１０は、厚さが５０μｍのＡｌＮ基板とした。第２参考例については、ダイヤモンド層６１の厚さを１０μｍ（条件Ａ）、１５μｍ（条件Ｂ）、２０μｍ（条件Ｃ）、３０μｍ（条件Ｄ）、５０μｍ（条件Ｅ）とした。条件Ｅは、開口部がダイヤモンド層６１で埋まる条件である。第１実施形態については、ダイヤモンド層６１の厚さを５μｍ（条件Ｆ）、１０μｍ（条件Ｇ）とした。第２実施形態については、ダイヤモンド層６１の厚さを５μｍ（条件Ｈ）、１０μｍ（条件Ｉ）とした。他の条件は、第１参考例、第２参考例、第１実施形態及び第２実施形態の間で共通である。
シミュレーションの結果を図２３に示す。図２３中のグラフの縦軸は、第１参考例におけるチャネルの温度を基準とした、第２参考例、第１実施形態及び第２実施形態におけるチャネルの温度の差分である。差分が正であることは、第１参考例よりもチャネルの温度が高くなることを示し、差分が負であることは、第１参考例よりもチャネルの温度が低くなることを示す。
図２３に示すように、第１実施形態の条件Ｆでは、ダイヤモンド層６１の厚さが５μｍであっても、ダイヤモンド層６１の厚さが２０μｍの第２参考例の条件Ｃよりもチャネルの温度が低くなる。第１実施形態の条件Ｇでは、チャネルの温度が更に低くなる。また、第２実施形態の条件Ｈでは、ダイヤモンド層６１の厚さが５μｍであっても、ダイヤモンド層６１の厚さが１０μｍの第１実施形態の条件Ｇよりもチャネルの温度が低くなる。第２実施形態の条件Ｉでは、チャネルの温度が更に低くなり、ダイヤモンド層６１の厚さが５０μｍの第２参考例の条件Ｅよりもチャネルの温度が低くなる。
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、主として、ソース電極と金属層とが電気的に接続されている点で第１実施形態と相違する。図２４は、第３実施形態に係る半導体装置を示す上面図である。図２５は、第３実施形態に係る半導体装置を示す下面図である。図２６は、第３実施形態に係る半導体装置を示す断面図である。図２６は、図２４及び図２５中のXXVI-XXVI線に沿った断面図に相当する。
第３実施形態に係る半導体装置３００では、図２４～図２６に示すように、半導体デバイス層２０及びダイヤモンド層６１に貫通孔８１が形成されている。貫通孔８１は、ソース電極３２と金属層６２との間に形成されている。半導体装置３００は、貫通孔８１内に設けられ、ソース電極３２と金属層６２とを電気的に接続する導電ビア８２を有する。導電ビア８２は、半導体デバイス層２０及びダイヤモンド層６１を貫通する。導電ビア８２は、例えばＣｕを含有する。導電ビア８２がＡｇを含有してもよい。半導体装置３００は、ソース配線４２及びソースパッド５２を含まなくてよい。
他の構成は第１実施形態と同様である。
半導体装置３００も、例えば、ヒートシンクに実装して用いられる。図２７は、第３実施形態に係る半導体装置３００の使用態様の一例を示す断面図である。半導体装置３００は、図２７に示すように、はんだ７２を用いてヒートシンク７１に実装される。はんだ７２は金属層６２に直接接触する。はんだ７２がダイヤモンド層６１にも直接接触してもよい。はんだ７２によりヒートシンク７１とサーマルビア６０とが熱的に接続される。
次に、第３実施形態に係る半導体装置３００の製造方法について説明する。図２８～図３１は、第３実施形態に係る半導体装置３００の製造方法を示す断面図である。
まず、第１実施形態と同様にして、ダイヤモンド層６１の形成までの処理を行う（図１１参照）。次いで、図２８に示すように、半導体デバイス層２０の上面２０Ｂに接着剤９６を設け、支持基板９７に貼り付ける。その後、基板１０の下面１０Ａの上と、ダイヤモンド層６１の下面の上とにメタルマスク９８を形成する。メタルマスク９８は、貫通孔８１を形成する予定の領域を露出する開口部９９を有する。メタルマスク９８は、例えばＮｉ層を有する。メタルマスク９８の形成では、例えば、シード層（図示せず）をスパッタ法により形成し、フォトレジスト等によりシード層の貫通孔８１を形成する予定の領域を覆い、シード層の上に電解めっき法によりＮｉめっき層を形成する。Ｎｉめっき層の形成の後、フォトレジストを除去し、シード層のＮｉめっき層から露出している部分を除去する。
メタルマスク９８の形成の後、図２９に示すように、ダイヤモンド層６１の開口部９９から露出する部分のドライエッチングを行い、半導体デバイス層２０の開口部９９から露出する部分のドライエッチングを行うことにより、ダイヤモンド層６１及び半導体デバイス層２０に貫通孔８１を形成する。例えば、ダイヤモンド層６１は、酸素を用いてドライエッチングすることができ、半導体デバイス層２０は塩素を用いてドライエッチングすることができる。次いで、メタルマスク９８を除去する。メタルマスク９８は、例えば希硝酸を用いて除去できる。
その後、図３０に示すように、ダイヤモンド層６１の下面の上と、基板１０の下面１０Ａの上とに金属層６２を形成するとともに、貫通孔８１の内部に導電ビア８２を形成する。金属層６２及び導電ビア８２の形成では、例えば、シード層（図示せず）をスパッタ法により形成し、シード層の上に電解めっき法によりＣｕめっき層を形成する。
続いて、図３１に示すように、ＣＭＰ法により、金属層６２を研磨する。次いで、接着剤９６を除去し、基板１０及び半導体デバイス層２０を支持基板９７から剥離する（図２６参照）。
このようにして、第３実施形態に係る半導体装置３００を製造することができる。
第３実施形態によっても第１実施形態と同様の効果が得られる。また、ソース電極３２が導電ビア８２を介して金属層６２に電気的に接続される。このため、金属層６２を接地することで、ソースインダクタンスを低減することができる。
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、主として、サーマルビア６０の構成の点で第３実施形態と相違する。図３２は、第４実施形態に係る半導体装置を示す上面図である。図３３は、第４実施形態に係る半導体装置を示す下面図である。図３４は、第４実施形態に係る半導体装置を示す断面図である。図３４は、図３２及び図３３中のXXXIV-XXXIV線に沿った断面図に相当する。
第４実施形態に係る半導体装置２００では、図３２～図３４に示すように、第２実施形態と同様に、サーマルビア６０に含まれるダイヤモンド層６１が、開口部１１の底面及び内壁面を覆うとともに、更に基板１０の下面１０Ａを覆う。金属層６２の下面は、ダイヤモンド層６１の基板１０の下面１０Ａを覆う部分の下面と面一になっている。
他の構成は第３実施形態と同様である。
半導体装置４００も、例えば、ヒートシンクに実装して用いられる。図３５は、第４実施形態に係る半導体装置４００の使用態様の一例を示す断面図である。半導体装置４００は、図３５に示すように、はんだ７２を用いてヒートシンク７１に実装される。はんだ７２はダイヤモンド層６１及び金属層６２に直接接触する。はんだ７２によりヒートシンク７１とサーマルビア６０とが熱的に接続される。
次に、第４実施形態に係る半導体装置４００の製造方法について説明する。図３６～図３９は、第４実施形態に係る半導体装置４００の製造方法を示す断面図である。
まず、第２実施形態と同様にして、ダイヤモンド層６１の形成までの処理を行う（図２０参照）。次いで、図３６に示すように、半導体デバイス層２０の上面２０Ｂに接着剤９６を設け、支持基板９７に貼り付ける。その後、基板１０の下面１０Ａの上と、ダイヤモンド層６１の下面の上とにメタルマスク９８を形成する。メタルマスク９８は、貫通孔８１を形成する予定の領域を露出する開口部９９を有する。
メタルマスク９８の形成の後、図３７に示すように、ダイヤモンド層６１の開口部９９から露出する部分のドライエッチングを行い、半導体デバイス層２０の開口部９９から露出する部分のドライエッチングを行うことにより、ダイヤモンド層６１及び半導体デバイス層２０に貫通孔８１を形成する。次いで、メタルマスク９８を除去する。
その後、図３８に示すように、ダイヤモンド層６１の下面の上に金属層６２を形成するとともに、貫通孔８１の内部に導電ビア８２を形成する。
続いて、図３９に示すように、ＣＭＰ法により、金属層６２を研磨する。次いで、接着剤９６を除去し、基板１０及び半導体デバイス層２０を支持基板９７から剥離する。
このようにして、第４実施形態に係る半導体装置４００を製造することができる。
第４実施形態によっても第２実施形態と同様の効果が得られる。また、ソース電極３２が導電ビア８２を介して金属層６２に電気的に接続される。このため、金属層６２を接地することで、ソースインダクタンスを低減することができる。
なお、第３実施形態及び第４実施形態において、ソース配線４２及びソースパッド５２が設けられて、ソースパッド５２と金属層６２とを接続するように導電ビアが設けられていてもよい。この場合にも、金属層６２を接地することで、ソースインダクタンスを低減することができる。
基板１０の厚さは特に限定されないが、例えば２０μｍ～１００μｍである。基板１０が過剰に薄い場合、半導体デバイス層２０に形成された半導体素子とヒートシンク７１等との間の寄生容量が大きくなり得る。基板１０が過剰に厚い場合、放熱効率が低下したり、開口部１１の形成に時間がかかったりし得る。例えば、第１実施形態及び第３実施形態では、基板１０の厚さが３０μｍ～１００μｍであってもよく、第２実施形態及び第４実施形態では、基板１０の厚さが２０μｍ～７０μｍであってもよい。
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図４０は、第５実施形態に係るディスクリートパッケージを示す図である。
第５実施形態では、図４０に示すように、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極３３が接続されたドレインパッド１２２６ｄ（ドレインパッド５３）に、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極３２に接続されたソースパッド１２２６ｓ（ソースパッド５２）にＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。半導体装置１２１０が第３又は第４実施形態と同様の構造を備える場合、金属層６２を接地してもよい。ゲート電極３１に接続されたゲートパッド１２２６ｇ（ゲートパッド５１）にＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。まず、半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図４１は、第６実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第７実施形態）
次に、第７実施形態について説明する。第７実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図４２は、第７実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第６実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第８実施形態）
次に、第８実施形態について説明する。第８実施形態は、ＨＥＭＴを備えた増幅器に関する。図４３は、第８実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第４実施形態のいずれかと同様の構造を備えた半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
第１面と、前記第１面とは反対側の第２面とを有し、前記第１面から前記第２面に向けて開口部が形成された基板と、
前記第２面に対向する第３面を有する半導体デバイス層と、
前記開口部内に設けられ、前記半導体デバイス層で発生した熱を前記第１面側に伝達する伝熱部材と、
を有し、
前記伝熱部材は、
前記開口部の底面及び内壁面を覆うダイヤモンド層と、
前記ダイヤモンド層の上に設けられた金属層と、
を有することを特徴とする半導体装置。
（付記２）
前記開口部は、前記第２面まで達し、
前記ダイヤモンド層は、前記第３面に直接接触することを特徴とする付記１に記載の半導体装置。
（付記３）
前記ダイヤモンド層は、更に前記第１面を覆うことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
ヒートシンクと、
前記ヒートシンクと前記伝熱部材とを熱的に接続する接続部材と、
を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記開口部の前記ダイヤモンド層の内側の部分が前記金属層により埋められていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記半導体デバイス層は、前記第３面とは反対側の第４面を有し、
前記第４面に設けられたソース電極と、
前記半導体デバイス層及び前記ダイヤモンド層を貫通し、前記ソース電極と前記金属層とを電気的に接続する導電ビアと、
を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記ダイヤモンド層の厚さは、５μｍ～１０μｍであることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記基板の厚さは、２０μｍ～１００μｍであることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記基板は、ＡｌＮ基板、ＳｉＣ基板、ＧａＮ基板又はＳｉ基板であることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記金属層は、Ｃｕ又はＡｇを含むことを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
付記１乃至１０のいずれか１項に記載の半導体装置を有することを特徴とする増幅器。
（付記１２）
付記１乃至１０のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。
（付記１３）
第１面と、前記第１面とは反対側の第２面とを有する基板の上に、前記第２面に対向する第３面を有する半導体デバイス層を形成する工程と、
前記基板に、前記第１面から前記第２面に向けて開口部を形成する工程と、
前記開口部内に、前記半導体デバイス層で発生した熱を前記第１面側に伝達する伝熱部材を形成する工程と、
を有し、
前記伝熱部材を形成する工程は、
前記開口部の底面及び内壁面を覆うダイヤモンド層を形成する工程と、
前記ダイヤモンド層の上に金属層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
１００、２００、３００、４００：半導体装置
１０：基板
１０Ａ：下面
１０Ｂ：上面
１１：開口部
２０：半導体デバイス層
２０Ａ：下面
２０Ｂ：上面
３１：ゲート電極
３２：ソース電極
３３：ドレイン電極
６０：サーマルビア
６１：ダイヤモンド層
６２：金属層
７１：ヒートシンク
７２：はんだ
８１：貫通孔
８２：導電ビア

Claims (8)

  1. 第１面と、前記第１面とは反対側の第２面とを有し、前記第１面から前記第２面に向けて開口部が形成された基板と、
    前記第２面に対向する第３面を有する半導体デバイス層と、
    前記開口部内に設けられ、前記半導体デバイス層で発生した熱を前記第１面側に伝達する伝熱部材と、
    を有し、
    前記伝熱部材は、
    前記開口部の底面及び内壁面を覆うダイヤモンド層と、
    前記ダイヤモンド層の上に設けられた金属層と、
    を有することを特徴とする半導体装置。
  2. 前記開口部は、前記第２面まで達し、
    前記ダイヤモンド層は、前記第３面に直接接触することを特徴とする請求項１に記載の半導体装置。
  3. 前記ダイヤモンド層は、更に前記第１面を覆うことを特徴とする請求項１又は２に記載の半導体装置。
  4. ヒートシンクと、
    前記ヒートシンクと前記伝熱部材とを熱的に接続する接続部材と、
    を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記開口部の前記ダイヤモンド層の内側の部分が前記金属層により埋められていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記半導体デバイス層は、前記第３面とは反対側の第４面を有し、
    前記第４面に設けられたソース電極と、
    前記半導体デバイス層及び前記ダイヤモンド層を貫通し、前記ソース電極と前記金属層とを電気的に接続する導電ビアと、
    を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記ダイヤモンド層の厚さは、５μｍ～１０μｍであることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 第１面と、前記第１面とは反対側の第２面とを有する基板の上に、前記第２面に対向する第３面を有する半導体デバイス層を形成する工程と、
    前記基板に、前記第１面から前記第２面に向けて開口部を形成する工程と、
    前記開口部内に、前記半導体デバイス層で発生した熱を前記第１面側に伝達する伝熱部材を形成する工程と、
    を有し、
    前記伝熱部材を形成する工程は、
    前記開口部の底面及び内壁面を覆うダイヤモンド層を形成する工程と、
    前記ダイヤモンド層の上に金属層を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
JP2021086833A 2021-05-24 2021-05-24 半導体装置及び半導体装置の製造方法 Pending JP2022179981A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021086833A JP2022179981A (ja) 2021-05-24 2021-05-24 半導体装置及び半導体装置の製造方法
US17/577,754 US20220376103A1 (en) 2021-05-24 2022-01-18 Semiconductor device and manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021086833A JP2022179981A (ja) 2021-05-24 2021-05-24 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2022179981A true JP2022179981A (ja) 2022-12-06

Family

ID=84103220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021086833A Pending JP2022179981A (ja) 2021-05-24 2021-05-24 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20220376103A1 (ja)
JP (1) JP2022179981A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102554272B1 (ko) * 2023-02-03 2023-07-13 대한민국(방위사업청장) 집적회로의 직접 냉각 장치 및 이의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102554272B1 (ko) * 2023-02-03 2023-07-13 대한민국(방위사업청장) 집적회로의 직접 냉각 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20220376103A1 (en) 2022-11-24

Similar Documents

Publication Publication Date Title
EP4250356A2 (en) Rf amplifier devices and methods of manufacturing
JP5750937B2 (ja) 半導体装置及びその製造方法
TW202211380A (zh) 用於在裸晶之前側上之柱連接及在裸晶之後側上之被動裝置整合之方法
US11837457B2 (en) Packaging for RF transistor amplifiers
US11863130B2 (en) Group III nitride-based radio frequency transistor amplifiers having source, gate and/or drain conductive vias
JP7505037B2 (ja) シールドされた伝送線路構造を有するｒｆ増幅器
US20210313286A1 (en) Group iii nitride-based radio frequency amplifiers having back side source, gate and/or drain terminals
JP2022179981A (ja) 半導体装置及び半導体装置の製造方法
JP7063186B2 (ja) 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
US20230253393A1 (en) Dual cool power module with stress buffer layer
JP2023549784A (ja) Ｐｃｂルーティングを備えるパッケージングされたｒｆ電力装置
JP2018120963A (ja) 半導体装置、放熱構造、半導体集積回路及び半導体装置の製造方法
JP2023532868A (ja) 無線周波数トランジスタ増幅器パッケージ
JP2022070436A (ja) 半導体装置及びその製造方法
US20240105692A1 (en) Packaged flip chip radio frequency transistor amplifier circuits
JP7467954B2 (ja) 半導体装置及びその製造方法
US20230421119A1 (en) Semiconductor device packages with exposed heat dissipating surfaces and methods of fabricating the same
US20200243496A1 (en) Semiconductor die with improved thermal insulation between a power portion and a peripheral portion, method of manufacturing, and package housing the die
JP2023089810A (ja) 半導体装置、半導体装置の製造方法及び電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240111