JP2022150475A - Abnormality detection system of power supply device - Google Patents

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Abstract

To provide an abnormality detection system of a power supply device capable of enhancing reliability of abnormality detection by preventing malfunction in detecting an abnormality.SOLUTION: In an abnormality detection system, an abnormality detection unit E1 performs state determination in a first mode, a second mode, and a third mode respectively taking charge of logics different from each other of combination logics of two parties of a gate signal SG and an energization signal ST. A timer counter E2 transmits an abnormality detection signal SB when a counting value N reaches a reference counting value N0 in the first mode, transmits an abnormality detection signal SB when the counting value N reaches a reference counting value N0 before termination of a first determination period Tlong in the second mode, and does not transmit the abnormality detection signal SB when the counting value N does not reach the reference counting value N0 in a counting permission period Twindow (the first determination period Tlong to a second determination period Tshort) in the third mode.SELECTED DRAWING: Figure 1

Description

本発明は、サイリスタなどの自己保持型のスイッチング素子を備えた電源装置における前記スイッチング素子の誤作動等の異常を検出する異常検出システムに関する。 The present invention relates to an abnormality detection system for detecting an abnormality such as a malfunction of a switching element in a power supply device having a self-holding switching element such as a thyristor.

上記の異常検出システムが対象とする電源装置としては、例えばフリッカ補償装置があげられる（特許文献１参照）。例えばこのフリッカ補償装置を対象とする異常検出システムにおいては、サイリスタなどの自己保持型のスイッチング素子に対するトリガー用のゲート信号の状態とスイッチング素子のＯＮ／ＯＦＦつまり電源ラインにおける通電信号の状態との組み合わせから、スイッチング素子の異常を検出することが考えられる。 For example, a flicker compensator can be cited as a power supply device to which the above-described anomaly detection system is intended (see Patent Document 1). For example, in an anomaly detection system intended for this flicker compensator, the combination of the state of a gate signal for triggering a self-holding switching element such as a thyristor and the ON/OFF state of the switching element, that is, the state of an energization signal in the power supply line. Therefore, it is conceivable to detect an abnormality in the switching element.

ゲート信号の入力がないときに通電信号の入力がない場合およびゲート信号の入力があるときに通電信号の入力がある場合は正常動作状態であると判定され、ゲート信号の入力がないときに通電信号の入力があれば異常動作状態であると判定される。 If there is no energization signal input when there is no gate signal input, or if there is an energization signal input when there is a gate signal input, it is determined that the operating state is normal. If there is a signal input, it is determined that an abnormal operation state exists.

特開昭６０－０８７６２８号公報JP-A-60-087628

しかしながら、従来の異常検出システムにあっては、ゲート信号の入力があるにもかかわらず通電信号の入力がない場合の異常判定ができなかった。その理由は、次のように考察することができる。 However, in the conventional abnormality detection system, it was not possible to determine abnormality when there was no input of the energization signal although there was an input of the gate signal. The reason can be considered as follows.

従来においては、サイリスタの異常の判定は、一定時間以上（例えば２分以上）にわたりサイリスタに電流が流れ続けることをもって行うようになっている。すなわち、電流が長時間にわたり流れっぱなしになっていることをもって異常と判定している。 Conventionally, a thyristor abnormality is determined based on the fact that current continues to flow through the thyristor for a certain period of time or more (for example, two minutes or more). In other words, it is judged as abnormal if the current continues to flow for a long period of time.

単発パルスのゲート信号は“Ｌ”レベルから立上り変化して“Ｈ”レベルとなり、その直後に“Ｈ”レベルから立下り変化して“Ｌ”レベルに戻る。ゲート信号の立上り変化によってサイリスタはターンオンし、電流の流れを開始する。そして、サイリスタの自己保持機能により、ある時間にわたり電流の流れが持続する。その時間が経過して電流レベルが基準レベル以下まで低下すればサイリスタはターンオフし、電流は流れなくなる。これはサイリスタの正常な動作態様であり、異常ではない。 The single-pulse gate signal rises from "L" level to "H" level, and immediately after that, falls from "H" level to return to "L" level. A rising transition in the gate signal turns on the thyristor and initiates current flow. The self-holding feature of the thyristor then sustains current flow for a period of time. When the time elapses and the current level drops below the reference level, the thyristor turns off and no current flows. This is normal operation of the thyristor and is not an anomaly.

一方、異常時にはサイリスタはターンオフすることなくオン状態を誤保持したままとなる。従来では、上記の正常状態での一定時間にわたるオン状態継続と、異常状態での一定時間をオーバーして異常に長くオン状態を継続する２つの状態を識別することができなかった。それは、サイリスタの特性として、ゲート信号の入力時間とサイリスタの導通時間とが一致しないという性質があるためである。 On the other hand, in the event of an abnormality, the thyristor remains erroneously held in the ON state without being turned off. Conventionally, it has not been possible to distinguish between the two states, namely, the ON state continued for a certain period of time in the normal state, and the ON state continued for an abnormally long time exceeding the certain period of time in the abnormal state. This is because a characteristic of the thyristor is that the input time of the gate signal and the conduction time of the thyristor do not match.

以上のような理由により、従来の電源装置の異常検出システムにあっては、異常検出についての誤動作の発生の可能性が高く、異常検出の信頼性に課題があった。 For the reasons described above, in the conventional abnormality detection system for power supply devices, there is a high possibility of occurrence of malfunction in abnormality detection, and there is a problem in the reliability of abnormality detection.

本発明はこのような不都合を解消することを目的としている。 An object of the present invention is to eliminate such inconveniences.

本発明は、次の手段を講じることにより上記の課題を解決する。以下では、理解を容易にするため、本発明の電源装置の異常検出システムの構成を表す図１を用いて説明する。図１において、１はサイリスタなどの自己保持型のスイッチング素子、２０はスイッチング素子１が挿入された電源ライン、ＳG はスイッチング素子１をターンオンさせるためのゲート信号、ＳT はスイッチング素子１がオン状態にあって電源ライン２０に電流が流れていることを示す通電信号、Ｅ１は異常検出部、Ｅ２はタイマーカウンタ、Ｅ３は異常報知器である。期間についてＴlong（第１の判定期間）、Ｔshort（第２の判定期間）、Ｔwindow（計数許可期間）の符号を付加し、計数値についてＮ（クロックの計数値）、Ｎ0 （異常検出のための基準計数値（プリセット値））の符号を付加し、基準時間についてＴ0 の符号を付加して記述する。 The present invention solves the above problems by taking the following measures. In order to facilitate understanding, FIG. 1 showing the configuration of an abnormality detection system for a power supply according to the present invention will be described below. In FIG. 1, 1 is a self-holding switching element such as a thyristor, 20 is a power supply line in which the switching element 1 is inserted, SG is a gate signal for turning on the switching element 1, and ST is the switching element 1 turned on. An energization signal indicating that a current is flowing in the power supply line 20 in a state, E1 is an abnormality detector, E2 is a timer counter, and E3 is an abnormality alarm. T long (first judgment period), T short (second judgment period), and T window (counting permitted period) are added to the period, and the count value is N (clock count value), N 0 (abnormal The sign of the reference count value (preset value) for detection is added, and the reference time is described by adding the sign of T 0 .

本発明による電源装置の異常検出システムは、
ゲート端子にゲート信号ＳG が入力されるとターンオンして電源ライン２０に電流を流し、前記ゲート信号ＳG の入力がなくなっても電流が流れ続け、その電流レベルが基準レベル以下まで低下するとターンオフする自己保持型のスイッチング素子１と、異常検出部Ｅ１と、タイマーカウンタＥ２とを備え、前記異常検出部Ｅ１は前記スイッチング素子１を介して前記電源ライン２０に電流が流れている状態を示す通電信号ＳT を入力し、その通電信号ＳT の有無に応じて前記タイマーカウンタＥ２を制御するように構成された電源装置の異常検出システムであって、
前記異常検出部Ｅ１は少なくとも前記ゲート信号が入力されない状態で前記通電信号が入力される第１のモード、前記ゲート信号が入力される状態で前記通電信号が入力されない第２のモードおよび前記ゲート信号が入力される状態で前記通電信号も入力される第３のモードにおける状態判定が可能に構成され、
前記タイマーカウンタＥ２は、入力されるクロックＳA の計数値Ｎが異常検出のための基準計数値Ｎ0 に達したときに異常検出信号ＳB を送出するように構成され、
前記異常検出部Ｅ１は、前記異常検出のための基準計数値Ｎ0 に対応する基準時間Ｔ0 よりも長い第１の判定期間Ｔlongと、前記第１の判定期間Ｔlongよりも短い第２の判定期間Ｔshortと、前記第２の判定期間Ｔshortの終了時点から前記第１の判定期間Ｔlongの終了時点までの期間である計数許可期間Ｔwindowを設定し、
前記第１のモードになると、前記第１および第２の判定期間Ｔlong，Ｔshortおよび前記計数許可期間Ｔwindowにかかわらず前記タイマーカウンタＥ２による計数動作を開始させ、前記タイマーカウンタＥ２は、クロックＳA の計数値Ｎが前記異常検出のための基準計数値Ｎ0 に達したときに前記異常検出信号ＳB を送出するように構成され、
前記第２のモードになると、前記タイマーカウンタＥ２による計数動作を開始させ、前記タイマーカウンタＥ２は、前記第１の判定期間Ｔlongの終了前にクロックＳA の計数値Ｎが前記異常検出のための基準計数値Ｎ0 に達したときに前記異常検出信号ＳB を送出するように構成され、
前記第３のモードになると、前記第２の判定期間Ｔshortの終了時点から前記タイマーカウンタＥ２による計数動作を開始させ、前記タイマーカウンタＥ２は、前記第２の判定期間Ｔshortの終了時点から前記第１の判定期間Ｔlongの終了時点までの期間で表される計数許可期間ＴwindowにおけるによるクロックＳA の計数値Ｎが前記異常検出のための基準計数値Ｎ0 に達しないときには前記異常検出信号ＳB の送出は実行しないように構成されている。 An abnormality detection system for a power supply device according to the present invention includes:
When the gate signal SG is input to the gate terminal, it is turned on to allow current to flow through the power supply line 20. Even if the gate signal SG is no longer input, the current continues to flow, and when the current level drops below the reference level, it is turned off. a self-holding switching element 1, an abnormality detector E1, and a timer counter E2. An abnormality detection system for a power supply device configured to input a signal ST and control the timer counter E2 according to the presence or absence of the energization signal ST ,
The abnormality detection section E1 has at least a first mode in which the energization signal is input while the gate signal is not input, a second mode in which the energization signal is not input while the gate signal is input, and the gate signal. is configured to enable state determination in a third mode in which the energization signal is also input in a state in which is input,
The timer counter E2 is configured to send out an abnormality detection signal S B when the count value N of the input clock S A reaches a reference count value N0 for abnormality detection,
The abnormality detection unit E1 has a first determination period T long that is longer than a reference time T 0 corresponding to the reference count value N 0 for the abnormality detection, and a second determination period T long that is shorter than the first determination period T long . and a counting permission period T window , which is a period from the end of the second determination period T short to the end of the first determination period T long ,
When the first mode is entered, regardless of the first and second determination periods Tlong and Tshort and the counting permission period Twindow , the timer counter E2 starts counting operation, and the timer counter E2 is clocked. configured to send out the abnormality detection signal S B when the count value N of S A reaches the reference count value N 0 for the abnormality detection,
When the second mode is entered, the counting operation of the timer counter E2 is started, and the timer counter E2 detects that the count value N of the clock S A for the abnormality detection is detected before the end of the first determination period T long . configured to send out the abnormality detection signal S B when the reference count value N 0 of
When the third mode is entered, the timer counter E2 starts counting from the end of the second determination period T short , and the timer counter E2 starts counting from the end of the second determination period T short . When the count value N of the clock S A in the counting permission period T window represented by the period up to the end of the first determination period T long does not reach the reference count value N 0 for the abnormality detection, the abnormality detection The transmission of the signal S B is configured not to be executed.

本発明の上記の構成によれば、次のような作用が発揮される。 According to the above configuration of the present invention, the following effects are exhibited.

ゲート信号ＳG の入力が検出されず、かつ通電信号ＳT の入力も検出されないとき（これを第４のモードとする）、タイマーカウンタＥ２も異常報知器Ｅ３も動作することはなく、異常検出とはならない。すなわち、異常検出機能の誤動作は生じない。 When the input of the gate signal S G is not detected and the input of the energization signal S T is not detected (this is referred to as the fourth mode), neither the timer counter E2 nor the anomaly alarm E3 operates, and an anomaly is detected. does not become That is, malfunction of the abnormality detection function does not occur.

次に、ゲート信号ＳG が入力されない状態で、かつ通電信号ＳT が入力される第１のモードになると、第１の判定期間Ｔlong、第２の判定期間Ｔshortおよび計数許可期間ＴwindowにかかわらずタイマーカウンタＥ２による計数動作を開始させる。そして、タイマーカウンタＥ２によるクロックＳA の計数値Ｎが異常検出のための基準計数値Ｎ0 （時間としては基準時間Ｔ0 に対応）に達したときに異常検出信号ＳB を送出する。 Next, when the gate signal S G is not input and the energization signal ST is input in the first mode, the first determination period T long , the second determination period T short and the counting permission period T window are set. Regardless, the counting operation by the timer counter E2 is started. Then, when the count value N of the clock S A by the timer counter E2 reaches the reference count value N 0 (corresponding to the reference time T 0 in terms of time) for detecting an abnormality, the abnormality detection signal S B is sent.

この第１のモードの場合、ゲート信号ＳG の入力がないにもかかわらず、自己保持型のスイッチング素子１が導通し通電信号ＳT の入力が生じてしまっている。自己保持型ゆえにこのスイッチング素子１は導通しっぱなしとなっており、その異常事態は長時間にわたるものとなる。したがって、異常検出についての時間的制約はないと捉えることが可能で、第１の判定期間Ｔlong、第２の判定期間Ｔshortおよび計数許可期間Ｔwindowと比較する必要性はなしとしてかまわない。 In the first mode, the self-holding switching element 1 conducts and the energization signal S T is input even though the gate signal S G is not input. Since the switching element 1 is of the self-holding type, the switching element 1 remains conductive, and the abnormal situation lasts for a long time. Therefore, it can be considered that there are no time restrictions on abnormality detection, and there is no need to compare with the first determination period T long , the second determination period T short , and the counting permission period T window .

異常検出について時間的制約がないことからタイマーカウンタＥ２を始動してクロックＳA の計数値Ｎをインクリメント（またはデクリメント）すれば、必ず異常検出のための基準計数値（プリセット値）Ｎ0に達することになり、タイマーカウンタＥ２は異常検出信号ＳB を送出する。 Since there is no time constraint for abnormality detection, if the timer counter E2 is started and the count value N of the clock S A is incremented (or decremented), the reference count value (preset value) N0 for abnormality detection is always reached. As a result, the timer counter E2 sends out an abnormality detection signal S B .

次に、ゲート信号ＳG が入力される状態で、かつ通電信号ＳT が入力されない第２のモードになると、タイマーカウンタＥ２による計数動作を開始させる。そして、第１の判定期間Ｔlongの終了前にタイマーカウンタＥ２によるクロックＳA の計数値Ｎが異常検出のための基準計数値Ｎ0 に達したときに異常検出信号ＳB を送出する。 Next, in the second mode in which the gate signal S G is input and the energization signal S T is not input, the timer counter E2 starts counting operation. Then, when the count value N of the clock S A by the timer counter E2 reaches the reference count value N0 for abnormality detection before the end of the first judgment period Tlong , the abnormality detection signal S B is sent.

この第２のモードの場合、ゲート信号ＳG の入力があるにもかかわらず、通電信号ＳT の入力がなく、自己保持型のスイッチング素子１に異常が生じている。この場合の異常検出の手段として、比較的長い第１の判定期間Ｔlongを設定し、その判定期間内でタイマーカウンタＥ２を動作させる。この第１の判定期間Ｔlongは異常検出のための基準計数値Ｎ0 に対応する基準時間Ｔ0 よりも長い期間であると定めているので、期間内には必ずタイマーカウンタＥ２によるクロックＳA の計数値Ｎは異常検出のための基準計数値Ｎ0 に達することになり、タイマーカウンタＥ２は異常検出信号ＳB を送出する。 In the case of the second mode, although there is an input of the gate signal S G , there is no input of the energization signal S T , and the self-holding switching element 1 is malfunctioning. As means for detecting an abnormality in this case, a relatively long first determination period T long is set, and the timer counter E2 is operated within the determination period. Since this first judgment period T long is set to be longer than the reference time T 0 corresponding to the reference count value N 0 for abnormality detection, the clock S A by the timer counter E 2 must be detected within the period. The count value N reaches the reference count value N0 for abnormality detection, and the timer counter E2 sends out the abnormality detection signal S B .

次に、ゲート信号ＳG の入力が検出される状態で、かつ通電信号ＳT も入力される第３のモードになると、第２の判定期間Ｔshortの終了時点からタイマーカウンタＥ２による計数動作を開始させ、計数許可期間Ｔwindowの終了時点までクロックＳA の計数を許可する。 Next, when the input of the gate signal S G is detected and the third mode in which the energization signal ST is also input is entered, the counting operation by the timer counter E2 is started from the end of the second judgment period T short . The counting of the clock S A is permitted until the end of the counting permitted period T window .

計数許可期間Ｔwindowは比較的長い第１の判定期間Ｔlongよりも短く、この計数許可期間Ｔwindowの範囲内ではタイマーカウンタＥ２によるクロックＳA の計数値Ｎが異常検出のための基準計数値Ｎ0 にまで達することはない。したがって、タイマーカウンタＥ２は異常検出信号ＳB の送出は行わず、異常検出とはならない。すなわち、異常検出機能の誤動作は生じない。 The counting permission period T window is shorter than the relatively long first judgment period T long , and within the range of this counting permission period T window , the count value N of the clock S A by the timer counter E2 is the reference count value for abnormality detection. It never reaches N 0 . Therefore, the timer counter E2 does not send out the abnormality detection signal SB , and the abnormality is not detected. That is, malfunction of the abnormality detection function does not occur.

ここで、異常検出信号ＳB が入力されると異常状態を報知する異常報知器Ｅ３をさらに備え、
タイマーカウンタは異常報知器Ｅ３に対し異常検出信号ＳB を送出するようにしてもよい。 Here, further comprising an anomaly annunciator E3 for announcing an anomalous state when an anomaly detection signal S B is input,
The timer counter may send an abnormality detection signal S B to the abnormality alarm device E3.

上記構成の本発明の電源装置の異常検出システムにおいては、次のように構成することが可能である。すなわち、
前記異常検出部は第１の単安定マルチバイブレータ、第２の単安定マルチバイブレータ、ＥｘＯＲゲート、ＮＯＲゲート、ＮＡＮＤゲートを備え、
前記第１の単安定マルチバイブレータは前記比較的長い第１の判定期間を設定し、
前記第２の単安定マルチバイブレータは前記比較的短い第２の判定期間を設定し、
前記ＥｘＯＲゲートは前記第１の単安定マルチバイブレータによる前記第１の判定期間と前記第２の単安定マルチバイブレータによる前記第２の判定期間との差分の前記計数許可期間を設定し、
前記ＮＯＲゲートは前記ＥｘＯＲゲートの出力とクロックパルスとを入力として前記計数許可期間において前記クロックパルスを通過させ、
前記ＮＡＮＤゲートは前記第１の単安定マルチバイブレータによる前記第１の判定期間内での前記ＮＯＲゲートによるクロックパルスの通過数と、前記計数許可期間内での前記ＮＯＲゲートによるクロックパルスの通過数とに真偽を区別する論理を付与して、前記タイマーカウンタに送出するように構成されている。 The abnormality detection system of the power supply device of the present invention having the above configuration can be configured as follows. i.e.
The abnormality detection unit includes a first monostable multivibrator, a second monostable multivibrator, an ExOR gate, a NOR gate, and a NAND gate,
the first monostable multivibrator sets the relatively long first determination period;
the second monostable multivibrator sets the relatively short second determination period;
the ExOR gate sets the counting permitted period for the difference between the first determination period by the first monostable multivibrator and the second determination period by the second monostable multivibrator;
the NOR gate receives the output of the ExOR gate and a clock pulse as inputs and allows the clock pulse to pass through during the counting permission period;
The NAND gate determines the number of clock pulses passed by the NOR gate within the first determination period of the first monostable multivibrator and the number of clock pulses passed by the NOR gate within the counting permission period. is provided with a logic for distinguishing between true and false, and is sent to the timer counter.

本発明によれば、次のような効果が発揮される。 ADVANTAGE OF THE INVENTION According to this invention, the following effects are exhibited.

上記４つのモードのうち異常検出となるのは第１のモードと第２のモードの２つであり、異常検出とならないのは第３のモードと第４のモードの２つである。異常検出となる第１のモードでは異常検出のための計数動作の期間との比較はしておらず、同じく異常検出となる第２のモードでは異常検出のための計数動作の期間として比較的長い第１の判定期間Ｔlong（異常検出のための基準計数値Ｎ0 に対応する基準時間Ｔ0 よりも長い）と比較している。これによって、２つのモードにおいて異常検出が可能となっている。 Among the above four modes, the first and second modes are the two that detect an abnormality, and the third and fourth modes do not. In the first mode of abnormality detection, the period of counting operation for abnormality detection is not compared, and in the second mode of abnormality detection, the period of counting operation for abnormality detection is relatively long. It is compared with the first judgment period T long (longer than the reference time T 0 corresponding to the reference count value N 0 for abnormality detection). This enables abnormality detection in two modes.

そして、異常検出としてはならない第３のモードでは計数値Ｎが基準計数値Ｎ0 にまで達しないようにするために、第２のモードの場合に設定する比較的長い第１の判定期間Ｔlongよりも短い計数許可期間Ｔwindowを形成している。この計数許可期間Ｔwindowを形成するのに、比較的短い第２の判定期間Ｔshortを用いて、比較的長い第１の判定期間Ｔlongと比較的短い第２の判定期間Ｔshortとの差分で計数許可期間Ｔwindowを形成している。 In order to prevent the count value N from reaching the reference count value N0 in the third mode, which is not used as an abnormality detection, a relatively long first determination period T long is set in the case of the second mode. A counting permission period T window shorter than . A relatively short second determination period T short is used to form the counting permission period T window , and the difference between the relatively long first determination period T long and the relatively short second determination period T short is forms a count-permitted period T window .

第２のモードと第１のモードとの相違点は、異常検出のための計数動作の期間と比較するかしないかの単純な相違である。加えて、第２のモードと第３のモードとの相違点は、比較的長い第１の判定期間Ｔlongのみと比較するか、比較的長い第１の判定期間Ｔlongとともに比較的短い第２の判定期間Ｔshortとも比較するかのこれも単純な相違である。第１の判定期間Ｔlongと第２の判定期間Ｔshortの形成の論理は互いに同一または類似のものであり、その相違点は小さなものであって、構成が複雑化する度合いを抑制している。 The difference between the second mode and the first mode is a simple difference in whether or not the period of counting operation for abnormality detection is compared. In addition, the difference between the second mode and the third mode is that either the relatively long first determination period T long is compared alone, or the relatively long first determination period T long is combined with the relatively short second determination period T long . This is also a simple difference in whether it is compared with the judgment period T short of . The logic of formation of the first determination period T long and the second determination period T short is the same or similar, and the difference is small, which suppresses the complexity of the configuration. .

すなわち、本発明によれば、比較的簡単な構成により、異常検出についての誤動作の発生を防止して異常検出の信頼性を向上させることができる。 That is, according to the present invention, with a relatively simple configuration, it is possible to prevent the occurrence of malfunctions in abnormality detection and improve the reliability of abnormality detection.

本発明にかかわる電源装置の異常検出システムの基本的な構成を示すブロック図1 is a block diagram showing the basic configuration of an abnormality detection system for a power supply according to the present invention; 本発明の実施例における電源装置の異常検出システムの構成を示す回路図1 is a circuit diagram showing the configuration of an abnormality detection system for a power supply according to an embodiment of the present invention; FIG. 本発明の実施例における電源装置の異常検出システムの第４のモードの動作を示すタイミングチャート4 is a timing chart showing operation of the fourth mode of the abnormality detection system for the power supply according to the embodiment of the present invention; 本発明の実施例における電源装置の異常検出システムの第１のモードの動作を示すタイミングチャート4 is a timing chart showing operation of the first mode of the abnormality detection system for the power supply according to the embodiment of the present invention; 本発明の実施例における電源装置の異常検出システムの第２のモードの動作を示すタイミングチャート4 is a timing chart showing the operation of the second mode of the abnormality detection system for the power supply according to the embodiment of the present invention; 本発明の実施例における電源装置の異常検出システムの第３のモードの動作を示すタイミングチャート4 is a timing chart showing operation of the third mode of the abnormality detection system for the power supply according to the embodiment of the present invention;

以下、上記構成の本発明の電源装置の異常検出システムにつき、その実施の形態を具体的な実施例のレベルで詳しく説明する。 Hereinafter, the embodiment of the abnormality detection system for the power supply device of the present invention having the above configuration will be described in detail at the level of specific examples.

本発明にかかわる電源装置の異常検出システムの実施例を示す図２において、２０は電源装置における電源ライン、１は電源ライン２０に挿入されたサイリスタなどの自己保持型の半導体スイッチング素子、２はスイッチング素子１のゲート端子に対してゲート信号ＳG を中継供給するゲート基板、３は電源ライン２０に設けた計器用変流器（ＣＴ）で捉える電流を検出するための電流検出回路、４は第１の単安定マルチバイブレータ、５は第２の単安定マルチバイブレータ、６はＥｘＯＲ（排他的論理和）ゲート、７はＮＯＲ（否定論理和）ゲート、８はＮＡＮＤ（否定論理積）ゲート、９は負論理（ローアクティブ）入力のＯＲゲート、１０はＯＲ（論理和）ゲート、１１はタイマーカウンタ、１２はＤフリップフロップ、１３は誤作動検出のための発光ダイオード（ＬＥＤ）、１４は故障復帰用スイッチである。ＮＡＮＤゲート８と負論理入力のＯＲゲート９とは同一の動作論理を有し、互いに置き換え可能である。タイマーカウンタ１１は図１のタイマーカウンタＥ２に対応し、Ｄフリップフロップ１２と発光ダイオード１３は図１の異常報知器Ｅ３に対応している。電流検出回路３、第１の単安定マルチバイブレータ４、第２の単安定マルチバイブレータ５、各種論理ゲート６，７，８，９，１０は図１の異常検出部Ｅ１を構成している。 2 showing an embodiment of an abnormality detection system for a power supply according to the present invention, 20 is a power supply line in the power supply, 1 is a self-holding semiconductor switching element such as a thyristor inserted in the power supply line 20, and 2 is a switching element. A gate substrate for relaying a gate signal S G to the gate terminal of the element 1, 3 a current detection circuit for detecting a current detected by a current transformer (CT) provided in a power supply line 20, and 4 a second 1 is a monostable multivibrator, 5 is a second monostable multivibrator, 6 is an ExOR (exclusive logical sum) gate, 7 is a NOR (negative logical sum) gate, 8 is a NAND (negative logical product) gate, and 9 is a NAND (negative logical product) gate. Negative logic (low active) input OR gate, 10 is an OR (logical sum) gate, 11 is a timer counter, 12 is a D flip-flop, 13 is a light emitting diode (LED) for malfunction detection, and 14 is for failure recovery. is a switch. The NAND gate 8 and the negative logic input OR gate 9 have the same operating logic and can be replaced with each other. The timer counter 11 corresponds to the timer counter E2 in FIG. 1, and the D flip-flop 12 and the light emitting diode 13 correspond to the abnormality alarm E3 in FIG. The current detection circuit 3, the first monostable multivibrator 4, the second monostable multivibrator 5, and various logic gates 6, 7, 8, 9, 10 constitute the abnormality detection section E1 of FIG.

第１の単安定マルチバイブレータ４のＡ１端子にゲート信号ＳG を入力し、第２の単安定マルチバイブレータ５のＢ１端子に電流検出回路３からの通電信号ＳT を入力する。 The gate signal S G is input to the A1 terminal of the first monostable multivibrator 4 , and the conduction signal S T from the current detection circuit 3 is input to the B1 terminal of the second monostable multivibrator 5 .

ＥｘＯＲゲート６には第１の単安定マルチバイブレータ４のＱ１出力端子からの制御信号ＳM1と第２の単安定マルチバイブレータ５のＱ１反転出力端子からの制御信号ＳN1が入力される。ＮＯＲゲート７にはクロックパルスＣＬＫとＥｘＯＲゲート６からの制御信号Ｓ1 が入力される。ＮＡＮＤゲート８にはＮＯＲゲート７からの制御信号Ｓ2 とＤフリップフロップ１２のＱ１反転出力端子からの制御信号Ｓ6 が入力される。負論理入力のＯＲゲート９には第１の単安定マルチバイブレータ４のＱ２反転出力端子からの制御信号ＳM2とＤフリップフロップ１２のＱ１反転出力端子からの制御信号Ｓ6 が入力される。ＯＲゲート１０には第２の単安定マルチバイブレータ５のＱ２出力端子からの制御信号ＳN2と負論理入力のＯＲゲート９からの制御信号Ｓ7 が入力される。 The control signal S M1 from the Q1 output terminal of the first monostable multivibrator 4 and the control signal S N1 from the Q1 inverted output terminal of the second monostable multivibrator 5 are input to the ExOR gate 6 . The clock pulse CLK and the control signal S 1 from the ExOR gate 6 are input to the NOR gate 7 . The control signal S 2 from the NOR gate 7 and the control signal S 6 from the Q1 inverted output terminal of the D flip-flop 12 are input to the NAND gate 8 . The control signal S M2 from the Q2 inverting output terminal of the first monostable multivibrator 4 and the control signal S6 from the Q1 inverting output terminal of the D flip-flop 12 are input to the negative logic input OR gate 9 . The OR gate 10 receives the control signal S N2 from the Q2 output terminal of the second monostable multivibrator 5 and the control signal S 7 from the negative logic input OR gate 9 .

タイマーカウンタ１１のＣＬＫ入力端子にはＮＡＮＤゲート８からの制御信号Ｓ3 が入力され、ＲＥＳＥＴ入力端子にはＯＲゲート１０からの制御信号Ｓ8 が入力される。Ｄフリップフロップ１２のＣＬＫ入力端子にはタイマーカウンタ１１のＱ４出力端子からのクロックパルスＣＬＫが入力され、ＲＥＳＥＴ入力端子には故障復帰用スイッチ１４からの制御信号Ｓ9 が入力され、Ｑ１出力端子は発光ダイオード１３のアノードに接続され、制御信号Ｓ5 が供給される。 The control signal S3 from the NAND gate 8 is input to the CLK input terminal of the timer counter 11, and the control signal S8 from the OR gate 10 is input to the RESET input terminal. The clock pulse CLK from the Q4 output terminal of the timer counter 11 is input to the CLK input terminal of the D flip-flop 12, the control signal S9 from the failure recovery switch 14 is input to the RESET input terminal, and the Q1 output terminal is It is connected to the anode of the light emitting diode 13 and supplied with the control signal S5 .

次に、以上のように構成された電源装置の異常検出システムの動作を説明する。 Next, the operation of the power supply abnormality detection system configured as described above will be described.

ＥｘＯＲゲート６の動作論理は、
入力（Ｌ Ｌ） → 出力〔Ｌ〕
入力（Ｌ Ｈ） → 出力〔Ｈ〕
入力（Ｈ Ｌ） → 出力〔Ｈ〕
入力（Ｈ Ｈ） → 出力〔Ｌ〕
である。 The operating logic of the ExOR gate 6 is
Input (L L) → Output [L]
Input (L H) → Output [H]
Input (HL) → Output (H)
Input (H H) → Output [L]
is.

ＮＯＲゲート７の動作論理は、
入力（Ｌ Ｌ） → 出力〔Ｈ〕
入力（Ｌ Ｈ） → 出力〔Ｌ〕
入力（Ｈ Ｌ） → 出力〔Ｌ〕
入力（Ｈ Ｈ） → 出力〔Ｌ〕
である。 The operating logic of the NOR gate 7 is
Input (L L) → Output [H]
Input (L H) → Output [L]
Input (HL) → Output (L)
Input (H H) → Output [L]
is.

ＮＡＮＤゲート８および負論理入力のＯＲゲート９の動作論理は、
入力（Ｌ Ｌ） → 出力〔Ｈ〕
入力（Ｌ Ｈ） → 出力〔Ｈ〕
入力（Ｈ Ｌ） → 出力〔Ｈ〕
入力（Ｈ Ｈ） → 出力〔Ｌ〕
である。 The operational logic of the NAND gate 8 and the negative logic input OR gate 9 is as follows:
Input (L L) → Output [H]
Input (L H) → Output [H]
Input (HL) → Output (H)
Input (H H) → Output [L]
is.

まずは、最も基本的なモードである第４のモードから説明する。 First, the fourth mode, which is the most basic mode, will be described.

［１］第４のモード：ゲート信号無し、通電無し⇒正常判定（図３）
第４のモードはゲート信号ＳG の入力が検出されず、かつ通電信号ＳT の入力も検出されない動作モードである。この第４のモードを図３のタイミングチャートを用いて説明する。 [1] Fourth mode: no gate signal, no energization ⇒ normal judgment (Fig. 3)
The fourth mode is an operation mode in which neither the input of the gate signal S G nor the input of the energization signal ST is detected. This fourth mode will be described with reference to the timing chart of FIG.

サイリスタ（自己保持型のスイッチング素子）１のゲート端子に作用するゲート信号ＳG が第１の単安定マルチバイブレータ４に入力されないときは、ゲート信号ＳG のレベルが“Ｌ”レベルに固定化されている。また、電流検出回路３から入力される通電信号ＳT が第２の単安定マルチバイブレータ５に入力されないときは、通電信号ＳT のレベルが“Ｈ”レベルに固定化されている。 When the gate signal S G acting on the gate terminal of the thyristor (self-holding switching element) 1 is not input to the first monostable multivibrator 4, the level of the gate signal S G is fixed at "L" level. ing. Further, when the energization signal S T input from the current detection circuit 3 is not input to the second monostable multivibrator 5, the level of the energization signal S T is fixed at "H" level.

第１の単安定マルチバイブレータ４のＱ１出力端子から出力される制御信号ＳM1は“Ｌ”レベルとなる。第２の単安定マルチバイブレータ５のＱ１反転出力端子から出力される制御信号ＳN1は“Ｈ”レベルとなる。制御信号ＳM1（“Ｌ”レベル）と制御信号ＳN1（“Ｈ”レベル）を入力したＥｘＯＲゲート６は制御信号Ｓ1 として“Ｈ”レベルを出力する。ＮＯＲゲート７はＥｘＯＲゲート６からの“Ｈ”レベルの制御信号Ｓ1 と周期的に“Ｈ”／“Ｌ”を繰り返すクロックパルスＣＬＫを入力するが、制御信号Ｓ1 が“Ｈ”レベルを継続している関係で、ＮＯＲゲート７は制御信号Ｓ2 として“Ｌ”レベルを出力する。 The control signal S M1 output from the Q1 output terminal of the first monostable multivibrator 4 becomes "L" level. The control signal S N1 output from the Q1 inverted output terminal of the second monostable multivibrator 5 becomes "H" level. The ExOR gate 6 to which the control signal S M1 ("L" level) and the control signal S N1 ("H" level) are input outputs "H" level as the control signal S1. The NOR gate 7 receives the "H" level control signal S1 from the ExOR gate 6 and the clock pulse CLK periodically repeating "H" / "L", but the control signal S1 continues at the "H" level. As a result, the NOR gate 7 outputs "L" level as the control signal S2.

ＮＯＲゲート７からの制御信号Ｓ2 とＤフリップフロップ１２のＱ１反転出力端子からの“Ｈ”レベルに固定化された制御信号Ｓ6 を入力するＮＡＮＤゲート８は、制御信号Ｓ2 が“Ｌ”レベルであるので“Ｈ”レベルに固定化された制御信号Ｓ3 を出力する。 A NAND gate 8 receives the control signal S2 from the NOR gate 7 and the control signal S6 fixed to the "H" level from the Q1 inverted output terminal of the D flip - flop 12 , and the control signal S2 is "L". level , the control signal S3 fixed at "H" level is output.

ＣＬＫ入力端子に“Ｈ”／“Ｌ”遷移しない制御信号Ｓ3 を入力するタイマーカウンタ１１はカウント動作を停止したままであり、そのＱ４出力端子からのカウントアップ信号Ｓ4 は“Ｌ”レベルを継続する。 The timer counter 11 , which receives the control signal S3 which does not make a "H"/"L" transition to the CLK input terminal, continues to stop the counting operation, and the count-up signal S4 from its Q4 output terminal changes to the "L" level. continue.

ＣＬＫ入力端子にタイマーカウンタ１１からの“Ｌ”レベルに固定化されたカウントアップ信号Ｓ4 を入力するＤフリップフロップ１２は、そのＱ１出力端子から出力する点灯制御信号Ｓ5 として“Ｌ”レベルを継続して出力し、したがって、発光ダイオード１３は消灯状態を保持する。 The D flip-flop 12, whose CLK input terminal receives the count - up signal S4 fixed at "L" level from the timer counter 11 , outputs "L" level as the lighting control signal S5 output from its Q1 output terminal. It continues to output, and therefore the light-emitting diode 13 maintains the extinguished state.

この発光ダイオード１３の消灯状態は、第１の単安定マルチバイブレータ４からの制御信号ＳM1が“Ｌ”レベルを維持し、かつ、第２の単安定マルチバイブレータ５からの制御信号ＳN1が“Ｈ”レベルを維持しているという条件下で成立している。 In the extinguished state of the light emitting diode 13, the control signal S M1 from the first monostable multivibrator 4 is maintained at "L" level and the control signal S N1 from the second monostable multivibrator 5 is kept at "L" level. This is established under the condition that the H" level is maintained.

タイマーカウンタ１１からＤフリップフロップ１２のＣＬＫ入力端子に入力されるカウントアップ信号Ｓ4 は“Ｌ”レベルを維持していて、クロック入力が不活性であるため、Ｄフリップフロップ１２のＱ１反転出力端子からの制御信号Ｓ6 は“Ｈ”レベルを保持する。第１の単安定マルチバイブレータ４のＱ２反転出力端子からの制御信号ＳM2も“Ｈ”レベルを保持していて負論理入力のＯＲゲート９の２入力は“Ｈ”，“Ｈ”であるので、負論理入力のＯＲゲート９からの制御信号Ｓ7 は“Ｌ”レベルとなる。第２の単安定マルチバイブレータ５のＱ２出力端子からの制御信号ＳN2は“Ｌ”レベルであるので、ＯＲゲート１０からの制御信号Ｓ8 は“Ｌ”レベルであり、タイマーカウンタ１１に対してはリセットは作用しない。 Since the count-up signal S4 input from the timer counter 11 to the CLK input terminal of the D flip-flop 12 is maintained at "L" level and the clock input is inactive, the Q1 inverted output terminal of the D flip-flop 12 The control signal S6 from maintains the "H" level. Since the control signal S M2 from the Q2 inverted output terminal of the first monostable multivibrator 4 also holds the "H" level and the two inputs of the negative logic input OR gate 9 are "H" and "H", , the control signal S7 from the negative logic input OR gate 9 becomes "L" level. Since the control signal S N2 from the Q2 output terminal of the second monostable multivibrator 5 is at "L" level, the control signal S8 from the OR gate 10 is at "L" level. reset has no effect.

以上のように、ゲート信号ＳG の入力が検出されず、したがって正常な応答結果として通電信号ＳT の入力も検出されない第４のモードにあっては、発光ダイオード１３は消灯したままであり、異常報知とはならない。したがって、故障復帰用スイッチ１４は操作されず、制御信号Ｓ9 は“Ｌ”レベルのままである。 As described above, in the fourth mode in which the input of the gate signal S G is not detected, and therefore the input of the energization signal S T is not detected as a normal response result, the light emitting diode 13 remains extinguished. It is not an anomaly notification. Therefore, the failure recovery switch 14 is not operated and the control signal S9 remains at "L" level.

［２］第１のモード：ゲート信号無し、通電有り⇒異常判定（図４）
次に、異常検出になる第１のモードについて説明する。第１のモードはゲート信号ＳG の入力が検出されていないのにもかかわらず、通電信号ＳT の入力が検出されてしまう異常状態の場合の動作である。すなわち、自己保持型のスイッチング素子１に対してゲート信号ＳG を送出していないのにもかかわらず、スイッチング素子１がターンオンしてしまうので、発光ダイオード１３を点灯させる場合である。この第１のモードを図４のタイミングチャートを用いて説明する。 [2] First mode: no gate signal, energized ⇒ abnormality determination (Fig. 4)
Next, the 1st mode used as abnormality detection is demonstrated. The first mode is an operation in an abnormal state in which the input of the energization signal ST is detected although the input of the gate signal S G is not detected. That is, the self-holding switching element 1 is turned on even though the gate signal S G is not sent to the switching element 1, so that the light emitting diode 13 is lit. This first mode will be described with reference to the timing chart of FIG.

（１）イベント時刻ｔ10～ｔ11での動作
自己保持型のスイッチング素子１のゲート端子に対してゲート信号ＳG を立ち上げていないにもかかわらず、突然時刻ｔ10において電流検出回路３から通電信号ＳT が入力された場合を検討する。通電信号ＳT は、図３の第４のモードのスイッチング素子１の非導通状態を示す場合には連続する“Ｈ”レベル状態となるが、スイッチング素子１が不測に導通する異常の場合には、その自己保持特性のために図４に示すように、“Ｈ”，“Ｌ”が極短周期で繰り返される信号形態の連続パルスとなる。この連続パルスの開始時刻をイベント時刻ｔ10とする。 (1) Operation at event times t 10 to t 11 Although the gate signal SG is not raised to the gate terminal of the self-holding switching element 1 , the current detection circuit 3 suddenly Consider the case where the energization signal S T is input. The energization signal S T is continuously at the "H" level when indicating the non-conducting state of the switching element 1 in the fourth mode of FIG. , due to its self-holding characteristic, as shown in FIG. 4, it becomes a continuous pulse in the form of a signal in which "H" and "L" are repeated in an extremely short period. The start time of this continuous pulse is defined as event time t10 .

第１の単安定マルチバイブレータ４においては、ゲート信号ＳG が“Ｌ”レベルを継続していることからワンショットパルスの制御信号ＳM1は変化せず、“Ｌ”レベルを継続する。同時並行的に制御信号ＳM2も変化せず“Ｈ”レベルを継続する。 In the first monostable multivibrator 4, since the gate signal S G remains at the "L" level, the one-shot pulse control signal S M1 does not change and remains at the "L" level. Concurrently, the control signal S M2 also remains at the "H" level without change.

一方、第２の単安定マルチバイブレータ５においては、ワンショットパルスの制御信号ＳN1をＱ１反転出力端子から出力する。通電信号ＳT が異常で際限なく繰り返されるため、第２の単安定マルチバイブレータ５はワンショット動作を際限なく繰り返し、ワンショットパルスの制御信号ＳN1の“Ｌ”レベル状態も変化なくそのまま継続される。つまり、制御信号ＳN1の立下り変化は１回限りとなる。 On the other hand, the second monostable multivibrator 5 outputs the one-shot pulse control signal S N1 from the Q1 inverted output terminal. Since the energization signal S T is abnormal and endlessly repeated, the second monostable multivibrator 5 repeats the one-shot operation endlessly, and the "L" level state of the one-shot pulse control signal S N1 remains unchanged. be. That is, the control signal S N1 falls only once.

ＥｘＯＲゲート６は、イベント時刻ｔ10の瞬間直後では連続“Ｌ”レベルの制御信号ＳM1と“Ｈ”レベルから極短のパルス幅で“Ｌ”レベルへ立ち下がる制御信号ＳN1とを入力として、制御信号ＳN1と同様に立ち下がる制御信号Ｓ1 を出力する。この場合の制御信号Ｓ1 は、“Ｈ”レベルから極短のパルス幅で“Ｌ”レベルへ立ち下がり、引き続いて“Ｌ”レベルを維持する。 The ExOR gate 6 receives as inputs the control signal S M1 which is continuously at the "L" level immediately after the event time t10 and the control signal S N1 which falls from the "H" level to the "L" level with an extremely short pulse width. , outputs a control signal S 1 that falls in the same manner as the control signal S N1 . In this case, the control signal S1 falls from the "H" level to the "L" level with an extremely short pulse width and then maintains the "L" level.

ＮＯＲゲート７は、“Ｌ”レベルの制御信号Ｓ1 と、“Ｈ”，“Ｌ”が極短周期で繰り返される信号形態のクロックパルスＣＬＫとを入力として、そのクロックパルスＣＬＫを反転させた反転クロックパルス／ＣＬＫを制御信号Ｓ2 （反転クロックパルスＳ2 ）として出力する。なお、この反転クロックパルスＳ2 はイベント時刻ｔ12を越えても続くことになる。 The NOR gate 7 receives as input the control signal S1 at the "L" level and the clock pulse CLK in the form of a signal in which "H" and "L" are repeated at an extremely short period, and inverts the clock pulse CLK. The clock pulse /CLK is output as the control signal S 2 (inverted clock pulse S 2 ). This inverted clock pulse S2 will continue even after the event time t12 .

ＮＡＮＤゲート８は、１入力がＤフリップフロップ１２からの制御信号Ｓ6 の“Ｈ”レベルであるから、もう１つの入力の反転クロックパルスＳ2 を反転させ、“Ｌ”，“Ｈ”を繰り返す正転クロックパルスＳ3 を出力する。この正転クロックパルスＳ3 はクロックパルスＣＬＫと同期した信号となるが、これがタイマーカウンタ１１のＣＬＫ入力端子に入力されるので、タイマーカウンタ１１はそのパルスを計数する。タイマーカウンタ１１はある時間の経過後、基準計数値Ｎ0 まで計数しカウントアップ（プリセット値到達）する。この時刻をイベント時刻ｔ11とする。 Since one input of the NAND gate 8 is the "H" level of the control signal S6 from the D flip-flop 12, the NAND gate 8 inverts the inverted clock pulse S2 of the other input and repeats "L" and "H". It outputs a forward rotation clock pulse S3 . This forward clock pulse S3 becomes a signal synchronized with the clock pulse CLK , and is input to the CLK input terminal of the timer counter 11, so that the timer counter 11 counts the pulses. After a certain time has passed, the timer counter 11 counts up to the reference count value N0 (reaches the preset value). Let this time be the event time t 11 .

タイマーカウンタ１１がカウントアップするとＤフリップフロップ１２の状態が変化するが、カウントアップするまでは変化しないので、イベント時刻ｔ11までは制御信号Ｓ4 ，Ｓ5 ，Ｓ6 ，Ｓ7 ，Ｓ8 も変化しない。 When the timer counter 11 counts up, the state of the D flip - flop 12 changes. It does not change.

（２）イベント時刻ｔ11～ｔ12での動作
イベント時刻ｔ11においてタイマーカウンタ１１の基準計数値Ｎ0 までのカウントアップが成立するとカウントアップ信号Ｓ4 が単発パルスの状態で立ち上がり、これに起因してＤフリップフロップ１２のＱ１出力端子から出力される点灯制御信号Ｓ5 が“Ｌ”レベルから反転して“Ｈ”レベルに立ち上がり、発光ダイオード１３を点灯させ、異常報知となる。イベント時刻ｔ11の瞬間直後にはカウントアップ信号Ｓ4 は“Ｌ”レベルへ復帰する。 ( 2 ) Operation at event times t11 to t12 When the timer counter 11 counts up to the reference count value N0 at event time t11 , the count - up signal S4 rises in a single pulse state. Then, the lighting control signal S5 output from the Q1 output terminal of the D flip-flop 12 is inverted from the "L" level and rises to the "H" level, causing the light emitting diode 13 to light up and an abnormality notification. Immediately after the event time t11 , the count - up signal S4 returns to "L" level.

Ｄフリップフロップ１２のＱ１反転出力端子から出力される制御信号Ｓ6 がイベント時刻ｔ11において“Ｈ”レベルから反転して“Ｌ”レベルに変化し、これに応動して、ＮＡＮＤゲート８から出力されるクロックパルスＳ3 は“Ｈ”レベルを継続する状態に変化し、負論理入力のＯＲゲート９から出力される制御信号Ｓ7 、ＯＲゲート１０から出力されるリセット制御信号Ｓ8 も“Ｈ”レベルを継続する状態に変化する。 The control signal S6 output from the Q1 inverted output terminal of the D flip-flop 12 is inverted from the "H" level to the "L" level at the event time t11 . The input clock pulse S3 changes to a state of continuing "H" level , and the control signal S7 output from the negative logic input OR gate 9 and the reset control signal S8 output from the OR gate 10 are also "H". "Changes to a state that continues the level.

（３）イベント時刻ｔ12以降での動作
発光ダイオード１３の点灯によって異常が発生したことが報知されるが、その確認後イベント時刻ｔ12において故障復帰用スイッチ１４が操作されてリセット制御信号Ｓ9 が“Ｈ”レベルに立ち上げられると、制御信号Ｓ5 ，Ｓ6 ，Ｓ7 ，Ｓ8 は初期状態に復帰し、点灯していた発光ダイオード１３は消灯する。その後、スイッチング素子１を修復することになる。 ( 3 ) Operation after event time t12 Lighting of the light emitting diode 13 informs that an abnormality has occurred. rises to the "H" level, the control signals S5 , S6 , S7 and S8 return to their initial states, and the light emitting diodes 13 turn off. After that, the switching element 1 is repaired.

もし、故障復帰用スイッチ１４を操作しなければ、発光ダイオード１３の点灯すなわち異常報知は続行される。 If the failure recovery switch 14 is not operated, the lighting of the light emitting diode 13, that is, the abnormality notification continues.

［３］第２のモード：ゲート信号有り、通電無し⇒異常判定（図５）
次に、これも異常検出になる第２のモードについて説明する。第２のモードはゲート信号ＳG の入力が検出されているにもかかわらず、通電信号ＳT の入力の検出がなされない異常状態の場合の動作である。すなわち、自己保持型のスイッチング素子１に対してゲート信号ＳG を送出したにもかかわらず、スイッチング素子１がターンオンしないので、発光ダイオード１３を点灯させる場合である。この第２のモードを図５のタイミングチャートを用いて説明する。 [3] Second mode: With gate signal, without energization ⇒ Abnormal judgment (Fig. 5)
Next, a description will be given of a second mode in which this is also an abnormality detection. The second mode is an operation in an abnormal state in which the input of the energization signal ST is not detected even though the input of the gate signal S G is detected. That is, even though the gate signal S G is sent to the self-holding switching element 1, the switching element 1 does not turn on, so that the light emitting diode 13 is lit. This second mode will be described with reference to the timing chart of FIG.

（１）イベント時刻ｔ20～ｔ22での動作
イベント時刻ｔ20において、ゲート信号ＳG が単発パルスの状態で“Ｌ”レベル状態から“Ｈ”レベルに立ち上がり、ゲート基板２を介して自己保持型のスイッチング素子１のゲート端子に印加される。これによって通常（正常動作時）であればスイッチング素子１がトリガされてターンオンして、スイッチング素子１を通る電源ライン２０に電流が流れ、図６（第３のモード）に示すように、電流検出回路３はその検出信号を通電信号ＳT （微小パルス幅の矩形波２個分（“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”→“Ｈ”）のパルス信号）として第２の単安定マルチバイブレータ５に送出するはずのところ、何らかの不具合により通電信号ＳT のパルス入力がなされない（図５）、という場合を検討する。通電信号ＳT としては、入力がないことから第４のモード（図３）の場合と同様に連続する“Ｈ”レベル状態となる。第１の単安定マルチバイブレータ４は、単発パルスのゲート信号ＳG の入力によって状態が変化するが、第２の単安定マルチバイブレータ５の方は第３のモードの場合とは異なり、状態は変化しない。 (1) Operation at event times t 20 to t 22 At event time t 20 , the gate signal S G rises from the “L” level to the “H” level in a single pulse state, and self-holds through the gate substrate 2 . is applied to the gate terminal of the switching element 1 of the type. As a result, the switching element 1 is triggered and turned on normally (during normal operation), current flows through the power supply line 20 passing through the switching element 1, and current detection is performed as shown in FIG. 6 (third mode). The circuit 3 converts the detection signal into a second energization signal S T (a pulse signal of two rectangular waves of minute pulse width (“H”→“L”→“H”→“L”→“H”)). Consider the case where the pulse input of the energization signal S T is not performed due to some trouble when it should be sent to the monostable multivibrator 5 (FIG. 5). Since there is no input as the energization signal S T , it is in a continuous "H" level state as in the case of the fourth mode (FIG. 3). The state of the first monostable multivibrator 4 changes according to the input of the single-pulse gate signal S G , but the state of the second monostable multivibrator 5 changes unlike in the third mode. do not do.

まず、第１の単安定マルチバイブレータ４においては、後述する第３のモード（図６）も同様の動作状態となる。すなわち、短パルス“Ｈ”レベルのゲート信号ＳG が印加されたイベント時刻ｔ20のタイミングでＱ１出力端子からワンショットパルスの制御信号ＳM1が“Ｌ”レベルから“Ｈ”レベルに立ち上がる。なお、このワンショットパルスの制御信号ＳM1のパルス幅はワンショット期間であり、これは比較的長い（異常検出のための基準計数値Ｎ0 に対応する基準時間Ｔ0 よりも僅かに長い）第１の判定期間Ｔlongである。第１の判定期間Ｔlongの終了時点はイベント時刻ｔ22となる。 First, in the first monostable multivibrator 4, the third mode (FIG. 6), which will be described later, is also in the same operating state. That is, at the timing of the event time t20 when the gate signal SG of short pulse " H " level is applied, the one-shot pulse control signal S M1 rises from "L" level to "H" level from the Q1 output terminal. The pulse width of this one-shot pulse control signal S M1 is the one-shot period, which is relatively long (slightly longer than the reference time T 0 corresponding to the reference count value N 0 for abnormality detection). This is the first determination period T long . The end point of the first determination period T long is event time t 22 .

一方、第２の単安定マルチバイブレータ５においては、電流検出回路３から入力される通電信号ＳT の不具合によりワンショットパルスの制御信号ＳN1は“Ｈ”レベル状態を維持したままとなり、ＥｘＯＲゲート６はワンショットパルスの制御信号ＳM1を反転した制御信号Ｓ1 を出力する。この制御信号Ｓ1 はイベント時刻ｔ22までは“Ｌ”レベルを継続する。なお、イベント時刻ｔ22を過ぎると反転して“Ｈ”レベルとなり、あとは“Ｈ”レベルを継続することになる。 On the other hand, in the second monostable multivibrator 5, the control signal S N1 of the one-shot pulse remains at the "H" level state due to a defect in the energization signal S T input from the current detection circuit 3, and the ExOR gate 6 outputs a control signal S1 obtained by inverting the one -shot pulse control signal S M1 . This control signal S1 continues to be at the "L" level until event time t22 . It should be noted that after the event time t22 , the signal is inverted to the "H" level, and thereafter the "H" level is continued.

比較的長い第１の判定期間Ｔlongにおいて“Ｌ”レベルの制御信号Ｓ1 とクロックパルスＣＬＫを入力するＮＯＲゲート７はクロックパルスＣＬＫの“Ｈ”，“Ｌ”を反転させたクロックパルスＳ2 （反転クロックパルス／ＣＬＫ）を出力する。 The NOR gate 7, which receives the control signal S1 of "L" level and the clock pulse CLK during the relatively long first determination period T long , outputs the clock pulse S2 obtained by inverting the "H" and "L" of the clock pulse CLK . (inverted clock pulse /CLK) is output.

Ｄフリップフロップ１２のＱ１反転出力端子から出力される制御信号Ｓ6 が“Ｈ”レベルとなっている期間（ｔ20～ｔ21）において、ＮＡＮＤゲート８は反転クロックパルスＳ2 を再反転した状態のクロックパルスＳ3 （クロックパルスＣＬＫに同期した信号）をタイマーカウンタ１１のＣＬＫ入力端子に入力し、計数を開始する。この計数はイベント時刻ｔ20から開始され、基準計数値Ｎ0 まで進められる（カウントアップ（プリセット値到達））。 During the period (t 20 to t 21 ) in which the control signal S 6 output from the Q1 inverted output terminal of the D flip-flop 12 is at "H" level, the NAND gate 8 re-inverts the inverted clock pulse S 2 . clock pulse S 3 (a signal synchronized with the clock pulse CLK) is input to the CLK input terminal of the timer counter 11 to start counting. This counting starts at event time t20 and advances to the reference count value N0 (counting up (reaching preset value)).

（２）イベント時刻ｔ21～ｔ22での動作
イベント時刻ｔ21はタイマーカウンタ１１のカウントアップ時刻である。カウントアップしたタイマーカウンタ１１は、そのＱ４出力端子からカウントアップ信号Ｓ4 を単発パルスの状態で出力する。カウントアップ時刻ｔ21は制御信号ＳM1の第１の判定期間Ｔlongの終了時刻ｔ22よりも早い時刻である。 (2) Operation at Event Times t 21 to t 22 Event time t 21 is the count-up time of the timer counter 11 . After counting up, the timer counter 11 outputs a count-up signal S4 in the form of a single pulse from its Q4 output terminal. The count-up time t21 is earlier than the end time t22 of the first determination period Tlong of the control signal SM1 .

カウントアップ信号Ｓ4 がＣＬＫ入力端子に入力されたＤフリップフロップ１２においては、Ｑ１出力端子から“Ｈ”レベルに立ち上がった点灯制御信号Ｓ5 が出力され、発光ダイオード１３が点灯し、異常報知となる。 In the D flip-flop 12 to which the count-up signal S4 is input to the CLK input terminal, the lighting control signal S5 rising to the "H" level is output from the Q1 output terminal, the light - emitting diode 13 is lit, and an abnormality notification is given. Become.

同時にイベント時刻ｔ21において、Ｄフリップフロップ１２のＱ１反転出力端子から出力される制御信号Ｓ6 が“Ｌ”レベルに反転し、ＮＡＮＤゲート８から出力される制御信号Ｓ3 が“Ｈ”レベルに変化し固定化される。また、負論理入力のＯＲゲート９から出力される制御信号Ｓ7 が“Ｈ”レベルに立ち上がり、ＯＲゲート１０から出力される単発パルスのリセット制御信号Ｓ8 も“Ｈ”レベルに立ち上がり、タイマーカウンタ１１の計数がゼロクリアされる。 At the same time, at the event time t21 , the control signal S6 output from the Q1 inverted output terminal of the D flip-flop 12 is inverted to "L" level, and the control signal S3 output from the NAND gate 8 is inverted to "H" level. Changed and fixed. In addition, the control signal S7 output from the negative logic input OR gate 9 rises to "H" level, the single pulse reset control signal S8 output from the OR gate 10 also rises to "H" level, and the timer counter A count of 11 is cleared to zero.

タイマーカウンタ１１が計数を開始するイベント時刻ｔ20からカウントアップするイベント時刻ｔ21までの時間Ｔupは、ワンショットパルスの制御信号ＳM1が“Ｈ”レベルとなっている比較的長い第１の判定期間Ｔlongよりも短く設定されている。 The time Tup from the event time t20 when the timer counter 11 starts counting to the event time t21 when the timer counter 11 counts up is a relatively long first time when the one-shot pulse control signal SM1 is at "H" level. It is set shorter than the determination period T long .

（３）イベント時刻ｔ22～ｔ23での動作
一方、イベント時刻ｔ22においては、第１の単安定マルチバイブレータ４のＱ１出力端子から出力されるワンショットパルスの制御信号ＳM1が“Ｌ”レベルに立ち下がるのに同期してＱ２反転出力端子から出力される制御信号ＳM2が単発パルスの状態で、イベント時刻ｔ22で“Ｈ”レベルから“Ｌ”レベルに立ち下がり、次いでイベント時刻ｔ23で“Ｌ”レベルから“Ｈ”レベルに立ち上がる。 (3) Operation at event times t 22 to t 23 On the other hand, at event time t 22 , the one-shot pulse control signal S M1 output from the Q1 output terminal of the first monostable multivibrator 4 is "L". The control signal S M2 output from the Q2 inverted output terminal in synchronism with the falling level falls in the state of a single pulse, falling from the "H" level to the "L" level at the event time t22 , and then falling to the "L" level at the event time t22. At 23 , it rises from "L" level to "H" level.

イベント時刻ｔ22では制御信号ＳN1は“Ｈ”レベルを継続しているが、制御信号ＳM1が“Ｈ”レベルから“Ｌ”レベルへと変化するので、ＥｘＯＲゲート６から出力されるクロック通過許可信号Ｓ1 は“Ｌ”レベルから“Ｈ”レベルへと変化する。クロック通過許可信号Ｓ1 はイベント時刻ｔ22以降は“Ｈ”レベルを維持し、それに連動して制御信号Ｓ2 は“Ｌ”レベルを維持し、制御信号Ｓ3 は“Ｈ”レベルを維持する。タイマーカウンタ１１はイベント時刻ｔ21以降はアップカウントのインクリメント動作を停止することになる。 At event time t22 , the control signal S N1 continues to be at the "H" level, but since the control signal S M1 changes from the "H" level to the "L" level, the clock output from the ExOR gate 6 passes through. The enable signal S1 changes from "L" level to "H" level. After the event time t22 , the clock passage permission signal S1 maintains the "H" level, and in conjunction therewith the control signal S2 maintains the "L" level , and the control signal S3 maintains the "H" level. . After the event time t21 , the timer counter 11 stops incrementing the up-count.

（４）イベント時刻ｔ23～ｔ24での動作
制御信号Ｓ7 を出力する負論理入力のＯＲゲート９は、制御信号Ｓ6 と制御信号ＳM2を２入力とするが、時刻ｔ21までは２入力がＳ6 ＝“Ｈ”，ＳM2 ＝“Ｈ”であるので制御信号Ｓ7 は“Ｌ”レベルであり、時刻ｔ21以降では２入力がＳ6 ＝“Ｌ”，ＳM2 ＝“Ｈ”であるので制御信号Ｓ7 は“Ｈ”レベル、制御信号ＳM2が“Ｌ”レベルとなっているごく短い期間ｔ22～ｔ23では２入力がＳ6 ＝“Ｌ”，ＳM2 ＝“Ｌ”であるので制御信号Ｓ7 は引き続いて“Ｈ”レベル、時刻ｔ23以降では２入力がＳ6 ＝“Ｌ”，ＳM2 ＝“Ｈ”なので制御信号Ｓ7 はさらに引き続いて“Ｈ”レベルとなる。ＯＲゲート１０に対して第２の単安定マルチバイブレータ５から入力される制御信号ＳN2は“Ｌ”レベルであるので、ＯＲゲート１０から出力される制御信号Ｓ8 は制御信号Ｓ7 と同じ波形となる。制御信号Ｓ7 ，Ｓ8 の“Ｈ”レベルは時刻ｔ24まで続く。 ( 4 ) Operation at event times t23 to t24 The negative logic input OR gate 9 that outputs the control signal S7 receives the control signal S6 and the control signal S M2 as two inputs. Since the two inputs are S 6 =“H” and S M2 =“H”, the control signal S 7 is at the “L” level . Since the control signal S7 is at "H" level and the control signal S M2 is at "L" level, during the very short period t22 to t23 , the two inputs are S6 ="L", S M2 = Since the control signal S7 is " L ", the control signal S7 continues to be at " H " level. "Level. Since the control signal S N2 input from the second monostable multivibrator 5 to the OR gate 10 is at "L" level, the control signal S8 output from the OR gate 10 has the same waveform as the control signal S7. becomes. The "H" level of the control signals S7 and S8 continues until time t24 .

すでに説明したようにイベント時刻ｔ21における発光ダイオード１３の点灯によって異常が発生したことが報知されるが、その確認後イベント時刻ｔ24において故障復帰用スイッチ１４が操作されてリセット制御信号Ｓ9 が“Ｈ”レベルに立ち上げられると、制御信号Ｓ5 ，Ｓ6 ，Ｓ7 ，Ｓ8 は初期状態に復帰し、点灯していた発光ダイオード１３は消灯する。その後、スイッチング素子１を修復することになる。 As already explained, the occurrence of an abnormality is notified by the lighting of the light emitting diode 13 at the event time t21 . When raised to the "H" level, the control signals S5 , S6 , S7 and S8 are restored to their initial states, and the light emitting diodes 13 are extinguished. After that, the switching element 1 is repaired.

もし、故障復帰用スイッチ１４を操作しなければ、発光ダイオード１３の点灯すなわち異常報知は続行される。 If the failure recovery switch 14 is not operated, the lighting of the light emitting diode 13, that is, the abnormality notification continues.

［４］第３のモード：ゲート信号有り、通電有り⇒正常判定（図６）
次に、異常検出とはならない第３のモードについて説明する。第３のモードはゲート信号ＳG の入力が検出され、これに適正に応動する状態で、自己保持型のスイッチング素子１がターンオンし、発光ダイオード１３の点灯は起こらない場合の動作である。この第３のモードを図６のタイミングチャートを用いて説明する。 [4] Third mode: with gate signal, with energization ⇒ normal judgment (Fig. 6)
Next, a description will be given of a third mode in which no abnormality is detected. The third mode is the operation when the input of the gate signal SG is detected and the self-holding switching element 1 is turned on in a state of properly responding to it, and the light emitting diode 13 does not light up. This third mode will be described with reference to the timing chart of FIG.

（１）イベント時刻ｔ30～ｔ31 での動作
イベント時刻ｔ30において、自己保持型のスイッチング素子１のゲート端子に作用するゲート信号ＳG が単発パルスの状態で“Ｌ”レベル状態から“Ｈ”レベルに立ち上がり、ゲート基板２を介してスイッチング素子１のゲート端子に印加される。これによって所期通りにスイッチング素子１がトリガされてターンオンし、電源ライン２０に所期通りに電流が流れると、電流検出回路３を介して通電信号ＳT が第２の単安定マルチバイブレータ５のＢ１入力端子に入力される。スイッチング素子１の正常なターンオン動作を所期通りに検出した場合、電流検出回路３は通電信号ＳT として微小パルス幅の矩形波２個分（“Ｈ”→“Ｌ”→“Ｈ”→“Ｌ”→“Ｈ”）のパルス信号を出力する。パルス信号２個分が過ぎると、通電信号ＳT は連続した“Ｈ”レベル状態を保持する。 (1) Operation at event times t 30 to t 31 At event time t 30 , the gate signal S G acting on the gate terminal of the self-holding switching element 1 changes from “L” level to “H” in a single pulse state. ” level, and is applied to the gate terminal of the switching element 1 through the gate substrate 2 . As a result, the switching element 1 is triggered and turned on as expected, and when current flows through the power supply line 20 as expected, the energization signal S T is output to the second monostable multivibrator 5 via the current detection circuit 3 . It is input to the B1 input terminal. When the normal turn-on operation of the switching element 1 is detected as expected, the current detection circuit 3 detects two rectangular waves with minute pulse widths (“H”→“L”→“H”→“ (L"→"H") pulse signal is output. After two pulse signals have passed, the energization signal S T maintains a continuous "H" level state.

単発パルスのゲート信号ＳG の立ち上がりエッジによって、第１の単安定マルチバイブレータ４と第２の単安定マルチバイブレータ５の状態がともに変化する。 The states of both the first monostable multivibrator 4 and the second monostable multivibrator 5 are changed by the rising edge of the single-pulse gate signal S G .

まず、第１の単安定マルチバイブレータ４においては、“Ｈ”レベルのゲート信号ＳG が印加されたイベント時刻ｔ30においてＱ１出力端子からワンショットパルスの制御信号ＳM1が“Ｌ”レベルから“Ｈ”レベルに立ち上がる。なお、このワンショットパルスの制御信号ＳM1のパルス幅は比較的長い第１の判定期間Ｔlongである。ワンショットパルスの制御信号ＳM1の“Ｈ”レベル期間は時刻ｔ33までとなり、時刻ｔ33以降は“Ｌ”レベルに保持される。 First, in the first monostable multivibrator 4, at the event time t30 when the "H" level gate signal S G is applied, the one-shot pulse control signal S M1 from the Q1 output terminal changes from "L" level to "H" level. The pulse width of this one-shot pulse control signal S M1 is the relatively long first determination period T long . The "H" level period of the one-shot pulse control signal S M1 is until time t33 , and after time t33 it is held at the "L" level.

電流検出回路３から入力される通電信号ＳT は所定のサイクル（２回）だけ“Ｌ”，“Ｈ”を繰り返した後、“Ｈ”レベルに安定化する。第２の単安定マルチバイブレータ５においては、通電信号ＳT が印加されると、Ｑ１反転出力端子から出力されるワンショットパルスの制御信号ＳN1が“Ｈ”レベルから“Ｌ”レベルに立ち下がる。このワンショットパルスの制御信号ＳN1のパルス幅は比較的短い第２の判定期間Ｔshortである。 The energization signal S T input from the current detection circuit 3 is stabilized at the "H" level after repeating "L" and "H" for a predetermined cycle (twice). In the second monostable multivibrator 5, when the energization signal S T is applied, the one-shot pulse control signal S N1 output from the Q1 inverted output terminal falls from the "H" level to the "L" level. . The pulse width of this one-shot pulse control signal S N1 is the relatively short second determination period T short .

第２の単安定マルチバイブレータ５によるワンショットパルスの制御信号ＳN1の“Ｌ”レベル期間は時刻ｔ31までとなり、時刻ｔ31以降は“Ｈ”レベルに保持される。制御信号ＳM1の比較的長い第１の判定期間Ｔlongは、制御信号ＳN1の比較的短い第２の判定期間Ｔshortよりも長く設定されている（Ｔshort＜Ｔlong）。 The " L " level period of the one-shot pulse control signal SN1 by the second monostable multivibrator 5 lasts until time t31 , and is held at "H" level after time t31 . The relatively long first determination period T long of the control signal S M1 is set longer than the relatively short second determination period T short of the control signal S N1 (T short <T long ).

イベント時刻ｔ30以降の両制御信号ＳM1，ＳN1の変化に対してＥｘＯＲゲート６の出力状態の変化を調べると、第１の単安定マルチバイブレータ４からの制御信号ＳM1は“Ｌ”レベルから“Ｈ”レベルに変化し、第２の単安定マルチバイブレータ５からの制御信号ＳN1は“Ｈ”レベルから“Ｌ”レベルに変化しているが、２入力の組み合わせ（“Ｈ”と“Ｌ”）には変わりがないので、ＥｘＯＲゲート６からの制御信号Ｓ1 には変化がなく、第２の単安定マルチバイブレータ５の比較的短い第２の判定期間Ｔshort（ｔ30～ｔ31）では制御信号Ｓ1 は“Ｈ”レベルとなる。 Examining the change in the output state of the ExOR gate 6 with respect to the changes in both the control signals S M1 and S N1 after the event time t30 reveals that the control signal S M1 from the first monostable multivibrator 4 is at the "L" level. to "H" level, and the control signal S N1 from the second monostable multivibrator 5 changes from "H" level to "L" level. L") does not change, the control signal S 1 from the ExOR gate 6 does not change, and the relatively short second judgment period T short (t 30 to t 31 ) of the second monostable multivibrator 5 remains unchanged. ), the control signal S1 becomes "H" level.

以上の結果、比較的短い第２の判定期間Ｔshortの範囲内では、ＮＯＲゲート７の２入力は“Ｈ”レベルの制御信号Ｓ1 とクロックパルスＣＬＫであるので、ＮＯＲゲート７から出力される制御信号Ｓ2 は“Ｌ”レベルとなる。 As a result, within the range of the relatively short second judgment period T short , the two inputs of the NOR gate 7 are the control signal S1 of "H" level and the clock pulse CLK, so that the NOR gate 7 outputs The control signal S2 becomes "L" level.

ＮＡＮＤゲート８の２入力はＤフリップフロップ１２からの“Ｈ”レベルの制御信号Ｓ6 とＮＯＲゲート７からの“Ｌ”レベルの制御信号Ｓ2 であるので、ＮＡＮＤゲート８から出力されるクロックパルスＳ3 は“Ｈ”レベルとなる。このクロックパルスＳ3 はタイマーカウンタ１１のＣＬＫ入力端子に入力されるが、クロックパルスＳ3 は“Ｈ”レベルの連続信号であるので、計数動作は行われない。 Since the two inputs of the NAND gate 8 are the "H" level control signal S6 from the D flip-flop 12 and the "L" level control signal S2 from the NOR gate 7, the clock pulse output from the NAND gate 8 is S3 becomes "H" level. This clock pulse S3 is input to the CLK input terminal of the timer counter 11, but since the clock pulse S3 is a continuous signal of "H" level, no counting operation is performed.

タイマーカウンタ１１のＱ４出力端子から出力されるカウントアップ信号Ｓ4 は変化せず“Ｌ”レベルのままであり、Ｄフリップフロップ１２からの点灯制御信号Ｓ5 も“Ｌ”レベルのままと、いずれも第４のモード（図３）の場合と同様になり、発光ダイオード１３は消灯状態を保持する。 The count-up signal S4 output from the Q4 output terminal of the timer counter 11 remains unchanged at "L" level, and the lighting control signal S5 from the D flip-flop 12 also remains at "L" level. is the same as in the fourth mode (FIG. 3), and the light-emitting diode 13 maintains the off state.

（２）イベント時刻ｔ31～ｔ32での動作
次のイベント時刻は第２の単安定マルチバイブレータ５の比較的短い第２の判定期間Ｔshortがタイムアップした時刻ｔ31である。このイベント時刻ｔ31においては、それまで“Ｌ”レベルとなっていた第２の単安定マルチバイブレータ５からの制御信号ＳN1が“Ｈ”レベルへと立ち上がる。第１の単安定マルチバイブレータ４の比較的長い第１の判定期間Ｔlongはまだタイムアップしていないので、第１の単安定マルチバイブレータ４からの制御信号ＳM1は“Ｈ”レベルを継続している。その結果、イベント時刻ｔ31～ｔ32の期間にわたり、ＥｘＯＲゲート６の２入力は“Ｈ”，“Ｈ”となり、その制御信号Ｓ1 は“Ｈ”レベルから“Ｌ”レベルへと立ち下がる。 (2) Operation at Event Times t 31 to t 32 The next event time is time t 31 when the relatively short second judgment period T short of the second monostable multivibrator 5 times out. At this event time t31 , the control signal SN1 from the second monostable multivibrator 5, which has been at "L" level until then, rises to "H" level. Since the relatively long first determination period T long of the first monostable multivibrator 4 has not timed out yet, the control signal S M1 from the first monostable multivibrator 4 continues to be at the "H" level. ing. As a result, the two inputs of the ExOR gate 6 become "H" and "H" over the period of event times t31 to t32 , and the control signal S1 thereof falls from "H" level to "L" level.

この“Ｌ”レベルとなった制御信号Ｓ1 とクロックパルスＣＬＫとがＮＯＲゲート７に入力され、出力される制御信号Ｓ2 はクロックパルスＣＬＫに対してタイミング的に“Ｈ”／“Ｌ”が反転した反転クロックパルスとなる。クロックパルスＣＬＫは常時的に発振され続けている矩形波信号である。ＥｘＯＲゲート６から出力される制御信号Ｓ1 は、“Ｌ”レベルの状態でクロックパルスＣＬＫを通過させるクロック通過許可信号Ｓ1 として機能する。 This "L" level control signal S1 and the clock pulse CLK are input to the NOR gate 7 , and the output control signal S2 is "H"/"L" in timing with respect to the clock pulse CLK. It becomes an inverted inverted clock pulse. The clock pulse CLK is a rectangular wave signal that continues to oscillate all the time. The control signal S1 output from the ExOR gate 6 functions as a clock passage permission signal S1 that allows the clock pulse CLK to pass in the "L" level state.

反転クロックパルスである制御信号Ｓ2 はＮＡＮＤゲート８の１入力となる。ＮＡＮＤゲート８の他の１入力はＤフリップフロップ１２のＱ１反転出力端子から出力される制御信号Ｓ6 であり、この制御信号Ｓ6 は“Ｈ”レベルである。ＮＡＮＤゲート８は一方の入力が“Ｈ”レベルに維持されている状態では、他方の入力の論理レベル（“Ｈ”，“Ｌ”）を反転した論理レベル（“Ｌ”，“Ｈ”）を出力する。したがって、ＮＡＮＤゲート８からタイマーカウンタ１１に対して入力される制御信号Ｓ3 は、クロックパルスＣＬＫに同期したクロック制御信号となる。このクロックパルスＳ3 をＣＬＫ端子に入力したはタイマーカウンタ１１においては、計数動作が開始される。 The control signal S 2 , which is an inverted clock pulse, becomes one input of the NAND gate 8 . Another input of the NAND gate 8 is the control signal S6 output from the Q1 inverted output terminal of the D flip-flop 12 , and this control signal S6 is at "H" level. When one of the inputs of the NAND gate 8 is maintained at "H" level, the NAND gate 8 outputs logic levels ("L", "H") obtained by inverting the logic levels ("H", "L") of the other input. Output. Therefore, the control signal S3 input from the NAND gate 8 to the timer counter 11 becomes a clock control signal synchronized with the clock pulse CLK. When the clock pulse S3 is input to the CLK terminal , the timer counter 11 starts counting operation.

第２の単安定マルチバイブレータ５においては、Ｑ２出力端子から出力される制御信号ＳN2は、Ｑ１反転出力端子から出力されるワンショットパルスの制御信号ＳN1の立ち上がりタイミングを検出する信号で、単発パルスとしてイベント時刻ｔ31に生成されるように構成されている。この単発パルスの制御信号ＳN2は、タイマーカウンタ１１に対するリセット信号の機能を有している。 In the second monostable multivibrator 5, the control signal S N2 output from the Q2 output terminal is a signal for detecting the rise timing of the one-shot pulse control signal S N1 output from the Q1 inverted output terminal. It is configured to be generated at event time t31 as a pulse. This single-pulse control signal S N2 has the function of a reset signal for the timer counter 11 .

イベント時刻ｔ31において、制御信号ＳN1の立ち上がりに同期した制御信号ＳN2の単発パルスの立ち上がりによって、ＯＲゲート１０からタイマーカウンタ１１のＲＥＳＥＴ端子に入力される単発パルスのリセット制御信号Ｓ8 が立ち上がり、タイマーカウンタ１１のカウント動作がゼロクリアされる。このイベント時刻ｔ31でのタイマーカウンタ１１のゼロクリアと計数開始とが同期しているので、カウントは「０」からのリスタートとなる。しかし、タイマーカウンタ１１においては、規定の基準計数値Ｎ0 は大きめの数値を設定されており、イベント時刻ｔ31～ｔ32の期間内ではタイマーカウンタ１１は基準計数値Ｎ0 までカウントアップ（プリセット値到達）することはなく、そのＱ４出力端子からはカウントアップ信号Ｓ4 として“Ｈ”レベルを出力することはない。したがって、発光ダイオード１３は消灯状態を保持する。 At the event time t31 , the single-pulse reset control signal S8 input from the OR gate 10 to the RESET terminal of the timer counter 11 rises due to the rise of the single pulse of the control signal S N2 synchronized with the rise of the control signal S N1 . , the count operation of the timer counter 11 is cleared to zero. Since the zero clearing of the timer counter 11 at the event time t31 and the start of counting are synchronized, the counting restarts from "0". However, in the timer counter 11, the predetermined reference count value N 0 is set to a large numerical value, and the timer counter 11 counts up to the reference count value N 0 (preset value) within the period of event times t 31 to t 32 . value reached), and the Q4 output terminal never outputs a "H" level as the count-up signal S4. Therefore, the light emitting diode 13 maintains the off state.

（３）イベント時刻ｔ32～ｔ34での動作
イベント時刻ｔ32において、ＮＡＮＤゲート８のクロックパルスＳ3 は“Ｈ”レベルに立ち上がり、固定化される。すなわち、タイマーカウンタ１１によるカウント動作は停止し、カウントアップ（プリセット値到達）となる。 (3) Operation at Event Times t 32 to t 34 At event time t 32 , the clock pulse S 3 of the NAND gate 8 rises to "H" level and is fixed. That is, the timer counter 11 stops counting and counts up (reaches the preset value).

次のイベント時刻は第１の単安定マルチバイブレータ４の比較的長い第１の判定期間Ｔlongがタイムアップした時刻ｔ33である。このイベント時刻ｔ33においては、第１の単安定マルチバイブレータ４から出力されるワンショットパルスの制御信号ＳM1が“Ｈ”レベルから“Ｌ”レベルへ立ち下がる（比較的長い第１の判定期間Ｔlongの終了）。一方、第２の単安定マルチバイブレータ５から出力されるワンショットパルスの制御信号ＳN1は“Ｈ”レベルを維持しているので、ＥｘＯＲゲート６から出力される制御信号Ｓ1 は“Ｌ”レベルから“Ｈ”レベルへ立ち上がる。ＮＯＲゲート７から出力される制御信号Ｓ2 は“Ｌ”レベルである。ＮＡＮＤゲート８の２入力（Ｓ2 ，Ｓ6 ）が“Ｌ”，“Ｈ”となるので、ＮＡＮＤゲート８から出力されるクロックパルスＳ3 はパルス変化を規制され、一定振幅の“Ｈ”レベルの直流状態へ移行する。 The next event time is time t 33 when the relatively long first determination period T long of the first monostable multivibrator 4 times out. At this event time t33 , the one-shot pulse control signal S M1 output from the first monostable multivibrator 4 falls from the "H" level to the "L" level (a relatively long first determination period). end of T long ). On the other hand, since the one-shot pulse control signal S N1 output from the second monostable multivibrator 5 is maintained at the "H" level, the control signal S 1 output from the ExOR gate 6 is at the "L" level. to "H" level. The control signal S2 output from the NOR gate 7 is at "L" level. Since the two inputs (S 2 , S 6 ) of the NAND gate 8 are "L" and "H", the clock pulse S 3 output from the NAND gate 8 is restricted in pulse change and is at a constant amplitude "H" level. to the direct current state.

一方、イベント時刻ｔ33においては、第１の単安定マルチバイブレータ４のＱ１出力端子から出力されるワンショットパルスの制御信号ＳM1が“Ｌ”レベルに立ち下がるのに同期してＱ２反転出力端子から出力される制御信号ＳM2が単発パルスの状態で“Ｈ”レベルから“Ｌ”レベルに立ち下がり、直後のイベント時刻ｔ34で再び“Ｈ”レベルに立ち上がる。 On the other hand, at the event time t33 , in synchronism with the fall of the one-shot pulse control signal S M1 output from the Q1 output terminal of the first monostable multivibrator 4 to the "L" level, the Q2 inverted output terminal The control signal S M2 output from 1 falls from the "H" level to the "L" level in the state of a single pulse, and rises again to the "H" level at the immediately following event time t34 .

この単発パルスの“Ｌ”レベルとなる矩形波信号の制御信号ＳM2が負論理入力のＯＲゲート９に入力され、他の１入力の制御信号Ｓ6 が“Ｈ”レベルであるため、負論理入力のＯＲゲート９から出力される制御信号Ｓ7 は単発パルスの状態で“Ｈ”レベルに立ち上がる矩形波信号となる。このときＯＲゲート１０に対して第２の単安定マルチバイブレータ５から入力される制御信号ＳN2は“Ｌ”レベルであるので、ＯＲゲート１０から出力される制御信号Ｓ8 は単発パルスの“Ｈ”レベルの制御信号Ｓ7 と同期したものとなる。すなわち、リセット制御信号Ｓ8 がタイマーカウンタ１１のＲＥＳＥＴ端子に入力される。この２つの制御信号Ｓ7 ，Ｓ8 の単発パルスの存在期間は時刻ｔ33～ｔ34である。 The control signal S M2 of a rectangular wave signal that becomes the "L" level of this single pulse is input to the negative logic input OR gate 9 , and the control signal S6 of the other one input is at the "H" level. The control signal S7 output from the input OR gate 9 is a rectangular wave signal that rises to "H" level in a single pulse state. At this time, since the control signal S N2 input from the second monostable multivibrator 5 to the OR gate 10 is at the "L" level, the control signal S8 output from the OR gate 10 is a single pulse of "H". " level is synchronized with the control signal S7 . That is, the reset control signal S 8 is input to the RESET terminal of the timer counter 11 . The existence period of the single pulse of these two control signals S 7 and S 8 is from time t 33 to t 34 .

すなわち、タイマーカウンタ１１は、その基準計数値Ｎ0 に達する以前の段階でゼロクリアされてしまい、したがって、タイマーカウンタ１１のＱ４出力端子から“Ｈ”レベルのカウントアップ信号Ｓ4 が出力されることはなく、Ｄフリップフロップ１２の状態も変化しない。つまり、Ｄフリップフロップ１２のＱ１出力端子から出力される点灯制御信号Ｓ5 は“Ｌ”レベルのままであり、発光ダイオード１３は消灯状態を保つ。Ｄフリップフロップ１２のＱ１反転出力端子から出力される制御信号Ｓ6 は“Ｈ”レベルを保つ。 That is, the timer counter 11 is zero-cleared before it reaches the reference count value N0 , so that the Q4 output terminal of the timer counter 11 cannot output the "H" level count-up signal S4. and the state of the D flip-flop 12 does not change. That is, the lighting control signal S5 output from the Q1 output terminal of the D flip-flop 12 remains at the "L" level, and the light emitting diode 13 remains in the off state. The control signal S6 output from the Q1 inverted output terminal of the D flip-flop 12 is kept at "H" level.

以上詳述したように、この第３のモードでは、自己保持型のスイッチング素子１のゲート端子に対してターンオンさせるためのゲート信号ＳG が印加され、電流検出回路３がスイッチング素子１の通電状態を所期通り正確に検出する動作態様となり、この応動作用は目的とする動作内容と期待する結果の動作内容とが整合性を有し、矛盾がないものであり、そのことが発光ダイオード１３の消灯状態継続となって現れている。すなわち、発光ダイオード１３の非点灯をもって、電源装置の異常検出システムの正常状態をそのまま所望の通り適正に報知することになる。 As described in detail above, in the third mode, the gate signal S G for turning on the gate terminal of the self-holding switching element 1 is applied, and the current detection circuit 3 detects that the switching element 1 is conducting. is accurately detected as expected, and this adaptive operation has consistency between the target operation content and the expected result operation content, and there is no contradiction. It appears as a continuation of the extinguished state. That is, when the light-emitting diode 13 is turned off, the normal state of the abnormality detection system of the power supply can be properly notified as desired.

本発明は、電源装置の異常検出システムに関して、構成の簡単化とともに、異常検出の信頼性を向上させる技術として有用である。 INDUSTRIAL APPLICABILITY The present invention is useful as a technique for simplifying the configuration of an abnormality detection system for a power supply and improving the reliability of abnormality detection.

Ｅ１ 異常検出部
Ｅ２ タイマーカウンタ
Ｅ３ 異常報知器
ＳG ゲート信号
ＳT 通電信号
Ｔlong 比較的長い第１の判定期間
Ｔshort 比較的短い第２の判定期間
Ｔwindow 計数許可期間
１ サイリスタなどの自己保持型のスイッチング素子
４ 第１の単安定マルチバイブレータ
５ 第２の単安定マルチバイブレータ
６ ＥｘＯＲゲート
７ ＮＯＲゲート
８ ＮＡＮＤゲート
９ 負論理入力のＯＲゲート
１０ ＯＲゲート
１１ タイマーカウンタ
１２ Ｄフリップフロップ
１３ 発光ダイオード（ＬＥＤ）
１４ 故障復帰用スイッチ
２０ 電源ライン E1 Abnormality detector E2 Timer counter E3 Abnormality alarm S G gate signal S T energization signal T long first judgment period relatively long T short second judgment period relatively short T window counting permission period 1 Self-holding of thyristor, etc. type switching element 4 first monostable multivibrator 5 second monostable multivibrator 6 ExOR gate 7 NOR gate 8 NAND gate 9 negative logic input OR gate 10 OR gate 11 timer counter 12 D flip-flop 13 light emitting diode ( LEDs)
14 failure recovery switch 20 power supply line

Claims (3)

ゲート端子にゲート信号が入力されるとターンオンして電源ラインに電流を流し、前記ゲート信号の入力がなくなっても電流が流れ続け、その電流レベルが基準レベル以下まで低下するとターンオフする自己保持型のスイッチング素子と、異常検出部と、タイマーカウンタとを備え、前記異常検出部は前記スイッチング素子を介して前記電源ラインに電流が流れている状態を示す通電信号を入力し、その通電信号の有無に応じて前記タイマーカウンタを制御するように構成された電源装置の異常検出システムであって、
前記異常検出部は少なくとも前記ゲート信号が入力されない状態で前記通電信号が入力される第１のモード、前記ゲート信号が入力される状態で前記通電信号が入力されない第２のモードおよび前記ゲート信号が入力される状態で前記通電信号も入力される第３のモードにおける状態判定が可能に構成され、
前記タイマーカウンタは、入力されるクロックの計数値が異常検出のための基準計数値に達したときに異常検出信号を送出するように構成され、
前記異常検出部は、前記異常検出のための基準計数値に対応する基準時間よりも長い第１の判定期間と、前記第１の判定期間よりも短い第２の判定期間と、前記第２の判定期間の終了時点から前記第１の判定期間の終了時点までの期間である計数許可期間を設定し、
前記第１のモードになると、前記第１および第２の判定期間および前記計数許可期間にかかわらず前記タイマーカウンタによる計数動作を開始させ、前記タイマーカウンタは、クロックの計数値が前記異常検出のための基準計数値に達したときに前記異常検出信号を送出するように構成され、
前記第２のモードになると、前記タイマーカウンタによる計数動作を開始させ、前記タイマーカウンタは、前記第１の判定期間の終了前にクロックの計数値が前記異常検出のための基準計数値に達したときに前記異常検出信号を送出するように構成され、
前記第３のモードになると、前記第２の判定期間の終了時点から前記タイマーカウンタによる計数動作を開始させ、前記タイマーカウンタは、前記第２の判定期間の終了時点から前記第１の判定期間の終了時点までの期間で表される計数許可期間におけるによるクロックの計数値が前記異常検出のための基準計数値に達しないときには前記異常検出信号の送出は実行しないように構成されている電源装置の異常検出システム。 When a gate signal is input to the gate terminal, it turns on and current flows through the power supply line. Even if the gate signal is no longer input, the current continues to flow, and when the current level drops below the reference level, it turns off. A switching element, an abnormality detection section, and a timer counter are provided. The abnormality detection section receives an energization signal indicating a state in which current is flowing through the power supply line via the switching element, and determines whether or not the energization signal is present. An abnormality detection system for a power supply device configured to control the timer counter according to
The abnormality detection section has at least a first mode in which the energization signal is input while the gate signal is not input, a second mode in which the energization signal is not input while the gate signal is input, and a gate signal. It is configured to enable state determination in a third mode in which the energization signal is also input in the input state,
The timer counter is configured to send out an abnormality detection signal when the count value of the input clock reaches a reference count value for abnormality detection,
The abnormality detection unit includes a first determination period that is longer than a reference time corresponding to a reference count value for detecting an abnormality, a second determination period that is shorter than the first determination period, and a second determination period that is shorter than the first determination period. setting a counting permission period that is a period from the end of the determination period to the end of the first determination period;
When the first mode is entered, regardless of the first and second determination periods and the counting permission period, the timer counter starts a counting operation, and the timer counter has a count value of the clock for the abnormality detection. configured to send out the abnormality detection signal when the reference count value of
When the second mode is entered, the counting operation of the timer counter is started, and the count value of the clock of the timer counter reaches the reference count value for the abnormality detection before the end of the first determination period. When configured to send the abnormality detection signal,
When the third mode is entered, the counting operation of the timer counter is started from the end of the second determination period, and the timer counter starts the first determination period from the end of the second determination period. A power supply device configured not to transmit the abnormality detection signal when the count value of the clock does not reach the reference count value for the abnormality detection during the counting permission period represented by the period until the end point. Anomaly detection system. 前記異常検出信号が入力されると異常状態を報知する異常報知器をさらに備え、
前記タイマーカウンタは、前記異常報知器に対し前記異常検出信号を送出することを特徴とする請求項１に記載の電源装置の異常検出システム。 further comprising an anomaly annunciator that notifies an anomaly when the anomaly detection signal is input;
2. The power supply abnormality detection system according to claim 1, wherein said timer counter sends said abnormality detection signal to said abnormality alarm device. 前記異常検出部は第１の単安定マルチバイブレータ、第２の単安定マルチバイブレータ、ＥｘＯＲゲート、ＮＯＲゲート、ＮＡＮＤゲートを備え、
前記第１の単安定マルチバイブレータは前記第１の判定期間を設定し、
前記第２の単安定マルチバイブレータは前記第２の判定期間を設定し、
前記ＥｘＯＲゲートは前記第１の単安定マルチバイブレータによる前記第１の判定期間と前記第２の単安定マルチバイブレータによる前記第２の判定期間との差分の前記計数許可期間を設定し、
前記ＮＯＲゲートは前記ＥｘＯＲゲートの出力とクロックパルスとを入力として前記計数許可期間において前記クロックパルスを通過させ、
前記ＮＡＮＤゲートは前記第１の単安定マルチバイブレータによる前記第１の判定期間内での前記ＮＯＲゲートによるクロックパルスの通過数と、前記計数許可期間内での前記ＮＯＲゲートによるクロックパルスの通過数とに真偽を区別する論理を付与して、前記タイマーカウンタに送出するように構成されている請求項１または請求項２に記載の電源装置の異常検出システム。 The abnormality detection unit includes a first monostable multivibrator, a second monostable multivibrator, an ExOR gate, a NOR gate, and a NAND gate,
The first monostable multivibrator sets the first determination period,
the second monostable multivibrator sets the second determination period;
the ExOR gate sets the counting permitted period for the difference between the first determination period by the first monostable multivibrator and the second determination period by the second monostable multivibrator;
the NOR gate receives the output of the ExOR gate and a clock pulse as inputs and allows the clock pulse to pass through during the counting permission period;
The NAND gate determines the number of clock pulses passed by the NOR gate within the first determination period of the first monostable multivibrator and the number of clock pulses passed by the NOR gate within the counting permission period. 3. The abnormality detection system for a power supply device according to claim 1, wherein a logic for discriminating between truth and falsehood is added to and sent to said timer counter.
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