JP2022142214A - セラミック電子部品、実装基板およびセラミック電子部品の製造方法 - Google Patents

セラミック電子部品、実装基板およびセラミック電子部品の製造方法 Download PDF

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Abstract

【課題】抗折強度の低下を抑制しつつ、低背化を可能とするとともに、素体上へのはんだの濡れ上がりを防止する。【解決手段】一態様に係るセラミック電子部品によれば、誘電体と内部電極とを有する素体と、前記内部電極が引き出される前記素体の端面および前記端面に垂直な面に形成され前記内部電極と接続し金属を含む下地層と、前記端面に垂直な面側の前記下地層上に形成されためっき層とを有する外部電極と、前記端面に垂直な面のうち、前記めっき層が形成された面と対向する面上において、前記素体の端面から離れた位置の厚みの方が前記素体の端面に近い位置の厚みより薄い領域を有する酸化物層とを備える。【選択図】 図１

Description

本発明は、セラミック電子部品、実装基板およびセラミック電子部品の製造方法に関する。
電子機器の小型化および高機能化に伴って、実装基板に実装される電子部品の実装密度が増大している。このとき、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップなどの実装面側の実装面積を減少させるため、積層セラミックコンデンサを低背化し、ＩＣチップの実装面側の反対面側に実装する方法（ＬＳＣ（ｌａｎｄ－ｓｉｄｅ ｃａｐａｃｉｔｏｒ））が提案されている。
特許文献１には、積層セラミック電子部品の素子本体の上面の一部に上側端子電極が端側電極部に連続して形成され、素子本体の下面には、端子電極が形成されていない構成が開示されている。
特開２０２０－２１９３０号公報
しかしながら、特許文献１に開示された構成では、はんだを用いて積層セラミック電子部品を実装基板上に実装すると、端側電極部を介してはんだが素体上に濡れ上がり、積層セラミック電子部品の実装の支障になることがあった。
また、積層セラミックコンデンサを低背化するために、素体を薄くすると、積層セラミックコンデンサの抗折強度が低下し、積層セラミックコンデンサの実装時に積層セラミックコンデンサが割れることがあった。
そこで、本発明は、抗折強度の低下を抑制しつつ、低背化を可能とするとともに、素体上へのはんだの濡れ上がりを防止することが可能なセラミック電子部品、実装基板およびセラミック電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係るセラミック電子部品によれば、誘電体と内部電極とを有する素体と、前記内部電極が引き出される前記素体の端面および前記端面に垂直な面に形成され前記内部電極と接続し金属を含む下地層と、前記端面に垂直な面側の前記下地層上に形成されためっき層とを有する外部電極と、前記端面に垂直な面のうち、前記めっき層が形成された面と対向する面上において、前記素体の端面から離れた位置の厚みの方が前記素体の端面に近い位置の厚みより薄い領域を有する酸化物層とを備える。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記素体の端面から前記端面に垂直な互いに対向する一対の面のうちの一方の面側にかけて連続的に形成され、前記酸化物層は、前記素体の端面から前記端面に垂直な互いに対向する一対の面のうちの他方の面側にかけて連続的に形成されている。
また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層の厚みの薄い領域は、前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの他方の面の中央部分に形成された凹部である。
また、本発明の一態様に係るセラミック電子部品によれば、前記凹部は、アーチ形状を有する。
また、本発明の一態様に係るセラミック電子部品によれば、前記凹部は、前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの他方の面上において、前記外部電極から離れた位置にある。
また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、前記素体の端面から離れた位置の厚みの方が前記素体の端面に近い位置の厚みより５％以上薄い。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層と前記酸化物層との境界は、前記素体の端面上に位置する。
また、本発明の一態様に係るセラミック電子部品によれば、前記めっき層は、前記端面に垂直な互いに対向する前記素体の一対の面のうちの他方の面上になく、前記素体の端面上において前記酸化物層の一部を覆っている。
また、本発明の一態様に係るセラミック電子部品によれば、前記外部電極の下面から前記酸化物層の上面までの厚みは、１５０μｍ以下である。
また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層の主成分は、前記誘電体の主成分と同一である前。
また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層の材料は、酸化物セラミックである。
また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウム、酸化チタン、酸化シリコンおよび酸化アルミニウムのうち少なくとも１つから選択される。
また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、前記めっき層が形成された面と対向する面上において、前記下地層上および前記素体上の少なくとも一方に形成される。
また、本発明の一態様に係るセラミック電子部品によれば、前記酸化物層は、前記めっき層上には形成されない。
また、本発明の一態様に係るセラミック電子部品によれば、前記内部電極は、前記誘電体を含む誘電体層を介して交互に積層された第１内部電極層と第２内部電極層を備え、
前記外部電極は、前記素体の互いに対向する端面に設けられた第１外部電極および第２外部電極とを備え、前記第１内部電極層は、前記第１外部電極に接続され、前記第２内部電極層は、前記第２外部電極に接続されている。
また、本発明の一態様に係る実装基板によれば、上述したいずれかのセラミック電子部品がはんだ層を介して実装された実装基板であって、前記はんだ層は、前記酸化物層の上面よりも低い位置に保たれた状態で前記外部電極の側面へ濡れ上がっている。
また、本発明の一態様に係る実装基板によれば、前記実装基板上に形成されたはんだボールを備え、前記セラミック電子部品は、前記はんだボールの形成面側に実装される。
また、本発明の一態様に係る実装基板によれば、前記はんだ層を介して実装されたセラミック電子部品は、前記はんだボールを介して互いに接続された第１実装基板と第２実装基板との間の隙間に収容される。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、誘電体と内部電極を有する素体を形成する工程と、前記素体の端面および前記端面に垂直な互いに対向する一対の面にかけて外部電極の下地材料を塗布する工程と、前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの一方の面側に酸化物材料を塗布する工程と、前記下地材料および酸化物材料を焼成し、前記素体の端面および前記端面に垂直な互いに対向する一対の面にかけて前記外部電極の下地層を形成するとともに、前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの一方の面上において、前記素体の端面から離れた位置の厚みの方が前記素体の端面に近い位置の厚みより薄い領域を有する酸化物層を形成する工程と、前記素体の端面に垂直な互いに対向する一対の面のうちの他方の面側の前記下地層上にめっき層を形成する工程とを備える。
また、本発明の一態様に係るセラミック電子部品の製造方法によれば、前記めっき層を介して前記素体の端面側へはんだが濡れ上がったときに、前記酸化物層の上面よりも低い位置に保たれるように、前記酸化物層の厚みおよび前記素体の端面側の位置が設定される。
本発明の一態様によれば、抗折強度の低下を抑制しつつ、低背化を可能とするとともに、素体上へのはんだの濡れ上がりを防止する。
第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図である。 図１の積層セラミックコンデンサを長さ方向に切断した断面図である。 図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。 図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。 図２Ａの積層セラミックコンデンサのチップ厚と実装後高さの関係を示す断面図である。 比較例に係る積層セラミックコンデンサの実装後高さをチップ厚と実装後高さの関係を示す断面図である。 第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図である。 第３実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図である。 第３実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。 第４実施形態に係るセラミック電子部品の構成例を示す斜視図である。 図２Ａの積層セラミックコンデンサの抗折強度を比較例と比較して示す図である。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成例を示す斜視図、図２Ａは、図１の積層セラミックコンデンサを長さ方向に切断した断面図、図２Ｂは、図１の積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図２Ｃは、図１の積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。なお、図２Ａは、図１のＡ１－Ａ１線に沿って切断した断面図、図２Ｂは、図１のＢ１－Ｂ１線に沿って切断した断面図、図２Ｃは、図１のＣ１－Ｃ１線に沿って切断した断面図である。また、本実施形態では、セラミック電子部品として積層セラミックコンデンサを例にとった。
図１および図２Ａから図２Ｃにおいて、積層セラミックコンデンサ１Ａは、素体２、外部電極６Ａ、６Ｂおよび酸化物層８を備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に素体２の対向する端面ＭＡ、ＭＢに引き出されて積層されている。なお、図１および図２Ａから図２Ｃでは、内部電極層３Ａ、３Ｂが合計で６層分だけ積層された例を示したが、内部電極層３Ａ、３Ｂの積層数は、特に限定されない。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。素体２は、素体２の稜線に沿って面取りされていてもよい。
なお、以下の説明では、素体２の端面ＭＡ、ＭＢの法線方向を長さ方向ＤＬ、素体２の端面ＭＡ、ＭＢの法線方向に垂直かつ内部電極層３Ａ、３Ｂに水平な方向を幅方向ＤＷ、素体２の端面ＭＡ、ＭＢの法線方向に垂直かつ内部電極層３Ａ、３Ｂに垂直な方向を高さ方向（または素体２の厚み方向）ＤＨと言うことがある。このとき、内部電極層３Ａ、３Ｂは、誘電体層４を介して高さ方向ＤＨに積層される。また、素体２の端面ＭＡ、ＭＢは、長さ方向ＤＬに対向する。
なお、積層セラミックコンデンサ１Ａは実装基板上に実装され、その実装基板上に実装される半導体チップに加わるノイズの除去などに使用される。このとき、積層セラミックコンデンサ１Ａの実装面の垂直方向に対向する１対の面を上面および下面と言うことがある。また、積層セラミックコンデンサ１Ａの実装面の水平方向に対向する面のうち、内部電極層３Ａ、３Ｂが引き出されていない面を１対の側面と言うことがある。
外部電極６Ａ、６Ｂは、素体２の長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、各外部電極６Ａ、６Ｂは、素体２の端面ＭＡ、ＭＢおよび端面ＭＡ、ＭＢに垂直な互いに対向する一対の面に形成することができる。例えば、各外部電極６Ａ、６Ｂは、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面にかけて連続的に形成することができる。端面ＭＡ、ＭＢに垂直な４つの面は、積層セラミックコンデンサ１Ａの実装面を基準としたときの上面、下面および１対の側面である。
素体２の長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で異なる位置に交互に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の端面ＭＡ側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の端面ＭＢ側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の端面ＭＡ側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の端面ＭＢ側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の幅方向ＤＷにおいて、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。素体２の幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。このとき、素体２は、幅方向ＤＷにおいて内部電極層３Ａ、３Ｂを被覆するサイドマージン部１０を備えることができる。
なお、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向の厚みはそれぞれ、０．０５μｍ～５μｍの範囲内とすることができ、例えば、０．３μｍである。内部電極層３Ａ、３Ｂの主成分は、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。
各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と、下地層７上に形成されためっき層９を備える。下地層７は、素体２の長さ方向ＤＬに互いに分離された状態で互いに対向するように素体２に形成される。このとき、下地層７は、素体２の各端面ＭＡ、ＭＢおよび端面ＭＡ、ＭＢに垂直な互いに対向する一対の面に形成され、各端面ＭＡ、ＭＢ側で各内部電極３Ａ、３Ｂと接続する。例えば、下地層７は、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面にかけて連続的に形成することができる。端面ＭＡ、ＭＢに垂直な４つの面は、積層セラミックコンデンサ１Ａの実装面を基準としたときの上面、下面および１対の側面である。
めっき層９は、素体２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの一方の面側の下地層７上に形成される。例えば、めっき層９は、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面にかけて下地層７上に連続的に形成される。端面ＭＡ、ＭＢに垂直な３つの面は、積層セラミックコンデンサ１Ａの実装面を基準としたときの下面および１対の側面である。すなわち、めっき層９は、素体２の各端面ＭＡ、ＭＢから、素体２の下面側および一対の側面にかけて下地層７上に連続的に形成される。このとき、めっき層９は、素体２の上面側には形成されない。また、めっき層９の上端は、素体２の端面ＭＡ、ＭＢ側および側面側では、素体２の上面よりも低い位置に形成される。このとき、下地層７は、その上面側から端面ＭＡ、ＭＢ側の上部および側面側の上部にかけて、めっき層９から露出される。なお、各外部電極６Ａ、６Ｂの実装面側の厚みは、例えば、１０～４０μｍである。
下地層７の導電性材料として用いられる金属は、例えば、Ｃｕ、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎ（錫）から選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、金属が混在された共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７に混在することで下地層７を緻密化することができる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。
下地層７は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、ＮｉおよびＯを含む化合物を含むことができる。
めっき層９の材料は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｚｎ、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、下地層７上に形成されたＣｕめっき層と、Ｃｕめっき層上に形成されたＮｉめっき層と、Ｎｉめっき層上に形成されたＳｎめっき層の３層構造とすることができる。Ｃｕめっき層は、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層は、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層は、めっき層９に対するはんだの濡れ性を向上させることができる。めっき層９は、下地層７上の一部に形成されて内部電極層３Ａ、３Ｂと導通する。また、めっき層９は、はんだを介して実装基板の端子と導通する。
酸化物層８は、素体２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの他方の面側の下地層７上に形成される。素体２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの他方の面側は、めっき層９が形成されていない面側である。例えば、酸化物層８は、素体２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面にかけて下地層７上に連続的に形成される。端面ＭＡ、ＭＢに垂直な３つの面は、積層セラミックコンデンサ１Ａの実装面を基準としたときの上面および１対の側面である。すなわち、酸化物層８は、素体２の各端面ＭＡ、ＭＢから、素体２の上面側および一対の側面にかけて下地層７上に連続的に形成される。このとき、酸化物層８は、素体２の下面側には形成されない。また、酸化物層８の下端は、素体２の端面ＭＡ、ＭＢ側および側面側では、素体２の下面よりも高い位置に設定される。
このとき、酸化物層８は、素体２の端面ＭＡ、ＭＢ側および側面側において、下地層７上でめっき層９と接することができる。ここで、素体２の端面ＭＡ、ＭＢ上および側面上における酸化物層８の端部の位置は、酸化物層８の上面から１０μｍ以上かつ、積層セラミックコンデンサ１Ａの高さ（外部電極６Ａ、６Ｂの下面から酸化物層８の上面までの厚み）の１／２以下の範囲内とすることができる。また、素体２の端面ＭＡ、ＭＢ上および側面上における酸化物層８の端部の位置において、酸化物層８の一部は、めっき層９で覆われている。このとき、下地層７上の酸化物層８の先端部は、下地層７とめっき層９との間に楔状に食い込んでいてもよい。また、酸化物層８の表面粗さは、Ｒａ≧０．２０μｍとすることができる。
また、酸化物層８は、素体２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの他方の面上において、素体２の端面ＭＡから離れた位置の厚みの方が素体２の端面ＭＡに近い位置の厚みより薄く、素体２の端面ＭＢから離れた位置の厚みの方が素体２の端面ＭＢに近い位置の厚みより薄い領域８Ａを有する。この領域８Ａは、例えば、素体２の長さ方向ＤＬにおいて酸化物層８の中央部分に形成された凹部である。この領域８Ａは、素体２の上面側の酸化物層８の中央部分だけでなく、素体２の側面側の酸化物層８の中央部分に形成されてもよい。酸化物層８の中央部分に形成された凹部は、曲面状であってもよい。酸化物層８の中央部分の曲面半径は、酸化物層８の角部の曲面半径より大きくするのが好ましい。例えば、酸化物層８の中央部分に形成された凹部は、アーチ形状を有してもよい。酸化物層８の厚みは、１μｍ以上１５μｍ以下であるのが好ましい。このとき、酸化物層８は、素体２の長さ方向ＤＬの中央部分の厚みは端部の厚みより５％以上薄いことが好ましい。例えば、素体２の長さ方向ＤＬの酸化物層８の中央部分の厚みは２μｍ程度、素体２の長さ方向ＤＬの酸化物層８の端部の厚みは５μｍ以上１５μｍ以下とすることができる。なお、酸化物層８の中央部分に形成された凹部の位置で素体２が露出されていてもよい。このとき、酸化物層８は、外部電極６Ａ、６Ｂ間で連続している必要はなく、分離されていてもよい。酸化物層８の主成分は、誘電体層４の主成分と同一であってもよい。例えば、酸化物層８の主成分は、酸化物セラミックであってもよい。
なお、積層セラミックコンデンサ１Ａの外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、積層セラミックコンデンサ１Ａの低背化を図るため、積層セラミックコンデンサ１Ａの高さは、１５０μｍ以下であることが好ましい。積層セラミックコンデンサ１Ａの高さは、外部電極６Ａ、６Ｂの下面から酸化物層８の上面までの積層セラミックコンデンサ１Ａの厚みに等しい。
ここで、中央部分に凹状の領域８Ａを有する酸化物層８を素体２の上面側に形成することにより、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制しつつ、低背化を可能とするとともに、実装時のはんだの濡れ上がりを防止することができる。このため、積層セラミックコンデンサ１ＡのＬＳＣ実装を実現しつつ、実装時の積層セラミックコンデンサの割れを抑制することができる。
また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、積層セラミックコンデンサ１Ａの高さを、はんだボールの径よりも小さくすることができる。このため、実装基板のはんだボールの形成面側に積層セラミックコンデンサ１Ａを実装しつつ、そのはんだボールを介してマザーボート上に実装基板を搭載することができる。この結果、実装基板上に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができ、半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となることから、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、酸化物層８の主成分は、誘電体層４の主成分と同一とすることにより、素体２、下地層７および酸化物層８が焼結にて作製される場合においても、酸化物層８にかかる応力を緩和することができ、素体２および下地層７に対する酸化物層８の密着性を向上させることができる。
図３は、第１実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図４Ａから図４Ｉは、第１実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図４Ｃから図４Ｉでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に３層分だけ積層される場合を例にとった。
図３のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合してスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、Ｙ（イットリウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（カドミウム）、Ｔｂ（テウビウム）、Ｄｙ（ジスプロシウム、Ｈｏ（ホロミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ、Ｎａ（ナトリウム）、Ｋ（カリウム）またはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤は、例えば、エタノールまたはトルエンである。
次に、図３のＳ２および図４Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図３のＳ３および図４Ｂに示すように、複数枚のグリーンシートのうち内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図３のＳ４および図４Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターンが形成されていない外層用のグリーンシート２５Ａ、２５Ｂを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。外層用のグリーンシート２５Ａ、２５Ｂの厚みは、内部電極パターン２３が形成されたグリーンシート２４の厚みより大きい。
次に、図３のＳ５および図４Ｄに示すように、図３のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４を圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図３のＳ６および図４Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図４Ｆに示すように、個片化された素体２には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成されるとともに、最下層および最上層にカバー層５Ａ、５Ｂが形成される。内部電極層３Ａは、素体２の一方の端面ＭＡで誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２の他方の端面ＭＢで誘電体層４の表面から引き出される。
次に、図３のＳ７に示すように、図３のＳ６で個片化された素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体２を加熱する。
次に、図３のＳ８および図４Ｇに示すように、図３のＳ７でバインダが除去された素体２の両端面ＭＡ、ＭＢと、各端面ＭＡ、ＭＢの周面の４つの面（上面、下面、一対の側面）に下地層用導電ペースト７´を塗布して乾燥させる。下地層用導電ペースト７´の塗布には、例えば、ディップ法を用いることができる。下地層用導電ペースト７´は、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペースト７´は、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペースト７´は、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペースト７´には、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（Ｄ５０粒子径で０．８μｍ～４μｍ）が混入される。また、下地層用導電ペースト７´は、バインダと、溶剤とを含む。
次に、図３のＳ９および図４Ｇに示すように、下地層用導電ペースト７´の上面と素体２の上面が覆われるように酸化物ペースト８´を塗布して乾燥させる。このとき、素体２の各端面ＭＡ、ＭＢから、素体２の上面側および一対の側面にかけて酸化物ペースト８´を下地層用導電ペースト７´上に連続的に塗布する。酸化物ペースト８´は、酸化物層８に用いられる酸化物の粉末またはフィラーを含む。例えば、酸化物ペースト８´は、誘電体層４の主成分であるセラミック成分を含む。例えば、酸化物ペースト８´には、チタン酸バリウムを主成分とする酸化物セラミックの粒子が混入される。酸化物ペースト８´に含まれる酸化物は、チタン酸バリウム以外にも、酸化シリコンまたは酸化アルミニウムなどの酸化物を主成分としてもよい。また、酸化物ペースト８´は、バインダと、溶剤とを含む。
酸化物ペースト８´の塗布には、例えば、ディップ法を用いることができる。このとき、酸化物層８の上面から下地層７の側面への酸化物層８の回り込み量が、酸化物層８の上面から１０μｍ以上かつ積層セラミックコンデンサ１Ａの高さの１／２以下の範囲内になるように、酸化物ペースト８´を塗布するときの素体２の浸漬深さを調整する。
また、酸化物ペースト８´の焼成後の酸化物層８の表面粗さがＲａ≧０．２０μｍ、酸化物層８の厚みが１μｍ以上１５μｍ以下、素体２の長さ方向ＤＬの酸化物層８の中央部分の厚みが端部の厚みより５％以上薄くなるように、酸化物ペースト８´に含まれる酸化物の含有量を調整する。なお、酸化物ペースト８´の焼成後の酸化物層８の表面粗さおよび素体２の長さ方向ＤＬの酸化物層８の中央部分の厚みを調整するために、酸化物ペースト８´に含まれる酸化物の含有量だけでなく、酸化物ペースト８´に含まれる酸化物の粒径または形状を調整してもよい。また、酸化物ペースト８´の焼成後の酸化物層８の表面粗さおよび素体２の長さ方向ＤＬの酸化物層８の中央部分の厚みを調整するために、酸化物ペースト８´の乾燥速度、乾燥温度および乾燥時間などを調整してもよい。また、酸化物ペースト８´の焼成後の酸化物層８の中央部分の厚みを端部の厚みより薄くするために、素体２の長さ方向ＤＬの中央部分の両側に酸化物ペースト８´を複数回塗布してもよい。素体２の長さ方向ＤＬの中央部分の両側に酸化物ペースト８´を選択的に塗布するため、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図３のＳ１０および図４Ｈに示すように、図３のＳ９で酸化物ペースト８´が塗布された素体２および下地層用導電ペースト７´を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７と、素体２および下地層７に一体化された酸化物層８を形成する。素体２、下地層用導電ペースト７´および酸化物ペースト８´の焼成は、例えば、焼成炉にて１０００～１４００℃で１０分～２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。なお、酸化物層８の表面粗さおよび厚みを調整するために、酸化物ペースト８´の焼成後に酸化物層８の表面を研磨してもよい。
次に、図３のＳ１１および図４Ｉに示すように、酸化物層８から露出されている下地層７上にめっき層９を形成する。めっき層９の形成では、例えば、Ｃｕめっき、ＮｉめっきおよびＳｎめっきを順次行うことができる。このとき、下地層７および酸化物層８が形成された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。このとき、下地層７の上面には酸化物層８があるので、めっき層９は形成されない。
ここで、ディップ法にて酸化物ペースト８´を素体２および下地層７に塗布することにより、工程数の増大を抑制しつつ、上述した成膜条件を満たすように、酸化物層８の端部および中央部の厚み、回り込み量および表面粗さＲａを設定することができる。
（第２実施形態）
図５は、第２実施形態に係る積層セラミックコンデンサが実装された実装基板の構成例を示す断面図である。
図５において、実装基板４１の裏面側には、ランド電極４２Ａ、４２Ｂ、４４Ａ、４４Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。このとき、各はんだ層４３Ａ、４３Ｂは、酸化物層８の上面よりも低い位置に保たれた状態で各外部電極６Ａ、６Ｂの側面へ濡れ上がる。実装基板４１の裏面側のランド電極４４Ａ、４４Ｂ上には、はんだボール４７Ａ、４７Ｂが形成される。
一方、実装基板４１の表面側には、不図示の半導体チップが実装される。この半導体チップは、マイクロプロセッサであってもよいし、半導体メモリであってもよいし、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）であってもよいし、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））であってもよい。
実装基板４５の裏面側には、ランド電極４６Ａ、４６Ｂが形成されている。実装基板４１、４５は、はんだボール４７Ａ、４７Ｂを介して互いに接続される。実装基板４５は、実装基板４１が実装されるマザーボードとして用いることができる。
実装基板４１、４５の間は、はんだボール４７Ａ、４７Ｂを介して一定の間隔に維持される。このとき、実装基板４１、４５の間には、積層セラミックコンデンサ１Ａを封止する樹脂４８が設けられる。この樹脂４８は、例えば、エポキシ樹脂である。この樹脂４８は、はんだボール４７Ａ、４７Ｂを介して実装基板４１、４５が互いに接続された後、実装基板４１、４５の間に注入し、硬化させてもよい。このとき、樹脂４８は、積層セラミックコンデンサ１Ａ、はんだ層４３Ａ、４３Ｂおよびはんだボール４７Ａ、４７Ｂを覆い、酸化物層８に密着する。
ここで、酸化物層８の中央部分に凹状の領域８Ａを設けることにより、素体２の中央部分にかかる応力を低減することが可能となり、積層セラミックコンデンサ１Ａの実装時に素体２にかかる負荷を緩和することができる。このため、積層セラミックコンデンサ１Ａの抗折強度の低下を抑制しつつ、低背化を可能とするとともに、実装時のはんだの濡れ上がりを防止することができる。この結果、積層セラミックコンデンサ１ＡのＬＳＣ実装を実現しつつ、実装時の積層セラミックコンデンサ１Ａの割れを抑制することができる。
また、酸化物層８の表面粗さをＲａ≧０．２０μｍとすることにより、酸化物層８と樹脂４８との密着性を向上させることができる。このため、積層セラミックコンデンサ１Ａと樹脂４８との間に水分が侵入可能な隙間ができるのを防止することができ、樹脂４８で封止された積層セラミックコンデンサ１Ａの信頼性を向上させることができる。
また、実装基板４１の裏面側に積層セラミックコンデンサ１Ａを実装することにより、実装基板４１の表面側に実装される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。このため、実装基板４１の表面側に実装される半導体チップに近接させて積層セラミックコンデンサ１Ａを実装することが可能となり、半導体チップに加わるノイズを効果的に除去することが可能となる。
また、積層セラミックコンデンサ１Ａの高さを１５０μｍ以下とすることにより、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ａを収容することができ、実装基板４１の表面側に配置される半導体チップの裏面側に積層セラミックコンデンサ１Ａを配置することができる。
図６Ａは、図２Ａの積層セラミックコンデンサのチップ厚と実装後高さの関係を示す断面図、図６Ｂは、比較例に係る積層セラミックコンデンサの実装後高さをチップ厚と実装後高さの関係を示す断面図である。
図６Ａにおいて、実装基板３１の裏面側には、ランド電極３２Ａ、３２Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６Ｂのめっき層９にそれぞれ付着されたはんだ層３３Ａ、３３Ｂを介してランド電極３２Ａ、３２Ｂに接続される。ここで、積層セラミックコンデンサ１Ａの実装後高さＨＡ１は、ランド電極３２Ａの表面から酸化物層８の上面までの垂直方向の距離である。積層セラミックコンデンサ１Ａの厚みＨＡ２は、外部電極６Ａの下面から酸化物層８の上面までの垂直方向の距離である。
一方、図６Ｂにおいて、積層セラミックコンデンサ１Ｂは、素体２および外部電極３６Ａ、３６Ｂを備える。各外部電極３６Ａ、３６Ｂは、素体２上に形成された下地層３７と、下地層３７上に形成されためっき層３９を備える。この外部電極３６Ａ、３６Ｂが図６Ａの外部電極６Ａ、６Ｂと異なる点は、外部電極６Ａ、６Ｂでは、下地層７が素体２上にも形成されているが、外部電極３６Ａ、３６Ｂでは、下地層３７が素体２上に形成されてない点である。また、下地層３７は、素体２の端面全体を覆うように形成される。このとき、めっき層３９は、素体２の下面側から端面全体に渡って下地層３７上に連続的に形成される。
積層セラミックコンデンサ１Ｂは、各外部電極３６Ａ、３６Ｂのめっき層３９にそれぞれ付着されたはんだ層３３Ａ、３３Ｂを介してランド電極３２Ａ、３２Ｂに接続される。このとき、めっき層３９は、素体２の端面側の下地層３７上にも形成されているため、はんだ層３３Ａ、３３Ｂは、下地層３７の端面に濡れ上がり、積層セラミックコンデンサ１Ｂの上面を超えて突出する。このため、積層セラミックコンデンサ１Ｂの実装後高さＨＢ１は、ランド電極３２Ａの表面からはんだ層３３Ａ、３３Ｂの最上部までの垂直方向の距離となる。一方、積層セラミックコンデンサ１Ｂでは、素体２上および各外部電極３６Ａ、３６Ｂ上に酸化物層８がない。このため、積層セラミックコンデンサ１Ｂの厚みＨＢ２は、外部電極３６Ａの下面から素体２の上面までの垂直方向の距離となる。
図５の実装基板４１上に図６Ｂの積層セラミックコンデンサ１Ｂを実装した場合、樹脂４８は、積層セラミックコンデンサ１Ｂの各外部電極３６Ａ、３６Ｂの上面および素体２の上面に密着する。このとき、積層セラミックコンデンサ１Ｂと樹脂４８との間に水分が侵入可能な隙間ができる恐れがあり、樹脂４８で封止された積層セラミックコンデンサ１Ｂの信頼性の低下を招く。また、はんだ層３３Ａ、３３Ｂは、積層セラミックコンデンサ１Ｂの上面を超えて突出するため、ＨＢ１>ＨＡ１となり、はんだボール４７Ａ、４７Ｂを介して互いに接続された実装基板４１、４５間の隙間に積層セラミックコンデンサ１Ｂを実装できなくなる恐れがある。
（第３実施形態）
図７Ａは、第３実施形態に係る積層セラミックコンデンサを長さ方向に切断した断面図、図７Ｂは、第３実施形態に係る積層セラミックコンデンサを外部電極の位置で幅方向に切断した断面図、図７Ｃは、第３実施形態に係る積層セラミックコンデンサを素体の位置で幅方向に切断した断面図である。
図７Ａから図７Ｃにおいて、積層セラミックコンデンサ１Ｃは、素体２、外部電極５６Ａ、５６Ｂおよび酸化物層５８を備える。各外部電極５６Ａ、５６Ｂは、素体２上に形成された下地層５７と、下地層５７上に形成されためっき層５９を備える。
この外部電極５６Ａ、５６Ｂが図２Ａの外部電極６Ａ、６Ｂと異なる点は、外部電極６Ａ、６Ｂでは、下地層５７が素体２上にも形成されているが、外部電極５６Ａ、５６Ｂでは、下地層５７が素体２上に形成されてない点である。このとき、酸化物層５８は、めっき層５９が形成された面と対向する面上において、下地層５７上および素体２上の少なくとも一方に形成される。例えば、酸化物層５８は、素体２の上面全体に形成することができる。また、酸化物層５８は、めっき層５９上には形成されない。下地層５７、めっき層５９および酸化物層５８について、これ以外の点は、図２Ａの下地層７、めっき層９および酸化物層８と同様に構成することができる。
ここで、各外部電極５６Ａ、５６Ｂの上面側の下地層５７を素体２上に形成しないようにすることで、各外部電極５６Ａ、５６Ｂの上面側の下地層５７の厚み分だけ積層セラミックコンデンサ１Ｃの高さを低減することができ、積層セラミックコンデンサ１Ｃの低背化を図ることができる。
（第４実施形態）
図８は、第４実施形態に係るセラミック電子部品の構成例を示す斜視図である。なお、図８では、セラミック電子部品としてチップインダクタを例にとった。
図８において、チップインダクタ６１は、素体６２、外部電極６６Ａ、６６Ｂおよび酸化物層６８を備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。磁性体材料６４は、内部電極層６３Ａ、６３Ｂを絶縁する誘電体としても用いられる。素体６２の形状は、略直方体形状とすることができる。
外部電極６６Ａ、６６Ｂは、素体６２の長さ方向ＤＬに互いに分離された状態で互いに対向するように素体６２に形成される。このとき、各外部電極６６Ａ、６６Ｂは、素体６２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面にかけて連続的に形成することができる。
コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の端面ＭＡ側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の端面ＭＢ側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。
コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。
各外部電極６６Ａ、６６Ｂは、下地層６７とめっき層６９を備える。下地層６７は、素体６２の長さ方向ＤＬに互いに分離された状態で互いに対向するように素体６２に形成される。このとき、下地層６７は、素体６２の各端面ＭＡ、ＭＢおよび端面ＭＡ、ＭＢに垂直な互いに対向する一対の面に形成され、各端面ＭＡ、ＭＢ側で各内部電極６３Ａ、６３Ｂと接続する。例えば、下地層６７は、素体６２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な４つの面にかけて連続的に形成することができる。
めっき層６９は、素体６２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの一方の面側の下地層６７上に形成される。例えば、めっき層６９は、素体６２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面にかけて下地層６７上に連続的に形成される。端面ＭＡ、ＭＢに垂直な３つの面は、チップインダクタ６１の実装面を基準としたときの下面および１対の側面である。このとき、めっき層６９は、素体６２の上面側には形成されない。また、めっき層６９の上端は、素体６２の端面ＭＡ、ＭＢ側および側面側では、素体６２の上面よりも低い位置に形成される。下地層６７は、金属が混在された共材を含んでもよい。共材は、例えば、磁性体材料６４の主成分であるフェライト成分である。
酸化物層６８は、素体６２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの他方の面側の下地層６７上に形成される。素体６２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの他方の面側は、めっき層６９が形成されていない面側である。例えば、酸化物層６８は、素体６２の各端面ＭＡ、ＭＢから、端面ＭＡ、ＭＢに垂直な３つの面にかけて下地層６７上に連続的に形成される。このとき、酸化物層６８は、素体６２の下面側には形成されない。また、酸化物層６８の下端は、素体６２の端面ＭＡ、ＭＢ側および側面側では、素体６２の下面よりも高い位置に形成される。
このとき、酸化物層６８は、素体６２の端面ＭＡ、ＭＢ側および側面側において、下地層６７上でめっき層６９と接することができる。ここで、素体６２の端面ＭＡ、ＭＢ上および側面上における酸化物層６８の端部の位置は、酸化物層６８の上面から１０μｍ以上かつ、チップインダクタ６１の高さの１／２以下の範囲内とすることができる。また、素体６２の端面ＭＡ、ＭＢ上および側面上における酸化物層６８の端部の位置において、酸化物層６８の一部は、めっき層６９で覆われている。このとき、下地層６７上の酸化物層６８の先端部は、下地層６７とめっき層６９との間に楔状に食い込んでいてもよい。また、酸化物層６８の表面粗さは、Ｒａ≧０．２０μｍとすることができる。
また、酸化物層６８は、素体６２の各端面ＭＡ、ＭＢに垂直な互いに対向する一対の面のうちの他方の面上において、素体６２の端面ＭＡから離れた位置の厚みの方が素体６２の端面ＭＡに近い位置の厚みより薄く、素体６２の端面ＭＢから離れた位置の厚みの方が素体６２の端面ＭＢに近い位置の厚みより薄い領域６８Ａを有する。この領域６８Ａは、例えば、素体６２の長さ方向ＤＬにおいて酸化物層６８の中央部分に形成された凹部である。この領域６８Ａは、素体６２の上面側の酸化物層６８の中央部分だけでなく、素体６２の側面側の酸化物層６８の中央部分に形成されてもよい。酸化物層６８の中央部分に形成された凹部は、アーチ形状を有してもよい。酸化物層６８の厚みは、１μｍ以上１５μｍ以下であるのが好ましい。このとき、酸化物層６８は、素体６２の長さ方向ＤＬの中央部分の厚みは端部の厚みより５％以上薄いことが好ましい。例えば、素体６２の長さ方向ＤＬの酸化物層６８の中央部分の厚みは２μｍ程度、素体６２の長さ方向ＤＬの酸化物層８の端部の厚みは５μｍ以上１５μｍ以下とすることができる。
酸化物層６８は、磁性体材料６４と同一の組成であってもよい。例えば、酸化物層６８の材料は、フェライトである。酸化物層６８の材料は、酸化鉄または酸化クロムであってもよい。
なお、チップインダクタ６１の外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。このとき、チップインダクタ６１の低背化を図るため、チップインダクタ６１の高さは、１５０μｍ以下であることが好ましい。
ここで、酸化物層６８の中央部分に凹状の領域６８Ａを設けることにより、素体６２の中央部分にかかる応力を低減することが可能となり、チップインダクタ６１の実装時に素体６２にかかる負荷を緩和することができる。このため、チップインダクタ６１の抗折強度の低下を抑制しつつ、低背化を可能とするとともに、実装時のはんだの濡れ上がりを防止することができる。このため、チップインダクタ６１のＬＳＣ実装を実現しつつ、実装時のチップインダクタ６１の割れを抑制することができる。
（実施例）
以下、図２Ａの積層セラミックコンデンサ１Ａの実施例について説明する。この実施例では、ＪＩＳ規格の０６３形状で高さが最大で１００ｕｍの積層セラミックコンデンサ１Ａを作製した場合を示す。
高誘電体材料（例えば、チタン酸バリウム）を用いて１ｕｍのグリーンシートを作製した。次に、このグリーンシートに印刷法などで内部電極パターンを形成し、内部電極パターンが形成されたグリーンシートとカバーシートを所定の枚数だけ積層して積層ブロックを得た。このときのグリーンシート厚と積層枚数は、下地層７の厚み、めっき層９の厚みおよび焼成時の収縮を考慮して、積層セラミックコンデンサ１Ａの厚みが７０ｕｍとなるように設計した。この積層ブロックを所定の位置で切断することで素体２を作製し、ディップ法にて素体２の長さ方向の両端に下地層用導電ペーストを塗布した。素体２の長さ方向の両端は、内部電極層３Ａ、３Ｂが引き出される素体２の端面を含み、その周回面（素体２の端面に対して垂直方向に連続する４つの面）を含んでもよい。
次に、下地層用導電ペーストが塗布された素体２の高さ方向の片面側（素体２の上面側）に、チタン酸バリウム、バインダおよび溶剤を含む酸化物ペーストをディップ法にて塗布した。この際、素体２の端面側の下地層用導電ペースト上への酸化物ペーストの回り込み量が、積層セラミックコンデンサ１Ａの上面より３０ｕｍとなるように、素体のディップ時の浸漬深さを調整した。本実施例では、酸化物ペーストの回り込み量を３０ｕｍとしたが、１０～３５ｕｍ（積層セラミックコンデンサ１Ａの厚み＝７０ｕｍの１／２）の範囲内であればよい。また、焼成後に酸化物層８の表面粗さＲａが０．２０ｕｍ以上となるよう酸化物ペーストのチタン酸バリウムの含有量を２０～７０％に調整した。また、焼成後の素体２と酸化物層８の中央部分の合計の厚みの平均値が約７２ｕｍであり、端部との高低差が５±１ｕｍになるよう酸化物ペーストの粘度を調整した。
下地層用導電ペーストおよび酸化物ペーストが塗布された素体２を１０００～１４００℃で焼成して焼結体を作製し、この焼結体を電気メッキすることにより、積層セラミックコンデンサ１Ａを作製した。このように作製した積層セラミックコンデンサ１Ａについて抗折強度を評価した。抗折強度の評価では、酸化物層８を下にして外部電極６Ａ、６Ｂ側から力を加えた３点曲げを実施した。比較例として、酸化物層８がなく、下地層７上において、素体２の端面からその端面に対して垂直方向に連続する４つの面にかけてめっき層が形成された積層セラミックコンデンサを用いた。実施例および比較例について、サンプル数は７７個とした。
図９は、図２Ａの積層セラミックコンデンサの抗折強度を比較例と比較して示す図である。
図９において、比較例では、抗折強度は、０．９２～０．９８Ｎの範囲にあり、平均値は、０．９５Ｎだった。一方、実施例（図２Ａの積層セラミックコンデンサ１Ａ）では、抗折強度は、１．０８～１．１３Ｎの範囲にあり、平均値は、１．１０Ｎだった。以上の結果より、中央部分に凹状の領域８Ａを有する酸化物層８を素体２の上面側に形成することにより、酸化物層８がない積層セラミックコンデンサに比べて抗折強度を高くすることができた。
１Ａ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 酸化物層
９ めっき層

Claims (20)

  1. 誘電体と内部電極とを有する素体と、
    前記内部電極が引き出される前記素体の端面および前記端面に垂直な面に形成され前記内部電極と接続し金属を含む下地層と、前記端面に垂直な面側の前記下地層上に形成されためっき層とを有する外部電極と、
    前記端面に垂直な面のうち、前記めっき層が形成された面と対向する面上において、前記素体の端面から離れた位置の厚みの方が前記素体の端面に近い位置の厚みより薄い領域を有する酸化物層とを備えることを特徴とするセラミック電子部品。
  2. 前記めっき層は、前記素体の端面から前記端面に垂直な互いに対向する一対の面のうちの一方の面側にかけて連続的に形成され、
    前記酸化物層は、前記素体の端面から前記端面に垂直な互いに対向する一対の面のうちの他方の面側にかけて連続的に形成されていることを特徴とする請求項１に記載のセラミック電子部品。
  3. 前記酸化物層の厚みの薄い領域は、前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの他方の面の中央部分に形成された凹部であることを特徴とする請求項１または２に記載のセラミック電子部品。
  4. 前記凹部は、アーチ形状を有することを特徴とする請求項３に記載のセラミック電子部品。
  5. 前記凹部は、前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの他方の面上において、前記外部電極から離れた位置にあることを特徴とする請求項３または４に記載のセラミック電子部品。
  6. 前記酸化物層は、前記素体の端面から離れた位置の厚みの方が前記素体の端面に近い位置の厚みより５％以上薄いことを特徴とする請求項１から５のいずれか１項に記載のセラミック電子部品。
  7. 前記めっき層と前記酸化物層との境界は、前記素体の端面上に位置することを特徴とする請求項１から６のいずれか１項に記載のセラミック電子部品。
  8. 前記めっき層は、前記端面に垂直な互いに対向する前記素体の一対の面のうちの他方の面上になく、前記素体の端面上において前記酸化物層の一部を覆っていることを特徴とする請求項１から７のいずれか１項に記載のセラミック電子部品。
  9. 前記外部電極の下面から前記酸化物層の上面までの厚みは、１５０μｍ以下であることを特徴とする請求項１から８のいずれか１項に記載のセラミック電子部品。
  10. 前記酸化物層の主成分は、前記誘電体の主成分と同一であることを特徴とする請求項１から９のいずれか１項に記載のセラミック電子部品。
  11. 前記酸化物層の材料は、酸化物セラミックであることを特徴とする請求項１から１０のいずれか１項に記載のセラミック電子部品。
  12. 前記酸化物層は、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウム、酸化チタン、酸化シリコンおよび酸化アルミニウムのうち少なくとも１つから選択されることを特徴とする１から１１のいずれか１項に記載の電子部品。
  13. 前記酸化物層は、前記めっき層が形成された面と対向する面上において、前記下地層上および前記素体上の少なくとも一方に形成されることを特徴とする請求項１から１２のいずれか１項に記載のセラミック電子部品。
  14. 前記酸化物層は、前記めっき層上には形成されないことを特徴とする請求項１から１３のいずれか１項に記載のセラミック電子部品。
  15. 前記内部電極は、前記誘電体を含む誘電体層を介して交互に積層された第１内部電極層と第２内部電極層を備え、
    前記外部電極は、前記素体の互いに対向する端面に設けられた第１外部電極および第２外部電極とを備え、
    前記第１内部電極層は、前記第１外部電極に接続され、
    前記第２内部電極層は、前記第２外部電極に接続されていることを特徴とする請求項１から１４のいずれか１項に記載のセラミック電子部品。
  16. 請求項１から１５のいずれか１項に記載のセラミック電子部品がはんだ層を介して実装された実装基板であって、
    前記はんだ層は、前記酸化物層の上面よりも低い位置に保たれた状態で前記外部電極の側面へ濡れ上がっていることを特徴とする実装基板。
  17. 前記実装基板上に形成されたはんだボールを備え、
    前記セラミック電子部品は、前記はんだボールの形成面側に実装されることを特徴とする請求項１６に記載の実装基板。
  18. 前記はんだ層を介して実装されたセラミック電子部品は、前記はんだボールを介して互いに接続された第１実装基板と第２実装基板との間の隙間に収容されることを特徴とする請求項１７に記載の実装基板。
  19. 誘電体と内部電極を有する素体を形成する工程と、
    前記素体の端面および前記端面に垂直な互いに対向する一対の面にかけて外部電極の下地材料を塗布する工程と、
    前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの一方の面側に酸化物材料を塗布する工程と、
    前記下地材料および酸化物材料を焼成し、前記素体の端面および前記端面に垂直な互いに対向する一対の面にかけて前記外部電極の下地層を形成するとともに、前記素体の端面に垂直な互いに対向する前記素体の一対の面のうちの一方の面上において、前記素体の端面から離れた位置の厚みの方が前記素体の端面に近い位置の厚みより薄い領域を有する酸化物層を形成する工程と、
    前記素体の端面に垂直な互いに対向する一対の面のうちの他方の面側の前記下地層上にめっき層を形成する工程とを備えることを特徴とするセラミック電子部品の製造方法。
  20. 前記めっき層を介して前記素体の端面側へはんだが濡れ上がったときに、前記酸化物層の上面よりも低い位置に保たれるように、前記酸化物層の厚みおよび前記素体の端面側の位置が設定されることを特徴とする請求項１９に記載のセラミック電子部品の製造方法。
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