JP2022138487A - Photoelectric conversion device - Google Patents
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Abstract
Description
本発明は、光電変換装置に関する。 The present invention relates to a photoelectric conversion device.
イメージセンサのチップサイズを縮小するための１つのアプローチとして、相対的に大きな回路面積を要する相関二重サンプリングのための容量素子の小面積化が挙げられる。特許文献１には、ＭＯＳ容量のゲート酸化膜を薄くすることによって単位面積あたりの容量値を増加させることが記載されている。
One approach to reducing the chip size of image sensors is to reduce the area of capacitive elements for correlated double sampling, which requires a relatively large circuit area.
しかしながら、ＭＯＳ容量のゲート酸化膜を薄くすると絶縁耐圧が低下するため、ＭＯＳ容量の耐圧に応じて画素信号の出力レベルを下げる必要があるが、画素信号の出力レベルを下げることによってノイズが増加することがあった。 However, if the gate oxide film of the MOS capacitor is thinned, the dielectric strength voltage is lowered. Therefore, it is necessary to lower the output level of the pixel signal according to the withstand voltage of the MOS capacitor, but lowering the output level of the pixel signal increases noise. something happened.
本発明の目的は、画質を低下することなくチップサイズを縮小することが可能な光電変換装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a photoelectric conversion device capable of reducing the chip size without degrading image quality.
本明細書の一開示によれば、光の入射に応じて電荷を生成する光電変換素子と、前記光電変換素子から電荷が転送される電荷保持部と、前記電荷保持部に保持された電荷の量に応じた信号を出力する出力部と、を有する画素を有し、前記出力部は、ソースフォロワ回路を構成し、ゲート電極が前記電荷保持部に接続された第１導電型の第１のトランジスタを有し、前記第１のトランジスタの前記ゲート電極は、前記第１導電型と異なる第２導電型の半導体を備える光電変換装置が提供される。 According to one disclosure of this specification, a photoelectric conversion element that generates an electric charge in response to incidence of light, a charge holding portion to which the electric charge is transferred from the photoelectric conversion element, and a transfer of the electric charge held in the electric charge holding portion. and an output section for outputting a signal corresponding to the amount of charge, the output section forming a source follower circuit, and a gate electrode of a first conductivity type having a gate electrode connected to the charge holding section. Provided is a photoelectric conversion device having a transistor, wherein the gate electrode of the first transistor includes a semiconductor of a second conductivity type different from the first conductivity type.
また、本明細書の他の一開示によれば、光の入射に応じて電荷を生成する光電変換素子と、前記光電変換素子から電荷が転送される電荷保持部と、前記電荷保持部に保持された電荷の量に応じた信号を出力する出力部と、を有する画素を有し、前記出力部は、ソースフォロワ回路を構成し、ゲート電極が前記電荷保持部に接続された第１導電型の第１のトランジスタを有し、前記第１のトランジスタの閾値電圧は、ゲート電圧Ｖｇの０．８倍の電圧とソース電圧Ｖｓとの差が１Ｖ以上になるように設定されている光電変換装置が提供される。 Further, according to another disclosure of this specification, a photoelectric conversion element that generates electric charges in response to incidence of light, a charge holding portion to which the electric charges are transferred from the photoelectric conversion elements, and a charge held in the electric charge holding portion and an output section for outputting a signal corresponding to the amount of charged charge, the output section forming a source follower circuit, and a gate electrode of a first conductivity type connected to the charge holding section. and the threshold voltage of the first transistor is set so that the difference between the voltage 0.8 times the gate voltage Vg and the source voltage Vs is 1 V or more. is provided.
本発明によれば、光電変換素子における蓄積電荷量を減らすことなく画素信号の出力レベルを下げることができる。これにより、画質を低下することなくチップサイズを縮小することが可能となる。 According to the present invention, it is possible to lower the output level of the pixel signal without reducing the amount of charge accumulated in the photoelectric conversion element. This makes it possible to reduce the chip size without degrading the image quality.
［第１実施形態］
本発明の第１実施形態による光電変換装置の概略構成について、図１及び図２を用いて説明する。図１は、本実施形態による光電変換装置の構成例を示す上面模式図である。図２は、本実施形態による光電変換装置における光電変換部の構成例を示すブロック図である。
[First embodiment]
A schematic configuration of a photoelectric conversion device according to a first embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG. FIG. 1 is a schematic top view showing a configuration example of a photoelectric conversion device according to this embodiment. FIG. 2 is a block diagram showing a configuration example of a photoelectric conversion unit in the photoelectric conversion device according to this embodiment.
本実施形態による光電変換装置１００は、図１に示すように、基板１１０を有する。基板１１０は、典型的にはシリコン単結晶基板等の半導体基板である。基板１１０は、１枚の基板で構成されていてもよいし、複数枚の基板を貼り合わせた積層基板で構成されていてもよい。基板１１０は、絶縁材料からなる支持基板等を更に含んでもよい。
The
基板１１０には、光電変換部１１２と、電源回路１１４と、が設けられている。基板１１０の周縁部には、光電変換部１１２を囲うように複数のパッド電極１１６が設けられている。光電変換部１１２は、複数の光電変換素子を含み、入射光に応じた電気信号を出力する。電源回路１１４は、スイッチング・レギュレータ等のＤＣ－ＤＣコンバータを含み、パッド電極１１６から供給される電源電圧を所定の電圧に変換し、光電変換部１１２に供給する機能を備える。パッド電極１１６は、外部装置との間の電気的接続を行うための電極であり、電源電圧端子、基準電圧端子、信号端子等を含み得る。
A
光電変換部１１２は、例えば図２に示すように、画素アレイ部１０と、垂直走査回路２０と、読み出し回路３０と、水平走査回路４０と、出力回路５０と、制御回路６０と、により構成され得る。
The
画素アレイ部１０には、複数の行及び複数の列に渡って行列状に配された複数の画素１２が設けられている。各々の画素１２は、フォトダイオード等の光電変換素子からなる光電変換部を含み、入射光の光量に応じた画素信号を出力する。画素アレイ部１０に配される画素アレイの行数及び列数は、特に限定されるものではない。また、画素アレイ部１０には、入射光の光量に応じた画素信号を出力する有効画素のほか、光電変換部が遮光されたオプティカルブラック画素や、信号を出力しないダミー画素などが配置されていてもよい。
The
画素アレイ部１０の各行には、第１の方向（図１において横方向）に延在して、制御線１４が配されている。制御線１４の各々は、第１の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。制御線１４の延在する第１の方向は、行方向或いは水平方向と呼ぶことがある。制御線１４は、垂直走査回路２０に接続されている。
Each row of the
画素アレイ部１０の各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線１６が配されている。出力線１６の各々は、第２の方向に並ぶ画素１２にそれぞれ接続され、これら画素１２に共通の信号線をなしている。出力線１６の延在する第２の方向は、列方向或いは垂直方向と呼ぶことがある。出力線１６は、読み出し回路３０に接続されている。
Each column of the
垂直走査回路２０は、画素１２から信号を読み出す際に画素１２内の読み出し回路を駆動するための制御信号を、画素アレイの各行に設けられた制御線１４を介して画素１２に供給する制御回路部である。垂直走査回路２０は、シフトレジスタやアドレスデコーダを用いて構成され得る。垂直走査回路２０は、制御線１４を介して供給する制御信号によって画素アレイ部１０の画素１２を行単位で駆動する。行単位で画素１２から読み出された信号は、画素アレイ部１０の各列に設けられた出力線１６を介して読み出し回路３０に入力される。
The
読み出し回路３０は、画素アレイ部１０から読み出された画素信号を保持するとともに、画素信号に対して所定の処理、例えば、相関二重サンプリングによる補正処理、増幅処理、アナログ・デジタル変換処理等の信号処理を実施する回路部である。読み出し回路３０は、画素アレイ部１０から出力される画素信号を保持するための信号保持回路を有する。
The
水平走査回路４０は、読み出し回路３０で処理された画素信号を列毎に順次、出力回路５０に転送するための制御信号を読み出し回路３０に供給する回路部である。水平走査回路４０は、シフトレジスタやアドレスデコーダを用いて構成され得る。
The
出力回路５０は、バッファアンプや差動増幅器などから構成され、水平走査回路４０によって選択された列の画素信号に対して所定の信号処理を実行し、処理後の画素データを出力する回路部である。出力回路５０が行う信号処理としては、例えば、相関二重サンプリングによる補正処理、増幅処理などが挙げられる。
The
制御回路６０は、垂直走査回路２０、読み出し回路３０、水平走査回路４０に、これらの動作やタイミングを制御する制御信号を供給するための回路部である。垂直走査回路２０、読み出し回路３０、水平走査回路４０に供給する制御信号の一部又は総ては、光電変換装置１００の外部から供給されてもよい。
The
次に、本実施形態による光電変換装置における画素及び信号保持回路の構成例について、図３を用いて説明する。図３は、本実施形態による光電変換装置における画素及び信号保持回路の構成例を示す回路図である。 Next, a configuration example of a pixel and a signal holding circuit in the photoelectric conversion device according to this embodiment will be described with reference to FIG. FIG. 3 is a circuit diagram showing a configuration example of pixels and signal holding circuits in the photoelectric conversion device according to this embodiment.
各々の画素１２は、画像を構成するために繰り返して配置される回路の最小単位であり得る。画素１２の各々は、例えば図３に示すように、光電変換素子ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、により構成され得る。各々の画素１２は、入射光が光電変換素子ＰＤに導かれるまでの光路上に配されたマイクロレンズ及びカラーフィルタを有していてもよい。マイクロレンズは、入射光を光電変換素子ＰＤに集光する。カラーフィルタは、所定の色の光を選択的に透過する。
Each
光電変換素子ＰＤは、例えばフォトダイオードであり、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートが接続されるノードＦＤは、いわゆる浮遊拡散（フローティングディフュージョン）部である。浮遊拡散部は、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。浮遊拡散容量には、ＰＮ接合容量や配線容量などが含まれる。 The photoelectric conversion element PD is, for example, a photodiode, and has an anode connected to the ground node and a cathode connected to the source of the transfer transistor M1. The drain of the transfer transistor M1 is connected to the source of the reset transistor M2 and the gate of the amplification transistor M3. A node FD to which the drain of the transfer transistor M1, the source of the reset transistor M2, and the gate of the amplification transistor M3 are connected is a so-called floating diffusion section. The floating diffusion portion includes a capacitive component (floating diffusion capacitance) and functions as a charge holding portion. The floating diffusion capacitance includes PN junction capacitance, wiring capacitance, and the like.
リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電圧Ｖｄｄが供給される電源電圧ノードに接続されている。電圧Ｖｄｄは、電源回路１１４や、パッド電極１１６を介して光電変換装置１００の外部から供給される。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、出力線１６に接続されている。出力線１６は、電流源１８及び読み出し回路３０の信号保持回路３２に接続されている。
A drain of the reset transistor M2 and a drain of the amplification transistor M3 are connected to a power supply voltage node to which the voltage Vdd is supplied. The voltage Vdd is supplied from the outside of the
図３の画素構成の場合、各行の制御線１４は、転送トランジスタＭ１のゲート、リセットトランジスタＭ２のゲート及び選択トランジスタＭ４のゲートに接続された３本の信号線を含む。転送トランジスタＭ１のゲートには、垂直走査回路２０から制御信号φＴＸが供給される。リセットトランジスタＭ２のゲートには、垂直走査回路２０から制御信号φＲＥＳが供給される。選択トランジスタＭ４のゲートには、垂直走査回路２０から制御信号φＳＥＬが供給される。各トランジスタがＮ型ＭＯＳトランジスタで構成される場合、垂直走査回路２０からＨｉｇｈレベルの制御信号が供給されると対応するトランジスタがオンとなる。また、垂直走査回路２０からＬｏｗレベルの制御信号が供給されると対応するトランジスタがオフとなる。
In the pixel configuration of FIG. 3, the
なお、本実施形態では、光入射によって光電変換素子ＰＤで生成される電子正孔対のうち、電子を信号電荷として用いる場合を想定して説明を行う。信号電荷として電子を用いる場合、画素１２を構成する各トランジスタは、Ｎ型ＭＯＳトランジスタによって構成され得る。ただし、信号電荷は電子に限られるものではなく、正孔を信号電荷として用いてもよい。信号電荷として正孔を用いる場合、各トランジスタや半導体層の導電型は、本実施形態で説明するものとは逆導電型となる。また、ＭＯＳトランジスタのソース及びドレインの呼称はトランジスタの導電型や着目する機能によって異なることがある。本実施形態において使用するソース及びドレインの名称の一部又は全部は、逆の名称で呼ばれることもある。
Note that, in the present embodiment, a case will be described on the assumption that electrons, of the electron-hole pairs generated in the photoelectric conversion element PD by light incidence, are used as signal charges. When electrons are used as signal charges, each transistor forming the
読み出し回路３０は、画素アレイ部１０の各列に対応して設けられた複数の信号保持回路３２を有する。各列の信号保持回路３２は、図３に示すように、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と、キャパシタＣｓ，Ｃｎと、により構成され得る。
The
スイッチＳＷ１の一方の端子及びスイッチＳＷ２の一方の端子は、出力線１６に接続されている。スイッチＳＷ１の他方の端子は、スイッチＳＷ３の一方の端子及びキャパシタＣｓの一方の電極に接続されている。スイッチＳＷ２の他方の端子は、スイッチＳＷ４の一方の端子及びキャパシタＣｎの一方の電極に接続されている。キャパシタＣｓの他方の電極及びキャパシタＣｎの他方の電極は、基準電圧ノードに接続されている。スイッチＳＷ３の他方の端子及びスイッチＳＷ４の他方の端子は、電圧Ｖｒが供給される電源ノードに接続されている。なお、図３には説明の便宜上、電圧Ｖｒを供給する電圧源が信号保持回路３２の一部であるように記載しているが、電圧Ｖｒは信号保持回路３２の外部（電源回路１１４や光電変換装置１００の外部）から供給される。
One terminal of the switch SW1 and one terminal of the switch SW2 are connected to the
スイッチＳＷ１と、スイッチＳＷ３と、キャパシタＣｓとの間の接続ノードは、キャパシタＣｓが保持する電圧に応じた信号（Ｓ信号）を出力するための信号保持回路３２の出力ノードであり、後段の回路に接続される。また、スイッチＳＷ２と、スイッチＳＷ４と、キャパシタＣｎとの間の接続ノードは、キャパシタＣｎが保持する電圧に応じた信号（Ｎ信号）を出力するための信号保持回路３２の出力ノードであり、後段の回路に接続される。読み出し回路３０内の信号処理回路（図示せず）或いは出力回路５０では、Ｓ信号及びＮ信号に対して相関二重サンプリングによる補正処理がなされ、ノイズ成分が除去された画素信号が生成される。
A connection node between the switch SW1, the switch SW3, and the capacitor Cs is an output node of the
なお、読み出し回路３０は、出力線１６と信号保持回路３２との間に、差動増幅回路等の増幅回路を更に有してもよい。
Note that the
次に、本実施形態による光電変換装置における画素１２の構造について、図４及び図５を用いてより具体的に説明する。図４は、画素１２を構成する素子のレイアウト例を示す平面図である。図５は、画素１２の光電変換素子ＰＤ部の構造を示す断面図である。図５には、同じ行に配された隣接する２つの画素１２の光電変換素子ＰＤ部を示している。
Next, the structure of the
画素アレイ部１０を構成する複数の画素１２は、対向する第１面１２２及び第２面１２４を有する半導体基板１２０に設けられる。半導体基板１２０の第１面１２２の側には、活性領域１２８，１３０を画定する素子分離領域１２６が設けられている。活性領域１２８には、画素１２の構成要素のうち、光電変換素子ＰＤと、転送トランジスタＭ１と、が配置される。活性領域１３０には、画素１２の構成要素のうち、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、が配置される。
A plurality of
活性領域１２８の表面部には、光電変換素子ＰＤの電荷蓄積層を構成するＮ型半導体領域１３２と、浮遊拡散部（ノードＦＤ）を構成するＮ型半導体領域１３４と、が設けられている。また、半導体基板１２０の中には、隣り合う画素１２の光電変換素子ＰＤの間を分離するためのＰ型半導体領域１３６が第１面１２２から第２面１２４に渡って設けられている。
An N-
半導体基板１２０の第１面１２２の上には、平面視においてＮ型半導体領域１３２の一部及びＮ型半導体領域１３４の一部と重なるように、絶縁膜（ゲート絶縁膜）１４２を介して転送電極１４４が設けられている。これにより、Ｎ型半導体領域１３２をソース、Ｎ型半導体領域１３４をドレイン、転送電極１４４をゲート電極とする転送トランジスタＭ１が構成されている。また、半導体基板１２０の上には、活性領域１３０を跨ぐように、リセットトランジスタＭ２のゲート電極１５０と、増幅トランジスタＭ３のゲート電極１５２と、選択トランジスタＭ４のゲート電極１５４と、が設けられている。
An insulating film (gate insulating film) 142 is formed on the
光電変換素子ＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４が設けられた半導体基板１２０の第１面１２２の上には、配線構造体１６０が設けられている。配線構造体１６０は、絶縁膜１６２と、絶縁膜１６２の中に配された複数の配線層１６４，１６６，１６８と、を有する。配線層１６４，１６６，１６８は、所定の回路を構成するように、図示しないコンタクトプラグを介して相互に接続され、また、コンタクトプラグ１７０等を介して転送電極１４４、ゲート電極１５０，１５２，１５４、半導体基板１２０に電気的に接続される。半導体基板１２０の第２面１２４の上には、平坦化層１７８を介して、光学構造体１８０が設けられている。光学構造体１８０は、複数の画素１２の各々に対応して設けられたカラーフィルタ１８２及びマイクロレンズ１８４を有する。
A
次に、本実施形態による光電変換装置の信号保持回路３２を構成するキャパシタＣｓ，Ｃｎの構造について、図６を用いてより具体的に説明する。図６は、キャパシタＣｓの構造を示す断面図である。なお、キャパシタＣｎの構造はキャパシタＣｓの構造と同じであるため、ここでは説明を省略する。
Next, the structures of the capacitors Cs and Cn forming the
キャパシタＣｓは、画素１２が設けられた基板と同じ半導体基板１２０に設けられる。半導体基板１２０の第１面１２２の側には、Ｐウェルを構成するＰ型半導体領域１３８と、キャパシタＣｓの下部電極となるＮ型半導体領域１４０と、が設けられている。Ｎ型半導体領域１４０は、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４等のソース／ドレイン領域と同様の高濃度のＮ型半導体領域によって構成され得る。半導体基板１２０の第１面１２２の上には、平面視においてＮ型半導体領域１４０と重なるように、絶縁膜（キャパシタ誘電体膜）１４６を介してキャパシタＣｓのキャパシタ電極１４８が設けられている。これにより、絶縁膜１４６を挟むＮ型半導体領域１４０とキャパシタ電極１４８とを一対の電極とするＭＩＳ構造のキャパシタＣｓが構成されている。
The capacitor Cs is provided on the
キャパシタＣｓが設けられた半導体基板１２０の第１面１２２の上には、配線構造体１６０が設けられている。配線構造体１６０は、絶縁膜１６２と、絶縁膜１６２の中に配された複数の配線層１６４，１６６，１６８を有する。配線層１６４，１６６，１６８は、所定の回路を構成するように、図示しないコンタクトプラグを介して相互に接続され、また、コンタクトプラグ１７２，１７４，１７６等を介してキャパシタ電極１４８や半導体基板１２０に電気的に接続される。
A
次に、画素１２及び信号保持回路３２の動作について説明する。
光電変換素子ＰＤは、マイクロレンズ１８４及びカラーフィルタ１８２を介して第２面１２４の側から半導体基板１２０へと入射する光を受ける。半導体基板１２０に入射した光は、光電変換によってその光量に応じた電子－正孔対を生成する。このように生成された電荷のうち、電子は各画素１２の光電変換素子ＰＤのＮ型半導体領域１３２に蓄積され、正孔はＰ型半導体領域１３６を介して図示しない接地電極から外部に排出される。
Next, operations of the
The photoelectric conversion element PD receives light incident on the
転送トランジスタＭ１は、オンになることにより光電変換素子ＰＤがＮ型半導体領域１３２に保持する電荷（電子）をＮ型半導体領域１３４（ノードＦＤ）に転送する。光電変換素子ＰＤから転送された電荷は、ノードＦＤの容量（浮遊拡散容量）に保持される。その結果、ノードＦＤは、浮遊拡散容量による電荷電圧変換によって、光電変換素子ＰＤから転送された電荷の量に応じた電位となる。
When the transfer transistor M1 is turned on, the charge (electrons) held in the N-
増幅トランジスタＭ３は、ドレインに電圧Ｖｄｄが供給され、ソースに選択トランジスタＭ４を介して電流源１８からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、ノードＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して出力線１６に出力する。この意味で、増幅トランジスタＭ３は、ノードＦＤに保持された電荷の量に応じた画素信号を出力する出力部である。
The amplification transistor M3 has a drain supplied with the voltage Vdd and a source supplied with a bias current from the
リセットトランジスタＭ２は、電荷保持部としてのノードＦＤをリセットするための電圧（電圧Ｖｄｄ）のＦＤノードへの供給を制御する機能を備える。リセットトランジスタＭ２は、オンになることによりノードＦＤを電圧Ｖｄｄに応じた電圧にリセットする。 The reset transistor M2 has a function of controlling supply of a voltage (voltage Vdd) to the FD node for resetting the node FD as a charge holding unit. The reset transistor M2 resets the node FD to a voltage corresponding to the voltage Vdd by being turned on.
スイッチＳＷ１は、オンになることによりキャパシタＣｓに接続する。これにより、キャパシタＣｓには出力線１６の電圧が保持される。スイッチＳＷ３は、オンになることによりキャパシタＣｓに電圧Ｖｒを印加する。これにより、キャパシタＣｓは電圧Ｖｒにリセットされる。同様に、スイッチＳＷ２は、オンになることにより出力線１６をキャパシタＣｎに接続する。これにより、キャパシタＣｎには出力線１６の電圧が保持される。スイッチＳＷ４は、オンになることによりキャパシタＣｎに電圧Ｖｒを印加する。これにより、キャパシタＣｎは電圧Ｖｒにリセットされる。
The switch SW1 is connected to the capacitor Cs by being turned on. As a result, the voltage of the
図７は、画素１２から出力線１６への画素信号の読み出し動作を示すタイミングチャートである。図７には、垂直走査回路２０から１つの行に出力される制御信号φＳＥＬ、φＲＥＳ、φＴＸのタイミングと、画素１２から対応する列の出力線１６に出力される出力電位ＶＯＵＴとを示している。時刻Ｔ１より前の期間において、制御信号φＳＥＬ，φＲＥＳ，φＴＸはＬレベルであるものとする。また、光電変換素子ＰＤには、入射した光の量に応じた電荷が蓄積されているものとする。
FIG. 7 is a timing chart showing the readout operation of pixel signals from the
時刻Ｔ１において、垂直走査回路２０は、制御信号φＳＥＬをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、選択トランジスタＭ４がオンになり、増幅トランジスタＭ３のソースが選択トランジスタＭ４を介して出力線１６に接続される。
At time T1, the
続く時刻Ｔ２から所定の期間において、垂直走査回路２０は、制御信号φＲＥＳをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、リセットトランジスタＭ２がオンになり、ノードＦＤが電圧Ｖｄｄに応じた所定の電位（リセット電位）にリセットされる。この状態が画素１２のリセット状態である。これにより、出力線１６の出力電位ＶＯＵＴは、ノードＦＤのリセット電位に応じた電位となる。この電位は、リセットトランジスタＭ２がオフになり出力線１６の電位が静定した後、時刻Ｔ３までの期間の間に、スイッチＳＷ２がオンになることにより、リセット信号（「Ｎ信号」とも表記する）としてキャパシタＣｎに保持される。
During a predetermined period from time T2, the
続く時刻Ｔ３から所定の期間において、垂直走査回路２０は、制御信号φＴＸをＬｏｗレベルからＨｉｇｈレベルへと制御する。これにより、転送トランジスタＭ１がオンになり、光電変換素子ＰＤに蓄積されていた電荷がノードＦＤへと転送され、ノードＦＤが光電変換部から転送された電荷の量に応じた電圧となる。これにより、出力線１６の出力電位ＶＯＵＴは、ノードＦＤに転送された電荷の量に応じた電位となる。この電位は、転送トランジスタＭ１がオフになり出力線１６の電位が静定した後、時刻Ｔ４までの期間の間に、スイッチＳＷ１がオンになることにより、光検出信号（「Ｓ信号」とも表記する）としてキャパシタＣｓに保持される。
In the following predetermined period from time T3, the
続く時刻Ｔ４において、垂直走査回路２０は、制御信号φＳＥＬをＨｉｇｈレベルからＬｏｗレベルへと制御する。これにより、選択トランジスタＭ４がオフになり増幅トランジスタＭ３のソースが出力線１６から切り離され、当該１行に属する画素１２から出力線１６への画素信号の読み出し動作が終了する。
At subsequent time T4, the
ここで、本実施形態による光電変換装置においては、画素１２を構成するトランジスタのゲート絶縁膜（絶縁膜１４２）の厚さと、キャパシタＣｓ，Ｃｎのキャパシタ誘電体膜（絶縁膜１４６）の厚さとが異なっている。一例では、絶縁膜１４２の厚さは７．５ｎｍであり、絶縁膜１４６の厚さは２．２ｎｍである。すなわち、絶縁膜１４６は絶縁膜１４２よりも薄い。また、本実施形態による光電変換装置においては、転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４のゲート電極と、増幅トランジスタＭ３のゲート電極とが、異なる電気的性質を有している。具体的には、転送電極１４４及びゲート電極１５０，１５４がＮ型半導体（Ｎ型ポリシリコン）により構成されているのに対し、ゲート電極１５２がＰ型半導体（Ｐ型ポリシリコン）により構成されている。
Here, in the photoelectric conversion device according to the present embodiment, the thickness of the gate insulating film (insulating film 142) of the transistor constituting the
信号保持回路３２を構成するキャパシタＣｓ，Ｃｎは、典型的には前述のようなＭＩＳ構造を有する。ＭＩＳ構造のキャパシタはその容量値が素子面積に比例するため、多数のキャパシタを含む読み出し回路３０の回路面積は相対的に大きくなる。そのため、キャパシタの素子面積の縮小は、小型センサを実現するうえで非常に重要である。
Capacitors Cs and Cn forming
キャパシタは、一対の電極と、一対の電極の間に配された誘電体膜（キャパシタ誘電体膜）により構成される。キャパシタの容量値は電極間距離に反比例するため、キャパシタ誘電体膜（絶縁膜１４６）を薄くするほど、単位面積当たりの容量値は大きくなる。別の言い方をすると、キャパシタ誘電体膜を薄くするほど、同じ容量値のキャパシタを配置するために必要な面積は小さくなる。例えば、キャパシタ誘電体膜の膜厚を７．５ｎｍから２．２ｎｍに薄化することで、キャパシタの大きさは約７割削減することができる。 A capacitor is composed of a pair of electrodes and a dielectric film (capacitor dielectric film) interposed between the pair of electrodes. Since the capacitance value of the capacitor is inversely proportional to the distance between the electrodes, the thinner the capacitor dielectric film (insulating film 146), the greater the capacitance value per unit area. In other words, the thinner the capacitor dielectric film, the smaller the area required to arrange capacitors with the same capacitance value. For example, by thinning the film thickness of the capacitor dielectric film from 7.5 nm to 2.2 nm, the size of the capacitor can be reduced by about 70%.
しかしながら、キャパシタ誘電体膜を薄くすると電極間の絶縁耐圧が低下するため、キャパシタで取り扱える上限電圧が低くなる。例えば、キャパシタ誘電体膜の膜厚が７．５ｎｍであれば３．３Ｖ程度まで取り扱うことができるが、キャパシタ誘電体膜の膜厚が２．２ｎｍになると１．２Ｖ程度が限界となる。キャパシタＣｓ，Ｃｎを耐圧１．２Ｖのキャパシタで構成するためには、画素１２から出力線１６へと出力される画素信号は１．２Ｖ以下の電圧でなくてはならない。
However, when the capacitor dielectric film is thinned, the dielectric strength voltage between electrodes is lowered, so the upper limit voltage that can be handled by the capacitor is lowered. For example, if the thickness of the capacitor dielectric film is 7.5 nm, the voltage can be handled up to about 3.3 V, but if the thickness of the capacitor dielectric film is 2.2 nm, the limit is about 1.2 V. In order to form the capacitors Cs and Cn from capacitors with a breakdown voltage of 1.2V, the pixel signal output from the
閾値電圧が０Ｖ程度である一般的な増幅トランジスタＭ３を用いた場合、出力線１６に出力される画素信号の電圧は、増幅トランジスタＭ３のゲート電圧のおよそ０．８倍となる。したがって、出力線１６の電圧を１．２Ｖ以下にするためには、ノードＦＤの電圧は１．５Ｖ（＝１．２÷０．８）以下にする必要があり、電荷転送の原理からＮ型半導体領域１３２の空乏時電圧は１．５Ｖ以下でなくてはならない。しかしながら、空乏時電圧と蓄積可能な電荷数とは略比例するため、空乏時電圧が低いことは蓄積可能な電子数が少ないことを意味する。取り扱える電子数が少ないと光ショットノイズにより出力がばらつくため、画像に重畳するノイズ成分が増加することになる。つまり、ノイズを低減するためにノードＦＤの上限電圧を上げることとキャパシタの面積を縮小するために出力線１６の上限電圧を下げることとはトレードオフの関係にある。
When a general amplification transistor M3 having a threshold voltage of about 0 V is used, the voltage of the pixel signal output to the
このような観点から、本実施形態においては、増幅トランジスタＭ３のゲート電極をＰ型半導体（典型的には、Ｐ型ポリシリコン）により構成している。なお、ゲート電極にはＰ型半導体以外の材料をさらに含み得る。例えば、金属や、ゲート電極に接続されるプラグの材料をさらに含み得る。これは、増幅トランジスタＭ３のゲート電極だけでなく、他のトランジスタのゲート電極についても同様である。 From this point of view, in the present embodiment, the gate electrode of the amplification transistor M3 is made of a P-type semiconductor (typically, P-type polysilicon). Note that the gate electrode may further contain materials other than the P-type semiconductor. For example, it may further include a metal or a plug material connected to the gate electrode. This applies not only to the gate electrode of the amplification transistor M3, but also to the gate electrodes of other transistors.
図８は、Ｎ型トランジスタの閾値電圧Ｖｔｈとチャネル領域に注入するＮ型不純物（チャネルドープ）の注入量との関係の一例を示すグラフである。図８中、○印はゲート電極をＰ型ポリシリコン（ＰＰＯＬ）で構成したＮ型トランジスタの場合であり、●印はゲート電極をＮ型ポリシリコン（ＮＰＯＬ）で構成したＮ型トランジスタの場合である。 FIG. 8 is a graph showing an example of the relationship between the threshold voltage Vth of an N-type transistor and the amount of N-type impurity (channel dope) implanted into the channel region. In FIG. 8, ◯ indicates the case of an N-type transistor whose gate electrode is made of P-type polysilicon (PPOL), and ● indicates the case of an N-type transistor whose gate electrode is made of N-type polysilicon (NPOL). be.
図８に示すように、Ｎ型トランジスタの閾値電圧Ｖｔｈは、ゲート電極の導電型によらず、チャネル領域に注入するＮ型不純物の注入量が増加するほどに低くなる。ゲート電極にＰ型ポリシリコンを用いた場合、閾値電圧Ｖｔｈの値は、ゲート電極にＮ型ポリシリコンを用いた場合よりも約１Ｖ程度高くなる。つまり、ゲート電極をＮ型ポリシリコンからＰ型ポリシリコンに変えることで、チャネル領域の不純物プロファイルを変えることなく、閾値電圧を約１Ｖ程度、増加することができる。 As shown in FIG. 8, the threshold voltage Vth of an N-type transistor decreases as the amount of N-type impurity implanted into the channel region increases, regardless of the conductivity type of the gate electrode. When P-type polysilicon is used for the gate electrode, the value of the threshold voltage Vth is about 1 V higher than when N-type polysilicon is used for the gate electrode. That is, by changing the gate electrode from N-type polysilicon to P-type polysilicon, the threshold voltage can be increased by about 1 V without changing the impurity profile of the channel region.
例えば、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４のチャネルドープ条件を同一に設定するものとする。更に、リセットトランジスタＭ２及び選択トランジスタＭ４のゲート電極をＮ型ポリシリコンで構成し、増幅トランジスタＭ３のゲート電極をＰ型ポリシリコンで構成するものとする。この場合、増幅トランジスタＭ３の閾値電圧は、リセットトランジスタＭ２及び選択トランジスタＭ４の閾値電圧よりも１Ｖ程度、高くなる。 For example, the same channel doping conditions are set for the reset transistor M2, the amplification transistor M3, and the selection transistor M4. Furthermore, the gate electrodes of the reset transistor M2 and the select transistor M4 are made of N-type polysilicon, and the gate electrode of the amplification transistor M3 is made of P-type polysilicon. In this case, the threshold voltage of the amplification transistor M3 is about 1 V higher than the threshold voltages of the reset transistor M2 and the selection transistor M4.
図９は、増幅トランジスタＭ３のソースとドレインとの間に一定の電流を流したときのゲート電圧Ｖｇとソース電圧Ｖｓとの関係の一例を示すグラフである。横軸がゲート電圧Ｖｇを示し、縦軸がソース電圧Ｖｓを示している。図９中、実線はゲート電極をＰ型ポリシリコン（ＰＰＯＬ）で構成したＮ型トランジスタの場合であり、点線はゲート電極をＮ型ポリシリコン（ＮＰＯＬ）で構成したＮ型トランジスタの場合である。 FIG. 9 is a graph showing an example of the relationship between the gate voltage Vg and the source voltage Vs when a constant current flows between the source and drain of the amplification transistor M3. The horizontal axis indicates the gate voltage Vg, and the vertical axis indicates the source voltage Vs. In FIG. 9, the solid line is for an N-type transistor whose gate electrode is made of P-type polysilicon (PPOL), and the dotted line is for an N-type transistor whose gate electrode is made of N-type polysilicon (NPOL).
図９に示すように、ゲート電圧Ｖｇとソース電圧Ｖｓとは略比例関係にある。閾値電圧をＶｔｈとすると、ゲート電圧Ｖｇとソース電圧Ｖｓとは以下の式のように表される。
Ｖｓ≒０．８×Ｖｇ－Ｖｔｈ
As shown in FIG. 9, the gate voltage Vg and the source voltage Vs are in a substantially proportional relationship. Assuming that the threshold voltage is Vth, the gate voltage Vg and the source voltage Vs are represented by the following equations.
Vs≈0.8×Vg−Vth
したがって、仮にノードＦＤのリセット動作後の電圧が３．０Ｖであるとすると、増幅トランジスタＭ３の閾値電圧が＋１．２Ｖの場合に、増幅トランジスタＭ３の出力電圧は１．２Ｖとなる。Ｎ型ポリシリコンゲートで構成される一般的な増幅トランジスタＭ３は閾値電圧が０Ｖ程度に設定されているため、ゲート電極をＮ型ポリシリコンからＰ型ポリシリコンに変えることで、増幅トランジスタＭ３の閾値電圧を所望の値に設定することが可能である。 Therefore, assuming that the voltage of the node FD after the reset operation is 3.0V, the output voltage of the amplification transistor M3 is 1.2V when the threshold voltage of the amplification transistor M3 is +1.2V. Since the threshold voltage of a general amplification transistor M3 composed of an N-type polysilicon gate is set to about 0 V, the threshold voltage of the amplification transistor M3 can be reduced by changing the gate electrode from N-type polysilicon to P-type polysilicon. It is possible to set the voltage to a desired value.
閾値電圧が０Ｖ程度である一般的な増幅トランジスタＭ３を用いた場合、出力線１６に出力される画素信号の電圧は、増幅トランジスタＭ３のゲート電圧のおよそ０．８倍となる。したがって、出力線１６の電圧を１．２Ｖ以下にするためには、ノードＦＤの電圧は１．５Ｖ（＝１．２÷０．８）以下にする必要があり、電荷転送の原理からＮ型半導体領域１３２の空乏時電圧は１．５Ｖ以下でなくてはならない。しかしながら、空乏時電圧と蓄積可能な電荷数とは略比例するため、空乏時電圧が低いことは蓄積可能な電子数が少ないことを意味する。取り扱える電子数が少ないと光ショットノイズにより出力がばらつくため、画像に重畳するノイズ成分が増加することになる。つまり、ノイズを低減するためにノードＦＤの上限電圧を上げることとキャパシタの面積を縮小するために出力線１６の上限電圧を下げることとはトレードオフの関係にある。
When a general amplification transistor M3 having a threshold voltage of about 0 V is used, the voltage of the pixel signal output to the
このように、本実施形態によれば、Ｎ型半導体領域１３４における蓄積電荷量を減らすことなく、画素信号の出力レベルを下げることができる。これにより、信号保持容量の誘電体膜を薄くすることが可能となり、画質を低下することなくチップサイズを縮小することができる。
Thus, according to this embodiment, the output level of the pixel signal can be lowered without reducing the amount of charge accumulated in the N-
［第２実施形態］
本発明の第２実施形態による光電変換装置について、図５を参照して説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
[Second embodiment]
A photoelectric conversion device according to a second embodiment of the present invention will be described with reference to FIG. The same reference numerals are given to the same components as in the photoelectric conversion device according to the first embodiment, and the description is omitted or simplified.
第１実施形態では、画素１２を構成するトランジスタのうち、転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４のゲート電極をＮ型ポリシリコンにより構成し、増幅トランジスタＭ３のゲート電極をＰ型ポリシリコンにより構成した。これに対し、本実施形態においては、増幅トランジスタＭ３のゲート電極１５２に加え、選択トランジスタＭ４のゲート電極１５４をも、Ｐ型ポリシリコンにより構成する。その他の点は、第１実施形態による光電変換装置と同様である。
In the first embodiment, among the transistors forming the
一般的な光電変換装置では、画素アレイ部１０の各列に数百個から数千個の画素１２が配置されており、１本の出力線１６にはこれら画素１２の選択トランジスタＭ４が並列に接続されている。したがって、選択トランジスタＭ４のオフリーク電流は、可能な限り低減することが望ましい。例えば、各列に１０００個の画素１２が配置されており、増幅トランジスタＭ３の駆動電流が１０μＡであるものとする。この場合、選択トランジスタＭ４起因のリーク電流を増幅トランジスタＭ３の駆動電流の０．１％以下に抑えるためには、選択トランジスタＭ４の１個あたりのリーク電流を１０ｎＡ以下にする必要がある。
In a general photoelectric conversion device, several hundred to several thousand
通常、選択トランジスタＭ４のオフ時には、ゲート電極１５４に０Ｖの電圧が印加されている。このとき、出力線１６の電圧が１．２Ｖであったとすると、選択トランジスタＭ４のソースに対するゲートの相対電位は－１．２Ｖとなる。したがって、選択トランジスタＭ４のゲート電極１５４をＮ型ポリシリコンにより構成した場合、選択トランジスタＭ４のオフリーク電流を十分に抑制できない場合が起こり得る。
Normally, a voltage of 0V is applied to the
図８を用いて説明したように、Ｎ型トランジスタのゲート電極をＮ型ポリシリコンからＰ型ポリシリコンに変えることで閾値電圧を増加することができる。したがって、本実施形態のように選択トランジスタＭ４のゲート電極をＰ型ポリシリコンによって構成することにより、選択トランジスタＭ４のオフリーク電流を低減することができる。 As described with reference to FIG. 8, the threshold voltage can be increased by changing the gate electrode of the N-type transistor from N-type polysilicon to P-type polysilicon. Therefore, by configuring the gate electrode of the select transistor M4 with P-type polysilicon as in this embodiment, the off-leak current of the select transistor M4 can be reduced.
このように、本実施形態によれば、第１実施形態の効果に加え、選択トランジスタＭ４のオフリーク電流を低減する効果を奏することができる。これにより、画質が更に改善された光電変換装置を実現することができる。 Thus, according to the present embodiment, in addition to the effects of the first embodiment, it is possible to obtain the effect of reducing the off-leakage current of the selection transistor M4. This makes it possible to realize a photoelectric conversion device with further improved image quality.
［第３実施形態］
本発明の第３実施形態による光電変換装置について、図５を参照して説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
[Third embodiment]
A photoelectric conversion device according to a third embodiment of the present invention will be described with reference to FIG. The same reference numerals are given to the same components as in the photoelectric conversion device according to the first embodiment, and the description is omitted or simplified.
第１実施形態では、画素１２を構成するトランジスタのうち、転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４のゲート電極をＮ型ポリシリコンにより構成し、増幅トランジスタＭ３のゲート電極をＰ型ポリシリコンにより構成した。これに対し、本実施形態においては、増幅トランジスタＭ３のゲート電極１５２に加え、転送トランジスタＭ１のゲート電極（転送電極１４４）をも、Ｐ型ポリシリコンにより構成する。その他の点は、第１実施形態による光電変換装置と同様である。
In the first embodiment, among the transistors forming the
一般的な転送型の画素では、転送電極をＮ型ポリシリコンにより構成し、転送トランジスタのオフ時には転送電極に負電圧（例えば、－１．０Ｖ）を印加する。これにより、転送電極の直下に高濃度の正孔を誘起し、オフ時における暗電流の発生を抑制している。このように構成された光電変換装置では、転送電極に負電圧を供給するための電源回路が必要となる。 In a general transfer-type pixel, a transfer electrode is composed of N-type polysilicon, and a negative voltage (eg, -1.0 V) is applied to the transfer electrode when the transfer transistor is turned off. As a result, a high concentration of holes is induced directly under the transfer electrode, thereby suppressing the generation of dark current when the device is turned off. A photoelectric conversion device configured in this manner requires a power supply circuit for supplying a negative voltage to the transfer electrodes.
しかしながら、チップサイズの小さい光電変換装置を実現しようとした場合、電源回路１１４の回路面積を縮小化する観点から、より少ない種類の電圧で駆動できることが好ましい。また、パッド電極１１６を介して外部から複数種類の電圧を供給することも考えられるが、パッド電極１１６は面積が大きく配置上の制約もあるため、外部から複数の電圧を供給することが困難な場合も想定される。したがって、特にチップサイズの小さい光電変換装置は、転送電極に負電圧を与えない構成であることが好ましい。
However, when trying to realize a photoelectric conversion device with a small chip size, it is preferable to be able to drive with fewer kinds of voltages from the viewpoint of reducing the circuit area of the
この点、本実施形態による光電変換装置は、転送電極１４４をＰ型ポリシリコンにより構成しているため、オフ時のゲート電圧が０Ｖであっても仕事関数差によってチャネル領域に正孔を誘起することができ、暗電流の発生を抑制することができる。したがって、電源回路１１４において負電圧を生成する必要はなく、電源回路１１４の回路面積を縮小することができる。また、パッド電極１１６を介して外部から負電圧を供給する必要もなく、パッド電極１１６の数が増加するのを抑制することもできる。これにより、光電変換装置のチップサイズを縮小することができる。
In this respect, in the photoelectric conversion device according to the present embodiment, since the
このように、本実施形態によれば、第１実施形態の効果に加え、電源回路１１４やパッド電極１１６に起因するチップサイズの拡大を抑制することができる。これにより、光電変換装置のチップサイズを更に縮小することができる。
Thus, according to the present embodiment, in addition to the effects of the first embodiment, it is possible to suppress an increase in chip size due to the
［第４実施形態］
本発明の第４実施形態による光電変換装置について、図５を参照して説明する。第１実施形態による光電変換装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
[Fourth embodiment]
A photoelectric conversion device according to a fourth embodiment of the present invention will be described with reference to FIG. The same reference numerals are given to the same components as in the photoelectric conversion device according to the first embodiment, and the description is omitted or simplified.
第１実施形態では、画素１２を構成するトランジスタのうち、転送トランジスタＭ１、リセットトランジスタＭ２及び選択トランジスタＭ４のゲート電極をＮ型ポリシリコンにより構成し、増幅トランジスタＭ３のゲート電極をＰ型ポリシリコンにより構成した。これに対し、本実施形態においては、転送トランジスタＭ１、増幅トランジスタＭ３及び選択トランジスタＭ４のゲート電極をＰ型ポリシリコンにより構成し、リセットトランジスタＭ２のゲート電極をＮ型ポリシリコンにより構成する。その他の点は、第１実施形態による光電変換装置と同様である。
In the first embodiment, among the transistors forming the
リセットトランジスタＭ２は、ドレインへの印加電圧と同じ電源電圧（電圧Ｖｄｄ、例えば３．３Ｖ）をゲート電極に印加することでオンにする。このゲート電圧でリセットトランジスタＭ２を十分にオンにするためには、リセットトランジスタＭ２の閾値電圧は０Ｖ程度以下でなくてはならない。仮に、ゲート電極をＰ型ポリシリコンにより構成した場合、閾値電圧を０Ｖ近傍にするためにチャネル領域に高濃度のＮ型不純物を添加する必要があり、トランジスタはオフしにくくなる。そのため、画素１２を構成するトランジスタのうち少なくともリセットトランジスタＭ２については、ゲート電極をＮ型ポリシリコンにより構成することが好ましい。
The reset transistor M2 is turned on by applying to the gate electrode the same power supply voltage (voltage Vdd, eg 3.3 V) as the voltage applied to the drain. In order to sufficiently turn on the reset transistor M2 with this gate voltage, the threshold voltage of the reset transistor M2 must be about 0 V or less. If the gate electrode were made of P-type polysilicon, it would be necessary to add a high concentration of N-type impurities to the channel region in order to bring the threshold voltage to about 0 V, making it difficult for the transistor to turn off. Therefore, it is preferable that the gate electrode of at least the reset transistor M2 among the transistors forming the
転送トランジスタＭ１、増幅トランジスタＭ３及び選択トランジスタＭ４のゲート電極をＰ型ポリシリコンにより構成する理由は、第１乃至第３実施形態において説明した通りである。 The reason why the gate electrodes of the transfer transistor M1, the amplification transistor M3, and the selection transistor M4 are made of P-type polysilicon is as described in the first to third embodiments.
［第５実施形態］
本発明の第５実施形態による撮像システムについて、図１０を用いて説明する。図１０は、本実施形態による撮像システムの概略構成を示すブロック図である。
[Fifth embodiment]
An imaging system according to a fifth embodiment of the present invention will be described with reference to FIG. FIG. 10 is a block diagram showing a schematic configuration of an imaging system according to this embodiment.
上記第１乃至第４実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１０には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。
The
図１０に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第４実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。
An
撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するデジタル信号から画像データの生成を行う。また、信号処理部２０８は必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。撮像装置２０１は、信号処理部２０８で処理されるデジタル信号を生成するＡＤ変換部を備えうる。ＡＤ変換部は、撮像装置２０１の光電変換部が形成された半導体層（半導体基板）に形成されていてもよいし、撮像装置２０１の光電変換部が形成された半導体層とは別の半導体基板に形成されていてもよい。また、信号処理部２０８が撮像装置２０１と同一の半導体基板に形成されていてもよい。
The
撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
The
更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。
The
撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。
The
このように、本実施形態によれば、第１乃至第４実施形態による光電変換装置１００を適用した撮像システムを実現することができる。
As described above, according to the present embodiment, it is possible to realize an imaging system to which the
［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図１１を用いて説明する。図１１は、本実施形態による撮像システム及び移動体の構成を示す図である。
[Sixth embodiment]
An imaging system and a moving body according to a sixth embodiment of the present invention will be described with reference to FIG. FIG. 11 is a diagram showing the configuration of an imaging system and a moving object according to this embodiment.
図１１（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第４実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
FIG. 11(a) shows an example of an imaging system for an in-vehicle camera. The
撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
The
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１１（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。
In this embodiment, the
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。 In the above, an example of controlling so as not to collide with another vehicle was explained, but it can also be applied to control to automatically drive following another vehicle or control to automatically drive so as not to stray from the lane. . Furthermore, the imaging system can be applied not only to vehicles such as the own vehicle, but also to moving bodies (moving devices) such as ships, aircraft, and industrial robots. In addition, the present invention can be applied not only to mobile objects but also to devices that widely use object recognition, such as intelligent transportation systems (ITS).
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
[Modified embodiment]
The present invention is not limited to the above embodiment, and various modifications are possible.
For example, an example in which a part of the configuration of one of the embodiments is added to another embodiment, or an example in which a part of the configuration of another embodiment is replaced is also an embodiment of the present invention.
また、図３に示した画素１２の回路構成は一例であり、適宜変更が可能である。例えば、各々の画素１２が２つ以上の光電変換素子を備えていてもよい。また、画素１２は、必ずしも選択トランジスタＭ４を有する必要はない。
Also, the circuit configuration of the
また、上記第１乃至第４実施形態では、光電変換素子ＰＤにより取得する信号電荷として電子を想定し、Ｎ型トランジスタによって画素１２のトランジスタを構成しているが、光電変換素子ＰＤにより取得する信号電荷は正孔であってもよい。この場合、画素１２を構成する各トランジスタ及びこれらのゲート電極を構成するポリシリコンは、上記実施形態において説明した導電型とは逆の導電型となる。
Further, in the above-described first to fourth embodiments, electrons are assumed as the signal charge acquired by the photoelectric conversion element PD, and the transistor of the
また、上記第１乃至第４実施形態では、増幅トランジスタＭ３のゲート電極をＰ型ポリシリコンにより構成することで閾値電圧を高くする例を示したが、増幅トランジスタＭ３の閾値電圧はチャネルドープにより制御するようにしてもよい。この場合、増幅トランジスタＭ３の閾値電圧Ｖｔｈは、ゲート電圧Ｖｇの０．８倍の電圧とソース電圧Ｖｓとの差が１Ｖ以上になるように設定することが望ましい。リセットトランジスタＭ２の閾値電圧の絶対値は、増幅トランジスタの閾値電圧の絶対値よりも小さくする。 Further, in the first to fourth embodiments described above, the gate electrode of the amplification transistor M3 is made of P-type polysilicon to increase the threshold voltage. However, the threshold voltage of the amplification transistor M3 is controlled by channel doping. You may make it In this case, it is desirable to set the threshold voltage Vth of the amplifying transistor M3 so that the difference between the voltage 0.8 times the gate voltage Vg and the source voltage Vs is 1 V or more. The absolute value of the threshold voltage of the reset transistor M2 is made smaller than the absolute value of the threshold voltage of the amplification transistor.
また、上記第５及び第６実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１０及び図１１に示した構成に限定されるものではない。 The imaging systems shown in the fifth and sixth embodiments are examples of imaging systems to which the photoelectric conversion device of the present invention can be applied. The configuration is not limited to that shown in FIGS. 10 and 11. FIG.
なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 It should be noted that the above-described embodiments are merely examples of specific implementations of the present invention, and the technical scope of the present invention should not be construed to be limited by these. That is, the present invention can be embodied in various forms without departing from its technical concept or main features.
Ｃｓ，Ｃｎ…キャパシタ
Ｍ１…転送トランジスタ
Ｍ２…リセットトランジスタ
Ｍ３…増幅トランジスタ
Ｍ４…選択トランジスタ
１０…画素アレイ部
２０…垂直走査回路
３０…読み出し回路
３２…信号保持回路
４０…水平走査回路
５０…出力回路
１００…光電変換装置
２００，３００…撮像システム
Cs, Cn...capacitor M1...transfer transistor M2...reset transistor M3...amplifier transistor M4...
Claims (13)
前記出力部は、ソースフォロワ回路を構成し、ゲート電極が前記電荷保持部に接続された第１導電型の第１のトランジスタを有し、
前記第１のトランジスタの前記ゲート電極は、前記第１導電型と異なる第２導電型の半導体を備える
ことを特徴とする光電変換装置。 A photoelectric conversion element that generates electric charge in response to incident light, a charge holding portion that transfers the electric charge from the photoelectric conversion element, and an output portion that outputs a signal corresponding to the amount of electric charge held in the electric charge holding portion. and a pixel having
The output section includes a first conductivity type first transistor that constitutes a source follower circuit and has a gate electrode connected to the charge holding section,
The photoelectric conversion device, wherein the gate electrode of the first transistor includes a semiconductor of a second conductivity type different from the first conductivity type.
前記出力線に接続され、前記画素から出力される信号を保持するキャパシタを有する信号保持回路と、を更に有し、
前記キャパシタは、一対の電極と、前記一対の電極の間に配された誘電体膜と、を有し、
前記誘電体膜の膜厚は、前記第１のトランジスタのゲート絶縁膜の膜厚よりも薄い
ことを特徴とする請求項１記載の光電変換装置。 an output line connected to the output section of the pixel;
a signal holding circuit connected to the output line and having a capacitor for holding a signal output from the pixel;
The capacitor has a pair of electrodes and a dielectric film disposed between the pair of electrodes,
2. The photoelectric conversion device according to claim 1, wherein the film thickness of the dielectric film is thinner than the film thickness of the gate insulating film of the first transistor.
ことを特徴とする請求項２記載の光電変換装置。 The signal holding circuit includes a first capacitor that holds a first signal corresponding to incident light to the photoelectric conversion element, a second capacitor that holds a second signal based on a reset state of the pixel, and 3. The photoelectric conversion device according to claim 2, characterized by comprising:
ことを特徴とする請求項３記載の光電変換装置。 4. The photoelectric conversion device according to claim 3, further comprising a signal processing unit that performs correction processing by correlated double sampling on the first signal and the second signal.
ことを特徴とする請求項３又は４記載の光電変換装置。 5. The photoelectric conversion device according to claim 3, wherein said first capacitor and said second capacitor have an MIS structure.
前記第２のトランジスタの前記ゲート電極は、前記第２導電型の半導体を備える
ことを特徴とする請求項２乃至５のいずれか１項に記載の光電変換装置。 the output unit further includes a second transistor of the first conductivity type connected between the first transistor and the output line;
The photoelectric conversion device according to any one of claims 2 to 5, wherein the gate electrode of the second transistor comprises a semiconductor of the second conductivity type.
前記転送電極は、前記第２導電型の半導体を備える
ことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。 the pixel further includes a transfer electrode for controlling charge transfer from the photoelectric conversion element to the charge holding portion;
The photoelectric conversion device according to any one of claims 1 to 6, wherein the transfer electrode comprises a semiconductor of the second conductivity type.
前記第３のトランジスタのゲート電極は、前記第１導電型の半導体を備える
ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。 the pixel further comprising a third transistor of the first conductivity type for controlling supply of a voltage to the charge holding portion for resetting the charge holding portion;
The photoelectric conversion device according to any one of claims 1 to 7, wherein the gate electrode of the third transistor comprises the semiconductor of the first conductivity type.
前記出力部は、ソースフォロワ回路を構成し、ゲート電極が前記電荷保持部に接続された第１導電型の第１のトランジスタを有し、
前記第１のトランジスタの閾値電圧は、ゲート電圧Ｖｇの０．８倍の電圧とソース電圧Ｖｓとの差が１Ｖ以上になるように設定されている
ことを特徴とする光電変換装置。 A photoelectric conversion element that generates electric charge in response to incident light, a charge holding portion that transfers the electric charge from the photoelectric conversion element, and an output portion that outputs a signal corresponding to the amount of electric charge held in the electric charge holding portion. and a pixel having
The output section includes a first conductivity type first transistor that constitutes a source follower circuit and has a gate electrode connected to the charge holding section,
The photoelectric conversion device, wherein the threshold voltage of the first transistor is set such that a difference between a voltage 0.8 times the gate voltage Vg and the source voltage Vs is 1 V or more.
前記第３のトランジスタの閾値電圧の絶対値は、前記第１のトランジスタの閾値電圧の絶対値よりも小さい
ことを特徴とする請求項９記載の光電変換装置。 the pixel further comprising a third transistor of the first conductivity type for controlling supply of a voltage to the charge holding portion for resetting the charge holding portion;
10. The photoelectric conversion device according to claim 9, wherein the absolute value of the threshold voltage of the third transistor is smaller than the absolute value of the threshold voltage of the first transistor.
前記第３のトランジスタの前記ゲート電極は、前記第１導電型の半導体を備える
ことを特徴とする請求項１０記載の光電変換装置。 the gate electrode of the first transistor comprises a semiconductor of a second conductivity type different from the first conductivity type;
11. The photoelectric conversion device according to claim 10, wherein the gate electrode of the third transistor comprises a semiconductor of the first conductivity type.
前記光電変換装置から出力される信号を処理する信号処理装置と
を有することを特徴とする撮像システム。 a photoelectric conversion device according to any one of claims 1 to 11;
and a signal processing device that processes a signal output from the photoelectric conversion device.
請求項１乃至１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。 being mobile,
a photoelectric conversion device according to any one of claims 1 to 11;
distance information acquisition means for acquiring distance information to an object from a parallax image based on a signal output from the photoelectric conversion device;
and control means for controlling the moving body based on the distance information.
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