JP2022129378A - Ｄｃ－ｄｃ変換器のためのゼロクロス検出システム、及び、方法 - Google Patents

Abstract

【課題】直流直流（ＤＣ－ＤＣ）変換器のためのゼロクロス検出器（ＺＣＤ）を提供する。【解決手段】ＺＣＤ９００は、スイッチ電圧ＶＳＷと、ＤＣ－ＤＣ変換器のパワーステージの出力電圧と、を受け取り、受け取ったスイッチ電圧及び出力電圧Ｖｏｕｔに少なくとも部分的に基づいて、ゼロクロス検出信号９２８を生成するＺＣＤ積分器を備える。ゼロクロス検出信号が、ＤＣ－ＤＣ変換器のパワーステージの出力インダクタの出力電流が略ゼロであることを示す。ＺＣＤは、スイッチ電圧を受け取り、受け取ったスイッチ電圧に少なくとも部分的に基づいて、ＺＣＤ較正オフセットを生成するＺＣＤオフセット較正器を更に備えてもよい。ここで、ＺＣＤ積分器は、ＺＣＤ較正オフセットに少なくとも部分的に基づいて、ゼロクロス検出信号を生成する。【選択図】図９

Description

本願は、一般には、直流直流（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ ｔｏ ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）（ＤＣ－ＤＣ）変換器に関し、より詳細には、例えば、不連続伝導モードＤＣ－ＤＣ変換器におけるゼロクロス検出と関連するタイミング取りのためのシステム及び方法に関する。

直流直流（ＤＣ－ＤＣ）変換器を含むパワー変換器は、多くの電子デバイスに電力を供給するために使用される。これらの電子デバイスによって取り出される負荷の量は、デバイスごとに異なる上、各デバイスにおいて時間ごとに異なる可能性がある。ある電子デバイス、及び／又は、電子デバイス内のモジュールは、軽負荷であり、最小限の電流を取り出す場合があるが、他の電子デバイス／モジュールは、重負荷であり、かなり多い電流を取り出す場合がある。このような負荷は、使用法とモードによっては、同じデバイス内または相互接続されたデバイス間でも異なる場合がある。特定の負荷が変動すると、従来のスイッチモードＤＣ－ＤＣ変換器はしばしば電圧リップル及び／又は無線周波数の干渉を生じ、これはデバイスのパフォーマンスに悪影響を与える。更に、従来のスイッチモードＤＣ－ＤＣ変換器は、様々な非効率な作動モードによってしばしば悪影響を受ける。そのため、本技術分野では、これら及びその他の負の影響を低減するＤＣ－ＤＣ変換器の改善への要求が存在する。

本開示は、ＤＣ－ＤＣ変換器の出力を調整するための改善されたシステム及び方法を含む、改善された直流直流（ＤＣ－ＤＣ）変換器を説明する。本開示の一実施形態に従って回路が説明される。

一実施形態では、ＤＣ－ＤＣ変換器は、ＤＣ－ＤＣ変換器の出力電圧を受け取り、ＤＣ－ＤＣ変換器の出力負荷状態に応答して、ＤＣ－ＤＣ変換器のスイッチング周波数を調節するように構成されたＤＣ－ＤＣ変換器制御器を備える場合がある。出力負荷センサは、出力負荷状態を決定し、ピーク電流ターゲット値をＤＣ－ＤＣ制御器に供給するように構成される場合がある。ここで、出力負荷センサは、出力負荷が重負荷であることに応答して、ディレイされた第１信号をピーク電流制御器に供給するように構成された第１タイマと、出力負荷が軽負荷であることに応答して、ディレイされた第２信号をピーク電流制御器に供給するように構成された第２タイマと、受け取った第１信号と第２信号とに少なくとも部分的に基づいてピーク電流ターゲット値を調節し、ＤＣ－ＤＣ変換器制御にピーク電流ターゲット値を供給するように構成されたピーク電流制御と、を備える。

他の実施形態では、方法は、ＤＣ－ＤＣ変換器の第１スイッチングサイクルと、ＤＣ－ＤＣ変換器の第２スイッチングサイクルと、の間のタイミングを計測することと、第２スイッチングサイクルが、予め定められた第１時間の終了前に始まるかを決定することと、第２スイッチングサイクルが予め定められた第１時間の終了前に始まるときに、ピーク電流ターゲット値をインクリメントすることと、を含み得る。

一実施形態では、ＤＣ－ＤＣ変換器のためのゼロクロス検出器（ｚｅｒｏ－ｃｒｏｓｓｉｎｇ ｄｅｔｅｃｔｏｒ）（ＺＣＤ）は、スイッチ電圧と、ＤＣ－ＤＣ変換器のパワーステージの出力電圧と、を受け取り、受け取ったスイッチ電圧及び出力電圧に少なくとも部分的に基づいて、ゼロクロス検出信号を生成する、ように構成されたＺＣＤ積分器を備える。ここで、ゼロクロス検出信号が、ＤＣ－ＤＣ変換器のパワーステージの出力インダクタにおける出力電流が略ゼロであることを示すように構成される。様々な実施形態では、ＺＣＤは、スイッチ電圧を受け取り、受け取ったスイッチ電圧に少なくとも部分的に基づいて、ＺＣＤ較正オフセットを生成するように構成されたＺＣＤオフセット較正器を更に備える場合がある。ここで、ＺＣＤ積分器が、ＺＣＤ較正オフセットに少なくとも部分的に基づいて、ゼロクロス検出信号を生成するように構成される。ＺＣＤは、スイッチ電圧と、ＤＣ－ＤＣ変換器のパワーステージへの入力電圧と、を受け取り、受け取ったスイッチ電圧及び入力電圧に少なくとも部分的に基づいて、アイドルリリース信号を生成する、ように構成されたアイドルリリース生成器を更に備える場合がある。ここで、アイドルリリース信号が、ＤＣ－ＤＣ変換器が、ＤＣ－ＤＣ変換器のアイドルモードを終了する準備が整っていることを示すように構成される。

他の実施形態では、ＤＣ－ＤＣ変換器のためのＺＣＤを作動させる方法は、ＺＣＤのＺＣＤ積分器によって、スイッチ電圧と、ＤＣ－ＤＣ変換器のパワーステージの出力電圧と、を受け取ることと、受け取ったスイッチ電圧及び出力電圧に少なくとも部分的に基づいて、ゼロクロス検出信号を生成することと、を含む場合がある。ここで、ゼロクロス検出信号が、ＤＣ－ＤＣ変換器のパワーステージの出力インダクタにおける出力電流が略ゼロであることを示すように構成される。様々な実施形態では、方法は、ＺＣＤのＺＣＤオフセット較正器によって、スイッチ電圧を受け取ることと、受け取ったスイッチ電圧に少なくとも部分的に基づいて、ＺＣＤ較正オフセットを生成することと、を含む場合がある。ここで、ゼロクロス検出信号を生成することが、ＺＣＤ較正オフセットに少なくとも部分的に基づく。方法は、アイドルリリース生成器によって、スイッチ電圧と、ＤＣ－ＤＣ変換器のパワーステージへの入力電圧と、を受け取り、受け取ったスイッチ電圧及び入力電圧に少なくとも部分的に基づいて、アイドルリリース信号を生成する、ことを更に含む場合がある。ここで、アイドルリリース信号が、ＤＣ－ＤＣ変換器が、ＤＣ－ＤＣ変換器のアイドルモードを終了する準備が整っていることを示すように構成される。

本開示の範囲は、参照によって本章に組み込まれる請求項によって定義される。１以上の実施形態について以下の詳細な説明を検討することで、その追加的な利点の実現と共に、当業者の本開示の実施形態へのより完全な理解が得られ得る。最初に簡単に説明される図面の添付シートが参照されるだろう。

図１は、本開示の一実施形態に係る、直流直流（ＤＣ－ＤＣ）変換器のブロック図である。

図２は、本開示の一実施形態に係る、様々なモジュール間の相互接続を示すＤＣ－ＤＣ変換器のブロック図である。

図３は、本開示の一実施形態に係る、負荷感知回路及びＤＣ－ＤＣ変換器の制御回路の回路図である。

図４は、本開示の一実施形態に係る、良負荷状態から重負荷状態へのＤＣ－ＤＣ変換器の遷移を表す様々な波形を示すタイミング図である。

図５は、本開示の一実施形態に係る、良負荷状態から軽負荷状態へのＤＣ－ＤＣ変換器の遷移を表す様々な波形を示すタイミング図である。

図６は、本開示の一実施形態に係る、重負荷状態から軽負荷状態へのＤＣ－ＤＣ変換器の遷移を表す様々な波形を示すタイミング図である。

図７は、本開示の一実施形態に係る、良負荷状態から良負荷状態へのＤＣ－ＤＣ変換器の遷移を表す様々の波形を示すタイミング図である。

図８は、本開示の一実施形態に係る、スイッチング周波数の調整のための適応ピーク電流制御の波形を示す図である。

図９は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器のためのゼロクロス検出器（ＺＣＤ）の回路図である。

図１０は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器のためのＺＣＤを作動させるための状態機械を実現する処理を示すフロー図である。

図１１は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器のためのＺＣＤを作動させるための処理を示すフロー図である。

図１２は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器のためのＺＣＤを作動させるための処理を示すフロー図である。

本開示の実施形態及びその利点は、以下の詳細な説明を参照することにより最良に理解される。そうでないと記載のない限り、添付の図面および書面による説明全体を通して、同様の参照番号は同様の要素を示す。したがって、それらについて繰り返しての説明は行われない。明確性のために、図面において要素、レイヤ、及び、領域の相対的な大きさが強調される場合がある。

直流直流（ＤＣ－ＤＣ）パワー変換器（「変換器」）は、一般に、第１電圧レベルの入力電圧を受け取り、この入力電圧を、第２電圧レベルの出力電圧に変換する。例えば、「降圧」変換器は５Ｖの入力電圧を受け取り、より低い、あるいは降圧された１．５Ｖの出力電圧を提供する場合があり、「昇圧」変換器は５Ｖの入力電圧を受け取り、より高い、あるいはブーストされた７Ｖの出力電圧を提供する場合がある。ＤＣ－ＤＣ変換器の出力は、電子デバイス、及び／又は、音楽プレーヤ、タブレット装置、携帯電話、並びに／若しくは、他の電子デバイス又は複数のデバイスのコンポーネントといった電子デバイスの様々なコンポーネントを含み得る負荷に結合される場合がある。本開示の実施形態は、出力負荷の状態（例えば、重負荷、軽負荷、又は、良／中負荷）をモニタし、ＤＣ－ＤＣ変換器の出力電圧及びスイッチング周波数を適切な負荷状態に従って調整するシステム及び技術を提供する。本開示の実施形態は更に、本明細書で説明されるように、ＤＣ－ＤＣ変換器の様々なモード、サイクル、及び、スイッチングのタイミングの制御に役立つように構成された、信用性が高く、正確で、相対的に低電力なゼロクロス検出器（ＺＤＣ）の使用を通して、ＤＣ－ＤＣ変換器全体の効率を向上するシステム及び技術を提供する。

図１は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器１００のブロック図である。図１では、ＤＣ－ＤＣ変換器１００は、パワーステージ１１０、制御器１２０、及び、出力負荷センサ１３０を含む。パワーステージ１１０は、入力電圧（例えば、直流の５Ｖ）を受け取り、これをＤＣ－ＤＣ変換器１００から出力電圧として供給される他の電圧（例えば、直流の１．５Ｖ）へ変換するように構成される場合がある。パワーステージ１１０は、本明細書で説明されるように、昇圧型の変換器、降圧型の変換器、昇降圧型の変換器、同期型若しくは非同期型の不連続伝導モード（ｄｉｓｃｏｎｔｉｎｕｏｕｓ ｃｏｎｄｕｃｔｉｏｎ ｍｏｄｅ）（ＤＣＭ）のＤＣ－ＤＣ変換器、及び／又は、他の種類のＤＣ－ＤＣ変換器、例えば、他の種類のパワー変換器として実装され得る。出力負荷センサ１３０は、ＤＣ－ＤＣ変換器１００の負荷状態を決定し、この負荷状態及び／又は関連する情報を制御器１２０に供給するように構成される場合がある。制御器１２０は、本明細書で説明されるように、様々な制御信号としてパワーステージ１１０に供給されるフィードバックを生成して、電力の変換を調整するように構成される場合がある。パワーステージ１１０、制御器１２０、及び、出力負荷センサ１３０のそれぞれは、例えば、１以上の論理デバイス（例えば、マイクロコントローラ、フィールドプログラマブルゲートアレイ、及び／又は、他の論理デバイス）、アナログ若しくはデジタルの回路素子、及び／又は、他の回路として実装される場合があり、例えば、本明細書で説明されるいずれかのパワー変換器を含む様々なパワー変換器のうち任意のものを実現するように、一緒に結合される及び／又は構成される場合がある。

図１のＤＣ－ＤＣ変換器１００の作動は、図２のブロック図に関連して更にここで詳細に説明される。図２のブロック図は、本開示の一実施形態に係るＤＣ－ＤＣ変換器１００の様々な要素間の追加的な及び／又は代替的な相互接続を示す。例えば、出力負荷センサ１３０は、ＤＣ－ＤＣ変換器１００及び／又はパワーステージ１１０の出力負荷状態を決定し、Ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ及び／又は論理信号Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞のような１以上の負荷状態信号を介して、対応する出力負荷状態の値を制御器１２０に供給するように構成される場合がある。そして、制御器１２０は、このような負荷状態信号に基づいて、パワーステージ１１０に供給される１以上の制御信号（例えば、本明細書で説明されるように、パワーステージ１１０のハイ側及びロー側のＦＥＴをそれぞれ有効／無効にするように構成された論理／制御信号ｈｓ＿ｏｎ又は論理／制御信号ｌｓ＿ｏｎ）といった形で、パワーステージ１１０を制御するように構成される場合がある。パワーステージ１１０は、このような制御信号を受信及び利用して、パワーステージ１１０のピーク電流を供給及び／又は調節し、このようにして、ＤＣ－ＤＣ変換器１００のパワー変換を調整するように構成される場合がある。

図３は本開示の一実施形態に係る、ＤＣ－ＤＣ変換器３００の出力負荷センサ３３０及び制御器３２０の回路図を表す。出力負荷センサ３３０及び制御器３２０は、出力負荷センサ３３０の連続タイマを用いて、ＤＣ－ＤＣ変換器３００（ＤＣ－ＤＣ降圧変換器）の出力負荷状態をモニタするように構成される場合がある。制御器３２０（例えば、非同期ＤＣＭのＤＣ－ＤＣ変換器制御回路）は、ＤＣ－ＤＣ変換器３００が、出力負荷が重い状態でより高い出力負荷容量を供給し、出力負荷が軽い状態でより小さい出力電圧リップルを供給し、スイッチノイズ干渉を低減するために異なる出力負荷にわたってＤＣ－ＤＣ変換器３００のスイッチング周波数を可聴周波数と無線周波数との間で調整してスイッチノイズ干渉を低減できるように、出力負荷状態を用いて適応ピーク電流の制御を行うように構成される場合がある。加えて、制御器３２０は、ＤＣ－ＤＣ変換器３００の電力モードを、相対的に軽い出力負荷状態条件においてパワーセーブモード（例えば、ゼロクロス検出器３２２及びピーク電流検出器３２４を無効にし、検出器３２２、３２４の作動に特有の静止電流を低減する）に、相対的に重い出力負荷状態においてパワーバーストモード（ｐｏｗｅｒ ｂｕｒｓｔ ｍｏｄｅ）に適応的に変更して、より高い出力負荷容量をサポート（例えば、ゼロクロス検出器３２２及びピーク電流検出器３２４を強制的に有効にし、ＤＣ－ＤＣ変換器３００のサイクル速度を増大させる）するように構成される場合がある。

適応ピーク電流の制御は、本明細書で説明されるように、ピーク電流をインクリメントすることによってより高い出力負荷容量を提供し得るし、ピーク電流をデクリメントすることによって出力電圧のリップルをより低くすることを提供し得るし、ピーク電流を変動することによってＤＣ－ＤＣ変換器３００のスイッチング周波数を制御し得る。例えば、オーディオかつワイヤレスへの適用においては、ＤＣ－ＤＣ変換器３００のスイッチング周波数を可聴周波数と無線周波数の間で変化させることは、音声又は無線デバイスの作動周波数と結合するスイッチングノイズの干渉を低減するために望ましいものであり得る。パルス密度変調の技術がピーク電流制御のために用いられ得るが、パルス密度変調は相対的に高い周波数のオシレータ（例えば、オシレータの周波数≧最大ＤＣ－ＤＣスイッチング周波数）を使用する。これは、相対的に低電力の非同期ＤＣ－ＤＣ変換器内に実装することは困難であり得る。このため、本開示の実施形態は、本明細書で説明されるように、静止電流が小さいＤＣ－ＤＣ変換器への適用のために構成された２個の連続タイマと非同期ＤＣ－ＤＣ変換器制御を用いた適応ピーク電流制御を実行する技術を提示する。いくつかの実施形態では、適応ピーク電流のより高い粒度での制御のために、２個より多いタイマ、例えば、３個以上のタイマが用いられる場合がある。

非同期ＤＣＭのＤＣ－ＤＣ変換器のようないくつかの実施形態では、有効の間に、ピーク電流検出器３２４及びゼロクロス検出器３２２が、制御器３２０の中で最大の静止電流を消費し得る。そのため制御器３２０は、そのような静止電流が軽出力負荷の電流に匹敵するような、出力負荷の状態が軽い間（例えば、パワーセーブモード）には、そのような検出器を無効にするように構成される場合がある。しかしながら、検出器が無効にされる場合に、一般に制御器３２０は、次のスイッチングサイクルに進む前に、検出器が再度有効になるまで待つ必要がある。そして、付随するイネーブル整定ディレイは、達成可能な最高スイッチング周波数を制限することにより、達成可能な最大出力負荷容量を低下させる場合がある。一方で、出力負荷が相対的に重い状態では、典型的には、検出器の静止電流は出力負荷電流に対して無視可能であり、そのため、ピーク電流検出器３２４とゼロクロス検出器３２２は、変換効率を顕著に低減させることなくより重い出力負荷容量をサポートする（例えば、パワーバーストモード）ために、有効に保持される場合がある。これに応じて、説明される実施形態は、適応ピーク電流制御の方法論において連続タイマ（例えば、Ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌ３３２、及び、Ｌｉｇｈｔ＿ｄｅｌａｙ＿ｃｅｌｌ３３４）を用いることにより、非同期ＤＣＭのＤＣ－ＤＣ変換器における適応パワーモード制御を提供する。

図３に示すように、非同期ＤＣＭのＤＣ－ＤＣ変換器制御器３２０は、パワーステージ１１０によって生成された出力電圧（Ｖｏｕｔ）が閾値電圧（例えば、ＶＲＥＦ、これは、ＤＣ－ＤＣ変換器３００の望ましい出力電圧である）よりも低いことを出力比較器（ｃｏｍｐ１）が感知し、出力比較器（ｃｏｍｐ１）がｖｏｕｔ＿ｉｓｌｏｗ信号を論理ハイに移行したときに、スイッチングサイクル（例えば、ここにおいて一つのサイクル：ｈｓ＿ｏｎ＝ハイ、ｌｓ＿ｏｎ＝ロー；ｈｓ＿ｏｎ＝ロー、ｌｓ＿ｏｎ＝ハイ；ｈｓ＿ｏｎ＝ロー、ｌｓ＿ｏｎ＝ロー、－アイドルモード、が進行する）を開始するように構成される場合がある。ｖｏｕｔ＿ｉｓｌｏｗ信号は、リセット優先のＳＲラッチ（ｓｒ１）（例えば、ＡＮＤゲートＤＣＭ＿ａｎｄを介して。このゲートは、本明細書で説明されるように、ＤＣ－ＤＣ変換器３００がＤＣＭの動作を維持しつつアイドルモードを終了して次のスイッチングサイクルを開始する準備が整っていることを示すように構成されるアイドルリリース信号ｒｅｌｅａｓｅ＿ｉｄｌｅ＿ｔｉｍｅを用いて、ｖｏｕｔ＿ｉｓｌｏｗをゲートする。）に供給される。ＳＲラッチ（ｓｒ１）は、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号をラッチする。ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号が論理ハイである場合、出力負荷が軽い状態であるときに（例えば、ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ＝ローであるときに）、各検出ブロック（例えば、ゼロクロス検出器３２２及びピーク電流検出器３２４）に供給されるイネーブル信号もまたハイに移行する。

イネーブル信号がハイに移行すると、制御器３２０は、パワーステージ１１０のハイ側の電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）（ＦＥＴ）をオンにする（ｈｓ＿ｏｎ＝ハイ）前に検出器３２２、３２４が動作状態にあることを保証するために、イネーブル整定ディレイ（ｅｎ＿ｄｅｌａｙ）だけ待機する。ハイ側のＦＥＴがオンになると、パワーステージ１１０のインダクタ出力の出力電流は増大し、ピーク電流検出器３２４によってモニタされる。ピーク電流検出器３２４が、インダクタ電流がＩｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞によって設定される値よりも大きいことを感知した場合、Ｉｐｅａｋ信号はハイに移行する。これにより、その後、パワーステージ１１０のハイ側のＦＥＴがオフに、ロー側のＦＥＴがオンになり（ｈｓ＿ｏｎ＝ロー、ｌｓ＿ｏｎ＝ハイ）、それによってインダクタ電流が減少する。インダクタ電流がゼロに近づくと、ゼロクロス検出器３２２はハイに移行し、ロー側のＦＥＴをオフにし（ｌｓ＿ｏｎ＝ロー）、アイドルモードに入る（ハイ側のＦＥＴとロー側のＦＥＴが共にオフ）。最小アイドルディレイ（ｉｄｌｅ＿ｄｅｌａｙ）の後、ＤＣ－ＤＣ変換器３００は、再度ｖｏｕｔがＶＲＥＦよりも低くなった時点で次のスイッチングサイクルになるための準備が整う。

図３において、出力負荷センサ３３０は２個の連続タイマ（ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌ３２２及びｌｉｇｈｔ＿ｄｅｌａｙ＿ｃｅｌｌ３３４）と、ピーク電流制御器３３６（Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ）と、を備える。いくつかの実施形態では、ピーク電流制御器３３６（Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ）は、ピーク電流ターゲット値の様々なレベルを１６段の異なる増分で出力するように構成された４ビットのデジタル論理デバイス／制御器として実装される場合がある。他の実施形態では、ピーク電流制御器３３６（Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ）は、例えば、より広い、又はより狭いダイナミックレンジ及び／又はピーク電流の解像度を提供するために、例えば、３ビット又は５ビットの制御器として、又は、異なるビット幅の制御器として実装され得る。スイッチングサイクルの終わりに、ＤＣ－ＤＣ変換器３００はアイドルモードに入り、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号は、リセット優先のＳＲラッチ（ｓｒ１）リセット＝ハイであることによって論理ローに移行し、ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌはＸ立ち下がりディレイを開始する。Ｘ立ち下がりディレイの間に、ｈｅａｖｙ＿ｌｏａｄ信号はハイを保ち（“重”負荷状態を示す）、Ｘディレイの後、ｈｅａｖｙ＿ｌｏａｄは論理ローに移行する。

ｈｅａｖｙ＿ｌｏａｄ信号がローに移行したとき、ｌｉｇｈｔ＿ｄｅｌａｙ＿ｃｅｌｌはＹ立ち上がりディレイを開始する。Ｙ立ち上がりディレイの間、ｈｅａｖｙ＿ｌｏａｄ信号とｌｉｇｈｔ＿ｌｏａｄ信号は共にローである（負荷が重負荷状態と軽負荷状態の間の状態であることを示す。本明細書で“良”又は“中”負荷状態と呼ぶ）。Ｙ立ち上がりディレイの後、ｌｉｇｈｔ＿ｌｏａｄ信号が論理ハイに移行する（“軽”負荷状態を示す）。ｌｉｇｈｔ＿ｌｏａｄ信号とｈｅａｖｙ＿ｌｏａｄ信号は、ピーク電流制御器３３６（Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ）及びＤ－フリップフロップ（ｄｆｆ１）とによってそれぞれに、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号の立ち上がりエッジを用いてサンプリングされる。もしサンプリングされたときにｈｅａｖｙ＿ｌｏａｄ＝ハイ、ｌｉｇｈｔ＿ｌｏａｄ＝ローであるならば、ＤＣ－ＤＣ変換器３００の負荷状態が“重”負荷状態であり、また、スイッチングサイクル間の時間が（例えば、検出器３２２、３２４によってセットされるように）Ｘディレイよりも短い。もしサンプリングされたときにｈｅａｖｙ＿ｌｏａｄ＝ロー、ｌｉｇｈｔ＿ｌｏａｄ＝ローであるならば、ＤＣ－ＤＣ変換器３００の負荷状態が“良”負荷状態であり、また、スイッチングサイクル間の時間が、ＸとＸ＋Ｙとの間（Ｘ、Ｘ＋Ｙを含む）である。もしサンプリングされたときにｈｅａｖｙ＿ｌｏａｄ＝ロー、ｌｉｇｈｔ＿ｌｏａｄ＝ハイであるならば、ＤＣ－ＤＣ変換器３００の負荷状態が“軽”負荷状態であり、スイッチングサイクル間の時間がＸ＋Ｙの間よりも長い。

様々な実施形態では、図示されるように、サンプリングされたｈｅａｖｙ＿ｌｏａｄ信号及びｌｉｇｈｔ＿ｌｏａｄ信号に基づいて、ピーク電流制御器３３６（Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ）は、Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞をインクリメントすることで重負荷状態におけるピーク電流を増加させ、Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞をデクリメントすることで軽負荷状態におけるピーク電流を低下させ、良負荷状態におけるピーク電流を同じに保持するように構成される場合がある。いくつかの実施形態では、ｄｆｆ１はｈｅａｖｙ＿ｌｏａｄ信号をサンプリングしてパワーバーストモード（ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ＝ハイ）を有効にする。もしｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ＝ハイであれば、次のスイッチングサイクルの間、イネーブル信号とｅｎ＿ｓｅｔｔｌｅ信号はＯＲゲート（ｏｒ１）によって論理ハイに保持される。パワーバーストモード（ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ＝ハイ）は、（ｅｎ＿ｄｅｌａｙ）の入力において論理ハイ信号を保持することでイネーブル整定ディレイ（ｅｎ＿ｄｅｌａｙ）をバイパスし、最短アイドル時間（ｉｄｌｅ＿ｄｅｌａｙ）が終了するとすぐにハイ側のＦＥＴをオンにする。

様々な実施形態では、誤ったｈｅａｖｙ＿ｌｏａｄ＝ハイをサンプリングすることを低減若しくは避けるために、ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌ３３２が、追加的な１０ナノ秒の立ち上がり時間が追加されて実装される場合がある。例えば、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号が論理ハイに移行するとき、１０ナノ秒後にｈｅａｖｙ＿ｌｏａｄ信号が論理ハイに移行するであろう。そのため、もしｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号の立ち上がりエッジにおいてｈｅａｖｙ＿ｌｏａｄ信号が論理ローである場合は、ｈｅａｖｙ＿ｌｏａｄ＝ローがサンプリングされる。更に、この１０ナノ秒の立ち上がり遅延は、ｌｉｇｈｔ＿ｌｏａｄ＝ハイをサンプリングするためにｌｉｇｈｔ＿ｌｏａｄ信号をハイに維持する。そのため、もしｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号の立ち上がりエッジにおいてｌｉｇｈｔ＿ｌｏａｄ信号がハイである場合は、ｌｉｇｈｔ＿ｌｏａｄ＝ハイがサンプリングされる。誤ったｈｅａｖｙ＿ｌｏａｄ＝ハイをサンプリングすることを避け、正しくｌｉｇｈｔ＿ｌｏａｄ＝ハイをサンプリングするために、１０ナノ秒のディレイ及び／又は他のより短い若しくは長いディレイが選択される場合がある。従って、いくつかの実施形態では、該１０ｎｓディレイはより長い、又は、より短いディレイであってもよい。いくつかの実施形態では、ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌ３３２及びｌｉｇｈｔ＿ｄｅｌａｙ＿ｃｅｌｌ３３４は、実質的にゼロである静止電流を達成するため、抵抗－キャパシタのディレイ、又は、バイアス電流－キャパシタのディレイを用いて実装されてもよい。より一般的に、ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌ３３２及びｌｉｇｈｔ＿ｄｅｌａｙ＿ｃｅｌｌ３３４は、本明細書で説明されるｈｅａｖｙ＿ｌｏａｄ信号及びｌｉｇｈｔ＿ｌｏａｄ信号を供給するように構成されたデジタル及び／又はアナログの回路の任意の組み合わせを用いて実装されてもよい。

図４は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器が良負荷状態から重負荷状態に移行するときの様々な波形を示すタイミング図である。図示されているように、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈがハイに移行するとき、ｈｅａｖｙ＿ｌｏａｄ信号及びｌｉｇｈｔ＿ｌｏａｄ信号の両方は当初においてローである。これは、前のスイッチングサイクルが良負荷状態であることを示す。ｈｅａｖｙ＿ｌｏａｄ＝ロー及びｌｉｇｈｔ＿ｌｏａｄ＝ローがｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号に従ってサンプリングされるため、Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ＜ｘ：０＞は同じピーク電流ターゲット値を保つ。また、ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ信号はローである（例えば、パワーセーブモード）。第１スイッチングサイクルの終わりでは、ゼロクロス検出がハイに移行すると、リセット信号は最短アイドル時間の間ハイを保ち、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号をローに移行する。ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号がローに移行すると、ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌ３３２がＸ立ち下がりディレイを開始する。Ｘ立ち下がりディレイが終了する前に、ｖｏｕｔ＿ｉｓｌｏｗをハイにして第２スイッチングサイクルが開始する。そして、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号がハイに移行するとき、それは、重負荷状態であることを示すｈｅａｖｙ＿ｌｏａｄ＝ハイとｌｉｇｈｔ＿ｌｏａｄ＝ローをサンプリングする。これに応じて、例えば、より高い負荷容量をサポートするために、ピーク電流制御器３３６がピーク電流ターゲット値Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞を、４から５へとインクリメントする。そして、ｄｄｆ１がｈｅａｖｙ＿ｌｏａｄをサンプリングし、ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ＝ハイをセットして、パワーバーストモードを有効にする。

第１スイッチングサイクルが“良”負荷状態であったため、静止電流の流れを低減するために検出器３２２、３２４の全てが初期的には無効だった。第２スイッチングサイクルのためにｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号がハイに移行するときに、それは３２２、３２４を有効にし、パワーステージ１１０のハイ側のＦＥＴをオンにする前に、イネーブル整定ディレイ（ｅｎ＿ｄｅｌａｙ）だけ待機する。第２スイッチングサイクルの終わりでは、Ｘ立ち下がりディレイが開始し、Ｘ立ち下がりディレイが終了する前に、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号がハイに移行して第３スイッチングサイクルが開始する。ｈｅａｖｙ＿ｌｏａｄ＝ハイかつｌｉｇｈｔ＿ｌｏａｄ＝ローがサンプリングされ（例えば、“重”負荷状態）、そのため例えば、更に大きい負荷容量をサポートするために、ピーク電流制御ブロックがＩｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞を５から６にインクリメントする。前のスイッチングサイクル（第２サイクル）が重負荷であったため（ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ＝ハイ）、検出器３２２、３２４は有効の状態を保持した。そのため、ＤＣ－ＤＣ非同期制御器３２０はイネーブル整定ディレイ（ｅｎ＿ｄｅｌａｙ）をバイパスし、すぐさまハイ側のＦＥＴをオンにすること（例えば、パワーバーストモード）を開始する。ピーク電流ターゲット値Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞をインクリメントし、イネーブル整定時間をバイパスすることで、ＤＣ－ＤＣ変換器３００は最大出力負荷容量を増大することが出来る。

図５は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器３００が良負荷状態から軽負荷状態に移行するときの様々な波形を示すタイミング図である。図示されているように、ＤＣ－ＤＣ変換器３００は“良”負荷状態で始まる（例えば、サンプリングされたｈｅａｖｙ＿ｌｏａｄ＝ロー、及び、ｌｉｇｈｔ＿ｌｏａｄ＝ロー）。第１スイッチングサイクルの終わりにおいて、ゼロクロス検出がハイに移行し、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号がリセット信号によりローになる。

負荷が軽い状態では、より長い期間にわたって、ｖｏｕｔがＶＲＥＦよりも高い状態を維持し、そのため、Ｘ＋Ｙディレイよりも長い時間にわたってｖｏｕｔ＿ｉｓｌｏｗ及びｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈがローの状態を維持する。Ｘディレイの後、ｈｅａｖｙ＿ｄｅｌａｙ＿ｃｅｌｌ３３２のＸ立ち下がりディレイのためにｈｅａｖｙ＿ｌｏａｄがローに移行し、ｌｉｇｈｔ＿ｄｅｌｌ＿ｃｅｌｌ３３４のＹ立ち上がりディレイが開始する。Ｙディレイの後、ｌｉｇｈｔ＿ｌｏａｄがハイに移行し（軽負荷状態）、ｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ信号がハイに移行したとき、ｌｉｇｈｔ＿ｌｏａｄ＝ハイがサンプリングされる。最後に、出力電圧のリップルをより少なくし、スイッチング周波数をより高くするために、Ｉｐｅａｋ＿ｃｏｎｔｒｏｌ＜ａ：０＞がデクリメントされる。パワーセーブモードのために、ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓもまたローに移行する。

図６は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器が重負荷状態から軽負荷状態に移行するときの様々な波形を示すタイミング図である。図示されているように、ｈｅａｖｙ＿ｌｏａｄは当初ハイであり、そのためｖｏｕｔ＿ｉｓｌｏｗ信号が移行するときには、ｈｅａｖｙ＿ｌｏａｄ＝ハイがサンプリングされ、ｈｅａｖｙ＿ｌｏａｄ＝ハイがｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓをハイに設定する。ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓがハイであるため、検出器３２２、３２４のためのイネーブル信号がハイに保持される。しかし、第１スイッチングサイクルの最後からＸ＋Ｙディレイの後、ｌｉｇｈｔ＿ｌｏａｄがハイに移行する。反転されたｌｉｇｈｔ＿ｌｏａｄ信号が、ＡＮＤゲート（ａｎｄ１）を介してｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓのローをゲーティングする。そのため、本明細書で説明されるように、ｌｉｇｈｔ＿ｌｏａｄがハイに移行するとき、イネーブル信号がローに移行して、検出器３２２、３２４が無効になりパワーセーブモードに入る。

図７は、本開示の一実施形態に係る、ＤＣ－ＤＣ変換器の負荷が定常状態であるときの様々な波形を示すタイミング図である。定常状態では、スイッチング周波数はすでに良負荷状態であり、良負荷状態のままである。例えば、図４－６は、例えば、重負荷から軽負荷になり、中負荷になり、あるいはそれらの任意の組み合わせで、負荷が突然に変化する手順を示している。そのため、これらの手順では、ピーク電流は、その新たな出力負荷の値について、ピーク電流制御器３３６によって適応的に良負荷状態へと調整される。このように、突然の負荷の変化の後に、出力負荷は定常状態となり適応的なピーク電流のループは完了し、更新された出力負荷の値に関わらずＤＣ－ＤＣ変換器３００は良負荷状態に収束する。そのため、図７で示すように、負荷が変化しないときには、ＤＣ－ＤＣ変換器３００は良負荷状態のままである（例えば、サンプリングされたｈｅａｖｙ＿ｌｏａｄ＝ロー、かつ、ｌｉｇｈｔ＿ｌｏａｄ＝ロー）。全てのスイッチングサイクルがＹディレイの間に開始されるため、出力負荷が定常状態であるとき、変換された良負荷状態により、スイッチング期間がＸとＸ＋Ｙの間になる。

図８は、本開示の一実施形態に係る、スイッチング周波数の調節のための適応的なピーク電流制御の波形を示す。例えば、適応的なピーク電流制御はスイッチング周波数を可聴周波数と無線周波数との間に調整する。スイッチング周波数が高すぎて、それが無線周波数と干渉する場合には（ブロック８１０）、次のサイクルでのスイッチング周波数をより低くするためにピーク電流がインクリメントされ、それによってピーク電流を良好なスイッチング周波数の範囲にする場合がある。スイッチング周波数が低すぎ（ブロック８２０）、それが可聴周波数と干渉する場合には、次のパルスでのスイッチング周波数をより高くするためにピーク電流がデクリメントされ、それによってピーク電流を良好なスイッチング周波数の範囲にする場合がある。出力負荷が定常状態であると、図示されているように、スイッチング周波数は１／Ｘと１／（Ｘ＋Ｙ）との間に調整される場合がある。そして、無線周波数の周期より長くなる（例えば、２．４ＭＨｚのブルートゥース（登録商標）への応用に対応する４１５ナノ秒より長い）ようにＸディレイを設定し、可聴周波数の周期より短くなる（例えば、４０ｋＨｚの最大可聴周波数に対応する２５マイクロ秒より長い）ようにＸ＋Ｙディレイを設定することで、非同期ＤＣＭのＤＣ－ＤＣ変換器（例えば、ＤＣ－ＤＣ変換器３００）は、ピーク電流を良好なスイッチング周波数域に押し込み、そして保持することで、可聴周波数及び無線周波数に対する干渉を低減し得る。いくつかの実施形態では、更なる調節及びピーク電流の調整のために、Ｚディレイ（又は、追加のディレイ）が更に追加される場合がある。

いくつかの実施形態では、説明された技術が、同期ＤＣ－ＤＣ変換器のために実装される場合がある。しかしながら、同期ＤＣ－ＤＣ変換器はオシレータのためにより多くの静止電流を消費し得る。更なる実施形態では、３つより多い出力負荷状態をチェックするために、２個より多いタイマが実装される場合がある。例えば、４個の連続タイマが、次の５つの出力負荷状態をチェックし得る。例えば、１）２ＬＳＢだけピーク電流ターゲット値をインクリメントする“強重負荷状態”、２）１ＬＳＢだけピーク電流ターゲット値をインクリメントする“重負荷状態”、３）同じピーク電流ターゲット値を維持する“良負荷状態”、４）１ＬＳＢだけピーク電流ターゲット値をデクリメントする“軽負荷状態”、及び、５）２ＬＳＢだけピーク電流ターゲット値をデクリメントする“強軽負荷状態”。そして、スイッチング周波数は更に早く良負荷状態に収束し得る。

上記で記載したとおり、本明細書に記載された実施形態は、パワーステージ１１０の出力インダクタにおけるゼロ出力電流と交差するロー側のＦＥＴのオン時間を開始するための、相対的に電力効率がよい、ＤＣＭのＤＣ－ＤＣ変換器の出力インダクタ電流のプロファイルを模擬する積分器回路を用いるゼロクロス検出器（ＺＣＤ）の設計を組み入れる場合がある。実施形態は、本明細書で説明されるように、パワー接地ノイズに対して堅牢であり、内在するＺＣＤタイミングエラーがインダクタ電流方向検出器及び較正制御器を使用して（例えば、較正プロセスを実装することで）較正及び補正されて、相対的に高い、及び／又は、最適なＤＣ－ＤＣ変換器の効率を達成する場合がある。

先のＺＣＤの設計は、スイッチ電圧がパワー接地電圧（ｐｖｓｓ）と等しいときを感知して、ＤＣ－ＤＣ変換器のためのパワーステージの出力インダクタにおける出力電流のゼロクロス点を検出する。これは、接地ノイズに対して敏感である。ハイ側のＦＥＴのオン（ｈｓ＿ｏｎ）からロー側のＦＥＴのオン（ｌｓ＿ｏｎ）への突然の移行からの電流の鋭い移行、及び、ｐｖｓｓにおける寄生インダクタンスによって、ｐｖｓｓ電圧のスパイクが大きいことが予想される。そのため、先の方法論は、機能性の問題（オーバーヒート、Ｖｏｕｔの低下、作動効率の低下、降圧障害、及び／又は、ＤＣ－ＤＣ変換器への損傷）につながり得る誤ったＺＣＤの移行が生成される場合がある。本明細書で説明される実施形態では、ＺＣＤは、ｈｓ＿ｏｎ及びｌｓ＿ｏｎの間に、入力抵抗（Ｒｉｎｔ）を介して供給されるスイッチ電圧ＶＳＷと、出力電圧Ｖｏｕｔと、の差異（例えば、（ＶＳＷ－Ｖｏｕｔ）／Ｒｉｎｔの電流）に従って積分器のキャパシタ（Ｃｉｎｔ）を充電／放電して、ゼロクロス点を検出するように構成されたＺＣＤ積分器を備える。当該ＺＣＤ積分器は、ｐｖｓｓのノイズに対して堅牢である。

加えて上記の方法は、ロー側のＦＥＴのＲｏｎ＊インダクタ電流に対して大まかに比例する、相対的に小さい（例えば、ｐｖｓｓに近い）電圧の変化の感知を必要とする。そのため、このような上述の方法は、オフセットが極端に小さい比較器を必要とする。そのような比較器はしばしばオフセットキャンセルの技術を用いて実装されるが、これは典型的にはオフセットサンプリングフェーズの間のノイズに対して敏感である。対照的に、本明細書で説明されるＺＣＤの実施形態は、相対的に高い電圧レベル（例えば、ＺＣＤ積分器の出力電圧）において電圧の変化を感知する。そのため、実施形態は高性能の比較器を必要としない。

その上、上記のＺＣＤの設計では、オフセット及びディレイが原因でエラーが生じていた。本明細書で説明されるＺＣＤの実施形態は、非理想性のために引き起こされるＺＣＤのエラーを補正するために、インダクタ電流方向検出器及び較正制御器を用いた自動ＺＣＤ較正の技術を実現する。当該較正制御器は、自動的に、ＺＣＤエラーを、最適効率を達成可能な最小ＺＣＤエラーにまで較正する。ＺＣＤエラーの内の、先取りされた、又は、遅延したゼロクロス検出は、ＤＣ－ＤＣ変換器の効率性を顕著に低下させ得る。

図９は、本開示の一以上の実施形態に係る、ＤＣ－ＤＣ変換器（例えば、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００）のためのＺＣＤ９００の回路図を示す。例えば、図９の実施形態に示すように、ＺＣＤ９００は、ＺＣＤ積分器９２０、ＺＣＤオフセット較正器９３０、及び、アイドルリリース生成器９４０を備える。アイドルリリース生成器９４０は、本明細書で説明するように、制御器１２０／３２０によって生成された様々なスイッチ制御信号（例えば、ハイ側において信号ｈｓ＿ｏｎ、ロー側において信号ｌｓ＿ｏｎ）に加えて、スイッチ電圧ＶＳＷ及びパワーステージ９１０の出力電圧Ｖｏｕｔを受け取る／モニタし、そのようなモニタされた電圧及びスイッチ制御信号に少なくとも部分的に基づいてゼロクロス検出信号９２８を生成する、ように構成される。様々な実施形態において、ＺＣＤ９００（例えば、ＺＣＤ積分器９２０、ＺＣＤオフセット較正器９３０、及び／又は、アイドルリリース生成器９４０）は、ＤＣ－ＤＣ変換器３００のＤＣ－ＤＣ変換器制御器３２０と統合されたＺＣＤ３２２のように、ＤＣ－ＤＣ変換器制御器と統合される場合がある。

図９に示すように、パワーステージ９１０は、ハイ側のＦＥＴ／スイッチ９１１と、ロー側のＦＥＴ／スイッチ９１２と、を備える降圧ＤＣ－ＤＣ変換器として実装される場合がある。ハイ側のＦＥＴ／スイッチ９１１は、例えば、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００の入力電圧Ｖｉｎと、パワーステージ９１０の出力インダクタ９１６の入力におけるスイッチ電圧ＶＳＷと、の間に結合される。ロー側のＦＥＴ／スイッチ９１２は、出力インダクタ９１６の入力におけるスイッチ電圧ＶＳＷと、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００のためのパワー接地（ｐｖｓｓ）と、の間に結合される。一般に、スイッチ電圧ＶＳＷは、例えば、出力インダクタ９１６の入力側とＤＣ－ＤＣ変換器３００のためのパワー接地（ｐｖｓｓ）との間において、及び／又は、（例えば、ＤＣ－ＤＣ変換器３００のための絶対接地基準と比較して）出力インダクタ９１６の入力側において、で計測される。そして、スイッチ９１１／９１２は、ハイ側の制御信号ｈｓ＿ｏｎ及びロー側の制御信号ｌｓ＿ｏｎ（例えば、ＤＣ－ＤＣ変換器３００の制御器３２０によって生成及び／又は供給されるゲート制御信号）によってそれぞれ制御される場合がある。ハイ側のＦＥＴ９１１及びロー側のＦＥＴ９１２はそれぞれ、（ハイ側の制御信号ｈｓ＿ｏｎ及びロー側の制御信号ｌｓ＿ｏｎが論理ローであるときのような）スイッチ９１１／９１２が閉状態のときに出力インダクタ９１６を伝って流れる電流のための導電パスを供給する、実効ボディダイオード構造９１３及び９１４をそれぞれに備える場合がある。様々な実施形態では、図示されているように、スイッチ９１１／９１２に到達する前に、各制御信号がバッファ９１５にバッファされる場合がある。出力インダクタ９１６の出力側は、（例えば、相対的に高い周波数のノイズを接地に退避させ、ＤＣ－ＤＣ変換器３００によって生成されスイッチノイズをＤＣ－ＤＣ変換器３００によって電力供給される電子デバイス又は複数の電子デバイスから分離することを補助するために）シャントキャパシタ９１７を介して接地と結合される場合がある。

ＺＣＤ積分器９２０は、スイッチ電力ＶＳＷと、パワーステージ９１０の出力電圧Ｖｏｕｔと、を受け取り、受け取ったスイッチ電圧ＶＳＷ及び出力電圧Ｖｏｕｔに少なくとも部分的に基づいて、ゼロクロス検出信号９２８を生成するように構成される場合がある。様々な実施形態では、ゼロクロス検出信号９２８は、（例えば、ＤＣ－ＤＣ変換器３００の）パワーステージ９１０の出力インダクタ９１６における出力電流が略ゼロである、及び／又は、ゼロとクロスすることを示すように構成される場合がある。図９に示すように、ＺＣＤ積分器９２０は、（例えば、入力抵抗９２３（Ｒｉｎｔ）を通じて）スイッチ電圧ＶＳＷと、出力電圧Ｖｏｕｔと、を受け取り、その後に出力比較器９２７に供給される積分器出力を生成するように構成された差分電圧積分器９２９を備える場合がある。ＺＣＤ積分器９２０の出力比較器９２７は、図示されるように、差分電圧積分器９２９によって生成された積分器出力を受け取り、積分器出力及び出力電圧Ｖｏｕｔに少なくとも部分的に基づいて、ゼロクロス信号を生成するように構成される場合がある。

いくつかの実施形態では、ＺＣＤ積分器９２０は、ＤＣ－ＤＣ変換器３００のアイドルモード（例えば、ハイ側のＦＥＴ９１１及びロー側のＦＥＴ９１２が共にオフ；ｈｓ＿ｏｎ＝ロー、ｌｓ＿ｏｎ＝ロー）の間に、差分電圧積分器９２９をリセットするように構成された積分器リセットスイッチ９２５を備える場合がある。例えば、図９に示すように、ｈｓ＿ｏｎ＝ロー、ｌｓ＿ｏｎ＝ローのときにＮＯＲゲート９２４によって生成されるｈｓｌｓ＿ｏｎ＿ｂがハイとなる。これにより、積分器リセットスイッチ９２５を閉じ、積分器キャパシタ９２２（Ｃｉｎｔ）を完全に放電される。ＺＣＤ積分器９２０は、出力電圧Ｖｏｕｔと、ＺＣＤ較正オフセット９３５（例えば、プログラマブル電圧のような、デジタルオフセットｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞、又は、アナログオフセット）と、を受け取り、対応する較正出力電圧を出力比較器９２７に供給するように構成されたＺＣＤオフセット較正付与器９２６を更に備える場合がある。ここで、較正オフセット電圧は、本明細書で説明されるように、ＤＣ－ＤＣ変換器３００の作動に関する作動上の非理想性を補正するように構成される。いくつかの実施形態では、ＺＣＤオフセット較正付与器９２６は、ＺＣＤ較正オフセット９３５を受け取り、これを出力電圧Ｖｏｕｔと組み合わせ、組み合わせた結果を較正出力電圧として出力比較器９２７に供給するように構成された、プログラマブルな電圧生成器（例えば、デジタルアナログ変換器）として実装される場合がある。出力比較器９２７は、積分器出力が較正された出力電圧とクロスするときに、ゼロクロス検出信号９２８（例えば、図３のゼロクロス検出）を生成するように構成される。

ＺＣＤオフセット較正器９３０は、スイッチ電圧ＶＳＷを受け取り、受け取ったスイッチ電圧ＶＳＷに少なくとも部分的に基づいてＺＣＤ較正オフセット９３５を生成するように構成される場合がある。ここでＺＣＤ積分器９２０は、図示されるように、ＺＣＤオフセット較正付与器９２６を用いてゼロクロス検出信号９２８を出力電圧Ｖｏｕｔに適用するように、ＺＣＤ較正オフセット９３５に少なくとも部分的に基づいてゼロクロス検出信号９２８を生成するように構成される。いくつかの実施形態では、ＺＣＤオフセット較正器９３０は、スイッチ電圧ＶＳＷを受け取り、パワーステージ９１０のロー側のスイッチ９１２がオフ状態に移行する概ねその時（例えば、ｌｓ＿ｏｎがハイからローに移行する時）に、スイッチ電圧ＶＳＷをＤＣ－ＤＣ変換器３００のための基準電圧Ｖｒｅｆと比較（例えば、Ｖｒｅｆがパワーステージ９１０及び／又はＤＣ－ＤＣ変換器３００の所望の出力電圧と略同一）し、スイッチ電圧ＶＳＷと基準電圧Ｖｒｅｆの比較結果に少なくとも部分的に基づいて電流方向信号ｃｕｒｒ＿ｄｉｒを生成するように構成された電流方向検出器９３３を備える。ＺＣＤオフセット較正器９３０は、電流方向信号ｃｕｒ＿ｄｉｒを受け取り、電流方向信号ｃｕｒ＿ｄｉｒに少なくとも部分的に基づいてＺＣＤ較正オフセット９３５を生成するように構成された論理デバイス／較正制御器９３４を更に備える場合がある。ここで、ＺＣＤ較正オフセット９３５は、ＤＣ－ＤＣ変換器３００の作動に関する作動上の非理想性を補正するために、（例えば、出力比較器９２７に供給される比較電圧を調節することで）ゼロクロス検出信号９２８のタイミングを調節するように設定される。

いくつかの実施形態では、ＺＣＤオフセット較正器９３０は、ロー側の制御信号ｌｓ＿ｏｎ、及び／又は、ロー側のＦＥＴ９１２のゲート電圧をモニタし、ロー側のオフセット検出信号ｌｓ＿ｏｆｆ＿ｄｅｔｅｃｔを生成するように構成されたロー側のＦＥＴオフセット検出器９３１を備える場合がある。ロー側のオフセット検出信号ｌｓ＿ｏｆｆ＿ｄｅｔｅｃｔは、電流方向検出器９３３及び較正制御器９３４の作動をトリガするために用いられる場合がある（例えば、ディレイ９３２によって、較正制御器９３４が電流方向信号ｃｕｒ＿ｄｉｒに少なくとも部分的に基づいてＺＣＤ較正オフセット９３５を生成するように作動する前に、電流方向検出器９３３の作動が完了することを保証するに十分にディレイされる）。様々な実施形態では、較正制御器９３４は、ＤＣ－ＤＣ変換器３００の各スイッチングサイクル毎に、スイッチ電圧ＶＳＷが基準電圧Ｖｒｅｆよりも低い（例えば、電流方向が負である）ときにＺＣＤ較正オフセット９３５を最小有効ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）（１ＬＳＢ）だけインクリメントする、又は、スイッチ電圧ＶＳＷが基準電圧Ｖｒｅｆよりも高いか同じである（例えば、電流方向が非負である）ときにＺＣＤ較正オフセット９３５を１最小有効ビット（１ＬＳＢ）だけデクリメントする、ように構成される場合がある。代替的な、又は、追加的な実施形態では、較正制御器９３４は、図１０の状態機械１０００のような状態機械を実現するように構成される場合がある。この状態機械は、電流方向信号ｃｕｒ＿ｄｉｒを平均し、及び／又は、ＤＣ－ＤＣ変換器３００の予め定められた数のスイッチングサイクルの間、ＺＣＤ較正オフセット９３５をロックして、より安定したＺＣＤ較正オフセット９３５を提供するように構成される。

更に別の実施形態では、較正制御器９３４は、パワーステージ９１０のロー側のスイッチ９１２がオフ状態に移行する概ねその時に決定される出力インダクタにおける出力電流の（例えば、電流方向信号ｃｕｒ＿ｄｉｒによって示されるような）電流方向に少なくとも部分的に基づいて、ＺＣＤ較正オフセット９３５を反復的にインクリメント及び／又はデクリメントし、ＺＣＤ較正オフセット９３５をインクリメントした後の電流方向の負から正への移行を決定し、ＤＣ－ＤＣ変換器３００のパワーステージ９１０の予め定められたスイッチングサイクル数の間、ＺＣＤ較正オフセット９３５をロックする、ように構成される場合がある。

アイドルリリース生成器９４０は、スイッチ電圧ＶＳＷと、ＤＣ－ＤＣ変換器３００のパワーステージ９１０の入力電圧ＶＩＮと、を受け取り、受け取ったスイッチ電圧ＶＳＷ及び入力電圧ＶＩＮに少なくとも部分的に基づいてアイドルリリース信号９４７（ｒｅｌｅａｓｅ＿ｉｄｌｅ＿ｔｉｍｅ）を生成するように構成される場合がある。ここで、アイドルリリース信号９４７は、ＤＣ－ＤＣ変換器３００が、ＤＣ－ＤＣ変換器３００のアイドルモードを終了する準備が整っていることを示すように構成される場合がある。特に、ＤＣ－ＤＣ変換器３００は、ＤＣＭのＤＣ－ＤＣ変換器として作動している間、ＤＣ－ＤＣ変換器がアイドルモードに入った後に出力インダクタ９１６に残存している任意の出力電圧がボディダイオード９１３／９１４の一方又は両方を通って放電したときに、そのようなアイドルモードを終了する準備が整っている場合がある。いくつかの実施形態では、アイドルリリース生成器９４０は、スイッチ電圧ＶＳＷを受け取り、接地（ｐｖｓｓ）と出力電圧Ｖｏｕｔの間となるようにあらかじめ選択されたアイドルモード閾値電圧Ｖｘよりもスイッチ電圧ＶＳＷが高いことを示す第１比較器出力を生成するように構成された第１ロー側比較器９４１を備える場合がある。そのような実施形態では、アイドルリリース生成器９４０は、比較器出力と結合され、ロー側比較器９４１が第１比較器出力を生成した後に、スイッチ電圧ＶＳＷが入力電圧ＶＩＮよりも低いことを示す第２比較器出力を生成するように構成された第２ハイ側比較器９４４を更に備える場合がある。アイドルリリース生成器９４０は、図示されるように、第１比較器出力及び第２比較器出力に少なくとも部分的に基づいて、アイドルリリース信号９４７を生成するように構成された論理デバイス（例えば、ＡＮＤゲート９４５）を備える場合がある。

アイドルリリース生成器９４０は、ハイ側比較器９４４がトリガされる前に、スイッチ電圧ＶＳＷを整定させ、アイドルリリース生成器９４０を介したいかなる過渡現象を排除するための（例えば、略１０－５０ナノ秒、典型的には～２０ナノ秒の）ディレイ９４２、（例えば、スイッチ制御信号が共にハイ又はローに移行するときに）第１比較器出力をラッチするように構成されたラッチ９４３、（例えば、ｌｓ＿ｏｎがハイ又はローに移行するときに）第２比較器出力をラッチするように構成されたラッチ９４６、といった、アイドルリリース生成器９４０の作動を容易にするための様々な回路素子を追加的に備える場合がある。一般に、アイドルリリース信号９４７は、出力電流がボディダイオード９１３／９１４を介して放電するまで、アイドル時間を維持するために（例えば、潜在的にＩｄｌｅ＿ｄｅｌａｙを延長するために）、制御器３２０に供給される場合がある。

例えばパワーステージ９１０と共に実装されるようなＤＣＭのＤＣ－ＤＣ変換器において、そのアイドルモードの間に、ハイ側のＦＥＴ９１１及びロー側のＦＥＴ９１２が共にオフ（ｈｓ＿ｏｎ＝ロー、ｌｓ＿ｏｎ＝ロー）となり、そのためｈｓｌｓ＿ｏｎ＿ｂがハイとなり、これにより積分器キャパシタ９２２（Ｃｉｎｔ）が積分器リセットスイッチ９２５を用いて短絡される。そのため、ＺＣＤ積分器９２０は、ユニティゲインバッファとして振る舞うと共に、アイドルモード定常状態においてインダクタ電流が完全にゼロアンペアまで放電された場合にはアイドルモードの間にスイッチ電圧ＶＳＷ～＝Ｖｏｕｔとなるので、初期の積分器出力電圧をＶｏｕｔの電圧に設定する。このことは、本明細書で説明されるように、アイドルリリース生成器９４０によって保証される。ハイ側のＦＥＴ９１１がオンに移行すると、積分器リセットスイッチ９２５はオフであり、スイッチ電圧ＶＳＷがＶＩＮ（正確には、ＶＩＮ－（ｈｓＦＥＴ－Ｒｏｎ＊（出力インダクタ９１６のインダクタ電流））となるが、より単純に説明するために、ｈｓＦＥＴ－Ｒｏｎ＝０が仮定される）に上昇する。（ＶＩＮ－Ｖｏｕｔ）／Ｒｉｎｔの電流が、（ＶＩＮ－Ｖｏｕｔ）／（Ｒｉｎｔ＊Ｃｉｎｔ）の傾きで、初期電圧＝Ｖｏｕｔから積分器出力を放電する。この傾きは、ｈｓ＿ｏｎの間のインダクタ電流の傾き（（ＶＩＮ－Ｖｏｕｔ）／（インダクタンス値））を再現する。これは、一定のインダクタ値が一定値のＲｉｎｔ＊Ｃｉｎｔに置き換えられた場合の傾きと同一である。ロー側のＦＥＴ９１２がオンに移行すると、スイッチ電圧ＶＳＷが０Ｖに下がる（正確には、ｐｖｓｓ－（ｌｓＦＥＴ－Ｒｏｎ＊インダクタ電流）となるが、より単純に説明するために、ｌｓＦＥＴ－Ｒｏｎ＝０が仮定される）。そのため、（Ｖｏｕｔ／（Ｒｉｎｔ＊Ｃｉｎｔ））の傾きで、Ｖｏｕｔ／Ｒｉｎｔの電流が積分器出力を充電する。この傾きもまた、ｌｓ＿ｏｎの間のインダクタ電流の傾き＝（Ｖｏｕｔ／インダクタンス値）を再現する。ＤＣＭにおいて、ＺＣＤ９００によって決定されるように、インダクタ電流は０Ａから始まり、０Ａで終わる必要がある。そして、ｌｓ＿ｏｎの間に、積分器出力電圧が初期の積分器出力＝Ｖｏｕｔに戻るにつれ、ＺＣＤ９００（より詳細にはＺＣＤ積分器９２０）が、ゼロクロス検出信号９２８を生成することによってゼロクロス検出点を示す。出力比較器９２７は、ゼロクロス検出点のために、積分器出力がＶｏｕｔといつ交差するかを検出及び提示するように構成される。

いくつかの実施形態では、ＺＣＤ積分器９２０は、ＤＣＭでのみ作動するように構成され、出力インダクタ９１６における出力電流は、スイッチングサイクル全体を完了するために、０Ａから開始し０Ａで終了する必要がある。このような実施形態では、アイドルリリース生成器９４０が、このようなＤＣＭの作動を保証するために用いられる。例えば、ロー側のＦＥＴ９１２がオフになると、（例えば、ＶＳＷからＶｏｕｔに流れる）正の残存出力電流がロー側のＦＥＴ９１２のボディダイオード９１４によって放電され、スイッチ電圧ＶＳＷが、（－）ボディダイオード電圧と等しくなる。もし出力電圧が負（例えば、ＶｏｕｔからＶＳＷへ流れる）である場合に、これはハイ側のＦＥＴ９１１のボディダイオード９１３によって放電され、スイッチ電圧ＶＳＷはボディダイオード電圧＋ＶＩＮと等しくなる。そのため、スイッチ電圧ＶＳＷがアイドルモード閾値電圧ＶｘとＶＩＮの間である場合には、残存出力電流はボディダイオード９１３又はボディダイオード９１４によって完全に放電されており、パワーステージ９１０は次のＤＣＭスイッチングサイクルへの準備が整っている。様々な実施形態では、ＤＣ－ＤＣ変換器制御器１２０／３２０は、ＤＣＭの作動を保証するために、スイッチ電圧ＶＳＷがＶｘとＶＩＮの間となることがｒｅｌｅａｓｅ＿ｉｄｌｅ＿ｔｉｍｅ信号によって報告されるまで、アイドルモード（例えば、ハイ側のＦＥＴ９１１及びロー側のＦＥＴ９１２が共にオフ状態）を保持又は維持するように構成される場合がある。一般には、アイドルモード閾値電圧Ｖｘは接地とＶｏｕｔの間であるが、いくつかの実施形態では、アイドルモード閾値電圧ＶｘはＶｔｈ（例えば、ボディダイオード閾値電圧、略７００ｍＶ）よりも高くなる場合がある。

ロー側のＦＥＴ９１２がオフになるときの出力インダクタ９１６における出力電流（例えば、ＺＣＤエラー電流）は、非理想性（オペアンプのオフセット、比較器のオフセット及びディレイ、プリドライバのディレイ、伝達ディレイ、熱ドリフト、及び／又は、他の非理想性）のために変動し得る。そのため、ＺＣＤオフセット較正器９３０は、ＺＣＤ較正オフセット９３５を生成するように構成される。ＺＣＤ較正オフセット９３５はその後、最適なＤＣ－ＤＣ変換器の効率のためにＺＣＤエラー電流を可能な限り小さくするために、出力比較器９２７のＶｏｕｔ側に印加される。ロー側のＦＥＴ９１２がオフになるとき、ｌｓ＿ｏｆｆ＿ｄｅｔｅｃｔ信号がハイに移行すると共に、ＶＳＷをサンプリングし、サンプリングされたＶＳＷがＶｒｅｆよりも高いかを決定するために、電流方向検出器９３３がトリガされる。ＶＳＷがＶｒｅｆよりも低い場合（ｃｕｒ＿ｄｉｒ＝ハイ）、ＺＣＤエラー電流はロー側のＦＥＴ９１２のボディダイオード９１４を介して／ボディダイオード９１４によって放電されるため、ＺＣＤエラー電流は正（例えば、ＶＳＷからＶｏｕｔへ流れる）である。ＶＳＷがＶｒｅｆよりも高い場合（ｃｕｒ＿ｄｉｒ＝ロー）、ＺＣＤエラー電流はハイ側のＦＥＴ９１１のボディダイオード９１３を介して／ボディダイオード９１３によって放電されるため、ＺＣＤエラーインダクタ電流は負（例えば、ＶｏｕｔからＶＳＷへ流れる）である。正／負のＺＣＤエラーの電流方向信号（ｃｕｒ＿ｄｉｒ）は、ｚｃｄ＿ｃａｌ＿ｃｌｋ信号によってトリガされながら、較正制御器９３４によってサンプリングされる。ｚｃｄ＿ｃａｌ＿ｃｌｋ信号は、図示されているように、ｌｓ＿ｏｆｆ＿ｄｅｔｅｃｔ信号に基づくディレイされた論理信号であり得る。較正制御器９３４は、サンプリングされた出力電流方向（例えば、ｃｕｒ＿ｄｉｒ信号）を用いてＺＣＤ較正オフセット９３５（ｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞）を更新するように構成される場合がある。ＺＣＤ較正オフセット９３５は、次のスイッチングサイクルにおいて徐々に／実際に、ＺＣＤエラー電流を低減するために、ＺＣＤ積分器９２０に提供される。較正制御器９３４は、様々に異なる処理を実施してＺＣＤ較正オフセット９３５を生成及び／又は更新するように構成される場合がある。ＺＣＤ較正オフセット９３５を更新するこのような処理の一つが、図９の較正制御器９３４を描写するブロック内の疑似コードとして図示される。較正制御器９３４によって実行される状態機械として実装された、ＺＣＤ較正オフセット９３５を更新する他の処理が、図１０に示される。

図１０は、本開示の１以上の実施形態に係る、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００のためのＺＣＤ９００を作動させるための状態機械（例えば、ブロック１０１０、ブロック１０２０、ブロック１０３０、ブロック１０４０）を実現する処理１０００を示すフロー図である。ｃｕｒ＿ｄｉｒ信号に含まれる欠陥がＺＣＤ較正オフセット９３５（ｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞）の不確かな更新を招くことを防ぐために、較正制御器９３４は、ｃｕｒ＿ｄｉｒのサイクルのうちの“ａｖｇ＿ｃｙｃｌｅ”のサイクル数をサンプリングし、ＺＣＤ較正オフセット９３５（ｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞）を更新する前にサンプルを平均化するように構成される場合がある。“ａｖｇ＿ｃｙｃｌｅ”のサイクルにわたって、ｃｕｒ＿ｄｉｒ＝ハイのサンプルが、ｃｕｒ＿ｄｉｒ＝ローのサンプルよりも多く検出された場合、較正制御器９３４は、ｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞をデクリメントして、次のスイッチングサイクルにおけるＺＣＤエラー電流のレベルを下げる場合がある。“ａｖｇ＿ｃｙｃｌｅ”のサイクルにわたって、ｃｕｒ＿ｄｉｒ＝ローのサンプルが、ｃｕｒ＿ｄｉｒ＝ハイのサンプルよりも多く検出された場合、較正制御器９３４は、ｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞をインクリメントして、次のスイッチングサイクルにおけるＺＣＤエラー電流のレベルを高める場合がある。最終的に、ＺＣＤ較正オフセット９３５は、正の最小ＺＣＤエラー電流ｚｃｄ＿ｏｆｆｓｅｔ値と、負の最小ＺＣＤエラー電流ｚｃｄ＿ｏｆｆｓｅｔ値と、の間を振動し得る。負のＺＣＤエラー電流への過渡的変動は、正のＺＣＤエラー電流への過渡的変動と比較して、ＤＣ－ＤＣ変換器の効率を低減させる。そのため、較正制御器９３４は、負から正へと交差するＺＣＤエラー電流に関するｚｃｄ＿ｏｆｆｓｅｔ値を決定し、正の最小ＺＣＤエラー電流のｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞値を、“ｌｏｃｋ＿ｃｙｃｌｅ”数のサイクルにわたってロックするように構成される場合がある。“ｌｏｃｋ＿ｃｙｃｌｅ”のサイクルの後、較正制御器９３４は、発生し得る温度変化、電圧変化、及び／又は、他の非理想性を補正するために、ｃｕｒ＿ｄｉｒを再度サンプリングして、ｚｃｄ＿ｏｆｆｓｅｔ＜ａ：０＞を更新するように構成される場合がある。

より詳細には、処理１０００は、ＺＣＤ較正オフセット９３５を生成するために用いられる状態機械を示す。ブロック１０１０において、較正制御器９３４は、様々な状態変数を、状態機械１０００の適切な作動を保証するように設定された初期値に初期化及び／又はリセットする。当該様々な状態変数は、状態機械１０００の実行を無効にする（ｄｃｄｃ＿ｅｎａｂｌｅ＝０）（例えば、状態変数を状態機械１０００による変更からブロックするために）、ＺＣＤ較正オフセット９３５を、初期の、あらかじめ記憶された、又は、所望の値に設定する（例えば、ｚｃｄ＿ｏｆｆｓｅｔ＝ｃｔｒｌ＿ｚｃｄ＿ｆｏｒｃｅ＿ｏｆｆｓｅｔ）、及び、状態機械１０００を有効にする準備として他の様々な状態変数を初期値に設定する、といったようなものである。イネーブル信号（ｄｃｄｃ＿ｅｎａｂｌｅ＝１）を受信、又は、検出した後、状態機械１０００は、ブロック１０２０として示される初期状態ｓｍＳｔａｔｅ＝“００”へ状態を進める。

ブロック１０２０において、較正制御器９３４は、出力インダクタ９１６における出力電流の電流方向（例えば、ｃｕｒ＿ｄｉｒ）を受け取り、電流方向に基づいて、電流方向カウンタ（ｏｆｆｓｅｔ＿ｕｐｄｏｗｎ）をインクリメント又はデクリメントするように構成される場合がある。電流方向が正であるとき、較正制御器９３４は、（例えば、ａｖｇ＿ｃｙｃｌｅ回のサイクルにわたって）電流方向カウンタを（有効に）平均するために、ループ１０２２を介してブロック１０２０内をループする。平均化の完了後に、較正制御器９３４は、ＺＣＤ較正オフセット９３５をインクリメント又はデクリメントし、（例えば、ＺＣＤ較正オフセット９３５がインクリメントされた場合には）ブロック１０３０に状態を進めるか、（例えば、ＺＣＤ較正オフセット９３５がデクリメントされた場合には）ブロック１０２０を通る新たな平均ループを開始する。受け取った電流方向（ｃｕｒ＿ｄｉｒ）が負である場合、図示されたように、較正制御器９３４は状態遷移１０２４に沿ってブロック１０３０に状態を進める。

ブロック１０３０において、較正制御器９３４は、ブロック１０２０と同様に、出力インダクタ９１６における出力電流の電流方向を受け取り、当該電流方向に基づいて電流方向カウンタ（ｏｆｆｓｅｔ＿ｕｐｄｏｗｎ）をインクリメント又はデクリメントするように構成される場合がある。電流方向が正である場合、較正制御器９３４は状態遷移１０３４に沿ってブロック１０４０に状態を進める。電流方向が負である場合、較正制御器９３４は、電流方向カウンタの平均化を完了させるために、（例えば、ａｖｇ＿ｃｙｃｌｅ回のサイクルにわたって）ループ１０３２を介してブロック１０３０内をループする。平均化の完了後に、較正制御器９３４は、（例えば、電流方向カウンタが、電流方向が未だに負であることを示している場合には）ＺＣＤ構成オフセット９３５をインクリメントすると共にブロック１０３０を通る新たな平均ループを開始するか、又は、ブロック１０４０へ状態を進める。受け取った電流方向（ｃｕｒ＿ｄｉｒ）が正であるとき、図示されているように、較正制御器９３４はブロック１０４０へ状態を進める。

ブロック１０４０において、較正制御器９３４は、ＺＣＤ較正オフセット９３５が直前のインクリメントで負になった後に、電流方向が（例えば、ＺＣＤ較正オフセット９３５の利用可能な解像度と比較して）最小の正の値として検出されると（例えば、ブロック１０２０及びブロック１０３０の処理を介して）、ＺＣＤ較正オフセット９３５を安定化させるために、ＺＣＤ較正オフセット９３５を、ループ１０４２を介してスイッチングサイクルの（ｌｏｃｋ＿ｃｙｃｌｅ）回にわたってロックするように構成される場合がある。較正制御器９３４は、図示されているように、（ｌｏｃｋ＿ｃｙｃｌｅ）回のスイッチングサイクルにわたってブロック１０４０内をループした後、状態遷移１０４４に沿って、状態を進めてブロック１０２０に戻るように構成される場合がある。加えて、較正制御器９３４は、状態機械１０００の無効化の実行（ｄｃｄｃ＿ｅｎａｂｌｅ＝０）を検出すると、状態遷移１０２８、状態遷移１０３８、及び／又は、状態遷移１０４８を介して、状態を進めてブロック１０１０をリセットするように構成される場合がある。様々な実施形態において、状態機械１０００は、リセットブロック１０１０抜きで実装される場合があり、図示されているように、様々な状態変数はブロック１０２０及び／又はブロック１０４０内で初期化及び／又はリセットされ得る。

図１１は、本開示の１以上の実施形態に係る、ＤＣ－ＤＣ変換器のためのＺＣＤを作動させるための処理を示すフロー図である。特に、処理１１００は、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００内のＺＣＤ９００の処理を示す。様々な実施形態において、図１１の動作は、図１－１０に示された対応する方法、電子デバイス、センサ、及び／又は、構造に関する１以上の論理デバイス又はコントローラによって実行されるソフトウェアの命令として実装される場合がある。より一般的には、図１１の動作は、ソフトウェアの命令、機械的な要素、及び／又は、電子ハードウェア（例えば、インダクタ、キャパシタ、増幅器、アクチュエータ、又は、アナログ及び／又はデジタルの他のコンポーネント）の任意の組み合わせを用いて実装される場合がある。処理１１００のいずれのステップ、サブステップ、サブ処理、又は、ブロックは、図１１によって示された実施形態とは異なる順序又は配列で実行される場合がある。また、処理１１００は、処理１１００を１以上の追加の回数だけ反復するために、処理１１００の１以上のステップ、サブステップ、サブ処理、又は、ブロックを反復し、処理１１００の前のステップ、サブステップ、サブ処理、又は、ブロックに戻るように構成された制御ループとして実装される場合がある。例えば、他の実施形態では、１以上のブロックが処理１１００から省略又は追加される場合がある。更に、ブロック入力、ブロック出力、様々なセンサ信号、センサ情報、較正パラメータ、及び／又は、他の作動パラメータが、以下の処理の対応する部分に移行する前に、１以上のメモリに記憶される場合がある。処理１１００は、図１－１０で説明されたシステム及び方法を参照して説明されるが、処理１１００は、それらのシステムとは異なり、電子デバイス、センサ、アセンブリ、メカニズム、システム、及び／又は、システム属性の異なる選択肢を含む他のシステムによって実行される場合がある。

ブロック１１０２において、ＺＣＤ９００は、スイッチ電圧ＶＳＷ及び出力電圧Ｖｏｕｔの受け取りを行う。例えば、ＺＣＤ積分器９２０、ＺＣＤオフセット較正器９３０、及び／又は、アイドルリリース発生器９４０のうち任意の１つまたはこれらの組み合わせは、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００のパワーステージ９１０からスイッチ電圧ＶＳＷ及び／又は出力電圧Ｖｏｕｔを受け取るように構成される場合がある。いくつかの実施形態では、ＺＣＤ９００の動作の前に、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、図３のｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ、及び／又は、Ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ及びＯＲゲート（ｏｒ１）を介した処理のように、出力電圧Ｖｏｕｔ及び／又はＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００の出力負荷状態に少なくとも部分的に基づいてＺＣＤ９００を選択的に有効にするように構成される場合がある。このような有効化は、図９に示すように、ＺＣＤ積分器９２０の９２９、ＺＣＤオフセット較正器９３０の較正制御器９３４、及び／又は、他の論理、及び／又は、ＺＣＤ９００の比較器要素といった、ＺＣＤ９００の様々な要素に電力供給する／電力切断するように構成されている場合がある。

ブロック１１０４において、ＺＣＤ９００は、ＺＣＤ較正オフセット９３５を生成する。例えば、ＺＣＤオフセット較正器９３０は、ブロック１１０２で受け取ったスイッチ電圧ＶＳＷに少なくとも部分的に基づいて、ＺＣＤ較正オフセット９３５を生成するように構成される場合がある。様々な実施形態では、ＺＣＤオフセット較正器９３０は、例えば、図１０の状態機械１０００を実現するように、又は、図９の較正制御器９３４を示すブロック内に提示された擬似コードを実行するように、及び／又は、本明細書に記載の任意の代替的なプロセスを実行するように構成される場合がある。ＺＣＤオフセット較正器９３０が最初に初期化され、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００が第１スイッチングサイクルを完了する前（例えば、ｉｄｌｅ－＞ｈｓ＿ｏｎ＝ハイ、ｌｓ＿ｏｎ＝ロー－＞ｈｓ＿ｏｎ＝ロー、ｌｓ＿ｏｎ＝ハイ－＞ｉｄｌｅ）といった特定の実施形態では、本明細書で説明されるように、ＺＣＤオフセット較正器９３０は、初期値及び／又はあらかじめ決定された値（たとえば、ｃｔｒｌ＿ｚｃｄ＿ｆｏｒｃｅ＿ｏｆｆｓｅｔ、又は、ＺＣＤオフセット較正器９３０の以前の動作中に較正制御器９３４によって記憶及び／又は取得された値）に基づいてＺＣＤ較正オフセット９３５を生成するように構成される場合がある。

ブロック１１０６において、ＺＣＤ９００は、ゼロクロス検出信号９２８を生成する。例えば、ＺＣＤ積分器９２０は、スイッチ電圧ＶＳＷ、ブロック１１０２で受け取った出力電圧Ｖｏｕｔ、ブロック１１０４で生成されたＺＣＤ較正オフセット９３５に少なくとも部分的に基づいて、ゼロクロス検出信号９２８を生成するように構成される場合がある。いくつかの実施形態では、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、ゼロクロス検出信号９２８（例えば、図３の“ゼロクロス検出”）を受け取り、ピーク電流ターゲット値（例えば、出力負荷センサ３３０に提供される）、及び／又は、ＺＣＤ９００のＺＣＤ積分器９２０によって生成されたゼロクロス検出信号９２８に少なくとも部分的に基づいて、スイッチ制御信号（例えば、ｌｓ＿ｏｎ、ｈｓ＿ｏｎ）を生成して、パワーステージ９１０のスイッチング周波数を調整するように構成される場合がある。

ＺＣＤオフセット較正器９３０が最初に初期化され、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００が第１スイッチングサイクルを完了する前といった特定の実施形態では、ＺＣＤ積分器９２０は、少なくとも部分的に、スイッチ電圧ＶＳＷ及び／又はブロック１１０２で受け取った出力電圧Ｖｏｕｔに基づいて、及び／又は、ブロック１１０４で初期化された値及び／又はあらかじめ定められた値に設定されたＺＣＤ較正オフセット９３５に基づいて、ゼロクロス検出信号９２８を生成するように構成される場合がある。後続のスイッチングサイクルにおいて、本明細書で説明されるように、ＺＣＤ積分器９２０は、ＤＣ－ＤＣ変換器の現在のスイッチングサイクル［ｎ］において受け取ったスイッチ電圧ＶＳＷ、及び／又は、出力電圧Ｖｏｕｔ、及び／又は、較正制御器９３４によってサンプリングされたＺＣＤエラー電流に基づいて先のスイッチングサイクル［ｎ－１］の終わりにＺＣＤオフセット較正器９３０によって生成されたＺＣＤ較正オフセット９３５に少なくとも部分的に基づいて、ゼロクロス検出信号９２８を生成するように構成される場合がある。

例えば、図１２のフロー図は、本開示の１以上の実施形態に係る、ＤＣ－ＤＣ変換器のためのＺＤＣを作動させるための処理を示す。特に、処理１２００は、図１１で示されたものに順序及びタイミングの詳細を追加した、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００内のＺＣＤ９００の動作を示す。様々な実施形態において、図１２の動作は、図１－１１で示された対応する方法、電子デバイス、センサ、及び／又は、構造に関連する１以上の論理デバイス又はコントローラによって実行されるソフトウェアの命令として実装される場合がある。より一般的には、図１２の動作は、ソフトウェアの命令、機械的要素、及び／又は、電子ハードウェア（例えば、インダクタ、キャパシタ、増幅器、アクチュエータ、又は、アナログ及び／又はデジタルの他のコンポーネント）の任意の組み合わせを用いて実装される場合がある。処理１２００のいずれのステップ、サブステップ、サブ処理、又は、ブロックは図１２によって示された実施形態とは異なる順序又は配列で実行される場合がある。また、処理１２００は、処理１２００を１以上の追加の回数だけ反復するために、処理１２００の１以上のステップ、サブステップ、サブ処理、又は、ブロックを反復し、処理１２００の前のステップ、サブステップ、サブ処理、又は、ブロックに戻るように構成された制御ループとして実装される場合がある。例えば、他の実施形態では、１以上のブロックが処理１２００から省略又は追加される場合がある。更に、ブロック入力、ブロック出力、様々なセンサ信号、センサ情報、較正パラメータ、及び／又は、他の動作パラメータが、以下の処理の対応する部分に移行する前に、１以上のメモリに記憶される場合がある。処理１２００は、図１－１１で説明されたシステム及び方法を参照して説明されるが、処理１２００は、それらのシステムとは異なり、電子デバイス、センサ、アセンブリ、メカニズム、システム、及び／又は、システム属性の異なる選択肢を含む他のシステムによって実行される場合がある。

ブロック１２０２において、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、第１スイッチングサイクルを開始する。例えば、ＤＣ－ＤＣ変換器制御器３２０は、ＶｏｕｔがＶｒｅｆよりも小さいことを検出し、それにより、ｃｏｍｐ１をハイに移行し、ハイ側の制御信号ｈｓ＿ｏｎ＝ハイを設定して、ハイ側のＦＥＴ／スイッチ９１１をオンにする、ように構成される場合がある。ブロック１２０２の開始に先立って、ＺＣＤ９００は、本明細書で説明されているように、ＺＣＤ較正オフセット９３５を初期値及び／又はあらかじめ定められた値（例えば、ｃｔｒｌ＿ｚｃｄ＿ｆｏｒｓｅ＿ｏｆｆｓｅｔ、又は、ＺＣＤオフセット較正器９３０の以前の動作中に較正制御器９３４によって記憶及び／又は取得された値）に初期化するように構成される場合がある。

ブロック１２０４において、ＺＣＤ９００は、第１スイッチ電圧ＶＳＷと、第１出力電圧Ｖｏｕｔと、を受け取る。例えば、ＺＣＤ積分器９２０、ＺＣＤオフセット較正器９３０、及び／又は、アイドルリリース生成器９４０のいずれか一つ又は任意の組み合わせは、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００のパワーステージ９１０から第１スイッチ電圧ＶＳＷ、及び／又は、第１出力電圧Ｖｏｕｔを受け取るように構成される場合がある。いくつかの実施形態では、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、図３のｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ、及び／又は、Ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ及びＯＲゲート（ｏｒ１）を介した処理のように、ＺＣＤ９００の動作に先立って、出力電圧Ｖｏｕｔ及び／又はＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、又は、ＤＣ－ＤＣ変換器３００の出力負荷状態に少なくとも部分的に基づいて、ＺＣＤ９００を選択的に有効にするように構成される場合がある。このような有効化は、図９に示すように、ＺＣＤ積分器９２０の９２９、ＺＣＤオフセット較正器９３０の較正制御器９３４、及び／又は、他の論理、及び／又は、ＺＣＤ９００の比較器要素といった、ＺＣＤ９００の様々な要素に電力供給する／電力切断するように構成されている場合がある。

ハイ側の制御信号ｈｓ＿ｏｎがハイに設定されると、ＺＣＤ積分器９２０はリセット状態を終了する。リセット状態では、本明細書で説明されるように、積分器出力が最初にＶｏｕｔに設定され、積分器キャパシタ９２２が放電され始める。次に、出力インダクタ９１６を流れる電流がピーク電流に到達すると、ピーク電流検出器３２４がハイに移行し、ＤＣ－ＤＣ変換器制御器３２０は、ハイ側の制御信号ｈｓ＿ｏｎ＝ロー、及び、ロー側の制御信号ｌｓ＿ｏｎ＝ハイを設定して、ハイ側のＦＥＴ／スイッチ９１１をオフにし、ロー側のＦＥＴ／スイッチ９１２をオンにする。そして、ＺＣＤ積分器９２０は、本明細書で説明するように、積分器キャパシタ９２２の充電を開始し、積分器出力はＶｏｕｔに近づく。

ブロック１２０６において、ＺＣＤ９００は、第１ゼロクロス検出信号９２８を生成する。例えば、ＺＣＤ積分器９２０は、少なくとも部分的に、ブロック１２０４において最初に受け取った第１スイッチ電圧ＶＳＷ及び／又は第１出力電圧Ｖｏｕｔに基づいて、及び／又は、ブロック１２０２で初期化されたＺＣＤ較正オフセット９３５に基づいて、第１ゼロクロス検出信号９２８を生成するように構成される場合がある。特に、ＺＣＤ出力比較器９２７は、積分器出力＝Ｖｏｕｔ＋ＺＣＤ較正オフセット９３５（ＺＣＤオフセット較正付与器９２６によって組み合わされる）となるときに、ゼロクロス検出信号９２８をハイに移行する場合がある。いくつかの実施形態では、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、第１ゼロクロス検出信号９２８（例えば、図３の“ゼロクロス検出”）を受け取り、スイッチ制御信号（例えば、ｌｓ＿ｏｎ、ｈｓ＿ｏｎ）を生成して、ピーク電流ターゲット値（例えば、出力負荷センサ３３０によって提供される）及び／又はＺＣＤ９００のＺＣＤ積分器９２０によって生成される第１ゼロクロス検出信号９２８に少なくとも部分的に基づいて、パワーステージ９１０のスイッチング周波数を調節するように構成される場合がある。第１ゼロクロス検出信号９２８が生成されると、ＤＣ－ＤＣ変換器制御器３２０は、ロー側の制御信号ｌｓ＿ｏｎ＝ローを設定して、ロー側のＦＥＴ／スイッチ９１２をオフにし、ＤＣ－ＤＣ変換器３００をアイドルモードにする。

ブロック１２０８において、ＺＣＤ９００はアイドルモードのスイッチ電圧ＶＳＷを受け取る。例えば、ＺＣＤオフセット較正器９３０は、ロー側のＦＥＴ／スイッチ９１２がオフになる概ねその時（例えば、アイドルモード中にＶＳＷが定常状態に達する前）に、スイッチ電圧ＶＳＷを受け取るように構成される場合がある。特定の実施形態では、アイドルモードが開始される（例えば、ロー側のＦＥＴ／スイッチ９１２がオフにされた結果として生じるアイドルモード中）概ねその時に、ＺＣＤオフセット較正器９３０は、ロー側の制御信号ｌｓ＿ｏｎ＝ローであること、及び／又は、ロー側のＦＥＴオフセット検出器９３１を介してロー側のＦＥＴ／スイッチ９１２がオフであること、を決定し、電流方向検出器９３３を用いてスイッチ電圧ＶＳＷをサンプリングする、ように構成される場合がある。これにより、ＺＣＤオフセット較正器９３０は、初期のアイドルモードのスイッチ電圧ＶＳＷを受け取り、対応するＺＣＤエラー電流か正であるか負であるか（これは、電流方向検出器９３３によって生成される電流方向信号ｃｕｒ＿ｄｉｒによって表される）を決定する。

ブロック１２１０において、ＺＣＤ９００は、更新されたＺＣＤ較正オフセット９３５を生成する。例えば、ＺＣＤオフセット較正器９３０は、ブロック１２０８で受け取ったアイドル初期値のスイッチ電圧ＶＳＷに少なくとも部分的に基づいて、更新されたＺＣＤ較正オフセット９３５を生成及び更新するように構成される場合がある。様々な実施形態において、ＺＣＤオフセット較正器９３０は、例えば、図１０の状態機械１０００を実現するように、または図９の較正制御器９３４を示すブロック内に示された擬似コードを実現するように、及び／又は、本明細書で説明された任意の代替な処理を実行するように構成される場合がある。いくつかの実施形態では、較正制御器９３４は、電流方向信号ｃｕｒ＿ｄｉｒを受け取り、電流方向信号ｃｕｒ＿ｄｉｒに少なくとも部分的に基づいてＺＣＤ較正オフセット９３５を生成するように構成される場合がある。ここで、本明細書で説明されるように、ＺＣＤ較正オフセット９３５は、ＺＣＤエラー電流の大きさを減少するように設定された値へと、そして最終的には、最適なＤＣ－ＤＣ変換器の効率のための正の最小ＺＣＤエラー電流を実現する値へと、反復的に駆動される。様々な実施形態において、本明細書でも説明されるように、ＤＣ－ＤＣ変換器制御器３２０は、ＤＣ－ＤＣ変換器３００のＤＣＭの動作を保証するために、アイドルリリース発生器９４０がアイドルリリース信号９４７を生成し（例えば、ｒｅｌｅａｓｅ＿ｉｄｌｅ＿ｔｉｍｅ＝ハイ）、それをＤＣ－ＤＣ変換器制御器３２０のＡＮＤゲート（図３のＤＣＭ＿ａｎｄ）の入力へ提供するまで、アイドルモードを維持するように構成される場合がある。

ブロック１２１２において、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、第２スイッチングサイクルを開始する。例えば、ＤＣ－ＤＣ変換器制御器３２０は、ＶｏｕｔがＶｒｅｆよりも小さいことを検出し、それにより、ｃｏｍｐ１をハイに移行し、ハイ側の制御信号ｈｓ＿ｏｎ＝ハイを設定して、ハイ側のＦＥＴ／スイッチ９１１を再びオンにする、ように構成される場合がある。

ブロック１２１４において、ＺＣＤ９００は、第２スイッチ電圧ＶＳＷと、第２出力電圧Ｖｏｕｔとを受け取る。例えば、ＺＣＤ積分器９２０、ＺＣＤオフセット較正器９３０、及び／又は、アイドルリリース生成器９４０のいずれか一つ又は任意の組み合わせは、ＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、及び／又は、ＤＣ－ＤＣ変換器３００のパワーステージ９１０から第２スイッチ電圧ＶＳＷ、及び／又は、第２出力電圧Ｖｏｕｔを受け取るように構成される場合がある。いくつかの実施形態では、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、図３のｖｏｕｔ＿ｉｓｌｏｗ＿ｌａｔｃｈ、及び／又は、Ｈｅａｖｙ＿ｌｏａｄ＿ｓｔａｔｕｓ及びＯＲゲート（ｏｒ１）を介した処理のように、ＺＣＤ９００の動作に先立って、出力電圧Ｖｏｕｔ及び／又はＤＣ－ＤＣ変換器１００、ＤＣ－ＤＣ変換器２００、又は、ＤＣ－ＤＣ変換器３００の出力負荷状態に少なくとも部分的に基づいて、ＺＣＤ９００を選択的に有効にするように構成される場合がある。ハイ側の制御信号ｈｓ＿ｏｎがハイに設定されると、ＺＣＤ積分器９２０はリセット状態を終了する。リセット状態では、本明細書で説明されるように、積分器出力が初期的にＶｏｕｔに設定され、積分器キャパシタ９２２が放電され始める。次に、出力インダクタ９１６を流れる電流がピーク電流に到達すると、ピーク電流検出器３２４がハイに移行し、ＤＣ－ＤＣ変換器制御器３２０は、ハイ側の制御信号ｈｓ＿ｏｎ＝ロー、及び、ロー側の制御信号ｌｓ＿ｏｎ＝ハイを設定して、ハイ側のＦＥＴ／スイッチ９１１をオフにし、ロー側のＦＥＴ／スイッチ９１２をオンにする。そして、ＺＣＤ積分器９２０は、本明細書で説明するように、ブロック１２０４について説明した処理と全く同様に、積分器キャパシタ９２２の充電を開始し、積分器出力はＶｏｕｔに近づく。

ブロック１２１６において、ＺＣＤ９００は、第２ゼロクロス検出信号９２８を生成する。例えば、ＺＣＤ積分器９２０は、少なくとも部分的に、ブロック１２１４の最初に受け取った第２スイッチ電圧ＶＳＷ及び／又は第２出力電圧Ｖｏｕｔに基づいて、及び／又は、ブロック１２１０で生成された更新されたＺＣＤ較正オフセット９３５に基づいて、第２ゼロクロス検出信号９２８を生成するように構成される場合がある。特に、ＺＣＤ出力比較器９２７は、積分器出力＝Ｖｏｕｔ＋ＺＣＤ較正オフセット９３５（ＺＣＤオフセット較正付与器９２６によって組み合わされる）となるときに、ゼロクロス検出信号９２８をハイに移行する場合がある。いくつかの実施形態では、ＤＣ－ＤＣ変換器制御器１２０又はＤＣ－ＤＣ変換器制御器３２０は、第２ゼロクロス検出信号９２８（例えば、図３の“ゼロクロス検出”）を受け取り、スイッチ制御信号（例えば、ｌｓ＿ｏｎ、ｈｓ＿ｏｎ）を生成して、ピーク電流ターゲット値（例えば、出力負荷センサ３３０によって提供される）及び／又はＺＣＤ９００のＺＣＤ積分器９２０によって生成される第２ゼロクロス検出信号９２８に少なくとも部分的に基づいて、パワーステージ９１０のスイッチング周波数を調節するように構成される場合がある。第２ゼロクロス検出信号９２８が生成されると、ＤＣ－ＤＣ変換器制御器３２０は、ロー側の制御信号ｌｓ＿ｏｎ＝ローを設定して、ロー側のＦＥＴ／スイッチ９１２をオフにし、ＤＣ－ＤＣ変換器３００をアイドルモードにする。処理１２００は、本明細書で説明されるように、ブロック１２１０にループバックして、次のスイッチングサイクルのためのＺＣＤ較正オフセット９３５を更新する。

したがって、実施形態は、本明細書で説明されるように、ＤＣ－ＤＣ変換器における様々なモード、サイクル、及び、スイッチングのタイミングの制御を補助するように構成された、信頼性が高く、正確で、相対的に低電力のＺＣＤを使用することにより、ＤＣ－ＤＣ変換器の全体的な効率を高めることができる。その上、実施形態は、より高い負荷電流を適応的に提供し、相対的に低い負荷電流における出力電圧リップルのリスクを低減し、ＤＣ－ＤＣ変換器によって電力を供給される下流デバイスでのスイッチング干渉のリスクを低減しつつ、そのようにすることができる。

本明細書に記載の本発明の実施形態に係る、電子デバイス、又は、電気デバイス、及び／又は、他の関連するデバイスまたはコンポーネントは、任意の好適なハードウェア、ファームウェア（例えば、特定用途向けの集積回路）、ソフトウェア、又は、ソフトウェア、ファームウェア、及び／又は、ハードウェアの組み合わせを利用して実装される場合がある。例えば、これらのデバイスの様々な構成要素は、１個の集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）（ＩＣ）チップ上に、あるいは、複数のＩＣチップ上に別々に形成される場合がある。さらに、これらのデバイスの様々な構成要素は、可撓性のプリント回路フィルム、テープキャリアパッケージ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）（ＴＣＰ）、プリント回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（ＰＣＢ）、又は、１枚の基板の上に形成され得る。更に、これらのデバイスの様々な構成要素は、１以上のコンピューティングデバイス内の１以上のプロセッサ上で実行される、本明細書に記載の様々な機能を実行するためにコンピュータプログラムの命令を実行し他のシステムの構成要素と相互作用する、プロセス又はスレッドである場合がある。コンピュータプログラムの命令は、例えば、ランダムアクセスメモリ（ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ）（ＲＡＭ）といった標準的なメモリデバイスを使用してコンピューティングデバイスに実装され得るメモリに記憶される。コンピュータプログラムの命令はまた、例えば、ＣＤ－ＲＯＭ、フラッシュドライブ等といった、他の非一時的なコンピュータ読取り可能なメディアに記憶される場合がある。更に、当業者は、本発明の例示的な実施形態の精神および範囲を逸脱することなく、様々なコンピューティングデバイスの機能が単一のコンピューティングデバイスに組み合わせられ、又は、統合され得ることを、あるいは、特定のコンピューティングデバイスの機能が、１以上の他のコンピューティングデバイスに分散され得ることを認識すべきである。

上述の開示は、本開示を、開示された正確な形態又は特定の使用分野に限定することを意図されていない。したがって、本開示に照らして、本明細書で明示的に記載されているか暗示されているかにかかわらず、本開示に対して様々な代替の実施形態及び／又は修正が可能であると考えられる。このように本開示の実施形態が説明されたため、当業者は、本開示の範囲から逸脱することなく、形式及び詳細を変更し得ることを認識するだろう。したがって、本開示は、特許請求の範囲によってのみ限定される。

Claims (20)

1. 直流直流（ＤＣ－ＤＣ）変換器のためのゼロクロス検出器（ＺＣＤ）であり、
   ＺＣＤ積分器を備え、
   前記ＺＣＤ積分器が、
   スイッチ電圧と、前記ＤＣ－ＤＣ変換器のパワーステージの出力電圧と、を受け取り、
   受け取った前記スイッチ電圧及び前記出力電圧に少なくとも部分的に基づいて、ゼロクロス検出信号を生成する、
   ように構成され、
   前記ゼロクロス検出信号が、前記ＤＣ－ＤＣ変換器の前記パワーステージの出力インダクタにおける出力電流が略ゼロであることを示すように構成される、
   ＺＣＤ。
2. 前記ＺＣＤ積分器が、
   前記スイッチ電圧及び前記出力電圧を受け取り、積分器出力を生成するように構成された差分電圧積分器と、
   前記積分器出力を受け取り、前記積分器出力及び前記出力電圧に少なくとも部分的に基づいて、前記ゼロクロス検出信号を生成するように構成された出力比較器と、
   を更に備える、
   請求項１のＺＣＤ。
3. 前記ＺＣＤ積分器が、
   前記ＤＣ－ＤＣ変換器がアイドル状態である間に、前記差分電圧積分器をリセットするように構成された積分器リセットスイッチと、
   前記出力電圧とＺＣＤ較正オフセットとを受け取り、対応する較正された出力電圧を前記出力比較器に供給するように構成されたＺＣＤオフセット較正付与器と、
   を更に備え、
   較正された前記出力電圧が、前記ＤＣ－ＤＣ変換器の作動に関する作動上の非理想性を補正するように設定される、
   請求項２のＺＣＤ。
4. 前記スイッチ電圧を受け取り、受け取った前記スイッチ電圧に少なくとも部分的に基づいて、ＺＣＤ較正オフセットを生成するように構成されたＺＣＤオフセット較正器と、
   を更に備え、
   前記ＺＣＤ積分器が、前記ＺＣＤ較正オフセットに少なくとも部分的に基づいて、前記ゼロクロス検出信号を生成するように構成される、
   請求項１のＺＣＤ。
5. 前記ＺＣＤオフセット較正器が、
   前記スイッチ電圧を受け取り、前記パワーステージのロー側のスイッチがオフ状態に移行する概ねその時に、前記スイッチ電圧を前記ＤＣ－ＤＣ変換器のための基準電圧と比較し、前記スイッチ電圧と前記基準電圧との比較結果に少なくとも部分的に基づいて、電流方向信号を生成するように構成された電流方向検出器と、
   前記電流方向信号を受け取り、前記電流方向信号に少なくとも部分的に基づいて、前記ＺＣＤ較正オフセットを生成するように構成された論理デバイスと、
   を備え、
   前記ＺＣＤ較正オフセットが、前記ＤＣ－ＤＣ変換器の作動に関する作動上の非理想性を補正するために、前記ゼロクロス検出信号のタイミングを調節するように設定される、
   請求項４のＺＣＤ。
6. 前記ＺＣＤ較正オフセットを生成することが、
   前記ＺＣＤ較正オフセットを、前記パワーステージのロー側のスイッチがオフ状態に移行する概ねその時に決定された前記出力インダクタにおける前記出力電流の電流方向に少なくとも部分的に基づいて、反復的にインクリメント及び／又はデクリメントすることと、
   前記ＺＣＤ較正オフセットをインクリメントした後に、前記電流方向の負から正への移行を決定することと、
   前記パワーステージのあらかじめ定められたサイクル数の間、前記ＺＣＤ較正オフセットをロックすることと、
   を含む、
   請求項４のＺＣＤ。
7. アイドルリリース生成器であり、
   前記スイッチ電圧と、前記ＤＣ－ＤＣ変換器の前記パワーステージへの入力電圧と、を受け取り、
   受け取った前記スイッチ電圧及び前記入力電圧に少なくとも部分的に基づいて、アイドルリリース信号を生成する、
   ように構成されたアイドルリリース生成器を更に備え、
   前記アイドルリリース信号が、前記ＤＣ－ＤＣ変換器が、前記ＤＣ－ＤＣ変換器のアイドルモードを終了する準備が整っていることを示すように構成される、
   請求項１のＺＣＤ。
8. 前記アイドルリリース生成器が、
   前記スイッチ電圧を受け取り、接地と前記出力電圧との間となるようにあらかじめ選択されたアイドルモード閾値電圧よりも、前記スイッチ電圧が高いことを示す第１比較器出力を生成するように構成された第１比較器と、
   前記第１比較器出力と結合され、前記第１比較器が前記第１比較器出力を生成した後に、前記入力電圧よりも前記スイッチ電圧が低いことを示す第２比較器出力を生成するように構成された第２比較器と、
   前記第１比較器出力及び前記第２比較器出力に少なくとも部分的に基づいて、前記アイドルリリース信号を生成するように構成された論理デバイスと、
   を備える、
   請求項７のＺＣＤ。
9. 前記ＤＣ－ＤＣ変換器が、不連続伝導モード（ＤＣＭ）のＤＣ－ＤＣ変換器を備え、
   前記ＤＣＭのＤＣ－ＤＣ変換器の前記パワーステージが、
   前記ＤＣ－ＤＣ変換器の入力電圧と、前記出力インダクタの入力側と、の間に結合されたハイ側の電界効果トランジスタ（ＦＥＴ）と、
   前記出力インダクタの前記入力側と、前記ＤＣ－ＤＣ変換器のための接地と、の間に結合されたロー側のＦＥＴと、
   を備え、
   前記スイッチ電圧が前記出力インダクタの前記入力側で測定され、
   前記ハイ側のＦＥＴ及び前記ロー側のＦＥＴが、前記ＤＣ－ＤＣ変換器の制御器によって供給されるハイ側の制御信号及びロー側の制御信号によってそれぞれ制御される、
   請求項１のＺＣＤ。
10. 請求項１のＺＣＤを備えるＤＣ－ＤＣ変換器であり、前記ＤＣ－ＤＣ変換器が、
    前記ＤＣ－ＤＣ変換器の前記パワーステージの前記出力電圧を受け取り、スイッチ制御信号を生成して前記パワーステージのスイッチング周波数を制御するように構成されたＤＣ－ＤＣ変換器制御器と、
    前記ＤＣ－ＤＣ変換器の出力負荷状態を決定し、決定された前記出力負荷状態に少なくとも部分的に基づいて前記ＤＣ－ＤＣ変換器のためのピーク電流ターゲット値を決定し、前記出力負荷状態及び／又は前記ピーク電流ターゲット値を前記ＤＣ－ＤＣ変換器制御器に供給するように構成された出力負荷センサと、
    を備え、
    前記ＤＣ－ＤＣ変換器制御器が、
    前記出力電圧、及び／又は、前記出力負荷センサによって供給される前記ＤＣ－ＤＣ変換器の前記出力負荷状態に少なくとも部分的に基づいて、前記ＺＣＤを選択的に有効にし、
    前記スイッチ制御信号を生成して、前記出力負荷センサによって供給された前記ピーク電流ターゲット値、及び／又は、前記ＺＣＤ積分器によって生成されたゼロクロス検出信号に少なくとも部分的に基づいて、前記パワーステージのスイッチング周波数を調節する、
    ＤＣ－ＤＣ変換器。
11. 直流直流（ＤＣ－ＤＣ）変換器のためのゼロクロス検出器（ＺＣＤ）を作動させる方法であり、
    ＺＣＤ積分器によって、スイッチ電圧と、前記ＤＣ－ＤＣ変換器のパワーステージの出力電圧と、を受け取ることと、
    受け取った前記スイッチ電圧及び前記出力電圧に少なくとも部分的に基づいて、ゼロクロス検出信号を生成することと、
    を含み、
    前記ゼロクロス検出信号が、前記ＤＣ－ＤＣ変換器の前記パワーステージの出力インダクタにおける出力電流が略ゼロであることを示すように構成される、
    方法。
12. 前記ＺＣＤ積分器が、
    前記スイッチ電圧及び前記出力電圧を受け取り、積分器出力を生成するように構成された差分電圧積分器と、
    前記積分器出力を受け取り、前記積分器出力及び前記出力電圧に少なくとも部分的に基づいて、前記ゼロクロス検出信号を生成するように構成された出力比較器と、
    を備える、
    請求項１１の方法。
13. 前記ＺＣＤ積分器が、
    前記ＤＣ－ＤＣ変換器のアイドルモードの間に、前記差分電圧積分器をリセットするように構成された積分器リセットスイッチと、
    前記出力電圧とＺＣＤ較正オフセットとを受け取り、対応する較正された出力電圧を前記出力比較器に供給するように構成されたＺＣＤオフセット較正付与器と、
    を更に備え、
    較正された前記出力電圧が、前記ＤＣ－ＤＣ変換器の作動に関する作動上の非理想性を補正するように設定される、
    請求項１２の方法。
14. 前記ＺＣＤのＺＣＤオフセット較正器によって、前記スイッチ電圧を受け取ることと、
    受け取った前記スイッチ電圧に少なくとも部分的に基づいて、ＺＣＤ較正オフセットを生成することと、
    を更に含み、
    前記ゼロクロス検出信号を生成することが、前記ＺＣＤ較正オフセットに少なくとも部分的に基づく、
    請求項１１の方法。
15. 前記ＺＣＤオフセット較正器が、
    前記スイッチ電圧を受け取り、前記パワーステージのロー側のスイッチがオフ状態に移行する概ねその時に、前記スイッチ電圧を前記ＤＣ－ＤＣ変換器のための基準電圧と比較し、前記スイッチ電圧と前記基準電圧との比較結果に少なくとも部分的に基づいて、電流方向信号を生成するように構成された電流方向検出器と、
    前記電流方向信号を受け取り、前記電流方向信号に少なくとも部分的に基づいて、前記ＺＣＤ較正オフセットを生成するように構成された論理デバイスと、
    を備え、
    前記ＺＣＤ較正オフセットが、前記ＤＣ－ＤＣ変換器の作動に関する作動上の非理想性を補正するために、前記ゼロクロス検出信号のタイミングを調節するように構成される、
    請求項１４の方法。
16. 前記ＺＣＤ較正オフセットを生成することが、
    前記ＺＣＤ較正オフセットを、前記パワーステージのロー側のスイッチがオフ状態に移行する概ねその時に決定された前記出力インダクタにおける前記出力電流の電流方向に少なくとも部分的に基づいて、反復的にインクリメント及び／又はデクリメントすることと、
    前記ＺＣＤ較正オフセットをインクリメントした後に、前記電流方向の負から正への移行を決定することと、
    前記パワーステージのあらかじめ定められたサイクル数の間、前記ＺＣＤ較正オフセットをロックすることと、
    を含む、
    請求項１４の方法。
17. アイドルリリース生成器によって、前記スイッチ電圧と、前記ＤＣ－ＤＣ変換器の前記パワーステージへの入力電圧と、を受け取ることと、
    受け取った前記スイッチ電圧及び前記入力電圧に少なくとも部分的に基づいて、アイドルリリース信号を生成する、
    ことを更に含み、
    前記アイドルリリース信号が、前記ＤＣ－ＤＣ変換器が、前記ＤＣ－ＤＣ変換器のアイドルモードを終了する準備が整っていることを示すように構成される、
    請求項１１の方法。
18. 前記アイドルリリース生成器が、
    前記スイッチ電圧を受け取り、接地と前記出力電圧との間となるようにあらかじめ選択されたアイドルモード閾値電圧よりも前記スイッチ電圧が高いことを示す第１比較器出力を生成するように構成された第１比較器と、
    前記第１比較器出力と結合され、前記第１比較器が前記第１比較器出力を生成した後に、前記入力電圧よりも前記スイッチ電圧が低いことを示す第２比較器出力を生成するように構成された第２比較器と、
    前記第１比較器出力及び前記第２比較器出力に少なくとも部分的に基づいて、前記アイドルリリース信号を生成するように構成された論理デバイスと、
    を備える、
    請求項１７の方法。
19. 前記ＤＣ－ＤＣ変換器が、不連続伝導モード（ＤＣＭ）のＤＣ－ＤＣ変換器を備え、
    前記ＤＣＭのＤＣ－ＤＣ変換器の前記パワーステージが、
    前記ＤＣ－ＤＣ変換器の入力電圧と、前記出力インダクタの入力側と、の間に結合されたハイ側の電界効果トランジスタ（ＦＥＴ）と、
    前記出力インダクタの前記入力側と、前記ＤＣ－ＤＣ変換器のための接地と、の間に結合されたロー側のＦＥＴと、
    を備え、
    前記スイッチ電圧が前記出力インダクタの前記入力側で測定され、
    前記ハイ側のＦＥＴ及び前記ロー側のＦＥＴが、前記ＤＣ－ＤＣ変換器の制御器によって供給されるハイ側の制御信号及びロー側の制御信号によってそれぞれ制御される、
    請求項１１の方法。
20. 請求項１のＺＣＤを備えるＤＣ－ＤＣ変換器を更に備える方法であり、前記ＤＣ－ＤＣ変換器が、
    前記出力電圧、及び／又は、出力負荷センサによって供給される前記ＤＣ－ＤＣ変換器の出力負荷状態に少なくとも部分的に基づいて、前記ＺＣＤを選択的に有効にすることと、
    ＤＣ－ＤＣ変換器制御器によって、前記スイッチ制御信号を生成して、前記出力負荷センサによって供給されたピーク電流ターゲット値、及び／又は、前記ＺＣＤ積分器によって生成されたゼロクロス検出信号に少なくとも部分的に基づいて、前記ＤＣ－ＤＣ変換器の前記パワーステージのスイッチング周波数を調節することと、
    を備え、
    前記出力負荷センサが、前記ＤＣ－ＤＣ変換器の前記出力負荷状態を決定し、決定された出力負荷状態に少なくとも部分的に基づいて前記ＤＣ－ＤＣ変換器のための前記ピーク電流ターゲット値を決定し、前記出力負荷状態及び／又は前記ピーク電流ターゲット値をＤＣ－ＤＣ変換器のための前記ＤＣ－ＤＣ変換器制御器に供給するように構成される、
    請求項１１の方法。
    

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