JP2022128552A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、スイッチング素子の端子間の電位差に応じた制御を行う半導体装置に関するものである。 The present invention relates to a semiconductor device that performs control according to a potential difference between terminals of a switching element.
従来より、スイッチング素子の端子間の電位差に応じた制御を行う半導体装置が提案されている(例えば、特許文献1参照)。具体的には、この半導体装置では、スイッチング素子としてのMOSFET(metal oxide semiconductor field effect transistorの略)が備えられており、スイッチング素子が負荷に接続されている。また、半導体装置には、ドレイン端子とゲート端子との間にクランプ回路が備えられていると共に、ゲート端子とソース端子との間に、ゲート端子とソース端子との間の電圧を監視する監視部が備えられている。そして、この半導体装置では、監視部で検出される電圧に基づいてクランプ電圧を調整することにより、負荷が短絡した場合等にスイッチング素子が破壊されることを抑制するようにしている。 2. Description of the Related Art Conventionally, there has been proposed a semiconductor device that performs control in accordance with a potential difference between terminals of a switching element (see, for example, Japanese Unexamined Patent Application Publication No. 2002-100001). Specifically, this semiconductor device includes a MOSFET (abbreviation for metal oxide semiconductor field effect transistor) as a switching element, and the switching element is connected to a load. In addition, the semiconductor device is provided with a clamp circuit between the drain terminal and the gate terminal, and a monitoring unit for monitoring the voltage between the gate terminal and the source terminal between the gate terminal and the source terminal. is provided. In this semiconductor device, by adjusting the clamp voltage based on the voltage detected by the monitoring unit, damage to the switching element is suppressed when the load is short-circuited or the like.
しかしながら、上記のような半導体装置では、クランプ電圧のみでスイッチング素子の作動を制御しているため、スイッチング素子の有する耐量を十分に引き出すことができない可能性がある。 However, in the semiconductor device as described above, since the operation of the switching element is controlled only by the clamp voltage, there is a possibility that the resistance of the switching element cannot be fully exploited.
本発明は上記点に鑑み、スイッチング素子の有する耐量を十分に引き出し易くすることができる半導体装置を提供することを目的とする。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of easily drawing out the resistance of a switching element.
上記目的を達成するための請求項1では、スイッチング素子(10)を有する半導体装置であって、第1端子(D1)、第2端子(S1)、第1端子と第2端子との間に流れる電流を制御するための制御端子(G1)を有し、負荷(1)に対して直列に接続されるスイッチング素子と、スイッチング素子の状態を検出する状態検出回路(20)と、状態検出回路の検出結果に基づき、スイッチング素子をアクティブクランプ動作させる、またはアバランシェ動作させる制御回路(40)と、を備えている。
In
これによれば、スイッチング素子は、状態に応じてアクティブクランプ動作とアバランシェ動作とが切り替えられる。このため、スイッチング素子の有する耐量を十分に引き出し易くできる。 According to this, the switching element switches between the active clamping operation and the avalanche operation depending on the state. Therefore, it is possible to easily draw out the tolerance of the switching element.
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 It should be noted that the reference numerals in parentheses attached to each component etc. indicate an example of the correspondence relationship between the component etc. and specific components etc. described in the embodiments described later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 An embodiment of the present invention will be described below with reference to the drawings. In addition, in each of the following embodiments, portions that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
第1実施形態の半導体装置について、図1を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、車両に搭載され、負荷1に流れる電流を制御するスイッチング素子10を備えるものに利用されると好適である。
(First embodiment)
A semiconductor device according to the first embodiment will be described with reference to FIG. It should be noted that the semiconductor device of the present embodiment is preferably used in, for example, a vehicle equipped with a switching
本実施形態の半導体装置は、図1に示されるように、負荷1に流れる電流を制御するスイッチング素子10を備えている。スイッチング素子10は、例えば、nチャネル型のMOSFETで構成され、制御端子となるゲート電極G1と、出力電流Ioutが流れるドレイン電極D1およびソース電極S1を有する3端子素子構成とされている。なお、本実施形態では、ドレイン電極D1が第1端子に相当し、ソース電極S1が第2端子に相当している。但し、スイッチング素子10は、MOSFETではなく、IGBT(insulated gate bipolar transistorの略)等で構成されていてもよい。そして、スイッチング素子10がIGBTで構成される場合には、コレクタ電極が第1端子に相当し、エミッタ電極が第2端子に相当する。
The semiconductor device of this embodiment includes a
負荷1は、例えば、所定の回路素子や、所定の抵抗値を有する抵抗体等で構成される。そして、スイッチング素子10と負荷1とは、電源Vbatに接続される高電位側の第1ノードN1および低電位側の第2ノードN2との間において、直列に接続されている。本実施形態では、第1ノードN1は、電源Vbatと接続されるワイヤハーネス等の配線に構成される寄生インダクタンスPIによって電位がVCCとされており、第2ノードN2は、電位がグランドとされている。そして、スイッチング素子10は、ドレイン電極D1が第1ノードN1に接続され、ソース電極S1が負荷1を介して第2ノードN2に接続されている。以下では、電源Vbatと第1ノードN1を介して接続された配線を電源線100とし、ソース電極S1と負荷との間の第3ノードN3と接続された配線を出力線110として説明する。
The
半導体装置は、スイッチング素子10と共に、電流検出回路20、ドライバ回路30、およびアクティブクランプ、アバランシェ切替回路(以下では、単に切替回路ともいう)40を備えている。なお、本実施形態では、切替回路40が制御回路に相当している。
The semiconductor device includes a
電流検出回路20は、電源線100と出力線110との間に配置されており、センス素子21、検出抵抗22、比較器23、第1切替スイッチ24、第1基準電源25、第2切替スイッチ26、第2基準電源27、ロジック回路28等を備えている。なお、本実施形態では、電流検出回路20が状態検出回路に相当する。
The
センス素子21は、スイッチング素子10と同様の構成とされており、スイッチング素子10と並列に接続されてスイッチング素子10に流れる出力電流Ioutの数百~数千分の1の検出電流が流れるように構成されている。例えば、センス素子21は、スイッチング素子10と共通の半導体基板に形成されている。また、センス素子21は、流れる電流が面積比に依存するため、スイッチング素子10に対して所定の面積比となるように形成されている。そして、スイッチング素子10は、ドレイン電極D2が電源線100に接続され、ソース電極S2が検出抵抗22を介して出力線110に接続されている。
The
検出抵抗22は、センス素子21のソース電極S2と出力線110との間に配置されており、所定の抵抗値に調整されている。
The
比較器23は、第1入力端子23a、第2入力端子23b、出力端子23cを有する構成とされ、第1入力端子23aおよび第2入力端子23bに入力される電圧に応じた基準信号Rを出力端子23cから出力する。本実施形態では、比較器23は、第1入力端子23aに、センス素子21のソース電極S2と検出抵抗22との間の検出電圧Vsが入力される。また、比較器23は、第2入力端子23bに、第1切替スイッチ24を介して第1基準電源25から第1基準電圧V1が入力されるか、または第2切替スイッチ26を介して第2基準電源27から第2基準電圧V2が入力される。
The
なお、第1切替スイッチ24および第2切替スイッチ26は、例えば、MOSFET等で構成され、後述するロジック回路28からの第1制御信号L1によってオン状態、オフ状態が切り替えられる。本実施形態では、第1切替スイッチ24および第2切替スイッチ26は、第1制御信号L1がL信号である際に第1切替スイッチ24がオン状態となると共に第2切替スイッチ26がオフ状態となるように構成されている。第1切替スイッチ24および第2切替スイッチ26は、第1制御信号L1がH信号である際に第1切替スイッチ24がオフ状態となると共に第2切替スイッチ26がオン状態となるように構成されている。
The
また、第1基準電圧V1は、過電流閾値となるものである。そして、本実施形態の第1基準電圧V1は、負荷1が駆動可能となる電圧に基づいて設定され、負荷1を駆動可能な最小電圧以上の電圧とされている。第2基準電圧V2は、スイッチング素子10の動作を切り替える切替閾値となるものである。そして、本実施形態の第2基準電圧V2は、スイッチング素子10の破壊耐圧に基づいて設定され、スイッチング素子10が破壊される最小電圧未満の電圧とされている。なお、本実施形態では、第1基準電圧V1が第2基準電圧V2よりも高くされている。
Also, the first reference voltage V1 serves as an overcurrent threshold. The first reference voltage V1 in this embodiment is set based on the voltage at which the
そして、比較器23は、検出電圧Vsと、第1基準電圧V1または第2基準電圧V2を比較した基準信号Rをロジック回路28に出力する。本実施形態では、具体的には後述するが、第1切替スイッチ24および第2切替スイッチ26は、検出電圧Vsに応じてオン状態、オフ状態が切り替えられる。そして、比較器23は、第1切替スイッチ24がオン状態とされると共に第2切替スイッチ26がオフ状態である際、検出電圧Vsが第1基準電圧V1より低い場合には、基準信号RとしてL信号を出力する。比較器23は、その後に検出電圧Vsが第1基準電圧V1となると基準信号RとしてH信号を出力する。そして、基準信号RがL信号からH信号に切り替わると、第1切替スイッチ24および第2切替スイッチ26は、第1切替スイッチ24がオフ状態とされると共に第2切替スイッチ26がオン状態とされる。その後、比較器23は、検出電圧Vsが第2基準電圧V2以下となるまで基準信号RとしてH信号を出力する。そして、比較器23は、検出電圧Vsが第2基準電圧V2未満となると基準信号RとしてL信号を出力する。
The
ここで、上記のようにセンス素子21は、スイッチング素子10に流れる出力電流Ioutに応じた検出電流が流れるように構成されている。このため、検出電圧Vsは、スイッチング素子10に流れる出力電流Ioutに応じた電圧と捉えることもできる。そして、比較器23は、検出電圧Vsが第1基準電圧V1を上回ると基準信号RとしてH信号を出力し、検出電圧Vsが第2基準電圧V2を下回ると基準信号RとしてL信号を出力する。したがって、本実施形態では、スイッチング素子10に流れる出力電流Ioutを第1閾値としての第1基準電圧V1または第2閾値としての第2基準電圧V2と比較していると捉えることもできる。
Here, as described above, the
ロジック回路28は、比較器23から出力される基準信号Rのエッジを維持するラッチ回路等で構成されており、第1制御信号L1および第2制御信号L2を出力する。本実施形態では、ロジック回路28は、第1切替スイッチ24および第2切替スイッチ26に第1制御信号L1を出力する。ロジック回路28は、ドライバ回路30、後述する第1スイッチ43および第2スイッチ45に第1制御信号L1を出力する。ロジック回路28は、後述する第1スイッチ43に第2制御信号L2を出力する。
The
また、ロジック回路28は、負荷短絡前の状態においては、比較器23から基準信号RとしてL信号が入力され、第1制御信号L1および第2制御信号L2としてL信号を出力する。そして、ロジック回路28は、基準信号RがL信号からH信号に切り替わると第1制御信号L1としてH信号を出力する。また、ロジック回路28は、基準信号RがH信号からL信号に切り替わると第2制御信号L2としてH信号を出力する。
In addition, in the state before the load short circuit, the
ドライバ回路30は、電源線100と出力線110との間に配置されており、スイッチング素子10のゲート電極G1およびセンス素子21のゲート電極G2と接続されている。そして、ドライバ回路30は、図示しない外部回路から入力信号としてH信号が入力されると、各ゲート電極G1、G2に所定のゲート電圧を印加する。また、ドライバ回路30は、第1制御信号L1としてH信号が入力されると、スイッチング素子10およびセンス素子21のゲート電極G1、G2に所定のゲート電圧を印加することを停止する。なお、ドライバ回路30は、スイッチング素子10およびセンス素子21のゲート容量や流れる電流に応じて適切なゲート電圧をゲート電極G1、G2に印加できる一般的なものが用いられる。
The
切替回路40は、電源線100と出力線110との間に配置されており、第1ツェナーダイオード41、第2ツェナーダイオード42、第1スイッチ43、抵抗44、および第2スイッチ45を有している。そして、これらは、電源線100から出力線110に向かって、第1ツェナーダイオード41、第2ツェナーダイオード42、第1スイッチ43、抵抗44、第2スイッチ45の順に配置されている。なお、第1ツェナーダイオード41は、カソードが電源線100と接続されており、第2ツェナーダイオード42は、アノードが第1ツェナーダイオードのアノードと接続されている。そして、第1スイッチ43と抵抗44との間を第4ノードN4とすると、第4ノードN4がスイッチング素子10のゲート電極G1およびセンス素子21のゲート電極G2と接続されている。
The switching
第1スイッチ43および第2スイッチ45は、ロジック回路28から入力される第1制御信号L1または第2制御信号L2によってオン状態、オフ状態が切り替えられるものであり、例えば、MOSFET等で構成される。本実施形態では、第1スイッチ43は、ロジック回路28から第1制御信号L1および第2制御信号L2が入力される。第2スイッチ45は、ロジック回路28から第2制御信号L2が入力される。
The
第1スイッチ43は、第2制御信号L2がL信号である場合にオン状態となり、第2制御信号L2がH信号である場合にオフ状態となる。第2スイッチ45は、第1制御信号L1がL信号である場合にオフ状態となり、第1制御信号L1がH信号である場合にオン状態となる。
The
そして、本実施形態の半導体装置では、第1スイッチ43および第2スイッチ45がオンしている際には、スイッチング素子10がアクティブクランプ状態となる。この場合、ソース電極S1(すなわち、出力線110)を基準とするドレイン-ソース間電圧Vdsは、VCC基準でVZe+Vtにクランプされる。なお、VZeは、第1ツェナーダイオード41および第2ツェナーダイオード42により規定される電圧であり、配置されるツェナーダイオードの数によって可変である。Vtはスイッチング素子10の閾値電圧である。
In the semiconductor device of this embodiment, when the
また、本実施形態の半導体装置では、第1スイッチ43がオフ状態であると共に第2スイッチ45がオン状態である場合には、ゲート-ソース間がショートしてスイッチング素子10がアバランシェ状態となる。そして、ソース電極S1(すなわち、出力線110)を基準とするドレイン-ソース間電圧Vdsは、VCC基準で、ブレークダウン電圧BVDSSとなる。つまり、切替回路40は、電流検出回路20の検出結果に基づいて遮断動作を開始し、スイッチング素子10をアクティブクランプ動作させるか、またはアバランシェ動作させる。
Further, in the semiconductor device of the present embodiment, when the
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の作動、効果について、図2を参照しつつ説明する。 The above is the configuration of the semiconductor device according to the present embodiment. Next, the operation and effects of the above semiconductor device will be described with reference to FIG.
まず、時点T1において、ドライバ回路30に入力信号としてH信号が入力され、スイッチング素子10のゲート電極G1およびセンス素子21のゲート電極G2に所定のゲート電圧が印加されるとする。これにより、時点T1を過ぎると、スイッチング素子10のゲート電位が徐々に増加する。なお、図2中の電位におけるゲートは、スイッチング素子10のゲート電位を示しているが、センス素子21についても同様である。
First, at time T1, an H signal is input as an input signal to the
そして、検出電圧Vsおよびスイッチング素子10を流れる出力電流Ioutが徐々に増加する。なお、スイッチング素子10を流れる出力電流Ioutとセンス素子21を流れる検出電流は、例えば、面積比が調整されている場合には、面積比に応じて流れる。
Then, the detected voltage Vs and the output current Iout flowing through the switching
また、時点T1では、第1切替スイッチ24がオン状態となると共に第2切替スイッチ26がオフ状態となる。そして、比較器23は、第2入力端子23bに第1基準電圧V1が入力され、検出電圧Vsおよび第1基準電圧V1に応じた基準信号Rを出力する。具体的には、検出電圧Vsが第1基準電圧未満となるため、比較器23は、基準信号RとしてL信号を出力する。これにより、ロジック回路28は、第1制御信号L1および第2制御信号L2としてL信号を出力する。そして、第1スイッチ43は、オン状態となり、第2スイッチ45はオフ状態となる。
At time T1, the
次に、時点T2において、負荷1が短絡したとする。これにより、出力電流Ioutが急峻に増加し、比較器23の第1入力端子23aに入力される検出電圧Vsも急峻に増加する。
Next, assume that
その後、時点T3において、比較器23の第1入力端子23aに入力される検出電圧Vsが第1基準電圧V1に達すると、比較器23は、基準信号RとしてH信号を出力する。そして、ロジック回路28は、基準信号RがL信号からH信号に切り替わったため、第1制御信号L1としてH信号を出力する。なお、ロジック回路28から出力される第2制御信号L2は、L信号のままである。
After that, at time T3, when the detection voltage Vs input to the
これにより、ドライバ回路30は、第1制御信号L1としてのH信号が入力されるため、スイッチング素子10のゲート電極G1およびセンス素子21のゲート電極G2に所定のゲート電圧を印加することを停止する。
As a result, the
また、第1制御信号L1がH信号となるため、第1スイッチ43および第2スイッチ45がオン状態となり、スイッチング素子10は、アクティブクランプ状態となる。なお、この際のソース電極S1(すなわち、出力線110)を基準とするドレイン-ソース間電圧Vdsは、VCC基準でVZe+Vtとなる。そして、スイッチング素子10がアクティブクランプ動作をすることにより、各配線の寄生インダクタンスPI等に蓄積されているエネルギーが吸収される。
Also, since the first control signal L1 becomes an H signal, the
さらに、第1切替スイッチ24および第2切替スイッチ26は、第1制御信号L1としてのH信号が入力されることにより、第1切替スイッチ24がオフ状態となり、第2切替スイッチ26がオン状態となる。これにより、比較器23の第2入力端子23bは、第2基準電源27と接続されて第2基準電圧V2が入力される。そして、時点T3以降では、出力電流Ioutが徐々に小さくなると共に検出電圧Vsが徐々に小さくなる。
Further, when the
その後、時点T4において、検出電圧Vsが第2基準電圧V2より低くなると、基準信号Rが反転してH信号からL信号となり、ロジック回路28から出力される第2制御信号L2がH信号となる。なお、ロジック回路28から出力される第1制御信号L1は、H信号のままである。
After that, at time T4, when the detection voltage Vs becomes lower than the second reference voltage V2, the reference signal R is inverted and changes from the H signal to the L signal, and the second control signal L2 output from the
これにより、第1スイッチ43がオフされ、スイッチング素子10は、ゲート-ソース間がショートしてアバランシェ動作に入る。なお、この際のソース電極S1(すなわち、出力線110)を基準とするドレイン-ソース間電圧Vdsは、VCC基準でブレークダウン電圧BVDSSとなる。そして、スイッチング素子10がアバランシェ動作をすることにより、各配線の寄生インダクタンスPI等に蓄積されているエネルギーが吸収される。その後、時点T5にてスイッチング素子10を流れる電流が0となる。
As a result, the
以上説明した本実施形態によれば、負荷1が短絡した際、スイッチング素子10は、検出電圧Vsに応じてアクティブクランプ動作とアバランシェ動作とが切り替えられる。このため、スイッチング素子10の有する耐量を十分に引き出し易くなる。
According to the present embodiment described above, when the
(第2実施形態)
第2実施形態について説明する。本実施形態は、第1実施形態に対し、ロジック回路28の構成を変更したものである。その他に関しては、第1実施形態と同様であるため、ここでは説明を省略する。
(Second embodiment)
A second embodiment will be described. In this embodiment, the configuration of the
本実施形態の半導体装置では、図3に示されるように、ロジック回路28は、期間を計測するタイマー回路28aを備えている。そして、ロジック回路28は、時点T3にて第1制御信号L1をL信号からH信号に切り替えた後、タイマー回路28aの計測結果に基づいて所定期間が経過したと判定すると、第2制御信号L2をL信号からH信号に切り替える。なお、ここでの所定期間は、上記第1実施形態における時点T3~時点T4の期間に相当する期間であり、スイッチング素子10の性能等に応じて予め調整される。つまり、本実施形態のロジック回路28は、時点T3にて第1制御信号L1としてH信号を出力した後、所定経過後の時点T4にて第2制御信号としてH信号を出力する。
In the semiconductor device of this embodiment, as shown in FIG. 3, the
また、本実施形態では、上記のように第2制御信号L2が切り替えられるため、電流検出回路20には、第1切替スイッチ24、第2切替スイッチ26、および第2基準電源27が備えられていない。そして、比較器23の第2入力端子23bは、常に第1基準電源25が接続された状態となる。
Further, in the present embodiment, since the second control signal L2 is switched as described above, the
このような構成としても、スイッチング素子10は、検出電圧Vsに応じてアクティブクランプ動作とアバランシェ動作とが切り替えられるため、上記第1実施形態と同様の効果を得ることができる。
Even with such a configuration, the switching
(1)本実施形態では、所定期間経過後にアクティブクランプ動作とアバランシェ動作とを切り替える。このため、電流検出回路20に第1切替スイッチ24や第2切替スイッチ26等を配置する必要がなく、構成の簡素化を図ることができる。
(1) In this embodiment, the active clamp operation and the avalanche operation are switched after a predetermined period of time has elapsed. Therefore, it is not necessary to arrange the
(第3実施形態)
第3実施形態について説明する。本実施形態は、第1実施形態に対し、保護回路を備えたものである。その他に関しては、第1実施形態と同様であるため、ここでは説明を省略する。
(Third embodiment)
A third embodiment will be described. This embodiment is provided with a protection circuit in contrast to the first embodiment. Others are the same as those of the first embodiment, so description thereof is omitted here.
本実施形態の半導体装置では、図4に示されるように、電源線100と出力線110との間に保護回路50が配置されている。保護回路50は、第3ツェナーダイオード51、第4ツェナーダイオード52、抵抗53、および第3スイッチ54を有している。そして、保護回路50は、第3ツェナーダイオード51、第4ツェナーダイオード52とが直列に接続され、抵抗53および第3スイッチ54が並列に接続されると共にこれらが第4ツェナーダイオード52に直列に接続された構成とされている。
In the semiconductor device of this embodiment, as shown in FIG. 4, a
なお、第3ツェナーダイオード51は、カソードが電源線100と接続されており、第4ツェナーダイオード52は、アノードが第3ツェナーダイオード51のアノードと接続されている。また、第3スイッチ54は、ロジック回路28から入力される第2制御信号L2によってオン状態、オフ状態が切り替えられる構成とされており、例えば、MOSFET等で構成される。本実施形態では、第3スイッチ54は、ロジック回路28から第2制御信号L2としてL信号が入力されるとオン状態となり、第2制御信号L2としてH信号が入力されるとオフ状態となるように構成されている。つまり、第3スイッチ54は、時点T1~T4にてオン状態となり、時点T4~時点T5にてオフ状態となるように構成されている。
The cathode of the
また、本実施形態では、第4ツェナーダイオード52と、抵抗53および第3スイッチ54との間を第5ノードN5とし、第5ノードN5と接続される配線を基準電位線120とする。この場合、電流検出回路20、ドライバ回路30、切替回路40は、それぞれ電源線100と基準電位線120との間に配置されている。
In the present embodiment, the fifth node N5 is between the
次に、上記半導体装置の作動、効果について、第1実施形態と異なる部分について説明する。 Next, the operation and effect of the semiconductor device described above will be described with respect to portions different from those of the first embodiment.
上記第1実施形態で説明したように、時点T4~時点T5においては、スイッチング素子10がアバランシェ動作をするため、スイッチング素子10にはブレークダウン電圧VBDSSが印加される。この場合、上記第1実施形態の半導体装置では、電源線100と出力線110との間に配置されている電流検出回路20、ドライバ回路30、および切替回路40にブレークダウン電圧VBDSSが印加される。このため、上記第1実施形態の半導体装置では、ブレークダウン電圧VBDSSが当該回路の耐圧を上回ることで電流検出回路20、ドライバ回路30、または切替回路40が破壊される懸念がある。
As described in the first embodiment, the switching
したがって、本実施形態では、電源線100と出力線110との間に保護回路50を配置し、電流検出回路20、ドライバ回路30、および切替回路40を電源線100と基準電位線120との間に配置している。そして、本実施形態では、時点T4~時点T5においては、第3スイッチ54をオフ状態とする。これにより、スイッチング素子10のアバランシェ動作時には、第3ツェナーダイオード51および第4ツェナーダイオード52と、抵抗53とで分圧された電圧が電流検出回路20、ドライバ回路30、および切替回路40に印加される。このため、ブレークダウン電圧VBDSSがそのまま電流検出回路20、ドライバ回路30、および切替回路40に印加されることを抑制できる。したがって、電流検出回路20、ドライバ回路30、および切替回路40が破壊されることを抑制できる。
Therefore, in this embodiment, the
また、本実施形態では、抵抗53と並列に第3スイッチ54が備えられている。そして、第3スイッチ54は、第2制御信号L2がL信号である時点T1~時点T4等のスイッチング素子10がアバランシェ動作と異なる動作を行う期間等では、オフ状態とされる。これにより、特に、時点T1~時点T2等の検出電圧Vsが第1基準電圧V1に達していない通常動作時において、抵抗53が通常動作に影響することを抑制できる。
Further, in this embodiment, a
以上説明した本実施形態によれば、スイッチング素子10は、検出電圧Vsに応じてアクティブクランプ動作とアバランシェ動作とが切り替えられるため、上記第1実施形態と同様の効果を得ることができる。
According to the present embodiment described above, the switching
(1)本実施形態では、電源線100と基準電位線120との間に第3ツェナーダイオード51および第4ツェナーダイオード52が配置され、基準電位線120と出力線110との間に抵抗53が配置される保護回路50を備えている。そして、電流検出回路20、ドライバ回路30、および切替回路40は、電源線100と基準電位線120との間に配置されている。このため、スイッチング素子10がアバランシェ動作した際、ブレークダウン電圧VBDSSがそのまま電流検出回路20、ドライバ回路30、および切替回路40に印加されることを抑制できる。したがって、電流検出回路20、ドライバ回路30、および切替回路40が破壊されることを抑制できる。
(1) In this embodiment, the
(2)本実施形態では、保護回路50は、出力線110と基準電位線120との間に、抵抗53と並列に接続される第3スイッチ54を有している。そして、第3スイッチ54は、スイッチング素子10がアバランシェ動作と異なる動作(例えば、通常動作)を行う際にオン状態とされ、スイッチング素子10がアバランシェ動作を行う際にオフ状態とされる。このため、抵抗53が通常動作に影響することを抑制できる。
(2) In this embodiment, the
(他の実施形態)
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
(Other embodiments)
Although the present disclosure has been described with reference to embodiments, it is understood that the present disclosure is not limited to such embodiments or structures. The present disclosure also includes various modifications and modifications within the equivalent range. In addition, various combinations and configurations, as well as other combinations and configurations, including single elements, more, or less, are within the scope and spirit of this disclosure.
例えば、上記第1、第3実施形態において、電流検出回路20における第1切替スイッチ24および第2切替スイッチ26は、1つの共通のスイッチで構成されていてもよい。そして、当該スイッチは、比較器23の第2入力端子23bに、第1制御信号L1がLである際に第1基準電源25を接続し、第1制御信号L1がHである際に第2基準電源27を接続するようにしてもよい。
For example, in the first and third embodiments, the
また、上記各実施形態において、電流検出回路20を備える代わりに、スイッチング素子10の状態検出回路として、スイッチング素子10のドレイン-ソース間電圧Vdsを検出する電圧検出回路を備えるようにしてもよい。そして、半導体装置は、ドレイン-ソース間電圧Vdsに基づいてスイッチング素子10のアクティブクランプ動作とアバランシェ動作とを切り替えるようにしてもよい。
Further, in each of the above-described embodiments, instead of providing the
さらに、上記各実施形態において、第1スイッチ43は、時点T1~時点T3において、オフ状態となるように構成、制御されるようにしてもよい。
Furthermore, in each of the above-described embodiments, the
また、上記各実施形態において、電流検出回路20および切替回路40の詳細な構成は、適宜変更可能である。また、電流検出回路20および切替回路40は、一体化されていてもよい。また、上記第3実施形態において、保護回路50の詳細な構成は、適宜変更可能である。
Further, in each of the embodiments described above, the detailed configurations of the
さらに、上記第3実施形態において、第3スイッチ54が備えられていなくてもよい。このような構成としても、保護回路50により、電流検出回路20、ドライバ回路30、および切替回路40が破壊されることを抑制できる。
Furthermore, in the above-described third embodiment, the
そして、上記各実施形態を組み合わせることもできる。例えば、上記第2実施形態を上記第3実施形態に組み合わせ、ロジック回路28にタイマー回路28aを備えつつ、保護回路50を備えるようにしてもよい。
Further, each of the above embodiments can be combined. For example, the second embodiment may be combined with the third embodiment, and the
本開示に記載の制御回路及びその手法は、コンピュータプログラムにより具体化された一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーを構成することによって提供された専用コンピュータにより、実現されてもよい。あるいは、本開示に記載の制御回路及びその手法は、一つ以上の専用ハードウエア論理回路によってプロセッサを構成することによって提供された専用コンピュータにより、実現されてもよい。もしくは、本開示に記載の制御回路及びその手法は、一つ乃至は複数の機能を実行するようにプログラムされたプロセッサ及びメモリーと一つ以上のハードウエア論理回路によって構成されたプロセッサとの組み合わせにより構成された一つ以上の専用コンピュータにより、実現されてもよい。また、コンピュータプログラムは、コンピュータにより実行されるインストラクションとして、コンピュータ読み取り可能な非遷移有形記録媒体に記憶されていてもよい。 The control circuitry and techniques described in this disclosure may be implemented by a dedicated computer provided by configuring a processor and memory programmed to perform one or more functions embodied by the computer program. may be Alternatively, the control circuitry and techniques described in this disclosure may be implemented by a dedicated computer provided by configuring a processor with one or more dedicated hardware logic circuits. Alternatively, the control circuitry and techniques described in this disclosure may be implemented by a combination of a processor and memory programmed to perform one or more functions and a processor configured by one or more hardware logic circuits. It may also be implemented by one or more dedicated computers configured. The computer program may also be stored as computer-executable instructions on a computer-readable non-transitional tangible recording medium.
1 負荷
10 スイッチ素子
20 電流検出回路(状態検出回路)
40 切替回路
D1 ドレイン電極(第1端子)
D2 ソース電極(第2端子)
G1 ゲート電極(制御端子)
1 load 10
40 switching circuit D1 drain electrode (first terminal)
D2 source electrode (second terminal)
G1 gate electrode (control terminal)
Claims (5)
第1端子(D1)、第2端子(S1)、前記第1端子と前記第2端子との間に流れる電流を制御するための制御端子(G1)を有し、負荷(1)に対して直列に接続される前記スイッチング素子と、
前記スイッチング素子の状態を検出する状態検出回路(20)と、
前記状態検出回路の検出結果に基づき、前記スイッチング素子をアクティブクランプ動作させる、またはアバランシェ動作させる制御回路(40)と、を備えている半導体装置。 A semiconductor device having a switching element (10),
having a first terminal (D1), a second terminal (S1), and a control terminal (G1) for controlling the current flowing between said first terminal and said second terminal; the switching elements connected in series;
a state detection circuit (20) for detecting the state of the switching element;
and a control circuit (40) that causes the switching element to perform an active clamp operation or an avalanche operation based on a detection result of the state detection circuit.
前記制御回路は、前記スイッチング素子に流れる電流が第1閾値を上回ると、遮断動作を開始して前記スイッチング素子に流れる電流が低下するように前記スイッチング素子をアクティブクランプ動作させ、その後に前記スイッチング素子に流れる電流が前記第1閾値より小さい第2閾値を下回ると、前記スイッチング素子をアバランシェ動作させる請求項1に記載の半導体装置。 The state detection circuit is a current detection circuit that detects current flowing through the switching element,
When the current flowing through the switching element exceeds a first threshold, the control circuit starts a cutoff operation to cause the switching element to perform an active clamp operation so that the current flowing through the switching element decreases, and then the switching element. 2. The semiconductor device according to claim 1, wherein said switching element is caused to perform an avalanche operation when the current flowing through said switching element falls below a second threshold which is smaller than said first threshold.
前記保護回路は、前記電源線と接続されるツェナーダイオード(51、52)と、前記ツェナーダイオードと直列に接続されて前記出力線と接続される抵抗(53)と、を有し、
前記状態検出回路および前記制御回路は、前記ツェナーダイオードと前記抵抗との間に接続される基準電位線(120)と、前記電源線との間に配置されている請求項1ないし3のいずれか1つに記載の半導体装置。 a protection circuit (50) arranged between a power supply line (100) to which a first terminal of the switching element is connected and an output line (110) to which a second terminal of the switching element is connected;
The protection circuit has Zener diodes (51, 52) connected to the power line, and a resistor (53) connected in series with the Zener diode and connected to the output line,
4. The state detection circuit and the control circuit according to claim 1, wherein the state detection circuit and the control circuit are arranged between a reference potential line (120) connected between the Zener diode and the resistor and the power supply line. 1. The semiconductor device according to 1.
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