JP2022123017A - Capacity coupling type nonvolatile thin film transistor strings in three dimension array - Google Patents
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Abstract
Description
（関連出願との相互参照）
本出願は、（ｉ）２０１５年９月３０日に出願された「垂直制御ゲートを備えた積層水平アクティブストリップに構成されたマルチゲートＮＯＲフラッシュ薄膜トランジスタストリング」と題する同時係属の米国仮特許出願第６２／２３５、３２２号（同時係属仮特許出願Ｉ）、（ｉｉ）２０１５年１１月２５日に出願された「３次元垂直ＮＯＲフラッシュ薄膜トランジスタストリング」と題する同時係属の米国仮特許出願第６２／２６０、１３７号（同時係属仮特許出願ＩＩ）、（ｉｉｉ）２０１６年７月２６日に出願された「垂直制御ゲートを備えた積層水平アクティブストリップに構成されたマルチゲートＮＯＲフラッシュ薄膜トランジスタストリング」と題する同時係属の米国非仮特許出願第１５／２２０、３７５号（同時係属非仮特許出願ＩＩ）、及び、（ｉｖ）２０１６年７月１５日に出願された「容量結合型不揮発性薄膜トランジスタストリング」と題する同時係属の米国仮特許出願第６２／３６３、１８９号（同時係属仮特許出願ＩＶ）に関連し、それら優先権の利益を主張する。同時係属仮特許出願Ｉ、同時係属仮特許出願ＩＩ、同時係属非仮特許出願ＩＩＩ、及び同時係属仮特許出願ＩＶの開示内容の全体は、参照により本明細書に援用されるものとする。
(Cross-reference with related application)
This application is based on (i) co-pending U.S. Provisional Patent Application No. 62, entitled "Multi-Gate NOR Flash Thin Film Transistor Strings Configured in Stacked Horizontal Active Strips with Vertical Control Gates," filed September 30, 2015. /235,322 (co-pending provisional patent application I); 137 (co-pending provisional patent application II), (iii) filed Jul. 26, 2016, co-pending entitled "Multigate NOR Flash Thin Film Transistor Strings Configured in Stacked Horizontal Active Strips with Vertical Control Gates." No. 15/220,375 (co-pending nonprovisional patent application II), and (iv) co-pending application entitled "Capacitively-Coupled Non-Volatile Thin Film Transistor Strings," filed Jul. 15, 2016; It is related to and claims the benefit of priority from pending US Provisional Patent Application No. 62/363,189 (co-pending provisional patent application IV). The entire disclosures of co-pending provisional patent application I, co-pending provisional patent application II, co-pending non-provisional patent application III, and co-pending provisional patent application IV are incorporated herein by reference.
（技術分野）
本発明は、高密度メモリ構造体に関する。特に、本発明は、相互接続された薄膜記憶素子によって形成された、高密度かつ読み出し待ち時間（読み出しレイテンシ）が短いメモリ構造体（例えば、ＮＯＲ型ＴＦＴストリングまたは「ＮＯＲストリング」として構成された薄膜蓄積トランジスタ、すなわち「ＴＦＴ」のスタック）に関する。
(Technical field)
The present invention relates to high density memory structures. In particular, the present invention relates to high density, low read latency memory structures formed by interconnected thin film storage elements (e.g., thin films configured as NOR TFT strings or "NOR strings"). storage transistors, or stacks of "TFTs").
本開示には、メモリ回路構造体が記載されている。これらのメモリ回路構造体は、従来の製造プロセスを用いて、平坦な半導体基板（例えば、シリコンウェハ）上に製造することができる。本明細書の明確化のために、「垂直」という用語は、半導体基板の表面に対して垂直な方向を指し、「水平」という用語は、半導体基板の表面に対して平行な任意の方向を指すものとする。 This disclosure describes a memory circuit structure. These memory circuit structures can be fabricated on flat semiconductor substrates (eg, silicon wafers) using conventional fabrication processes. For clarity herein, the term "vertical" refers to a direction perpendicular to the surface of the semiconductor substrate, and the term "horizontal" refers to any direction parallel to the surface of the semiconductor substrate. shall point to
「３次元垂直ＮＡＮＤストリング」とも呼ばれる多数の高密度不揮発性メモリ構造体が、従来技術で知られている。これらの高密度メモリ構造体の多くは、堆積された薄膜（例えば、ポリシリコン薄膜）から形成された薄膜蓄積トランジスタを使用して作製され、「メモリストリング」のアレイとして構成される。メモリストリングの１つのタイプは、ＮＡＮＤメモリストリング、または単に「ＮＡＮＤストリング」と呼ばれる。ＮＡＮＤストリングは、直列接続された多数のＴＦＴからなる。直列接続されたＴＦＴのいずれかの内容を読み出すまたはプログラミングするためには、ＮＡＮＤストリング内の全ての直列接続されたＴＦＴのアクティブ化が必要となる。このＮＡＮＤ構成下では、読み出しまたはプログラムされていないアクティブ化されたＴＦＴは、望ましくないプログラム阻害または読み出し阻害状態を受ける恐れがある。さらに、ポリシリコン薄膜から形成されたＴＦＴは、単結晶シリコン基板に形成された従来のトランジスタよりもはるかに低いチャネル移動度を有するため、抵抗率が高い。ＮＡＮＤストリングにおけるより高い直列抵抗は、ストリング内の実際のＴＦＴの数を６４個または１２８個以下に制限する。長いＮＡＮＤストリングを通じて導通する必要がある低い読み出し電流では、読み出し待ち時間が長くなる。 A number of high density non-volatile memory structures, also called "three-dimensional vertical NAND strings", are known in the prior art. Many of these high density memory structures are fabricated using thin film storage transistors formed from deposited thin films (eg, polysilicon thin films) and configured as an array of "memory strings." One type of memory string is called a NAND memory string, or simply "NAND string." A NAND string consists of a number of TFTs connected in series. To read or program the contents of any of the series-connected TFTs requires activation of all series-connected TFTs in the NAND string. Under this NAND configuration, activated TFTs that have not been read or programmed may experience undesirable program disturb or read inhibit conditions. In addition, TFTs formed from polysilicon thin films have much lower channel mobilities than conventional transistors formed on single crystal silicon substrates, and thus have higher resistivities. The higher series resistance in NAND strings limits the number of practical TFTs in a string to 64 or 128 or less. The low read currents that must be conducted through long NAND strings result in long read latencies.
別のタイプの高密度メモリ構造体は、ＮＯＲメモリストリングまたは「ＮＯＲストリング」と呼ばれる。ＮＯＲストリングは、その各々が共有ソース領域及び共有ドレイン領域にそれぞれ接続された多数のストレージトランジスタを含む。したがって、ＮＯＲストリング内のトランジスタは、ＮＯＲストリング内の読み出し電流が、ＮＡＮＤストリングを通る読み出し電流よりもはるかに小さい抵抗で導通するように、互いに並列に接続されている。ＮＯＲストリング内のストレージトランジスタを読み出すまたはプログラミングするためには、そのストレージトランジスタのみをアクティブ化（すなわち、「オン」または導通状態）する必要があり、ＮＯＲストリング内の他の全てのストレージトランジスタは休止状態（すなわち、「オフ」または非導通状態）に保たれる。この結果、ＮＯＲストリングにより、読み出すべきアクティブ化されたストレージトランジスタのより迅速な検出が可能となる。従来のＮＯＲトランジスタは、チャネルホットエレクトロン注入技術によってプログラミングされ、この場合、電子は、ソース領域とドレイン領域との間の電圧差によってチャネル領域内で加速され、適切な電圧が制御ゲートに印加されると制御ゲートとチャネル領域との間の電荷トラップ層に注入される。チャネルホットエレクトロン注入プログラミングは、チャネル領域を流れるために比較的大きな電子流を必要とするため、並列にプログラミング可能なトランジスタの数が制限される。ホットエレクトロン注入によってプログラミングされたトランジスタとは異なり、ファウラー・ノルドハイムトンネリングまたは直接トンネリングによってプログラミングされたトランジスタでは、電子は、制御ゲートとソース領域及びドレイン領域との間に印加される高電界によってチャネル領域から電荷トラップ層に注入される。ファウラー・ノルドハイムトンネリングと直接トンネリングは、チャネルホットエレクトロン注入よりもはるかに効率的で、大規模並列プログラミングが可能であるが、このようなトンネリングは、プログラム阻害条件の影響をより受けやすい。 Another type of high density memory structure is called a NOR memory string or "NOR string." A NOR string includes multiple storage transistors each connected to a shared source region and a shared drain region, respectively. Therefore, the transistors in the NOR string are connected in parallel such that the read current in the NOR string conducts with much less resistance than the read current through the NAND string. To read or program a storage transistor within a NOR string, only that storage transistor must be activated (i.e., "on" or conducting); all other storage transistors within the NOR string are dormant. (ie, "off" or non-conducting state). As a result, the NOR string allows faster detection of an activated storage transistor to be read. A conventional NOR transistor is programmed by a channel hot electron injection technique, where electrons are accelerated in the channel region by a voltage difference between the source and drain regions and an appropriate voltage is applied to the control gate. is injected into the charge trapping layer between the control gate and the channel region. Channel hot electron injection programming requires a relatively large electron current to flow through the channel region, which limits the number of transistors that can be programmed in parallel. Unlike transistors programmed by hot electron injection, in transistors programmed by Fowler-Nordheim tunneling or direct tunneling, electrons are trapped in the channel region by a high electric field applied between the control gate and the source and drain regions. is injected into the charge trapping layer from Fowler-Nordheim tunneling and direct tunneling are much more efficient than channel hot electron injection and allow massively parallel programming, but such tunneling is more susceptible to program-inhibiting conditions.
３次元ＮＯＲメモリアレイは、２０１１年３月１１日に出願され２０１４年１月１４日に公報発行された「３Ｄ ＮＯＲアレイのメモリアーキテクチャ」と題する、Ｈ．Ｔ Ｌｕｅによる米国特許第８、６３０、１１４号明細書（特許文献１）に開示されている。 A three-dimensional NOR memory array is disclosed in H.264, entitled "3D NOR Array Memory Architecture," filed March 11, 2011 and published January 14, 2014. It is disclosed in US Pat. No. 8,630,114 to T Lue.
２０１５年９月２１日に出願され２０１６年３月２４日に公開された「３次元不揮発性ＮＯＲ型フラッシュメモリ」と題する、Ｈａｉｂｉｎｇ Ｐｅｎｇによる米国特許出願公開第２０１６／００８６９７０Ａ１号明細書（特許文献２）には、ベーシックＮＯＲメモリグループのアレイからなる不揮発性ＮＯＲフラッシュメモリデバイスが開示されており、このデバイスでは、個々のメモリセルが、半導体基板に対して平行な水平方向に沿って積層され、ソース電極及びドレイン電極が、導通チャネルの片側または両側に配置される全ての電界効果トランジスタによって共有される。 U.S. Patent Application Publication No. 2016/0086970A1 by Haibing Peng, entitled "Three-Dimensional Nonvolatile NOR Flash Memory," filed September 21, 2015 and published March 24, 2016; ) discloses a non-volatile NOR flash memory device consisting of an array of basic NOR memory groups, in which individual memory cells are stacked along a horizontal direction parallel to a semiconductor substrate and source An electrode and a drain electrode are shared by all field effect transistors placed on one or both sides of the conducting channel.
３次元ＮＡＮＤメモリ構造体は、例えば、２０１３年１月３０日に出願され２０１４年１１月４日に公報発行された「コンパクトな３次元垂直ＮＡＮＤ及びその製造方法」と題する、Ａｌｓｍｅｉｅｒらによる米国特許第８、８７８、２７８号明細書（特許文献３）に開示されている。この特許文献３には、様々なタイプの高密度ＮＡＮＤメモリ構造体、例えば、「テラビット・セル・アレイ・トランジスタ」（ＴＣＡＴ）ＮＡＮＤアレイ（図１Ａ）、「パイプ形状のビット・コスト・スケーラブルな（Ｐ－ＢｉＣＳ）フラッシュメモリ」（図１Ｂ）及び「垂直ＮＡＮＤ」メモリストリング構造などが開示されている。同様に、２００２年１２月３１日に出願され２００６年２月２８日に公報発行された「直列接続されたトランジスタストリングを組み込んだプログラマブルメモリアレイ構造の製造方法」と題する、Ｗａｌｋｅｒらによる米国特許第７、００５、３５０号明細書（特許文献４）（Ｗａｌｋｅｒ Ｉ）にも、多数の３次元高密度ＮＡＮＤメモリ構造体が開示されている。 A three-dimensional NAND memory structure is disclosed, for example, in a U.S. patent by Alsmeier et al. No. 8,878,278 (Patent Document 3). This patent describes various types of high-density NAND memory structures, such as "Terabit Cell Array Transistor" (TCAT) NAND arrays (FIG. 1A), "Pipe-shaped Bit-Cost Scalable P-BiCS) flash memory” (FIG. 1B) and a “vertical NAND” memory string structure are disclosed. Similarly, Walker et al., U.S. Pat. 7,005,350 (Walker I) also discloses a number of three-dimensional high density NAND memory structures.
２００５年８月３日に出願され２００９年１１月３日に公報発行された「デュアルゲートデバイス及び方法」と題する、Ｗａｌｋｅｒによる米国特許第７、６１２、４１１号明細書（特許文献５）（Ｗａｌｋｅｒ ＩＩ）には、「デュアルゲート」メモリ構造体が開示されている。この構造では、共有アクティブ領域により、共有アクティブ領域の反対側に形成された２つのＮＡＮＤストリング内の独立制御される記憶素子が提供される。 Walker, U.S. Pat. No. 7,612,411, entitled "Dual Gate Device and Method," filed Aug. 3, 2005 and published Nov. 3, 2009 (Walker II) discloses a "dual gate" memory structure. In this structure, the shared active area provides independently controlled storage elements in two NAND strings formed on opposite sides of the shared active area.
２００４年５月３日に出願され２００６年１０月３日に公報発行された「垂直ボディに隣接する水平ゲートレイヤーを有する浮遊ゲート・トランジスタ」と題するＦｏｒｂｅｓによる米国特許第６、７４４、０９４号明細書（特許文献６）（Ｆｏｒｂｅｓ）には、隣接する平行な水平ゲートレイヤーを備えた垂直ボディトランジスタを有するメモリ構造体が開示されている。 Forbes, U.S. Pat. No. 6,744,094, entitled "Floating Gate Transistor with Horizontal Gate Layer Adjacent to Vertical Body," filed May 3, 2004 and issued October 3, 2006; US Pat. No. 6,301,503 (Forbes) discloses a memory structure having vertical body transistors with adjacent parallel horizontal gate layers.
２０００年８月１４日出願され２００３年６月１７日公報発行された「垂直チャネル電流を有するマルチゲート半導体デバイス及び製造方法」と題するＣｌｅａｖｅｓらによる米国特許第６、５８０、１２４号明細書（特許文献７）には、トランジスタの垂直面に沿って形成された２つまたは４つの電荷蓄積媒体を有するマルチビットメモリトランジスタが開示されている。 U.S. Patent No. 6,580,124 to Cleaves et al. Document 7) discloses a multi-bit memory transistor with two or four charge storage media formed along the vertical planes of the transistor.
垂直ポリシリコンゲートによって制御される水平ＮＡＮＤストリングを含む３次元メモリ構造体が、Ｗ．Ｋｉｍらによる論文「テラビット密度記憶のためのスタック限界を克服する多層垂直ゲートＮＡＮＤフラッシュ」（２００９年ＶＬＳＩシンポジウム：技術論文のテクニカルダイジェスト、ｐｐ．１８８－１８９）（非特許文献１）（Ｋｉｍ）に開示されている。垂直ポリシリコンゲートを有する水平ＮＡＮＤストリングも含む、別の３次元メモリ構造体が、Ｈ．Ｔ．Ｌｉｕらによる論文「接合フリー埋込チャネルＢＥ－ＳＯＮＯＳデバイスを使用した高スケーラブル８レイヤー３Ｄ垂直ゲート（ＶＧ）ＴＦＴ ＮＡＮＤフラッシュ」（２０１０年ＶＬＳＩシンポジウム：技術論文のテクニカルダイジェスト、ｐｐ．１３１－１３２）（非特許文献２）に開示されている。 A three-dimensional memory structure comprising horizontal NAND strings controlled by vertical polysilicon gates is disclosed in W.W. In the paper by Kim et al. "Multilayer Vertical Gate NAND Flash Overcoming Stack Limits for Terabit Density Storage" (2009 VLSI Symposium: Technical Digest of Technical Papers, pp.188-189) (Kim) disclosed. Another three-dimensional memory structure, which also includes horizontal NAND strings with vertical polysilicon gates, is disclosed in H.T. T. A paper by Liu et al., "Highly Scalable 8-Layer 3D Vertical Gate (VG) TFT NAND Flash Using Junction-Free Buried-Channel BE-SONOS Devices" (2010 VLSI Symposium: Technical Digest of Technical Papers, pp.131-132) ( Non-Patent Document 2).
２０１０年１０月１１日に出願され２０１１年９月２７日に公報発行された「半導体デバイス及び構造」と題する、Ｚｖｉ Ｏｒ－Ｂａｃｈらによる米国特許第８、０２６、５２１号明細書（特許文献８）には、第１の層及び第２の層が水平に配向されたトランジスタを含む、層転写された単結晶シリコンの第１の層及び第２の層が開示されている。この構造では、水平方向に配向されたトランジスタの第２の層が、水平方向に配向されたトランジスタの第１の層を覆い、水平方向に配向されたトランジスタの各グループは側部ゲートを有する。 US Patent No. 8,026,521 by Zvi Or-Bach et al. ) disclose layer-transferred first and second layers of monocrystalline silicon comprising transistors in which the first and second layers are horizontally oriented. In this structure, a second layer of horizontally oriented transistors overlays a first layer of horizontally oriented transistors, and each group of horizontally oriented transistors has side gates.
ここで議論されているメモリ構造体では、記憶されている情報は、蓄積された電荷によって表され、電荷は、様々な技術を用いて導入される。例えば、１９９６年７月２３日に出願され１９９８年６月１６日に公報発行された「非対称電荷トラップを利用したメモリセル」と題する、Ｅｉｔａｎによる米国特許第５、７６８、１９２号明細書（特許文献９）には、ホットエレクトロンチャネル注入技術に基づくＮＲＯＭ型メモリトランジスタ動作が開示されている。 In the memory structures discussed herein, stored information is represented by stored charge, which is introduced using various techniques. See, for example, Eitan, U.S. Pat. No. 5,768,192, entitled "Memory Cell Using Asymmetric Charge Trapping," filed Jul. 23, 1996 and issued Jun. 16, 1998. Reference 9) discloses an NROM type memory transistor operation based on hot electron channel injection technology.
従来の不揮発性メモリトランジスタ構造を有するが、データ保持時間が短いトランジスタは、「準揮発性（quasi-volatile）」と呼ぶことができる。これに関連して、従来の不揮発性メモリのデータ保持時間は、数十年を超える。単結晶シリコン基板上の平坦な準揮発性メモリトランジスタは、Ｈ．Ｃ． Ｗａｎｎ及びＣ．Ｈｕによる論文「ダイナミックメモリ用途のためのモノデバイス構造における高耐久性極薄トンネル酸化物」（IEEE Electron Device letters, Vol. 16, No. 11, November 1995, pp 491-493）（非特許文献３）に開示されている。また、準揮発性メモリを有する準揮発性３－Ｄ ＮＯＲアレイが、上述の米国特許第８、６３０、１１４号明細書（特許文献１）に開示されている。 A transistor that has a conventional non-volatile memory transistor structure but has a short data retention time can be referred to as "quasi-volatile." In this context, the data retention time of conventional non-volatile memory exceeds decades. A planar quasi-volatile memory transistor on a single crystal silicon substrate is disclosed in H.T. C. Wann and C.I. Hu, "High Durability Ultra-Thin Tunnel Oxide in Mono-Device Structures for Dynamic Memory Applications," IEEE Electron Device letters, Vol. 16, No. 11, November 1995, pp 491-493. ). A semi-volatile 3-D NOR array with semi-volatile memory is also disclosed in the aforementioned US Pat. No. 8,630,114.
本発明の一実施形態によれば、メモリセルのアレイは、シリコン基板の表面に対して平行に延びる水平アクティブストリップのスタックに形成されたＴＦＴと、アクティブストリップの一方または両方の側壁に沿って延びる垂直ローカルワードライン内の制御ゲートとを含む。制御ゲートは、１以上の電荷蓄積素子によってアクティブストリップから分離されている。各アクティブストリップは、２つの共有ソース層またはドレイン層の間に形成された少なくとも１つのチャネル層を含む。ＴＦＴはＮＯＲストリングとして構成されている。各アクティブストリップに関連するＴＦＴは、各アクティブストリップの片側または両側のいずれが使用されるかに応じて、１つまたは２つのＮＯＲストリングに属することができる。 According to one embodiment of the present invention, the array of memory cells is TFTs formed in stacks of horizontal active strips extending parallel to the surface of the silicon substrate and extending along one or both sidewalls of the active strips. and control gates in vertical local word lines. A control gate is separated from the active strip by one or more charge storage elements. Each active strip includes at least one channel layer formed between two shared source or drain layers. The TFTs are configured as NOR strings. The TFTs associated with each active strip can belong to one or two NOR strings, depending on whether one or both sides of each active strip are used.
一実施形態では、アクティブストリップ内の共有されたソース層及びドレイン層のうちの一方のみが選択回路を介して導体によって供給電圧に接続され、ソース層及びドレイン層の他方は、ソース層またはドレイン層に提供された電荷量によって決定させる電圧に保持される。読み出し、書き込みまたは消去動作の前に、読み出し、書き込みまたは消去動作のために選択されていないアクティブストリップに沿ったＮＯＲストリング内のＴＦＴのいくつかまたは全ては、一方のキャパシタプレートを提供するチャネル層及びソース層またはドレイン層と、他方のキャパシタプレートを提供する、接地基準を基準とするＮＯＲストリングのＴＦＴ内の制御ゲート電極と共に、ストリップキャパシタとして機能する。ストリップキャパシタは、読み出し、書き込みまたは消去動作の前に、導体によって電圧源に接続されているソースまたはドレイン層からストリップキャパシタに電荷を転送するために１以上のＴＦＴ（「プリチャージＴＦＴ」）を瞬間的にオンにすることによってプリチャージされる。プリチャージ動作に続いて、選択回路は非活性化され、それにより、プリチャージされたソースまたはドレイン層は実質的にプリチャージされた電圧でフローティング状態に保たれる。その状態で、充電されたストリップキャパシタが、読み出し、書き込み、または消去動作のための仮想基準電圧源を提供する。このプリチャージ状態は、多数のアドレス指定されたＴＦＴに対する大規模な並列読み出し、書き込みまたは消去動作を可能にする。このようにして、メモリアレイの１以上のブロック内の１以上のアクティブストリップ上の多数のＮＯＲストリングのＴＦＴを、同時に読み出し、書き込み、または消去することができる。実際、メモリアレイ内のブロックはプログラムまたは消去動作のためにプリチャージするとともに、メモリアレイ内の他のブロックは同時に読み出し動作を行うためにプリチャージすることができる。 In one embodiment, only one of the shared source and drain layers in the active strip is connected to the supply voltage by a conductor through the selection circuit, and the other of the source and drain layers is the source or drain layer. is held at a voltage determined by the amount of charge provided to it. Prior to a read, write or erase operation, some or all of the TFTs in a NOR string along an active strip not selected for a read, write or erase operation have a channel layer providing one capacitor plate and Together with the source or drain layer and the control gate electrode in the ground-referenced NOR string TFT that provides the other capacitor plate, it functions as a strip capacitor. A strip capacitor instantaneously activates one or more TFTs ("precharge TFTs") to transfer charge to the strip capacitor from a source or drain layer that is connected by a conductor to a voltage source prior to a read, write or erase operation. It is precharged by turning it on statically. Following the precharge operation, the select circuit is deactivated, thereby leaving the precharged source or drain layer floating at substantially the precharged voltage. In that state, the charged strip capacitor provides a virtual reference voltage source for read, write, or erase operations. This precharged state allows massively parallel read, write or erase operations on a large number of addressed TFTs. In this manner, TFTs of multiple NOR strings on one or more active strips in one or more blocks of the memory array can be read, written, or erased simultaneously. In fact, blocks in the memory array can be precharged for program or erase operations while other blocks in the memory array are precharged for read operations at the same time.
一実施形態では、ＴＦＴは、各アクティブストリップの垂直側縁部の両方を使用して形成され、垂直ローカルワード線は、アクティブストリップの垂直側縁部の両方に沿って設けられる。この実施形態では、アクティブストリップの垂直側縁部の一方に沿ったローカルワードラインを、アクティブストリップの上側に設けられた水平グローバルワードラインと接触させるともに、アクティブストリップの垂直側縁部の他方に沿ったローカルワード線を、アクティブストリップの下側に設けられた水平グローバルワードラインと接触させることによって、倍密度が達成される。全てのグローバルワード線は、対応するアクティブストリップの長さに沿った方向を横切る方向に延びることができる。各ＴＦＴに２ビット以上のデータを記憶することによって、さらに高い記憶密度を達成することができる。 In one embodiment, TFTs are formed using both vertical side edges of each active strip, and vertical local word lines are provided along both vertical side edges of the active strips. In this embodiment, a local wordline along one of the vertical side edges of the active strip is in contact with a horizontal global wordline provided above the active strip and along the other vertical side edge of the active strip. Double density is achieved by contacting the local wordlines with the horizontal global wordlines provided below the active strips. All global word lines can extend in a direction transverse to the direction along the length of the corresponding active strip. Even higher storage densities can be achieved by storing more than one bit of data in each TFT.
従来技術のＮＡＮＤストリングではなく、ＴＦＴをメモリアレイ内のＮＯＲストリングに構成することにより、（ｉ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイに近い短縮された読み出しレイテンシ、（ｉｉ）長いＮＡＮＤストリングに関連することが知られている読み出し阻害条件及びプログラム阻害条件に対する感度の低減、（ｉｉｉ）平面ＮＡＮＤアレイまたは３Ｄ－ＮＡＮＤアレイと比較した、電力消費の低減、及びビットあたりコストの低減、並びに、（ｉｖ）データスループットを高めるために、複数のアクティブストリップ上のＴＦＴを同時に読み出し、書き込み、または消去する機能、が提供される。 By organizing the TFTs into NOR strings within the memory array, rather than conventional NAND strings, (i) reduced read latency close to dynamic random access memory (DRAM) arrays, (ii) associated with long NAND strings. (iii) reduced power consumption and reduced cost per bit compared to planar NAND arrays or 3D-NAND arrays, and (iv) To increase data throughput, the ability to read, write, or erase TFTs on multiple active strips simultaneously is provided.
本発明の一実施形態によれば、ブロック内のＮＯＲストリング内の閾値電圧の変動は、ブロック内に電気的にプログラム可能な基準ＮＯＲストリングを設けることによって補償することができる。ＮＯＲストリングに固有のバックグランドリーク電流に起因する読み出し動作への影響は、読み出されているＴＦＴの検出結果と、基準ＮＯＲストリング内の同時に読み出されたＴＦＴの結果とを比較することによって実質的に排除することができる。他の実施形態では、各ＴＦＴの電荷蓄積素子は、高い書き込み／消去サイクル耐久性を提供するように、その構造を修正することができる（ただし、データ保持時間は短いため、定期的なリフレッシュを必要とする）。本開示の詳細な説明では、従来のメモリＴＦＴ（例えば、従来のＮＡＮＤストリング内のＴＦＴ）よりも高い書き込み／消去サイクル耐久性を有するが、データ保持時間は短い、このようなＴＦＴは「準揮発性」と称される。しかしながら、この準揮発性ＴＦＴは、従来のＤＲＡＭ回路よりもリフレッシュの頻度が著しく少ないので、本発明のＮＯＲストリングは、いくつかの用途においてＤＲＡＭの代わりに使用することができる。本発明のＮＯＲストリングをＤＲＡＭ用途に使用することにより、従来のＤＲＡＭと比較して実質的に低いビットあたりのコスト性能指数、及び、従来のＮＡＮＤストリングと比較して実質的に低い読み出しレイテンシが可能となる。 According to one embodiment of the present invention, variations in threshold voltages within the NOR strings within the block can be compensated for by providing an electrically programmable reference NOR string within the block. The effect on the read operation due to background leakage currents inherent in NOR strings can be substantiated by comparing the sensing results of the TFT being read with the results of simultaneously read TFTs in a reference NOR string. can be ruled out. In other embodiments, the charge storage element of each TFT can be modified in its structure to provide high write/erase cycle endurance (although the data retention time is short, so periodic refreshing is required). I need). In the detailed description of this disclosure, having higher write/erase cycle endurance but shorter data retention time than conventional memory TFTs (e.g., TFTs in conventional NAND strings), such TFTs are described as "semi-volatile called "sex". However, because the semi-volatile TFTs are refreshed significantly less frequently than conventional DRAM circuits, the NOR strings of the present invention can be used to replace DRAM in some applications. Using the NOR strings of the present invention in DRAM applications enables substantially lower cost-per-bit figure of merit compared to conventional DRAMs and substantially lower read latency compared to conventional NAND strings. becomes.
本発明のいくつかの実施形態によれば、アクティブストリップは、ソースまたはドレイン層、及びチャネル層がスタック内の各プレーンに対して個別に形成されアニールされる半導体プロセスで製造される。他の実施形態では、チャネル層を単一工程で同時に形成する前に、ソース層またはドレイン層は、個別にまたはまとめて（すなわち、全てのソース層またはドレイン層を単一工程で）アニールされる。 According to some embodiments of the present invention, the active strips are manufactured in a semiconductor process in which source or drain layers and channel layers are individually formed and annealed for each plane in the stack. In other embodiments, the source or drain layers are annealed individually or collectively (i.e., all source or drain layers in a single step) before simultaneously forming the channel layer in a single step. .
本発明は、添付の図面と併せて、以下の詳細な説明を参照することにより、より良く理解できるであろう。 The invention can be better understood by reference to the following detailed description in conjunction with the accompanying drawings.
図１Ａ－１及び図１Ａ－２は、概念化された半導体構造体１００を示す図であり、この詳細な説明は、本発明の一実施形態によるメモリセルの構造を示す。図１Ａ－１に示すように、半導体構造体１００は、基板層１０１の表面上に製造された堆積薄膜として形成されたメモリセルの３次元メモリアレイまたはブロックに相当する。基板層１０１は、例えば、当業者によく知られている、集積回路の製造に使用される従来のシリコンウェハであり得る。この詳細な説明では、デカルト座標系（例えば、図１Ａ－１に示すような）は、説明を容易にする目的のためだけに用いられる。この座標系では、基板層１０１の表面は、Ｘ－Ｙ平面に対して平行な平面と見なされる。したがって、本明細書で使用する「水平」という用語は、Ｘ－Ｙ平面に対して平行な任意の方向を指し、一方、「垂直」という用語はＺ方向を指す。図示のように、ブロック１００は、垂直方向に互いに積み重ねられ、かつ互いに絶縁された４つのプレーン（ｐｌａｎｅ）（例えば、プレーン１１０）からなる。各プレーンは、ＮＯＲストリングの水平アクティブストリップ（例えば、アクティブストリップ１１２）からなる。各ＮＯＲストリングは、アクティブストリップに沿って並んで形成された複数のＴＦＴ（例えば、ＴＦＴ１１１）を含み、以下でさらに詳細に説明するように、薄膜トランジスタ電流は垂直方向に流れる。従来のＮＡＮＤストリングとは異なり、本発明のＮＯＲストリングでは、ＮＯＲストリング内の１つのＴＦＴの書き込み、読み出しまたは消去は、ＮＯＲストリング内の他のＴＦＴの活性化を必要としない。したがって、各ＮＯＲストリングはランダムにアドレス指定可能であり、そのようなＮＯＲストリング内では、各ＴＦＴはランダムにアクセス可能である。
1A-1 and 1A-2 are diagrams illustrating a conceptualized
プレーン１１０は、互いに積み重ねられ、かつ互いに絶縁された４つのプレーンのうちの１つとして示されている。水平アクティブストリップ１１２の長さに沿って、並んだＴＦＴ（例えば、ＴＦＴ１１１）が形成されている。図１Ａ－１では、説明の目的のためだけに、各プレーンは、互いに絶縁された４つの水平アクティブストリップを有する。プレーン及びＮＯＲストリングは両方とも、個別にアドレス指定可能である。
図１Ａ－２は、メモリセルの、追加のランダムにアドレス指定可能な単位である、「列（ｃｏｌｕｍｎ）」、「ページ（ｐａｇｅ）」及び「スライス（ｓｌｉｃｅ）」を示す。図１Ａ－２では、各列（例えば、列１１５）は、共通の制御ゲートまたはローカルワード線を共有する複数のＮＯＲストリングのＴＦＴに相当し、ＮＯＲストリングは複数のプレーンのアクティブストリップに沿って形成されている。概念化された構造体であるので、半導体構造体１００は、単に、本発明の半導体構造体の特定の顕著な特徴を抽象的化したものであることに留意されたい。また、図１Ａ－１では、各々が４つのＴＦＴを有する４×４のアクティブストリングのアレイとして示されているが、本発明の半導体構造体は、Ｘ、Ｙ及びＺ方向のいずれに沿っても、任意の数のＴＦＴを有することができる。例えば、Ｚ方向に沿って、１、２、４、８、１６、３２、６４個またはそれ以上のストリングのプレーンが存在してもよく、Ｘ方向に沿って、２、４、８、１６、３２、６４個またはそれ以上のＮＯＲストリングのアクティブストリングが存在してもよく、各ｎｏｒストリングが、Ｙ方向において２、４、８、１６、・・・、８１９２個またはそれ以上の並んだｔｆｔを有してもよい。２の整数乗（すなわち、２ｎ、ｎは整数）の数値の使用は、従来のメモリ設計における通例に従う。バイナリアドレスを復号化することによって、アドレス指定可能な各メモリユニットにアクセスするのが通例である。したがって、例えば、本発明の半導体構造体は、Ｘ方向及びＺ方向のそれぞれに沿ってｍ個のｎｏｒストリングを有し得る。ｍは、任意の整数ｎについて、必ずしも２ｎではない数である。本発明の半導体構造体１００のｔｆｔは、個々のページ単位または個々のスライス単位で、読み出し、プログラム、または消去を同時に行うことができる。図１Ａ－２に示すように、「ページ」は、Ｙ方向に沿ったＴＦＴの行を指す。また、「スライス」は、Ｘ方向及びＺ方向の両方に沿って延び、１つのメモリがＹ方向に沿って深くなる連続的なメモリセルの構成を指す。また、消去動作は、メモリブロック１００全体に対して１つのステップで実行することもできる。
FIG. 1A-2 shows additional randomly addressable units of memory cells: "columns,""pages," and "slices." In FIG. 1A-2, each column (eg, column 115) corresponds to multiple NOR strings of TFTs sharing a common control gate or local word line, the NOR strings formed along active strips of multiple planes. It is Note that being a conceptual structure,
概念的な構造体であるので、半導体構造体１００は、Ｘ、Ｙ、及びＺ方向のいずれにおいても正確なスケールで描かれていない。
Being a conceptual structure,
図１Ｂは、本発明の一実施形態による、４つのＮＯＲストリング対の基本回路図を示し、各ＮＯＲストリング対は、４つのプレーンのそれぞれに配置されている。各ＮＯＲストリングの互いに対応するＴＦＴは、共通のローカルワード線（例え ば、ローカルワード線１５１ｎ）を共有する。この構成の詳細な構造は、図２Ｋを参照して以下で説明及び図示される。図１Ｂに示すように、この基本回路構成は、共通のローカルワード線を共有する半導体構造体１００の隣接する列１１５に設けられた４つの別個のプレーンに４つのＮＯＲストリング対を含む（例えば、プレーン１５９－４のＮＯＲストリング１５０Ｌ及び１５０Ｒ）。
FIG. 1B shows a basic circuit diagram of four NOR string pairs, each NOR string pair located in each of four planes, according to one embodiment of the present invention. Corresponding TFTs in each NOR string share a common local word line (eg,
図１Ｂに示すように、ＮＯＲストリング１５０Ｌ及び１５０Ｒは、共通ワード線１５１ａの互いに反対側に位置する２つのアクティブストリップに沿って形成されたＮＯＲストリングであり得る。ＴＦＴ１５２Ｒ－１～１５２Ｒ－４及び１５２Ｌ－１～１５２Ｌ－４は、ローカルワード線１５１ａの互いに反対側に位置する右側の４つのアクティブストリップ及び左側の４つのアクティブストリップにそれぞれ設けられたＴＦＴであり得る。この実施形態では、図２Ｋ及び図４Ｃを参照して以下に詳細に説明するように、隣接するアクティブストリップのＴＦＴを制御する共通の垂直ローカルワード線を有することにより、より大きな記憶密度を実現することができる。例えば、ローカルワード線１５１ａは、４つのプレーン上に設けられた４つのＮＯＲストリングからのＴＦＴ１５３Ｒ－１、１５３Ｒ－２、１５３Ｒ－３及び１５３Ｒ－４、並びに、対応するプレーン上に設けられた隣接する４つのＮＯＲストリングからのＴＦＴ１５３Ｌ－１、１５３Ｌ－２、１５３Ｌ－３及び１５３Ｌ－４を制御する。以下でより詳細に説明するように、いくつかの実施形態では、いくつかの動作条件下で、ソース電圧ＶＳＳを提供するために、各ＮＯＲストリングに固有の寄生キャパシタンスＣ（例えば、ＮＯＲストリングの共通のＮ＋ソース領域またはＮ＋ドレイン領域と、その複数の関連するローカルワード線との間の分布キャパシタンス）が仮想電源として使用される。
As shown in FIG. 1B, NOR
図１Ｃは、本発明の一実施形態による、４つのＮＯＲストリングの基本回路図を示し、各ＮＯＲストリングは、４つのプレーンのそれぞれに配置されている。図１Ｃでは、各ＮＯＲストリングの互いに対応するＴＦＴは、共通のローカルワード線を共有する。各ＮＯＲストリングはＹ方向に沿って水平に延び、ソース線１５３－ｍとドレインまたはビット線１５４－ｍとの間に接続された記憶素子（すなわち、ＴＦＴ）を有する。ｍは、互いに対応するアクティブストリップの１～４の間のインデックスである。４つのＮＯＲストリングの互いに対応するＴＦＴは、ローカル垂直ワード線１５１－ｎのうちの対応するものを共有する。ｎは、ローカルワード線のインデックスである。本発明のＮＯＲストリング内のＴＦＴは、可変閾値電圧薄膜記憶トランジスタであり、従来のプログラム、プログラム禁止、消去及び読み出し電圧を用いて、プログラム、プログラム禁止、消去、または読み出しを行うことができる。本発明の１以上の実施形態では、ＴＦＴは、ファウラー・ノルドハイムトンネリングメカニズムまたは直接トンネリングメカニズムを使用してプログラムまたは消去を行う薄膜蓄積トランジスタによって実現される。別の実施形態では、チャネルホットエレクトロン注入をプログラムに使用することができる。 FIG. 1C shows a basic circuit diagram of four NOR strings, each arranged in one of four planes, according to one embodiment of the present invention. In FIG. 1C, corresponding TFTs of each NOR string share a common local word line. Each NOR string extends horizontally along the Y direction and has a storage element (ie, TFT) connected between a source line 153-m and a drain or bit line 154-m. m is an index between 1 and 4 of the active strips corresponding to each other. Corresponding TFTs of the four NOR strings share corresponding ones of the local vertical word lines 151-n. n is the index of the local word line. The TFTs in the NOR strings of the present invention are variable threshold voltage thin film storage transistors and can be programmed, program inhibited, erased or read using conventional program, program inhibit, erase and read voltages. In one or more embodiments of the present invention, TFTs are implemented by thin film storage transistors that are programmed or erased using a Fowler-Nordheim tunneling mechanism or a direct tunneling mechanism. In another embodiment, channel hot electron injection can be used for programming.
プロセスフローprocess flow
図２Ａは、本発明の一実施形態による、半導体構造体２００のＹ－Ｚ平面における断面図であり、アクティブ層２０２－０～２０２－７（各々、絶縁層２０３－０～２０３－７によって隣のアクティブ層から絶縁されている）が半導体基板２０１上に形成された後、かつ、個々のアクティブストリップが形成される前の状態を示す。半導体基板２０１は、例えば、アクティブ層を形成する前に、半導体構造体２００用のサポート回路が形成され得るＰ－ドープバルクシリコンウエハに相当する。図２Ｃ及び図２Ｉ－１において接点２０６－０及び２０６－１と並んで形成され得るそのようなサポート回路は、アナログ回路とデジタル回路との両方を含み得る。そのようなサポート回路のいくつかの例には、シフトレジスタ、ラッチ、センスアンプ、基準セル、電力供給ライン、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和及び他の論理ゲート、入力／出力ドライバ、アドレスデコーダ（例えば、ビット線及びワード線）、他のメモリ素子、シーケンサ及び状態機械が含まれる。当業者には知られているように、これらのサポート回路は、従来の装置のビルディングブロック（例えば、Ｎ+ウェル、Ｐ－ウェル、トリプルウェル、Ｎ+拡散領域、Ｐ－拡散領域、絶縁領域、低電圧トランジスタ、高電圧トランジスタ、キャパシタ、抵抗器、ビア、相互接続、導体）から形成され得る。
FIG. 2A is a cross-sectional view in the YZ plane of
サポート回路が半導体基板２０１の内部及び表面に形成された後、絶縁層２０３－０が設けられる。絶縁層２０３－０は、例えば、堆積させたまたは成長させた厚い酸化シリコンであり得る。
After the support circuitry is formed in and on the
次に、いくつかの実施形態では、「グローバルワード線」（詳細については後述する）を含む、相互接続の１以上の層が形成され得る。このような金属相互接続線（例えば、後述する図２Ｃのグローバルワード線ランディングパッド２６４）は、後のステップで形成されるアクティブＮＯＲストリングに対して垂直であり得る所定の方向に沿って延びる水平な細長い導体ストリップとして設けられ得る。この詳細な説明での説明を容易にするために、グローバルワード線はＸ方向に沿って延びていると仮定する。金属相互接続線は、１以上の堆積された金属層上に、フォトリソグラフィパターニング及びエッチングステップを適用することによって形成することができる（あるいは、これらの金属相互接続線は、銅またはダマシンプロセスなどの従来のダマシンプロセスを用いて形成することができる）。そして、厚い酸化物を堆積させて絶縁層２０３－０を形成し、その後、従来の化学機械研磨（ＣＭＰ）技術を用いて平坦化ステップを行う。
Next, in some embodiments, one or more layers of interconnects may be formed, including "global wordlines" (described in more detail below). Such metal interconnect lines (eg, global
次いで、アクティブ層２０２－０～２０２－７を順次形成する。各アクティブ層は、絶縁層２０３－１～２０３－７のうちの対応する絶縁層によって、その真下のアクティブ層から電気的に絶縁されている。図２Ａでは、８つのアクティブ層を示しているが、任意の数のアクティブ層が設けられ得る。実際には、アクティブ層の数はプロセス技術に依存し、例えば、良好に制御された異方性エッチングプロセスを用いる場合、アクティブ層の背の高いスタックを切断して半導体基板２０１に達することも可能となる。各アクティブ層は、後述するようにプレーンを選択的に切断するエッチングステップによってエッチングされ、それにより、各々がＹ方向に沿って延びる多数の平行なアクティブストリップが形成される。
Next, active layers 202-0 to 202-7 are sequentially formed. Each active layer is electrically isolated from the active layer beneath it by a corresponding one of insulating layers 203-1 through 203-7. Although eight active layers are shown in FIG. 2A, any number of active layers may be provided. In practice, the number of active layers will depend on the process technology, e.g. when using a well-controlled anisotropic etching process, it is possible to cut through tall stacks of active layers to reach the
図２Ｂ－１は、Ｎ＋副層２２１及び２２３とＰ－副層２２２とを有する半導体構造体２２０ａを示す。本発明の一実施形態によれば、半導体構造体２２０ａを使用して、図２Ａのアクティブ層２０２－０～２０２－７のいずれかを実現することができる。図２Ｂ－１に示すように、アクティブ層２２０ａは、堆積されたポリシリコン副層２２１～２２３を含む。一実施形態では、副層２２１～２２３は、同一のプロセスチャンバ内で連続して堆積され得る（その間で除去することなく）。副層２２３は、その場でドープされたＮ＋ポリシリコンを１０～１００ｎｍの厚さで堆積させることによって形成され得る。次いで、副層２２２及び２２１は、非ドープまたは低濃度にドープされたポリシリコンを、１０～１００Ｎｍの範囲の厚さで堆積させることによって形成され得る。その後、副層２２１（すなわち、堆積されたポリシリコンの頂部）は、Ｎ＋ドープされる。副層２２１及び２２３におけるＮ＋ドーパント濃度は、Ｎ＋副層２２１及び２２３のシート抵抗率をできる限り低くするために、できるだけ高い濃度、例えば１×１０２０／ｃｍ３～１×１０２１／ｃｍ３の間であるべきである。このＮ＋ドーピングは、（ｉ）リン、ヒ素またはアンチモンの低エネルギーの浅い高ドーズイオン注入するか、または、（ｉｉ）リンまたはヒ素のその場でのドーピングによって、堆積したポリシリコンの上に１０～１００Ｎｍの厚さのＮ＋副層２２１を形成することによって達成され得る。また、ホウ素（Ｐ－）またはリン（Ｎ+）イオンの低ドーズ注入も、結果として得られたＴＦＴにおいて固有のエンハンスメントモード閾値電圧を達成するように、注入されたまたはその場でドープされたＮ＋副層２２１をＮ＋副層２２１とＮ＋副層２２３との間に位置する副層２２２に浸透させるのに十分なエネルギーで行われ得る。副層２２２のホウ素またはＰ－ドーパント濃度は、１×１０１６／ｃｍ３～１×１０１８／ｃｍ３の範囲内であり得る。副層２２２中の実際のホウ素濃度は、アクティブストリップ２０２－０～２０２－７に沿って形成されたＮ＋Ｐ－Ｎ＋ＴＦＴの様々な動作条件下での、ネイティブトランジスタのターンオン閾値電圧、チャネル移動度、Ｎ＋Ｐ－Ｎ＋パンチスルー電圧、Ｎ＋Ｐ－接合リーク及び逆ダイオード伝導特性、並びに、チャネル空乏層の深さを決定する。
FIG. 2B-1 shows a
Ｎ＋及びＰ－注入種の熱活性化及び副層２２１、２２２及び２２３の再結晶化は、好ましくは、全てのアクティブ層２０２－０～２０２－７が形成された後に、従来の急速熱アニール技術（例えば、７００℃以上）または従来の急速レーザアニール技術を用いて同時に行われるべきであり、これにより、全てのアクティブ層がほぼ同量の高温処理を受けることを確実にする。Ｎ＋副層２２３及び副層２２１からのドーパントの過度の拡散を回避し、チャネル領域として機能するＴＦＴのＰ－副層２２２の形成を排除するように、総サーマルバジェットを制限するように注意を払わなければならない。Ｐ－副層２２２は、Ｎ＋Ｐ－Ｎ＋トランジスタのパンチスルーまたはＮ＋副層２２１とＮ＋副層２２３との間の過度のリークを回避するために、十分な厚さ、または十分にＰ－ドープされた状態を維持することが必要とされる。
Thermal activation of the N + and P − implanted species and recrystallization of
あるいは、アクティブ層２０２－０～２０２－７の各々のＮ＋ドーパント及びＰ－ドーパントは、例えば、紫外線波長（例えば、３０８ナノメートル）でのエキシマレーザアニール（ＥＬＡ）を用いたシャロー急速熱アニールによって、個別に活性化することができる。アニーリングエネルギーは、ポリシリコンまたはアモルファスシリコンに吸収されて副層２２１及び副層２２２の一部または全部を部分的に溶融させ、任意選択で副層２２３に浸透して、アニールされたアクティブ層２２０ａの副層２２３の下側に位置する他のアクティブ層を過度に加熱することなく副層２２３に浸透してボリューム２０５（図２Ｂ－図４参照）に影響を及ぼす。
Alternatively, the N + and P − dopants in each of active layers 202-0 through 202-7 are removed by shallow rapid thermal annealing, for example, using excimer laser annealing (ELA) at ultraviolet wavelengths (eg, 308 nanometers). , can be activated individually. The annealing energy is absorbed in the polysilicon or amorphous silicon to partially melt some or all of
連続的な層ごとのエキシマレーザを用いたシャロー急速熱アニール工程は単一の深い急速熱アニール工程よりも高コストであるが、ＥＬＡは、ポリシリコン（またはアモルファスシリコン）の局所的な部分溶融がアニールされたボリューム２０５を再結晶化させて、移動度及び均一性が大幅に改善され、かつ影響を受けたボリュームの粒子境界におけるＮ＋ドーパントの分離の減少に起因するＴＦＴリークが減少した、より大きいシリコン多結晶粒子を形成することができるという利点を有する。ＥＬＡステップは、副層２２１及び副層２２２の両方、並びに任意選択で副層２２３を再結晶化するために、Ｐ－副層２２２またはＮ＋副層２２３のいずれかに対して、その上にＮ＋副層２２１を形成する前、または十分に薄いＮ＋副層２２１を形成した後に適用することができる。このようなシャローエキシマレーザ低温アニール技術は、当業者にはよく知られている。例えば、このような技術は、太陽電池及びフラットパネルディスプレイ用途においてポリシリコン膜またはアモルファスシリコン膜を形成するために使用される。例えば、「H. Kuriyama et al. "Comprehensive Study of Lateral Grain Growth in Poly-Si Films by Excimer Laser Annealing (ELA) and its applications to Thin Film Transistors", Japanese Journal of Applied Physics, Vol.33, Part 1, Number 10, 20th August 1994」または「Annealing of Silicon Backplanes with 540W Excimer Lasers", technical publication by Coherent Inc. on their website」を参照されたい。
Although the successive layer-by-layer excimer laser shallow rapid thermal anneal processes are more costly than a single deep rapid thermal anneal process, ELA is less prone to localized partial melting of polysilicon (or amorphous silicon). The annealed
Ｐ－副層２２２の厚さは、形成されるＴＦＴのチャネル長にほぼ対応し、これは、長いアクティブストリップ上で１０Ｎｍ以下の小ささであり得る。一実施形態では（図２Ｂ－５参照）、Ｎ＋副層２２３の形成後に極薄（１または数原子層から３Ｎｍの厚さ）のフィルムまたは、別の適切な拡散防止膜（図２Ｂ－５の副層２２３－ｄ参照）を窒化シリコン（例えば、ＳｉＮまたはＳｉ３Ｎ４）上に堆積させることによって、数回の熱処理サイクルの後でさえも、ＴＦＴのチャネル長を１０Ｎｍ未満に制御することが可能である。任意選択で、窒化シリコンの第２の超薄膜、または他の適切な拡散防止膜（図２Ｂ－５の２２１－ｄ参照）を、Ｐ－副層２２２の堆積後、かつＮ＋副層２２１の堆積前に堆積させてもよい。極薄ドーパント拡散防止層２２１－ｄ及び２２３－ｄは、化学気相成長法、原子層堆積法または任意の他の適切な手段（例えば、低温での高圧窒化）によって堆積させることができる。各極薄ドーパント拡散防止層は、Ｎ＋副層２２１及び２２３中のＮ＋ドーパントがＰ－副層２２２中に拡散するのを防止するバリアとしての役割を果たすが、Ｎ＋副層２２１（ソースとして機能する）及びＮ＋副層２２３（ドレインとして機能する）間のチャネル領域におけるＭＯＳトランジスタ作用をごくわずかにしか妨げないように十分薄い（副層２２２の表面反転層内の電子は、電子をトラップするには薄すぎる極薄の窒化シリコン層を直接通って容易にトンネルする）。これらの追加の超薄膜シリコン窒化物層は、製造コストを増加させるが、「オフ」状態にあるアクティブストリップに沿った複数のＴＦＴからの累積リーク電流を大幅に低減させるのに役立つ。なお、リーク電流が許容できる場合には、これらの極薄層は省略してもよい。
The thickness of the P − sublayer 222 corresponds approximately to the channel length of the TFT to be formed, which can be as small as 10 Nm or less on long active strips. In one embodiment (see FIG. 2B-5), an ultra-thin (one or a few atomic layers to 3 Nm thick) film after formation of the N 2 + sublayer 223 or another suitable diffusion barrier (see FIG. 2B-5 223-d) on silicon nitride (eg SiN or Si3N4), it is possible to control the channel length of the TFT to less than 10 Nm even after several heat treatment cycles. be. Optionally, a second ultra - thin film of silicon nitride, or other suitable diffusion barrier (see 221 - d in FIG. It may be deposited before deposition. Ultra-thin dopant diffusion barrier layers 221-d and 223-d can be deposited by chemical vapor deposition, atomic layer deposition, or any other suitable means (eg, high pressure nitridation at low temperature). Each ultra-thin dopant diffusion barrier acts as a barrier to prevent N + dopants in N +
細長いＮ＋副層２２３及びＮ＋副層２２１を有するＮＯＲストリングは、基板に対する狭くて深いコンタクトの抵抗を含む、過度に大きい線路抵抗（Ｒ）を有し得る。線路抵抗を小さくすると、長い導電性ストリップを横断する信号の「ＲＣ遅延」を低減させることができるので、線路抵抗を小さくすることが望ましい（ＲＣ遅延は、時間遅延の尺度であり、線路抵抗Ｒと線路キャパシタンスＣとの積によって求められる）。小さい線路抵抗は、細長いアクティブストリップの両端間の「ＩＲ電圧降下」を減少させることができる（ＩＲ電圧降下は、電流Ｉと線路抵抗Ｒとの積によって求められる）。線路抵抗を大幅に低減させるために、任意選択の導電性副層２２４を、Ｎ＋副層２２１または２２３（例えば、図２Ｂ－２及び図２Ｂ－３の符号Ｗが付された副層２２４）の一方または両方に隣接する各アクティブストリップに追加することができる。副層２２４は、１以上の堆積された金属層によって設けることができる。例えば、副層２２４は、１～２Ｎｍの厚さのＴｉＮ層を堆積させた後に、タングステン、同様の耐熱性金属、またはポリサイドまたはシリサイドの１０～４０Ｎｍの厚さを有する層を堆積させることによって形成され得る。副層２２４は、１～２０Ｎｍの範囲の厚さを有することがより好ましい。非常に薄い副層２２４（例えば、２～５Ｎｍ）でさえも、低濃度ドープされたＮ＋副層２１及び２２３の使用を可能にしながら、長いアクティブストリップの線路抵抗を大幅に低減させることができる。
A NOR string with elongated N + sublayers 223 and N + sublayers 221 may have excessively high line resistance (R), including the resistance of narrow and deep contacts to the substrate. Low line resistance is desirable because low line resistance can reduce the "RC delay" of signals traversing long conductive strips (RC delay is a measure of time delay, and line resistance R and the line capacitance C). A low line resistance can reduce the "IR voltage drop" across the elongated active strip (the IR voltage drop is given by the product of the current I and the line resistance R). To significantly reduce line resistance, optional
図２Ｃに示すように、コンタクト開口部２０５－１の内側の導体は、背の高いスタックのために非常に長くなり、これにより、不利なことに線路抵抗が増大する。この場合、図２Ｃに示すように、金属副層２２４（例えば、タングステン層）は、Ｎ＋副層２２１の上に配置するよりも、コンタクト開口部２０５－１を実質的に充填するように副層２２３の下に含められることが好ましい。しかしながら、アクティブ層２０２－０～２０２－７の各々に金属副層２２４を含めることは、製造プロセスのコスト及び複雑さを増加させる。そのような複雑さとしては、例えば、いくつかの金属材料は、他の副層でのポリシリコン、酸化シリコンまたは窒化シリコンなどの材料と比べて、異方的にエッチングするのが比較的難しいという複雑さを含む。しかしながら、金属副層２２４は、優れたアレイ効率をもたらす、非常に長いアクティブストリップの使用を可能とする。
As shown in FIG. 2C, the conductor inside contact opening 205-1 becomes very long due to the tall stack, which disadvantageously increases line resistance. In this case, metal sublayer 224 (e.g., a tungsten layer) is sub-layered to substantially fill contact opening 205-1, rather than overlying N + sublayer 221, as shown in FIG. 2C. It is preferably included under
金属副層２２４が含まれない実施形態では、例えば、結果として生じる増加した読み出しレイテンシ（読み出しレイテンシ）が許容可能である場合、より長いアクティブストリップが可能である、などのいくつかのトレードオフが存在し得る。一般に、アクティブストリップが短ければ短いほど、線路抵抗は低くなり、そのため、読み出しレイテンシは短くなる（トレードオフは、アレイ効率において存在する）。金属副層２２４が存在しない場合、エッチングされるより背の高いスタックを犠牲にして、固有の線路抵抗を低減するためにＮ＋副層２２１及び２２３の厚さを増加させることができる（例えば、１００ナノメートルまで）。線路抵抗は、Ｎ＋副層２２１及び２２３中のＮ＋ドーピング濃度を増加させること、及び１、０００℃を超えるより高いアニール温度を適用することによって（例えば、急速熱アニール、ディープレーザアニールまたはシャローエキシマレーザアニールによって）さらに低減させることができ、それにより、再結晶化及びドーパント活性化の強化、並びに、粒子境界でのドーパント偏析を減少させることができる。
In embodiments that do not include
より短いアクティブストリップは、Ｎ＋副層２２３とＮ＋副層２２１との間のリークに対する優れた耐性を有する。より厚いＮ＋副層は、動的センシング（後述する）にとって望ましい、ストリップ線路抵抗の減少及びストリップキャパシタンスの増加を提供する。集積回路設計者は、読み出しレイテンシが短いことが最も重要である場合は、より短いアクティブストリップ（金属副層２２４の有無にかかわらず）を選択することができる。あるいは、ストリップ線路抵抗は、各アクティブストリップの一端だけではなく、各アクティブストリップの両端を接続することによって減少させることができる。 A shorter active strip has better resistance to leakage between N + sublayer 223 and N + sublayer 221 . A thicker N + sublayer provides reduced stripline resistance and increased strip capacitance, which is desirable for dynamic sensing (discussed below). An integrated circuit designer may choose a shorter active strip (with or without metal sublayer 224) if short read latency is of paramount importance. Alternatively, stripline resistance can be reduced by connecting both ends of each active strip, rather than just one end of each active strip.
ブロック形成パターニングステップ及びエッチングステップは、形成された各アクティブ層内に別個のブロックを画定する。各ブロックは、後述するように、互いに平行に延びる多数（例えば、数千）のアクティブストリップが形成される領域を占める。各アクティブストリップは、Ｙ方向に沿って延び、最終的に１以上のＮＯＲストリングを形成する。各ＮＯＲストリングは、多数（例えば、数千）のＴＦＴを提供する。 The block-forming patterning and etching steps define separate blocks within each formed active layer. Each block occupies an area in which a large number (eg, thousands) of active strips extending parallel to each other are formed, as will be described below. Each active strip extends along the Y direction and ultimately forms one or more NOR strings. Each NOR string provides a large number (eg, thousands) of TFTs.
アクティブ層２０２－０～２０２－７の各々は、上述したステップを繰り返すことによって順次形成される。加えて、上述したブロック形成パターニングステップ及びエッチングステップでは、上下方向に互いに隣接する各アクティブ層において、上側のアクティブ層は、下側のアクティブ層を水平方向にわずかに超えて延在する（例えば、図２Ｃを参照して後述するように、アクティブ層２０２－１は、その下側のアクティブ層２０２－０を水平方向にわずかに超えて延在する）。これにより、上側のアクティブ層が、指定された埋込コンタクトを介して、半導体基板２０１内のその特定のデコーダ及び他の回路にアクセスすることを可能にする。
Each of the active layers 202-0 through 202-7 are formed sequentially by repeating the above steps. In addition, in the block-forming patterning and etching steps described above, in each vertically adjacent active layer, the upper active layer extends slightly beyond the lower active layer in the horizontal direction (e.g., Active layer 202-1 extends horizontally slightly beyond its underlying active layer 202-0, as described below with reference to FIG. 2C). This allows the upper active layer to access its specific decoders and other circuitry within the
図２Ｃに示すように、埋込コンタクト２０５－０及び２０５－１は、半導体基板２０１内のコンタクト２０６－０及び２０６－１を、例えば、アクティブ層２０２－０及び２０２－２のそれぞれのＮ＋副層２２３から形成されたローカルビット線またはソース線に接続する。アクティブ層２０２－２～２０２－７（図示せず）のための埋込コンタクトも同様に設けられ、アクティブ層２０２－２～２０２－７を半導体基板２０１内のコンタクト２０６－２～２０６－７に、基板に最も近いアクティブ層が最も短い埋込コンタクトを有し、かつ、基板から最も遠いアクティブ層が最も長い埋込コンタクトを有する逆階段様の構造で接続することができる。あるいは、埋込コンタクトの代わりに、アクティブ層の頂部から延びる導体充填ビアを、絶縁層２０３－０及び２０３－１を通じてエッチングすることができる。これらのビアは、基板回路２０６－０から、例えば、一番上のＮ＋副層２２１－０（または、設けられている場合は、金属副層２２４）への電気的接触を確立する。ビアは、基板に最も近いアクティブ層が最も長いビアによって接続され、頂部に最も近いアクティブ層が最も短いビアによって接続される「階段」パターンでレイアウトすることができる。ビア（図示せず）は、当業者にはよく知られているように、１つのマスキング及びエッチングステップで、２以上のプレーンを互いに接触させることができるという利点を有する。
As shown in FIG. 2C, buried contacts 205-0 and 205-1 connect contacts 206-0 and 206-1 in
スイッチ回路を介して、コンタクト２０６－０～２０６－７の各々は、対応するＮＯＲストリングの各ビット線またはソース線にプリチャージ電圧Ｖｂｌを印加してもよいし、あるいは、読み出し動作中に、センスアンプまたはラッチの入力端子に接続されてもよい。スイッチ回路は、コンタクト２０６－０～２０６－７のそれぞれを、プログラム電圧（Ｖｐｒｏｇｒａｍ）、禁止電圧（Ｖｉｎｈｉｂｉｔ）、消去電圧（Ｖｅｒａｓｅ）、あるいは任意の他の適切な既定のまたはプリチャージ基準電圧ＶｂｌまたはＶｓｓなどの多数の特定の電圧源のいずれかに選択的に接続してもよい。後述するいくつかの実施形態では、アクティブストリップのビット線またはソース線に沿った比較的大きな寄生分布キャパシタンスを利用することにより、後述するように、ソース線をプリチャージすることによって、各アクティブストリップのソース線（すなわち、Ｎ＋副層２２１）に仮想電圧基準（例えば、接地電圧Ｖｓｓを提供する仮想接地）を作成することができる。仮想接地は、基板内の電圧源へのＮ＋副層２２１のハード配線を不要にし、基板の頂部から各アクティブストリップに接続するために上述した階段ビア構造を使用することを可能にする。さもなければ、各アクティブストリップのＮ＋副層２２１及びＮ＋副層２２３を基板の頂部から別々に接続することは不可能であろう。ビア材料が２つの副層を短絡させるためである。
Through switch circuitry, each of contacts 206-0 through 206-7 may apply a precharge voltage Vbl to each bit line or source line of the corresponding NOR string, or during a read operation, It may be connected to the input terminal of a sense amplifier or latch. The switch circuit connects each of contacts 206-0 through 206-7 to a program voltage (V program ), an inhibit voltage (V inhibit ), an erase voltage (V erase ), or any other suitable predetermined or precharge reference. It may be selectively connected to any of a number of specific voltage sources, such as voltages Vbl or Vss . In some embodiments described below, by taking advantage of the relatively large parasitic distributed capacitance along the bit line or source line of the active strip, each active strip is precharged by precharging the source line, as described below. A virtual voltage reference (eg, a virtual ground providing a ground voltage V ss ) can be created on the source line (ie, N + sublayer 221). The virtual ground eliminates the need for hardwiring the N + sublayer 221 to voltage sources within the substrate and allows the use of the stair via structure described above to connect to each active strip from the top of the substrate. Otherwise, it would not be possible to separately connect the N +
また、図２Ｃには、Ｘ方向に沿って形成されることになるグローバルワード線２０８ｇ－ｓを、半導体基板２０１のコンタクト２６２－０～２６２－ｎに接続するための埋込コンタクト２６１－０～２６１－ｎが示されている。グローバルワード線２０８ｇ－ｓは、まだ形成されていない対応するローカルワード線２０８Ｗ－ｓ（例えば、図２Ｉ参照）を、半導体基板２０１の回路２６２－ｎに接続するために設けられる。ランディングパッド２６４は、水平方向に延びるグローバルワード線２０８ｇ－ｓの上に垂直方向にこれから形成されるローカルワード線２０８Ｗ－ｓへの接続を可能にするために、グローバルワード線上に設けられる。スイッチ回路及びグローバルワード線デコーダを介して、グローバルワード線２６２－０～２６２－ｎの各々は、個別に、または、いくつかのグローバルワード線間で共有されて、例えばステップ型プログラム電圧（Ｖｐｒｏｇｒａｍ）、プログラム禁止電圧（Ｖｉｎｈｉｂｉｔ）、読み出し電圧（Ｖｒｅａｄ）及び消去電圧（Ｖｅｒａｓｅ）などの多数の基準電圧源のうちのいずれか１つに対して選択的に接続されている。
FIG. 2C also shows buried contacts 261-0 to 262-n for connecting global word lines 208g-s to be formed along the X direction to contacts 262-0 to 262-n of the
これらの埋込コンタクト、グローバルワード線及びランディングパッドは、従来のフォトリソグラフィパターニング及びエッチングステップと、その後の１以上の適切な導体の堆積、または合金化（例えば、タングステン金属、合金またはタングステンシリサイド）によって形成することができる。 These buried contacts, global wordlines and landing pads are formed by conventional photolithographic patterning and etching steps followed by deposition or alloying (e.g. tungsten metal, alloy or tungsten silicide) of one or more suitable conductors. can be formed.
一番上のアクティブ層（例えば、アクティブ層２０２－７）の形成後、ストリップ形成マスクを使用して、アクティブ層を貫通して一番下のグローバルワード線（または半導体基板２０１）に達するまでエッチングすることによってトレンチを形成する。ストリップ形成マスクは、Ｙ方向に沿って延びる細長いストリップのフォトレジスト層のパターンからなる。順次的な異方性エッチングは、アクティブ層２０２－７から２０２－０まで、及び、誘電体絶縁層２０３－７から２０３－０まで貫通エッチングする。エッチングされるアクティブ層の数が多いので、図２Ｃの例では８である（より一般的には、１６、３２、６４、またはそれ以上でありあり得る）、フォトレジストマスクは、最も低いアクティブ層を越えてエッチングするのに必要な多数のエッチングを通じてストリップ形成パターンを保持するほど十分にロバストではない恐れがある。したがって、当業者には知られているように、硬いマスク材料（例えば、炭素または金属）を使用したマスクの補強が必要とされ得る。エッチングは、グローバルワード線のランディングパッドの上側の誘電体絶縁層で終わる。トレンチエッチングシーケンス中にランディングパッドを保護するためにエッチング停止バリア膜（例えば、酸化アルミニウム膜）を設けることが有利であり得る。 After formation of the top active layer (eg, active layer 202-7), a strip forming mask is used to etch through the active layer down to the bottom global wordline (or semiconductor substrate 201). to form trenches. The strip-forming mask consists of a pattern of the photoresist layer in elongated strips extending along the Y direction. A sequential anisotropic etch etches through the active layers 202-7 to 202-0 and the dielectric insulating layers 203-7 to 203-0. Since the number of active layers to be etched is high, eight in the example of FIG. It may not be robust enough to retain the stripping pattern through the large number of etches required to etch through. Therefore, reinforcement of the mask with hard mask material (eg, carbon or metal) may be required, as known to those skilled in the art. The etch ends in the dielectric insulating layer above the global wordline landing pads. It may be advantageous to provide an etch stop barrier film (eg, aluminum oxide film) to protect the landing pads during the trench etch sequence.
図２Ｄは、図２Ａの半導体構造体２００の一部のアクティブ層２０２－７を通るＸ－Ｙ平面における断面図であり、図２Ａの半導体構造体２００にトレンチ２３０を形成した状態を示す。互いに隣接するトレンチ２３０の間には、互いに異なるアクティブ層内の高アスペクト比の細長いアクティブストリップのスタックが存在する。最良のエッチング結果を得るためには、とりわけ金属副層２２４が存在する実施形態では、異なる副層の材料をエッチングするときに化学エッチングを変更する必要がある。全ての副層のアンダーカットは避けるべきであるので、マルチステップエッチングの異方性は重要である。また、一番下のアクティブ層のアクティブストリップ（例えば、アクティブ層２０２－０のアクティブストリップ）が、それに隣接するアクティブストリップに対して、一番上のアクティブ層のアクティブストリップ（例えば、アクティブ層２０２－７のアクティブストリップ）とそれに隣接するアクティブストリップとの幅及びギャップ間隔と略同一の幅及びギャップ間隔を（それにギャップ間隔）を有するようにするためにも、マルチステップエッチングの異方性は重要である。当然ながら、エッチングされるスタック内のアクティブ層の数が多くなれば多くなるほど、連続するエッチングの設計はより困難になる。多数のアクティブ層（例えば３２層）を貫通するエッチングに関連する困難さのために、上記のＫｉｍのｐｐ１８８～１８９で説明されているように、エッチングは、いくつかの層（例えば、８層）のグループで実施され得る。
FIG. 2D is a cross-sectional view in the XY plane through active layer 202-7 of a portion of
その後、１以上の電荷トラップ層が、トレンチ２３０内のアクティブストリップの側壁上に共形的に堆積または成長させられる。電荷トラップ層は、最初に、厚さ２～１０Ｎｍ、好ましくは３Ｎｍ以下の、薄いトンネリング誘電体膜（例えば、二酸化シリコン層、酸化シリコン－窒化シリコン－酸化シリコン（「ＯＮＯ」）三重層、バンドギャップ動作窒化物層または窒化シリコン層）を化学的に堆積または成長させ、次いで、厚さ４～１０Ｎｍの電荷トラップ材料層（例えば、窒化シリコン、シリコンリッチ窒化物または酸化物、ナノクリスタル、薄い誘電体膜に埋め込まれたナノドット、あるいは絶縁されたフローティングゲート）を堆積させることによって形成される。電荷トラップ材料層は、その後、ブロッキング誘電体で覆われる。ブロッキング誘電体膜は、厚さ５～１５Ｎｍの厚い層であってもよく、例えば、例ＯＮＯ層、または高誘電率膜（例えば、酸化アルミニウム、酸化ハフニウム、またはそれらの組み合わせから）からなるものでもよい。形成される記憶素子は、ＳＯＮＯＳ、ＴＡＮＯＳ、ナノドットメモリ、絶縁されたフローティングゲート、または当業者に既知の任意の適切な電荷トラップサンドイッチ構造であり得る。
One or more charge trapping layers are then conformally deposited or grown on the sidewalls of the active strip within
トレンチ２３０は、互いに隣接するアクティブストリップの互いに対向する２つの側壁上の記憶素子と、これらの互いに対向する側壁上のＴＦＴ間で共有される垂直ローカルワード線とを収容するのに十分な幅を有するように形成される。図２Ｅは、図２Ａの半導体構造体２００の一部におけるアクティブ層２０２－７を通るＸ－Ｙ平面における断面図であり、アクティブストリップの互いに対向する側壁上にトレンチ２３０に沿って電荷トラップ層２３１Ｌ及び２３１Ｒを堆積させた状態を示す。
底部のグローバルワード線へのコンタクト開口部は、その後、アクティブ層２０２－７の頂部にフォトリソグラフィによってパターン化され、トレンチ２３０の底部の電荷トラップ材料を貫通する異方性エッチングによって露出され、底部のグローバルワード線ランディングパッド（例えば、図２Ｃのグローバルワード線ランディングパッド２６４）で終端する。図２Ｉを参照して後述する一実施形態では、トレンチ２３０の交互の行（例えば、その行に形成されたワード線が奇数アドレスに割り当てられた行）のみが、底部のグローバルワード線まで下方にエッチングされる。いくつかの実施形態では、エッチングの前に、トレンチ２３０の底部での電荷トラップ材料の異方性エッチング中にトレンチ２３０の側壁上のブロッキング誘電体の垂直面を保護するために、極薄犠牲膜（例えば、厚さ２～５Ｎｍのポリシリコン膜）が堆積させられる。残りの犠牲膜は、短時間の等方性エッチングによって除去することができる。
Contact openings to the bottom global word lines are then photolithographically patterned on top of active layer 202-7 and exposed by an anisotropic etch through the charge trapping material at the bottom of
その後、ドープされたポリシリコン（例えば、Ｐ－ポリシリコンまたはＮ＋ポリシリコン）を電荷トラップ層上に堆積させて、制御ゲートまたは垂直ローカルワード線を形成することができる。Ｐ－ドープポリシリコンは、Ｎ＋ドープポリシリコンと比較して仕事関数が高いので好ましい。あるいは、ＳｉＯ２と比べて高い仕事関数を有する金属（例えば、タングステン、タンタル、クロム、コバルトまたはニッケル）を、垂直ローカルワード線を形成するのに使用することができる。次に、トレンチ２３０は、Ｐ－ドープされたポリシリコンまたは金属で充填され得る。後述する図２Ｉの実施形態では、トレンチ２３０の交互の列（すなわち、奇数アドレスが割り当てられたローカルワード線２０８Ｗ－ｓをホストする行）にドープされたポリシリコンまたは金属は、底部のグローバルワード線ｇ－ｓとオーム接触する。トレンチ２３０のもう一方のポリシリコン（すなわち、偶数アドレスが割り当てられたローカルワード線Ｗ－ａをホストする行）は、底部のグローバルワード線から絶縁される（これらのローカルワード線は、その後、一番上のアクティブ層上に配線された頂部のグローバルワード線２０８ｇ－ｓによって互いに接続される）。次いで、フォトレジスト及びハードマスクが除去される。その後、ＣＭＰステップを用いて、各ブロックの上面からドープされたポリシリコンを除去する。図２Ｆは、図２Ｅのトレンチ２３０を充填するために、ポリシリコン２０８（例えば、ポリシリコンまたは金属）を堆積させた状態を示す。
Doped polysilicon (eg, P − polysilicon or N 2 + polysilicon) can then be deposited over the charge trapping layer to form control gates or vertical local word lines. P - doped polysilicon is preferred due to its higher work function compared to N + doped polysilicon. Alternatively, a metal with a high work function compared to SiO2 (eg tungsten, tantalum, chromium, cobalt or nickel) can be used to form the vertical local word lines. Trench 230 may then be filled with P - doped polysilicon or metal. In the embodiment of FIG. 2I, described below, the doped polysilicon or metal in alternating columns of trenches 230 (i.e., the rows hosting odd-addressed
図２Ｇは、図２Ｆの半導体構造体上のフォトリソグラフィパターニング及びエッチングステップ後に、堆積した導体２０８の露出部分を除去し、それにより形成されたシャフトを絶縁材料２０９で充填するかまたはエアギャップ絶縁として残すことによって、ローカル導体（ワード線）２０８Ｗ及びプリチャージワード線２０８－ＣＨＧを実現した状態を示す。この場合のドープされたポリシリコンの除去は、限定されたスペース内での高アスペクト比エッチングステップであるので、上記の技術を用いたハードマスクが必要とされ得る。形成されたシャフト２０９は、絶縁材料で充填してもよいし、エアギャップとして残してもよく、それにより、互いに隣接するローカルワード線間の寄生キャパシタンスを減少させることができる。掘削のためにドープされたポリシリコンを露出させるマスクパターンは、グローバルワード線ｇ－ａと一致するようにＸ方向に沿って延びる平行ストリップである。グローバルワード線２０８ｇ－ａは、ローカルワード線２０８Ｗ－ａ（図２Ｉ参照）及びローカルのプリチャージワード線２０８－ＣＨＧと接触するように形成する必要がある。
FIG. 2G illustrates that after the photolithographic patterning and etching steps on the semiconductor structure of FIG. 2F, the exposed portions of the deposited
図２Ｇでは、電荷トラップ層２３１Ｌ及び２３１Ｒにおける絶縁材料２０９に隣接する部分２３１Ｘが、堆積させたポリシリコン２０８Ｗの対応する部分の除去後に残る。いくつかの実施形態では、電荷トラップ層２３１Ｌ及び２３１Ｒの部分２３１Ｘは、シャフト２０９を絶縁材料で充填するかまたはエアギャップとして残す前に、従来のエッチングプロセスで除去され得る。シャフト内の電荷トラップ材料のエッチングは、ドープされたポリシリコンの除去と同時に、またはその後に実施され得る。続くエッチングは、異方性エッチングにより取り残された微細ポリシリコンストリンガも除去する。そのようなポリシリコンストリンガは、望ましくないリーク経路を発生させ、隣接するローカルワード線間の抵抗性リーク経路として機能する。部分２３１Ｘにおけるこのような電荷トラップ材料の一部または全部を除去することによって、寄生性エッジＴＦＴを除去することができ、また、同一のＮＯＲストリングに沿った互いに隣接するＴＦＴ間でのトラップされた電荷の潜在的な横方向拡散を阻害することができる。部分２３１Ｘの部分的な除去は、ブロッキング誘電体膜と、ローカルワード線によって保護されていない電荷トラップ材料の一部または全部とを除去する短時間等方性エッチング（例えば、湿式エッチングまたはプラズマエッチング）によって達成することができる。
In FIG. 2G,
図２Ｈは、図２Ｇのローカルワード線２０８Ｗの或る列を通るＺ－Ｘ平面における断面図であり、アクティブ層２０２－７及び２０２－６内のアクティブストリップを示す。図２Ｈに示すように、各アクティブ層は、Ｎ＋副層２２１、Ｐ－副層２２２、Ｎ＋副層２２３を含む（低抵抗性金属層２２４は任意選択である）。一実施形態では、Ｎ＋副層２２１（例えば、ソース線）は接地基準電圧Ｖｓｓ（図３Ａに接地基準電圧２８０として示す）に配線接続され、Ｎ＋副層２２３（例えば、ビット線）は、図２Ｃに示す方法にしたがって基板２０１のコンタクトに接続される。したがって、ローカルワード線２０８Ｗ、アクティブ層２０２－７または２０２－６におけるワード線２０８ｗに面する部分、及びワード線２０８ｗとアクティブ層２０２－７または２０２－６におけるワード線２０８ｗに面する部分との間の電荷トラップ層２３１Ｌにより、図２Ｈの記憶素子（例えば、記憶ＴＦＴ２８１及び２８２）が形成される。ＴＦＴ２８１及び２８２のワード線２０８Ｗの反対側には、ＴＦＴ２８３及び２８４がそれぞれ面している。ＴＦＴ２８３及び２８４には、電荷トラップ層２３１Ｒが含まれている。ＴＦＴ２８３及び２８４を提供するアクティブストリップ２０２－６及び２０２－７の反対側には、ＴＦＴ２８５及び２８６が設けられている。したがって、図２Ｈに示す構成は、各ローカルワード線がその両側に沿った２つのアクティブストリップによって共有され、各アクティブストリップがその２つの両側の側縁部に沿って２つのローカルワード線によって共有される、ＴＦＴの最も高い充填密度構成である。各ローカルワード線２０８Ｗは、適切な電圧が印加されたときに、電荷トラップ部２３１Ｌまたは２３１Ｒのいずれかに設けられた、アクティブ層２０２－０～２０２－７のそれぞれに形成されたＴＦＴのうちの指定されたものに蓄積された電荷の読み出し、書き込み、または消去に使用することができる。
FIG. 2H is a cross-sectional view in the ZX plane through a column of local word lines 208W of FIG. 2G, showing active strips in active layers 202-7 and 202-6. As shown in Figure 2H, each active layer includes an N + sublayer 221, a P - sublayer 222, and an N + sublayer 223 (low
Ｎ＋副層２２３（すなわち、ビット線）は、目前のＴＦＴの動作に必要な適切な電圧（例えば、プログラム電圧Ｖｐｒｏｇ、禁止電圧Ｖｉｎｈｉｂｉｔ、消去電圧Ｖｅｒａｓｃ、または読出基準電圧Ｖｂｌ）に充電することができる。読み出し動作中、「オン」状態にあるＴＦＴ２８１～２８６のいずれかは、副層２２１と２２３との間で垂直方向またはＺ方向に電流を伝導する。
The N + sublayers 223 (i.e., bit lines) are coupled to the appropriate voltages required for operation of the TFT at hand (eg, program voltage V prog , inhibit voltage V inhibit , erase voltage V erasc , or read reference voltage V bl ). can be charged. During a read operation, any of TFTs 281-286 that are in the "on" state conduct current between
図２Ｈに示すように。任意選択の金属副層２２４は、メモリデバイスの高速動作を容易にするために、Ｎ＋副層２２３の抵抗を減少させる。別の動作モードでは、アクティブ層２０２－０～２０２－７のいずれかのＮ＋副層２２１はフローティング状態のままにしてもよい。各アクティブ層において、１以上のローカルワード線（「プリチャージワード線」と呼ばれる：例えば、図２Ｇのプリチャージワード線２０８－ＣＨＧ）をノンメモリＴＦＴとして使用することができる。プリチャージワード線に適切な電圧が印加されたとき（すなわち、プリチャージＴＦＴを導電させたとき）、各プリチャージワード線はそのチャネル副層２２２を瞬間的に反転させ、これにより、Ｎ＋副層２２１（ソース線）が、Ｎ＋副層２２３のプリチャージ電圧Ｖｓｓ（これは、基板の電圧源Ｖｂｌから供給される）にプリチャージされる。プリチャージワード線の電圧が引き抜かれ（すなわち、プリチャージＴＦＴがその非導電状態に戻り）、アクティブストリップの両側の他の全てのワード線も「オフ」になったとき、デバイス動作は、プリチャージ電圧Ｖｓｓ（一般的に約０Ｖ）の仮想電圧基準を提供するためにＮ＋副層２２１が帯電されたままの状態で行われる。これは、Ｎ＋副層２２１とその複数のローカルワード線との間に形成された分布寄生キャパシタが、プログラム、プログラム禁止、または読み出し動作をサポートするのに十分な長さでその電荷を保持できるほど大きいからである（下記参照）。ＮＯＲストリング内のＴＦＴは、各ＮＯＲストリングに沿ったプリチャージＴＦＴとしても機能し得るが、読み出し動作のためのプリチャージを高速化するために（読み出しプリチャージは、一般的に約５ボルト未満のより低いワード線電圧を必要とする）、メモリＴＦＴのうちのいくつか（例えば、ＮＯＲストリングに沿った３２個または６４個のメモリＴＦＴごとに１つ）をアクティブにすることもできる。少なくとも高電圧プリチャージ動作のためには、プリチャージＴＦＴとしての役割に完全に専念するＴＦＴを設けることが好ましい。そのようなＴＦＴは、プログラムディスターブ条件に対してメモリＴＦＴよりも耐性が高いからである。
As shown in FIG. 2H.
あるいは、後述する一実施形態（例えば、図２Ｋ及び図２Ｋ－１に示す実施形態ＥＭＢ－３）では、各ローカルワード線２０８Ｗは、適切な電圧が印加されたときに、電荷トラップ部分２３１Ｌまたは２３１Ｒのいずれかに設けられたアクティブ層２０２－０～２０２－７の各々に形成されたＴＦＴの読み出し、書き込みまたは消去に使用することができる。しかしながら、図２Ｋに示すように、アクティブ層２０２－０～２０２－７の両側のうちの片側のみが記憶ＴＦＴとして形成され、これにより、この特別な実施形態における底部及び頂部の両方のグローバルワード線が不要となる。
Alternatively, in one embodiment described below (eg, embodiment EMB-3 shown in FIGS. 2K and 2K-1), each
次いで、絶縁誘電体または酸化物を堆積させ、そして、その表面を平坦化する。半導体基板２０１及びローカルワード線２０８Ｗへのコンタクトは、その後、フォトリソグラフィによってパターン化及びエッチングされ得る。このステップを超えた他の望ましいバックエンド処理は、当業者にはよく知られている。
An insulating dielectric or oxide is then deposited and the surface is planarized. Contacts to the
本発明のいくつかの特定の実施形態Some specific embodiments of the invention
実施形態ＥＭＢ－１では、図２Ｉ及び図４Ａに示すように、各ローカルワード線２０８Ｗは、グローバルワード線２０８ｇ－ａのいずれか１つに接続されているか（アクティブ層２０２－０～２０２－７の上側に設けられた１以上の層に配線されている）、または、グローバルワード線２０８ｇ－ｓのうちの１つに接続されている（アクティブ層２０２－０～２０２－７の下側、すなわちアクティブ層２０２－０と基板２０１との間に設けられた１以上の層に配線されている）。一番下の底部のグローバルワード線２０８ｇ－ｓに結合されたローカルワード線２０８Ｗ－ｓには奇数アドレスが割り当てられ、一番上のグローバルワード線Ｗ－ａに結合されたローカルワード線２０８Ｗ－ａには偶数アドレスが割り当てられる。図４Ａは、図２Ｉ及び図２Ｉ－１の実施形態ＥＭＢ－１のＸ－Ｙ平面における断面図であり、メモリアレイの頂部でローカルワード線２０８Ｗ－ａをグローバルワード線２０８ｇ－ａに接続するコンタクト２９１を示す。同様に、ローカルワード線２０８Ｗ－ｓは、メモリアレイの底部で、頂部のグローバルワード線と略平行に延びるグローバルワード線２０８ｇ－ｓ（図示せず）に接続されている。
In embodiment EMB-1, as shown in FIGS. 2I and 4A, each
図２Ｉ－１は、図２Ｉの実施形態ＥＭＢ－１の水平アクティブ層２０２－４～２０２－７の３次元図であり、グローバルワード線２０８ｇ－ｓに接続されたローカルワード線２０８Ｗ－ｓまたはローカルプリチャージワード線２０８－ＣＨＧと、グローバルワード線２０８ｇ－ａに接続されたローカルワード線２０８Ｗ－ａとを示す。また、各アクティブ層が、Ｎ＋層２２３（ドレイン領域として機能する）を有していることにより、選択回路を介して、任意の電源（例えば、Ｖｓｓ、Ｖｂｌ、Ｖｐｇｍ、Ｖｉｎｈｉｂｉｔ、及びＶｅｒａｓｅ）、あるいは、メモリアレイに隣接するかまたはメモリアレイの真下に配置された復号化回路、センシング回路、または他の回路に接続されることを示す。基板回路は、基板２０１内の２０６－０及び２０６－１によって概略的に表されている。
FIG. 2I-1 is a three-dimensional view of horizontal active layers 202-4 through 202-7 of embodiment EMB-1 of FIG. Shown are precharge word lines 208-CHG and local word lines 208W-a connected to global word lines 208g-a. In addition, since each active layer has an N + layer 223 (functioning as a drain region), any power supply (for example, V ss , V bl , V pgm , V inhibit , and V erase ), or connected to decoding circuitry, sensing circuitry, or other circuitry located adjacent to or beneath the memory array. The substrate circuitry is represented schematically by 206-0 and 206-1 in
各アクティブストリップは図２Ｉ－１に示されており、そのＮ＋副層２２３は基板コンタクト２０６－０及び２０６－１（Ｖｂｌ）に接続され、Ｐ－副層２２２（チャネル領域）は回路２６２－０を介して基板バックバイアス電圧（Ｖｂｂ）ソース２９０に接続されている。Ｎ＋副層２２１及び任意選択の低抵抗率金属副層２２４は、Ｖｓｓ電圧源に配線接続してもよいし（例えば、図３Ａの接地基準接続２８０を参照）、または、ローカルプリチャージワード線２０８－ＣＨＧを介して仮想ソース電圧Ｖｓｓに瞬間的にプリチャージした後にフローティング状態のままにしてもよい。メモリアレイの頂部のグローバルワード線２０８ｇ－ａ及びメモリアレイの底部のグローバルワード線２０８ｇ－ｓは、垂直ローカルワード線２０８Ｗ－ａ、２０８Ｗ－ｓ及びプリチャージワード線２０８－ＣＨＧに接続されている。垂直ローカルワード線と水平アクティブストリップとの間に電荷トラップ層２３１Ｌ、２３１Ｒが形成され、これにより、各水平アクティブストリップと各垂直ワード線との交差部において、各水平アクティブストリップの両側に不揮発性メモリＴＦＴが形成される。互いに異なるプレーン上のアクティブストリップ間の絶縁層、及び、同一のプレーン内の互いに隣接するアクティブストリップ間の絶縁層は図示していない。
Each active strip is shown in FIG. 2I-1 with its N + sublayer 223 connected to substrate contacts 206-0 and 206-1 (V bl ) and P− sublayer 222 (channel region) connected to
Ｎ＋副層２２１は、接地電圧（図示せず）に配線接続されるか、外部端子に直接接続されずにフローティング状態のままにされるか、または読み出し動作中に所定の電圧（例えば接地電圧）にプリチャージされる。プリチャージは、ローカルプリチャージワード線２０８－ＣＨＧをアクティブにすることによって達成され得る。各アクティブ層のＰ－副層２２２（ＴＦＴのチャネル領域を提供する）は任意選択で、ピラー２９０（後述する）を介して基板２０１内の供給電圧Ｖｂｂに選択的に接続される。金属副層２２４は、アクティブ層２０２－４～２０２－７の抵抗率を低減するために設けられた任意選択の低抵抗率導体である。簡潔にするために、図２Ｃの層間絶縁層２０３－０及び２０３－１は図示していない。
The N + sublayer 221 may be hardwired to a ground voltage (not shown), left floating without being directly connected to an external terminal, or may be left floating at a predetermined voltage (e.g., ground voltage) during a read operation. ). Precharging can be accomplished by activating the local precharge word line 208-CHG. The P − sublayer 222 (providing the channel region of the TFT) of each active layer is optionally selectively connected to a supply voltage V bb in
メモリアレイの頂部のグローバルワード線２０８ｇ－ａは、コンタクトまたはビアの形成後に、金属層を堆積し、パターニングし、エッチングすることによって形成される。このような金属層は、まず、薄い窒化タングステン（ＴｉＮ）層を形成し、次いで、低抵抗金属層（例えば、金属タングステン）を形成することによって設けることができる。金属層は、その後、フォトリソグラフィによってパターン形成及びエッチングされ、これにより、一番上のグローバルワード線が形成される（あるいは、これらのグローバルワード線は、銅ダマシンプロセスによって形成してもよい）。一実施形態では、これらのグローバルワード線は、水平であり、Ｘ方向に沿って延びており、絶縁酸化物に形成されたコンタクトを電気的に接続し（すなわち、これにより、ローカルワード線２０８Ｗ－ａ、または２０８Ｗ－ＣＨＧに接触する）、また、そのコンタクトを半導体基板２０１（図示せず）に電気的に接続する。当業者に既知の他のマスク及びエッチングプロセスフローにより、偶数アドレスまたは奇数アドレスが割り当てられたローカルワード線を形成し、それらをメモリアレイの頂部から頂部のグローバルワード線を介して、またはメモリアレイの底部から底部のグローバルワード線を介して（また、いくつかの実施形態では、頂部のグローバルワード線及び底部のグローバルワード線の両方から）、それらのグローバルワード線に適切に接続することが可能である。 Global word lines 208g-a on top of the memory array are formed by depositing, patterning and etching a metal layer after formation of the contacts or vias. Such a metal layer may be provided by first forming a thin tungsten nitride (TiN) layer and then forming a low resistance metal layer (eg, metallic tungsten). The metal layer is then patterned and etched by photolithography to form the top global wordlines (alternatively, these global wordlines may be formed by a copper damascene process). In one embodiment, these global word lines are horizontal, extend along the X direction, and electrically connect contacts formed in the insulating oxide (i.e., thereby local word lines 208W- a, or 208W-CHG), and its contact is electrically connected to the semiconductor substrate 201 (not shown). Other mask and etch process flows known to those skilled in the art form local wordlines with even or odd addresses assigned to them through global wordlines from the top of the memory array or from the top of the memory array. Through the bottom-to-bottom global word lines (and in some embodiments from both the top global word lines and the bottom global word lines), suitable connections to those global word lines can be made. be.
図２Ｊは、本発明の実施形態ＥＭＢ－２を示し、この実施形態ＥＭＢ－２では、頂部のグローバルワード線のみが設けられている（すなわち、底部のグローバルワード線は設けられていない）。実施形態ＥＭＢ－２では、アクティブストリップの一方の側縁部に沿ったプリチャージローカルワード線２０８Ｗ－ＳＴＧは、アクティブストリップの反対側の側縁部に沿ったローカルワード線２０８Ｗ－ａに対して互い違いに配置されている（図４Ｂも参照）。図４Ｂは、図２Ｊの実施形態ＥＭＢ－２のＸ－Ｙ平面における断面図であり、各アクティブストリップの両側に沿って互い違いに配置されたＴＦＴにおいて、ローカルワード線２０８Ｗ－ａ及び互い違いのローカルワード線２０８Ｗ－ＳＴＧを、頂部のグローバルワード線２０８ｇ－ａのみに、または底部のグローバルワード線（図示せず）のみに接続するコンタクト２９１を示す。
FIG. 2J shows an embodiment EMB-2 of the present invention in which only top global word lines are provided (ie no bottom global word lines are provided). In embodiment EMB-2, the precharged local word lines 208W-STG along one side edge of the active strip are staggered with respect to the local word lines 208W-a along the opposite side edge of the active strip. (see also FIG. 4B). FIG. 4B is a cross-sectional view in the XY plane of embodiment EMB-2 of FIG.
ローカルワード線を互い違いにすることにより、底部のグローバルワード線（または、場合によっては、頂部のグローバルワード線）の形成に必要なプロセスステップを省略することができ、これにより、プロセスフローが簡略化される。この互い違いの実施形態の不利な点は、各アクティブストリップの両側縁部が各グローバルワード線の１ピッチ内にＴＦＴを設けた場合の倍密度のＴＦＴを失うことである。具体的には、頂部のグローバルワード線及び底部のグローバルワード線の両方が設けられた、図２Ｉ及びそれに対応する図４Ａの実施形態ＥＭＢ－１では、各アクティブストリップの各アクティブ層にグローバルワード線の１ピッチ内に２つのＴＦＴを設けることができる。すなわち、各アクティブストリップにおいて、アクティブストリップの一方の側壁を使用して１つのＴＦＴが形成され、そのＴＦＴは底部のグローバルワード線により制御され、他方の側壁を使用して他方のＴＦＴが形成され、そのＴＦＴは頂部のグローバルワード線により制御される（ピッチは、１つの最小線幅と、互いに隣接する線間の必要な最小間隔との和である）。対照的に、図２Ｊ及びそれに対応する図４Ｂに示すように、実施形態ＥＭＢ－２では、各アクティブ層内の１つのグローバルワード線ピッチ内に１つのＴＦＴのみが設けられる。各アクティブストリップの両側の２つのローカルワード線２０８Ｗは、互いに対して接触するのに必要な２つのグローバルワード線ピッチのためのスペースを可能にするために、互いに対して互い違いに配置される。
By staggering the local wordlines, the process steps required to form the bottom global wordlines (or top global wordlines, as the case may be) can be omitted, thereby simplifying the process flow. be done. The disadvantage of this staggered embodiment is that both side edges of each active strip lose the double density of TFTs that would otherwise be provided within one pitch of each global word line. Specifically, in the embodiment EMB-1 of FIG. 2I and corresponding FIG. 4A, where both top global word lines and bottom global word lines are provided, global word lines are provided on each active layer of each active strip. Two TFTs can be provided within one pitch of . That is, in each active strip, one sidewall of the active strip is used to form one TFT, which TFT is controlled by the bottom global word line, the other sidewall is used to form the other TFT, The TFTs are controlled by the top global word line (pitch is one minimum line width plus the minimum spacing required between adjacent lines). In contrast, as shown in FIG. 2J and corresponding FIG. 4B, in embodiment EMB-2 only one TFT is provided within one global word line pitch in each active layer. The two
図２Ｋは、本発明の実施形態ＥＭＢ－３を示し、この実施形態ＥＭＢ－３では、各ローカルワード線２０８Ｗが、互いに隣接するアクティブストリップの互いに対向する側壁、及び該側壁にそれぞれ隣接する電荷トラップ層（例えば、電荷トラップ層２３１Ｌ及び２３１Ｒ）に形成された一対のＴＦＴ（例えば、ＴＦＴ２８１及び２８３）を制御する。絶縁トレンチ２０９をエッチングして、各ＴＦＴ対（例えば、ＴＦＴ２８１及び２８３）をそれに隣接するＴＦＴ対（例えば、ＴＦＴ２８５及び２８７）から絶縁する（図４Ｃも参照）。図２Ｋに示すように、各ＴＦＴは、共有ローカルワード線の反対側に位置するデュアルペアのアクティブストリップの一方または他方から形成され、各２対のアクティブストリップは、絶縁トレンチ２０９によって、それに隣接する同様に形成されたデュアルペアから分離される。絶縁トレンチ２０９は、トレンチ２３０とは異なり、各アクティブストリップの互いに対向する側縁部にＴＦＴを提供しない（図４Ｃ参照）。トレンチ２０９は、誘電体絶縁材料（例えば、二酸化シリコン、または電荷トラップ材料２３１）で充填されるか、またはエアギャップとして残される。トレンチ２０９には、ローカルワード線は収容されない。
FIG. 2K illustrates an embodiment EMB-3 of the present invention in which each
図４Ｃは、図２Ｋ及び図２Ｋ－１の実施形態（ＥＭＢ－３）のＸ－Ｙ平面における断面図であり、メモリアレイの頂部でローカルワード線２０８Ｗ－ａをグローバルワード線２０８ｇ－ａに接続するか、または、メモリアレイの底部でローカルワード線２０８Ｗ－ａをグローバルワード線２０８ｇ－ｓ（図示せず）に接続するコンタクト２９１を示す。また、アクティブ層２０２－７の互いに隣接するアクティブストリップ上のＴＦＴ対２８１及び２８３は、絶縁トレンチ２０９によって、ＴＦＴ対２８５及び２８７から分離されている。
FIG. 4C is a cross-sectional view in the XY plane of the embodiment (EMB-3) of FIGS. 2K and 2K-1 connecting local word lines 208W-a to global word lines 208g-a at the top of the memory array. Alternatively,
あるいは、絶縁トレンチ２０９は、バックバイアス供給電圧Ｖｂｂを供給するために基板に接続されたＰ－ドープポリシリコンのピラー（例えば、図２Ｋ－１及び図４Ｄのピラー２９０）を含むことができる（図３Ａに垂直接続２９０としても示されている）。ピラー２９０は、閾値下ソース－ドレインリーク電流を低減させるために、読み出し動作中にバックバイアス電圧（例えば、Ｖｂｂ＝約０Ｖ～２Ｖ）を供給する。あるいは、ピラー２９０は、消去動作中にバックバイアス電圧Ｖｂｂ及び消去電圧Ｖｅｒａｓｅ（約１２Ｖ～２０Ｖ）を供給する。ピラー２９０は、図４Ｄに示すように絶縁された垂直柱として形成することができる。あるいは、ピラー２９０は、各トレンチ２０９（図示せず）の長さの一部または全部を充填することができる。ピラー２９０は、全てのアクティブ層２０２－０～２０２－７内のＰ－副層２２２と接触する。しかしながら、金属副層２２４が設けられる実施形態では、ピラー２９０を設けると互いに異なるプレーン間で過剰なリーク電流の経路を形成する恐れがあるため、ピラー２９０は設けることができない。
Alternatively, the
図４Ｄは、図２Ｋ及び図２Ｋ－１の実施形態ＥＭＢ－３のアクティブ層２０２－７を通るＸ－Ｙ平面における断面図であり、この実施形態ＥＭＢ－３では、Ｐ－副層２２２への基板バックバイアス電圧Ｖｂｂ及び消去電圧Ｖｅｒａｓｅを選択的に提供する１以上の任意選択のＰ－ドープピラー２９０をさらに含む。
FIG. 4D is a cross-sectional view in the XY plane through active layer 202-7 of
図３Ａは、Ｎ＋副層２２１において電源電圧Ｖｓｓを設定するために使用される方法及び回路要素を示す。具体的には、電源電圧Ｖｓｓは、ハードワイヤ復号化ソース線接続２８０（破線で示す）を介して、あるいはプリチャージＴＦＴ３０３及び復号化ビット線接続２７０をビット線電圧Ｖｓｓ、Ｖｂｌ、Ｖｐｇｍ、Ｖｉｎｈｉｂｉｔ、及びＶｅｒａｓｅのいずれかに対してアクティブ化することにより設定される。あるいは、ソース基準電圧Ｖｓｓは、従来技術の３Ｄ ＮＡＮＤスタックで一般的に使用されている方法であり、メモリアレイの頂部から階段ビアを通じて接続する金属またはＮ＋ドープポリシリコン導体を介してアクセスすることができる。配線接続２８０内の各導体は互いに独立して接続されてもよく、そのため、互いに異なるプレーンまたは同一のプレーン内の電源電圧は互いに同一である必要はない。Ｎ＋副層２２１を基準電圧Ｖｓｓに接続するための配線導体に対する要求は、アクティブ層２０２－０～２０２－７の各々に対して追加のパターニング及びエッチングステップ、並びに、追加のアドレス復号化回路を必要とするため、複雑さ及び製造コストが増大する。したがって、いくつかの実施形態では、後述するように、ＮＯＲストリングの固有寄生キャパシタンス内の仮想電圧源を利用することによって、配線された電源電圧Ｖｓｓ接続を省略することが有利である。
FIG. 3A shows the method and circuitry used to set the power supply voltage V ss in the N + sublayer 221. FIG. Specifically, the power supply voltage V ss is applied either through a hardwired decode source line connection 280 (shown in dashed lines) or through
ＮＯＲストリングの動的動作Dynamic behavior of NOR strings
本発明は、各ＮＯＲストリングに沿って分布する累積的な固有寄生キャパシタンスを利用して、単一の動作でプログラム、読み出し、または消去を並行して行うことができるＴＦＴの数を飛躍的に増加させるとともに、動作消費電力を３Ｄ ＮＡＮＤフラッシュアレイと比較して大幅に低減させる。図３Ａに示すように、（累積キャパシタンスＣに寄与する）ローカル寄生キャパシタ３６０は、（一方のプレートとしての）ローカルワード線と（他方のプレートとしての）Ｎ＋／Ｐ－／Ｎ＋アクティブ層との間の各重なり合う部分に存在する。２０ナノメートルの最小フィーチャサイズを有するＮＯＲストリングのＴＦＴでは、各ローカル寄生キャパシタは約０．００５フェムトファラド（各フェムトファラドは１×１０－１５ファラド）であり、電荷の一時的な蓄積のために使用するのにはあまりにも小さすぎる。しかしながら、アクティブストリップの片側または両側にはキャパシタンスに寄与する１０００以上のＴＦＴが存在するので、長いＮＯＲストリングにおけるＮ＋副層２２１（ソース線）及びＮ＋副層２２３（ビット線）の総分布キャパシタンスＣは、約１～２０フェムトファラドの範囲であり得る。これは、接続２７０を介して接続されたセンシング回路におけるキャパシタンスとほぼ等しい（例えば、電圧源Ｖｂｌ）。 The present invention takes advantage of the cumulative inherent parasitic capacitance distributed along each NOR string to dramatically increase the number of TFTs that can be programmed, read or erased in parallel in a single operation. and significantly reduce operating power consumption compared to 3D NAND flash arrays. As shown in FIG. 3A, the local parasitic capacitor 360 (which contributes to the cumulative capacitance C) is formed between the local word line (as one plate) and the N + /P − /N + active layer (as the other plate). exists in each overlapping portion between For NOR string TFTs with a minimum feature size of 20 nm, each local parasitic capacitor is about 0.005 femtofarads (each femtofarad is 1×10 −15 farads), and for temporary storage of charge Too small to use. However, since there are over 1000 TFTs contributing capacitance on one or both sides of the active strip, the total distributed capacitance of N + sublayer 221 (source line) and N + sublayer 223 (bit line) in a long NOR string is C can range from about 1 to 20 femtofarads. This is approximately equal to the capacitance in the sensing circuit connected via connection 270 (eg voltage source V bl ).
ＮＯＲストリングのビット線キャパシタンスが、（電荷が一時的に蓄積される）ソース線の寄生キャパシタンスとほぼ同一の値を有することにより、センシング動作中に好ましい信号対雑音比が提供される。比較すると、同一の最小フィーチャサイズのＤＲＡＭセルは、約２０フェムトファラドの蓄積キャパシタを有するが、そのビット線キャパシタンスは、約２、０００フェムトファラド、すなわちその蓄積キャパシタの約１００倍である。このようなキャパシタンスのミスマッチは、低い信号対雑音比と頻繁なリフレッシュの必要性とをもたらす。ＤＲＡＭキャパシタは、キャパシタの電荷がＤＲＡＭセルのアクセストランジスタを通してリークするため、その電荷を通常６４ミリ秒間保持することができる。対照的に、ＮＯＲストリングの分布ソース線キャパシタンスＣは、（ＤＲＡＭセルの場合のように）１つのトランジスタの電荷リークだけでなく、数千以上の並列非選択ＴＦＴを介したはるかに大きい電荷リークに取り組まなければならない。このリークは、ワード線１５１ａ（ＷＬ－ｓｅｌ）上の１つの選択されたＴＦＴと同一のアクティブストリップを共有する図３Ａのワード線１５１ｂ（ＷＬ－ｎｓｅｌ）上のＴＦＴにおいて発生し、ＮＯＲストリングの分布キャパシタンスＣにおける電荷保持時間を、恐らくは数百マイクロ秒まで大幅に減少させる。したがって、後述するように、リークを低減させるまたは無くすための対策が必要となる。
Having the bit line capacitance of the NOR string have approximately the same value as the parasitic capacitance of the source line (where charge is temporarily stored) provides a favorable signal-to-noise ratio during sensing operations. By comparison, the same minimum feature size DRAM cell has a storage capacitor of about 20 femtofarads, but its bit line capacitance is about 2,000 femtofarads, or about 100 times its storage capacitor. Such capacitance mismatch results in a low signal-to-noise ratio and frequent refresh requirements. A DRAM capacitor can typically hold its charge for 64 milliseconds as the charge on the capacitor leaks through the access transistor of the DRAM cell. In contrast, the distributed source line capacitance C of a NOR string contributes not only to charge leakage of one transistor (as in the case of a DRAM cell), but to much larger charge leakage through thousands or more of parallel unselected TFTs. have to work on it. This leakage occurs in the TFTs on
後述するように、数千個以上のトランジスタに起因するリーク電流は、読み出し動作中に発生する。プログラム、プログラム禁止または消去の動作中、Ｎ＋副層２２１及び２２３の両方は、好ましくは互いに同一の電圧に保たれる。このため、２つのＮ＋副層２２１及び２２３間のリーク電流はわずかである。プログラム、プログラム禁止または消去の動作中、累積キャパシタンスＣからの電荷リークは、単結晶またはエピタキシャルシリコンから形成されることに起因してトランジスタリークが極めて少ない基板選択回路を通って主に基板に流れる。それにもかかわらず、１００マイクロ秒の電荷保持時間でさえ、ＮＯＲストリング上の選択されたＴＦＴの１００ナノ秒以下の読み出し動作または１００マイクロ秒以下のプログラム動作を完了するのに十分である。 As discussed below, leakage currents due to thousands or more of transistors occur during read operations. During program, program inhibit or erase operations, both N + sublayers 221 and 223 are preferably kept at the same voltage as each other. Therefore, the leakage current between the two N + sublayers 221 and 223 is insignificant. During program, program inhibit or erase operations, the charge leakage from the accumulated capacitance C flows primarily to the substrate through the substrate select circuit which has very low transistor leakage due to being formed from single crystal or epitaxial silicon. Nevertheless, even a 100 microsecond charge retention time is sufficient to complete a sub-100 nanosecond read or sub-100 microsecond program operation of selected TFTs on a NOR string.
ＮＯＲストリング内のＴＦＴは、ＤＲＡＭセルとは異なり、不揮発性メモリトランジスタであるので、ＮＯＲストリングの寄生キャパシタＣが完全に放電されても、選択されたＴＦＴに記憶された情報は電荷蓄積材料（すなわち、電荷トラップ層２３１）内にそのまま残る。これは、実施形態ＥＭＢ－１、ＥＭＢ－２、及びＥＭＢ－３の全てのＮＯＲストリングに当てはまる。一方、ＤＲＡＭセルでは、頻繁にリフレッシュしなければ、情報は永久に失われるであろう。したがって、本発明のＮＯＲストリングの分布キャパシタンスＣは、Ｎ＋副層２２１及び２２３上のプリチャージ電圧を電圧Ｖｓｓ、Ｖｂｌ、Ｖｐｒｏｇｒａｍ、Ｖｉｎｈｉｂｉｔ、またはＶｅｒａｓｅのうちの１つに一時的に保持するためだけに使用され、ＮＯＲストリング内のいずれかのＴＦＴの実際データの記憶には使用されない。ワード線１５１ｎ（すなわち、ワード線２０８－ＣＨＧ）によって制御される図３Ａのプリチャージトランジスタ３０３は、読み出し、プログラム、プログラム禁止または消去の各動作の直前に瞬間的にアクティブ化され、（例えば、接続２７０を介して）基板回路（図示せず）からＮ＋副層２２１へ電圧Ｖｂｌを伝達する。例えば、電圧Ｖｂｌは、読み出し動作中にＮ＋副層２２１を仮想接地電圧約０Ｖにプリチャージするために約０Ｖに設定するか、または、プログラム禁止動作中にＮ＋副層２２１及び２２３の両方を約５Ｖ～１０Ｖにプリチャージするために約０Ｖに設定することができる。
Since the TFTs in a NOR string are non-volatile memory transistors, unlike DRAM cells, even if the parasitic capacitor C of the NOR string is fully discharged, the information stored in the selected TFT will still be retained by the charge storage material (i.e. , remain intact in the charge trapping layer 231). This applies to all NOR strings of embodiments EMB-1, EMB-2, and EMB-3. In DRAM cells, on the other hand, information will be lost forever unless refreshed frequently. Thus, the distributed capacitance C of the NOR string of the present invention temporarily reduces the precharge voltage on the N + sublayers 221 and 223 to one of the voltages Vss , Vbl, Vprogram, Vinhibit , or Verase . , and is not used to store actual data for any of the TFTs in the NOR string.
累積キャパシタンスＣの値は、アクティブストリップの両側に沿って何千個ものＴＦＴを収容できるようにＮＯＲストリングを長くすることによって増加させることができ、それに応じて、Ｎ＋副層２２１上のプリチャージ電圧Ｖｓｓの保持時間が増加する。しかしながら、ＮＯＲストリングを長くすると、線路抵抗が増加するだけでなく、Ｎ＋副層２２１とＮ＋副層２２３との間のリーク電流が増加するという問題が生じる。このようなリーク電流は、それらの「オフ」（及びいくらかリークしやすい）状態にあるＮＯＲストリングの他の全てのＴＦＴでアドレス指定されている１つのＴＦＴを読み出すときに検出された電流と干渉する恐れがある。また、読み出し動作中に大きなキャパシタをプリチャージするのに要する時間が長くなる可能性は、短い読み出しレイテンシ（すなわち、高速読み出しアクセス時間）のための望ましさと対立する恐れがある。長いＮＯＲストリングの累積キャパシタンスＣのプリチャージを高速化するために、プリチャージＴＦＴが、アクティブストリップの両側に沿って所定の間隔を隔てて設けられる（例えば、１２８個、２５６個またはそれ以上のＴＦＴごとに１個）。
The value of the cumulative capacitance C can be increased by lengthening the NOR string to accommodate thousands of TFTs along both sides of the active strip, and the precharge on the N + sublayer 221 accordingly. The holding time of voltage Vss increases. However, lengthening the NOR string not only increases the line resistance, but also increases the leakage current between the
長いＮＯＲストリング内の可変閾値ＴＦＴは互いに並列に接続されているので、ＮＯＲストリングの読み出し動作条件は、アクティブストリップの両側縁部に沿った全てのＴＦＴがエンハンスメントモードで動作することを確実にすることが好ましい（すなわち、全てのＴＦＴは、ソース２２１において制御ゲート１５１ｎと電圧Ｖｓｓとの間に印加されるような正の閾値電圧を有する）。全てのＴＦＴがエンハンスメントモードにあれば、アクティブストリップの両側の全ての制御ゲートがＶｓｓ～０Ｖ以下に保持されたときに、アクティブストリップのＮ＋副層２２１とＮ＋副層２２３との間のリーク電流が抑制される。このエンハンスメント閾値電圧は、Ｐ－副層２２２に適切なドーパント濃度（例えば、１×１０１６～１×１０１７／ｃｍ３以上のホウ素濃度、この濃度は、約０．５Ｖ～１Ｖの固有のＴＦＴ閾値電圧をもたらす）を提供することによって達成することができる。
Since the variable threshold TFTs in a long NOR string are connected in parallel with each other, the read operating conditions for the NOR string are to ensure that all TFTs along both edges of the active strip operate in enhancement mode. (ie, all TFTs have a positive threshold voltage such that they are applied between
いくつかの実装形態では、副層２２２を実装するために、Ｎ＋ドープまたはアンドープポリシリコンまたはアモルファスシリコンを使用することが有利であり得る。このようなドーピングでは、アクティブストリングに沿ったＴＦＴのいくつかまたは全てが負の閾値電圧（すなわち、空乏モード閾値電圧）を有する恐れがあり、このため、リーク電流を抑制するための何らかの手段が必要となる。このような抑制は、全てのローカルワードを保持しながら、Ｎ＋副層２２１の電圧Ｖｓｓを約１Ｖから約１．５Ｖまで上げ、Ｎ＋副層２２３の電圧ＶｂｌをＮ＋副層２２１の電圧よりも約０．５～約２Ｖ高い電圧まで上げることによって達成することできる。この一連の電圧は、ワード線の電圧をＮ＋副層２２１（ソース線）に対して約－１Ｖ～－１．５Ｖに保持するのと同一の効果を提供し、したがって、若干空乏化された閾値電圧にあるＴＦＴによるリークを抑制する。また、ＮＯＲストリングのＴＦＴを消去した後、消去動作は、過剰消去されたＮＯＲストリング内の任意のＴＦＴを空乏モード閾値電圧にシフトさせてエンハンスメントモード閾値電圧に戻す後続のソフトプログラムステップを必要とすることがある。
In some implementations, it may be advantageous to use N + doped or undoped polysilicon or amorphous silicon to implement
準揮発性ＮＯＲストリングSemi-volatile NOR string
耐久性は、いくつかの書き込み－消去サイクル後のストレージトランジスタの性能劣化の尺度である。約１０、０００サイクル未満の耐久性、すなわち、１０、０００サイクル以内に許容できないほど性能が低下することは、頻繁なデータ書き換えを必要とするいくつかのストレージアプリケーションにとっては低すぎると考えられる。しかしながら、本発明の実施形態ＥＭＢ－１、ＥＭＢ－２、及びＥＭＢ－３のＮＯＲストリングは、保持時間は短いが耐久性を著しく増加させる（例えば、例えば、保持時間を数年から数分または数時間に短縮するが、耐久性を数千サイクルから数千万サイクルの書き込み／消去サイクルに増加させる）ことができる材料を電荷トラップ材料２３１Ｌ及び２３１Ｒに使用することができる。ＯＮＯ膜、または電荷トラップ層の同様の組み合わせについてこのより高い耐久性を達成するためには、例えば、一般的には厚さ５～１０Ｎｍのシリコン酸化物膜であるトンネル誘電体層を３Ｎｍ以下に減少させるか、他の誘電体膜（例えば、窒化シリコンまたはＳｉＮ）と完全に置き換えるか、または誘電体層を全く有さないようにするとよい。同様に、電荷トラップ材料層は、従来のＳｉ３Ｎ４よりもシリコンリッチな、ＣＶＤ堆積された窒化シリコン（例えば、Ｓｉ１．０Ｎ１．１）にしてもよい。適切な正の制御ゲートプログラム電圧の下では、電子は、（一般的により高いプログラム電圧を必要とするファウラー・ノルドハイムトンネリングとは異なり）直接トンネリングによってより薄いトンネル誘電体を通過して窒化シリコン電荷トラップ材料層内にトンネルし、該電荷トラップ材料層内に数分ないし数日の間一時的にトラップされる。電荷トラップ窒化シリコン層、及び酸化シリコン（または酸化アルミニウムまたは他の高Ｋ誘電体）のブロッキング層は、これらの電子がワード線に逃げるのを防ぐが、電子は負に帯電しており本質的に互いに反発するため、これらの電子は最終的に副層２２１、２２２及び２２３へリークバックする。
Endurance is a measure of performance degradation of a storage transistor after a number of write-erase cycles. An endurance of less than about 10,000 cycles, ie, an unacceptable degradation of performance within 10,000 cycles, is considered too low for some storage applications that require frequent data rewrites. However, the NOR strings of embodiments EMB-1, EMB-2, and EMB-3 of the present invention have shorter retention times but significantly increased durability (eg, retention times from years to minutes or minutes). Materials that can reduce the time but increase the endurance from thousands to tens of millions of write/erase cycles) can be used for
これらの変更の結果として得られるＴＦＴは、低データ保持時間ＴＦＴ（「半揮発性ＴＦＴ」または「準揮発性ＴＦＴ」）である。このようなＴＦＴは、失われた電荷を補充するために定期的な書き込みリフレッシュまたは読み出しリフレッシュを必要とする。本発明の準揮発性ＴＦＴは、読み出しレイテンシが短いＤＲＡＭのような速い読み出しアクセス時間を提供するので、結果として得られる準揮発性ＮＯＲストリングは、現在ＤＲＡＭを必要とするいくつかの用途での使用に適する。準揮発性ＮＯＲストリングアレイのＤＲＡＭに対する利点として、（ｉ）ＤＲＡＭは３次元ブロックに容易に組み込むことができないので、ビットあたりのコスト性能指数が大幅に低いこと、及び、（ｉｉ）リフレッシュサイクルは数分ごとまたは数時間ごとに１回実行するだけでよいので、現在のＤＲＡＭ技術で必要とされる約６４ミリ秒ごとのフレッシュサイクルと比較して電力消費が大幅に低いこと、が挙げられる。 The resulting TFTs of these modifications are low data retention time TFTs (“semi-volatile TFTs” or “semi-volatile TFTs”). Such TFTs require periodic write or read refresh to replenish lost charge. Because the quasi-volatile TFTs of the present invention provide DRAM-like fast read access times with low read latencies, the resulting quasi-volatile NOR strings find use in several applications that currently require DRAM. Suitable for The advantages of quasi-volatile NOR string arrays over DRAM are: (i) a much lower cost-per-bit figure of merit, since DRAM cannot be easily packed into three-dimensional blocks; It only needs to run once every minute or hours, so it consumes significantly less power than the approximately 64 millisecond refresh cycle required by current DRAM technology.
本発明の準揮発性ＮＯＲストリングは、定期的なデータリフレッシュを組み込むために、プログラム／読み出し／消去条件を適切に適応させる。例えば、各準不揮発性ＮＯＲストリングは頻繁に読み出しリフレッシュまたはプログラムリフレッシュされるので、最低１０年間のデータ保持が必要とされる不揮発性ＴＦＴと比べて、「０」状態と「１」状態との間の大きな閾値電圧ウィンドウを提供するために準不揮発性ＴＦＴを「ハードプログラム」する必要はない。準不揮発性の閾値電圧ウィンドウは、１０年間のデータ保持をサポートするＴＦＴでは一般的な１Ｖ～３Ｖと比較して、０．２Ｖ～１Ｖという小さい値にすることができる。閾値電圧ウィンドウを小さくすることにより、このようなＴＦＴをより低いプログラム電圧で、かつより短い持続時間のプログラムパルスによってプログラムすることができ、これにより、誘電体層上の累積電界ストレスが減少するので耐久性が高まる。 The semi-volatile NOR string of the present invention appropriately adapts program/read/erase conditions to incorporate periodic data refresh. For example, since each quasi-nonvolatile NOR string is frequently read refreshed or program refreshed, there is less time between the '0' and '1' states compared to nonvolatile TFTs, which require a minimum of 10 years of data retention. There is no need to "hard program" the quasi-nonvolatile TFTs to provide a large threshold voltage window of . The quasi-nonvolatile threshold voltage window can be as small as 0.2V to 1V, compared to 1V to 3V, which is typical for TFTs supporting 10-year data retention. By reducing the threshold voltage window, such TFTs can be programmed at lower program voltages and with shorter duration program pulses, which reduces the cumulative electric field stress on the dielectric layer. Increased durability.
ミラービットＮＯＲストリングmirror bit NOR string
本発明の別の実施形態によれば、ＮＯＲストリングアレイはまた、当業者には既知の、ＮＲＯＭ／ミラービットトランジスタで用いられるものと同様のチャネルホットエレクトロン注入法を用いてプログラムしてもよい。ＮＲＯＭ／ミラービットトランジスタでは、第１のビットを表す電荷が、ドレイン領域との接合部に隣接するチャネル領域の一端に格納され、ソース及びドレインの極性を反転させることにより、第２のビットを表す電荷が、ソース接合部に隣接するチャネル領域の反対側の端部にプログラムされ格納される。一般的なプログラム電圧は、ドレイン端子で５ボルト、ソース端子で０ボルト、制御ゲートで８ボルトである。両方のビットを読み出ためには、当業者にはよく知られているように、ソース接合部及びドレイン接合部を逆の順番で読み出す必要がある。しかしながら、チャネルホットエレクトロンプログラムは、トンネルプログラムよりも大幅に効率が悪いため、トンネリングによって可能な超並列プログラムには適していない。さらに、比較的大きなプログラム電流は、Ｎ＋副層間（すなわち、ソース領域とドレイン領域との間）に大きなＩＲドロップをもたらし、これにより、線路抵抗を低減するための配線接続が設けられない限り（例えば、図２Ｂ－２または図２Ｂ－３に示すように）、ＮＯＲストリングの長さは制限される。ＮＲＯＭ／ミラービットの実施形態における消去動作は、バンド間トンネリング誘起ホットホール注入の従来のＮＲＯＭ消去機構を使用して達成することができる。トラップされた電子の電荷を中和するためには、選択されたワード線に－５Ｖ、Ｎ＋副層２２１（ソース線）に０Ｖ、Ｎ＋副層２２３（ドレイン線）に５Ｖを印加する。チャネルホットエレクトロン注入アプローチは、ＮＯＲストリングのビット密度を２倍にするため、アーカイブメモリなどの用途には魅力的である。 According to another embodiment of the present invention, NOR string arrays may also be programmed using channel hot electron injection methods similar to those used in NROM/mirror bit transistors, known to those skilled in the art. In NROM/mirror bit transistors, the charge representing the first bit is stored at one end of the channel region adjacent to the junction with the drain region, and the polarity of the source and drain is reversed to represent the second bit. Charge is programmed and stored at the opposite end of the channel region adjacent to the source junction. Typical program voltages are 5 volts at the drain terminal, 0 volts at the source terminal, and 8 volts at the control gate. To read both bits, the source and drain junctions must be read in reverse order, as is well known to those skilled in the art. Channel hot electron programs, however, are significantly less efficient than tunnel programs and are therefore not suitable for massively parallel programs enabled by tunneling. Furthermore, relatively large program currents lead to large IR drops across the N + sublayers (i.e., between the source and drain regions), which leads to wire connections to reduce line resistance ( For example, as shown in FIG. 2B-2 or FIG. 2B-3), the length of the NOR string is limited. The erase operation in the NROM/mirror bit embodiments can be accomplished using the conventional NROM erase mechanism of band-to-band tunneling-induced hot hole injection. To neutralize the charge of the trapped electrons, apply −5 V to the selected word line, 0 V to N 2 + sublayer 221 (source line), and 5 V to N 2 + sublayer 223 (drain line). The channel hot electron injection approach doubles the bit density of NOR strings, making it attractive for applications such as archival memory.
複数のプレーンのアクティブストリップにＴＦＴチャネルを同時に形成するための合理化されたプロセスフロー（「プロセスフローＡ」）下の実施形態Embodiments under Streamlined Process Flow for Simultaneously Forming TFT Channels in Active Strips of Multiple Planes (“Process Flow A”)
実施形態ＥＭＢ－１、ＥＭＢ－２、及びＥＭＢ－３を作製するための上述のプロセスは、複数のプレーン上の全てのアクティブストリップにおいてＴＦＴの均一性とＮＯＲストリングの性能を向上させるとともに単純化された代替的なプロセスフロー（「プロセスフローＡ」）に変更することができる。プロセスフローＡでは、全てのプレーン上の全てのアクティブストリップについて、Ｐ－副層２２２（すなわち、チャネル）が単一のシーケンスで同時に形成される。このＰ－チャネル形成は、高温工程の全部または大部分が完了した後に、製造プロセスフローの後半で行われる。プロセスフローＡは、実施形態ＥＭＢ－１及びＥＭＢ－３に関連して後述するが、実施形態ＥＭＢ－２及び他の実施形態、並びにそれらの派生実施形態にも同様に適用することができる。詳細な説明の残りの部分において、プロセスフローＡの下で製造された実施形態は、それらの識別のために添付された接尾辞「Ａ」によって識別される。例えば、プロセスフローＡの下で製造された実施形態ＥＭＢ－１の変形形態は、実施形態ＥＭＢ－１Ａとして識別される。 The above-described process for fabricating embodiments EMB-1, EMB-2, and EMB-3 is simplified while improving TFT uniformity and NOR string performance in all active strips on multiple planes. It can be changed to an alternative process flow (“Process Flow A”). In process flow A, the P - sublayers 222 (ie channels) are formed simultaneously in a single sequence for all active strips on all planes. This P - channel formation occurs later in the fabrication process flow after all or most of the high temperature steps are completed. Process flow A is described below in relation to Embodiments EMB-1 and EMB-3, but is equally applicable to Embodiment EMB-2 and other embodiments and their derivatives. In the remainder of the detailed description, embodiments manufactured under process flow A are identified by the suffix "A" appended for their identification. For example, a variation of Embodiment EMB-1 manufactured under process flow A is identified as Embodiment EMB-1A.
図５Ａは、半導体構造体５００のＹ－Ｚ平面を通る断面図であり、半導体基板２０１上にアクティブ層５０２－０～５０２－７を互いに重ね合わせて８つのプレーンのスタックに形成するとともに、各アクティブ層をＩＳＬ材料の絶縁層５０３－０～５０３－７によって互いに絶縁した状態を示す。図２Ｂ－１の半導体構造体２２０ａと比較して、各アクティブ層５０２－０～５０２－７の副層５２２は、Ｐ－ポリシリコンの代わりに犠牲材料ＳＡＣ１を使用して形成される。絶縁材料ＩＳＬ（誘電体材料）により形成された絶縁層５０３－０～５０３－７は、互いに異なるプレーン上でアクティブ層を絶縁する。副層５２２－０～５２２－７の犠牲材料ＳＡＣ１は、最終的には、Ｐ－副層のための経路を形成するためにエッチングにより除去される。ＳＡＣ１材料は、絶縁材料ＩＳＬ及びＮ＋副層５２３－０～５２３－７、及び５２１－０～５２１－７のエッチング速度と比較して、高いエッチング選択性で迅速にエッチングできるように選択される。ＩＳＬ材料は、２０～１００ナノメートルの範囲の厚さで堆積された酸化シリコン（例えば、ＳｉＯ２）であり得る。Ｎ＋副層は、２０～１００ナノメートルの範囲の厚さを有する、高濃度ドープされたポリシリコンであり得る。ＳＡＣ１材料は、例えば、１０～１００ナノメートルの範囲の厚さを有する、窒化シリコン、多孔質酸化シリコン、及びシリコンゲルマニウムのうちの１以上であり得る。各層の実際の厚さは、複数のプレーンの全高を最小に保つための範囲の下限であることが好ましい（３２、６４またはそれ以上のスタックされたプレーンでは、異方性エッチングするのはますます困難になる）。
FIG. 5A is a cross-sectional view through the YZ plane of
図５Ｂは、Ｎ＋副層５２３－１及び５２３－０を半導体基板２０１の回路２０６－０及び２０６－１に接続する埋込コンタクト２０５－０及び２０５－１を通るＹ－Ｚ平面における断面図である。アクティブ層５０２－０～５０２－７が形成される前に、埋込コンタクト２０５－０は絶縁層５０３－０をエッチングすることによって形成され、これにより、Ｎ＋副層５２３－０を堆積させたときに、基板２０１に事前に形成された回路２０６－０との電気的接触が形成される。線路抵抗を低減させるために、Ｎ＋副層５２３－０を堆積させる前に、５～２０Ｎｍの範囲の厚さを有する任意選択の低抵抗率の薄い金属副層（例えば、ＴｉＮ及びタングステン）を堆積させることができる（図５Ｂには図示しない）。ＴｉＮなどの低抵抗率金属プラグと、それに続くタングステンの薄層とを使用して、埋設コンタクト開口部を充填して基板に対するコンタクト抵抗を低減させることができる。次いで、アクティブ層５０２－０を個別のブロックにエッチングする。各ブロックは、後に、個別のアクティブストリップにエッチングされる。アクティブ層（すなわち、アクティブ層５０２－１）の各プレーンは、その真下のアクティブ層を越えて延在し、かつ、該プレーンを基板２０１の回路２０６－１に接続するための埋込コンタクト２０５－１を有している。
5B is a cross-sectional view in the YZ plane through buried contacts 205-0 and 205-1 connecting N + sublayers 523-1 and 523-0 to circuits 206-0 and 206-1 of
各プレーンのアクティブストリップを基板回路に接続することは、底部からの埋込コンタクト（例えば、ドレイン副層５２３－０及び５２３－１を基板回路２０６－０及び２０６－１に接続する埋込コンタクト２０５－０及び２０５－１）、または半導体構造体（図示せず）の頂部からの導体のいずれかによって、Ｎ＋副層５２１－０及び５２１－１への電気的接触を形成することによって達成することができる。同一のアクティブストリップ内の副層５２３及び５２１のいずれか一方は、対応するＮＯＲストリングのＴＦＴのソース端子またはドレイン端子として機能するので、同一のアクティブストリップのＮ＋副層５２１または５２３は互いに代替できる。絶縁層５０３－０～５０３－７内のＩＳＬ材料を貫通してビアをエッチングする。これは、３Ｄ３－Ｄ ＮＡＮＤビア形成に精通している当業者にはよく知られているように、階段状の複数プレーンピラミッド様構造体（すなわち、底部のプレーンが最も外側まで延びる構造体）を形成することによってなされる。この別の頂部から接続するスキーム（contact-from-the-top scheme）は、ビアを一度に２以上のプレーンに達するようにエッチングすることを可能にし、これにより、マスキング及び接触エッチングステップの数を減らすことができる。これは、３２、６４、またはそれ以上のスタックされたプレーンが存在する場合に特に有用である。しかしながら、副層５２３は副層５２１の真下に位置し、副層５２１によってマスクされているので、階段ビアを使用して、頂部から副層５２３に接続することは容易ではない。ビア内の導体によって、副層５２１と副層５２１とが電気的に短絡する恐れがあるためである。
Connecting the active strips of each plane to the substrate circuitry is through buried contacts from the bottom (eg, buried
本発明の一実施形態によれば、１つのプロセスで、ドレイン副層５２３が埋込コンタクトによって底部から基板回路に接続されるとともに、ソース副層５２１は配線接続導体または充填されたビアによって頂部から基板回路に接続される（例えば、図３Ａの接続２８０）。あるいは、そして好ましくは、ソース層５２１は、プリチャージＴＦＴとして指定されたＮＯＲストリングのＴＦＴ（すなわち、仮想電圧源を提供するために、ＮＯＲストリングの寄生キャパシタンスに充電するのに使用されるＴＦＴ）を使用した埋込コンタクトによって基板回路に接続され得る。このようにして、ビアまたは配線導体を設けることの複雑さが回避される。
In one process, the
以下の説明は、（上述したように）ソース副層及びドレイン副層をプリチャージＴＦＴと共に埋込コンタクトを介して基板回路に接続するＮＯＲストリングに焦点を合わせている。この構成により、ドレイン副層及びソース副層に、読み出し、プログラム、プログラム禁止及び消去動作に適した電圧が提供される。 The following discussion focuses on NOR strings that connect the source and drain sublayers with precharged TFTs to substrate circuitry via buried contacts (as described above). This configuration provides the drain and source sublayers with suitable voltages for read, program, program inhibit and erase operations.
次に、全てのプレーンに対して、Ｎ＋副層５２１及び５２３に同時に適用される高温急速熱アニーリング及び再結晶化ステップがなされる。このステップは、各プレーンに対して個別に適用することもできる。あるいは、急速熱アニーリング、全層のレーザーアニーリング、または一度に１以上のプレーンに対するシャローレーザーアニーリング（例えばＥＬＡ）を使用することもできる。アニーリングは、ドーパントを活性化し、再結晶化し、そして粒界でのドーパント偏析を減少させることにより、Ｎ＋副層のシート抵抗率を減少させる。注目すべきことに、この熱アニーリングステップは、プレーンにＰ－副層５２２を形成する前に行われるので、アニーリング温度及び持続時間は非常に高く、Ｎ＋副層５２１及び５２３の抵抗率を低減させるのに有利な１０００℃さえも超える。
All planes are then subjected to a high temperature rapid thermal annealing and recrystallization step applied simultaneously to the N + sublayers 521 and 523 . This step can also be applied individually for each plane. Alternatively, rapid thermal annealing, laser annealing of all layers, or shallow laser annealing (eg, ELA) to one or more planes at a time can be used. Annealing reduces the sheet resistivity of the N + sublayer by activating and recrystallizing the dopants and reducing dopant segregation at grain boundaries. Notably, since this thermal annealing step is performed prior to forming the P-
図５Ｃは、Ｚ－Ｘ平面の断面図であり、Ｙ方向に沿ったトレンチ５３０がアクティブ層５０２－７～５０２－０を貫通して異方的にエッチングされ、図５Ｂのランディングパッド２６４まで到達した後の、半導体構造体５００のアクティブ層５０２－６及び５０２－７を示す。深いトレンチ５３０を、Ｎ＋材料、ＳＡＣ１材料、Ｎ＋材料、及びＩＳＬ材料が交互に配置された層を貫通してエッチングするために適切な化学物質を使用して異方性エッチング法でエッチングすることにより、できる限り近くに垂直トレンチ側壁を実現することができる（すなわち、実質的に同一のアクティブストリップの幅及び頂部プレーンと底部プレーンとの間隔を実現する）。ハードマスク材料（例えば、カーボン）が、多段階エッチングシーケンス中に使用され得る。
FIG. 5C is a cross-sectional view in the ZX plane where
ハードマスク残留物を除去した後、トレンチ５３０に、ＳＡＣ１材料とは異なるエッチング特性を有する第２の犠牲材料（ＳＡＣ２）が充填される。ＳＡＣ２材料は、例えば、高速エッチングＳｉＯ２またはドープガラス（例えば、ＢＰＳＧ）であり得る。ＩＳＬ材料と同様に、ＳＡＣ２材料は、ＳＡＣ１材料がエッチングされるときに、そのエッチングに耐えることができるように選択される。ＳＡＣ２材料は、特に、ＳＡＣ１材料の除去中または除去後に行われる後のステップにおいて、アクティブストリップの背が高いかつ狭いスタックを物理的に支持し、それによってＮ＋副層間にキャビティが残るようにする。あるいは、電荷トラップ材料及びローカルワード線がＳＡＣ１材料のエッチング前に形成される実施形態では、そのような支持は、ローカルワード線２０８Ｗによって提供され得る。
After removing the hardmask residue, the
次に、図５Ｄに示すように、狭い開口部をＸ方向に沿ってマスクし、トレンチ５３０に充填されたＳＡＣ２材料を貫通して異方的にエッチングして、トレンチ５３０に充填されているＳＡＣ２材料内に第２のトレンチ５４５を形成する。異方性エッチングにより、アクティブ層の全体にわたってアクティブストリップの垂直側壁５４７を露出させて副層５２２内のＳＡＣ１材料を除去し、それにより、アクティブ層５０２－０～５０２－７の各アクティブストリップ内でＮ＋副層５２１とＮ＋副層５２３との間にキャビティを形成する。第２のトレンチ５４５は、副層５２２から、図５ＢのＰ－基板領域２６２－０（Ｖｂｂの符号が付されている）への導電経路の形成を可能にする。第２のトレンチ５４５は好ましくはそれぞれ、２０～１００ナノメートル幅を有し、ローカルワード線２０８Ｗ－ｓなどの６４本以上の並んだローカルワード線を収容するのに十分な距離を置いて離間している。次に、高度に選択的なエッチングを図５Ｄの露出された側壁５４７に適用し、矢印５４７及び５４８で示す経路を介して、副層５２２内の全ての露出されたＳＡＣ１材料を等方的にエッチング除去する。上述したように、ＳＡＣ１材料は窒化シリコンであり得、ＩＳＬ材料及びＳＡＣ２材料は両方とも酸化シリコンであり得る。これらの材料を使用することにより、Ｎ＋副層５２１及び５２３内の全てのＮ＋ドープポリシリコン、並びに絶縁層５０３及びトレンチ５３０内のＩＳＬ材料及びＳＡＣ２材料を実質的に損傷させることなく、熱リン酸を使用してＳＡＣ１材料を除去することができる。また、高選択性化学物質を使用したドライエッチングプロセスにより、ＳＡＣ１材料が充填されていた、かつ、ＳＡＣ２材料が充填されていたトレンチ５３０間に囲まれた細長いキャビティ内に残留物を残すことなく、同様の結果を達成することができる。
Next, as shown in FIG. 5D, a narrow opening is masked along the X-direction and anisotropically etched through the SAC2 material that fills
上述したＳＡＣ２材料の選択的除去の後のさらなる処理において、２つの選択肢がある。（ｉ）まず、Ｎ＋副層５２１及び５２３間のキャビティ内にＰ－副層５２２を形成し、その後に、電荷トラップ層及びローカルワード線２０８Ｗを形成する、という第１の選択肢。（ｉｉ）まず、電荷トラップ層及びローカルワード線を形成し、その後に、Ｐ－副層５２２を形成する、という第２の選択肢。第１の選択肢は、図５Ｅ及び図５Ｆの実施形態ＥＭＢ－１Ａを参照して、以下に説明する。第２の選択肢は、図５Ｇの実施形態ＥＭＢ－３Ａを参照して、以下に説明する。
For further processing after the selective removal of SAC2 material described above, there are two options. (i) A first option to first form the P − sublayer 522 in the cavity between the N + sublayers 521 and 523, followed by the formation of the charge trapping layer and the
図５Ｅは、トレンチ５４５から離れた（例えば、図５Ｄの線１－１´に沿って）Ｚ－Ｘ平面を通る断面図であり、各アクティブストリップの両側でＳＡＣ２材料によって支持される隣接アクティブ層におけるアクティブストリップを示す。キャビティ５３７は、副層５２１と５２３との間のスペース（すなわち、Ｐ－副層５２２用に確保されているスペース）からＳＡＣ１材料を掘削することによって形成される。次いで、任意選択の極薄ドーパント拡散防止副層５２１－ｄをキャビティ５３７の壁部（例えば、図５Ｅに示すように、左側壁５０１Ｌ、右側壁５０１Ｒ、Ｎ＋副層５２１－７の底部壁５０１Ｂ、及びＮ＋ドレイン副層５２３の上部５０１Ｔ）に堆積させる。極薄ドーパント拡散防止層５２１－ｄは、例えば、窒化シリコン、シリコンゲルマニウム（ＳｉＧｅ）、または使用されるＮ＋ドーパント（例えば、リン、ヒ素またはアンチモン）の原子の直径より小さい原子格子を有する他の材料であり得、０～３ナノメートルの範囲の厚さを有し得る。ドーパント拡散阻止副層５２１－ｄは、例えば原子層堆積（ＡＬＤ）技術を用いた１～３原子層の拡散バリア材料の制御堆積によって、ゼロまたはゼロに近いナノメートルの厚さを達成することができる。ドーパント拡散防止層５２１－ｄは、図２Ｂ－５ａの層２２１－ｄ、２２３－ｄと同一のドーパント拡散バリアを提供することができる。ただし、複数のアクティブ層のための層２２１－ｄ及び２２３－ｄを形成するのに複数の堆積ステップが必要とされるとは異なり、ドーパント拡散防止層５２１－ｄは、全てのアクティブ層に対して単一の堆積ステップで形成される。図５Ｄの矢印５４７及び５４８で示されるように、ドーパント拡散防止層５２１－ｄの均一な堆積に必要とされるガス状材料は、第２のトレンチ５４５を通じてキャビティ５３７の壁を被覆する。いかなる場合でも、ドーパント拡散防止層５２１－ｄの材料または厚さは、それの電子伝導を大幅に低下させたり、トンネルする電子をトラップしたりするようなものであってはならない。アクティブストリップのＮ＋副層５２１と５２３との間のリーク電流が許容可能な程度に低い場合、ドーパント拡散防止層５２１－ｄは完全に省略してもよい。
FIG. 5E is a cross-sectional view through the ZX plane away from trench 545 (eg, along line 1-1' in FIG. 5D) with adjacent active layers supported by SAC2 material on either side of each active strip. shows the active strip in
次に、Ｐ－副層５２２（例えば、Ｐ－副層５２２－７）が、各アクティブストリップの全長に沿って延びる各キャビティの内壁５０１Ｔ、５０１Ｂ、５０１Ｒ及び５０１Ｌに沿って形成される。Ｐ－副層５２２は、ドープポリシリコン、非ドープまたはＰ－ドープアモルファスシリコン（例えば、１×１０１６／ｃｍ３～１×１０１８／ｃｍ３の間でホウ素ドープされた）、シリコンゲルマニウム、または任意の適切な半導体材料であり得、４～１５ナノメートルの範囲の厚さを有する。いくつかの実装形態では、Ｐ－副層５２２は、キャビティ５３７を完全に充填せず、空隙を残すように十分に薄い。他の実施形態では、Ｐ－副層５２２は、キャビティ５３７を完全に充填するのに十分な厚さに形成され得る。ローカルワード線が後のステップで形成された後、垂直壁５０１Ｒ及び５０１Ｌに沿ったＰ－副層５２２－６Ｒ及び５２２－６Ｌ（層５０２－６の場合）が、アクティブストリップ５５０の一方または両方の側縁部のＴＦＴのＰ－チャネルとして機能し、Ｎ＋副層５２１－６が（電圧Ｖｓｓで）Ｎ＋ソースとして機能し、Ｎ＋副層５２３－６がＮ＋ドレインとして機能する（電圧Ｖｂｌを供給する）。３～１５ナノメートルの一般的な厚さでは、Ｐ－副層５２２は、リソグラフィによって画定されるか、または当業者に周知のスペーサによって画定されるそれらに対応するアクティブストリップの幅よりも実質的に薄くあり得る。実際、このプロセス下で形成されたＰ－チャネルの厚さはアクティブストリップの幅とは無関係であり、非常に薄いチャネルであっても、Ｐ－副層５２２は、多くのアクティブ層の各々において実質的に同一の厚さを有する。このような減少した厚さでは、そのドーピング濃度に応じて、Ｐ－副層５２２－６Ｒ及び５２２－６Ｌは適切なワード線電圧下で容易に完全に空乏化するのに十分に薄く、これにより、トランジスタ閾値電圧制御を改善し、アクティブストリップに沿ったＮ＋ソースとドレイン副層との間のリークを低減させる。
A P - sublayer 522 (eg, P - sublayer 522-7) is then formed along the
同時に、Ｐ－ドープポリシリコンを第２のトレンチ５４５の垂直壁に沿って堆積させ、頂部プレーンから底部プレーンへ延びるピラー２９０（図５Ｅには示されていないが、図５Ｆにはピラー２９０として示されている）を形成する。底部プレーンでは、ピラー２９０と基板２０１内の回路（例えば、電圧Ｖｂｂを供給する電圧源）とが接続される。ドーパント拡散防止副層５２１－ｄを設けた場合には、Ｐ－副層５２２及びピラー２９０を形成する前に、短時間の異方性エッチングによってトレンチ５４５の底部で層５２１－ｄをエッチング除去することが必要となる。これにより、Ｐ－ドープされたピラー２９０と、基板２０１からバックバイアスＶｂｂ及び消去電圧Ｖｅｒａｓｅを提供するＰ－回路（例えば、図５Ｂの回路２６２－０）とが直接的に接続される。ピラー２９０は、実施形態ＥＭＢ－１Ａの（次のステップでの）ピラー間に３２、６４、１２８、またはそれ以上の垂直ローカルワード線２０８Ｗの形成（図５Ｆ参照）に対応するために、各アクティブストリップの長さに沿って互いに所定の間隔を隔てて設けられる（この間隔は、第２のトレンチ５４５の間隔によって設定される）。
At the same time, P - doped polysilicon is deposited along the vertical walls of the
ピラー２９０は、ＴＦＴのチャネル領域として機能する全てのアクティブ層のＰ－副層２２２（例えば、Ｐ－副層５２２－６Ｒ及び５２２－６Ｌ）を基板２０１内の回路に接続して、Ｐ－副層２２２に適切なバックバイアス電圧を供給する。基板内の回路は、通常、半導体構造体５００内の全てのアクティブストリップのＴＦＴによって共有される。ピラー２９０は、読み出し動作中にはバックバイアス電圧Ｖｂｂを供給し、ブロック消去動作中には通常１０Ｖ～２０Ｖの高電圧Ｖｅｒａｓｅを供給する。しかしながら、いくつかの実装形態（下記及び図６Ａ～図６Ｃ参照）では、消去動作は、基板で生成された電圧を使用することなく達成することができる。この場合、Ｐ－回路（例えば、Ｐ－回路２６２－０）へのピラー２９０による接続は不要であり、ピラー２９０の垂直壁に沿った薄いポリシリコンはエッチング除去される（壁５０１Ｂ、５０１Ｔ、５０１Ｒ及び５０１Ｌによって画定されたキャビティ内のチャネル領域Ｐ－副層５２２（例えば、図５ＥのＰ－副層５２２－６Ｒ及び５２２－６Ｌ）をエッチング除去しないように注意されたい）。
次のステップでは、例えば、所定の間隔を隔てて配置されたピラー２９０が配置されている場所を除いて全てのアクティブストリップの側壁を露出させる高選択性異方性エッチング法を用いて、トレンチ５３０内に残っているＳＡＣ２材料を除去する。次に、電荷トラップ層２３１Ｌ及び２３１Ｒを、アクティブストリップの露出した側壁上に共形的に堆積させる。図５Ｆは、本発明の実施形態ＥＭＢ－１ＡのＸ－Ｙ平面における断面であり、適切なマスキング、エッチング及び堆積ステップの後に、Ｐ－ドープピラー２９０、ローカルワード線２８０Ｗ及びプリチャージワード線２０８－ＣＨＧがアクティブ層５０２－７の互いに隣接するアクティブストリップに設けられた状態を示す。
In a next step,
残りのプロセスステップは、必要に応じて、上述した実施形態ＥＭＢ－１、ＥＭＢ－２及びＥＭＢ－３を形成するときの対応するステップに従う。電荷トラップ層５３１を形成する前に、任意選択の極薄ドーパント拡散防止層５２１－ｄの露出した側端部を短時間の等方性エッチングによって除去し、次いで、アクティブ層の露出した側壁の一方または両方に電荷トラップ層５３１を形成し、その後、両方の側端部に沿ってローカルワード線２０８Ｗを形成する（例えば、図５Ｆの実施形態ＥＭＢ－１Ａ）。あるいは、キャビティの露出した側縁部の極薄ドーパント拡散防止層５２１－ｄを酸化させて、Ｐ－副層５２２上にトンネル誘電体層の一部または全部の厚さを形成し、それと同時に、Ｎ＋副層５２１及び５２３の露出した側端部上により厚いトンネル誘電体層を形成する。Ｎ＋ドープポリシリコンの酸化速度は窒化シリコンの酸化速度よりも大幅に速いので、より厚いトンネル誘電体層は、Ｐ－副層５２２上のトンネル誘電体層よりも約１～５ナノメートル厚い。ファウラー・ノルドハイムトンネリング電流はトンネリング誘電体の厚さに指数関数的に依存するので、１ナノメートルの厚さのトンネル酸化物層でさえも、プログラム中のＮ＋領域から電荷トラップ層５３１への電荷トンネリングを大幅に妨げる。
The remaining process steps follow the corresponding steps in forming embodiments EMB-1, EMB-2 and EMB-3 described above, as appropriate. Prior to forming
図５Ｇは、第２の選択肢のプロセスを使用して形成された実施形態ＥＭＢ－３Ａのアクティブ層５０２－６及び５０２－７のＺ－Ｘ平面における断面図を示す。図５Ｇは、任意選択の極薄ドーパント拡散防止層５２１－ｄを形成し、ＴＦＴ５８５、ＴＲ５８７のチャネル領域を形成する副層５２２に非ドープまたはＰ－ドープのポリシリコン、アモルファスシリコン、またはシリコンゲルマニウムを堆積した後の実施形態ＥＭＢ－３Ａを示す。また、チャネル材料もトレンチ５４５の側壁に堆積されて、ＴＦＴのチャネル領域（すなわちＰ－副層５２２）を基板回路２６２に接続するためのピラー２９０を形成する。全てのアクティブ層に同時に形成されたＰ－副層５２２は、チャネル長さＬを提供する。互いに隣接するピラー２９０間のキャビティ５３７及びギャップ５３８は、より厚いＰ－ポリシリコンまたはシリコンゲルマニウムで完全に充填するか、部分的なエアギャップ絶縁として残すか、または誘電絶縁（例えば、二酸化シリコン）で充填することができる。実施形態ＥＭＢ－３Ａにおいてアクティブストリップ５０２－６及び５０２－７の側縁部を囲むピラー２９０は、同一のプレーン上の隣接するアクティブストリップ間の寄生容量結合を減少させるための望ましい電気的遮蔽を提供する。スタック内の互いに隣接するプレーン上のアクティブストリップ間の容量遮蔽は、絶縁層（例えば、絶縁層５０３－６及び５０３－７）内のＩＳＬ材料を部分的または全体的にエッチングすることによって強化することができる（図５Ｇでは図示せず）。
FIG. 5G shows a cross-sectional view in the ZX plane of active layers 502-6 and 502-7 of embodiment EMB-3A formed using the second option process. FIG. 5G forms an optional ultra-thin dopant diffusion blocking layer 521-d and undoped or P - doped polysilicon, amorphous silicon, or silicon germanium in the
第２の選択肢のプロセス、すなわち、Ｐ－副層５２２の前に電荷トラップ層５３１を形成する場合は、アクティブ層間のＩＳＬ材料を（ＳＡＣ１材料の除去前に）エッチングして、電荷トラップ層５３１の裏側を露出させる。電荷トラップ層５３１の露出した裏側は、図５Ｇの領域５３２Ｘで示されるように、トンネル誘電体（通常はＳｉＯ２）及び露出した電荷トラップ材料（通常はシリコンリッチ窒化シリコン）の一部または全部を除去することを可能にする。斜線領域５３２Ｘは、ＴＦＴチャネル上にトラップされた電子（すなわち、Ｌで示される領域）が、矢印５７７に沿ったシリコンリッチ窒化シリコン層の横方向ホッピング伝導を介して失われる可能性がある経路を遮断する。ＩＳＬ材料及び露出した電荷トラップ材料を除去した後に領域５３２ｘに残ったキャビティは、副層５２２からＳＡＣ１材料を除去した後に、別の誘電体層で充填してもよいし、またはエアギャップとして残してもよい。ＩＳＬ材料が部分的にのみ除去される実施形態では、ピラー２９０は、ＩＳＬのエッチングの結果として形成されたスペースを埋めて、ＴＦＴＴＲ５８５のＮ＋副層５２３をＴＦＴＴＲ５８７のＮ＋副層５２１から部分的に絶縁する。実施形態ＥＭＢ－１Ａと同様に、アクティブ層内の全てのＰ－副層５２２は、ピラー２９０を介して基板２０１内のＰ－回路２６２－０に接続される。
For the second option process, i.e., forming the
ドーパント拡散防止膜５２１－ｄは、Ｐ－副層５２２の堆積前に全てのアクティブ層について単一の工程で形成することができる（図５Ｇ）。したがって、図２Ｂ－５の繰り返しプロセスを大幅に単純化することができる。しかしながら、Ｐ－副層５２２の堆積は、プロセスのほぼ最後に行われるので、全ての高温アニールが既に行われた後に、極薄ドーパント拡散防止層５２１－ｄは省略してもよい。ピラー２９０による基板回路への接続が消去動作に必要とされない実施形態では、トレンチ５３０内のピラー２９０の垂直壁はエッチング除去され、キャビティ５３７を裏打ちするＰ－副層５２２のみを残し（図５Ｇ）、かつ、全てのプレーンの隣接するアクティブストリップ間のエアギャップ絶縁としてトレンチ５３０を残す。
A dopant diffusion barrier 521-d can be formed in a single step for all active layers prior to the deposition of the P - sublayer 522 (Fig. 5G). Thus, the iterative process of Figures 2B-5 can be greatly simplified. However, since the deposition of the P - sublayer 522 occurs almost at the end of the process, the ultra-thin dopant diffusion barrier layer 521-d may be omitted after all high temperature anneals have already been performed. In embodiments where connection to substrate circuitry by
ピラー２９０及び導体２０８Ｗは、各プレーンの隣接する薄膜トランジスタ間の寄生容量結合を抑制するための電気的遮蔽を提供する。図５Ｇから分かるように、ピラー２９０及びＰ－副層５２２は、電荷トラップ材料５３１及びローカルワード線２０８Ｗの形成前または形成後に形成され得る。
上記に提示したプロセスシーケンスは例であり、他のプロセスシーケンスまたはその派生形態もまた本発明の範囲内で使用され得ることを理解されたい。例えば、副層５２２が後で形成されるキャビティを形成するためにＳＡＣ１材料を完全に掘削する代わりに、別のアプローチでは、ＳＡＣ１材料を制御された横方向エッチングで選択的にエッチングして、Ｎ＋副層５２３とＮ＋副層５２１との間の分離を物理的に支持するＳＡＣ１材料の細長い下向きのスパイン（ｓｐｉｎｅ）を残して、スタックの側縁部の一方または両方に凹部を形成する。そして、それと同時に、第１副層５２２のチャネル材料で全てのプレーンを充填し、次いで、チャネル材料をトレンチ５３０の側壁から除去する。これにより、ＳＡＣ１材料の残ったスパインによって互いに分離された凹部内にＰ－副層５２２－０～５２２－７が存在することとなる。その後、電荷トラップ材料５３１及び導体２０８Ｗを形成するための次のプロセスステップが続く。これらのステップは、図５Ｈ－１～図５Ｈ－３に示されている。具体的には、図５Ｈ－１は、半導体構造５００のＺ－Ｘ平面における断面図であり、本発明の一実施形態による、Ｎ＋副層５２１及び５２２間の犠牲ＳＡＣ１材料をエッチングする直前のアクティブストリップを示す。図５Ｈ－２は、本発明の一実施形態による、図５Ｈ－１の半導体構造５００の断面図であり、ＳＡＣ１材料から選択的支持スパイン（例えばスパインＳＡＣ１－ａ）を形成するために、ＳＡＣ１材料を横方向に（符号５３７で示す方向に沿って）選択的にエッチングし、その後、凹部及びアクティブストリップの側壁に、Ｐ－ドープチャネル材料（例えばポリシリコン）を充填した状態を示す。図５Ｈ－３は、本発明の一実施形態による、図５Ｈ－２の半導体構造５００の断面図であり、凹部内にＰ－副層５２２を残したまま、アクティブストリップの側壁に沿って領域５２５からＰ－材料を除去した後の状態を示す。図５Ｈ－３はまた、トレンチ５３０からの絶縁材料を除去し、電荷トラップ層５３１及びローカルワード線２０８－Ｗを形成することにより、アクティブストリップの両側にトランジスタＴＬ５８３及びＴＲ５８５を形成した状態を示す。
It should be appreciated that the process sequences presented above are examples and that other process sequences or derivatives thereof may also be used within the scope of the present invention. For example, instead of completely excavating the SAC1 material to form a cavity in which the
図５Ａ、図５Ｂ及び図５Ｃにおいて、Ｎ＋副層５２１－０～５２１－７及び５２３－０～５２３－７は全て、別のプロセス下の単一の堆積ステップで形成することができる（「プロセスフローＢ」）。プロセスフローＢ下では、Ｎ＋副層５２１及び５２３の代わりに、第３の犠牲層（誘電材料ＳＡＣ３、図示せず）を堆積させる。次いで、ＳＡＣ１材料をエッチングして形成したキャビティにＰ－ポリシリコンを充填する方法と同様に、半導体構造体５００内の全てのプレーンについて、ＳＡＣ３材料をエッチング除去してキャビティを形成し、そのキャビティにＮ＋ドープポリシリコンを同時に充填する。ＳＡＣ３材料は、既に配置されているＩＳＬ、ＳＡＣ１及びＳＡＣ２材料に対して高いエッチング選択性を有するべきである。異方性エッチング（薄いポリシリコンストリンガを除去するために短時間の等方性エッチングで終了する）は、垂直方向に隣接するＮ＋ソース副層及びＮ＋ドレイン副層を短絡させる恐れがあるトレンチ５３０内のＮ＋ポリシリコンを除去する。プロセスフローＢ下では、アクティブ層の全ての副層５２１及び５２３からのＳＡＣ３材料はキャビティと同時にエッチングされ、その後、Ｎ＋ポリシリコンで充填される。これにより、全てのＮ＋副層５２１及び５２３を、単一の高温急速アニール工程でアニールすることができる。アニール工程の後にのみ、ＳＡＣ１材料をエッチングすることによりキャビティ５３７（図５Ｅ及び図５Ｇ）を形成し、次いで、形成されたキャビティをＰ－ポリシリコンで充填してＰ－副層５２２を形成する。プロセスフローＢ下では、全てのアクティブ層５０２－０～５０２－７は好ましくは、図５Ｂの埋込コンタクト２０５－０、２０５－１の代わりに、半導体構造体５００の頂部から「階段ビア」スキームによって基板回路２０６－０及び２０６－１に接続される。
In FIGS. 5A, 5B and 5C, the N + sublayers 521-0 to 521-7 and 523-0 to 523-7 can all be formed in a single deposition step under separate processes (" Process Flow B"). Under process flow B, instead of the N + sublayers 521 and 523, a third sacrificial layer (dielectric material SAC3, not shown) is deposited. Then, for all planes in
ＮＯＲストリングにおけるソース－ドレインリークSource-drain leakage in NOR strings
長いＮＯＲストリングでは、読み出し動作中にアクセスされた１つのＴＦＴの電流は、数千以上の並列の非選択ＴＦＴからの累積サブスレッショルドリーク電流と競合する必要がある。同様に、プリチャージされたストリップキャパシタＣは、（ＤＲＡＭ回路の場合のように）１つのトランジスタの電荷リークだけでなく、ＮＯＲストリング内の数千以上のトランジスタを介した電荷リークと競合する必要がある。この電荷リークは、キャパシタＣ上の電荷保持時間を例えば数百マイクロ秒まで大幅に減少させるので、以下に説明するように、このようなリークを低減または中和するための対策が必要となる。しかしながら、以下に説明するように、約千個のトランジスタのリーク電流は、読み出し動作中にしか発生しない。プログラム、プログラム禁止または消去の動作中には、ソース副層２２１及びビット線副層２２３は好ましいことに同一の電圧に保持されるため、この２つの副層間のトランジスタリークはわずかである（プログラム、プログラム禁止または消去の動作中のキャパシタＣからの電荷リークは、主に基板選択回路を通じた基板へのリークであるが、基板選択回路は、トランジスタリークが非常に小さい単結晶またはエピタキシャルシリコンで形成されている）。読み出し動作では、ソース線及びビット線キャパシタにおける比較的短い１００マイクロ秒の電荷保持時間でさえも、本発明のＴＦＴの１００ナノ秒以下の読み出し動作（下記参照）を完了するのに十分な時間である。本発明のＮＯＲストリングのＴＦＴとＤＲＡＭセルとの重要な違いは、前者が不揮発性メモリトランジスタであるので、リフレッシュされない限り永久に失われるＤＲＡＭセルとは異なり、寄生キャパシタＣが完全に放電されても、選択されたＴＦＴに記憶された情報は電荷蓄積材料（すなわち、実施形態ＥＭＢ－１、ＥＭＢ－２及びＥＭＢ－３における電荷トラップ層２３１）から失われないことである。キャパシタＣは、Ｎ＋副層２２１及び２２３のプリチャージ電圧を、電圧Ｖｓｓ、Ｖｂｌ、Ｖｐｒｏｇｒａｍ、Ｖｉｎｈｉｂｉｔ、またはＶｅｒａｓｅのうちの１つに一時的に保持するためだけに使用される。キャパシタＣは、ＮＯＲストリングの不揮発性ＴＦＴの実際データを格納するためには使用されない。ワード線１５１ｎ（２０８－ＣＨＧ）（図３Ａ）によって制御されるプリチャージトランジスタ３０３は、接続２７０を介して基板回路（図示せず）から副層２２１のキャパシタＣに電圧Ｖｂｌを転送するために、読み出し、プログラム、プログラム禁止または消去の動作の直前に瞬間的にアクティブ化される。例えば、電圧Ｖｂｌは、読み出し中にＮ＋副層２２１を仮想接地電圧の約０Ｖにプリチャージするために、またはプログラム禁止中にＮ＋副層２２１及び２２３の両方を約５Ｖ～約１０Ｖにプリチャージするために、約０Ｖに設定される。累積キャパシタＣは、アクティブストリングの各側縁部に沿って数千個のＴＦＴを収容することができるようにアクティブストリングを長くすることによって増加させることができ、それに応じて、Ｎ＋副層２２１上のプリチャージ電圧Ｖｓｓの保持時間は増加する。しかしながら、より長いＮＯＲストリングは、抵抗Ｒが増加するだけでなく、Ｎ＋副層２２１とＮ＋副層２２３との間のリーク電流が増加するという問題が生じる。このようなリーク電流は、アドレス指定された１つのＴＦＴを読み出すときに、検出された電流と干渉する恐れがある。長いアクティブストリップのキャパシタンスＣのプリチャージを高速化するために、いくつかのプリチャージＴＦＴ３０３が、アクティブストリップの両側に沿って所定の間隔を隔てて設けられる（例えば、１２８、２５６、またはそれ以上のＴＦＴごとに１個）。
For long NOR strings, the current of one TFT accessed during a read operation must compete with the cumulative sub-threshold leakage current from thousands or more parallel unselected TFTs. Similarly, the precharged strip capacitor C has to contend not only with charge leakage through one transistor (as in a DRAM circuit), but through thousands or more of transistors in the NOR string. be. This charge leakage significantly reduces the charge retention time on capacitor C, for example, to several hundred microseconds, so measures are needed to reduce or neutralize such leakage, as explained below. However, as will be explained below, about a thousand transistor leakage currents only occur during read operations. During program, program inhibit or erase operations,
高度にスケールされた短チャネルを有する不揮発性メモリＴＦＴNonvolatile memory TFTs with highly scaled short channels
極薄拡散防止層５２１－ｄは、ＳＡＣ１材料の厚さを減少させることによって、不揮発性メモリＴＦＴにおける高度にスケールされたチャネル長さ（「超短チャネルＴＦＴ」、例えば、図５ＦのＴＦＴＴＲ５８５のチャネル長さＬ）を可能にする。例えば、高度にスケールされたチャネル長さは４０ナノメートル以下であり得、Ｐ－副層５２２のために適所に配置されたＳＡＣ１材料の厚さは２０ナノメートル以下に減少され得る。ＴＦＴチャネル反転層を支持するのに十分であり、かつ、適切な制御ゲート電圧下でその深さの全体にわたって空乏化するのに十分に薄い、３～１０ナノメートルの範囲の極めて薄いＰ－副層５２２を有することによって、ＴＦＴチャネルのスケーリングは高められる。超短チャネルＴＦＴのための読み出し動作は、Ｐ－副層５２２が比較的高濃度にＰ－ドープされることを必要とする（例えば、１×１０１７／ｃｍ３～１×１０１８／ｃｍ３の間）。チャネル長さをより短くすると、より低いドレイン電圧でのより高い読み出し電流が可能になり、したがって、読み出し動作のための電力消費が減少する。高度にスケールされたチャネルは、アクティブ層の合計厚さが薄くなるというさらなる利点を有し、したがって、頂部アクティブ層から底部アクティブ層へのエッチングがより容易になる。超短チャネルＴＦＴはまた、横方向電界によりアシストされた電荷ホッピング及びトンネル消去メカニズムによって消去することができ、これについては、図７を参照して後述する。
The ultra-thin anti-diffusion layer 521-d reduces the thickness of the SAC1 material to enable highly scaled channel lengths in non-volatile memory TFTs (“ultra-short channel TFTs”, such as
本発明のＮＯＲストリングの例示的な動作は、以下に説明する。 An exemplary operation of the NOR string of the present invention is described below.
読み出し動作Read operation
アクティブストリップに沿った多数のＴＦＴのうちの１つのＴＦＴを読み出すために、アクティブストリップの両側のＴＦＴは、最初は非導電状態すなわち「オフ」状態に設定され、これにより、選択されたブロック内の全てのグローバルワード線及びローカルワード線は０ボルトに保持される。図３Ａに示すように、アドレス指定されたＮＯＲストリング（例えば、ＮＯＲストリング２０２－１）は、基板２０１内の復号化回路を介していくつかのＮＯＲストリングの間でセンシング回路を共有するか、または、各ＮＯＲストリングを専用検知回路に直接接続されており、これにより、同一のプレーンを共有する他の多数のアドレス指定されたＮＯＲストリングを並行してセンシングすることができる。アドレス指定されたＮＯＲストリングの各々は、そのソース線（すなわち、Ｎ＋副層２２１）が、最初はＶｓｓ約０Ｖに設定されている（この説明を簡単にするために、図３Ａ～図３Ｃの例では、Ｎ＋副層２２１はソース線２２１と称し、Ｎ＋副層２２３はビット線またはドレイン線２２３と称する）。配線ソース接続を用いる実施形態では、電圧Ｖｓｓは、配線接続２８０を介して基板２０１からソース線２２１に供給される。図３Ｂは、配線接続された電源電圧Ｖｓｓを有するＮＯＲストリングについての、一般的な読み出しサイクルを示す。最初は、全てのワード線は０Ｖに保持され、ソース線２２１の電圧は接続２８０を介して０Ｖに保持される。次いで、ビット線２２３上の電圧は、接続２７０を介して基板から供給され、そして、センスアンプ（ＶＳＡ）への入力での電圧であるＶｂ１（約０．５Ｖ～２Ｖ）まで引き上げる。ビット線２２３の電圧をＶｂｌに引き上げた後、選択されたワード線（ワード線１５１ａ；「ＷＬ－ｓｅｌ」と符号が付されている）の電圧は上昇し（図３Ｂにインクリメンタルステップ電圧として示される）、他の全ての非選択ワード線（ワード線１５１ｂ；「ＷＬ－ｎｓｅｌ」と符号が付されている）は、「オフ」状態（０Ｖ）のままに維持される。選択されたゲート電極上の電圧が、選択されたＴＦＴ（例えば、ストリップ２０２－１上のトランジスタ１５２－１）にプログラムされた閾値電圧を超えた場合には、それは導電を開始し、これにより、アドレス指定されたストリング２０２－１に接続されたセンスアンプによって検出される電圧Ｖｂｌの放電を開始する（図３ＢのイベントＡ）。
To read out one TFT out of many TFTs along the active strip, the TFTs on both sides of the active strip are initially set to a non-conducting or "off" state, thereby allowing a All global and local wordlines are held at 0 volts. As shown in FIG. 3A, an addressed NOR string (eg, NOR string 202-1) may share sensing circuitry among several NOR strings via decoding circuitry in
寄生累積キャパシタンスＣ（すなわち、図３Ａの各ＮＯＲストリングにおいて３６０と符号が付された全てのキャパシタの総キャパシタンス）を「仮想Ｖｓｓ」電圧にプリチャージする実施形態ＥＭＢ－１、ＥＭＢ－２及びＥＭＢ－３では、プリチャージＴＦＴ３０３（図３Ｂ）は、ＮＯＲストリングのソース線２２１及びビット線またはドレイン線２２３を共有する（プリチャージＴＦＴ３０３はメモリＴＦＴと同一の構造を有することができるが、メモリトランジスタとしては使用されず、プリチャージパルス中により大きな電流を供給するためにより幅広いチャネルを有し得る）。また、プリチャージＴＦＴ３０３のドレイン線２２３は、接続部２７０を介して基板２０１内のビット線電圧Ｖｂｌに接続される。一般的なプリチャージ／読み出しサイクル（図３Ｃ参照）では、Ｖｂｌは、最初は０Ｖに設定されている。ＴＦＴ３０３のプリチャージワード線２０８－ＣＨＧの電圧を瞬間的に約３Ｖに引き上げて、ビット線２２３からソース線２２１にＶｂ１約０Ｖを転送し、これにより、ソース線２２１上に「仮想Ｖｓｓ」電圧約０Ｖを確立する。プリチャージパルスの後、ビット線（すなわち、Ｎ＋副層２２３）は、ビット線接続２７０を介してＶｂｌ約２Ｖに設定される。Ｖｂｌ電圧は、アドレス指定されたＮＯＲストリングに対するセンスアンプにおけるセンス電圧でもある。ブロック内の他の全てのグローバルワード線及びそれらのローカルワード線をそれらの「オフ」状態（０Ｖ）に保持したたまで、消去されたＶｔｈ電圧とプログラムされたＶｔｈ電圧との間により大きな動作ウィンドウが望まれる場合には、１つの選択されたグローバルワード線及びそれに関連する全ての垂直ローカルワード線１５１ａ（「ＷＬ－ｓｅｌ」と符号が付されている）（すなわち、図１Ａ－２のスライス１１４）の電圧は、０Ｖから通常３Ｖ－４Ｖ（図３Ｄではステップ電圧として示されている）またはそれ以上に引き上げられる。選択されたＴＦＴが消去状態にある場合（すなわち、Ｖｔｈ＝Ｖｅｒａｓｅ約１ボルト）、そのワード線電圧が約１Ｖを超えて上昇すると、ビット線電圧Ｖｂｌはソース電圧Ｖｓｓに向かって放電を開始する。選択されたＴＦＴがＶｔｈ約２Ｖにプログラムされている場合、そのワード線が約２Ｖを超えて上昇したときにのみ、ビット線電圧は放電を開始する。ビット線２２３に蓄積されていた電荷が選択されたＴＦＴを介してソース線２２１の電圧Ｖｓｓに向かって放電を開始すると、電圧Ｖｂｌの電圧ディップ（図３ＣのイベントＢ）がセンスアンプで検出される。ＮＯＲストリング内の全ての非選択ワード線１５１ｂ（「ＷＬ－ｎｓｅｌ」と符号が付されている）は、たとえそれらの各々がＮ＋副層２２３とＮ＋副層２２１との間の閾値下リーク電流に寄与し得るとしても、０Ｖでは「オフ」である。したがって、このリーク電流がＮＯＲストリングのキャパシタＣ上のＶｓｓ電荷を深刻に劣化し始める前に、読み出し動作がプリチャージパルスに密接に従うことが重要である。プリチャージフェーズは、一般的に、Ｎ＋副層２２１及び２２３の分布キャパシタンスＣ及び分布抵抗Ｒの大きさ、並びにプリチャージＴＦＴ３０３を介して供給されるプリチャージ電流に応じて、１ナノ秒～１０ナノ秒の間の持続時間を有する。ＮＯＲストリングに沿ったいくつかのメモリＴＦＴを使用してプリチャージトランジスタとして一時的に機能させて、プリチャージＴＦＴ３０３を通る電流を増大させることにより、プリチャージを高速化することができる。ただし、プリチャージパルス中に、ゲート電圧が、プログラムされた閾値電圧の阻害状態を引き起こす程度まで高くならないように注意する必要がある。
Embodiments EMB-1, EMB-2 and EMB that precharge the parasitic cumulative capacitance C (ie, the total capacitance of all capacitors labeled 360 in each NOR string in FIG. 3A) to the “virtual V ss ” voltage. At −3, the precharge TFT 303 (FIG. 3B) shares the
スライス１１４（図１Ａ－２）内の全てのＴＦＴ１５２－０～１５２－３は、それらのローカルワード線１５１ａ（ＷＬ－ｓｅｌ）上の電圧が同一に上昇するので、単一の読み出し動作中に異なるプレーン上の異なるアクティブストリップ上のＴＦＴを同時に（すなわち並行して）読み出すことができる（図１Ａ－２）。ただし、異なるアクティブ層２０２－０～２０２－７上のアクティブストリップが、プリチャージＴＦＴ３０３を介してそれらの各基板回路からの読み出し動作が開始されるときに（個別にまたは同時に）全てプリチャージされ、かつ、異なるアクティブ層上のアクティブストリップが、個々の接続２７０を介して接続された専用のセンスアンプを有することが条件である。このスライス指向性の読み出し動作は、メモリブロック１００内のプレーンの数に対応する係数によって読み出しバンド幅を増加させる。
All TFTs 152-0 through 152-3 within slice 114 (FIG. 1A-2) will have the same voltage rise on their
マルチビット（ＭＬＣ）、アーカイブ、及びアナログ薄膜トランジスタストリングMultibit (MLC), archival, and analog thin film transistor strings
ＭＬＣが使用される実施形態（すなわち、２以上のビット情報がＴＦＴに記憶されているマルチレベルセル）では、ＮＯＲストリング内のアドレス指定されたＴＦＴは、いくつかの閾値電圧（例えば、２ビットのデータを表す４つの状態については、１Ｖ（消去状態の場合）、２Ｖ、３Ｖ、または４Ｖ）のうちのいずれかにプログラムすることができる。アドレス指定されたグローバルワード線及びそのローカルワード線は、選択されたＴＦＴにおける導通が各センスアンプで検出されるまで、増分電圧ステップにおいて上昇させることができる。あるいは、単一のワード線電圧を印加することができ（例えば、約５Ｖ）、電圧Ｖｂｌの放電率は、ＴＦＴに記憶された２つのバイナリビットの４つの電圧状態を表すいくつかのプログラム可能な基準電圧のそれぞれの放電率と比較することができる。このアプローチは、８つの状態（３ビットＭＬＣ ＴＦＴの場合）、１６の状態、または一連の状態の格納に拡張することができ、これにより、アナログ記憶を効果的に提供する。プログラム可能な基準電圧は、異なるプレーン上のアクティブストリップ間の製造上のばらつきを最良にトラックするために、一般的には同一ブロック内の、好ましくは選択されたＮＯＲストリングと同一のプレーンに配置された基準ＮＯＲストリングに記憶される。ＭＬＣ用途では、プログラムされた状態の各々を検出するために、２以上のプログラム可能な基準ＮＯＲストリングが提供され得る。例えば、２ビットＭＬＣが使用される場合、３つの基準ＮＯＲストリングが、中間プログラム可能閾値電圧の各々（上記の例では、１．５Ｖ、２．５Ｖ、３．５Ｖ）に対して１つずつ使用され得る。ブロック内の各プレーン上に何千ものアクティブなストリップが存在し得るので、プログラム可能な基準ＮＯＲストリングは、例えば、ブロック内の８以上の全てのＮＯＲストリングの間で共有された１つのセットで繰り返すことができる。 In embodiments where MLCs are used (i.e., multi-level cells in which more than one bit of information is stored in the TFTs), the addressed TFTs in the NOR string will have several threshold voltages (e.g., two bits of The four states representing data can be programmed to either 1V (for the erased state), 2V, 3V, or 4V). The addressed global word line and its local word line can be raised in incremental voltage steps until conduction in the selected TFT is detected at each sense amplifier. Alternatively, a single word line voltage can be applied (eg, about 5V) and the discharge rate of voltage Vbl is some programmable representing the four voltage states of the two binary bits stored in the TFT. can be compared with the discharge rate of each of the reference voltages. This approach can be extended to store 8 states (for a 3-bit MLC TFT), 16 states, or a series of states, effectively providing analog storage. The programmable reference voltage is typically located in the same block, preferably in the same plane as the selected NOR strings, to best track manufacturing variations between active strips on different planes. stored in the reference NOR string. For MLC applications, two or more programmable reference NOR strings may be provided to detect each programmed state. For example, if a 2-bit MLC is used, three reference NOR strings are used, one for each of the intermediate programmable threshold voltages (1.5V, 2.5V, 3.5V in the example above). can be Since there can be thousands of active strips on each plane in the block, the programmable reference NOR string repeats in one set shared among all 8 or more NOR strings in the block, for example. be able to.
あるいは、基準ＮＯＲストリングは、第１の閾値電圧（例えば、約１Ｖの消去電圧よりも若干高い約１．５Ｖ）にプログラムすることができ、これにより、基準ＮＯＲストリングの仮想ソース電圧Ｖｓｓ（ソース線２２１）を約０Ｖから階段状または傾斜状の電圧でプリチャージし約４Ｖに上昇させるとともに、それに対応して、基準ＮＯＲストリングビット線２２３上の電圧Ｖｂｌを増加させてＶｓｓ電圧よりも約０．５Ｖ高くなるようにすることによって、追加的な約２．５Ｖ及び約３．５Ｖの基準プログラム電圧レベルを達成することが可能となる。基準ＴＦＴに印加されるワード線電圧と、読み出されるメモリＴＦＴに印加されるワード線電圧とは、同一のグローバルワード線によって駆動されるので、常に互いに同一である。各基準ＮＯＲストリングは、ブロック内の全ての他のＮＯＲストリングから独立して、その個々のゲート－ソース間電圧に容易に設定することができるので、さまざまな基準電圧のこの「オンザフライ」設定が可能となる。
Alternatively, the reference NOR string can be programmed to a first threshold voltage (eg, approximately 1.5V, slightly higher than the erase voltage of approximately 1V), which results in a virtual source voltage V ss (source voltage) of the reference NOR string. line 221) is precharged with a stepped or ramped voltage from about 0V to about 4V, and the voltage Vbl on the reference NOR
基準ＴＦＴを互いに異なる閾値電圧に実際にプログラムするのではなく、Ｖｓｓ電圧及びＶｂｌ電圧の調節により基準ＮＯＲストリング上の基準電圧を容易に設定できることにより、ＮＯＲストリングの各記憶ＴＦＴに一連の電圧の蓄積し、アナログ記憶を提供することが可能となる。一例として、記憶ＴＦＴを約２．２Ｖにプログラムする場合には、プログラム中に、基準ＮＯＲストリングを２．２Ｖの目標閾値電圧に設定することができる。その後、読み出し中に、基準ストリングの電圧Ｖｓｓ及びＶｂｌは、約０Ｖから約４Ｖまで一挙に上昇し、基準ＴＦＴと記憶ＴＦＴとの両方のワード線の電圧は約４Ｖになる。上昇した基準電圧が２．２Ｖ未満である限り、基準ＴＦＴからの信号はプログラムされたメモリＴＦＴの信号よりも強い。基準ＴＦＴが２．２Ｖを超えて上昇すると、基準ＴＦＴからの信号は記憶ＴＦＴからの信号よりも弱くなり、この結果、差動センスアンプからの出力信号の極性が反転し、プログラムされたＴＦＴの記憶値として２．２Ｖを示す。 Rather than actually programming the reference TFTs to different threshold voltages, the ability to easily set the reference voltages on the reference NOR string by adjusting the V ss and V bl voltages allows a series of voltages to be applied to each storage TFT of the NOR string. can be accumulated to provide analog storage. As an example, if the storage TFT is to be programmed to about 2.2V, the reference NOR string can be set to a target threshold voltage of 2.2V during programming. Then, during readout, the reference string voltages V ss and V bl jump from about 0V to about 4V, and the word line voltages for both the reference and storage TFTs are about 4V. As long as the raised reference voltage is less than 2.2V, the signal from the reference TFT will be stronger than that of the programmed memory TFT. When the reference TFT rises above 2.2V, the signal from the reference TFT becomes weaker than the signal from the storage TFT, which inverts the polarity of the output signal from the differential sense amplifier and the programmed TFT. 2.2V is shown as a stored value.
本発明のＮＯＲストリングは、めったに変更されないデータのアーカイバルストレージ（保存用記憶装置）に使用することができる。アーカイバルストレージは、ビットあたりコストが可能な限り低いことが必要とされる。このため、本発明のＮＯＲストリングの選択されたアーカイバルブロックは、例えば、ＴＦＴごとに１．５、２、３、４またはそれ以上のビットを記憶するようにプログラムすることができる。例えば、ＴＦＴごとに４ビットを記憶するためには、約０．５Ｖから約４Ｖの間の１６のプログラムされた電圧を必要とする。基準ＮＯＲストリング内の対応するＴＦＴは、記憶ＴＦＴを目標閾値にプログラムしながら、約０．５Ｖにプログラムすることができる。読み出し動作中、基準ストリングのソース電圧Ｖｓｓ及びドレイン電圧Ｖｂｌは、センスアンプの出力極性が反転するまで、約０．２５Ｖの増分で段階的に上昇させられる。センスアンプの出力極性の反転は、基準ＮＯＲストリングからの信号が記憶ＴＦＴまたはプログラムされたＴＦＴからの信号よりも弱くなったときに生じる。システムコントローラでの強力なＥＣＣは、長期保存中または大量の読み出し後にドリフトした中間プログラム状態を修正することができる。 The NOR string of the present invention can be used for archival storage of data that seldom changes. Archival storage is required to have the lowest possible cost per bit. Thus, selected archival blocks of the NOR string of the present invention can be programmed to store, for example, 1.5, 2, 3, 4 or more bits per TFT. For example, to store 4 bits per TFT requires 16 programmed voltages between about 0.5V and about 4V. The corresponding TFT in the reference NOR string can be programmed to about 0.5V while programming the storage TFT to the target threshold. During a read operation, the reference string source voltage V ss and drain voltage V bl are stepped up in approximately 0.25V increments until the output polarity of the sense amplifier reverses. Reversal of sense amplifier output polarity occurs when the signal from the reference NOR string becomes weaker than the signal from the storage or programmed TFT. Strong ECC in the system controller can correct drifted intermediate program states during long-term storage or after heavy reads.
ＮＯＲストリングの全てのＴＦＴがオフにされた場合でさえ、ブロック内のＮＯＲストリングに過度のソース－ドレインリークが生じる場合には、そのようなリークは、指定されたリーク基準ストリングによって実質的に中和することができる。指定されたリーク基準ストリングは、そのリークが同一のブロック内の非基準ＮＯＲストリングのリーク電流と実質的に一致するまで、その共有されたソースＶｓｓ及び共有ドレインＶｂｌの電圧を調節することによって基準ストリングのリーク電流が調節される。 If a NOR string within a block experiences excessive source-drain leakage even when all TFTs of the NOR string are turned off, such leakage is substantially moderated by the specified leakage reference string. can be reconciled. A given leakage reference string is adjusted by adjusting its shared source V ss and shared drain V bl voltages until its leakage substantially matches the leakage current of the non-reference NOR strings in the same block. Leakage current of the reference string is adjusted.
サイクル寿命を拡張するための基準ＮＯＲストリングアドレス位置のリボルビングRevolving Reference NOR String Address Locations to Extend Cycle Life
多数の書き込み／消去動作を必要とする用途では、ＮＯＲストリング内のＴＦＴの動作の閾値電圧ウィンドウは、サイクリングとともにドリフトし、デバイスの寿命初期に基準ＮＯＲストリングのＴＦＴにプログラムされている閾値電圧ウィンドウから離れる恐れがある。時間の経過とともに、基準ＮＯＲストリング上のＴＦＴと、アドレス指定されたメモリＮＯＲストリング上のＴＦＴとの間の不一致が増大するため、そのまま放置すると、基準ＮＯＲストリングを有することの目的が損なわれる。このドリフトを克服するために、ブロック内の基準ＮＯＲストリングは常に同一の物理アドレスである必要はなく、また、デバイスの寿命全体にわたって恒久的にプログラムされる必要もない。プログラム可能な基準ＮＯＲストリングは、ブロック内の同一のプレーンを共有するメモリＮＯＲストリングと実質的に同一であるので、基準ＮＯＲストリングは、いかなるメモリアレイブロックにおいてもその目的のために専用である必要はない。実際、メモリＮＯＲストリングのうちのいずれか１つを、プログラム可能な基準ＮＯＲストリングとして確保しておくことができる。実際、プログラム可能な基準ＮＯＲストリングの物理アドレス位置は、過剰なプログラム／消去サイクルの結果としてのメモリＮＯＲストリング及び基準ＮＯＲストリングの性能劣化を平準化するために、メモリＮＯＲストリングの間で定期的にローテーションさせることができる（例えば、ブロックが消去される１００回ごとに１回変更される）。 In applications requiring a large number of write/erase operations, the threshold voltage window for operation of the TFTs in the NOR string drifts with cycling from the threshold voltage window programmed into the TFTs of the reference NOR string early in the life of the device. is likely to leave. Left unchecked, it defeats the purpose of having a reference NOR string, as over time the mismatch between the TFTs on the reference NOR string and the TFTs on the addressed memory NOR string increases. To overcome this drift, the reference NOR strings within a block need not always be at the same physical address, nor be permanently programmed over the life of the device. Since the programmable reference NOR string is substantially identical to the memory NOR string sharing the same plane within the block, the reference NOR string need not be dedicated for that purpose in any memory array block. do not have. In fact, any one of the memory NOR strings can be reserved as a programmable reference NOR string. In practice, the physical address locations of the programmable reference NOR strings are changed periodically between the memory NOR strings to even out the performance degradation of the memory NOR strings and the reference NOR strings as a result of excessive program/erase cycles. It can be rotated (eg, changed once every 100 times the block is erased).
本発明によれば、任意のＮＯＲストリングを定期的にローテーションさせてプログラム可能な基準ＮＯＲストリングとして指定し、そのアドレス位置をアドレス指定されたブロックの内側または外側に格納することができる。格納されたアドレスは、ＮＯＲストリングを読み出すときにシステムコントローラによって検索することができる。このスキーム下では、基準ＮＯＲストリングのローテーションは、任意のアクティブメモリＮＯＲストリング間で、ランダムに（例えば、乱数生成器を使用して新しいアドレスを指定して）または体系的に行うことができる。スライスまたはブロック上の全てのＴＦＴが共に消去され、新たに指定された基準ＮＯＲストリングのセットに新たに基準電圧を設定する場合、新たに指定された基準ＮＯＲストリングのプログラムは消去シーケンスの一部として行うことができる。このようにして、ブロック内の全てのアクティブメモリＮＯＲストリング及び全ての基準ＮＯＲストリングは、過剰なサイクリングを通じて、多かれ少なかれ統計的にドリフトする。 In accordance with the present invention, any NOR string can be periodically rotated and designated as a programmable reference NOR string, with its address location stored inside or outside the addressed block. The stored address can be retrieved by the system controller when reading the NOR string. Under this scheme, the rotation of the reference NOR strings can be done randomly (eg, using a random number generator to specify new addresses) or systematically among any active memory NOR strings. If all the TFTs on a slice or block are erased together and a new reference voltage is set for the newly designated set of reference NOR strings, then the newly designated reference NOR strings are programmed as part of the erase sequence. It can be carried out. In this way, all active memory NOR strings and all reference NOR strings within a block will statistically drift to a greater or lesser extent through excessive cycling.
プログラム可能な基準スライスProgrammable reference slice
本発明のいくつかの実施形態では、図６Ａに示すように、ブロックは４つの等サイズの象限に分割することができる。図６Ａは、半導体構造体６００を示し、これは象限Ｑ１～Ｑ４に構成されたメモリアレイの３次元図である。各象限において、（ｉ）多数のＮＯＲストリングの各々は、Ｙ方向に沿って延びるアクティブストリップに形成されている（例えば、ＮＯＲストリング１１２）；（ｉｉ）ページはＸ方向に沿って延び（例えば、１１３ページ）、各ページは、対応するＹ位置の各ＮＯＲストリングからの１つのＴＦＴからなり、ページ内のＮＯＲストリングは対応するＺ位置（すなわち、同一のアクティブ層）に存在する；（ｉｉｉ）スライスはＸ方向及びＺ方向の両方向に延び（例えば、スライス１１４）、各スライスは、同一の対応するＹ位置のページからなり（各プレーンから１ページずつ）；（ｉｖ）プレーンはＸ方向及びＹ方向の両方に沿って延びる（例えば、プレーン１１０）、各プレーンは所与のＺ位置（すなわち、同一のアクティブ層）に存在する全てのページからなる。 In some embodiments of the invention, the block can be divided into four equally sized quadrants, as shown in FIG. 6A. FIG. 6A shows a semiconductor structure 600, which is a three-dimensional view of a memory array organized into quadrants Q1-Q4. In each quadrant, (i) each of a number of NOR strings is formed in an active strip extending along the Y direction (e.g. NOR string 112); (ii) a page extends along the X direction (e.g. 113), each page consists of one TFT from each NOR string at the corresponding Y location, and the NOR strings within the page are at the corresponding Z location (i.e., same active layer); (iii) slices extends in both the X and Z directions (e.g., slice 114), each slice consisting of pages at the same corresponding Y position (one page from each plane); (iv) planes in the X and Y directions (eg, plane 110), each plane consisting of all pages present at a given Z-position (ie, the same active layer).
図６Ｂは、図６Ａの半導体構造体６００を示し、象限Ｑ４内のプログラム可能基準ＮＯＲストリング１１２－Ｒｅｆ内のＴＦＴ、及び象限Ｑ２内のＮＯＲストリング１１２内のＴＦＴを示し、Ｑ２及びＱ４は「鏡像象限」である。図６Ｂはまた、（ｉ）対応する基準ＴＦＴを鏡像象限Ｑ１のスライス１１４に同様に提供し、かつ、センスアンプＳＡ（ｂ）を共有する、象限Ｑ３のプログラム可能な基準スライス１１４－Ｒｅｆ（領域Ｂで示す）と、（ｉｉ）対応する基準ＴＦＴを鏡像象限Ｑ１のプレーン１１０に提供し、センスアンプＳＡ（ｃ）を共有し、かつ、対応する基準ＴＦＴを同一の象限のＮＯＲストリング（例えば、ＮＯＲストリング１１２）に提供する、プログラム可能な基準象限Ｑ２のプレーン１１０－Ｒｅｆとを示す。
FIG. 6B shows the semiconductor structure 600 of FIG. 6A, showing the TFTs in programmable reference NOR string 112-Ref in quadrant Q4 and the TFTs in NOR
図６Ｂに示すように、上述したような方法で、プログラム可能な基準ＮＯＲストリング１１２Ｒｅｆを各象限に設けることにより、同一象限内の同一プレーン上のメモリＮＯＲストリングに基準電圧を供給することができる。あるいは、プログラム可能な基準スライス（例えば、基準スライス１１４Ｒｅｆ）が、対応するメモリスライスの鏡像象限に設けられる。例えば、象限Ｑ１内のメモリスライスを読み出す場合、象限Ｑ３内のプログラムされた基準スライス１１４Ｒｅｆ（領域Ｂ）が、象限Ｑ１と象限Ｑ３との間で共有されるセンスアンプ２０６に同時に提示される。同様に、象限Ｑ３内のメモリスライスを読み出す場合、象限Ｑ１の基準スライス１１４Ｒｅｆ（領域Ａ）が、共有されたセンスアンプ２０６に提示される。読み出されるスライスとその基準スライスとの間のＲＣ遅延の不一致に部分的に対応するために、ＮＯＲストリング１１２の長さに沿って分配された２以上の基準スライスが存在し得る。あるいは、システムコントローラは、アドレス指定されたスライスのグローバルワード線と基準スライスのグローバルワード線との間の時間遅延を、それらの各ＮＯＲストリングに沿ったそれらの各物理的位置に基づいて計算して適用することができる。プレーンの数が多い場合（例えば８以上のプレーン）、１以上のプレーンをブロックの頂部に追加することにより、象限内の冗長プレーンとして（すなわち、欠陥のあるプレーンを置換するために）、または、同一のグローバルワード線導体２０８ｇ－ａを共有するアドレス指定されたページに基準閾値電圧を提供するプログラム可能な基準ページとして機能させることができる。各ＮＯＲストリングの端部のセンスアンプは、ブロックの頂部の基準ページから信号を受け取るのと同時に、アドレス指定されたページから読み出し信号を受け取る。両方のページは、同一のグローバルワード線によって活性化されるためである。
As shown in FIG. 6B, providing a programmable reference NOR
一実施形態では、各メモリブロックは２つのハーフ部分からなり、例えば、象限Ｑ１及び象限Ｑ２が「上側ハーフ部分」を構成し、象限Ｑ３及び象限Ｑ４は「下側ハーフ部分」を構成する。この例では、各象限は１６個のプレーンを有し、各プラスチックは４０９６（４Ｋ）のＮＯＲストリングを有し、各ＮＯＲストリングは１０２４（１Ｋ）のＴＦＴを有する。１０２４である単位「Ｋ」を使用するのが通例である。互いに隣接する象限Ｑ１及びＱ２は、象限ごとに２０４８（２Ｋ）個のローカルワード線２０８Ｗを駆動する１Ｋ個のグローバルワード線（例えば、グローバルワード線２０８ｇ－ａ）を共有する（すなわち、互いに隣接する２つのＮＯＲストリングからのＴＦＴの各ペアに対して１本のローカルワード線）。象限Ｑ１からの４ＫのＴＦＴと象限Ｑ２からの４ＫのＴＦＴとにより、ＴＦＴの８Ｋビットのページが形成される。１６ページにより１２８Ｋビットのスライスが形成され、１Ｋのスライスがハーフブロック内に提供され、これにより、ブロックごとに２５６Ｍビットの総ストレージが提供される（ここで、１Ｍビットは１Ｋ×１Ｋビットである）。象限Ｑ２及び象Ｑ４の各プレーン内の４Ｋストリングは、電圧Ｖｂ１のための電圧源及びセンスアンプ（ＳＡ）を含む基板回路２０６を共有する。また、各象限は、欠陥のあるＮＯＲストリングと置き換えるためのスペアとして、並びに、プログラム／消去サイクル数、象限欠陥マップ及び象限ＥＣＣなどの象限パラメータを記憶するために使用される冗長ＮＯＲストリングも含む。このようなシステムデータは、システムコントローラによりアクセス可能である。プレーンの数が多いブロックの場合、欠陥のあるプレーンを交換するためのスペアとして、各ブロックに１以上のプレーンを追加することが望ましい。
In one embodiment, each memory block consists of two halves, eg, quadrants Q1 and Q2 constitute the "upper half" and quadrants Q3 and Q4 constitute the "lower half." In this example, each quadrant has 16 planes, each plastic has 4096 (4K) NOR strings, and each NOR string has 1024 (1K) TFTs. It is customary to use the unit "K" which is 1024. Quadrants Q1 and Q2 that are adjacent to each other share (ie, are adjacent to each other) 1K global wordlines (eg,
プログラム可能な基準プレーン、スペアプレーンProgrammable reference plane, spare plane
本発明のＮＯＲストリングのアレイに基づく大容量記憶システムは、何百万ものメモリブロックを含む何千もの「チップ」に及ぶ、エラーフリー超並列消去、プログラム及びプログラム禁止、及び読み出し動作の十分な潜在能力を完全に制御するための専用のインテリジェント高速システムコントローラを必要とする。必要な高速を達成するために、オフチップシステムコントローラは、一般的には、状態機械またはメモリ回路に実装された専用の論理機能に依存している。同様に、各メモリ回路は、システムパラメータと、メモリ回路に格納されたファイルに関する情報とを格納している。このようなシステム情報は、一般的に、システムコントローラからはアクセス可能であるが、ユーザからはアクセスできない。システムコントローラがメモリ回路関連情報を迅速に読み出すことは有利である。ＴＦＴごとに１ビットが記憶されるバイナリメモリシステム（例えば、図６Ａのブロック構成）の場合、ユーザがアクセス可能な各ブロック内の記憶容量は、「４象限」×「ブロックごとに１６プレーン」×「象限ごとに１プレーンあたりの４Ｋ ＮＯＲストリング」×「ＮＯＲストリングごとに１Ｋ ＴＦＴ」（２５６Ｍビットに相当する）で求められる。 A mass storage system based on the array of NOR strings of the present invention provides ample latency for error-free massively parallel erase, program and program inhibit, and read operations across thousands of "chips" containing millions of memory blocks. Requires a dedicated intelligent high-speed system controller for full control of capacity. To achieve the required high speed, off-chip system controllers typically rely on dedicated logic functions implemented in state machines or memory circuits. Similarly, each memory circuit stores system parameters and information about files stored in the memory circuit. Such system information is typically accessible by the system controller but not by the user. It is advantageous for the system controller to read memory circuit related information quickly. For a binary memory system in which one bit is stored per TFT (e.g., the block configuration of FIG. 6A), the user-accessible storage capacity within each block is "4 quadrants" x "16 planes per block" x "4K NOR string per plane per quadrant" x "1K TFT per NOR string" (equivalent to 256 Mbits).
この構成下のブロック（すなわち、２５６メガビット）は、２Ｋスライスを提供する。４Ｋブロックを含むことによって、テラビットメモリ回路を提供することができる。 A block under this configuration (ie, 256 megabits) provides 2K slices. By including 4K blocks, a terabit memory circuit can be provided.
図６Ａ及び図６Ｂに示すように、象限Ｑ２及び象限Ｑ４内のＴＦＴは、電圧源Ｖｂｌ、センスアンプＳＡ、データレジスタ、ＸＯＲゲート、及び、基板回路２０６との間の入出力（Ｉ／Ｏ）端子を共有する。一構成によれば、図６Ａは、ＮＯＲストリング１１２、クォータープレーン１１０、ハーフスライス１１４、及びハーフページ１１３を示す。また、基板からバックバイアス電圧Ｖｂｂを供給するピラー２９０も示されている。図６Ｂは、基準ストリング１１２（Ｒｅｆ）、基準スライス１１４（Ｒｅｆ）及び基準プレーン１１０（Ｒｅｆ）の位置の例を示す。基準ストリングについては、象限Ｑ４の基準ストリング１１２（Ｒｅｆ）は象限Ｑ２の同一プレーン上のＮＯＲストリング１１２に対する基準ストリングとして機能することができ、この２つのＮＯＲストリングが回路２０６内の共有の差動センスアンプＳＡに提示される。同様に、象限Ｑ１の基準スライス１１４Ｒｅｆ（領域Ａ）は象限Ｑ３のスライスの基準として機能することができ、象限Ｑ１の基準スライスＢは象限Ｑ３のスライスの基準として機能することができ、この場合も、象限Ｑ１と象限Ｑ３との間に設けられた差動センスアンプＳＡを共有する。グローバルワード線２０８ｇ－ａは、ローカルワード線２０８Ｗ及びローカルプリチャージワード線２０８－ＣＨＧに接続されている。基板回路及び入力／出力チャネル２０６は、象限Ｑ２及び象限Ｑ４内のＴＦＴ間で共有される。この構成下では、上記の各構成要素の物理的位置により、ＮＯＲストリング１１２の抵抗及びキャパシタンスを半分に削減することができる。同様に、グローバルワード線ドライバ２６２は、グローバルワード線の抵抗及びキャパシタンスを半分に削減するために象限Ｑ１及び象限Ｑ２間で共有され、ピラー２９０（任意選択）は、ＮＯＲストリング１１２のＰ－副層を基板電圧に接続する。
As shown in FIGS. 6A and 6B, the TFTs in quadrant Q2 and quadrant Q4 are voltage source V bl , sense amplifier SA, data registers, XOR gates, and input/output (I/O) signals to and from
集積回路上のシリコンのリアルエステートはコストがかかるので、各プレーンに基準ストリングまたは基準ページを追加することよりも、１以上の追加のプレーンにいくつかまたは全ての基準ストリングまたは基準ページを設けることが有利であり得る。追加の１以上のプレーンが、最小限の追加のシリコンのリアルエステート及び基準プレーンを消費することは、グローバルワード線２０８ｇ－ａは、それが同一象限内のアクティブストリングに沿った同一アドレス位置のいずれかのプレーン上のアドレス指定ページにアクセスすると同時に、基準ページにアクセスするという利点を有する。例えば、図６Ｂでは、象限Ｑ２において破線として示されている基準ストリング１１２Ｒｅｆは、この例では基準プレーン１１０Ｒｅｆ内に存在する。ＮＯＲストリング１１２Ｒｅｆは、同一象限内の読み出し用に選択されたメモリＮＯＲストリング１１２をトラックし、この２つのＮＯＲストリングからの読み出し信号は、その象限用の差動センスアンプＳＡに実質的に同時に入力される。図６Ｂでは、基準プレーン１１０Ｒｅｆが頂部プレーンに設けられているように示されているが、象限内の任意のプレーンを基準プレーンとして指定することができる。実際、基準プレーン上の全てのＮＯＲストリングが基準ストリングである必要はない。例えば、８つのＮＯＲストリングごとに１つのＮＯＲストリングを、他のプレーン内の８つのＮＯＲストリングによって共有される基準ＮＯＲストリングとして指定することもできる。基準プレーン内の残りのＮＯＲストリングは、ブロック内の他のプレーン上の欠陥ストリングと置き換えるためのスペアのストリングとして機能することができる。
Because of the cost of silicon real estate on integrated circuits, it is possible to provide some or all of the reference strings or reference pages in one or more additional planes rather than adding reference strings or reference pages to each plane. can be advantageous. The additional one or more planes consumes minimal additional silicon real estate and reference planes so that the
あるいは、１以上の追加のプレーン（例えば、図６Ｃのプレーン１１７）を、同一象限内の欠陥のあるＮＯＲストリング、欠陥のあるページ、または欠陥のあるプレーンと置き換えるためのスペアのメモリリソースとして機能するように確保しておくこともできる。 Alternatively, one or more additional planes (eg, plane 117 in FIG. 6C) serve as spare memory resources to replace defective NOR strings, defective pages, or defective planes in the same quadrant. You can also ensure that
電気的にプログラム可能な基準ストリング、スライス、ページまたはプレーンに関しては、指定された閾値電圧状態に設定した後は、不注意によるプログラムまたはプログラム中の消去、非基準ストリングの消去または読み出しを阻止するよう常に注意しなければならない。 For electrically programmable reference strings, slices, pages or planes, once set to the specified threshold voltage state, it is designed to prevent inadvertent programming or erasing during programming, erasing or reading of non-reference strings. Always be careful.
１ペタバイト（８×１０１５ビット）の非常に大きな記憶システムは、３２Ｍブロックまたは６４Ｇスライスを含む８０００個の１テラビットメモリ回路（「チップ」）を必要とする（１ギガビットは１Ｋ×１メガビットである）。これにより、大量のデータが書き込まれる（すなわちプログラムされる）または読み出される。したがって、多数のチップ上の非常に多数のブロック、スライス、またはページを、同時にプログラム及び読み出すことができ、かつ、そのことをシステムレベルで最小限の電力消費で行うことができると有利である。また、テラビット容量のメモリチップが、要求されたデータを多数のブロックに対して並列に入出力することができるように、多数の入出力チャネルを有することも有利である。所与の記憶されたファイルまたはデータセットの最新バージョンの物理的位置を見つけ出すためには、論理アドレスを最新の物理アドレスに変換するなど、システムコントローラを維持するのにかなりの時間を要する。論理アドレスから物理アドレスへの変換は、例えば、正しいチップ上の正しいブロック内の適切なスライスにアクセスするための大きな集中型ルックアップＦＡＴ（ファイル割り当てテーブル）を必要とする。このような検索は、（例えば、５０ナノ秒～１００マイクロ秒の範囲の）かなりの読み出しレイテンシを追加する恐れがあり、これは、高速読み出しアクセス目標（例えば、１００ナノ秒未満）の妨げとなる。したがって、本発明の一態様は、以下に説明するように、集中型の大規模ＦＡＴに関連する読み出しレイテンシを飛躍的に短縮するために、システム全体の並列オンチップ高速ファイル検索を導入することによって検索時間を大幅に短縮する。 A very large storage system of 1 Petabyte (8 x 10 15 bits) would require 8000 1 Terabit memory circuits ("chips") containing 32M blocks or 64G slices (1 Gigabit is 1K x 1 Megabit). ). This allows large amounts of data to be written (ie programmed) or read. Therefore, it would be advantageous to be able to program and read a large number of blocks, slices, or pages on a large number of chips simultaneously, and to do so at the system level with minimal power consumption. It is also advantageous for a terabit capacity memory chip to have multiple I/O channels so that requested data can be input and output to multiple blocks in parallel. Finding the physical location of the latest version of a given stored file or data set takes a significant amount of time to maintain the system controller, such as translating logical addresses to the latest physical addresses. Translation from logical to physical addresses, for example, requires a large centralized lookup FAT (File Allocation Table) to access the appropriate slice in the correct block on the correct chip. Such searches can add significant read latency (eg, in the range of 50 ns to 100 microseconds), which interferes with fast read access goals (eg, less than 100 ns). . Accordingly, one aspect of the present invention is to dramatically reduce the read latency associated with centralized large FATs by introducing system-wide parallel on-chip fast file searches, as described below. Significantly reduce search time.
高速読み出し：パイプラインストリーミングとランダムアクセスFast reads: pipelined streaming and random access
本発明の新規のマルチチップ記憶システムのシステム開始時は、全てのチップが消去され、基準ストリング、基準スライスまたは基準プレーンがそれらの基準状態にプログラムされる。システムコントローラは、センスアンプ及び電圧源２０６に物理的に最も近いメモリスライス（例えば、図６Ｃのスライス１１６）をキャッシュストレージとして指定する。各ＮＯＲストリングの長さに沿ったＲＣ遅延のために、基板回路２０６に物理的に最も近い各ストリング内のＴＦＴは、基板回路２０６から最も遠いＴＦＴよりも数ナノ秒早く確立された電圧Ｖｂｌを有することとなる。例えば、各象限内の１Ｋのスライスのうちの最初の～５０のスライス（図６Ｃにスライス１１６として示す）は最短の読み出しレイテンシを有し、象限動作パラメータ、並びに、その象限に格納されたファイルまたはデータセットに関する情報を格納するために使用されるキャッシュメモリまたはストレージとして指定することができる。例えば、上側ハーフブロック（すなわち、象限Ｑ１及びＱ２）に書き込まれる各メモリページ（２×４Ｋビット）またはスライス（２×４Ｋビット×１６＝１２８Ｋビット）は、システムコントローラによってそれに割り当てられた固有の識別子番号、並びに、格納されたファイルの種類を識別するインデックス番号を有することができる。
At system startup of the novel multi-chip storage system of the present invention, all chips are erased and the reference strings, reference slices or reference planes are programmed to their reference state. The system controller designates the memory slice physically closest to the sense amplifiers and voltage sources 206 (eg, slice 116 in FIG. 6C) as cache storage. Due to the RC delay along the length of each NOR string, the TFT in each string physically closest to the
キャッシュストレージは、ファイル管理データなどのオンチップリソース管理データを格納するために使用され得る。ファイルは、例えば、「ホットファイル」（すなわち、多数のアクセス、または「高サイクルカウント」に関連する）、「コールドファイル」（すなわち、長期間変更されていない。そして、将来に、より低速の記憶装置またはアーカイバルなメモリに移動させる準備ができている）、「バックグラウンドモードで将来にファイルを消去する準備ができている」、「削除ファイル」（すなわち、スキップオーバされる）、または、「代替ファイル」（すなわち、欠陥のあるファイルと置き換える）として識別することができる。識別子には、その識別子に関連するファイルが象限に書き込まれた最後の日時を表すタイムスタンプも含まれ得る。通常３２ビット～１２８ビットの長さのこのような固有の識別子を、同一のハーフブロック内の他のメモリスライスへのファイル自体の書き込みの一部として、１以上のキャッシュスライスに書き込むことができる。ファイルは使用可能な消去済みスペースに順次書き込まれ、メモリに書き込まれた新しいファイルごとに前の固有の識別子を１つずつ増やすことによっての識別子を割り当てることができる。所望に応じて、新しいファイルをスライスの一部に書き込み、スライスの書き込まれていない部分を次のファイルの一部または全体の書き込みに使用することにより、記憶領域を無駄にすることを回避できる。システムの全メモリ空間が使用されるまで連続して書き込むことは、システム全体のＴＦＴの消耗を平準化するのに役立つ。他のオンチップリソース管理データには、チップ、ブロック、プレーン、スライス、ページ及びストリングパラメータ、欠陥ストリング及びそれらの置換ストリングのアドレス位置、欠陥ページ、欠陥プレーン、欠陥スライス及び欠陥ブロック並びにそれらの代替置換、ブロック内に存在する全てのファイルについてのファイル識別子、使用できないメモリをスキップオーバするためのルックアップテーブルとリンクリスト、ブロック消去サイクルカウント、最適な電圧・パルス形状・消去時間、プログラム、プログラム禁止、プログラムスクラブ、読み出し、マージン読み出し、読み出しリフレッシュ、読み出しスクラブ動作、エラー訂正コード、データ回復モード、並びに、他のシステムパラメータが含まれ得る。 Cache storage may be used to store on-chip resource management data such as file management data. Files are e.g. "hot files" (i.e. associated with a large number of accesses, or "high cycle counts"), "cold files" (i.e. not modified for a long period of time, and in the future may be stored more slowly). ready to be moved to device or archival memory); It can be identified as a "replacement file" (ie, to replace the defective file). The identifier may also include a timestamp representing the last time the file associated with that identifier was written to the quadrant. Such a unique identifier, typically 32-bits to 128-bits long, can be written to one or more cache slices as part of writing the file itself to other memory slices within the same half-block. Files are written sequentially to the available erased space, and each new file written to memory can be assigned an identifier by incrementing the previous unique identifier. If desired, a new file can be written to part of a slice, and the unwritten part of the slice can be used to write part or all of the next file to avoid wasting storage space. Writing continuously until the entire memory space of the system is used helps to even out the consumption of TFTs across the system. Other on-chip resource management data include chip, block, plane, slice, page and string parameters, address locations of defective strings and their replacement strings, defective pages, defective planes, defective slices and defective blocks and their alternate replacements. , file identifiers for all files present in the block, lookup tables and linked lists for skipping over unusable memory, block erase cycle count, optimal voltage/pulse shape/erase time, program, program inhibit, Program scrub, read, margin read, read refresh, read scrub operation, error correction code, data recovery mode, as well as other system parameters may be included.
ブロックレベルでの各チップのモジュール性、並びに、プログラム及び消去のためのファウラー・ノルドハイムトンネリングに伴う低電力動作のために、いくつかのブロックの消去、いくつかの他のブロックでのプログラム、及び残りのブロックの１以上の読み出しを同時に実行するようにチップを設計することが可能である。システムコントローラは、バックグラウンドモードで動作するために、その動作の並列処理をブロックレベルで使用することができる。例えば、システムコントローラは、いくつかのブロックまたはチップ全体を削除（すなわち、スペースを空けるために消去）し、断片化ファイルを統合ファイルにデフラグメントし、かつ、所定時間を超えて非アクティブであったファイル、ブロックまたはチップをより低速のまたはアーカイバルな記憶装置、あるいは日時が近いタイムスタンプを有するファイルをグループ化させるチップに移動させると共に、最新のタイムスタンプによって元のファイル識別子を次に利用可能な物理ブロックのキャッシュ記憶装置１１６に書き換えることができる。 For modularity of each chip at the block level and low power operation with Fowler-Nordheim tunneling for programming and erasing, erasing some blocks, programming in some other blocks, and It is possible to design the chip to perform one or more reads of the remaining blocks simultaneously. The system controller can use parallelism of its operations at the block level to operate in background mode. For example, the system controller may delete (i.e., erase to free up space) some blocks or entire chips, defragment fragmented files into consolidated files, and have been inactive for more than a predetermined amount of time. Moving files, blocks or chips to slower or archival storage, or chips that group files with timestamps that are close in date and time, and keeping the original file identifier with the latest timestamp next available It is possible to rewrite the physical block cache storage device 116 .
ペタバイトストレージシステム内の何百万ものファイルの中から１つファイルの最新バージョンの位置の高速な検索を促進するためには、システムコントローラが迅速にアクセスできるように、各ファイルが物理的に再配置された場所にそのファイルの固有の識別子を割り当てることが重要である。本発明の一実施形態によれば、システムコントローラは、検索するファイルの固有の識別子（すなわち、３２～１２８ビットワード）をシステム内のいくつかのまたは全てのチップに対して同時にブロードキャストする。各チップは、その識別子を一時的に記憶するためのバッファメモリを備えており、オンチップ排他的論理和（ＸＯＲ）回路を使用して、バッファメモリ内の識別子を各ブロックのキャッシュ１１６に記憶された全ての識別子と比較し、一致が見つかった場合には、そのことを、それに対応するファイルの位置と共にシステムコントローラに報告する。２以上の一致が見つかった場合には、システムコントローラは、最新のタイムスタンプを有する識別子を選択する。検索するファイルが既知の期間内に書き込まれている場合、検索はわずか数チップに絞り込むことができる。１テラビットのチップの場合、各ブロックの全ての２Ｋスライスの全ての６４ビット識別子を格納するためには、１つの１２８Ｋビットスライスまたは１６×８Ｋビットページで十分である。 To facilitate fast retrieval of the location of the latest version of one of the millions of files in a petabyte storage system, each file is physically relocated for rapid access by the system controller. It is important to assign a unique identifier for that file to the specified location. According to one embodiment of the present invention, the system controller simultaneously broadcasts the unique identifier (ie, 32-128 bit word) of the file to search to some or all chips in the system. Each chip has a buffer memory for temporarily storing its identifier, and the identifier in the buffer memory is stored in each block's cache 116 using an on-chip exclusive OR (XOR) circuit. If a match is found, it is reported to the system controller along with the location of the corresponding file. If more than one match is found, the system controller selects the identifier with the latest timestamp. If the files to search were written within a known period of time, the search can be narrowed down to just a few chips. For a 1 Terabit chip, one 128 Kbit slice or 16×8 Kbit page is sufficient to store all 64-bit identifiers for all 2K slices of each block.
高速読み出しキャッシュメモリ用のＴＦＴペアTFT pairs for fast read cache memory
キャッシュ記憶装置１１６の読み出しレイテンシを短縮するために、センスアンプ２０６に物理的に最も近いＮＯＲストリング内のＴＦＴを対にして配置することができる。例えば、互いに隣接するＮＯＲストリングでは、共通のローカルワード線によって互いに関連付けられた２つのＴＦＴを共有して、それらの間に単一のデータビットを格納することができる。例えば、実施形態ＥＭＢ－３（図２Ｋ）では、プレーン２０２－７は、ローカルワード線２０８－Ｗを共有する互いに隣接するアクティブストリップからの一対のＴＦＴを含む（例えば、１つのＮＯＲストリング上のＴＦＴ２８１は、ＴＦＴ２８３のための基準ＴＦＴとして機能し得る。その逆も同様である）。一般的なプログラム動作では、両方のＮＯＲストリング上のＴＦＴが消去状態に初期化され、次に一方のＴＦＴ、例えばＴＦＴ２８１がより高い閾値電圧にプログラムされ、他方のＴＦＴ２８３が消去状態に維持されるようにプログラム禁止される。互いに隣接する２つのアクティブストリップ上の両方のＴＦＴは、それらの共有ローカルワード線２０８Ｗが読み出し電圧まで上昇すると、基板回路内の差動センスアンプによって同時に読み出され、導通し始めた最初のＴＦＴが、センスアンプを、ＴＦＴ２８１またはＴＦＴ２８３がプログラムされたＴＦＴであるかどうかに応じて状態「０」または状態「１」に変化させる。
To reduce the read latency of the cache store 116, the TFTs in the NOR strings physically closest to the
このＴＦＴ対スキームは、互いに隣接する２つのＮＯＲストリングのＴＦＴがほぼ完全にマッチしているので、高速センシング及びより高い耐久性という利点を有する。したがって、センスアンプでは、読み出される２つのＴＦＴ間のプログラム電圧差が小さくても、センスアンプを正しく作動させるのに十分である。加えて、プログラム可能な基準ＴＦＴの閾値電圧は、デバイスの寿命中に多数の書き込み／消去サイクルにわたってドリフトする恐れがあるので、このスキームでは、基準ＴＦＴ及び読み出しＴＦＴは両方とも新しいサイクルごとにリセットされる。実際、対をなす２つのＴＦＴのうちのいずれか一方が、基準ＴＦＴとして機能することができる。対をなす２つのＴＦＴが各サイクルに書き込まれたデータを反転させるかまたは反転させないようにランダムにスクランブルされる場合、各対の各ＴＦＴが統計的に他のＴＦＴと略同数のサイクルにわたって基準ＴＦＴとして機能する（反転／非反転コードは、読み出し動作中のスクランブル解除を助けるために、プログラムされているページと同一のページに格納することができる）。対を成すＴＦＴは互いに対して非常に接近しているので、すなわち同一プレーン上の互いに隣接する２つのアクティブストリップ上に存在するので、ＴＦＴは製造プロセスにおける局所的変動について互いに最良にトラックすることができ、また、読み出し動作中に最良に中和（すなわち、相殺する）することができる。 This TFT pairing scheme has the advantage of fast sensing and higher durability because the TFTs of two NOR strings adjacent to each other are almost perfectly matched. Therefore, in the sense amplifier, even a small program voltage difference between the two TFTs being read out is sufficient to operate the sense amplifier correctly. Additionally, since the threshold voltage of the programmable reference TFT can drift over many write/erase cycles during the lifetime of the device, in this scheme both the reference and read TFTs are reset with each new cycle. be. In fact, either one of the two TFTs in a pair can function as a reference TFT. If the two TFTs of a pair are randomly scrambled to either invert or not invert the data written in each cycle, then statistically each TFT in each pair is the reference TFT for approximately the same number of cycles as the other TFT. (The inverted/non-inverted code can be stored in the same page as it is programmed to aid in descrambling during read operations). Since the paired TFTs are very close to each other, i.e. on two adjacent active strips on the same plane, the TFTs can best track each other for local variations in the manufacturing process. and can be best neutralized (ie, canceled) during read operations.
あるいは、ＴＦＴ対スキームは、ＴＦＴ対が共通の垂直ローカルワード線を共有する別のプレーン上のＴＦＴに適用してもよい。このスキームの１つの欠点は、２つのＴＦＴがそれらの間に１ビットを格納する必要があるため、シリコン効率が５０％近く削減されることである。この理由で、各ブロックは、ブロックのわずかな割合（例えば、１％から１０％）だけが高速デュアルＴＦＴ対として使用され、ブロックの残りの部分が通常のＮＯＲストリング及びプログラム可能な基準ＴＦＴストリングとして動作するように構成することができる。ＴＦＴ対スキーム用に確保されている実際の割合は、特定の使用用途に応じて、システムコントローラによって臨機応変に変更することができる。本発明のＮＯＲストリングを動作させるための高レベルのフレキシビリティは、従来のＮＡＮＤストリングとは異なり、ＮＯＲストリング内のＴＦＴがランダムにアドレス指定可能であり、かつ、互いに独立してまたは他のＮＯＲストリング内のＴＦＴから独立して動作するという事実に起因する。 Alternatively, the TFT pair scheme may be applied to TFTs on separate planes where the TFT pairs share a common vertical local word line. One drawback of this scheme is that two TFTs are required to store a bit between them, reducing silicon efficiency by nearly 50%. For this reason, each block is such that only a small percentage (eg, 1% to 10%) of the block is used as high speed dual TFT pairs, and the rest of the block is used as normal NOR strings and programmable reference TFT strings. can be configured to work. The actual ratio reserved for TFT-to-scheme can be changed on an ad-hoc basis by the system controller, depending on the particular application. A high level of flexibility for operating the NOR strings of the present invention is that, unlike conventional NAND strings, the TFTs within the NOR strings are randomly addressable and can be independently addressed from each other or to other NOR strings. This is due to the fact that it operates independently of the TFTs inside.
ビデオまたは高解像度イメージングなどのデータ記憶装置の多数の用途は、多くのページまたはさらに多くのスライスを占めるデータファイルを必要とする。このようなファイルは、パイプライン方式で迅速にアクセスすることができる。すなわち、システムコントローラは、ファイルの最初のページまたは最初のスライスをキャッシュメモリに格納するとともに、残りのページまたはスライスを低コストのメモリに格納し、データをパイプラインシーケンスでストリーム出力する。したがって、ページまたはスライスは連続ストリームにリンクされ、このことにより、ファイルの最初のページがセンスアンプに迅速に読み込まれ、データバッファシフトレジスタに転送されて、プリチャージ中にブロックから最初のページをクロックアウトするとともに、パイプラインシーケンスにおける次の遅いページを読み出し、これにより、最初のページに続く各ページの読み出しアクセス時間を隠すようにする。例えば、キャッシュメモリに格納された８Ｋビットの最初のページが１０ナノ秒で読み込まれ、その後、１Ｇビット／秒でクロックアウトされる場合、８Ｋビット全体のクロックアウトを完了するのに約１マイクロ秒を要するが、これは、より低速なより低コストのページから２ページ目を読み出すのに十分過ぎるほどの時間である。ランダムに選択されたＴＦＴストリングをプリチャージすることによって提供されるフレキシビリティは、１以上のブロックから１以上のデータファイルを同時に読み出すとともに、それらのデータストリームを１以上のデータ入力／出力ポートにオンチップで送ることを可能にする。 Many applications of data storage such as video or high resolution imaging require data files that occupy many pages or even many slices. Such files can be rapidly accessed in a pipeline fashion. That is, the system controller stores the first page or first slice of the file in cache memory and the remaining pages or slices in lower cost memory and streams the data out in pipeline sequence. Pages or slices are therefore linked into a continuous stream, which allows the first page of the file to be quickly read into the sense amplifiers and transferred to the data buffer shift register to clock the first page out of the block during precharge. out and read the next slow page in the pipeline sequence, thereby hiding the read access time for each page following the first page. For example, if the first page of 8Kbits stored in cache memory is read in 10ns and then clocked out at 1Gbit/s, it takes about 1 microsecond to complete clocking out the entire 8Kbits. , which is more than enough time to read the second page from the slower, lower cost page. The flexibility provided by precharging randomly selected TFT strings allows the simultaneous reading of one or more data files from one or more blocks and turning those data streams on to one or more data input/output ports. Allows sending in chips.
ランダムアクセス読み出しrandom access read
ランダムアクセス読み出し本発明のプリチャージスキームは、データが連続的にクロックインされるか、またはランダムにアクセスされるように、また同様に、ストリームで連続的に読み出されるか、またはワードによってランダムにアクセスされるようにプログラムすることを可能にする。例えば、１つのプレーン内のアドレス指定されたページは、１以上の動作で、アドレス指定されたプレーンのセンスアンプ、レジスタまたはラッチに読み込むことができ、その後、チップの入力／出力パッドをルーティングするために、一度に１ワードで、３２ビット、６４ビットまたは１２８ビットワードでランダムにアクセスできる。このようにして、ページ全体を逐次的にストリーミングすることに伴う遅延を回避することができる。 Random Access Read The precharge scheme of the present invention allows data to be clocked in continuously or accessed randomly, and likewise read out continuously in a stream or accessed randomly by word. allow you to program it to For example, an addressed page in one plane can be read into the addressed plane's sense amplifiers, registers or latches in one or more operations, and then to route the chip's input/output pads. can be randomly accessed in 32-bit, 64-bit or 128-bit words, one word at a time. In this way, delays associated with streaming entire pages sequentially can be avoided.
全ての実施形態において、例えば図２Ｈにおいて、アクティブストリップの両側のＴＦＴのうちの一方のＴＦＴのみが１回の読み出し動作に参加することができる。アクティブストリップの反対側にある全てのＴＦＴは、「オフ」状態に設定する必要がある。例えば、ＴＦＴ２８５を読み出す場合、同一のアクティブストリップ上のＴＦＴ２８３は遮断しなければならない。マルチ状態ＴＦＴの正しい状態を読み出す他のスキームは、当業者には既知である。
In all embodiments, for example in FIG. 2H, only one of the TFTs on either side of the active strip can participate in one read operation. All TFTs on the opposite side of the active strip should be set to the "off" state. For example, when reading
本発明のＴＦＴの読み出しは、従来のＮＡＮＤフラッシュメモリセルを読み出すことよりはるかに速い。これは、読み出される１つのＴＦＴと直列のＴＦＴを「オン」にする必要があるＮＡＮＤストリングと比較して、ＮＯＲストリングでは、読み出されるＴＦＴのみを「オン」にすればよいからである。金属副層２２４がアクティブ層の一体部分として設けられていない実施形態（例えば、図２Ｂ－１の２２０ａ参照）では、両側に１、０２４個の不揮発性ＴＦＴを有するストリングについて、各アクティブストリップの一般的な線路抵抗は、約５００、０００オームであり、各アクティブストリップの一般的なキャパシタンス（例えば、図３Ａのキャパシタ３６０）は、約５フェムトファラドであり、これにより、約１０ナノ秒以下のＲＣ時間遅延が提供される。アクティブストリップの線路抵抗Ｒを低減させるために金属副層２２４が設けられた場合は、時間遅延は大幅に減少され得る。読み出しレイテンシをさらに短縮するためには、選択されたアクティブブロック内のいくつかまたは全てのプレーンは、それらの読み出し電圧Ｖｓｓ（ソース線）及びＶｂｌ（ビット線）にプリチャージされた状態に保たれ、これにより、該プレーンは、アドレス指定されたＴＦＴを直ちにセンシングできる状態になる（すなわち、読み出し動作の直前のプリチャージに必要な時間が不要になる）。電荷リークを補償するためにキャパシタ３６０を定期的に再充電するために必要な電流は非常に小さいので、このようなスタンバイ状態では待機電力をほとんど必要としない。各ブロック内で、８以上の全てのプレーンの全てのＮＯＲストリングは、高速読み出しに備えてプリチャージすることができる。例えば、プレーン２０７－０（図２Ａ）内の全てのＮＯＲストリングを読み出した後、プレーン２０７－１のＮＯＲストリングのＴＦＴは、そのソース線電圧Ｖｓｓ及びビット線電圧Ｖｂｌが読み出し動作のために事前に設定されているので、すぐに読み出すことができる。
Reading the TFT of the present invention is much faster than reading a conventional NAND flash memory cell. This is because in a NOR string only the TFT to be read needs to be turned "on" as compared to a NAND string which requires turning "on" a TFT in series with one TFT being read. In embodiments where the
メモリブロック１００では、ＮＯＲストリングごとに１つのＴＦＴのみが、１回の動作で読み出すことができる。８０００個の並んでいるＮＯＲストリングを有するプレーンでは、各ＮＯＲストリングが基板２０１内のそれ自体のセンスアンプ２０６（図２Ｃ）に接続されているという条件で、共通のグローバルワード線を共有する８０００個のＴＦＴを全て同時に読み出すことができる。各センスアンプが、例えば、ストリング復号化回路を使用して同一プレーン内の４個のＮＯＲストリング間で共有される場合、４つの読み出し動作を４つの連続するステップで行う必要がある（各読み出し動作で、２０００個のＴＦＴを読み出す）。各プレーンは専用のセンスアンプのセットを備えてもよいし、あるいは、プレーン復号化セレクタを介して、８以上のプレーン内のＮＯＲストリング間で１セットのセンスアンプを共有してもよい。加えて、１以上のセットのセンスアンプを、象限内及びその鏡像象限のＮＯＲストリング間で共有してもよい（例えば、図６Ａ、図６Ｂ及び図６Ｃ中のセンスアンプ（ＳＡ）２０６を参照）。各プレーンが個別のセンスアンプを備えることにより、全てのプレーンのＮＯＲストリングの同時読み出し動作が可能になり、これにより、読み出し動作のスループットが向上する。しかしながら、このようなより高いデータスループットは、より大きな電力消費と、追加のセンスアンプに必要とされる追加のチップ面積とを代償にして得られる（それらが、ブロック１００の真下の基板２０１内に配置できる場合を除いて）。実際には、メモリブロックのパイプラインクロッキングまたはデータ入出力を理由として、ＮＯＲストリングのスタックごとに１セットのセンスアンプだけで十分であり得る。したがって、あるプレーンの最初のページがそのセンスアンプから高速シフトレジスタに転送される間に、２番目のプレーンの最初のページが２番目のセットのセンスアンプに読み込まれ、この２つのセットが１つのセットの入力／出力シフトレジスタを共有する。
In
あまりにも多くのＴＦＴが一度に読み出されると、並列動作でも接地電圧のバウンスによって過度の電気ノイズが発生する恐れがある。この接地バウンスは、各アクティブストリップの仮想Ｖｓｓ電圧を設定し一時的に保持するためにプリチャージキャパシタ３６０に依存する全ての実施形態において、実質的に抑制される。この場合、全てのＮＯＲストリングの電源電圧ＶｓｓはチップのＶｓｓ接地線に接続されていないので、チップの接地電源から電荷を引き出すことなく、任意の数のアクティブストリップを同時に検出することが可能となる。
If too many TFTs are read out at once, even in parallel operation, ground voltage bounce can cause excessive electrical noise. This ground bounce is substantially suppressed in all embodiments that rely on
プログラム（書き込み）動作及びプログラム禁止動作Program (write) operation and program inhibit operation
ＮＯＲストリング内のアドレス指定されたＴＦＴをその意図された閾値電圧にプログラムするためのいくつかの方法がある。他の一般的に使用されている方法は、直接トンネリングまたはファウラー・ノルドハイムトンネリングに関わらず、トンネリングによるものである。この業界で過去４０年間採用されている最も一般的な方法は、チャネルホットエレクトロン注入によるものである。これらのトンネリングメカニズム及び電荷トラップメカニズムはいずれも非常に効率的であるため、ＮＯＲストリング内のＴＦＴをプログラムするのに必要な電流はごくわずかであり、このため、最小限の電力消費で数十万のＴＦＴの並列プログラムが可能となる。説明目的のために、トンネリングによるプログラムは、アドレス指定されたワード線（制御ゲート）への１００マイクロ秒（μｓ）の持続時間の２０Ｖパルスの印加と、アクティブストリップ（例えば、図２Ａのアクティブ層２０２－０に形成されたアクティブストリップ）への０Ｖの印加とが必要であると仮定する。この条件下で、ソース領域及びドレイン領域としてそれぞれ機能するＮ＋副層２２１及びＮ＋副層２２３（図２Ｂ－１）は、両方とも０Ｖに設定される。ＴＦＴのＰ－チャネル副層２２２はプレーンで反転されているので、電子は対応する電荷トラップ層にトンネルする。ＴＦＴプログラムは、ローカルワード線とソース及びドレイン領域との間に、半選択電圧（例えば、この例では１０Ｖ）を印加することによって禁止することができる。プログラム禁止は、例えば、ストリップ電圧を０Ｖに保持しながらワード線電圧を１０Ｖまで下げること、またはワード線電圧を２０Ｖに保持しながらアクティブストリップ電圧を１０ボルトまで上げること、あるいはこれら２つの組み合わせによって達成することができる。 There are several methods for programming an addressed TFT in a NOR string to its intended threshold voltage. Another commonly used method is by tunneling, whether direct tunneling or Fowler-Nordheim tunneling. The most common method employed in the industry for the last 40 years is by channel hot electron injection. Both of these tunneling and charge trapping mechanisms are so efficient that the current required to program the TFTs in the NOR string is negligible, allowing hundreds of thousands of watts with minimal power consumption. of TFTs can be programmed in parallel. For illustrative purposes, programming by tunneling consists of applying a 20V pulse of 100 microseconds (μs) duration to the addressed word line (control gate) and applying an active strip (eg, active layer 202 in FIG. 2A). Suppose we need to apply 0V to the active strip (which is formed at -0). Under this condition, the N + sublayer 221 and N + sublayer 223 (FIG. 2B-1), functioning as source and drain regions respectively, are both set to 0V. Since the P - channel sublayer 222 of the TFT is plane inverted, electrons tunnel to the corresponding charge trapping layer. TFT programming can be inhibited by applying a half-select voltage (eg, 10V in this example) between the local word line and the source and drain regions. Program inhibit is achieved, for example, by lowering the word line voltage to 10 V while holding the strip voltage at 0 V, or raising the active strip voltage to 10 volts while holding the word line voltage at 20 V, or a combination of the two. can do.
一度にプログラムすることができるのは、アドレス指定された１つのアクティブストリップ内の１つのＴＦＴのみであるが、他のストリップ上のＴＦＴも同一のプログラムサイクル中に同時にプログラムすることができる。アドレス指定されたアクティブストリップの一方の側縁部上の多数のＴＦＴのうちの１つ（例えば、偶数アドレス指定されたＮＯＲストリング内の１つのＴＦＴ）をプログラムするとき、そのＮＯＲストリング内の他の全てのＴＦＴはプログラム禁止され、また、アクティブストリップの他方の側縁部上の全てのＴＦＴ（例えば、奇数アドレス指定されたＮＯＲストリング内の全てのＴＦＴ）も同様にプログラム禁止される。 Only one TFT in an addressed active strip can be programmed at a time, but TFTs on other strips can be programmed simultaneously during the same program cycle. When programming one of many TFTs on one side edge of an addressed active strip (e.g., one TFT in an even-addressed NOR string), the other TFTs in that NOR string All TFTs are program inhibited, and all TFTs on the other side edge of the active strip (eg, all TFTs in odd addressed NOR strings) are similarly program inhibited.
アドレス指定されたＴＦＴがその指定された状態の目標閾値電圧にプログラムされると、その目標電圧をオーバーシュートしたときにＴＦＴに不要なストレスがかかるので、そのＴＦＴのプログラム禁止が必要とされる。ＭＬＣが使用される場合、目標電圧をオーバーシュートすると、次に高い目標閾値電圧状態でオーバーステップまたはマージを引き起こす恐れがある。そのため、意図された閾値電圧に達したＴＦＴは、プログラム禁止にしなければならない。同一のグローバルワード線及びそれに関連するローカルワード線を共有する同一プレーン上の隣接するアクティブストリップ内の全てのＴＦＴは、２０Ｖのプログラム電圧に曝されるので、それらの目標閾値電圧にプログラムした後はプログラム禁止にする必要があることに留意されたい。また、消去状態にあり、消去された状態を保持するべきＴＦＴは、プログラム禁止にする必要がある。同様に、同一のブロック内にあり、同一のグローバルワード線及びそれに関連するローカルワード線を共有する他のプレーン上の全てのＴＦＴ（すなわち、スライス１１４内の全てのＴＦＴ）も２０Ｖのプログラム電圧に曝されるので、それらもプログラム禁止にする必要がある。これらのプログラム条件及びプログラム禁止条件は全て、本発明のメモリブロックに適用することができる。その理由は、各アクティブストリップの偶数側及び奇数側は、互いに異なるグローバルワード線及びそれらに関連するローカルワード線によって制御されるため、並びに、各アクティブストリップの共有のソース線及びビット線の電圧は、そのプレーンに関係なく、同一のプレーン上または他のプレーン上の他の全てのアクティブストリップから独立して設定できるためである。 Once an addressed TFT is programmed to the target threshold voltage of its designated state, program inhibiting of that TFT is required because the TFT is unnecessarily stressed when it overshoots its target voltage. If an MLC is used, overshooting the target voltage can cause overstepping or merging at the next higher target threshold voltage state. Therefore, TFTs that have reached their intended threshold voltage must be program inhibited. All TFTs in adjacent active strips on the same plane that share the same global word line and its associated local word line are exposed to a program voltage of 20V, so after programming to their target threshold voltages, Note that it must be program inhibited. Also, TFTs that are in the erased state and should remain in the erased state should be program inhibited. Similarly, all TFTs on other planes that are within the same block and share the same global word line and its associated local word line (i.e., all TFTs within slice 114) are also pulled to the 20V program voltage. exposed, they should also be program inhibited. All of these program and program inhibit conditions are applicable to the memory blocks of the present invention. This is because the even and odd sides of each active strip are controlled by different global wordlines and their associated local wordlines, and the voltages on the shared source and bitlines of each active strip are , regardless of its plane, because it can be set independently from all other active strips on the same plane or on other planes.
プログラムシーケンスの一例では、ブロック内の全てのＴＦＴは、最初に約１Ｖの閾値電圧に消去される。次に、アドレス指定されたＴＦＴをプログラムする場合は、アドレス指定された各ＴＦＴのアクティブストリップ上の電圧は、０Ｖに設定される（例えば、図３Ａに示すように、プリチャージワード線２０８－ＣＨＧと共に接続２７０を介して、または配線接続２８０を介して）。あるいは、アドレス指定されたＴＦＴを消去状態（すなわち、プログラム禁止）に保つ場合は、アドレス指定されたＴＦＴのアクティブストリップの共有のソース線上の電圧は、約１０Ｖに設定される。次に、アドレス指定されたＴＦＴに関連するグローバルワード線の電圧を、１回のステップまたは電圧を徐々に増加させる短時間のステップのいずれかによって、約１４Ｖから開始して、約２０Ｖまで上げる。このような電圧を徐々に増加させるステップにより、ＴＦＴにかかる電気的ストレスを低減させ、目標閾値電圧のオーバーシュートを回避することができる。ブロック内の全ての他のグローバルワード線は、半選択電圧１０Ｖに設定される。また、メモリブロック内のアドレス指定されていない全てのプレーン上の全てのアクティブストリップ、並びに、アドレス指定されたプレーン内の個別にアドレス指定されていない全てのアクティブストリップも１０Ｖに設定される。それらは、図２Ｃの基板回路２０６－０及び２０６－１へのそれらのアクセストランジスタ（図示せず）を確実にオフにすることによってフローティング状態にすることができる。重要なことは、メモリブロック内のアドレス指定されていない全てのプレーン上のアクティブストリップ、並びに、アドレス指定されたプレーン内の個別にアドレス指定されていない全てのアクティブストリップは、それらの電圧が約０Ｖに設定されるとフローティング状態になる、すなわち、プログラム禁止モードではない場合には、誤ってプログラムされる恐れがある。これらのアクティブストリップは、それらの１０Ｖのローカルワード線に対して強力に容量結合されているため、１０Ｖ近くでフローティング状態になる。徐々に高くなる電圧プログラムパルスの各々に続いて、アドレス指定されたＴＦＴがその目標閾値電圧に達したか否かを決定するために読み出しサイクルが行われる。目標閾値電圧に達すると、さらなるプログラムを禁止するために、アクティブストリップ電圧は約１０Ｖまで上昇する（あるいは、ブロック内の１つのアドレス指定されたグローバルワード線を除く他の全てが１０Ｖまで上昇すると、ストリップはフローティング状態になり、１０Ｖ近くまで上昇する）。一方、グローバルワード線は、同一プレーン上の目標閾値電圧に達していない他のアドレス指定されたストリップのプログラムを継続する。このプログラム／読み出し検証シーケンスは、全てのアドレス指定されたＴＦＴが正しくプログラムされたことが読み出し検証されたときに終了する。休止状態の、すなわち頻繁にアクセスされないチップ上の全てのブロックは、好ましくは、例えばそれらのアクティブストリップ及び導体上の電圧を接地電位に設定することによって、電源オフにするべきである。
In one example program sequence, all TFTs in a block are first erased to a threshold voltage of approximately 1V. Then, when programming the addressed TFTs, the voltage on the active strip of each addressed TFT is set to 0V (eg, precharge word line 208-CHG as shown in FIG. 3A). via
ＭＬＣが使用されるとき、複数の閾値電圧状態のうちの正しい１つのプログラムは、全ての目標電圧状態を並列にプログラムすることによって加速され得る。まず、全てのアドレス指定されたアクティブストリップのキャパシタ３６０を（例えば、図３Ａの接続２７０及びプリチャージワード線２０８－ＣＨＧを介して）、いくつかの電圧（例えば、２ビットの情報を各ＴＦＴに記憶する場合は、０Ｖ、１．５Ｖ、３．０Ｖまたは４．５Ｖ）のうちの１つの電圧にプリチャージする。次に、約２０Ｖのパルスをアドレス指定されたグローバルワード線に印加し、これにより、ＴＦＴの電荷トラップ層を、異なる有効トンネリング電圧（すなわち、それぞれ２０Ｖ、１８．５Ｖ、１７Ｖまたは１５．５Ｖ）に曝す。この結果、単一の粗いプログラムステップでプログラムされた４つの閾値電圧のうちの正しいものが得られる。その後、細かいプログラムパルスが、個々のＴＦＴレベルで印加され得る。
When MLC is used, programming the correct one of multiple threshold voltage states can be accelerated by programming all target voltage states in parallel. First, all addressed active strip capacitors 360 (eg, via
ブロック内の全てのアクティブストリップの固有寄生キャパシタンスＣを理由として、ブロック内の全てのプレーン上の全てのアクティブストリップは、アドレス指定されたグローバルワード線上に高電圧パルスを印加する前に（並列または順次に）所定の位置にプリチャージ電圧状態を設定することができる。この結果、非常に多数のＴＦＴの並列プログラムを実現することができる。例えば、図１Ａ－２では、１つのページ１１３内の全てのＴＦＴ、または１つのスライス１１４内の全てのページを１つの高電圧パルスシーケンスでコースプログラムすることができる。その後、個々の読み出し検証、及び必要ならば、適切にプログラムされたアクティブストリップをプログラム禁止モードのリセットを行うことができる。プログラム時間は比較的長い（例えば、約１００マイクロ秒）のに対して、全てのキャパシタ３６０のプリチャージまたはアドレス指定されたＴＦＴの読み出し検証は、約１００ナノ秒で、すなわち１，０００倍早く実行することができるので、プリチャージは有益である。したがって、単一のグローバルワード線プログラムシーケンスで多数のＴＦＴをプログラムすることが有利であり、このことは可能である。その理由は、直接トンネリングまたはファウラー・ノルドハイムトンネリングのプログラムメカニズムが、プログラムされるＴＦＴごとにわずかな電流しか必要としないからである。プログラムは一般的に、電荷トラップ材料中に１００個以下の電子をトラップしてＴＦＴの閾値を１ボルト以上にシフトすることを必要とし、これらの電子は、アクティブストリングの寄生キャパシタにプリチャージされた電子の貯蔵庫から容易に供給することができる（ただし、ストリングが、寄生キャパシタンスに寄与する十分な数のＴＦＴを有することが条件である）。
Due to the inherent parasitic capacitance C of all active strips in the block, all active strips on all planes in the block must be checked (either in parallel or sequentially) before applying a high voltage pulse on the addressed global word line. and (b) the precharge voltage state can be set at a predetermined location. As a result, parallel programming of a very large number of TFTs can be realized. For example, in FIG. 1A-2, all TFTs in one
従来のチャネルホットエレクトロン注入メカニズムを用いたＴＦＴのプログラムは、トンネリングによるプログラムと比較して効率が低いので（１つのＴＦＴの閾値電圧を適切にシフトするために、桁違いに多くの電子を必要とする）、チャネルホットエレクトロン注入は、複数のアクティブストリップをプリチャージすることに依存する実施形態での使用には適していない。それどころか、チャネルホットエレクトロン注入プログラムは、プログラム中にアドレス指定されたソース領域及びドレイン領域への配線接続を必要とするため、並列プログラムを実行する能力を著しく制限する。 Programming TFTs using the conventional channel hot electron injection mechanism is less efficient than programming by tunneling (orders of magnitude more electrons are required to adequately shift the threshold voltage of a single TFT). ), channel hot electron injection is not suitable for use in embodiments that rely on precharging multiple active strips. On the contrary, channel hot electron injection programs require wiring connections to the source and drain regions addressed during the program, which severely limits the ability to perform parallel programs.
消去動作Erase operation
いくつかの電荷トラップ層では、消去は、トラップされた電子電荷の逆トンネリング、またはトラップされた電子を電気的に中和するためのホールのトンネリングによって達成される。消去はプログラムよりも遅く、数十ミリ秒の消去パルスを必要とし得る。したがって、消去動作は、ブロックまたは複数ブロックレベルで頻繁に、多くの場合はバックグラウンドモードで実施される。消去されるブロックは、それらの予め定められた消去電圧にプリチャージされるようにタグ付けされ、次いで、全てのタグ付けされたブロックを同時に消去し、他のタグ付けされたブロックの消去を継続しながら、正しく消去されたことが確認されたブロックの消去を中止する。一般的に、ブロック消去は、ブロック内の全てのグローバルワード線の電圧を０Ｖに保ちながら、ピラー２９０（図３Ａ、図４Ｄ、図２Ｋ－１）を介した接続を通じて各アクティブストリップのＰ－副層２２２（図２Ｂ－１）に対して約２０Ｖを印加することによって実行することができる。しかしながら、ピラー２９０は、金属副層２２４が使用される実施形態では使用することができない。その理由は、金属副層２２４は、互いに異なるプレーン間の過度のリークのための経路を提供するためである。このため、Ｐ－チャネル２２２への基板接触が存在しない場合における、ブロック内の全てのＴＦＴを消去するための１つの代替方法は、Ｐ－副層２２２を１×１０１７／ｃｍ３から１×１０１８／ｃｍ３の比較的広い範囲にドープして、Ｎ＋Ｐ－逆バイアス伝導特性を高めることである。次に、消去される全てのアクティブストリップのＮ＋副層２２１及び２２３が（図２Ｃの基板接続２０６－０を介して）約２０Ｖまで上昇すると、逆接合リークによりＰ－副層２２２（チャネル領域）上の電圧が約２０Ｖになり、約０Ｖに保持されたローカルワード線を有する全てのＴＦＴについて、電荷トラップ層にトラップされた電子をＰ－副層２２２に放出することによってトンネル消去が開始される。
In some charge trapping layers, erasure is accomplished by reverse tunneling of trapped electron charges or tunneling of holes to electrically neutralize trapped electrons. Erase is slower than program and can require an erase pulse of tens of milliseconds. Therefore, erase operations are frequently performed at the block or multi-block level, often in background mode. Blocks to be erased are tagged to be precharged to their predetermined erase voltage, then erase all tagged blocks simultaneously and continue erasing other tagged blocks. while erasing blocks that have been confirmed to have been correctly erased is stopped. In general, block erase is performed by keeping the voltage of all global wordlines in the block at 0V, while maintaining the P - sub-sub of each active strip through connections via pillars 290 (FIGS. 3A, 4D, 2K-1). This can be done by applying about 20V to layer 222 (FIG. 2B-1). However,
部分的なブロック消去も可能である。例えば、１以上の選択されたスライス１１４（図６Ｂ）上のＴＦＴのみを消去する場合、一般的にブロック１００内の全てのアクティブストリップによって共有されるピラー２９０は、ブロック内の全てのＴＦＴのＰ－副層２２２（チャネル）に高い消去電圧Ｖｅｒａｓｅを供給するために、基板回路（例えば、図５Ｂの基板回路２６２－０）に接続される。消去のために選択されたスライス以外のブロック内の全てのスライスのグローバルワード線は、半消去電圧約１０Ｖに保持されるか、またはフローティング状態になる。消去される１以上のスライスは、消去パルスの持続時間の間、それらのグローバルワード線を約０Ｖにする。このスキームは、ストリップ選択デコーダが、それらの接合部で消去電圧Ｖｅｒａｓｅ約２０ボルトに耐えることができる高電圧トランジスタを使用することを必要とする。あるいは、アドレス指定されたグローバルワード線を除いた全てをゼロボルトに保持するとともに、アドレス指定されたグローバルワード線に基板から供給される－２０Ｖをパルスし、プレーン２０２－０から２０２－７内の全てのアクティブストリップを０Ｖに充電する。この方法は、アドレス指定されたグローバルワード線を共有する全てのＴＦＴの１以上のＺ－Ｘスライス１１４の部分的なブロック消去を可能にする。
Partial block erasure is also possible. For example, when erasing only TFTs on one or more selected slices 114 (FIG. 6B),
部分的なブロック消去のための他のスキームも可能である。例えば、１以上の選択されたＺ－Ｘスライスを消去し、かつ他の全ての消去を禁止する場合には、ブロック内の全てのグローバルワード線を最初に０Ｖに保持するともに、ブロック内の全てのストリングを半選択電圧約１０Ｖに基板から充電し、次いで、それらの基板２７０内のアクセス選択トランジスタ（図示せず）をオフにすることによって絶縁状態（フローティング状態）にする。次に、ブロック内の全てのグローバルワード線を約１０Ｖまで上昇させて、全てのアクティブストリング上の電圧を容量結合によって約２０Ｖまでブーストさせる。次いで、消去される１以上のＺ－Ｘスライスのグローバルワード線を０Ｖにするとともに、残りのグローバルワード線は消去パルスの持続時間の間は１０Ｖに保持し続ける。部分的なブロック消去のためのアクティブストリップを選択するためには、基板２７０内のそれらのアクセストランジスタは、プログラム動作または消去動作に必要な期間を超える期間にわたってアクティブストリップ上の電荷を約２０Ｖに保持することができる高電圧トランジスタである必要があることに留意されたい。消去パルスの大きさ及び持続時間は、ほとんどのＴＦＴが、ゼロボルトと１ボルトとの間のわずかなエンハンスメントモード閾値電圧まで消去されるようなものであるべきである。いくつかのＴＦＴは、オーバーシュートし、空乏モード（すなわち、わずかに負の閾値電圧を有する）に消去され得る。そのようなＴＦＴは、消去シーケンスの一部として、消去パルスの終了後に、わずかなエンハンスメントモード閾値電圧にソフトプログラムする必要がある。
Other schemes for partial block erasure are also possible. For example, if one or more selected ZX slices are to be erased and all other erases are inhibited, all global word lines in the block are initially held at 0V and all , are charged from the substrate to a half-select voltage of about 10V and then isolated (floating) by turning off access select transistors (not shown) in their
高度にスケールされた短いチャネルＴＦＴにおけるフリンジ電界によって支援された横方向ホッピングトンネル消去Lateral Hopping Tunnel Erase Assisted by Fringe Fields in Highly Scaled Short Channel TFTs
本開示中で前述したように、本発明のアクティブストリップは、超短チャネルＴＦＴで製造することができる（例えば、図５Ｇの実施形態ＥＭＢ－３ＡのＴＦＴ ＴＲ ５８５のＰ－副層５２２は、１０Ｎｍ程度の短い有効チャネル長さＬを有し得る）。図７は、実施形態ＥＭＢ－３Ａのアクティブ層５０２－７のＺ－Ｘ平面における断面図であり、図５Ｇの短チャネルＴＦＴ ＴＲ ５８５をより詳細に示している。この短チャネルＴＦＴ ＴＲ ５８５では、Ｎ＋副層５２１はソースとして機能し、Ｎ＋副層５２３はドレインとして機能し、Ｐ－副層５２２は、電荷蓄積材料５３１及びワード線２０８Ｗと共にチャネルとして機能する。図７は、ワード線２０８Ｗ上の電圧（約０Ｖ）とＮ＋副層５２１及び５２３の両副層上の電圧（約２０Ｖ）とによって提供される楕円空間５７４内のフリンジ電界下でのＮ＋副層５２１及びＮ＋副層５２３への電子トンネリングを伴う（矢印５７８で示す）、電荷トラップ材料５３１－ＣＴ内のトラップされた電子の横方向ホッピングメカニズム（矢印５７７で示す）を用いた、十分に短いチャネル長さＬを有するＴＦＴの消去を示す。
As previously described in this disclosure, the active strip of the present invention can be fabricated with ultra - short channel TFTs (eg, the P-
図７に示すように、電荷トラップ層５３１は、トンネル誘電体副層５３１－Ｔと、電荷トラップ副層５３１－ＣＴ（例えば、シリコンリッチ窒化シリコン）と、ブロッキング誘電体副層５３１－Ｂとから構成される。それを覆うチャネル（すなわち、Ｐ－副層５２２）は、その非常に短いチャネル長を理由として、ローカルワード線２０８ＷとＮ＋副層５２１（ソース領域）とＮ＋副層５２３（ドレイン領域）との間のフリンジ電界（図７では、破線の楕円形５７４によって示される）によって大きく影響される。
As shown in FIG. 7, the
消去中、電荷トラップ副層５３１－ＣＴにトラップされた電子（破線５７５で示す）は、矢印５７３及び５７６で示すように、両領域とも高い消去電圧Ｖｅｒａｓｅ約２０Ｖに保持されたソース領域（Ｎ＋副層５２１）及びドレイン領域（Ｎ＋副層５２３）へのトンネリングによって除去される。ある状況下では、特にＰ－ピラー２９０が設けられていない場合、またはＰ－ピラー２９０が基板から約２０Ｖの全部を供給することができない場合、Ｐ－チャネル５２２上の電圧Ｖｅｒａｓｅは約２０Ｖよりも低くなり、Ｐ－副層５２２の近くのトラップされた電子のトンネル消去は効果が低くなる。しかしながら、フリンジ電界５７４は、電荷トラップ副層５３１－ＣＴのシリコンリッチ窒化シリコン内での電子の横方向の移動（すなわち、矢印５７７で示すような横方向）を助ける。この横方向の移動は、ホッピングまたはフランケル・プール伝導と呼ばれることも多く、電子が、その近くのソース領域及びドレイン領域の約２０Ｖに引き寄せられることに起因する。電子が移動してソース領域及びドレイン領域に十分に接近すると、電子は、矢印５７８で示すように、電荷トラップ副層５３１－ＣＴからトンネルして出ることができる。このフリンジ電界アシスト消去機構は、ソース－ドレインリークが短いチャネルに対して許容可能であるという条件で、チャネル長さをより短くすると（例えば、５ナノメートルから４０ナノメートルの範囲）、より効果的になる。チャネル長さが高度にスケールされている場合、Ｐ－副層５２２を可能な限り薄くする（例えば、８ナノメートルから８０ナノメートルの範囲の厚さにする）ことによってソース－ドレインリークが抑制され、この結果、トランジスタが「オフ」状態のとき、Ｐ－副層５２２はその全体を通して容易に使い果たされる。
During erase , electrons trapped in the charge trapping sublayer 531-CT (indicated by dashed line 575) are transferred to the source region (N + sublayer 521) and by tunneling to the drain region (N + sublayer 523). Under some circumstances, the voltage V erase on P - channel 522 can be less than about 20V, especially if P - pillar 290 is not provided, or if P - pillar 290 cannot supply all of about 20V from the substrate. will also be lower, and tunneling erasure of trapped electrons near the P − sublayer 522 will be less effective. However, the
３次元アレイにおける準揮発性ランダムアクセスＴＦＴメモリストリングSemi-volatile random-access TFT memory strings in three-dimensional arrays
上述の電荷トラップ材料（例えば、ＯＮＯスタック）は、データ保持時間（一般的に、長い年数で測定される）は長いが、耐久性は低い。耐久性は、いくつかの書き込み／消去サイクル後の記憶トランジスタの性能劣化の尺度である。頻繁なデータの書き換えを必要とする一部のストレージアプリケーションでは、約１０、０００サイクル未満の耐久性は低すぎると見なされる。しかしながら、本発明の実施形態ＥＭＢ－１、ＥＭＢ－２、及びＥＭＢ－３のＮＯＲストリングは、データ保持時間は実質的に減少したが耐久性は大幅に増加した（例えば、データ保持時間は数年から数時間または数分に減少したが、耐久性（書き込み／消去サイクル）は１万サイクルから数千万サイクルに増加した）電荷トラップ材料を提供することができる。例えば、ＯＮＯ膜または電荷トラップ層の同様の組み合わせでは、トンネル誘電体層、一般的には５～１０Ｎｍの酸化シリコンは、３ナノメートル以下に薄くされるか、完全に他の誘電体（例えば、窒化シリコンまたはＳｉＮ）に置換されるか、または単純に除去されない。同様に、電荷トラップ材料層は、従来のＳｉ３Ｎ４よりもシリコンリッチな、よりシリコンリッチな窒化シリコン（例えば、Ｓｉ１．０Ｎ１．１）にしてもよい。適切な正の制御ゲートプログラム電圧下で、電子は、より薄いトンネル誘電体層を通って窒化シリコン電荷トラップ材料層内に直接トンネルすることができる（一般的に、プログラムするためにより高い電圧を必要とするファウラー・ノルドハイムトンネリングとは異なる）。電子は、数分、数時間、または数日の間、窒化シリコン電荷トラップ層に一時的にトラップされる。電荷トラップ窒化シリコン層及びブロッキング層（例えば、酸化シリコン、酸化アルミニウム、または他の高Ｋ誘電体）は、電子が制御ゲート（すなわち、ワード線）に逃げることを防ぐ。しかしながら、電子は負に帯電しており互いに反発し合うので、トラップされた電子は最終的にアクティブストリップのＮ＋副層２２１及び２２３、並びにＰ－副層２２２にリークして戻る。たとえ３Ｎｍ以下のトンネル誘電体層が長期間のサイクルの後に局所的に破壊されたとしても、電荷トラップ材料中にトラップされている電子はその電荷トラップ材料からなかなか離れない。 The charge trapping materials described above (eg, ONO stacks) have long data retention times (typically measured in years) but low durability. Endurance is a measure of performance degradation of a storage transistor after a number of write/erase cycles. For some storage applications that require frequent data rewrites, endurance below about 10,000 cycles is considered too low. However, the NOR strings of embodiments EMB-1, EMB-2, and EMB-3 of the present invention have substantially reduced data retention times but greatly increased endurance (e.g., data retention times of several years). from hours or minutes, but endurance (write/erase cycles) increased from 10,000 cycles to tens of millions of cycles). For example, in ONO films or similar combinations of charge trapping layers, the tunnel dielectric layer, typically 5-10 Nm of silicon oxide, is thinned to 3 nm or less, or completely other dielectrics (e.g. silicon nitride or SiN) or simply not removed. Similarly, the charge trapping material layer may be more silicon-rich silicon nitride (eg, Si 1.0 N 1.1 ), which is more silicon-rich than conventional Si 3 N 4 . Under a suitable positive control gate programming voltage, electrons can tunnel directly into the silicon nitride charge trapping material layer through a thinner tunnel dielectric layer (generally requiring a higher voltage to program). (unlike Fowler-Nordheim tunneling). Electrons are temporarily trapped in the silicon nitride charge trapping layer for minutes, hours, or days. Charge trapping silicon nitride layers and blocking layers (eg, silicon oxide, aluminum oxide, or other high-K dielectrics) prevent electrons from escaping to the control gate (ie, wordline). However, since the electrons are negatively charged and repel each other, the trapped electrons eventually leak back to the N + sublayers 221 and 223 and the P - sublayer 222 of the active strip. Even if a tunnel dielectric layer of 3 Nm or less is locally destroyed after long-term cycling, the electrons trapped in the charge trapping material will stick to the charge trapping material.
電荷蓄積材料の他の組み合わせによっても、耐久性は高いがデータ保持時間は短い（「半揮発性」または「準揮発性」）ＴＦＴを得ることができる。このようなＴＦＴは、失われた電荷を補充するために定期的な書き込みリフレッシュまたは読み出しリフレッシュを必要とし得る。実施形態ＥＭＢ－１、ＥＭＢ－２及びＥＭＢ－３のＴＦＴは、ＴＦＴ内に耐久性の高い電荷トラップ層を含めることによって、低レイテンシのＤＲＡＭのような高速読み出しアクセス時間を提供するので、このようなＴＦＴを有するＮＯＲストリングアレイは、現在ＤＲＡＭを必要とするいくつかのアプリケーションで使用することができる。ＤＲＡＭと比較したこのようなＮＯＲストリングアレイの利点としては、ＤＲＡＭよりもはるかに低いビットあたりコスト（ＤＲＡＭは３次元ブロックに容易に組み込むことができないので）、及び、ＤＲＡＭよりもはるかに低い電力消費（現在のＤＲＡＭ技術ではリフレッシュサイクルは約６４ミリ秒ごと実行する必要があるのに対して、ＮＯＲストリングアレイではリフレッシュサイクルは数分または数時間に１回実行するだけでよいので）が挙げられる。本発明のＮＯＲストリングアレイの準揮発性の実施形態は、定期的なデータリフレッシュを組み込むために、プログラム／読み出し／消去条件を適切に適応させる。例えば、各準不揮発性ＮＯＲストリングは頻繁に読み出しリフレッシュまたはプログラムリフレッシュされるので、最低１０年間のデータ保持が必要とされる不揮発性ＴＦＴでは一般的な「０」状態と「１」状態との間の大きな閾値電圧ウィンドウを提供するために、ＴＦＴを「ハードプログラム」する必要はない。例えば、準揮発性の閾値電圧ウィンドウは、１０年間のデータ保持をサポートするＴＦＴでは一般的な１Ｖ～３Ｖと比較して、０．２Ｖ～１Ｖという小さい値にすることができる。 Other combinations of charge storage materials can also result in high endurance but short data retention (“semi-volatile” or “semi-volatile”) TFTs. Such TFTs may require periodic write or read refresh to replenish lost charge. This is because the TFTs of embodiments EMB-1, EMB-2, and EMB-3 provide low-latency DRAM-like fast read access times by including a highly durable charge trapping layer within the TFT. NOR string arrays with similar TFTs can now be used in some applications that require DRAM. Advantages of such a NOR string array compared to DRAM include much lower cost per bit than DRAM (because DRAM cannot be easily packed into 3D blocks) and much lower power consumption than DRAM. (Since current DRAM technology requires refresh cycles to occur approximately every 64 milliseconds, whereas NOR string arrays require refresh cycles to occur only once every few minutes or hours). A semi-volatile embodiment of the NOR string array of the present invention appropriately adapts program/read/erase conditions to incorporate periodic data refresh. For example, since each quasi-nonvolatile NOR string is frequently read-refreshed or program-refreshed, the ``0'' and ``1'' states typical for nonvolatile TFTs where a minimum of 10 years of data retention is required. There is no need to "hard program" the TFT to provide a large threshold voltage window of . For example, the quasi-volatile threshold voltage window can be as small as 0.2V to 1V, compared to 1V to 3V, which is typical for TFTs supporting 10-year data retention.
準揮発性ＮＯＲストリングの読み出し動作、プログラム動作、マージン読み出し動作、リフレッシュ動作及び消去動作Semivolatile NOR String Read, Program, Margin Read, Refresh and Erase Operations
本発明の準揮発性ＮＯＲストリングまたはスライスは、多くのメモリ用途、例えば、コンピュータのメインボード（「マザーボード」）上の中央処理装置（ＣＰＵ）またはマイクロプロセッサの動作をサポートするためのメモリ装置における、ＤＲＡＭの一部または全部の代替物として使用することができる。これらの用途におけるメモリ装置は、一般的に、高速ランダム読み出しアクセスが可能であり、かつ非常に長いサイクル寿命を有することが要求される。このため、本発明の準揮発性ＮＯＲストリングは、不揮発性ＮＯＲ実装と同様の読み出し／プログラム／禁止／消去シーケンスを用いる。加えて、プログラムされたＴＦＴに蓄積された電荷は徐々にリークするので、失われた電荷は、読み出しエラーの前にＴＦＴを再プログラムすることによって補充する必要がある。読み出しエラーを防ぐために、当業者にはよく知られているように、プログラムリフレッシュ動作が必要であるか否かを判断するために「マージン読み出し」条件を用いることができる。マージン読み出しは、すぐに故障するであろうＴＦＴを、それを正しいプログラム状態に戻すのに手遅れになる前に識別するための早期検出メカニズムである。準揮発性ＴＦＴは通常、より低いプログラム電圧（Ｖｐｇｍ）、プログラム禁止電圧（Ｖｉｎｈｉｂｉｔ）、または消去電圧（Ｖｅｒａｓｅ）で、プログラムされるか、プログラム禁止されるか、または消去されるか、あるいは、より短いパルス持続期間を用いてプログラムされる。より低い電圧またはより短いパルス持続時間により、記憶材料上の誘電応力を低減させることができ、これにより、耐久性が桁違いに向上する。ブロック内の全てのスライスは、電荷蓄積材料からの電荷リークに起因するプログラムされたＴＦＴの過度の閾値電圧シフトを早期に検出するために、マージン条件下での定期的な読み出しを必要とする。例えば、消去閾値電圧は０．５Ｖ±０．２Ｖであり、プログラムされた閾値電圧は１．５Ｖ±０．２Ｖであり、そして、通常の読み出し電圧は約１Ｖに設定され、マージン読み出しは約１．２Ｖに設定される。プログラムリフレッシュを必要とするスライスは、読み出した後、同一のスライス内に、あるいは、同一のブロック内または以前に消去した別のブロック内の消去済みスライス内に、正しく再プログラムする必要がある。準揮発性ＴＦＴを複数回読み出すと、消去閾値電圧またはプログラム閾値電圧が阻害される可能性があり、スライスを別の消去済みスライスに書き換える必要があり得る。読み出し中に、制御ゲート、ソース領域及びドレイン領域に印加される電圧を下げることによって、読み出しの阻害を抑制することができる。ただし、読み出しを繰り返すと、読み出しエラーが累積的に発生する恐れがある。このようなエラーは、データをエラー訂正コード（「ＥＣＣ」）で符号化することを要求することによって回復することができる。 The semi-volatile NOR strings or slices of the present invention are useful in many memory applications, e.g. It can be used as a partial or complete replacement for DRAM. Memory devices in these applications are generally required to be capable of high speed random read access and have very long cycle life. Thus, the semi-volatile NOR string of the present invention uses a read/program/inhibit/erase sequence similar to non-volatile NOR implementations. In addition, since the charge stored in a programmed TFT leaks over time, the lost charge must be replenished by reprogramming the TFT prior to read errors. To prevent read errors, a "margin read" condition can be used to determine if a program refresh operation is required, as is well known to those skilled in the art. Margin read is an early detection mechanism to identify a TFT that will soon fail before it is too late to return it to its correct programmed state. Semivolatile TFTs are typically programmed, program inhibited, or erased at lower program voltages (V pgm ), program inhibit voltages (V inhibit ), or erase voltages (V erase ), Alternatively programmed with a shorter pulse duration. Lower voltages or shorter pulse durations can reduce the dielectric stress on the storage material, which improves durability by orders of magnitude. All slices within a block require periodic readout under margin conditions to early detect excessive threshold voltage shifts of programmed TFTs due to charge leakage from the charge storage material. For example, the erase threshold voltage is 0.5V±0.2V, the programmed threshold voltage is 1.5V±0.2V, the normal read voltage is set to about 1V, and the margin read is about 1V. .2V. A slice that requires a program refresh must be correctly reprogrammed into the same slice after being read, or into an erased slice in the same block or another previously erased block. Reading a semi-volatile TFT multiple times may disturb the erased or programmed threshold voltage and may require the slice to be rewritten to another erased slice. By lowering the voltages applied to the control gate, the source region and the drain region during readout, readout inhibition can be suppressed. However, repeated reading may lead to cumulative read errors. Such errors can be recovered by requiring the data to be encoded with an error correction code ("ECC").
本発明の準揮発性メモリを適切に動作させるための１つの困難な必要条件は、多数のＴＦＴ、ＮＯＲストリング、ページまたはスライスを読み出し、プログラムリフレッシュする能力である。例えば、準揮発性の１テラビットチップは、各々１２８Ｋビットの約８、０００、０００スライスを有する。８つのスライス（約１００万）のＴＦＴを並行してプログラムリフレッシュすることができ（例えば、８つのブロックごとに１つのスライス）、プログラムリフレッシュ時間を１００マイクロ秒と仮定すると、チップ全体のプログラムリフレッシュは約１００秒で行うことができる。この大規模な並列処理は、主に次の２つの主要な要因により、本発明のメモリ装置において可能となる。（１）ファウラー・ノルドハイムトンネリングまたは直接トンネリングはＴＦＴごとに必要とされるプログラム電流が極めて低いので、前例のない、１００万以上のＴＦＴを過剰な電力を拡大することなく同時にプログラムすることが可能となる。（２）長いＮＯＲストリングに固有の寄生キャパシタにより、プリチャージ、及び、複数のＮＯＲストリング上のプリチャージ電圧を一時的に保持することが可能となる。これらの特性により、互いに異なるブロック上の多数のページまたはスライスを最初にマージン読み出しモードで読み出してリフレッシュが必要か否かを判断し、リフレッシュが必要だと判断された場合には、単一の並列動作で、ページまたはスライスをプログラムまたはプログラム禁止のために個別にプリチャージし、プログラムリフレッシュすることが可能となる。平均保持時間が約１０分以上の準揮発性メモリを使用すると、システムコントローラが、適切にプログラムリフレッシュするのに十分な時間を確保すること、及び、十分にＥＣＣリカバリ能力の範囲内にある低いエラーレートを維持することが可能となる。１テラビットのチップ全体が１０分ごとにリフレッシュされる場合、そのようなチップは、一般的な６４ミリ秒ごとに（すなわち、１、０００倍以上の頻度で）リフレッシュされるＤＲＡＭチップと比べると有利であり、動作させるための電力消費ははるかに少ない。 One difficult requirement for proper operation of the semi-volatile memory of the present invention is the ability to read and program refresh a large number of TFTs, NOR strings, pages or slices. For example, a semi-volatile 1 Terabit chip has approximately 8,000,000 slices of 128 Kbit each. Assuming that 8 slices (approximately 1 million) of TFTs can be programmed in parallel (e.g., 1 slice for every 8 blocks) and the programmed refresh time is 100 microseconds, the programmed refresh of the entire chip is It can be done in about 100 seconds. This massive parallelism is made possible in the memory device of the present invention primarily due to two major factors. (1) Fowler-Nordheim Tunneling or Direct Tunneling requires an extremely low programming current per TFT, enabling unprecedented programming of over a million TFTs simultaneously without scaling excessive power; becomes. (2) Parasitic capacitors inherent in long NOR strings allow precharging and temporary holding of precharge voltages on multiple NOR strings. These characteristics allow multiple pages or slices on different blocks to be read first in margin read mode to determine if a refresh is required, and if refresh is required, a single parallel In operation, pages or slices can be individually precharged for program or program inhibit and program refreshed. Using semi-volatile memory with an average retention time of about 10 minutes or more, the system controller should have enough time to properly refresh the program, and low errors well within the ECC recovery capability. It is possible to maintain the rate. If an entire 1 Terabit chip is refreshed every 10 minutes, such a chip would be advantageous compared to a typical DRAM chip refreshed every 64 milliseconds (i.e. 1,000 times more frequently). and consumes much less power to operate.
図８Ａは、従来技術のストレージシステム８００を簡略化した形で示す図であり、このストレージシステム８００では、マイクロプロセッサ（ＣＰＵ）８０１が、ＮＡＮＤフラッシュチップ８０４を使用するフラッシュソリッドステートドライブ（ＳＳＤ）内のシステムコントローラ８０３と通信する。ＳＳＤはハードディスクドライブをエミュレートし、ＮＡＮＤフラッシュチップ８０４はＣＰＵ８０１と直接通信せず、比較的長い読み出しレイテンシを有する。図８Ｂは、本発明のメモリデバイスを使用するシステムアーキテクチャ８５０を簡略化した形で示す図であり、このシステムアーキテクチャ８５０では、不揮発性ＮＯＲストリングアレイ８５４または準揮発性ＮＯＲストリングアレイ８５５（またはその両方）は、１以上の入出力（Ｉ／Ｏ）ポート８６１を介してＣＰＵ８０１から直接アクセスされる。Ｉ／Ｏポート８６１は、ＮＯＲストリングアレイ８５４及び８５５に出入りするデータストリーミングのための１以上の高速シリアルポート、あるいは、ランダムにアクセスされる（一度に１ワード）、８ビット、１６ビット、３２ビット、６４ビット、１２８ビット、または任意の適切なサイズのワイドワードであり得る。このようなアクセスは、例えば、ＤＲＡＭ互換性ＤＤＲ４、及び将来のより高速の業界標準メモリインターフェースプロトコル、あるいはＤＲＡＭ、ＳＲＡＭまたはＮＯＲフラッシュメモリのための他のプロトコルを使用して提供され得る。Ｉ／Ｏポート８６２は、ストレージシステム管理コマンドをハンドルし、フラッシュメモリコントローラ８５３は、メモリチップ管理動作用及びメモリチップにプログラムされるデータ入力用のＣＰＵコマンドをトランスレートする。加えて、ＣＰＵ８０１は、いくつかの標準フォーマット（例えば、ＰＣＩｅ、ＮＶＭｅ、ｅＭＭＣ、ＳＤ、ＵＳＢ、ＳＡＳ、またはマルチギガビット高速データレートポート）のうちの１つを用いて、Ｉ／Ｏポート８６２を使用して格納されたファイルの読み出し及び書き込みを行う。Ｉ／Ｏポート８６２は、システムコントローラ８５３とメモリチップ内のＮＯＲストリングアレイとの間で通信する。
FIG. 8A is a simplified diagram of a prior
各システムコントローラは通常多数のメモリチップを管理するので、システムコントローラ（例えば、図８Ｂのシステムコントローラ８５３）をメモリチップから遠ざけておくことが有利であり、これにより、継続的な実行中のマージン読み出し／プログラムリフレッシュ動作から可能な限り解放され、単純なオンチップ状態機械、シーケンサ、または専用のマイクロコントローラによってより効率的に制御することができる。例えば、入力データについてのパリティ検査ビット（１ビット）またはより強力なＥＣＣワード（通常、数ビットから７０ビット以上の間）を、オフチップコントローラによって、または専用ロジックまたは状態機械によってオンチップで生成し、プログラムされているページまたはスライスと共に格納することができる。マージン読み出し動作中に、アドレス指定されたページについてオンチップで生成されたパリティビットは、格納されているパリティビットと比較される。２つのパリティビットが一致しない場合には、コントローラはアドレス指定されたページを標準の読み出し下（すなわち、非マージン）で再度読み出す。２つのパリティビットが一致した場合には、たとえそれがまだ完全には破損していなくても、コントローラは、正しいデータをページに再プログラムする。パリティビットが一致しない場合は、オンチップ専用ＥＣＣロジックまたはオフチップコントローラが介入して不良ビットを検出及び訂正し、正しいデータを好ましくは別の利用可能なページまたはスライスに書き直し不良ページまたはスライスを恒久的にリタイヤさせる。オンチップＥＣＣ動作を高速化するためには、オフチップにすることなくＥＣＣの一致を迅速に見つけるために、オンチップ排他的論理和、または他の論理回路を有することが有利である。あるいは、メモリチップは、低レイテンシのデータＩ／Ｏポートに干渉しないように、ＥＣＣ及び他のシステム管理作業（例えば動的欠陥管理）のためのコントローラとの通信専用の１以上の高速Ｉ／Ｏポートを有することができる。読み出し動作またはプログラムリフレッシュ動作の頻度は、過剰なプログラム／消去サイクル後のＴＦＴの消耗に起因してメモリチップの寿命にわたって変化するので、コントローラは各ブロック（好ましくは高速キャッシュスライス）にリフレッシュ動作間の時間間隔を示す値を格納するとよい。この時間間隔は、ブロックのサイクル数をトラックする。加えて、本発明のチップまたはシステムは、その出力データがリフレッシュの頻度をチップ温度により調節するのに使用される温度監視回路を有し得る。ここで使用されている例が、不良ページまたはスライスの迅速な修正または置換による自動的なプログラムリフレッシュを達成するために可能ないくつかのシーケンスのうちの１つにすぎないことは明らかであろう。
Since each system controller typically manages a large number of memory chips, it is advantageous to keep the system controller (eg,
４、０００のブロックのうちの８つのブロックのみ、すなわち全ブロックのうちの０．２％以下のブロックが一度にリフレッシュされる１テラビットチップの例では、プログラムリフレッシュ動作はバックグラウンドモードで実行することができ、他の全てのブロックのプリチャージ動作、読み出し動作、プログラム動作及び消去動作を並行に実行することができる。０．２％のブロックと９９．８％のブロックとの間でアドレス衝突が発生した場合、システムコントローラは、そのアクセスのうちの１つがより緊急であると仲裁する。例えば、システムコントローラは、プログラムリフレッシュを中断して高速読み出しを優先し、その後に、プログラムリフレッシュを実行することができる。 In the example of a 1 terabit chip where only 8 out of 4,000 blocks are refreshed at a time, i.e. less than 0.2% of all blocks, the program refresh operation should be performed in background mode. and precharge, read, program and erase operations of all other blocks can be performed in parallel. If an address conflict occurs between the 0.2% and 99.8% blocks, the System Controller arbitrates one of the accesses as more urgent. For example, the system controller can interrupt programmed refresh to prioritize fast reads and then perform programmed refresh.
要約すると、本発明の集積回路メモリチップでは、各アクティブストリップ及びそれに関連する複数の導電性ワード線は、読み出し、プログラム、プログラム禁止または消去の各動作中に、セミフローティング状態（すなわち、基板回路内のストリング選択トランジスタを介してリークする電荷の影響を受ける状態）に保持される所定の電圧に充電することができる単一ポート絶縁キャパシタとして設計される。各アクティブストリップの絶縁セミフローティングキャパシタは、アクティブストリップに関連するＮＯＲストリング内のＴＦＴをプログラムまたは消去するのに必要とされる極めて低いファウラー・ノルドハイムまたは直接トンネリング電流と相まって、ランダムに選択された大量のブロックの順次または同時のプログラム、消去または読み出しを可能にする。集積回路メモリチップ内では、第１のグループのブロックの１以上のＮＯＲストリングが最初にプリチャージされ、次いで、同時に消去され、一方、第２のグループのブロックの１以上のＮＯＲストリングが最初にプリチャージされ、次いで、同時にプログラムまたは読み出される。さらに、第１のグループのブロックの消去及び第２のグループのブロックのプログラムまたは読み出しは、順次または同時に行うことができる。休止状態のブロック（例えば、めったに変更されないアーカイバルデータを記憶するブロック）は、好ましくはセミフローティング状態に保持され、それらのＮＯＲストリング及び導体を接地電位に設定した後に基板回路から絶縁されることが好ましい。これらのセミフローティングＮＯＲストリングの大規模の並列読み出し及びプログラム帯域幅を利用するために、集積回路メモリチップ内に複数の高速Ｉ／Ｏポートを組み込むことが有利である。データは、これらのＩ／Ｏポートとの間においてオンチップで転送することができ、これにより、例えば、ワード幅のランダムアクセスのため、あるいは、チップ外（読み出し）またはチップ内（プログラムまたは書き込み）へのシリアルデータストリームのための複数のチャネルを提供することができる。 In summary, in the integrated circuit memory chip of the present invention, each active strip and its associated plurality of conductive word lines are semi-floated (i.e., in the substrate circuitry) during read, program, program inhibit or erase operations. It is designed as a single-port isolation capacitor that can be charged to a predetermined voltage that is held in a state (subject to charge leaking through the string select transistor). The isolation semi-floating capacitors of each active strip provide a randomly selected large amount of capacitance coupled with the extremely low Fowler-Nordheim or direct tunneling current required to program or erase the TFTs in the NOR strings associated with the active strip. Allows sequential or simultaneous programming, erasing or reading of blocks. Within an integrated circuit memory chip, one or more NOR strings of a first group of blocks are first precharged and then simultaneously erased, while one or more NOR strings of a second group of blocks are first precharged. charged and then programmed or read simultaneously. Further, erasing of the first group of blocks and programming or reading of the second group of blocks can be done sequentially or simultaneously. Dormant blocks (eg, blocks that store archival data that rarely changes) are preferably kept semi-floating and can be isolated from the substrate circuitry after setting their NOR strings and conductors to ground potential. preferable. To take advantage of the massively parallel read and program bandwidth of these semi-floating NOR strings, it is advantageous to incorporate multiple high speed I/O ports within the integrated circuit memory chip. Data can be transferred to and from these I/O ports on-chip, for example for word-wide random access, or off-chip (read) or on-chip (program or write). Multiple channels can be provided for serial data streams to.
上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されたものであり、限定することを意図するものではない。本発明の範囲内で様々な変形及び変更が可能である。本発明は、添付の特許請求の範囲に記載されている。 The foregoing detailed descriptions are provided to illustrate specific embodiments of the invention and are not intended to be limiting. Various modifications and changes are possible within the scope of the invention. The invention is defined in the appended claims.
Claims (55)
略平坦な表面を有し、かつ該表面の内部及び表面に形成された回路を含む半導体基板と、
前記半導体基板の前記表面上に形成され、第１の方向に沿って所定の距離によって互いに分離されているアクティブストリップの第１のスタック及び第２のスタックであって、前記アクティブストリップの前記各スタックが、２以上の互いに分離された前記表面上に互いに重畳して配置され、かつ、前記平坦な表面に対して略平行な第２の方向に沿って互いに長手方向に略整列された２以上のアクティブストリップを含む、アクティブストリップの第１のスタック及び第２のスタックと、
電荷トラップ材料と、
前記平坦な表面に対して略垂直な第３の方向に沿って長手方向に延びる第１の複数の導体と、を備え、
前記各スタックの前記アクティブストリップの各々は、第１の導電型を有する第１の半導体層が、それぞれ第２の導電型を有し、かつ、ポリシリコンまたはシリコンゲルマニウムを含む第２の半導体層と第３の半導体層との間に設けられており、
前記第１の複数の導体の各々は、前記アクティブストリップの前記第１のスタックと前記第２のアクティブストリップとの間に設けられ、かつ、前記電荷トラップ材料によって前記アクティブストリップの前記各スタックから分離されている導体群内に存在し、それにより前記各アクティブストリップに少なくとも１つのＮＯＲストリングを形成しており、
前記各ＮＯＲストリングは、前記アクティブストリップの前記第１、第２及び第３の半導体層と、それらに隣接する前記電荷トラップ材料及び前記導体群内の前記導体とから形成された２以上の薄膜ストレージトランジスタを含む複数の薄膜ストレージトランジスタを含み、
（ａ）前記各アクティブストリップの前記第１、第２及び第３の半導体層はそれぞれ、前記薄膜ストレージトランジスタのチャネル領域、ソース領域及びドレイン領域を提供し、
（ｂ）前記各アクティブストリップの前記薄膜ストレージトランジスタは、共通のソース領域及びドレイン領域を共有し、かつ、
（ｃ）共有された前記ソース領域及び前記ドレイン領域の一方は、読み出し動作中、プログラム動作中、または消去動作中に前記回路に対して電気的に分離され、
（ｄ）前記読み出し動作、前記プログラム動作、または消去動作の前に、前記共有された前記ソース領域及び前記ドレイン領域の他方を通して流れる電流によって、前記アクティブストリップに形成された前記薄膜ストレージトランジスタのうちの１以上の選択されたグループが、電気的に分離された共有領域の寄生キャパシタまたは固有キャパシタを所定の電圧まで充電するために導通状態にされる、メモリ構造体。 A memory structure,
a semiconductor substrate having a substantially planar surface and including circuitry formed in and on the surface;
a first stack and a second stack of active strips formed on the surface of the semiconductor substrate and separated from each other by a predetermined distance along a first direction, wherein each stack of the active strips are disposed superimposed on two or more of said surfaces separated from each other and substantially longitudinally aligned with each other along a second direction substantially parallel to said planar surface a first stack and a second stack of active strips, including active strips;
a charge trapping material;
a first plurality of conductors extending longitudinally along a third direction substantially perpendicular to the planar surface;
Each of the active strips of each stack includes a first semiconductor layer having a first conductivity type and a second semiconductor layer having a second conductivity type and comprising polysilicon or silicon germanium. provided between the third semiconductor layer,
Each of the first plurality of conductors is provided between the first stack of active strips and the second active strip and separated from the respective stack of active strips by the charge trapping material. in a group of conductors, thereby forming at least one NOR string in each said active strip;
two or more thin film storages each said NOR string formed from said first, second and third semiconductor layers of said active strips and said charge trapping material adjacent thereto and said conductors in said group of conductors; including a plurality of thin film storage transistors including transistors;
(a) said first, second and third semiconductor layers of each said active strip respectively provide channel, source and drain regions of said thin film storage transistor;
(b) the thin film storage transistors of each active strip share common source and drain regions; and
(c) one of the shared source and drain regions is electrically isolated with respect to the circuitry during read, program, or erase operations;
(d) one of the thin film storage transistors formed in the active strip by current flowing through the other of the shared source and drain regions prior to the read, program, or erase operation; A memory structure in which one or more selected groups are made conductive to charge parasitic or intrinsic capacitors in electrically isolated shared regions to a predetermined voltage.
前記第１の方向に沿って形成された第２の複数の導体をさらに備え、
前記第２の複数の導体の各々は、前記半導体基板の前記表面の前記回路の一部を、前記第１の複数の導体のうちの選択された導体であって、前記薄膜ストレージトランジスタのゲート電極として機能する該導体に接続する、メモリ構造体。 2. The memory structure of claim 1, comprising:
further comprising a second plurality of conductors formed along the first direction;
Each of said second plurality of conductors forms a portion of said circuitry on said surface of said semiconductor substrate as a selected conductor of said first plurality of conductors and is a gate electrode of said thin film storage transistor. A memory structure that connects to the conductor that functions as a memory structure.
前記第２の複数の導体は、前記略平坦な表面と前記アクティブストリップとの間に形成され、
当該メモリ構造体は、前記アクティブストリップ上に前記第１の方向に沿って形成された第３の複数の導体をさらに備え、
前記第３の複数の導体の各々は、前記半導体基板の前記表面の前記回路の一部を、前記第１の複数の導体のうちの選択された導体であって、前記薄膜ストレージトランジスタのゲート電極として機能する該導体に接続する、メモリ構造体。 3. The memory structure of claim 2, comprising:
said second plurality of conductors formed between said substantially planar surface and said active strip;
the memory structure further comprising a third plurality of conductors formed along the first direction on the active strip;
Each of said third plurality of conductors forms a portion of said circuitry on said surface of said semiconductor substrate as a selected conductor of said first plurality of conductors and is a gate electrode of said thin film storage transistor. A memory structure that connects to the conductor that functions as a memory structure.
前記第１の複数の導体のうちの前記選択された導体であって、前記第２の複数の導体に接続される該導体、及び、前記第１の複数の導体のうちの前記選択された導体であって、前記第３の複数の導体に接続される該導体は、前記アクティブストリップの両側に設けられる、メモリ構造体。 4. The memory structure of claim 3, comprising:
the selected conductor of the first plurality of conductors, the conductor connected to the second plurality of conductors, and the selected conductor of the first plurality of conductors. and wherein the conductors connected to the third plurality of conductors are provided on opposite sides of the active strip.
前記各アクティブストリップは、前記第２の半導体層及び前記第３の半導体層の一方または両方に対して電気的に接触され、かつ長手方向に略整列された少なくとも１つの金属層をさらに含む、メモリ構造体。 2. The memory structure of claim 1, comprising:
each said active strip further comprising at least one metal layer in electrical contact with one or both of said second semiconductor layer and said third semiconductor layer and substantially longitudinally aligned. Structure.
読み出し動作またはプログラム動作中に、
前記ＮＯＲストリングのアドレス指定された前記薄膜ストレージトランジスタに関連する前記導体のみが、読み出し動作またはプログラム動作に必要な所定の電圧まで瞬間的に引き上げられ、かつ、
前記ＮＯＲストリングの全ての他の前記薄膜ストレージトランジスタに関連する前記導体は、消去された前記薄膜ストレージトランジスタの閾値電圧よりも低い電圧に保持される、メモリ構造体。 2. The memory structure of claim 1, comprising:
During read or program operations,
only the conductor associated with the addressed thin film storage transistor of the NOR string is momentarily raised to a predetermined voltage required for a read or program operation; and
The memory structure, wherein the conductors associated with all other thin film storage transistors of the NOR string are held at a voltage below the threshold voltage of the erased thin film storage transistors.
前記１以上の薄膜ストレージトランジスタに記憶されたデータは、１年未満のデータ保持時間と、１０、０００プログラム／消去サイクルを超えるプログラム／消去サイクル寿命とを有する、メモリ構造体。 2. The memory structure of claim 1, comprising:
A memory structure, wherein data stored in the one or more thin film storage transistors has a data retention time of less than one year and a program/erase cycle life of greater than 10,000 program/erase cycles.
前記第１の半導体層と前記第２の半導体層との間、及び前記第２の半導体層と前記第３の半導体層との間に、ドーパント拡散防止層をさらに含む、メモリ構造体。 2. The memory structure of claim 1, comprising:
The memory structure further comprising a dopant diffusion barrier layer between the first semiconductor layer and the second semiconductor layer and between the second semiconductor layer and the third semiconductor layer.
前記各薄膜ストレージトランジスタの前記チャネル領域は、前記第１の導電型を有する半導体材料のピラーによって前記半導体基板に接続され、
前記半導体基板は、前記ピラーを介して、前記各薄膜ストレージトランジスタの前記チャネル領域に対して、読み出し動作中の閾値下リークまたは消去動作中の消去電圧を抑制する所定のバックバイアス電圧を提供する、メモリ構造体。 2. The memory structure of claim 1, comprising:
the channel region of each thin film storage transistor is connected to the semiconductor substrate by a pillar of semiconductor material having the first conductivity type;
the semiconductor substrate provides, through the pillars, the channel region of each thin film storage transistor with a predetermined back-bias voltage that suppresses sub-threshold leakage during read operations or erase voltage during erase operations; memory structure.
前記チャネル領域の長さは、前記第１、第２及び第３の半導体層と前記第１の複数の導体のうちの対応する導体との間のフリンジ電界下で、蓄積電荷の横方向ホッピング伝導及びトンネリングアウトによって消去を達成するのに十分に短い、メモリ構造体。 2. The memory structure of claim 1, comprising:
a length of the channel region for laterally hopping conduction of stored charge under fringing electric fields between the first, second and third semiconductor layers and corresponding conductors of the first plurality of conductors; and memory structures short enough to accomplish erasure by tunneling out.
前記各ＮＯＲストリングは、個別にアドレス指定可能であり、
前記複数のＮＯＲストリングの各々の前記薄膜ストレージトランジスタのプログラム、消去、または読み出しは同時に行われる、メモリ構造体。 2. The memory structure of claim 1, comprising:
each NOR string is individually addressable;
A memory structure wherein programming, erasing or reading of the thin film storage transistors of each of the plurality of NOR strings is performed simultaneously.
前記半導体基板の前記表面の前記回路は、前記固有キャパシタを、読み出し電圧、プログラム電圧、プログラム禁止電圧、消去電圧、及び基準ストリングとして指定されたＮＯＲストリングの前記プログラム可能な薄膜ストレージトランジスタを設定するための電圧のうちの１つの電圧に選択的に充電する、メモリ構造体。 2. The memory structure of claim 1, comprising:
The circuitry on the surface of the semiconductor substrate sets the intrinsic capacitors to the programmable thin film storage transistors in NOR strings designated as read voltages, program voltages, program inhibit voltages, erase voltages, and reference strings. of the voltages of the memory structure.
選択された前記複数のＮＯＲストリングの各々における選択された前記薄膜ストレージトランジスタの読み出し動作中に、
（ｉ）前記選択された各ＮＯＲストリングにおける前記選択された薄膜ストレージトランジスタ群により、前記ＮＯＲストリングの前記第２及び第３の半導体層のうちのフローティング状態の半導体層の固有キャパシタは、前記半導体基板の前記表面の前記回路から所定の電圧に充電され、
（ｉｉ）その後、前記選択された各ＮＯＲストリングの前記第２及び第３の半導体層のうちの他方の半導体層は、読み出し検出電圧に充電されるとともに、前記半導体基板の前記表面の前記回路内のセンスアンプに接続され、かつ、
（ｉｉｉ）前記選択された薄膜ストレージトランジスタに関連する前記第１の複数の導体のうちの対応する導体は、一連の所定の読み出し電圧または電圧ランプに設定され、前記第１の複数の導体のうちの全ての選択されなかった導体は、それらの非導通状態に保持される、メモリ構造体。 13. The memory structure of claim 12, comprising:
during a read operation of the selected thin film storage transistor in each of the plurality of selected NOR strings;
(i) the selected group of thin film storage transistors in each of the selected NOR strings causes the intrinsic capacitance of the floating semiconductor layer of the second and third semiconductor layers of the NOR string to be equal to the semiconductor substrate; charged to a predetermined voltage from the circuit on the surface of the
(ii) thereafter, the other of the second and third semiconductor layers of each of the selected NOR strings is charged to a read detection voltage and in the circuit on the surface of the semiconductor substrate; and connected to the sense amplifier of
(iii) corresponding conductors of the first plurality of conductors associated with the selected thin film storage transistor are set to a series of predetermined read voltages or voltage ramps; All unselected conductors of the memory structure are held in their non-conducting state.
プログラム動作中に、選択された前記薄膜ストレージトランジスタの前記ソース領域、前記ドレイン領域及び前記チャネル領域の固有キャパシタはそれぞれ、仮想接地電圧またはプログラム禁止電圧に瞬間的にプリチャージされる、メモリ構造体。 2. The memory structure of claim 1, comprising:
A memory structure wherein, during a program operation, the intrinsic capacitors of the source region, the drain region and the channel region of the selected thin film storage transistor are each instantaneously precharged to a virtual ground voltage or a program inhibit voltage.
前記半導体基板の前記表面の前記回路は、データ保全回路を含み、
前記データ保全回路は、エラーを検出した場合に前記エラーをオンチップエラー訂正回路または外部システムコントローラに通知して、前記オンチップエラー訂正回路または外部システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させる、メモリ構造体。 2. The memory structure of claim 1, comprising:
the circuitry on the surface of the semiconductor substrate includes data integrity circuitry;
When the data integrity circuit detects an error, the data integrity circuit notifies the on-chip error correction circuit or the external system controller of the error to cause the on-chip error correction circuit or the external system controller to perform data restoration and program refresh operations. memory structure.
前記第１の半導体層は、犠牲層の全部または一部を除去することにより形成されたキャビティまたは凹部内に設けられる、メモリ構造体。 2. The memory structure of claim 1, comprising:
A memory structure, wherein the first semiconductor layer is provided within a cavity or recess formed by removing all or part of a sacrificial layer.
前記第１の半導体副層は、前記導体と前記第２及び第３の半導体副層との間に適切な電圧が印加されたときにすぐに空乏化するのに十分に薄い厚さを有する、メモリ構造体。 17. The memory structure of claim 16, comprising:
the first semiconductor sublayer has a thickness sufficiently thin to be readily depleted when a suitable voltage is applied between the conductor and the second and third semiconductor sublayers; memory structure.
前記アクティブストリップの両側に形成された互いに隣接する前記ＮＯＲストリングは、狭いスパインによって互いに分離されたそれぞれのチャネルを有する、メモリ構造体。 17. The memory structure of claim 16, comprising:
A memory structure, wherein said adjacent NOR strings formed on opposite sides of said active strip have respective channels separated from each other by narrow spines.
第１の方向に沿って所定の間隔を隔てて設けられた複数のスタックに配置された不揮発性または準揮発性の薄膜ストレージトランジスタの互いに分離された複数のＮＯＲストリングを含み、
前記各ＮＯＲストリングは、該ＮＯＲストリングの固有キャパシタンスを、該ＮＯＲストリング内の個々の前記薄膜ストレージトランジスタのプログラム、プログラム禁止、消去または読み出しに使用される各電圧のうちから選択された所定の電圧まで瞬間的に充電するために、前記半導体基板内の回路から個別にアクセスされ、
前記各ＮＯＲストリング内の前記薄膜ストレージトランジスタは、ソース副層及びドレイン副層を共有し、
前記各薄膜ストレージトランジスタは、チャネル副層、ワード線導体、及び、前記ワード線導体と前記チャネル副層との間に配置された電荷トラップ材料をさらに含み、
共有された前記ソース副層及び前記ドレイン副層の一方は、読み出し動作中、プログラム動作中、または消去動作中に前記回路に対して電気的に分離され、
前記読み出し動作、前記プログラム動作、または消去動作の前に、前記共有された前記ソース副層及び前記ドレイン副層の他方を通して流れる電流によって、前記チャネル副層が、電気的に分離された副層の寄生キャパシタまたは固有キャパシタを所定の電圧まで充電するために導通状態にされる、メモリ構造体。 A memory structure provided on a semiconductor substrate in an integrated circuit, comprising:
a plurality of isolated NOR strings of non-volatile or semi-volatile thin film storage transistors arranged in a plurality of stacks spaced apart along a first direction;
Each NOR string reduces the intrinsic capacitance of the NOR string to a predetermined voltage selected from voltages used to program, program inhibit, erase or read the individual thin film storage transistors in the NOR string. individually accessed from circuits in the semiconductor substrate for instantaneous charging,
the thin film storage transistors in each NOR string share source and drain sublayers;
each said thin film storage transistor further comprising a channel sublayer, a wordline conductor, and a charge trapping material disposed between said wordline conductor and said channel sublayer;
one of the shared source and drain sublayers is electrically isolated with respect to the circuitry during read, program, or erase operations;
Prior to the read, program, or erase operation, current flowing through the shared other of the source and drain sublayers causes the channel sublayer to become electrically isolated. A memory structure that is rendered conductive to charge a parasitic or intrinsic capacitor to a predetermined voltage.
前記ＮＯＲストリングは、前記各スタック内で互いに重畳して配置され、
前記各ＮＯＲストリングは、前記半導体基板に対して略平行な第２の方向に沿って延び、かつ、前記半導体基板に対して略垂直な第３の方向に沿って延びる互いに離間されたワード線導体を有し、
前記薄膜ストレージトランジスタ内の電流は、前記第３の方向に対して略平行な方向に沿って流れる、メモリ構造体。 20. The memory structure of claim 19, comprising:
the NOR strings are arranged overlapping each other within each of the stacks;
Each NOR string extends along a second direction substantially parallel to the semiconductor substrate and spaced apart wordline conductors extending along a third direction substantially perpendicular to the semiconductor substrate. has
The memory structure, wherein current in the thin film storage transistor flows along a direction substantially parallel to the third direction.
前記ＮＯＲストリングは、前記半導体基板に対して略平行な第２の方向に沿って延び、互いに離間され、かつ、互いに重畳されたワード線導体を有し、
前記各ＮＯＲストリングは、前記半導体基板に対して略垂直な第３の方向に沿って延び、
前記薄膜ストレージトランジスタ内の電流は、前記第２の方向に対して略平行な方向に沿って流れる、メモリ構造体。 20. The memory structure of claim 19, comprising:
said NOR strings having word line conductors extending along a second direction substantially parallel to said semiconductor substrate, spaced apart from each other and overlapping each other;
each NOR string extending along a third direction substantially perpendicular to the semiconductor substrate;
The memory structure, wherein current in the thin film storage transistor flows along a direction substantially parallel to the second direction.
前記複数のＮＯＲストリングのうちの選択された前記ＮＯＲストリングは、個別にアドレス指定及び充電され、１以上の前記ＮＯＲストリングのグループのプログラム、プログラム禁止、消去または読み出しが同時に行われる、メモリ構造体。 20. The memory structure of claim 19, comprising:
A memory structure wherein selected NOR strings of said plurality of NOR strings are individually addressed and charged, and groups of one or more of said NOR strings are programmed, inhibited, erased or read simultaneously.
前記チャネル副層を形成する前に、前記各ＮＯＲストリングの共有された前記ソース副層と前記ドレイン副層との間に犠牲副層が設けられ、
前記犠牲副層の一部または全部が、共有された前記ソース副層と前記ドレイン副層との間にキャビティを形成するために選択的にエッチングされる、メモリ構造体。 20. The memory structure of claim 19, comprising:
providing a sacrificial sublayer between the shared source and drain sublayers of each of the NOR strings prior to forming the channel sublayer;
A memory structure wherein part or all of the sacrificial sublayer is selectively etched to form a cavity between the shared source and drain sublayers.
略平坦な表面を有し、かつ該表面の内部及び表面に形成された回路を含む半導体基板と、
前記半導体基板の前記略平坦な表面上に形成された誘電体層と、
前記誘電体層上に形成された半導体構造体であって、第１の導電型を有する第１の半導体副層が、それぞれ第２の導電型を有し、かつ、前記半導体構造体に側壁を提供する第２の半導体層と第３の半導体層との間に設けられている、該半導体構造体と、
前記半導体構造体の実質的に外側に位置し、前記第１の半導体副層の一部に対して略整列された導体と、
前記導体と前記第１の半導体副層の整列された部分との間の前記半導体構造体の前記側壁上に設けられた電荷ストレージ層とを備え、
前記第１、第２及び第３の半導体副層はそれぞれ、薄膜ストレージトランジスタのチャネル領域、ソース領域及びドレイン領域を提供し、
前記導体は、前記薄膜ストレージトランジスタにゲート電極を提供し、
前記第２の半導体副層及び前記第３の半導体副層によって提供される前記ソース領域及び前記ドレイン領域のうちの一方は、読み出し動作中、プログラム動作中、または消去動作中に前記半導体基板に形成された前記回路に対して電気的に分離され、
前記読み出し動作、前記プログラム動作、または消去動作の前に、前記ソース領域及び前記ドレイン領域の他方を通して流れる電流によって、前記チャネル領域が、電気的に分離された領域の寄生キャパシタまたは固有キャパシタを所定の電圧まで充電するために導通状態にされる、メモリ回路。 a memory circuit,
a semiconductor substrate having a substantially planar surface and including circuitry formed in and on the surface;
a dielectric layer formed on the substantially planar surface of the semiconductor substrate;
A semiconductor structure formed on the dielectric layer, wherein first semiconductor sublayers having a first conductivity type each have a second conductivity type and provide sidewalls to the semiconductor structure. the semiconductor structure provided between a second semiconductor layer and a third semiconductor layer provided;
a conductor located substantially outside the semiconductor structure and substantially aligned with a portion of the first semiconductor sublayer;
a charge storage layer provided on the sidewall of the semiconductor structure between the conductor and the aligned portion of the first semiconductor sublayer;
said first, second and third semiconductor sublayers respectively providing channel, source and drain regions of a thin film storage transistor;
the conductor provides a gate electrode for the thin film storage transistor;
One of the source region and the drain region provided by the second semiconductor sublayer and the third semiconductor sublayer is formed in the semiconductor substrate during a read operation, a program operation, or an erase operation. electrically isolated with respect to the circuit connected to the
Prior to the read, program, or erase operation, current flowing through the other of the source and drain regions causes the channel region to reduce the parasitic or intrinsic capacitance of electrically isolated regions to a predetermined value. A memory circuit that is rendered conductive to charge to a voltage.
前記第２の半導体副層及び前記第３の半導体副層間は、それらの間に配置された犠牲材料によって実質的に規定される厚さを有し、
前記第１の半導体副層は、前記第２の半導体副層及び前記第３の半導体副層間から前記犠牲材料の少なくとも一部を除去した後に設けられる、メモリ回路。 25. The memory circuit of claim 24, comprising:
between the second semiconductor sublayer and the third semiconductor sublayer having a thickness substantially defined by a sacrificial material disposed therebetween;
The memory circuit, wherein the first semiconductor sublayer is provided after removing at least a portion of the sacrificial material from the second semiconductor sublayer and the third semiconductor sublayer.
前記犠牲材料の一部が、物理的な支持及び分離を提供するために、前記第２の半導体副層及び前記第３の半導体副層間に残される、メモリ回路。 26. The memory circuit of claim 25, comprising:
A memory circuit wherein a portion of the sacrificial material is left between the second semiconductor sublayer and the third semiconductor sublayer to provide physical support and isolation.
前記第１の半導体副層と、前記第２の半導体副層及び前記第３の半導体層の一方または両方との間に、ドーパント拡散防止層をさらに含む、メモリ回路。 25. The memory circuit of claim 24, comprising:
The memory circuit further comprising a dopant diffusion barrier layer between the first semiconductor sublayer and one or both of the second semiconductor sublayer and the third semiconductor layer.
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に複数のアクティブ層及び埋込みコンタクトを形成するステップであって、前記各アクティブ層は、第１の導電型を有する第１の半導体層が、それぞれ第２の導電型を有する第２の半導体層と第３の半導体層との間に設けられており、前記各アクティブ層は、前記埋込みコンタクトを除いて、誘電体層によってその下側のアクティブ層または前記半導体基板から電気的に分離されており、前記埋込みコンタクトは、前記各アクティブ層の１以上の前記第２の半導体層及び前記第３の半導体層を前記半導体基板の前記回路に接続する、該ステップと、
前記複数のアクティブ層をパターニング及び異方的にエッチングして、第１の方向に沿って互いに分離された第１のセットのトレンチを形成するステップであって、前記トレンチは第２の方向に長手方向に延びる側壁を有し、前記第１の方向及び前記第２の方向は前記半導体基板の表面に対して略平行である、該ステップと、
前記トレンチの前記側壁上に電荷トラップ材料を共形的に設けるステップと、
前記トレンチに導電性材料を充填するステップと、
前記導電性材料の一部をパターニング及びエッチングして、前記導電性材料の残りの部分によって、前記半導体基板の前記表面に対して略垂直な第３の方向に沿って長手方向に延びる複数の導体を形成するステップと、
前記導体を露出させるコンタクト開口部を除いて、前記アクティブ層上に誘電材料層を形成するステップと、
前記コンタクト開口部で露出された導体を前記半導体基板の前記回路に接続する導電性配線を設けるステップと、
を含むことを特徴とする方法。 A semiconductor manufacturing method comprising:
preparing a semiconductor substrate and forming a circuit inside and on the surface thereof;
forming a plurality of active layers and buried contacts on the semiconductor substrate, each active layer comprising a first semiconductor layer having a first conductivity type followed by a second semiconductor layer having a second conductivity type; and a third semiconductor layer, each said active layer, except for said buried contact, being electrically isolated from the underlying active layer or said semiconductor substrate by a dielectric layer. wherein the buried contacts connect one or more of the second semiconductor layer and the third semiconductor layer of each active layer to the circuitry of the semiconductor substrate;
patterning and anisotropically etching the plurality of active layers to form a first set of trenches separated from one another along a first direction, the trenches being longitudinal in a second direction; a sidewall extending in a direction, the first direction and the second direction being substantially parallel to the surface of the semiconductor substrate;
conformally providing a charge trapping material on the sidewalls of the trench;
filling the trench with a conductive material;
patterning and etching a portion of the conductive material such that a remaining portion of the conductive material extends longitudinally along a third direction substantially perpendicular to the surface of the semiconductor substrate; forming a
forming a layer of dielectric material over the active layer except for contact openings exposing the conductors;
providing a conductive trace connecting the conductor exposed at the contact opening to the circuitry of the semiconductor substrate;
A method comprising:
前記導体に接続するためのコンタクトを含む第２のセットの導電性配線を設けるステップをさらに含み、
前記トレンチをパターニング及びエッチングする前記ステップは、前記導体が形成されたとき前記導体への電気的接続が達成されるように、前記コンタクトを露出させることを特徴とする、方法。 29. The method of claim 28, wherein
further comprising providing a second set of conductive traces including contacts for connecting to the conductors;
A method, wherein said step of patterning and etching said trench exposes said contact such that electrical connection to said conductor is achieved when said conductor is formed.
前記電荷トラップ材料は、所定の値を超える電圧が前記複数の導体のうちの１つの導体と第１、第２及び第３の半導体層との間に印加された場合に、ファウラー・ノルドハイムトンネリングメカニズムまたは直接トンネリングメカニズムによって、前記第１、第２及び第３の半導体層から前記電荷トラップ材料へ電子がトンネルするような所定の厚さを有するように設けられる、方法。 29. The method of claim 28, wherein
The charge trapping material exhibits a Fowler-Nordheim tunneling effect when a voltage exceeding a predetermined value is applied between a conductor of the plurality of conductors and the first, second and third semiconductor layers. provided with a predetermined thickness such that electrons tunnel from said first, second and third semiconductor layers to said charge trapping material by a mechanism or a direct tunneling mechanism.
前記電荷トラップ材料は、チャネルホットエレクトロン注入メカニズムによって、前記第２の半導体層及び前記第３の半導体層の一方から前記チャネル上の前記電荷トラップ材料へ電子がトンネルするような所定の厚さを有するように設けられる、方法。 29. The method of claim 28, wherein
The charge trapping material has a predetermined thickness such that electrons tunnel from one of the second semiconductor layer and the third semiconductor layer to the charge trapping material on the channel by a channel hot electron injection mechanism. The method is provided as follows.
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に第１のセットの低抵抗率導体配線を形成し、ビア開口部を介して前記回路に接続するステップと、
第１の絶縁層を堆積させ平坦化させるステップと、
前記半導体基板の前記回路への電気的接続を提供するために、前記第１の絶縁層内に第１のセットの埋め込みコンタクトを形成するステップと、
前記第１の絶縁層上に半導体材料の第１のプレーンを形成するステップであって、前記半導体材料の前記第１のプレーンは、第１の半導体副層を形成するためのスペースを画定する第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記第１のセットの埋め込みコンタクトは、前記第２の半導体副層または前記第３の半導体副層と前記半導体基板の前記回路との間の電気的接触を提供する、該ステップと、
前記半導体材料の前記第１のプレーンの一部をパターニング及びエッチングして、次のセットの埋め込みコンタクトのための空間を形成するステップと、
次の（ｉ）～（ｉｖ）のサブステップ、
（ｉ）追加の絶縁層を堆積させ平坦化するサブステップ、
（ｉｉ）前記半導体基板の前記回路への電気的接続を提供するために、前記次のセットの埋め込みコンタクトを形成するサブステップ、
（ｉｉｉ）前記追加の絶縁層及び前記次のセットの埋め込みコンタクト上に半導体材料の追加のプレーンを形成するサブステップであって、前記半導体材料の前記追加のプレーンは、第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記半導体材料の前記追加のプレーンの前記第２の半導体副層または前記第３の半導体副層は、前記次のセットの埋め込みコンタクトのうちの１つの埋め込みコンタクトによって電気的に接続される、該サブステップ、及び
（ｉｖ）前記半導体材料の前記追加のプレーンの一部をパターニング及びエッチングして、別の次のセットの埋め込みコンタクトのための空間を形成するサブステップ、
を所定の回数繰り返すステップと、
前記半導体材料の前記プレーン及び前記絶縁層をパターニング及び異方的にエッチングしてアクティブストリップのアレイを形成するステップと、
を含む、方法。 A method of manufacturing a semiconductor for a three-dimensional memory block, comprising:
preparing a semiconductor substrate and forming a circuit inside and on the surface thereof;
forming a first set of low resistivity conductor traces on the semiconductor substrate and connecting to the circuitry through via openings;
depositing and planarizing a first insulating layer;
forming a first set of buried contacts in the first insulating layer to provide electrical connection to the circuitry of the semiconductor substrate;
forming a first plane of semiconductor material on the first insulating layer, the first plane of semiconductor material defining a space for forming a first semiconductor sublayer; a layer of sacrificial material, and second and third semiconductor sublayers each having a first conductivity type and separated from each other by the first layer of sacrificial material; a set of buried contacts providing electrical contact between the second semiconductor sublayer or the third semiconductor sublayer and the circuitry of the semiconductor substrate;
patterning and etching a portion of the first plane of the semiconductor material to form spaces for the next set of buried contacts;
the following substeps (i) to (iv);
(i) substeps of depositing and planarizing an additional insulating layer;
(ii) forming said next set of buried contacts to provide electrical connection to said circuitry of said semiconductor substrate;
(iii) forming an additional plane of semiconductor material over the additional insulating layer and the next set of buried contacts, the additional plane of semiconductor material being the first layer of sacrificial material; , a second semiconductor sublayer and a third semiconductor sublayer each having a first conductivity type and separated from each other by the first layer of sacrificial material; said second semiconductor sublayer or said third semiconductor sublayer of is electrically connected by a buried contact of one of said next set of buried contacts; patterning and etching a portion of said additional plane of material to form a space for another next set of buried contacts;
a predetermined number of times;
patterning and anisotropically etching the plane of the semiconductor material and the insulating layer to form an array of active strips;
A method, including
前記第２の半導体副層及び前記第３の半導体副層内のドーパントを活性化させるために、前記半導体材料の前記第１のプレーンと前記各追加のプレーンとを同時にアニーリングするステップをさらに含む、方法。 33. The method of claim 32, wherein
simultaneously annealing the first plane and each additional plane of the semiconductor material to activate dopants in the second semiconductor sublayer and the third semiconductor sublayer; Method.
前記アクティブストリップの前記アレイは、前記アクティブストリップの複数のスタックを含み、
前記各スタックは、前記第１のセットのトレンチのうちの１つのトレンチによって、それに隣接するスタックから第１の方向に沿って分離されており、
前記各スタックは、第２の方向に長手方向に延びる側壁を有しており、
前記第１の方向及び前記第２の方向は、前記半導体基板の前記表面に対して略平行である、方法。 33. The method of claim 32, wherein
the array of active strips includes a plurality of stacks of the active strips;
each said stack being separated from its adjacent stacks along a first direction by a trench of said first set of trenches;
each stack having a sidewall extending longitudinally in a second direction;
The method, wherein the first direction and the second direction are substantially parallel to the surface of the semiconductor substrate.
第２の犠牲材料を使用して、前記アクティブストリップの前記スタック間の前記トレンチを充填するステップと、
前記第２犠牲材料を部分的にエッチングして、前記アクティブストリップの前記スタックの一方または両方の側壁の一部と前記アクティブストリップの前記各スタックの底部とを露出させることによって、第２のセットのトレンチを形成するステップと、
全ての前記アクティブストリップから前記第１の犠牲材料の少なくとも一部を除去するステップと、をさらに含み、
前記除去するステップは、前記各アクティブストリップの前記第２の半導体副層及び前記第３の半導体副層または前記第２の犠牲材料を実質的にエッチングすることなく前記第１の犠牲材料を選択的に除去するエッチング液を使用して行われ、該ステップにより、前記各アクティブストリップの前記第２の半導体副層と前記第３の半導体副層との間に凹部またはキャビティが形成される、方法。 35. The method of claim 34, wherein
filling the trenches between the stacks of the active strips using a second sacrificial material;
partially etching the second sacrificial material to expose a portion of one or both sidewalls of the stack of active strips and a bottom of each stack of active strips, thereby forming a second set of forming a trench;
removing at least a portion of the first sacrificial material from all of the active strips;
The removing step selectively removes the first sacrificial material without substantially etching the second and third semiconductor sublayers or the second sacrificial material of each of the active strips. wherein said step forms a recess or cavity between said second semiconductor sublayer and said third semiconductor sublayer of said each active strip.
第２の導電型を有する第１の半導体副層を前記凹部またはキャビティ内に堆積させて、前記第２のセットのトレンチの前記側壁と共形にするステップと、
その後に、前記凹部またはキャビティの内側からを除いて、前記側壁から前記第１の半導体副層を除去するステップと、をさらに含む、方法。 36. The method of claim 35, wherein
depositing a first semiconductor sublayer having a second conductivity type within the recesses or cavities to be conformal with the sidewalls of the second set of trenches;
thereafter, removing said first semiconductor sublayer from said sidewalls except from inside said recess or cavity.
前記側壁と共形であり、かつ、前記第２犠牲材料を除去することによって露出された前記第１のセットのトレンチの各トレンチの底部まで延びる電荷蓄積層を形成するステップをさらに含む、方法。 37. The method of claim 36, wherein
forming a charge storage layer conformal to the sidewalls and extending to the bottom of each trench of the first set of trenches exposed by removing the second sacrificial material.
前記電荷蓄積層は、化学的もしくは原子層堆積、酸化シリコンの酸化、または窒化シリコンの酸化によって形成された１～８ｎｍの厚さを有するトンネル誘電体膜、あるいは、バンドギャップ操作酸化物－窒化物－酸化物誘電体サンドイッチを含み、
当該方法は、
酸化シリコン、あるいは、酸化アルミニウム、酸化ハフニウムまたはそれらの組み合わせを含む材料の高誘電率膜から選択された４～１５ｎｍの厚さを有するブロッキング誘電体膜でキャップされた４～８ｎｍの厚さを有するシリコンリッチ窒化シリコンを含む電荷トラッピング層を堆積させるステップをさらに含む、方法。 38. The method of claim 37, wherein
The charge storage layer is a tunnel dielectric film having a thickness of 1-8 nm formed by chemical or atomic layer deposition, oxidation of silicon oxide, or oxidation of silicon nitride, or a bandgap engineered oxide-nitride - including an oxide dielectric sandwich,
The method is
having a thickness of 4-8 nm capped with a blocking dielectric film having a thickness of 4-15 nm selected from silicon oxide or high dielectric constant films of materials including aluminum oxide, hafnium oxide or combinations thereof; The method further comprising depositing a charge trapping layer comprising silicon-rich silicon nitride.
半導体基板を用意し、その内部及び表面に回路を形成するステップと、
前記半導体基板上に第１のセットの低抵抗率導体配線を形成し、ビア開口部を介して前記回路に接続するステップと、
第１の絶縁層を堆積させ平坦化させるステップと、
前記半導体基板の前記回路への電気的接続を提供するために、前記第１の絶縁層内に第１のセットの埋め込みコンタクトを形成するステップと、
前記第１の絶縁層上に半導体材料の第１のプレーンを形成するステップであって、前記半導体材料の前記第１のプレーンは、第１の半導体副層を形成するためのスペースを画定する第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記第１のセットの埋め込みコンタクトは、前記第２の半導体副層または前記第３の半導体副層と前記半導体基板の前記回路との間の電気的接触を提供する、該ステップと、
前記半導体材料の前記第１のプレーンの一部をパターニング及びエッチングして、次のセットの埋め込みコンタクトのための空間を形成するステップと、
次の（ｉ）～（ｉｖ）のサブステップ、
（ｉ）追加の絶縁層を堆積させ平坦化するサブステップ、
（ｉｉ）前記半導体基板の前記回路への電気的接続を提供するために、前記次のセットの埋め込みコンタクトを形成するサブステップ、
（ｉｉｉ）前記追加の絶縁層上に半導体材料の追加のプレーンを形成するサブステップであって、前記半導体材料の前記追加のプレーンは、第１の犠牲材料層と、それぞれ第１の導電型を有し、かつ、前記第１の犠牲材料層によって互いに分離された第２の半導体副層及び第３の半導体副層とを含み、前記半導体材料の前記追加のプレーンの前記第２の半導体副層または前記第３の半導体副層は、前記次のセットの埋め込みコンタクトのうちの１つの埋め込みコンタクトによって電気的に接続される、該サブステップ、及び
（ｉｖ）前記半導体材料の前記追加のプレーンの一部をパターニング及びエッチングして、別の次のセットの埋め込みコンタクトのための空間を形成するサブステップ、
を所定の回数繰り返すステップと、
前記半導体材料の前記各プレーン及び前記絶縁層をパターニング及び異方的にエッチングしてアクティブストリップのアレイを形成するステップであって、前記アクティブストリップのアレイは、前記半導体基板の前記表面に対して略平行な第２の方向に沿って長手方向に延びる側壁を有する第１のセットのトレンチによって第１の方向に沿って互いに分離された前記アクティブストリップの複数のスタックを含む、該ステップと、
前記アクティブストリップの前記スタックの前記露出した側壁と共形の電荷蓄積層を形成するステップと、
前記電荷蓄積層内の開口部をパターニング及びエッチングして、前記アクティブストリップの前記各スタックの前記側壁の一方または両方の領域を露出させるステップと、
前記各アクティブストリップの前記第１の犠牲材料を前記露出した側壁から選択的にエッチングして、前記第２の半導体副層と前記第３の半導体副層との間に１以上のキャビティを形成するステップと、
前記キャビティ及び前記第１のトレンチのうちの前記露出したトレンチの選択された部分に半導体材料を堆積させて、前記第１のトレンチのうちの前記露出したトレンチ内に第１の半導体副層及び半導体材料のピラーを形成するステップと、を含む、方法。 A method of manufacturing a semiconductor for a three-dimensional memory block, comprising:
preparing a semiconductor substrate and forming a circuit inside and on the surface thereof;
forming a first set of low resistivity conductor traces on the semiconductor substrate and connecting to the circuitry through via openings;
depositing and planarizing a first insulating layer;
forming a first set of buried contacts in the first insulating layer to provide electrical connection to the circuitry of the semiconductor substrate;
forming a first plane of semiconductor material on the first insulating layer, the first plane of semiconductor material defining a space for forming a first semiconductor sublayer; a layer of sacrificial material, and second and third semiconductor sublayers each having a first conductivity type and separated from each other by the first layer of sacrificial material; a set of buried contacts providing electrical contact between the second semiconductor sublayer or the third semiconductor sublayer and the circuitry of the semiconductor substrate;
patterning and etching a portion of the first plane of the semiconductor material to form spaces for the next set of buried contacts;
the following substeps (i) to (iv);
(i) substeps of depositing and planarizing an additional insulating layer;
(ii) forming said next set of buried contacts to provide electrical connection to said circuitry of said semiconductor substrate;
(iii) forming additional planes of semiconductor material on said additional insulating layer, said additional planes of semiconductor material comprising a first layer of sacrificial material and each of a first conductivity type; and comprising a second semiconductor sublayer and a third semiconductor sublayer separated from each other by the first layer of sacrificial material, the second semiconductor sublayer of the additional plane of semiconductor material. or said third semiconductor sublayer is electrically connected by a buried contact of one of said next set of buried contacts; and (iv) one of said additional planes of said semiconductor material. patterning and etching the portion to form a space for another next set of buried contacts;
a predetermined number of times;
patterning and anisotropically etching each of said planes of said semiconductor material and said insulating layer to form an array of active strips, said array of active strips being substantially relative to said surface of said semiconductor substrate; a plurality of stacks of said active strips separated from each other along a first direction by a first set of trenches having sidewalls extending longitudinally along parallel second directions;
forming a charge storage layer conformal with the exposed sidewalls of the stack of active strips;
patterning and etching an opening in the charge storage layer to expose a region of one or both of the sidewalls of each stack of the active strips;
selectively etching the first sacrificial material of each of the active strips from the exposed sidewalls to form one or more cavities between the second semiconductor sublayer and the third semiconductor sublayer; a step;
Depositing a semiconductor material in selected portions of the exposed ones of the cavity and the first trenches to form a first semiconductor sublayer and a semiconductor within the exposed ones of the first trenches. forming pillars of material.
前記半導体材料の互いに隣接する前記プレーンを互いに分離する前記絶縁層は、前記アクティブストリップ間の寄生容量結合を減少させるエアギャップを形成するためにエッチングされる、方法。 40. The method of claim 39, wherein
The method wherein the insulating layer separating the adjacent planes of the semiconductor material from each other is etched to form air gaps that reduce parasitic capacitive coupling between the active strips.
前記半導体材料のピラーは、前記各スタック内の前記アクティブストリップの周りを部分的に包囲して、互いに隣接する前記アクティブストリップ間を電気的にシールドする、方法。 40. The method of claim 39, wherein
The method of claim 1, wherein the pillars of semiconductor material partially wrap around the active strips in each stack to provide electrical shielding between adjacent active strips.
前記半導体材料のピラーは、前記各アクティブストリップの前記第１の半導体副層を前記半導体基板の前記回路に接続する、方法。 42. The method of claim 41, wherein
The method of claim 1, wherein the pillars of semiconductor material connect the first semiconductor sublayer of each active strip to the circuitry of the semiconductor substrate.
前記各メモリ回路において、
（ａ）前記データファイルの指定された１以上のページを、システムコントローラにより生成された固有の識別子インデックス番号に関連付けるとともに、前記固有の識別子インデックス番号を前記データファイルに付加し、
（ｂ）前記データファイルが前記メモリ回路内に記憶または更新されるたびにタイムスタンプを前記固有の識別子インデックス番号に関連付けるステップであって、
前記各メモリ回路内に記憶された全ての前記データファイルについての全ての前記固有の識別子インデックス番号は、最新のタイムスタンプと、前記データファイルが格納された前記メモリ回路内の位置と共に前記メモリ回路内のルックアップテーブルに記憶される、該ステップと、
前記システムコントローラまたは前記ホスト装置から、検索するデータファイルの前記固有の識別子インデックス番号を指定する検索要求を、１以上の前記メモリ回路に対してブロードキャストで同時に送信するステップと、
前記各メモリ回路において、排他的論理和（ＸＯＲ）回路または連想メモリ（ＣＡＭ）回路を使用して、前記ブロードキャストされた固有の識別子インデックス番号を前記メモリ回路の前記ルックアップテーブルに記憶された前記固有の識別子インデックス番号と比較し、一致するものが見つかった場合には、それをそのデータファイルのタイムスタンプ及び位置と共に前記システムコントローラに報告するステップであって、一致するものが複数見つかった場合には、前記システムコントローラは、前記報告された位置から、前記報告されたタイムスタンプのうちの最新のタイムスタンプに関連する位置を選択する、該ステップと、を含む方法。 A method for a system controller or host device to quickly determine the location of the latest version of a data file stored in one of a number of memory circuits, comprising:
In each memory circuit,
(a) associates one or more designated pages of the data file with a unique identifier index number generated by a system controller and appends the unique identifier index number to the data file;
(b) associating a timestamp with the unique identifier index number each time the data file is stored or updated in the memory circuit;
All said unique identifier index numbers for all said data files stored in said each memory circuit are stored in said memory circuit along with the most recent time stamp and the location in said memory circuit where said data file was stored. the steps stored in a lookup table of
simultaneously transmitting a search request designating the unique identifier index number of a data file to be searched from the system controller or the host device to one or more of the memory circuits;
In each of said memory circuits, an exclusive OR (XOR) circuit or a content addressable memory (CAM) circuit is used to convert said broadcast unique identifier index number to said unique stored in said lookup table of said memory circuit. identifier index number of and if a match is found, reporting it to the system controller along with the time stamp and location of the data file; if more than one match is found, , wherein the system controller selects from the reported locations the location associated with the most recent one of the reported timestamps.
前記各メモリ回路は、低読み出しレイテンシのキャッシュメモリとして動作するように構成された部分を含み、
前記ルックアップテーブルは、前記キャッシュメモリに格納される、方法。 44. The method of claim 43, wherein
each memory circuit includes a portion configured to operate as a low read latency cache memory;
The method, wherein the lookup table is stored in the cache memory.
前記各メモリ回路は、前記メモリ回路内のエラーを検出した場合には、前記エラーをオンチップエラー訂正回路または前記システムコントローラに通知して、前記オンチップオンチップエラー訂正回路または前記システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させるデータ保全回路を含む、方法。 44. The method of claim 43, wherein
Each of the memory circuits, when detecting an error in the memory circuit, notifies the on-chip error correction circuit or the system controller of the error and sends the data to the on-chip error correction circuit or the system controller. A method comprising data integrity circuitry for performing restore and program refresh operations.
前記各メモリ回路は、１以上の従来のＤＲＡＭ、ＳＲＡＭ、ＮＯＲフラッシュ、ＮＡＮＤフラッシュ、フラッシュソリッドステートドライブ、ワード幅またはシリアルビットストリームプロトコルを使用して前記メモリ回路に直接的にアクセスすることを可能にするインターフェース回路を含む、方法。 44. The method of claim 43, wherein
Each of the memory circuits enables direct access to the memory circuit using one or more conventional DRAM, SRAM, NOR flash, NAND flash, flash solid state drive, word wide or serial bitstream protocols. a method comprising an interface circuit for
前記各メモリ回路において、前記メモリ回路の第１の部分に対する読み出しリフレッシュまたはプログラムリフレッシュ動作をバックグラウンドモードで実行し、それと同時に、前記メモリ回路の第２の部分に対する読み出し動作、プログラム動作、または消去動作を実行するとともに、前記メモリ回路の第３の部分を電源オフにするステップをさらに含む、方法。 44. The method of claim 43, wherein
In each of the memory circuits, performing a read refresh or program refresh operation on a first portion of the memory circuits in a background mode while concurrently reading, programming, or erasing operations on a second portion of the memory circuits. and powering off a third portion of the memory circuit.
前記各メモリ回路にオンチップリソース管理データを格納するステップをさらに含み、
前記オンチップリソース管理データには、前記メモリ回路に格納されている前記データファイルのための更新可能なファイル割り当てテーブル、固有の識別子インデックス番号、プログラム／消去サイクルカウント、チップ温度、及び前記格納されている各データファイルの更新時に該データファイルに付加されるタイムスタンプのうちの１以上が含まれる、方法。 44. The method of claim 43, wherein
further comprising storing on-chip resource management data in each of said memory circuits;
The on-chip resource management data includes an updatable file allocation table for the data files stored in the memory circuit, a unique identifier index number, a program/erase cycle count, a chip temperature, and the stored including one or more of the time stamps appended to each data file when the data file is updated.
前記各メモリ回路は、パイプラインストリーミング回路をさらに含み、
前記パイプラインストリーミング回路は、センスアンプ内に記憶されているデータのメモリページを検出すること、及びシリアルビットストリームまたはメモリ回路からの並列ワード幅出力のために検出されたデータをデータバッファに転送することを、前記センスアンプで検出するために前記メモリ回路から前記記憶されているデータの次のメモリページを同時に読み出すこととオーバーラップさせる、方法。 44. The method of claim 43, wherein
each memory circuit further comprising a pipeline streaming circuit;
The pipeline streaming circuit detects memory pages of data stored within the sense amplifiers and transfers the detected data to a data buffer for parallel word-wide output from a serial bitstream or memory circuit. overlapping with simultaneously reading the next memory page of the stored data from the memory circuit for detection by the sense amplifier.
前記複数のメモリ回路の各々は、複数のメモリページに構成され、
（ａ）指定された１以上のメモリページをデータファイルに関連付けるとともに、前記データファイルに前記システムコントローラによって生成された固有の識別子インデックス番号を関連付け、かつ、
（ｂ）前記データファイルが前記メモリ回路に格納されるまたは更新されるたびに、タイムスタンプを前記固有の識別子インデックス番号に関連付けるための制御回路を含み、
前記メモリ回路内に記憶された全ての前記データファイルについての全ての前記固有の識別子インデックス番号は、最新のタイムスタンプと、前記データファイルが格納された前記メモリ回路内の位置と共に前記メモリ回路内のルックアップテーブルに記憶され、
前記システムコントローラは、検索するべきデータファイルの固有の識別子インデックス番号を指定する検索要求を、１以上の前記メモリ回路に対してブロードキャストで同時に送信するように構成され、
前記制御回路は、前記システムコントローラから送信された検索するべきデータファイルの固有の識別子インデックス番号を、前記ルックアップテーブルに記憶された前記固有の識別子インデックスと比較し、一致するものが見つかった場合には、それをそのデータファイルのタイムスタンプ及び位置と共に前記システムコントローラに報告するための排他的論理和（ＸＯＲ）回路または連想メモリ（ＣＡＭ）回路を含み、
前記制御回路において、前記ルックアップテーブルに記憶された前記固有の識別子インデックスとの間で一致するものが複数見つかった場合には、前記システムコントローラが、前記報告された位置から、前記報告されたタイムスタンプのうちの最新のタイムスタンプに関連する位置を選択する、システムコントローラ。 A system controller configured to quickly determine the location of the latest version of a data file stored in one of a plurality of memory circuits, comprising:
each of the plurality of memory circuits is configured into a plurality of memory pages;
(a) associates one or more designated memory pages with a data file and associates said data file with a unique identifier index number generated by said system controller; and
(b) control circuitry for associating a time stamp with the unique identifier index number each time the data file is stored or updated in the memory circuitry;
All said unique identifier index numbers for all said data files stored in said memory circuit are stored in said memory circuit along with the most recent time stamp and the location in said memory circuit where said data file was stored. stored in a lookup table,
The system controller is configured to simultaneously broadcast a search request specifying a unique identifier index number of a data file to be searched to one or more of the memory circuits;
The control circuit compares the unique identifier index number of the data file to be searched sent from the system controller with the unique identifier index stored in the lookup table, and if a match is found, includes an exclusive OR (XOR) circuit or content addressable memory (CAM) circuit for reporting it to the system controller along with the time stamp and location of its data file;
If the control circuit finds more than one match between the unique identifier index stored in the lookup table, the system controller determines the reported time from the reported location. A system controller that selects a location of the stamps associated with the most recent timestamp.
前記メモリ回路は、低読み出しレイテンシのキャッシュメモリとして動作するように構成された部分を含み、
前記ルックアップテーブルは、前記キャッシュメモリに格納される、システムコントローラ。 51. The system controller of claim 50, comprising:
the memory circuit includes a portion configured to operate as a low read latency cache memory;
The system controller, wherein the lookup table is stored in the cache memory.
前記各メモリ回路は、前記メモリ回路内のエラーを検出した場合には、前記エラーをオンチップエラー訂正回路または前記システムコントローラに通知して、前記オンチップエラー訂正回路または前記システムコントローラにデータ復元及びプログラムリフレッシュ動作を実行させるデータ保全回路を含む、システムコントローラ。 51. The system controller of claim 50, comprising:
Each of the memory circuits, when detecting an error in the memory circuit, notifies the on-chip error correction circuit or the system controller of the error, and causes the on-chip error correction circuit or the system controller to perform data restoration and recovery. A system controller including data integrity circuitry for performing program refresh operations.
前記メモリ回路は、
（ｉ）バックグラウンドモードでの前記メモリ回路の第１の部分に対する読み出しリフレッシュまたはプログラムリフレッシュ動作、
（ｉｉ）前記メモリ回路の第２の部分に対する読み出し動作、プログラム動作、または消去動作、及び
（ｉｉｉ）前記メモリ回路の第３の部分を電源オフにすること、を同時に実行するための回路をさらに含む、システムコントローラ。 51. The system controller of claim 50, comprising:
The memory circuit is
(i) a read refresh or program refresh operation on the first portion of the memory circuit in background mode;
(ii) a read, program, or erase operation on a second portion of the memory circuit; and (iii) powering off a third portion of the memory circuit. Including, system controller.
前記メモリ回路は、
オンチップリソース管理データ用の記憶装置をさらに含み、
前記オンチップリソース管理データには、前記メモリ回路に格納されている前記データファイルのための更新可能なファイル割り当てテーブル、固有の識別子インデックス番号、プログラム／消去サイクルカウント、チップ温度、及び前記格納されている各データファイルの更新時に該データファイルに付加されるタイムスタンプのうちの１以上が含まれる、システムコントローラ。 51. The system controller of claim 50, comprising:
The memory circuit is
further comprising storage for on-chip resource management data;
The on-chip resource management data includes an updatable file allocation table for the data files stored in the memory circuit, a unique identifier index number, a program/erase cycle count, a chip temperature, and the stored a system controller including one or more of the time stamps appended to each data file when it is updated.
前記メモリ回路は、
パイプラインストリーミング回路をさらに含み、
前記パイプラインストリーミング回路は、センスアンプ内に記憶されているデータのメモリページを検出すること、及びシリアルビットストリームまたはメモリ回路からの並列ワード幅出力のために検出されたデータをデータバッファに転送することを、前記センスアンプで検出するために前記メモリ回路から前記記憶されているデータの次のメモリページを同時に読み出すこととオーバーラップさせる、システムコントローラ。 51. The system controller of claim 50, comprising:
The memory circuit is
further comprising a pipeline streaming circuit;
The pipeline streaming circuit detects memory pages of data stored within the sense amplifiers and transfers the detected data to a data buffer for parallel word-wide output from a serial bitstream or memory circuit. simultaneously reading the next memory page of the stored data from the memory circuit for detection by the sense amplifier.
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