JP2022114984A - Chip resistor and manufacturing method of the chip resistor - Google Patents
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Abstract
Description
本開示は一般にチップ抵抗器及びチップ抵抗器の製造方法に関し、より詳細には、少なくとも４つの電極を備えるチップ抵抗器及びこのチップ抵抗器の製造方法に関する。 TECHNICAL FIELD This disclosure relates generally to chip resistors and methods of making chip resistors, and more particularly to chip resistors with at least four electrodes and methods of making the same.
特許文献１に記載のチップ抵抗器は、絶縁基板（基板）と、絶縁基板の上面の両端部に設けられた一対の上面電極と、絶縁基板の上面に設けられ、かつ一対の上面電極間に形成された抵抗体と、少なくとも抵抗体を覆うように設けられた保護膜と、一対の上面電極と電気的に接続されるように絶縁基板の両端面に設けられた一対の端面電極と、を備える。
The chip resistor described in
本開示は、生産性を向上させることができるチップ抵抗器及びチップ抵抗器の製造方法を提供することを目的とする。 An object of the present disclosure is to provide a chip resistor capable of improving productivity and a method for manufacturing the chip resistor.
本開示の一態様に係るチップ抵抗器は、電気絶縁性の基板と、第１電極及び第２電極と、第３電極及び第４電極と、第１接続部と、第２接続部と、抵抗体と、を備える。前記基板は、第１方向の一方側の第１主面と、前記第１方向の他方側の第２主面と、第２方向の一方側の第１側面と、前記第２方向の他方側の第２側面と、を含む。前記第２方向は、前記第１方向と交差する。前記第１電極及び前記第２電極は、前記第１主面上と前記第１側面上とに亘って設けられている。前記第３電極及び前記第４電極は、前記第１主面上と前記第２側面上とに亘って設けられている。前記第１接続部は、前記第１主面上に設けられており、前記第１電極と前記第２電極とを電気的に接続している。前記第２接続部は、前記第１主面上に設けられており、前記第３電極と前記第４電極とを電気的に接続している。前記抵抗体は、前記第１主面上に設けられており、前記第１電極から前記第３電極までに亘って設けられている。前記基板は、第１凹部と、第２凹部と、のうち少なくとも一方を有する。前記第１凹部は、前記第１側面に設けられ前記第１方向から見て前記第１電極と前記第２電極と前記第１接続部とに囲まれている。前記第２凹部は、前記第２側面に設けられ前記第１方向から見て前記第３電極と前記第４電極と前記第２接続部とに囲まれている。 A chip resistor according to an aspect of the present disclosure includes an electrically insulating substrate, a first electrode and a second electrode, a third electrode and a fourth electrode, a first connection portion, a second connection portion, a resistor have a body and The substrate has a first main surface on one side in the first direction, a second main surface on the other side in the first direction, a first side surface on one side in the second direction, and the other side in the second direction. and a second aspect of The second direction crosses the first direction. The first electrode and the second electrode are provided over the first main surface and the first side surface. The third electrode and the fourth electrode are provided over the first main surface and the second side surface. The first connection portion is provided on the first main surface and electrically connects the first electrode and the second electrode. The second connection portion is provided on the first main surface and electrically connects the third electrode and the fourth electrode. The resistor is provided on the first main surface and is provided from the first electrode to the third electrode. The substrate has at least one of a first recess and a second recess. The first concave portion is provided on the first side surface and surrounded by the first electrode, the second electrode, and the first connection portion when viewed from the first direction. The second concave portion is provided on the second side surface and surrounded by the third electrode, the fourth electrode, and the second connection portion when viewed from the first direction.
本開示の一態様に係る前記チップ抵抗器の製造方法は、第１ステップと、第２ステップと、を有する。前記製造方法は、第３ステップと、第４ステップと、のうち少なくとも一方を更に有する。前記第１ステップは、前記第１主面上に前記第１電極、前記第２電極、前記第３電極及び前記第４電極の一部と、前記第１接続部と、前記第２接続部と、を形成するステップである。前記第２ステップは、前記第１主面上に前記抵抗体を形成するステップである。前記第３ステップは、前記第１凹部が設けられた前記基板の前記第１側面上に、印刷により前記第１電極及び前記第２電極の別の一部を形成するステップである。前記第４ステップは、前記第２凹部が設けられた前記基板の前記第２側面上に、印刷により前記第３電極及び前記第４電極の別の一部を形成するステップである。 A method for manufacturing the chip resistor according to one aspect of the present disclosure includes a first step and a second step. The manufacturing method further includes at least one of a third step and a fourth step. In the first step, parts of the first electrode, the second electrode, the third electrode, and the fourth electrode, the first connecting portion, and the second connecting portion are formed on the first main surface. is the step of forming . The second step is a step of forming the resistor on the first main surface. The third step is a step of forming another part of the first electrode and the second electrode by printing on the first side surface of the substrate provided with the first concave portion. The fourth step is a step of forming another part of the third electrode and the fourth electrode by printing on the second side surface of the substrate provided with the second recess.
本開示は、チップ抵抗器の生産性を向上させることができるという利点がある。 The present disclosure has the advantage of being able to improve the productivity of chip resistors.
下記の各実施形態においては、本開示のチップ抵抗器及びチップ抵抗器の製造方法について、図面を用いて説明する。ただし、下記の各実施形態は、本開示の様々な実施形態の一部に過ぎない。下記の各実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。また、下記の各実施形態において説明する各図は、模式的な図であり、図中の各構成要素の大きさ及び厚さそれぞれの比が必ずしも実際の寸法比を反映しているとは限らない。 In each embodiment below, a chip resistor and a method for manufacturing the chip resistor of the present disclosure will be described with reference to the drawings. However, each embodiment described below is only a part of various embodiments of the present disclosure. Each of the embodiments described below can be modified in various ways according to design and the like as long as the object of the present disclosure can be achieved. Also, each drawing described in each embodiment below is a schematic drawing, and the ratio of the size and thickness of each component in the drawing does not necessarily reflect the actual dimensional ratio. do not have.
（実施形態１）
（概要）
図１～図４に示すように、本実施形態のチップ抵抗器１００は、電気絶縁性の基板９と、第１電極１及び第２電極２と、第３電極３及び第４電極４と、第１接続部Ｃ１と、第２接続部Ｃ２と、抵抗体５と、を備える。基板９は、第１方向Ｄ１の一方側の第１主面Ｍ１と、第１方向Ｄ１の他方側の第２主面Ｍ２と、第２方向Ｄ２の一方側の第１側面Ｓ１と、第２方向Ｄ２の他方側の第２側面Ｓ２と、を含む。第２方向Ｄ２は、第１方向Ｄ１と交差する。第１電極１及び第２電極２は、第１主面Ｍ１上と第１側面Ｓ１上とに亘って設けられている。第３電極３及び第４電極４は、第１主面Ｍ１上と第２側面Ｓ２上とに亘って設けられている。第１接続部Ｃ１は、第１主面Ｍ１上に設けられており、第１電極１と第２電極２とを電気的に接続している。第２接続部Ｃ２は、第１主面Ｍ１上に設けられており、第３電極３と第４電極４とを電気的に接続している。抵抗体５は、第１主面Ｍ１上に設けられており、第１電極１から第３電極３までに亘って設けられている。基板９は、第１凹部９１と、第２凹部９２と、のうち少なくとも一方を有する。第１凹部９１は、第１側面Ｓ１に設けられ第１方向Ｄ１から見て第１電極１と第２電極２と第１接続部Ｃ１とに囲まれている。第２凹部９２は、第２側面Ｓ２に設けられ第１方向Ｄ１から見て第３電極３と第４電極４と第２接続部Ｃ２とに囲まれている。
(Embodiment 1)
(Overview)
As shown in FIGS. 1 to 4, the
本実施形態の基板９は、第１凹部９１及び第２凹部９２の両方を有する。
The
本実施形態によれば、基板９が第１凹部９１を有しているため、チップ抵抗器１００の製造工程において、第１接続部Ｃ１以外の部位において第１電極１と第２電極２との間が短絡する可能性を低減させることができる。例えば、導体を印刷することにより第１側面Ｓ１に第１電極１の一部と第２電極２の一部とを形成する際に、第１側面Ｓ１のうち第１凹部９１の周りの領域と比較して、第１凹部９１の内面には導体が印刷され難い。そのため、第１側面Ｓ１のうち第１凹部９１が形成された領域では、第１電極１と第２電極２との間が短絡する可能性を低減させることができる。
According to the present embodiment, since the
また、基板９が第２凹部９２を有しているため、同様に、チップ抵抗器１００の製造工程において、第２側面Ｓ２のうち第２接続部Ｃ２以外の部位で第３電極３と第４電極４との間が短絡する可能性を低減させることができる。
Further, since the
すなわち、上記の構成によれば、チップ抵抗器１００の生産性を向上させることができる。
That is, according to the above configuration, productivity of the
チップ抵抗器１００は、４つの電極（第１電極１、第２電極２、第３電極３及び第４電極４）を備える４端子チップ抵抗器である。チップ抵抗器１００は、例えば、測定対象に流れる電流の大きさを測定する用途に用いられる。より詳細には、チップ抵抗器１００は、４端子法により測定対象に流れる電流の大きさを測定する用途に用いられる。
The
第１電極１及び第３電極３は、電流を流すための電極である。第２電極２及び第４電極４は、電圧印加用の電極である。
The
第１電極１及び第３電極３は、測定対象に電気的に接続される。これにより、測定対象、第１電極１、抵抗体５及び第３電極３を通るループが形成される。第２電極２及び第４電極４は、電圧計に電気的に接続される。抵抗体５の電気抵抗値は既知の値である。第１電極１と第３電極３との間に電流を流し、抵抗体５における電圧降下の大きさを電圧計で測定することで、測定対象に流れる電流の大きさを測定できる。
The
４端子法では、電極のＴＣＲ（抵抗温度係数）が電流の測定精度に影響しにくい。また、４端子法では、測定回路の内部抵抗が電流の測定精度に影響しにくい。すなわち、４端子法により、電流の測定精度を向上させることができる。 In the four-probe method, the TCR (temperature coefficient of resistance) of the electrodes does not easily affect the current measurement accuracy. Further, in the four-terminal method, the internal resistance of the measuring circuit hardly affects the current measurement accuracy. That is, the four-probe method can improve the accuracy of current measurement.
（詳細）
（１）全体構成
以下、チップ抵抗器１００について、より詳細に説明する。なお、図１等における第１方向Ｄ１、第２方向Ｄ２、第３方向Ｄ３を表す矢印はそれぞれ、説明のために表記しているに過ぎず、実体を伴わない。本実施形態では、第２方向Ｄ２は、第１方向Ｄ１と直交する方向である。また、第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２の両方と直交する方向である。
(detail)
(1) Overall Configuration Hereinafter, the
図１、図２に示すように、チップ抵抗器１００は、基板９、第１電極１、第２電極２、第３電極３、第４電極４、第１接続部Ｃ１、第２接続部Ｃ２、及び、抵抗体５を備える。また、図４に示すように、チップ抵抗器１００は、保護層６と、４つ（図４では２つのみを図示）のめっき層７と、を更に備える。ただし、図４～図６Ｄ以外の図では、保護層６及び各めっき層７の図示を省略している。
As shown in FIGS. 1 and 2, the
（２）基板
基板９は、例えば、セラミック基板である。セラミック基板としては、例えば、アルミナ基板を採用することができる。
(2) Substrate The
図１～図４に示すように、基板９の形状は、直方体状である。基板９の第１方向Ｄ１の長さは基板９の第２方向Ｄ２の長さよりも短い。基板９の第２方向Ｄ２の長さは基板９の第３方向Ｄ３の長さよりも短い。基板９の第３方向Ｄ３の長さは基板９の第１方向Ｄ１の長さよりも長い。
As shown in FIGS. 1 to 4, the
基板９は、第１主面Ｍ１、第２主面Ｍ２、第１側面Ｓ１、第２側面Ｓ２、第３側面Ｓ３及び第４側面Ｓ４を含む。第１主面Ｍ１は第１方向Ｄ１の一方側の面、第２主面Ｍ２は第１方向Ｄ１の他方側の面である。第１側面Ｓ１は第２方向Ｄ２の一方側の面、第２側面Ｓ２は第２方向Ｄ２の他方側の面である。第３側面Ｓ３は第３方向Ｄ３の一方側の面、第４側面Ｓ４は第３方向Ｄ３の他方側の面である。
The
基板９は、第１凹部９１と、第２凹部９２と、を有する。第１凹部９１は、第１側面Ｓ１に設けられている。第２凹部９２は、第２側面Ｓ２に設けられている。第１凹部９１及び第２凹部９２は、基板９のうち第３方向Ｄ３の中心とは異なる位置に設けられている。
The
基板９は、第１凹部９１において、第１側面Ｓ１から内側へ（第２側面Ｓ２側へ）窪んでいる。基板９は、第２凹部９２において、第２側面Ｓ２から内側へ（第１側面Ｓ１側へ）窪んでいる。
The
第１凹部９１及び第２凹部９２のうち少なくとも一方は、基板９を第１方向Ｄ１に貫通していることが好ましい。本実施形態では、第１凹部９１及び第２凹部９２がそれぞれ、基板９を第１方向Ｄ１に貫通している。第１方向Ｄ１から見て、第１凹部９１及び第２凹部９２の形状はそれぞれ、長方形状である。
At least one of the
（３）第１電極
図１～図４に示すように、第１電極１は、第１導体１１と、第２導体１２と、第３導体１３と、を有する。第１導体１１、第２導体１２及び第３導体１３はそれぞれ、膜である。
(3) First Electrode As shown in FIGS. 1 to 4, the
上述の通り、第１電極１は、第１主面Ｍ１上と第１側面Ｓ１上とに亘って設けられている。つまり、第１電極１は、第１主面Ｍ１上の第１導体１１と、第１側面Ｓ１上の第３導体１３と、を含み、第１導体１１と第３導体１３とが電気的に接続されている。さらに、本実施形態では、第１電極１は、第１主面Ｍ１上と第１側面Ｓ１上と第２主面Ｍ２上とに亘って設けられている。つまり、第１電極１は、第１主面Ｍ１上の第１導体１１と、第１側面Ｓ１上の第３導体１３と、第２主面Ｍ２上の第２導体１２と、を含み、第１導体１１と第２導体１２と第３導体１３とが電気的に接続されている。
As described above, the
第１導体１１は、第１主面Ｍ１上に設けられている。第１導体１１は、第１主面Ｍ１に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第１導体１１の形状は、長方形状である。第１導体１１は、第１側面Ｓ１に沿って設けられている。第１導体１１は、基板９の第３側面Ｓ３と隣接する部位から、第１凹部９１の周縁部までに亘って設けられている。第１導体１１と第１凹部９１との間には、間隔が設けられている。
The
第２導体１２は、第２主面Ｍ２（裏面）上に設けられている。第２導体１２は、第２主面Ｍ２に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第２導体１２の形状は、長方形状である。第１方向Ｄ１において、第２導体１２の外縁は、第１導体１１の外縁と一致している。第２導体１２は、第１側面Ｓ１に沿って設けられている。第２導体１２は、基板９の第３側面Ｓ３と隣接する部位から、第１凹部９１の周縁部までに亘って設けられている。第２導体１２と第１凹部９１との間には、間隔が設けられている。
The
第３導体１３は、第１側面Ｓ１上に設けられている。第３導体１３は、第１側面Ｓ１に直接接触するように、基板９に重なっている。また、第３導体１３は、第１導体１１の一部を覆う第１覆い部と、第２導体１２の一部を覆う第２覆い部と、を有する。第１覆い部及び第２覆い部は、第１方向Ｄ１から見て第１側面Ｓ１に隣接する部位である。第３導体１３は、第１導体１１と第２導体１２とを電気的に接続している。第２方向Ｄ２から見て、第３導体１３の形状は、長方形状である。第３導体１３は、基板９の第３側面Ｓ３と隣接する部位から、第１凹部９１の周縁部までに亘って設けられている。
The
（４）第２電極
図１～図４に示すように、第２電極２は、第１導体２１と、第２導体２２と、第３導体２３と、を有する。第１導体２１、第２導体２２及び第３導体２３はそれぞれ、膜である。
(4) Second Electrode As shown in FIGS. 1 to 4, the
上述の通り、第２電極２は、第１主面Ｍ１上と第１側面Ｓ１上とに亘って設けられている。つまり、第２電極２は、第１主面Ｍ１上の第１導体２１と、第１側面Ｓ１上の第３導体２３と、を含み、第１導体２１と第３導体２３とが電気的に接続されている。さらに、本実施形態では、第２電極２は、第１主面Ｍ１上と第１側面Ｓ１上と第２主面Ｍ２上とに亘って設けられている。つまり、第２電極２は、第１主面Ｍ１上の第１導体２１と、第１側面Ｓ１上の第３導体２３と、第２主面Ｍ２上の第２導体２２と、を含み、第１導体２１と第２導体２２と第３導体２３とが電気的に接続されている。
As described above, the
第１導体２１は、第１主面Ｍ１上に設けられている。第１導体２１は、第１主面Ｍ１に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第１導体２１の形状は、長方形状である。第１導体２１は、第１側面Ｓ１に沿って設けられている。第１導体２１は、基板９の第４側面Ｓ４と隣接する部位から、第１凹部９１の周縁部までに亘って設けられている。第１導体２１と第１凹部９１との間には、間隔が設けられている。
The
第２導体２２は、第２主面Ｍ２（裏面）上に設けられている。第２導体２２は、第２主面Ｍ２に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第２導体２２の形状は、長方形状である。第１方向Ｄ１において、第２導体２２の外縁は、第１導体２１の外縁と一致している。第２導体２２は、第１側面Ｓ１に沿って設けられている。第２導体２２は、基板９の第４側面Ｓ４と隣接する部位から、第１凹部９１の周縁部までに亘って設けられている。第２導体２２と第１凹部９１との間には、間隔が設けられている。
The
第３導体２３は、第１側面Ｓ１上に設けられている。第３導体２３は、第１側面Ｓ１に直接接触するように、基板９に重なっている。また、第３導体２３は、第１導体２１の一部を覆う第１覆い部と、第２導体２２の一部を覆う第２覆い部と、を有する。第１覆い部及び第２覆い部は、第１方向Ｄ１から見て第１側面Ｓ１に隣接する部位である。第３導体２３は、第１導体２１と第２導体２２とを電気的に接続している。第２方向Ｄ２から見て、第３導体２３の形状は、長方形状である。第３導体２３は、基板９の第４側面Ｓ４と隣接する部位から、第１凹部９１の周縁部までに亘って設けられている。
The
（５）第１接続部
図１に示すように、第１接続部Ｃ１は、膜である。第１接続部Ｃ１は、第１主面Ｍ１上に設けられている。第１接続部Ｃ１は、第１主面Ｍ１に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第１接続部Ｃ１の形状は、長方形状である。第１方向Ｄ１から見て、第１接続部Ｃ１は、第１凹部９１に沿って設けられている。より詳細には、第１方向Ｄ１から見て、第１接続部Ｃ１は、第１凹部９１の底面９１０との間に間隔をあけて設けられている。第１接続部Ｃ１は、第１電極１の第１導体１１と第２電極２の第１導体２１とを連結している。第２方向Ｄ２において、第１接続部Ｃ１は、第１導体１１、２１よりも幅が小さい。
(5) First Connection Part As shown in FIG. 1, the first connection part C1 is a membrane. The first connection portion C1 is provided on the first main surface M1. The first connection portion C1 overlaps the
（６）第３電極
図１～図４に示すように、第３電極３は、第１導体３１と、第２導体３２と、第３導体３３と、を有する。第１導体３１、第２導体３２及び第３導体３３はそれぞれ、膜である。
(6) Third Electrode As shown in FIGS. 1 to 4, the
上述の通り、第３電極３は、第１主面Ｍ１上と第２側面Ｓ２上とに亘って設けられている。つまり、第３電極３は、第１主面Ｍ１上の第１導体３１と、第２側面Ｓ２上の第３導体３３と、を含み、第１導体３１と第３導体３３とが電気的に接続されている。さらに、本実施形態では、第３電極３は、第１主面Ｍ１上と第２側面Ｓ２上と第２主面Ｍ２上とに亘って設けられている。つまり、第３電極３は、第１主面Ｍ１上の第１導体３１と、第２側面Ｓ２上の第３導体３３と、第２主面Ｍ２上の第２導体３２と、を含み、第１導体３１と第２導体３２と第３導体３３とが電気的に接続されている。
As described above, the
第１導体３１は、第１主面Ｍ１上に設けられている。第１導体３１は、第１主面Ｍ１に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第１導体３１の形状は、長方形状である。第１導体３１は、第２側面Ｓ２に沿って設けられている。第１導体３１は、基板９の第３側面Ｓ３と隣接する部位から、第２凹部９２の周縁部までに亘って設けられている。第１導体３１と第２凹部９２との間には、間隔が設けられている。
The
第２導体３２は、第２主面Ｍ２（裏面）上に設けられている。第２導体３２は、第２主面Ｍ２に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第２導体３２の形状は、長方形状である。第１方向Ｄ１において、第２導体３２の外縁は、第１導体３１の外縁と一致している。第２導体３２は、第２側面Ｓ２に沿って設けられている。第２導体３２は、基板９の第３側面Ｓ３と隣接する部位から、第２凹部９２の周縁部までに亘って設けられている。第２導体３２と第２凹部９２との間には、間隔が設けられている。
The
第３導体３３は、第２側面Ｓ２上に設けられている。第３導体３３は、第２側面Ｓ２に直接接触するように、基板９に重なっている。また、第３導体３３は、第１導体３１の一部を覆う第１覆い部と、第２導体３２の一部を覆う第２覆い部と、を有する。第１覆い部及び第２覆い部は、第１方向Ｄ１から見て第２側面Ｓ２に隣接する部位である。第３導体３３は、第１導体３１と第２導体３２とを電気的に接続している。第２方向Ｄ２から見て、第３導体３３の形状は、長方形状である。第３導体３３は、基板９の第３側面Ｓ３と隣接する部位から、第２凹部９２の周縁部までに亘って設けられている。
The
（７）第４電極
図１～図４に示すように、第４電極４は、第１導体４１と、第２導体４２と、第３導体４３と、を有する。第１導体４１、第２導体４２及び第３導体４３はそれぞれ、膜である。
(7) Fourth Electrode As shown in FIGS. 1 to 4, the
上述の通り、第４電極４は、第１主面Ｍ１上と第２側面Ｓ２上とに亘って設けられている。つまり、第４電極４は、第１主面Ｍ１上の第１導体４１と、第２側面Ｓ２上の第３導体４３と、を含み、第１導体４１と第３導体４３とが電気的に接続されている。さらに、本実施形態では、第４電極４は、第１主面Ｍ１上と第２側面Ｓ２上と第２主面Ｍ２上とに亘って設けられている。つまり、第４電極４は、第１主面Ｍ１上の第１導体４１と、第２側面Ｓ２上の第３導体４３と、第２主面Ｍ２上の第２導体４２と、を含み、第１導体４１と第２導体４２と第３導体４３とが電気的に接続されている。
As described above, the
第１導体４１は、第１主面Ｍ１上に設けられている。第１導体４１は、第１主面Ｍ１に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第１導体４１の形状は、長方形状である。第１導体４１は、第２側面Ｓ２に沿って設けられている。第１導体４１は、基板９の第４側面Ｓ４と隣接する部位から、第２凹部９２の周縁部までに亘って設けられている。第１導体４１と第２凹部９２との間には、間隔が設けられている。
The
第２導体４２は、第２主面Ｍ２（裏面）上に設けられている。第２導体４２は、第２主面Ｍ２に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第２導体４２の形状は、長方形状である。第１方向Ｄ１において、第２導体４２の外縁は、第１導体４１の外縁と一致している。第２導体４２は、第２側面Ｓ２に沿って設けられている。第２導体４２は、基板９の第４側面Ｓ４と隣接する部位から、第２凹部９２の周縁部までに亘って設けられている。第２導体４２と第２凹部９２との間には、間隔が設けられている。
The
第３導体４３は、第２側面Ｓ２上に設けられている。第３導体４３は、第２側面Ｓ２に直接接触するように、基板９に重なっている。また、第３導体４３は、第１導体４１の一部を覆う第１覆い部と、第２導体４２の一部を覆う第２覆い部と、を有する。第１覆い部及び第２覆い部は、第１方向Ｄ１から見て第２側面Ｓ２に隣接する部位である。第３導体４３は、第１導体４１と第２導体４２とを電気的に接続している。第２方向Ｄ２から見て、第３導体４３の形状は、長方形状である。第３導体４３は、基板９の第４側面Ｓ４と隣接する部位から、第２凹部９２の周縁部までに亘って設けられている。
The
（８）第２接続部
図１に示すように、第２接続部Ｃ２は、膜である。第２接続部Ｃ２は、第１主面Ｍ１上に設けられている。第２接続部Ｃ２は、第１主面Ｍ１に直接接触するように、基板９に重なっている。第１方向Ｄ１から見て、第２接続部Ｃ２の形状は、長方形状である。第１方向Ｄ１から見て、第２接続部Ｃ２は、第２凹部９２に沿って設けられている。より詳細には、第１方向Ｄ１から見て、第２接続部Ｃ２は、第２凹部９２の底面９２０との間に間隔をあけて設けられている。第２接続部Ｃ２は、第３電極３の第１導体３１と第４電極４の第１導体４１とを連結している。第２方向Ｄ２において、第２接続部Ｃ２は、第１導体３１、４１よりも幅が小さい。
(8) Second Connection Portion As shown in FIG. 1, the second connection portion C2 is a membrane. The second connection portion C2 is provided on the first main surface M1. The second connection portion C2 overlaps the
（９）抵抗体
図１に示すように、抵抗体５は、第１主面Ｍ１上に設けられている。抵抗体５は、膜である。抵抗体５は、第２方向Ｄ２における中央部を含む領域が第１主面Ｍ１に直接接触するように、基板９に重なっている。また、抵抗体５のうち、第２方向Ｄ２の一端を含む領域は、第１電極１の第１導体１１、第２電極２の第１導体２１及び第１接続部Ｃ１のそれぞれの一部に積層している。抵抗体５のうち、第２方向Ｄ２の他端を含む領域は、第３電極３の第１導体３１、第４電極４の第１導体４１及び第２接続部Ｃ２のそれぞれの一部に積層している。
(9) Resistor As shown in FIG. 1, the
第３方向Ｄ３において、抵抗体５は、第１端５１と、第１端５１とは反対側の第２端５２と、を含む。第１端５１は、第３側面Ｓ３に隣接している。第２端５２は、第４側面Ｓ４に隣接している。
In the third direction D<b>3 , the
（１０）凹部及び電極の寸法
図１に示すように、第２方向Ｄ２において、第１凹部９１の深さＰ１は、第１電極１の幅Ｗ１又は第２電極２の幅Ｗ２の１／３倍以上であることが好ましい。本実施形態では、深さＰ１は、幅Ｗ１及び幅Ｗ２の１／２倍以上である。
(10) Dimensions of recesses and electrodes As shown in FIG. 1, in the second direction D2, the depth P1 of the first recesses 91 is 1/3 of the width W1 of the
第２方向Ｄ２において、第２凹部９２の深さＰ２は、第３電極３の幅Ｗ３又は第４電極４の幅Ｗ４の１／３倍以上であることが好ましい。本実施形態では、深さＰ２は、幅Ｗ３及び幅Ｗ４の１／２倍以上である。
In the second direction D2, the depth P2 of the second
深さＰ１が十分に大きいと、チップ抵抗器１００の製造工程において第１側面Ｓ１に第３導体１３、２３を印刷する際に、第１凹部９１の底面９１０に導体が印刷される可能性を低減させることができる。また、深さＰ２が十分に大きいと、チップ抵抗器１００の製造工程において第２側面Ｓ２に第３導体３３、４３を印刷する際に、第２凹部９２の底面９２０に導体が印刷される可能性を低減させることができる。
If the depth P1 is sufficiently large, when printing the
第１方向Ｄ１及び第２方向Ｄ２の両方と直交する第３方向Ｄ３において、第１電極１の長さＬ１は、第２電極２の長さＬ２よりも長いことが好ましい。本実施形態では、長さＬ１は、長さＬ２の２倍以上である。
The length L1 of the
第３方向Ｄ３において、第３電極３の長さＬ３は、第４電極４の長さＬ４よりも長いことが好ましい。本実施形態では、長さＬ３は、長さＬ４の２倍以上である。
The length L3 of the
長さＬ１、Ｌ３が十分に長いと、第１電極１及び第３電極３に比較的大きい電流を流すことができる。
If the lengths L1 and L3 are long enough, relatively large currents can flow through the
（１１）凹部及び電極の形状
第１方向Ｄ１から見て、第１電極１の外縁の一部と、第２電極２の外縁の一部と、第１接続部Ｃ１の外縁の一部と、のうち少なくとも１つは、第１凹部９１の外縁の一部に沿って、第１凹部９１の外縁の一部との間に間隔をあけて設けられていることが好ましい。つまり、図１に示すように、第１電極１、第２電極２及び第１接続部Ｃ１を構成する導体（第１導体１１、２１及び第１接続部Ｃ１）が、第１凹部９１の外縁付近まで存在していることが好ましい。これにより、導体の面積を比較的大きくすることができる。
(11) Shape of concave portion and electrode Viewed from the first direction D1, a portion of the outer edge of the
同様に、第１方向Ｄ１から見て、第３電極３の外縁の一部と、第４電極４の外縁の一部と、第２接続部Ｃ２の外縁の一部と、のうち少なくとも１つは、第２凹部９２の外縁の一部に沿って、第２凹部９２の外縁の一部との間に間隔をあけて設けられていることが好ましい。
Similarly, when viewed from the first direction D1, at least one of a portion of the outer edge of the
（１２）電極及び抵抗体の材料
各電極の第１導体１１、２１、３１、４１及び第２導体１２、２２、３２、４２、並びに第１接続部Ｃ１及び第２接続部Ｃ２は、例えば、Ｃｕ（銅）等の導電性材料をガラスと混合した導電性ペーストを材料として形成される。また、側面に設けられる第３導体１３、２３、３３、４３は、例えば、Ａｇ（銀）等の導電性材料をエポキシ樹脂と混合した導電性樹脂ペーストを材料として形成される。
(12) Material of electrodes and resistor It is formed using a conductive paste in which a conductive material such as Cu (copper) is mixed with glass. Further, the
抵抗体５は、例えば、導電性材料をガラスと混合した導電性ペーストを材料として形成される。導電性材料としては、Ａｇ（銀）及びＰｄ（パラジウム）を含む合金等を採用することができる。
The
（１３）保護層
図４に示すように、保護層６は、第１保護膜６１と、第２保護膜６２と、を含む。保護層６は、抵抗体５を覆っている。これにより、保護層６は、抵抗体５を保護する。第１保護膜６１を設けることによって、抵抗体５の腐食を防ぐことが可能となる。
(13) Protective Layer As shown in FIG. 4 , the
第１保護膜６１は、例えば、Ａｌ２Ｏ３（アルミナ）を材料として形成されている。第１保護膜６１は、抵抗体５に直接接触して、抵抗体５を覆っている。また、第１保護膜６１は、第２方向Ｄ２の両端部において、第１導体１１、２１、３１、４１の一部を覆っている。すなわち、第１方向Ｄ１から見て、第１保護膜６１は、抵抗体５と、抵抗体５と第１導体１１、２１、３１、４１との境界部分と、第１導体１１、２１、３１、４１の少なくとも一部と、に亘る領域を覆っている。
The first
なお、第１保護膜６１は、アルミナ以外の他の金属酸化物、あるいは金属窒化物であってもよい。また、第１保護膜６１については省略されてもよい。
The first
第２保護膜６２は、例えば、エポキシ樹脂又はポリイミド樹脂を材料として形成されている。第２保護膜６２は、第１保護膜６１の全面及び第１導体１１、２１、３１、４１の一部を覆っている。すなわち、第１方向Ｄ１から見て、第２保護膜６２は、第１保護膜６１と、第１保護膜６１と第１導体１１、２１、３１、４１との境界部分と、第１導体１１、２１、３１、４１の少なくとも一部と、に亘る領域を覆っている。
The second
（１４）めっき層
図４に示すように、各めっき層７は、Ｎｉ（ニッケル）めっき層７１と、Ｓｎ（スズ）めっき層７２と、を含む。Ｓｎめっき層７２は、Ｎｉめっき層７１を覆っている。
(14) Plating Layer As shown in FIG. 4 , each
４つのめっき層７（図４では２つのみを図示）は、４つの電極（第１電極１、第２電極２、第３電極３及び第４電極４）と一対一で対応している。各めっき層７は、対応する電極を覆っている。例えば、４つのめっき層７のうちの１つは、第１電極１の第１導体１１、第２導体１２及び第３導体１３を覆っている。４つのめっき層７のうちの別の１つは、第３電極３の第１導体３１、第２導体３２及び第３導体３３を覆っている。
The four plating layers 7 (only two are shown in FIG. 4) are in one-to-one correspondence with the four electrodes (
（１５）製造方法
次に、図５Ａ～図６Ｄを参照して、チップ抵抗器１００の製造方法の一例を説明する。
(15) Manufacturing Method Next, an example of a manufacturing method of the
まず、図５Ａに示すように、シート状の基材９Ｐを用意する。基材９Ｐは、基板９の材料である。基材９Ｐは、例えば、アルミナを材料として形成されている。基材９Ｐは、複数の基板９が形成される複数のブロック９０を含む。各ブロック９０は、後の工程でダイシングにより分割される。
First, as shown in FIG. 5A, a sheet-
次に、基材９Ｐに複数のスリット９３を形成する。より詳細には、プレス成形により、複数のスリット９３を形成する。複数のスリット９３はそれぞれ、基材９Ｐがダイシングされることで第１凹部９１及び第２凹部９２となる。複数のスリット９３はそれぞれ、基材９Ｐのスクライブライン上に形成される。
Next, a plurality of
複数のスリット９３を形成した後、図５Ｂに示すように、第２主面Ｍ２上に複数の導電性ペースト８２を設ける。複数の導電性ペースト８２は、例えば、スクリーン印刷により設けられる。
After forming the plurality of
また、図５Ｃに示すように、第１主面Ｍ１上に複数の導電性ペースト８１を設ける。複数の導電性ペースト８１は、例えば、スクリーン印刷により設けられる。
Also, as shown in FIG. 5C, a plurality of
次に、各導電性ペースト８１、８２を焼成する。各導電性ペースト８１は、焼成されることで、各電極の第１導体１１、２１、３１、４１と、第１接続部Ｃ１と、第２接続部Ｃ２とになる。各導電性ペースト８２は、焼成されることで、各電極の第２導体１２、２２、３２、４２になる。
Next, each
次に、図５Ｄに示すように、第１主面Ｍ１上に複数の導電性ペースト８３を設ける。複数の導電性ペースト８３は、例えば、スクリーン印刷により設けられる。さらに、各導電性ペースト８３を焼成する。各導電性ペースト８３は、焼成されることで、抵抗体５となる。
Next, as shown in FIG. 5D, a plurality of
次に、図６Ａに示すように、抵抗体５を覆う保護層６を形成する。すなわち、まず、保護層６の第１保護膜６１（図４参照）の材料であるガラス（アルミナ）ペーストを設け、ガラスペーストを焼成することで、第１保護膜６１を形成する。ガラスペーストは、例えば、スクリーン印刷により設けられる。次に、保護層６の第２保護膜６２（図４参照）の材料であるエポキシ樹脂を設け、エポキシ樹脂を硬化させることで、第２保護膜６２を形成する。エポキシ樹脂は、例えば、スクリーン印刷により設けられる。
Next, as shown in FIG. 6A, a
ここで、第１保護膜６１を形成した後、エポキシ樹脂を設ける前に、抵抗体５をトリミングし、抵抗体５の抵抗値を調整することが望ましい。
Here, it is desirable to trim the
保護層６を形成した後、図６Ｂに示すように、基材９Ｐ（第１基材）を分割する（第１分割ステップ）。第１分割ステップは、第１方向Ｄ１から見て第３方向Ｄ３に延びるスクライブラインに沿って基材９Ｐを分割するステップである。これにより、第３方向Ｄ３に並んだ複数のブロック９０を含む第２基材９Ｑが形成される。また、各スリット９３（図５Ａ参照）を含むスクライブラインに沿って基材９Ｐが分割されることで、第１凹部９１及び第２凹部９２が形成される。
After forming the
次に、図６Ｃに示すように、第２基材９Ｑの第１側面Ｓ１上及び第２側面Ｓ２上にそれぞれ、第３導体１３、２３、３３、４３の材料である導電性ペースト８４を設ける。導電性ペースト８４は、印刷により設けられる。より詳細には、導電性ペースト８４は、例えば、塗布により設けられる。更に詳細には、ローラーを用いて導電性ペースト８４が第１側面Ｓ１上及び第２側面Ｓ２上に塗布される。導電性ペースト８４は、例えば、エポキシ樹脂を含む。
Next, as shown in FIG. 6C, a
次に、導電性ペースト８４（エポキシ樹脂）を約１７０℃に加熱することにより、第３導体１３、２３、３３、４３を形成する。ここまでの工程により、第１電極１、第２電極２、第３電極３及び第４電極４が形成される。
Next, the
次に、図６Ｄに示すように、第２基材９Ｑを分割する（第２分割ステップ）。第２分割ステップは、第１方向Ｄ１から見て第２方向Ｄ２に延びるスクライブラインに沿って第２基材９Ｑを分割するステップである。これにより、複数の基板９が形成される。
Next, as shown in FIG. 6D, the
最後に、各電極の表面に、めっき層７（図４参照）を形成する。例えば、電気めっきによりめっき層７を形成する。
Finally, a plating layer 7 (see FIG. 4) is formed on the surface of each electrode. For example, the
以上の工程により、チップ抵抗器１００が製造される。
Through the steps described above, the
チップ抵抗器１００の製造方法は、少なくとも第１ステップと、第２ステップと、を有する。上記製造方法は、第３ステップと、第４ステップと、のうち少なくとも一方を更に有する。第１ステップは、第１主面Ｍ１上に第１電極１、第２電極２、第３電極３及び第４電極４の一部（第１導体１１、２１、３１、４１）と、第１接続部Ｃ１と、第２接続部Ｃ２と、を形成するステップである。第２ステップは、第１主面Ｍ１上に抵抗体５を形成するステップである。第３ステップは、第１凹部９１が設けられた基板９（第２基材９Ｑ）の第１側面Ｓ１上に、印刷により第１電極１及び第２電極２の別の一部（第３導体１３、２３）を形成するステップである。第４ステップは、第２凹部９２が設けられた基板（第２基材９Ｑ）の第２側面Ｓ２上に、印刷により第３電極３及び第４電極４の別の一部（第３導体３３、４３）を形成するステップである。
The manufacturing method of the
また、本実施形態において、チップ抵抗器１００の製造方法は、基板９の材料である基材９Ｐにプレス成形により第１凹部９１と第２凹部９２とのうち少なくとも一方を形成するステップを更に有する。
In this embodiment, the method for manufacturing the
（１６）利点
例えば、第１側面Ｓ１上及び第２側面Ｓ２上に、スパッタ法により導体を設ける場合は、第１凹部９１及び第２凹部９２にマスクを設ける必要がある。これに対して、上記のチップ抵抗器１００の製造方法の第３ステップ及び第４ステップでは、第１凹部９１及び第２凹部９２の底面９１０、９２０には導体が印刷され難いので、第１凹部９１及び第２凹部９２に必ずしもマスクを設けなくても、第１凹部９１及び第２凹部９２の底面９１０、９２０を避けて導体を印刷することができる。よって、製造工程を簡略化することができる。
(16) Advantages For example, when conductors are provided on the first side surface S1 and the second side surface S2 by sputtering, it is necessary to provide a mask in the first
また、マスクを設けるためには、第１側面Ｓ１上及び第２側面Ｓ２上の導体（第３導体１３、２３、３３、４３）の寸法を第１側面Ｓ１及び第２側面Ｓ２の寸法より小さくする必要がある。これに対して、上記の製造方法では、マスクを設けなくてよいので、第１側面Ｓ１及び第２側面Ｓ２のうち第１凹部９１、第２凹部９２を除く領域の全域に導体を設けることができる。よって、チップ抵抗器１００が実装される基板と電極（第１電極１、第２電極２、第３電極３及び第４電極４）との半田付け強度を高めることができる。
In order to provide the mask, the conductors (
また、上記の製造方法では、スパッタ法により導体を設ける場合と異なって、第２基材９Ｑの周囲の環境を真空にする必要がない上に、導体を設けるために要する時間が短いという利点がある。
Moreover, unlike the case where the conductor is provided by the sputtering method, the above-described manufacturing method does not require the environment around the
また、第１凹部９１は、基板９を第１方向Ｄ１に貫通している。そのため、導体を印刷することにより第１主面Ｍ１に第１導体１１、２１及び第１接続部Ｃ１を形成する際に、第１主面Ｍ１のうち第１凹部９１の周りの領域と比較して、第１凹部９１の内面には導体が印刷され難い。同様に、導体を印刷することにより第２主面Ｍ２に第２導体１２、２２を形成する際に、第２主面Ｍ２のうち第１凹部９１の周りの領域と比較して、第１凹部９１の内面には導体が印刷され難い。そのため、第１凹部９１が形成された領域を介して第１電極１と第２電極２との間が短絡する可能性を低減させることができる。
Also, the first
また、第２凹部９２は、基板９を第１方向Ｄ１に貫通している。そのため、導体を印刷することにより第１主面Ｍ１に第１導体３１、４１及び第２接続部Ｃ２を形成する際に、第１主面Ｍ１のうち第２凹部９２の周りの領域と比較して、第２凹部９２の内面には導体が印刷され難い。同様に、導体を印刷することにより第２主面Ｍ２に第２導体３２、４２を形成する際に、第２主面Ｍ２のうち第２凹部９２の周りの領域と比較して、第２凹部９２の内面には導体が印刷され難い。そのため、第２凹部９２が形成された領域を介して第３電極３と第４電極４との間が短絡する可能性を低減させることができる。
Further, the second
（実施形態２）
以下、実施形態２に係るチップ抵抗器１００Ａについて、図７～図１１を用いて説明する。実施形態１と同様の構成については、同一の符号を付して説明を省略する。
(Embodiment 2)
A
図７に示すように、本実施形態のチップ抵抗器１００Ａは、抵抗体５Ａの寸法が実施形態１と相違する。その他の構成は、実施形態１と同様である。
As shown in FIG. 7, the
本実施形態では、抵抗体５Ａの第１端５１側を「後ろ」と呼び、第２端５２側を「前」と呼ぶ。また、図７には、第３方向Ｄ３に沿った矢印に「前」及び「後」の文字を付している。ただし、これによりチップ抵抗器１００Ａの使用方向を限定する趣旨ではない。
In this embodiment, the
第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２の両方と直交する方向である。第３方向Ｄ３において、抵抗体５Ａは、第１端５１と、第１端５１とは反対側の第２端５２と、を含む。
The third direction D3 is a direction orthogonal to both the first direction D1 and the second direction D2. In the third direction D<b>3 , the
第２電極２及び第４電極４を基準として、第１電極１及び第３電極３は、第１端５１側に設けられている。言い換えると、第１電極１は第２電極２の後ろに設けられており、第３電極３は第４電極４の後ろに設けられている。
Using the
第２端５２は、第２電極２及び第４電極４のうち少なくとも一方（本実施形態では両方）の、第１端５１側とは反対側の一端を基準として、第１端５１側に設けられている。言い換えると、第２端５２は、第２電極２及び第４電極４のうち少なくとも一方の前端よりも後ろ側に設けられている。以下では、第２電極２の前端を「前端２０２」と呼び、第４電極４の前端を「前端４０２」と呼ぶ。
The
抵抗体５Ａの第２端５２は、第１電極１のうち第１接続部Ｃ１側の一端１０２（前端）と、第３電極３のうち第２接続部Ｃ２側の一端３０２（前端）と、の間の領域に設けられている。より詳細には、第１電極１の一端１０２は、第１電極１の第１導体１１の外縁のうち、第２方向Ｄ２に沿った直線状の部分である。第３電極３の一端３０２は、第３電極３の第１導体３１の外縁のうち、第２方向Ｄ２に沿った直線状の部分である。抵抗体５Ａの第２端５２は、抵抗体５Ａの外縁のうち、第２方向Ｄ２に沿った直線状の部分である。抵抗体５Ａの第２端５２は、第１電極１の一端１０２の延長線上に設けられている。また、抵抗体５Ａの第２端５２は、第３電極３の一端３０２の延長線上に設けられている。
The
第１主面Ｍ１のうち、抵抗体５Ａの第２端５２より前の領域は、抵抗体５Ａ及び導体のいずれも設けられていない。つまり、この領域を通して第２電極２と第４電極４との間に電流が流れることのないように、第２電極２と第４電極４とが電気的に絶縁されている。
Neither the
抵抗体５Ａの第１端５１は、第１電極１のうち第１接続部Ｃ１側とは反対側の一端１０１（後端）と、第３電極３のうち第２接続部Ｃ２側とは反対側の一端３０１（後端）と、の間の領域に設けられている。より詳細には、第１電極１の一端１０１は、第１電極１の第１導体１１の外縁のうち、第２方向Ｄ２に沿った直線状の部分である。第３電極３の一端３０１は、第３電極３の第１導体３１の外縁のうち、第２方向Ｄ２に沿った直線状の部分である。抵抗体５Ａの第１端５１は、抵抗体５Ａの外縁のうち、第２方向Ｄ２に沿った直線状の部分である。抵抗体５Ａの第１端５１は、第１電極１の一端１０１の延長線上に設けられている。また、抵抗体５Ａの第１端５１は、第３電極３の一端３０１の延長線上に設けられている。
A
なお、抵抗体５Ａの第１端５１と第２端５２との間の長さは、図７に示す例に限定されない。例えば、図９に示すチップ抵抗器１００Ｂの抵抗体５Ｂのように、第１接続部Ｃ１及び第２接続部Ｃ２のうち少なくとも一方と第２方向Ｄ２において重なる位置に、第２端５２が設けられていてもよい。あるいは、第２電極２の第１導体２１及び第４電極４の第１導体４１のうち少なくとも一方と第２方向Ｄ２において重なる位置に、第２端５２が設けられていてもよい。あるいは、抵抗体５Ａの第１端５１と第２端５２とのうち少なくとも一方が、第１電極１の第１導体１１と第３電極３の第１導体３１との間に設けられていてもよい。
Note that the length between the
次に、図８～図１０を参照して、抵抗体５（又は５Ａ、５Ｂ）の寸法と特性との関係について説明する。 Next, with reference to FIGS. 8 to 10, the relationship between the dimensions and characteristics of the resistor 5 (or 5A, 5B) will be described.
シミュレーションにより、図８～図１０に示す結果を得た。図８～図１０はそれぞれ、第１電極１と第３電極３との間に電流を流したときの、抵抗体５（又は５Ａ、５Ｂ）に流れる電流の分布を表す。ドットの密度が高い領域ほど、電流密度が大きいことを意味する。
Through simulation, the results shown in FIGS. 8 to 10 were obtained. 8 to 10 respectively show the distribution of the current flowing through the resistor 5 (or 5A, 5B) when the current is passed between the
図８に示すように、抵抗体５が第２電極２及び第４電極４の前端付近まで延びていると、第１接続部Ｃ１、第２接続部Ｃ２及びその付近における電流密度が大きくなる。図９に示すように、抵抗体５Ｂが第１接続部Ｃ１及び第２接続部Ｃ２の間まで延びていると、図８と比較して、第１接続部Ｃ１、第２接続部Ｃ２及びその付近における電流密度が小さくなり、第１電極１と第３電極３との間の電流密度分布がより均一化する。図１０に示すように、抵抗体５Ａが更に短いと、第１接続部Ｃ１、第２接続部Ｃ２及びその付近における電流密度が更に小さくなり、第１電極１と第３電極３との間の電流密度分布が更に均一化する。
As shown in FIG. 8, when the
抵抗体５（又は５Ａ、５Ｂ）における電流密度分布を均一化させることにより、抵抗体５（又は５Ａ、５Ｂ）の両端間の電圧の大きさが安定化する。よって、抵抗体５（又は５Ａ、５Ｂ）を流れる電流の測定精度を向上させることができる。 By uniforming the current density distribution in the resistor 5 (or 5A, 5B), the magnitude of the voltage across the resistor 5 (or 5A, 5B) is stabilized. Therefore, it is possible to improve the measurement accuracy of the current flowing through the resistor 5 (or 5A, 5B).
（実施形態１、２の変形例）
以下、実施形態１、２の変形例を列挙する。以下の変形例は、適宜組み合わせて実現されてもよい。
(Modifications of
Modifications of the first and second embodiments are listed below. The following modified examples may be implemented in combination as appropriate.
第１凹部９１及び第２凹部９２が、基板９を第１方向Ｄ１に貫通していることは、必須ではない。言い換えると、第１凹部９１及び第２凹部９２において、第１主面Ｍ１及び第２主面Ｍ２が開口していることは、必須ではない。第１凹部９１において、第１主面Ｍ１及び第２主面Ｍ２のうち一方のみが開口していてもよいし、いずれも開口していなくてもよい。また、第２凹部９２において、第１主面Ｍ１及び第２主面Ｍ２のうち一方のみが開口していてもよいし、いずれも開口していなくてもよい。基板９は、第１凹部９１において少なくとも第１側面Ｓ１が開口していればよく、また、第２凹部９２において少なくとも第２側面Ｓ２が開口していればよい。
It is not essential that the
第１方向Ｄ１から見て、第１電極１の外縁の一部と、第２電極２の外縁の一部と、第１接続部Ｃ１の外縁の一部と、のうち少なくとも１つは、第１凹部９１の外縁の一部と一致していてもよい。つまり、第１主面Ｍ１のうち、第１電極１、第２電極２及び第１接続部Ｃ１と、第１凹部９１と、の間に、導体が設けられていない領域が存在しなくてもよい。
When viewed from the first direction D1, at least one of a portion of the outer edge of the
第１方向Ｄ１から見て、第３電極３の外縁の一部と、第４電極４の外縁の一部と、第２接続部Ｃ２の外縁の一部と、のうち少なくとも１つは、第２凹部９２の外縁の一部と一致していてもよい。つまり、第１主面Ｍ１のうち、第３電極３、第４電極４及び第２接続部Ｃ２と、第２凹部９２と、の間に、導体が設けられていない領域が存在しなくてもよい。
When viewed from the first direction D1, at least one of a portion of the outer edge of the
第１電極１、第２電極２、第３電極３及び第４電極４はそれぞれ、第２主面Ｍ２上の第２導体１２、２２、３２、４２を有していなくてもよい。
Each of the
実施形態１では、導体（第１導体１１、２１、３１、４１、第１接続部Ｃ１及び第２接続部Ｃ２）の上に抵抗体５の一部が積層している。これに対して、抵抗体５の上に導体の一部が積層していてもよい。
In
チップ抵抗器１００は、第１側面Ｓ１における第１凹部９１と、第２側面Ｓ２における第２凹部９２と、のうち少なくとも一方を有していればよい。これらの凹部が設けられていない側面においては、例えば、スパッタ法により、又はマスクを用いて印刷により、第３導体１３、２３、３３又は４３が設けられればよい。
The
（まとめ）
以上説明した実施形態等から、以下の態様が開示されている。
(summary)
The following aspects are disclosed from the embodiments and the like described above.
第１の態様に係るチップ抵抗器（１００、１００Ａ、１００Ｂ）は、電気絶縁性の基板（９）と、第１電極（１）及び第２電極（２）と、第３電極（３）及び第４電極（４）と、第１接続部（Ｃ１）と、第２接続部（Ｃ２）と、抵抗体（５、５Ａ、５Ｂ）と、を備える。基板（９）は、第１方向（Ｄ１）の一方側の第１主面（Ｍ１）と、第１方向（Ｄ１）の他方側の第２主面（Ｍ２）と、第２方向（Ｄ２）の一方側の第１側面（Ｓ１）と、第２方向（Ｄ２）の他方側の第２側面（Ｓ２）と、を含む。第２方向（Ｄ２）は、第１方向（Ｄ１）と交差する。第１電極（１）及び第２電極（２）は、第１主面（Ｍ１）上と第１側面（Ｓ１）上とに亘って設けられている。第３電極（３）及び第４電極（４）は、第１主面（Ｍ１）上と第２側面（Ｓ２）上とに亘って設けられている。第１接続部（Ｃ１）は、第１主面（Ｍ１）上に設けられており、第１電極（１）と第２電極（２）とを電気的に接続している。第２接続部（Ｃ２）は、第１主面（Ｍ１）上に設けられており、第３電極（３）と第４電極（４）とを電気的に接続している。抵抗体（５、５Ａ、５Ｂ）は、第１主面（Ｍ１）上に設けられており、第１電極（１）から第３電極（３）までに亘って設けられている。基板（９）は、第１凹部（９１）と、第２凹部（９２）と、のうち少なくとも一方を有する。第１凹部（９１）は、第１側面（Ｓ１）に設けられ第１方向（Ｄ１）から見て第１電極（１）と第２電極（２）と第１接続部（Ｃ１）とに囲まれている。第２凹部（９２）は、第２側面（Ｓ２）に設けられ第１方向（Ｄ１）から見て第３電極（３）と第４電極（４）と第２接続部（Ｃ２）とに囲まれている。 A chip resistor (100, 100A, 100B) according to a first aspect comprises an electrically insulating substrate (9), a first electrode (1) and a second electrode (2), a third electrode (3) and It comprises a fourth electrode (4), a first connection (C1), a second connection (C2), and resistors (5, 5A, 5B). The substrate (9) has a first major surface (M1) on one side in the first direction (D1), a second major surface (M2) on the other side in the first direction (D1), and a second major surface (M2) on the other side in the first direction (D2). and a second side surface (S2) on the other side in the second direction (D2). The second direction (D2) intersects the first direction (D1). The first electrode (1) and the second electrode (2) are provided over the first main surface (M1) and the first side surface (S1). The third electrode (3) and the fourth electrode (4) are provided over the first main surface (M1) and the second side surface (S2). The first connection portion (C1) is provided on the first main surface (M1) and electrically connects the first electrode (1) and the second electrode (2). The second connection portion (C2) is provided on the first main surface (M1) and electrically connects the third electrode (3) and the fourth electrode (4). Resistors (5, 5A, 5B) are provided on the first main surface (M1) and are provided from the first electrode (1) to the third electrode (3). The substrate (9) has at least one of a first recess (91) and a second recess (92). The first concave portion (91) is provided on the first side surface (S1) and surrounded by the first electrode (1), the second electrode (2) and the first connection portion (C1) when viewed from the first direction (D1). is The second concave portion (92) is provided on the second side surface (S2) and is surrounded by the third electrode (3), the fourth electrode (4) and the second connection portion (C2) when viewed from the first direction (D1). is
上記の構成によれば、基板（９）が第１凹部（９１）を有している場合は、チップ抵抗器（１００、１００Ａ、１００Ｂ）の製造工程において、第１接続部（Ｃ１）以外の部位において第１電極（１）と第２電極（２）との間が短絡する可能性を低減させることができる。例えば、導体を印刷することにより第１側面（Ｓ１）に第１電極（１）の一部と第２電極（２）の一部とを形成する際に、第１側面（Ｓ１）のうち第１凹部（９１）の周りの領域と比較して、第１凹部（９１）の内面には導体が印刷され難い。そのため、第１側面（Ｓ１）のうち第１凹部（９１）が形成された領域では、第１電極（１）と第２電極（２）との間が短絡する可能性を低減させることができる。 According to the above configuration, when the substrate (9) has the first concave portion (91), in the manufacturing process of the chip resistors (100, 100A, 100B), other than the first connecting portion (C1) It is possible to reduce the possibility of a short circuit between the first electrode (1) and the second electrode (2) at the site. For example, when forming a part of the first electrode (1) and a part of the second electrode (2) on the first side (S1) by printing a conductor, Conductors are less likely to be printed on the inner surface of the first recess (91) than the area around the first recess (91). Therefore, the possibility of short-circuiting between the first electrode (1) and the second electrode (2) can be reduced in the region of the first side surface (S1) where the first recess (91) is formed. .
同様に、基板（９）が第２凹部（９２）を有している場合は、チップ抵抗器（１００、１００Ａ、１００Ｂ）の製造工程において、第２側面（Ｓ２）のうち第２接続部（Ｃ２）以外の部位で第３電極（３）と第４電極（４）との間が短絡する可能性を低減させることができる。 Similarly, when the substrate (9) has the second concave portion (92), in the manufacturing process of the chip resistor (100, 100A, 100B), the second connection portion ( It is possible to reduce the possibility of short-circuiting between the third electrode (3) and the fourth electrode (4) at sites other than C2).
すなわち、上記の構成によれば、チップ抵抗器（１００、１００Ａ、１００Ｂ）の生産性を向上させることができる。 That is, according to the above configuration, the productivity of chip resistors (100, 100A, 100B) can be improved.
また、第２の態様に係るチップ抵抗器（１００、１００Ａ、１００Ｂ）では、第１の態様において、基板（９）は、第１凹部（９１）及び第２凹部（９２）を有する。 Moreover, in the chip resistor (100, 100A, 100B) according to the second aspect, in the first aspect, the substrate (9) has the first recess (91) and the second recess (92).
上記の構成によれば、チップ抵抗器（１００、１００Ａ、１００Ｂ）の生産性を向上させることができる。 According to the above configuration, the productivity of chip resistors (100, 100A, 100B) can be improved.
また、第３の態様に係るチップ抵抗器（１００、１００Ａ、１００Ｂ）では、第１又は２の態様において、第１凹部（９１）及び第２凹部（９２）のうち少なくとも一方は、基板（９）を第１方向（Ｄ１）に貫通している。 Further, in the chip resistor (100, 100A, 100B) according to the third aspect, in the first or second aspect, at least one of the first recess (91) and the second recess (92) includes the substrate (9 ) in the first direction (D1).
上記の構成によれば、例えば、導体を印刷することにより第１主面（Ｍ１）に第１電極（１）の一部と第２電極（２）の一部と第１接続部（Ｃ１）とを形成する際に、第１主面（Ｍ１）のうち第１凹部（９１）の周りの領域と比較して、第１凹部（９１）の内面には導体が印刷され難い。そのため、第１主面（Ｍ１）のうち第１凹部（９１）が形成された領域では、第１電極（１）と第２電極（２）との間が短絡する可能性を低減させることができる。 According to the above configuration, for example, by printing a conductor, a portion of the first electrode (1), a portion of the second electrode (2), and the first connection portion (C1) are formed on the first main surface (M1). When forming , conductors are less likely to be printed on the inner surface of the first recess (91) than on the area around the first recess (91) of the first main surface (M1). Therefore, the possibility of short-circuiting between the first electrode (1) and the second electrode (2) can be reduced in the region of the first main surface (M1) where the first recess (91) is formed. can.
同様に、第１主面（Ｍ１）のうち第２凹部（９２）が形成された領域では、第３電極（３）と第４電極（４）との間が短絡する可能性を低減させることができる。 Similarly, in the region of the first main surface (M1) where the second recess (92) is formed, the possibility of short-circuiting between the third electrode (3) and the fourth electrode (4) is reduced. can be done.
また、第４の態様に係るチップ抵抗器（１００Ａ、１００Ｂ）では、第１～３の態様のいずれか１つにおいて、第３方向（Ｄ３）において、抵抗体（５Ａ、５Ｂ）は、第１端（５１）と、第１端（５１）とは反対側の第２端（５２）と、を含む。第３方向（Ｄ３）は、第１方向（Ｄ１）及び第２方向（Ｄ２）の両方と直交する。第２電極（２）及び第４電極（４）を基準として、第１電極（１）及び第３電極（３）は、第１端（５１）側に設けられている。第２端（５２）は、第２電極（２）及び第４電極（４）のうち少なくとも一方の、第１端（５１）側とは反対側の一端（前端２０２、４０２）を基準として、第１端（５１）側に設けられている。
Further, in the chip resistor (100A, 100B) according to the fourth aspect, in any one of the first to third aspects, in the third direction (D3), the resistor (5A, 5B) It includes an end (51) and a second end (52) opposite the first end (51). A third direction (D3) is orthogonal to both the first direction (D1) and the second direction (D2). The first electrode (1) and the third electrode (3) are provided on the first end (51) side with respect to the second electrode (2) and the fourth electrode (4). The second end (52) is based on one end (
抵抗体（５、５Ａ、５Ｂ）の電気抵抗値が既知の場合、第１電極（１）と第３電極（３）との間に電流を流し、抵抗体（５、５Ａ、５Ｂ）における電圧降下の大きさを測定することで、上記電流の大きさを測定できる。上記の構成によれば、抵抗体（５Ａ、５Ｂ）が第２電極（２）及び第４電極（４）の上記一端まで設けられている場合と比較して、抵抗体（５Ａ、５Ｂ）において、第１側面（Ｓ１）側と第２側面（Ｓ２）側との間の電流の経路が制限される。そのため、第１電極（１）と第３電極（３）との間にある大きさの電流を流した場合に、抵抗体（５Ａ、５Ｂ）における電圧降下の大きさの誤差が低減する。よって、電流の測定誤差を低減させることができる。 When the electrical resistance value of the resistor (5, 5A, 5B) is known, a current is passed between the first electrode (1) and the third electrode (3), and the voltage at the resistor (5, 5A, 5B) By measuring the magnitude of the drop, the magnitude of the current can be measured. According to the above configuration, compared to the case where the resistors (5A, 5B) are provided up to the one end of the second electrode (2) and the fourth electrode (4), the resistors (5A, 5B) , the path of the current between the first side (S1) side and the second side (S2) side is restricted. Therefore, when a certain amount of current is passed between the first electrode (1) and the third electrode (3), the error in the magnitude of the voltage drop across the resistors (5A, 5B) is reduced. Therefore, the current measurement error can be reduced.
また、第５の態様に係るチップ抵抗器（１００Ａ）では、第４の態様において、抵抗体（５Ａ）の第２端（５２）は、第１電極（１）のうち第１接続部（Ｃ１）側の一端（１０２）と、第３電極（３）のうち第２接続部（Ｃ２）側の一端（３０２）と、の間の領域に設けられている。 Further, in the chip resistor (100A) according to the fifth aspect, in the fourth aspect, the second end (52) of the resistor (5A) is connected to the first connection portion (C1 ) side and one end (302) of the third electrode (3) on the second connection portion (C2) side.
上記の構成によれば、電流の測定誤差を更に低減させることができる。 According to the above configuration, the current measurement error can be further reduced.
また、第６の態様に係るチップ抵抗器（１００Ａ、１００Ｂ）では、第４又は５の態様において、抵抗体（５Ａ、５Ｂ）の第１端（５１）は、第１電極（１）のうち第１接続部（Ｃ１）側とは反対側の一端（１０１）と、第３電極（３）のうち第２接続部（Ｃ２）側とは反対側の一端（３０１）と、の間の領域に設けられている。 Further, in the chip resistor (100A, 100B) according to the sixth aspect, in the fourth or fifth aspect, the first end (51) of the resistor (5A, 5B) is A region between one end (101) on the side opposite to the first connection portion (C1) side and one end (301) of the third electrode (3) on the side opposite to the second connection portion (C2) side is provided in
上記の構成によれば、電流の測定誤差を更に低減させることができる。 According to the above configuration, the current measurement error can be further reduced.
また、第７の態様に係るチップ抵抗器（１００、１００Ａ、１００Ｂ）では、第１～６の態様のいずれか１つにおいて、第２方向（Ｄ２）において、第１凹部（９１）の深さ（Ｐ１）は、第１電極（１）の幅（Ｗ１）又は第２電極（２）の幅（Ｗ２）の１／３倍以上である。 Further, in the chip resistor (100, 100A, 100B) according to the seventh aspect, in any one of the first to sixth aspects, the depth of the first recess (91) in the second direction (D2) (P1) is at least ⅓ times the width (W1) of the first electrode (1) or the width (W2) of the second electrode (2).
上記の構成によれば、導体を印刷することにより第１側面（Ｓ１）に第１電極（１）の一部と第２電極（２）の一部とを形成する際に、第１凹部（９１）の底面（９１０）に導体が印刷される可能性を更に低減させることができる。 According to the above configuration, when forming part of the first electrode (1) and part of the second electrode (2) on the first side surface (S1) by printing the conductor, the first recess ( 91) can further reduce the possibility of conductors being printed on the bottom surface (910).
また、第８の態様に係るチップ抵抗器（１００、１００Ａ、１００Ｂ）では、第１～７の態様のいずれか１つにおいて、第３方向（Ｄ３）において、第１電極（１）の長さ（Ｌ１）は、第２電極（２）の長さ（Ｌ２）よりも長い。第３方向（Ｄ３）は、第１方向（Ｄ１）及び第２方向（Ｄ２）の両方と直交する。 Further, in the chip resistor (100, 100A, 100B) according to the eighth aspect, in any one of the first to seventh aspects, the length of the first electrode (1) in the third direction (D3) (L1) is longer than the length (L2) of the second electrode (2). A third direction (D3) is orthogonal to both the first direction (D1) and the second direction (D2).
上記の構成によれば、第１電極（１）により大きい電流を流すことができる。 According to the above configuration, a larger current can flow through the first electrode (1).
また、第９の態様に係るチップ抵抗器（１００、１００Ａ、１００Ｂ）では、第１～８の態様のいずれか１つにおいて、第１方向（Ｄ１）から見て、第１電極（１）の外縁の一部と、第２電極（２）の外縁の一部と、第１接続部（Ｃ１）の外縁の一部と、のうち少なくとも１つは、第１凹部（９１）の外縁の一部に沿って、第１凹部（９１）の外縁の一部との間に間隔をあけて設けられている。 Further, in the chip resistor (100, 100A, 100B) according to the ninth aspect, in any one of the first to eighth aspects, when viewed from the first direction (D1), the first electrode (1) At least one of a portion of the outer edge, a portion of the outer edge of the second electrode (2), and a portion of the outer edge of the first connecting portion (C1) is one of the outer edges of the first recess (91). along the edge of the first recess (91) with a gap between it and a part of the outer edge of the first recess (91).
上記の構成によれば、導体の面積を比較的大きくすることができる。 According to the above configuration, the area of the conductor can be made relatively large.
第１の態様以外の構成については、チップ抵抗器（１００、１００Ａ、１００Ｂ）に必須の構成ではなく、適宜省略可能である。 Configurations other than the first aspect are not essential configurations for the chip resistors (100, 100A, 100B), and can be omitted as appropriate.
また、第１０の態様に係るチップ抵抗器（１００、１００Ａ、１００Ｂ）の製造方法は、第１～９の態様のいずれか１つに係るチップ抵抗器（１００、１００Ａ、１００Ｂ）の製造方法である。上記製造方法は、第１ステップと、第２ステップと、を有する。上記製造方法は、第３ステップと、第４ステップと、のうち少なくとも一方を更に有する。第１ステップは、第１主面（Ｍ１）上に第１電極（１）、第２電極（２）、第３電極（３）及び第４電極（４）の一部と、第１接続部（Ｃ１）と、第２接続部（Ｃ２）と、を形成するステップである。第２ステップは、第１主面（Ｍ１）上に抵抗体（５、５Ａ、５Ｂ）を形成するステップである。第３ステップは、第１凹部（９１）が設けられた基板（９）の第１側面（Ｓ１）上に、印刷により第１電極（１）及び第２電極（２）の別の一部を形成するステップである。第４ステップは、第２凹部（９２）が設けられた基板（９）の第２側面（Ｓ２）上に、印刷により第３電極（３）及び第４電極（４）の別の一部を形成するステップである。 A method for manufacturing a chip resistor (100, 100A, 100B) according to a tenth aspect is a method for manufacturing a chip resistor (100, 100A, 100B) according to any one of the first to ninth aspects. be. The manufacturing method has a first step and a second step. The manufacturing method further includes at least one of a third step and a fourth step. In the first step, a first electrode (1), a second electrode (2), a third electrode (3) and a part of a fourth electrode (4) and a first connection portion are formed on the first main surface (M1). (C1) and a step of forming a second connecting portion (C2). The second step is to form resistors (5, 5A, 5B) on the first main surface (M1). The third step is to print another part of the first electrode (1) and the second electrode (2) on the first side (S1) of the substrate (9) provided with the first recess (91). This is the step of forming. The fourth step is to print another part of the third electrode (3) and the fourth electrode (4) on the second side (S2) of the substrate (9) provided with the second recess (92). This is the step of forming.
上記の構成によれば、第３ステップにおいて、第１側面（Ｓ１）のうち第１凹部（９１）が形成された領域では、第１電極（１）と第２電極（２）との間が短絡する可能性を低減させることができる。また、第４ステップにおいて、第２側面（Ｓ２）のうち第２凹部（９２）が形成された領域では、第３電極（３）と第４電極（４）との間が短絡する可能性を低減させることができる。 According to the above configuration, in the third step, in the region of the first side surface (S1) where the first concave portion (91) is formed, the gap between the first electrode (1) and the second electrode (2) is Possibility of shorting can be reduced. Further, in the fourth step, the possibility of short-circuiting between the third electrode (3) and the fourth electrode (4) is prevented in the region of the second side surface (S2) where the second recess (92) is formed. can be reduced.
１ 第１電極
２ 第２電極
３ 第３電極
４ 第４電極
５、５Ａ、５Ｂ 抵抗体
９ 基板
５１ 第１端
５２ 第２端
９１ 第１凹部
９２ 第２凹部
１００、１００Ａ、１００Ｂ チップ抵抗器
１０１、１０２、３０１、３０２ 一端
２０２、４０２ 前端（一端）
Ｃ１ 第１接続部
Ｃ２ 第２接続部
Ｄ１ 第１方向
Ｄ２ 第２方向
Ｄ３ 第３方向
Ｌ１、Ｌ２ 長さ
Ｍ１ 第１主面
Ｍ２ 第２主面
Ｐ１ 深さ
Ｓ１ 第１側面
Ｓ２ 第２側面
Ｗ１、Ｗ２ 幅
1
C1 First connecting portion C2 Second connecting portion D1 First direction D2 Second direction D3 Third directions L1, L2 Length M1 First main surface M2 Second main surface P1 Depth S1 First side S2 Second side W1, W2 width
Claims (10)
前記第１主面上と前記第１側面上とに亘って設けられた第１電極及び第２電極と、
前記第１主面上と前記第２側面上とに亘って設けられた第３電極及び第４電極と、
前記第１主面上に設けられており、前記第１電極と前記第２電極とを電気的に接続している第１接続部と、
前記第１主面上に設けられており、前記第３電極と前記第４電極とを電気的に接続している第２接続部と、
前記第１主面上に設けられており、前記第１電極から前記第３電極までに亘って設けられた抵抗体と、を備え、
前記基板は、前記第１側面に設けられ前記第１方向から見て前記第１電極と前記第２電極と前記第１接続部とに囲まれた第１凹部と、前記第２側面に設けられ前記第１方向から見て前記第３電極と前記第４電極と前記第２接続部とに囲まれた第２凹部と、のうち少なくとも一方を有する、
チップ抵抗器。 a first principal surface on one side in the first direction, a second principal surface on the other side in the first direction, a first side surface on one side in a second direction intersecting the first direction, and the second direction an electrically insulating substrate comprising a second side on the other side of the
a first electrode and a second electrode provided over the first main surface and the first side surface;
a third electrode and a fourth electrode provided over the first main surface and the second side surface;
a first connecting portion provided on the first main surface and electrically connecting the first electrode and the second electrode;
a second connecting portion provided on the first main surface and electrically connecting the third electrode and the fourth electrode;
a resistor provided on the first main surface and provided from the first electrode to the third electrode;
The substrate includes a first concave portion provided on the first side surface and surrounded by the first electrode, the second electrode, and the first connection portion when viewed from the first direction, and a first concave portion provided on the second side surface. At least one of a second recess surrounded by the third electrode, the fourth electrode, and the second connection portion when viewed from the first direction,
chip resistor.
請求項１に記載のチップ抵抗器。 The substrate has the first recess and the second recess,
The chip resistor according to claim 1.
請求項１又は２に記載のチップ抵抗器。 At least one of the first recess and the second recess penetrates the substrate in the first direction,
A chip resistor according to claim 1 or 2.
前記第２電極及び前記第４電極を基準として、前記第１電極及び前記第３電極は、前記第１端側に設けられており、
前記第２端は、前記第２電極及び前記第４電極のうち少なくとも一方の、前記第１端側とは反対側の一端を基準として、前記第１端側に設けられている、
請求項１～３のいずれか一項に記載のチップ抵抗器。 In a third direction orthogonal to both the first direction and the second direction, the resistor includes a first end and a second end opposite to the first end,
With reference to the second electrode and the fourth electrode, the first electrode and the third electrode are provided on the first end side,
The second end is provided on the first end side with reference to one end of at least one of the second electrode and the fourth electrode on the side opposite to the first end side,
A chip resistor according to any one of claims 1 to 3.
請求項４に記載のチップ抵抗器。 The second end of the resistor is provided in a region between one end of the first electrode on the first connecting portion side and one end of the third electrode on the second connecting portion side. there is
The chip resistor according to claim 4.
請求項４又は５に記載のチップ抵抗器。 The first end of the resistor includes one end of the first electrode opposite to the first connecting portion side and one end of the third electrode opposite to the second connecting portion side, located in the area between
A chip resistor according to claim 4 or 5.
請求項１～６のいずれか一項に記載のチップ抵抗器。 In the second direction, the depth of the first recess is ⅓ times or more the width of the first electrode or the width of the second electrode.
A chip resistor according to any one of claims 1 to 6.
請求項１～７のいずれか一項に記載のチップ抵抗器。 In a third direction orthogonal to both the first direction and the second direction, the length of the first electrode is longer than the length of the second electrode,
The chip resistor according to any one of claims 1-7.
請求項１～８のいずれか一項に記載のチップ抵抗器。 When viewed from the first direction, at least one of a portion of the outer edge of the first electrode, a portion of the outer edge of the second electrode, and a portion of the outer edge of the first connection portion provided along a portion of the outer edge of the first recess and spaced apart from the portion of the outer edge of the first recess;
A chip resistor according to any one of claims 1 to 8.
前記第１主面上に前記第１電極、前記第２電極、前記第３電極及び前記第４電極の一部と、前記第１接続部と、前記第２接続部と、を形成する第１ステップと、
前記第１主面上に前記抵抗体を形成する第２ステップと、
前記第１凹部が設けられた前記基板の前記第１側面上に、印刷により前記第１電極及び前記第２電極の別の一部を形成する第３ステップと、前記第２凹部が設けられた前記基板の前記第２側面上に、印刷により前記第３電極及び前記第４電極の別の一部を形成する第４ステップと、のうち少なくとも一方と、を有する、
チップ抵抗器の製造方法。 A method for manufacturing a chip resistor according to any one of claims 1 to 9,
a part of the first electrode, the second electrode, the third electrode, and the fourth electrode, the first connecting portion, and the second connecting portion; a step;
a second step of forming the resistor on the first main surface;
a third step of forming another part of the first electrode and the second electrode by printing on the first side surface of the substrate provided with the first recess; and the second recess is provided. forming another part of the third electrode and the fourth electrode by printing on the second side of the substrate, and/or at least one of:
A method for manufacturing a chip resistor.
Priority Applications (1)
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| JP2021011507A JP2022114984A (en) | 2021-01-27 | 2021-01-27 | Chip resistor and manufacturing method of the chip resistor |
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